Array substrate and display apparatus

Abstract

An array substrate is provided. The array substrate includes a plurality of pixel driving circuits; a plurality of light emitting elements; a plurality of data lines configured to provide data signals to the plurality of pixel driving circuits; and a plurality of voltage supply lines extending in a display area of the array substrate, and configured to provide voltage supply signals to cathodes of the plurality of light emitting elements. The plurality of voltage supply lines are in a layer on a side of the plurality of data lines closer to active layers of the plurality of pixel driving circuits, or in a same layer as the plurality of data lines.

Description

ARRAY SUBSTRATE AND DISPLAY APPARATUSTECHNICAL FIELD

[0001] The present invention relates to display technology, more particularly, to an array substrate and a display apparatus.BACKGROUND

[0002] Organic Light Emitting Diode (OLED) display is one of the hotspots in the field of flat panel display research today. OLED is driven by a driving current required to be kept constant to control illumination. The OLED display panel includes a plurality of pixel units configured with pixel-driving circuits arranged in multiple rows and columns.SUMMARY

[0003] In one aspect, the present disclosure provides an array substrate, comprising a plurality of pixel driving circuits; a plurality of light emitting elements; a plurality of data lines configured to provide data signals to the plurality of pixel driving circuits; and a plurality of voltage supply lines extending in a display area of the array substrate, and configured to provide voltage supply signals to cathodes of the plurality of light emitting elements; wherein the plurality of voltage supply lines are in a layer on a side of the plurality of data lines closer to active layers of the plurality of pixel driving circuits, or in a same layer as the plurality of data lines.

[0004] Optionally, the array substrate comprises a second signal line layer; wherein the second signal line layer comprises a plurality of third power supply signal lines configured to provide a power supply signal that is the same as a signal provided to light emitting control transistors of the plurality of pixel driving circuits; the plurality of voltage supply lines are in the same layer as the plurality of third power supply signal lines; and the plurality of voltage supply lines, the plurality of third power supply signal lines, and the plurality of data lines extend along a second direction.

[0005] Optionally, the plurality of pixel driving circuits are arranged in K number of columns, K being a positive integer; the K number of columns including a (4k-3) -th column of the K columns, a (4k-2) -th column of the K columns, a (4k-1) -th column of the K columns, and a 4k-th column of the K columns, k being a positive integer, 1 ≤ k ≤ (K / 4) ; the plurality of third power supply signal lines are present between the (4k-3) -th column and the (4k-2) -th column, or present between the (4k-1) -th column and the (4k) -th column, and absent between the (4k-2) -th column and the (4k-1) -th column; and the plurality of voltage supply lines are present between the (4k-2) -th column and the (4k-1) -th column, absent between the (4k-3) -th column and the (4k-2) -th column, and absent between the (4k-1) -th column and the (4k) -th column.

[0006] Optionally, the array substrate further comprises a power supply network; wherein the power supply network comprises a plurality of first power supply lines and a plurality of third power supply lines interconnected together; a respective first power supply line of the plurality of first power supply lines extends along a first direction; a respective third power supply line of the plurality of third power supply lines extends along a second direction; the plurality of pixel driving circuits are arranged in K number of columns, K being a positive integer; the K number of columns including a (4k-3) -th column of the K columns, a (4k-2) -th column of the K columns, a (4k-1) -th column of the K columns, and a 4k-th column of the K columns, k being a positive integer, 1 ≤ k ≤ (K / 4) ; and the plurality of third power supply signal lines are present between the (4k-3) -th column and the (4k-2) -th column, or present between the (4k-1) -th column and the (4k) -th column, and absent between the (4k-2) -th column and the (4k-1) -th column.

[0007] Optionally, the array substrate further comprises a first reset signal network; wherein the a first reset signal network comprises a plurality of second reset signal lines and a plurality of fifth reset signal lines interconnected together; a respective second reset signal line of the plurality of second reset signal lines extends along the first direction; a respective fifth reset signal line of the plurality of fifth reset signal lines extends along the second direction; the plurality of pixel driving circuits are arranged in K number of columns, K being a positive integer; the K number of columns including a (4k-3) -th column of the K columns, a (4k-2) -th column of the K columns, a (4k-1) -th column of the K columns, and a 4k-th column of the K columns, k being a positive integer, 1 ≤ k ≤ (K / 4) ; and the plurality of fifth reset signal lines are present between the (4k-2) -th column and the (4k-3) -th column, absent between the (4k-2) -th column and the (4k-1) -th column, and absent between the (4k-1) -th column and the (4k) -th column.

[0008] Optionally, the array substrate further comprises a second reset signal network; wherein the second reset signal network comprises a plurality of first reset signal lines and a plurality of fourth reset signal lines interconnected together; a respective first reset signal line of the plurality of first reset signal lines extends along the first direction; a respective fourth reset signal line of the plurality of fourth reset signal lines extends along the second direction; the plurality of pixel driving circuits are arranged in K number of columns, K being a positive integer; the K number of columns including a (4k-3) -th column of the K columns, a (4k-2) -th column of the K columns, a (4k-1) -th column of the K columns, and a 4k-th column of the K columns, k being a positive integer, 1 ≤ k ≤ (K / 4) ; and the plurality of fourth reset signal lines are present between the (4k-1) -th column and the (4k) -th column, absent between the (4k-2) -th column and the (4k-1) -th column, and absent between the (4k-3) -th column C (4k-3) and the (4k-2) -th column.

[0009] Optionally, a ratio of a total number of data lines in the array substrate to a total number of a plurality of fifth reset signal lines is in a range of 7.5: 1 to 8: 5: 1; a ratio of a total number of data lines in the array substrate to a total number of a plurality of fourth reset signal  lines is in a range of 7.5: 1 to 8: 5: 1; a ratio of a total number of data lines in the array substrate to a total number of a plurality of third power supply lines is in a range of 3.5: 1 to 4.5: 1; and a ratio of a total number of data lines in the array substrate to a total number of a plurality of voltage supply lines is in a range of 3.5: 1 to 4.5: 1.

[0010] Optionally, the array substrate comprises a third signal line layer; wherein the third signal line layer comprise the plurality of date lines and the plurality of voltage supply lines; the plurality of date lines and the plurality of voltage supply lines extend along a second direction; the plurality of pixel driving circuits are arranged in K number of columns, K being a positive integer; the K number of columns including a (4k-3) -th column of the K columns, a (4k-2) -th column of the K columns, a (4k-1) -th column of the K columns, and a 4k-th column of the K columns, k being a positive integer, 1 ≤ k ≤ (K / 4) ; the plurality of pixel driving circuits arranged in M rows, including a (2m-1) -th row R (2m-1) , and a (2m) -th row R (2m) of M rows, M and m being positive integers, 1 ≤ m ≤ (M / 2) ; the plurality of voltage supply lines are present between the (4k-2) -th column and the (4k-1) -th column, absent between the (4k-3) -th column and the (4k-2) -th column, and absent between the (4k-1) -th column and the (4k) -th column; two adjacent data lines of the plurality of data lines are between two adjacent columns of pixel driving circuits of the K columns; a first adjacent data line of the two adjacent data lines between the two adjacent columns of pixel driving circuits of the K columns is configured to provide data signals to the (2m-1) -th row; and a second adjacent data line of the two adjacent data lines between the two adjacent columns of pixel driving circuits of the K columns is configured to provide data signals to the (2m) -th row.

[0011] Optionally, the array substrate further comprises a power supply network; wherein the power supply network comprises a plurality of first power supply lines and a plurality of third power supply lines interconnected together; a respective first power supply line of the plurality of first power supply lines extends along a first direction; a respective third power supply line of the plurality of third power supply lines extends along a second direction; the plurality of third power supply lines are present between the (4k-3) -th column and the (4k-2) -th column, or present between the (4k-1) -th column and the (4k) -th column; and the plurality of third power supply lines are absent between the (4k-2) -th column and the (4k-1) -th column, absent between the (4k+1) -th column and the (4k) -th column, and absent between the (4k-4) -th column and the (4k-3) -th column.

[0012] Optionally, the array substrate further comprises a power supply network; wherein the power supply network comprises a plurality of first power supply lines, a plurality of second power supply lines, and a plurality of third power supply lines interconnected together; a respective first power supply line of the plurality of first power supply lines extends along a first direction; a respective second power supply line of the plurality of second power supply lines extends along the first direction; a respective third power supply line of the plurality of third power supply lines extends along a second direction; and the plurality of third power supply lines are present between the (4k-2) -th column and the (4k-3) -th column, between the  (4k-2) -th column and the (4k-1) -th column, or between the (4k-1) -th column and the (4k) -th column.

[0013] Optionally, the array substrate further comprises a first reset signal network; wherein the first reset signal network comprises a plurality of second reset signal lines and a plurality of fifth reset signal lines interconnected together; a respective second reset signal line of the plurality of second reset signal lines extends along the first direction; a respective fifth reset signal line of the plurality of fifth reset signal lines extends along the second direction; and the plurality of fifth reset signal lines are present between the (4k-2) -th column and the (4k-3) -th column, absent between the (4k-2) -th column and the (4k-1) -th column, and absent between the (4k-1) -th column and the (4k) -th column.

[0014] Optionally, the array substrate further comprises a second reset signal network; wherein the second reset signal network comprises a plurality of first reset signal lines and a plurality of fourth reset signal lines interconnected together; a respective first reset signal line of the plurality of first reset signal lines extends along the first direction; a respective fourth reset signal line of the plurality of fourth reset signal lines extends along the second direction; the plurality of fourth reset signal lines are present between the (4k-1) -th column and the (4k) -th column, absent between the (4k-2) -th column and the (4k-1) -th column, and absent between the (4k-3) -th column and the (4k-2) -th column.

[0015] Optionally, a ratio of a total number of data lines in the array substrate to a total number of a plurality of fifth reset signal lines is in a range of 7.5: 1 to 8: 5: 1; a ratio of a total number of data lines in the array substrate to a total number of a plurality of fourth reset signal lines is in a range of 7.5: 1 to 8: 5: 1; a ratio of a total number of data lines in the array substrate to a total number of a plurality of third power supply lines is in a range of 3.5: 1 to 4.5: 1; and a ratio of a total number of data lines in the array substrate to a total number of the plurality of voltage supply lines is in a range of 3.5: 1 to 4.5: 1.

[0016] Optionally, a ratio of a total number of data lines in the array substrate to a total number of a plurality of fifth reset signal lines is in a range of 7.5: 1 to 8: 5: 1; a ratio of a total number of data lines in the array substrate to a total number of a plurality of fourth reset signal lines is in a range of 7.5: 1 to 8: 5: 1; a ratio of a total number of data lines in the array substrate to a total number of a plurality of third power supply lines is in a range of 1.8: 1 to 2.2: 1; and a ratio of a total number of data lines in the array substrate to a total number of the plurality of voltage supply lines is in a range of 3.5: 1 to 4.5: 1.

[0017] Optionally, the plurality of voltage supply lines comprise a plurality of first voltage supply lines and a plurality of second voltage supply lines interconnected together; a respective first voltage supply line of the plurality of first voltage supply lines extends along the first direction; a respective second voltage supply line of the plurality of second voltage supply lines extends along the second direction; the plurality of pixel driving circuits are arranged in J number of columns, J being a positive integer; the J number of columns including a (8j-7) -th  column C (8j-7) of the J columns, a (8j-6) -th column C (8j-6) of the J columns, a (8j-5) -th column C (8j-5) of the J columns, a (8j-4) -th column C (8j-4) of the J columns, a (8j-3) -th column C (8j-3) of the J columns, a (8j-2) -th column C (8j-2) of the J columns, a (8j-1) -th column C (8j-1) of the J columns, and a (8j) -th column C (8j) of J columns, J and j being positive integers, 1 ≤ j ≤ (J / 8) ; the plurality of second voltage supply line are present between the (8j) -th column and the (8j-1) -th column, or present between the (8j-4) -th column and the (8j-5) -th column; and the plurality of second voltage supply line are absent between absent between the (8j-1) -th column and the (8j-2) -th column, absent the (8j-2) -th column C (8j-2) and the (8j-3) -th column, absent between the (8j-3) -th column and the (8j-4) -th column, absent between the (8j-5) -th column and the (8j-6) -th column, and absent between the (8j-6) -th column and the (8j-7) -th column.

[0018] Optionally, the array substrate further comprises a power supply network; wherein the power supply network comprises a plurality of first power supply lines, a plurality of second power supply lines, and a plurality of third power supply lines interconnected together; a respective first power supply line of the plurality of first power supply lines extends along a first direction; a respective second power supply line of the plurality of second power supply lines extends along the first direction; a respective third power supply line of the plurality of third power supply lines extends along a second direction; the plurality of third power supply lines are present between the (8j-1) -th column and the (8j-2) -th column, between the (8j-3) -th column and the (8j-4) -th column, or between the (8j-5) -th column and the (8j-6) -th column; and the plurality of third power supply lines are absent between the (8j) -th column and the (8j-1) -th column, between the (8j-2) -th column and the (8j-3) -th column, between the (8j-4) -th column and the (8j-5) -th column, and between the (8j-6) -th column and the (8j-7) -th column.

[0019] Optionally, the array substrate further comprises a first reset signal network; wherein the first reset signal network comprises a plurality of second reset signal lines and a plurality of fifth reset signal lines interconnected together; a respective second reset signal line of the plurality of second reset signal lines extends along the first direction; a respective fifth reset signal line of the plurality of fifth reset signal lines extends along the second direction; and the plurality of fifth reset signal lines are present between the (8j-6) -th column and the (8j-7) -th column, absent between the (8j) -th column and the (8j-1) -th column, absent between the (8j-1) -th column and the (8j-2) -th column, absent between the (8j-2) -th column and the (8j-3) -th column, absent between the (8j-3) -th column and the (8j-4) -th column, absent between the (8j-4) -th column and the (8j-5) -th column, and absent between the (8j-5) -th column and the (8j-6) -th column.

[0020] Optionally, the array substrate further comprises a second reset signal network; wherein the second reset signal network comprises a plurality of first reset signal lines and a plurality of fourth reset signal lines interconnected together; a respective first reset signal line of the plurality of first reset signal lines extends along the first direction; a respective fourth reset signal line of the plurality of fourth reset signal lines extends along the second direction;  and the plurality of fourth reset signal lines are present between the (8j-2) -th column and the (8j-3) -th column, absent between the (8j) -th column and the (8j-1) -th column, absent between the (8j-1) -th column and the (8j-2) -th column, absent between the (8j-3) -th column and the (8j-4) -th column, absent between the (8j-4) -th column and the (8j-5) -th column, absent between the (8j-5) -th column and the (8j-6) -th column, and absent between the (8j-6) -th column and the (8j-7) -th column.

[0021] Optionally, a ratio of a total number of data lines in the array substrate to a total number of a plurality of fifth reset signal lines is in a range of 15.0: 1 to 17.0: 1; a ratio of a total number of data lines in the array substrate to a total number of a plurality of fourth reset signal lines is in a range of 15.0: 1 to 17.0: 1; a ratio of a total number of data lines in the array substrate to a total number of a plurality of third power supply lines is in a range of 3.5: 1 to 4.5: 1; and a ratio of a total number of data lines in the array substrate to a total number of the plurality of second voltage supply lines is in a range of 7.5: 1 to 8: 5: 1.

[0022] Optionally, the array substrate further comprises a plurality of first power supply lines and a plurality of fourth reset signal lines; wherein the plurality of first reset signal lines, the plurality of fourth reset signal lines, and the plurality of voltage supply signal lines interconnected together; a respective first reset signal line of the plurality of first reset signal lines extends along the first direction; a respective voltage supply line of the plurality of voltage supply lines extends along the first direction; a respective fourth reset signal line of the plurality of fourth reset signal lines extends along the second direction; the plurality of pixel driving circuits are arranged in K number of columns, K being a positive integer; the K number of columns including a (4k-3) -th column of the K columns, a (4k-2) -th column of the K columns, a (4k-1) -th column of the K columns, and a 4k-th column of the K columns, k being a positive integer, 1 ≤ k ≤ (K / 4) ; the plurality of fourth reset signal lines are present between the (4k-1) -th column and the (4k) -th column, absent between the (4k-2) -th column and the (4k-1) -th column, and absent between the (4k-3) -th column C (4k-3) and the (4k-2) -th column; the respective first reset signal line is connected to at least multiple fourth reset signal lines; the respective fourth reset signal line is connected to at least multiple first reset signal lines; the plurality of first reset signal lines, the plurality of fourth reset signal lines, and the plurality of voltage supply signal lines are configured to provide voltage supply signals to cathodes of the plurality of light emitting elements and provide reset signals to first reset transistors of the plurality of pixel driving circuits; and the voltage supply signals provided to the cathodes of the plurality of light emitting elements and the reset signals provided to first reset transistors of the plurality of pixel driving circuits are the same signals.

[0023] Optionally, the array substrate further comprises a power supply network; wherein the power supply network comprises a plurality of first power supply lines, a plurality of second power supply lines, and a plurality of third power supply lines interconnected together; a respective first power supply line of the plurality of first power supply lines extends along a first direction; a respective second power supply line of the plurality of second power supply  lines extends along the first direction; a respective third power supply line of the plurality of third power supply lines extends along a second direction; and the plurality of third power supply lines are present between the (4k-1) -th column and the (4k-2) -th column, absent between the (4k) -th column and the (4k-1) -th column, and absent between the (4k-2) -th column and the (4k-3) -th column.

[0024] Optionally, the array substrate further comprises a first reset signal network; wherein the a first reset signal network comprises a plurality of second reset signal lines and a plurality of fifth reset signal lines interconnected together; a respective second reset signal line of the plurality of second reset signal lines extends along the first direction; a respective fifth reset signal line of the plurality of fifth reset signal lines extends along the second direction; and the plurality of fifth reset signal lines are present between the (4k-2) -th column and the (4k-3) -th column, absent between the (4k-2) -th column and the (4k-1) -th column, and absent between the (4k-1) -th column and the (4k) -th column.

[0025] Optionally, a ratio of a total number of data lines in the array substrate to a total number of a plurality of fifth reset signal lines is in a range of 7.5: 1 to 8: 5: 1; a ratio of a total number of data lines in the array substrate to a total number of a plurality of fourth reset signal lines is in a range of 7.5: 1 to 8: 5: 1; and a ratio of a total number of data lines in the array substrate to a total number of a plurality of third power supply lines is in a range of 3.6: 1 to 4.4: 1.

[0026] In another aspect, the present disclosure provides a display apparatus, comprising the array substrate described herein or fabricated by a method described herein, and one or more integrated circuits connected to the array substrate.

[0027] BRIEF DESCRIPTION OF THE FIGURES

[0028] The following drawings are merely examples for illustrative purposes according to various disclosed embodiments and are not intended to limit the scope of the present invention.

[0029] FIG. 1 is a plan view of an array substrate in some embodiments according to the present disclosure.

[0030] FIG. 2A is a circuit diagram illustrating the structure of a pixel driving circuit in some embodiments according to the present disclosure.

[0031] FIG. 2B is a timing diagram illustrating the operation of a pixel driving circuit in some embodiments according to the present disclosure.

[0032] FIG. 3A is a diagram illustrating the structure of pixel driving circuits in an array substrate in some embodiments according to the present disclosure.

[0033] FIG. 3B is a diagram illustrating the structure of a first semiconductor material layer, a first gate metal layer, a second gate metal layer, a second semiconductor material layer, a third gate metal layer, and a first signal line layer in the array substrate depicted in FIG. 3A.

[0034] FIG. 3C is a schematic diagram illustrating an arrangement of pixel driving circuits in the array substrate depicted in FIG. 3A.

[0035] FIG. 3D is a diagram illustrating the structure of a first semiconductor material layer in the array substrate depicted in FIG. 3A.

[0036] FIG. 3E is a diagram illustrating the structure of a first gate metal layer in the array substrate depicted in FIG. 3A.

[0037] FIG. 3F is a diagram illustrating the structure of a second gate metal layer in the array substrate depicted in FIG. 3A.

[0038] FIG. 3G is a diagram illustrating the structure of a second semiconductor material layer in the array substrate depicted in FIG. 3A.

[0039] FIG. 3H is a diagram illustrating the structure of a third gate metal layer in the array substrate depicted in FIG. 3A.

[0040] FIG. 3I is a diagram illustrating the structure of a passivation layer in the array substrate depicted in FIG. 3A.

[0041] FIG. 3J is a diagram illustrating the structure of a first signal line layer in the array substrate depicted in FIG. 3A.

[0042] FIG. 3K is a diagram illustrating the structure of a first planarization layer in the array substrate depicted in FIG. 3A.

[0043] FIG. 3L is a diagram illustrating the structure of a second signal line layer in the array substrate depicted in FIG. 3A.

[0044] FIG. 3M is a diagram illustrating the structure of a second planarization layer in the array substrate depicted in FIG. 3A.

[0045] FIG. 3N is a diagram illustrating the structure of a third signal line layer in the array substrate depicted in FIG. 3A.

[0046] FIG. 3O is a diagram illustrating the structure of an anode layer in the array substrate depicted in FIG. 3A.

[0047] FIG. 4A is a cross-sectional view along an A-A’ line in FIG. 3A.

[0048] FIG. 4B is a cross-sectional view along a B-B’ line in FIG. 3A.

[0049] FIG. 5A is a schematic diagram illustrating an arrangement of pixel driving circuits in an array substrate in some embodiments according to the present disclosure.

[0050] FIG. 5B is a diagram illustrating the structure of a light shielding layer and a first semiconductor material layer in the array substrate depicted in FIG. 5A.

[0051] FIG. 5C is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, and a first gate metal layer in the array substrate depicted in FIG. 5A.

[0052] FIG. 5D is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, a first gate metal layer, and a second gate metal layer in the array substrate depicted in FIG. 5A.

[0053] FIG. 5E is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, a first gate metal layer, a second gate metal layer, and a third gate metal layer in the array substrate depicted in FIG. 5A.

[0054] FIG. 5F is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, a first gate metal layer, a second gate metal layer, a third gate metal layer, and a second semiconductor material layer in the array substrate depicted in FIG. 5A.

[0055] FIG. 5G is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, a first gate metal layer, a second gate metal layer, a third gate metal layer, a second semiconductor material layer, a first signal line layer, a second signal line layer, and a third signal line layer in the array substrate depicted in FIG. 5A.

[0056] FIG. 5H is a diagram illustrating the structure of a second gate metal layer, a third gate metal layer, and a first signal line layer in the array substrate depicted in FIG. 5A.

[0057] FIG. 5I is a diagram illustrating the structure of a second gate metal layer, a third gate metal layer, a first signal line layer, and a second signal line layer in the array substrate depicted in FIG. 5A.

[0058] FIG. 5J is a diagram illustrating the structure of a second gate metal layer, a third gate metal layer, a first signal line layer, a second signal line layer, and a third signal line layer in the array substrate depicted in FIG. 5A.

[0059] FIG. 5K is a diagram illustrating the structure of a first signal line layer, a second signal line layer, and a third signal line layer in the array substrate depicted in FIG. 5A.

[0060] FIG. 6A is a diagram illustrating the structure of a second gate metal layer in the array substrate depicted in FIG. 5A.

[0061] FIG. 6B is a diagram illustrating the structure of a third gate metal layer in the array substrate depicted in FIG. 5A.

[0062] FIG. 6C is a diagram illustrating the structure of a first signal line layer in the array substrate depicted in FIG. 5A.

[0063] FIG. 6D is a diagram illustrating the structure of a second signal line layer in the array substrate depicted in FIG. 5A.

[0064] FIG. 6E is a diagram illustrating the structure of a third signal line layer in the array substrate depicted in FIG. 5A.

[0065] FIG. 7A is a diagram illustrating a power supply network in the array substrate depicted in FIG. 5A.

[0066] FIG. 7B is a diagram illustrating a first reset signal network in the array substrate depicted in FIG. 5A.

[0067] FIG. 7C is a diagram illustrating a second reset signal network in the array substrate depicted in FIG. 5A.

[0068] FIG. 8A is a schematic diagram illustrating an arrangement of pixel driving circuits in an array substrate in some embodiments according to the present disclosure.

[0069] FIG. 8B is a diagram illustrating the structure of a light shielding layer and a first semiconductor material layer in the array substrate depicted in FIG. 8A.

[0070] FIG. 8C is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, and a first gate metal layer in the array substrate depicted in FIG. 8A.

[0071] FIG. 8D is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, a first gate metal layer, and a second gate metal layer in the array substrate depicted in FIG. 8A.

[0072] FIG. 8E is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, a first gate metal layer, a second gate metal layer, and a third gate metal layer in the array substrate depicted in FIG. 8A.

[0073] FIG. 8F is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, a first gate metal layer, a second gate metal layer, a third gate metal layer, and a second semiconductor material layer in the array substrate depicted in FIG. 8A.

[0074] FIG. 8G is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, a first gate metal layer, a second gate metal layer, a third gate metal layer, a second semiconductor material layer, a first signal line layer, a second signal line layer, and a third signal line layer in the array substrate depicted in FIG. 8A.

[0075] FIG. 8H is a diagram illustrating the structure of a second gate metal layer, a third gate metal layer, and a first signal line layer in the array substrate depicted in FIG. 8A.

[0076] FIG. 8I is a diagram illustrating the structure of a second gate metal layer, a third gate metal layer, a first signal line layer, and a second signal line layer in the array substrate depicted in FIG. 8A.

[0077] FIG. 8J is a diagram illustrating the structure of a second gate metal layer, a third gate metal layer, a first signal line layer, a second signal line layer, and a third signal line layer in the array substrate depicted in FIG. 8A.

[0078] FIG. 8K is a diagram illustrating the structure of a first signal line layer, a second signal line layer, and a third signal line layer in the array substrate depicted in FIG. 8A.

[0079] FIG. 9A is a diagram illustrating the structure of a second gate metal layer in the array substrate depicted in FIG. 8A.

[0080] FIG. 9B is a diagram illustrating the structure of a third gate metal layer in the array substrate depicted in FIG. 8A.

[0081] FIG. 9C is a diagram illustrating the structure of a first signal line layer in the array substrate depicted in FIG. 8A.

[0082] FIG. 9D is a diagram illustrating the structure of a second signal line layer in the array substrate depicted in FIG. 8A.

[0083] FIG. 9E is a diagram illustrating the structure of a third signal line layer in the array substrate depicted in FIG. 8A.

[0084] FIG. 10A is a diagram illustrating a power supply network in the array substrate depicted in FIG. 8A.

[0085] FIG. 10B is a diagram illustrating a first reset signal network in the array substrate depicted in FIG. 8A.

[0086] FIG. 10C is a diagram illustrating a second reset signal network in the array substrate depicted in FIG. 8A.

[0087] FIG. 11A is a schematic diagram illustrating an arrangement of pixel driving circuits in an array substrate in some embodiments according to the present disclosure.

[0088] FIG. 11B is a diagram illustrating the structure of a light shielding layer and a first semiconductor material layer in the array substrate depicted in FIG. 11A.

[0089] FIG. 11C is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, and a first gate metal layer in the array substrate depicted in FIG. 11A.

[0090] FIG. 11D is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, a first gate metal layer, and a second gate metal layer in the array substrate depicted in FIG. 11A.

[0091] FIG. 11E is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, a first gate metal layer, a second gate metal layer, and a third gate metal layer in the array substrate depicted in FIG. 11A.

[0092] FIG. 11F is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, a first gate metal layer, a second gate metal layer, a third gate metal layer, and a second semiconductor material layer in the array substrate depicted in FIG. 11A.

[0093] FIG. 11G is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, a first gate metal layer, a second gate metal layer, a third gate metal layer, a second semiconductor material layer, a first signal line layer, a second signal line layer, and a third signal line layer in the array substrate depicted in FIG. 11A.

[0094] FIG. 11H is a diagram illustrating the structure of a second gate metal layer, a third gate metal layer, and a first signal line layer in the array substrate depicted in FIG. 11A.

[0095] FIG. 11I is a diagram illustrating the structure of a second gate metal layer, a third gate metal layer, a first signal line layer, and a second signal line layer in the array substrate depicted in FIG. 11A.

[0096] FIG. 11J is a diagram illustrating the structure of a second gate metal layer, a third gate metal layer, a first signal line layer, a second signal line layer, and a third signal line layer in the array substrate depicted in FIG. 11A.

[0097] FIG. 11K is a diagram illustrating the structure of a first signal line layer, a second signal line layer, and a third signal line layer in the array substrate depicted in FIG. 11A.

[0098] FIG. 12A is a diagram illustrating the structure of a second gate metal layer in the array substrate depicted in FIG. 11A.

[0099] FIG. 12B is a diagram illustrating the structure of a third gate metal layer in the array substrate depicted in FIG. 11A.

[0100] FIG. 12C is a diagram illustrating the structure of a first signal line layer in the array substrate depicted in FIG. 11A.

[0101] FIG. 12D is a diagram illustrating the structure of a second signal line layer in the array substrate depicted in FIG. 11A.

[0102] FIG. 12E is a diagram illustrating the structure of a third signal line layer in the array substrate depicted in FIG. 11A.

[0103] FIG. 13A is a diagram illustrating a power supply network in the array substrate depicted in FIG. 11A.

[0104] FIG. 13B is a diagram illustrating a first reset signal network in the array substrate depicted in FIG. 11A.

[0105] FIG. 13C is a diagram illustrating a second reset signal network in the array substrate depicted in FIG. 11A.

[0106] FIG. 14A is a schematic diagram illustrating an arrangement of pixel driving circuits in an array substrate in some embodiments according to the present disclosure.

[0107] FIG. 14B is a diagram illustrating the structure of a light shielding layer and a first semiconductor material layer in the array substrate depicted in FIG. 14A.

[0108] FIG. 14C is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, and a first gate metal layer in the array substrate depicted in FIG. 14A.

[0109] FIG. 14D is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, a first gate metal layer, and a second gate metal layer in the array substrate depicted in FIG. 14A.

[0110] FIG. 14E is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, a first gate metal layer, a second gate metal layer, and a third gate metal layer in the array substrate depicted in FIG. 14A.

[0111] FIG. 14F is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, a first gate metal layer, a second gate metal layer, a third gate metal layer, and a second semiconductor material layer in the array substrate depicted in FIG. 14A.

[0112] FIG. 14G is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, a first gate metal layer, a second gate metal layer, a third gate metal layer, a second semiconductor material layer, a first signal line layer, a second signal line layer, and a third signal line layer in the array substrate depicted in FIG. 14A.

[0113] FIG. 14H is a diagram illustrating the structure of a second gate metal layer, a third gate metal layer, and a first signal line layer in the array substrate depicted in FIG. 14A.

[0114] FIG. 14I is a diagram illustrating the structure of a second gate metal layer, a third gate metal layer, a first signal line layer, and a second signal line layer in the array substrate depicted in FIG. 14A.

[0115] FIG. 14J is a diagram illustrating the structure of a second gate metal layer, a third gate metal layer, a first signal line layer, a second signal line layer, and a third signal line layer in the array substrate depicted in FIG. 14A.

[0116] FIG. 14K is a diagram illustrating the structure of a first signal line layer, a second signal line layer, and a third signal line layer in the array substrate depicted in FIG. 14A.

[0117] FIG. 15A is a diagram illustrating the structure of a second gate metal layer in the array substrate depicted in FIG. 14A.

[0118] FIG. 15B is a diagram illustrating the structure of a third gate metal layer in the array substrate depicted in FIG. 14A.

[0119] FIG. 15C is a diagram illustrating the structure of a first signal line layer in the array substrate depicted in FIG. 14A.

[0120] FIG. 15D is a diagram illustrating the structure of a second signal line layer in the array substrate depicted in FIG. 14A.

[0121] FIG. 15E is a diagram illustrating the structure of a third signal line layer in the array substrate depicted in FIG. 14A.

[0122] FIG. 16A is a diagram illustrating a power supply network in the array substrate depicted in FIG. 14A.

[0123] FIG. 16B is a diagram illustrating a first reset signal network in the array substrate depicted in FIG. 14A.

[0124] FIG. 16C is a diagram illustrating a second reset signal network in the array substrate depicted in FIG. 14A.

[0125] FIG. 17A is a schematic diagram illustrating an arrangement of pixel driving circuits in an array substrate in some embodiments according to the present disclosure.

[0126] FIG. 17B is a diagram illustrating the structure of a light shielding layer and a first semiconductor material layer in the array substrate depicted in FIG. 17A.

[0127] FIG. 17C is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, and a first gate metal layer in the array substrate depicted in FIG. 17A.

[0128] FIG. 17D is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, a first gate metal layer, and a second gate metal layer in the array substrate depicted in FIG. 17A.

[0129] FIG. 17E is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, a first gate metal layer, a second gate metal layer, and a third gate metal layer in the array substrate depicted in FIG. 17A.

[0130] FIG. 17F is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, a first gate metal layer, a second gate metal layer, a third gate metal layer, and a second semiconductor material layer in the array substrate depicted in FIG. 17A.

[0131] FIG. 17G is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, a first gate metal layer, a second gate metal layer, a third gate metal layer, a second semiconductor material layer, a first signal line layer, a second signal line layer, and a third signal line layer in the array substrate depicted in FIG. 17A.

[0132] FIG. 17H is a diagram illustrating the structure of a second gate metal layer, a third gate metal layer, and a first signal line layer in the array substrate depicted in FIG. 17A.

[0133] FIG. 17I is a diagram illustrating the structure of a second gate metal layer, a third gate metal layer, a first signal line layer, and a second signal line layer in the array substrate depicted in FIG. 17A.

[0134] FIG. 17J is a diagram illustrating the structure of a second gate metal layer, a third gate metal layer, a first signal line layer, a second signal line layer, and a third signal line layer in the array substrate depicted in FIG. 17A.

[0135] FIG. 17K is a diagram illustrating the structure of a first signal line layer, a second signal line layer, and a third signal line layer in the array substrate depicted in FIG. 17A.

[0136] FIG. 18A is a diagram illustrating the structure of a second gate metal layer in the array substrate depicted in FIG. 17A.

[0137] FIG. 18B is a diagram illustrating the structure of a third gate metal layer in the array substrate depicted in FIG. 17A.

[0138] FIG. 18C is a diagram illustrating the structure of a first signal line layer in the array substrate depicted in FIG. 17A.

[0139] FIG. 18D is a diagram illustrating the structure of a second signal line layer in the array substrate depicted in FIG. 17A.

[0140] FIG. 18E is a diagram illustrating the structure of a third signal line layer in the array substrate depicted in FIG. 17A.

[0141] FIG. 19A is a diagram illustrating a power supply network in the array substrate depicted in FIG. 17A.

[0142] FIG. 19B is a diagram illustrating a first reset signal network in the array substrate depicted in FIG. 17A.

[0143] FIG. 19C is a diagram illustrating a second reset signal network in the array substrate depicted in FIG. 17A.

[0144] FIG. 19D is a diagram illustrating a voltage supply network in the array substrate depicted in FIG. 17A.

[0145] FIG. 20A is a schematic diagram illustrating an arrangement of pixel driving circuits in an array substrate in some embodiments according to the present disclosure.

[0146] FIG. 20B is a diagram illustrating the structure of a light shielding layer and a first semiconductor material layer in the array substrate depicted in FIG. 20A.

[0147] FIG. 20C is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, and a first gate metal layer in the array substrate depicted in FIG. 20A.

[0148] FIG. 20D is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, a first gate metal layer, and a second gate metal layer in the array substrate depicted in FIG. 20A.

[0149] FIG. 20E is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, a first gate metal layer, a second gate metal layer, and a third gate metal layer in the array substrate depicted in FIG. 20A.

[0150] FIG. 20F is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, a first gate metal layer, a second gate metal layer, a third gate metal layer, and a second semiconductor material layer in the array substrate depicted in FIG. 20A.

[0151] FIG. 20G is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, a first gate metal layer, a second gate metal layer, a third gate metal layer, a second semiconductor material layer, a first signal line layer, a second signal line layer, and a third signal line layer in the array substrate depicted in FIG. 20A.

[0152] FIG. 20H is a diagram illustrating the structure of a second gate metal layer, a third gate metal layer, and a first signal line layer in the array substrate depicted in FIG. 20A.

[0153] FIG. 20I is a diagram illustrating the structure of a second gate metal layer, a third gate metal layer, a first signal line layer, and a second signal line layer in the array substrate depicted in FIG. 20A.

[0154] FIG. 20J is a diagram illustrating the structure of a second gate metal layer, a third gate metal layer, a first signal line layer, a second signal line layer, and a third signal line layer in the array substrate depicted in FIG. 20A.

[0155] FIG. 20K is a diagram illustrating the structure of a first signal line layer, a second signal line layer, and a third signal line layer in the array substrate depicted in FIG. 20A.

[0156] FIG. 21A is a diagram illustrating the structure of a second gate metal layer in the array substrate depicted in FIG. 20A.

[0157] FIG. 21B is a diagram illustrating the structure of a third gate metal layer in the array substrate depicted in FIG. 20A.

[0158] FIG. 21C is a diagram illustrating the structure of a first signal line layer in the array substrate depicted in FIG. 20A.

[0159] FIG. 21D is a diagram illustrating the structure of a second signal line layer in the array substrate depicted in FIG. 20A.

[0160] FIG. 21E is a diagram illustrating the structure of a third signal line layer in the array substrate depicted in FIG. 20A.

[0161] FIG. 22A is a diagram illustrating a power supply network in the array substrate depicted in FIG. 20A.

[0162] FIG. 22B is a diagram illustrating a first reset signal network in the array substrate depicted in FIG. 20A.

[0163] FIG. 22C is a diagram illustrating a second reset signal network in the array substrate depicted in FIG. 20A.DETAILED DESCRIPTION

[0164] The disclosure will now be described more specifically with reference to the following embodiments. It is to be noted that the following descriptions of some embodiments are presented herein for purpose of illustration and description only. It is not intended to be exhaustive or to be limited to the precise form disclosed.

[0165] The present disclosure provides, inter alia, an array substrate and a display apparatus that substantially obviate one or more of the problems due to limitations and disadvantages of the related art. In one aspect, the present disclosure provides an array substrate. In some embodiments, the array substrate includes a plurality of pixel driving circuits; a plurality of light emitting elements; a plurality of data lines configured to provide data signals to the plurality of pixel driving circuits; and a plurality of voltage supply lines extending in a display area of the array substrate, and configured to provide voltage supply signals to cathodes of the plurality of light emitting elements. Optionally, the plurality of voltage supply lines are in a layer on a side of the plurality of data lines closer to active layers of the plurality of pixel driving circuits, or in a same layer as the plurality of data lines.

[0166] Various appropriate pixel driving circuits may be used in the present array substrate. Examples of appropriate driving circuits include 3T1C, 2T1C, 4T1C, 4T2C, 5T2C, 6T1C, 7T1C, 7T2C, 8T1C, and 8T2C. In some embodiments, the respective one of the plurality of pixel driving circuits is an 8T1C driving circuit. Various appropriate light emitting elements may be used in the present array substrate. Examples of appropriate light emitting elements include organic light emitting diodes, quantum dots light emitting diodes, and micro light emitting diodes. Optionally, the light emitting element is micro light emitting diode. Optionally, the light emitting element is an organic light emitting diode including an organic light emitting layer.

[0167] FIG. 1 is a plan view of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 1, the array substrate includes an array of subpixels Sp.  Each subpixel includes an electronic component, e.g., a light emitting element. In one example, the light emitting element is driven by a respective pixel driving circuit PDC. The array substrate includes a plurality of first gate lines (e.g., a respective first gate line GL1) , a plurality of second gate lines (e.g., a respective second gate line GL2) , a plurality of data lines (e.g., a respective data line DL) , a plurality of power supply lines (e.g., a respective power supply line Vdd) , and a plurality of voltage supply lines (e.g., a respective voltage supply line Vss) . Light emission in a respective subpixel Sp is driven by a respective pixel driving circuit PDC. In one example, a high voltage signal (e.g., a VDD signal) is input, through the respective power supply line Vdd of the plurality of power supply lines, to the respective pixel driving circuit PDC connected to an anode of the light emitting element; a low voltage signal (e.g., a VSS signal) is input, through a voltage supply line, to a cathode of the light emitting element. A voltage difference between the high voltage signal (e.g., the VDD signal) and the low voltage signal (e.g., the VSS signal) is a driving voltage ΔV that drives light emission in the light emitting element.

[0168] FIG. 2A is a circuit diagram illustrating the structure of a pixel driving circuit in some embodiments according to the present disclosure. Referring to FIG. 2A, in some embodiments, the pixel driving circuit includes a driving transistor Td; a storage capacitor Cst having a first capacitor electrode Ce1 and a second capacitor electrode Ce2; a second reset transistor Tr2 having a gate electrode connected to a respective second reset control signal line rst2 of a plurality of second reset control signal lines, a first electrode connected to a respective second reset signal line Vint2 of a plurality of second reset signal lines, and a second electrode connected to a second electrode of the driving transistor Td; a first transistor T1 having a gate electrode connected to a respective first gate line GL1 of a plurality of first gate lines, a first electrode connected to a respective data line DL of a plurality of data lines, and a second electrode connected to a first electrode of the driving transistor Td; a third reset transistor Tr3 having a gate electrode connected to a respective first reset control signal line rst1 of a plurality of first reset control signal lines, a first electrode connected to a respective third reset signal line Vint3 of a plurality of third reset signal lines, and a second electrode connected to the first electrode of the driving transistor Td; a second transistor T2 having a gate electrode connected to a respective second gate line GL2 of a plurality of second gate lines, a first electrode connected to the first capacitor electrode Ce1 of the storage capacitor Cst and the gate electrode of the driving transistor Td, and a second electrode connected to the second electrode of the driving transistor Td; a third transistor T3 having a gate electrode connected to a respective light emitting control signal line em of a plurality of light emitting control signal lines, a first electrode connected to a respective power supply line Vdd of a plurality of power supply lines, and a second electrode connected to the first electrode of the driving transistor Td and the second electrode of the first transistor T1; a fourth transistor T4 having a gate electrode connected to the respective light emitting control signal line em of the plurality of light emitting control signal lines, a first electrode connected to second electrodes of the driving  transistor Td and the second transistor T2, and a second electrode connected to an anode of a light emitting element LE; and a first reset transistor Tr1 having a gate electrode connected to the respective first reset control signal line rst1 of a plurality of first reset control signal lines, a first electrode connected to a respective first reset signal line Vint1 of a plurality of first reset signal lines, and a second electrode connected to the second electrode of the fourth transistor T4 and the anode of the light emitting element LE. The second capacitor electrode Ce2 is connected to the respective power supply line and the first electrode of the third transistor T3.

[0169] In some embodiments, the pixel driving circuit includes a driving transistor Td, a data write transistor (e.g., the first transistor T1) , a compensating transistor (e.g., the second transistor T2) , two light emitting control transistors (e.g., the third transistor T3 and the fourth transistor T4) , and three reset transistors (e.g., the first reset transistor Tr1, the second reset transistor Tr2, and the third reset transistor Tr3) .

[0170] As used herein, a first electrode or a second electrode refers to one of a first terminal and a second terminal of a transistor, the first terminal and the second terminal being connected to an active layer of the transistor. A direction of a current flowing through the transistor may be configured to be from a first electrode to a second electrode, or from a second electrode to a first electrode. Accordingly, depending on the direction of the current flowing through the transistor, in one example, the first electrode is configured to receive an input signal and the second electrode is configured to output an output signal; in another example, the second electrode is configured to receive an input signal and the first electrode is configured to output an output signal.

[0171] The pixel driving circuit further include a first node N1, a second node N2, a third node N3, and a fourth node N4. The first node N1 is connected to the gate electrode of the driving transistor Td, the first capacitor electrode Ce1, and the first electrode of the second transistor T2. The second node N2 is connected to the second electrode of the third transistor T3, the second electrode of the first transistor T1, the second electrode of the third reset transistor Tr3, and the first electrode of the driving transistor Td. The third node N3 is connected to the second electrode of the driving transistor Td, the second electrode of the second transistor T2, the first electrode of the fourth transistor T4, and the second electrode of the second reset transistor Tr2. The fourth node N4 is connected to the second electrode of the fourth transistor T4, the second electrode of the first reset transistor Tr1, and the anode of the light emitting element LE.

[0172] The array substrate in some embodiments includes a plurality of subpixels. In some embodiments, the plurality of subpixels include a respective first subpixel, a respective second subpixel, and a respective third subpixel. Optionally, a respective pixel of the array substrate includes the respective first subpixel, the respective second subpixel, and the respective third subpixel. The plurality of subpixels in the array substrate are arranged in an array. In one example, the array of the plurality of subpixels includes a S1-S2-S3 format repeating array, in  which S1 stands for the respective first subpixel, S2 stands for the respective second subpixel, and S3 stands for the respective third subpixel. In another example, the S1-S2-S3 format is a C1-C2-C3 format, in which C1 stands for the respective first subpixel of a first color, C2 stands for the respective second subpixel of a second color, and C3 stands for the respective third subpixel of a third color. In another example, the C1-C2-C3 format is an R-G-B format, in which the respective first subpixel is a red subpixel, the respective second subpixel is a green subpixel, and the respective third subpixel is a blue subpixel.

[0173] In another example, the array of the plurality of subpixels includes a S1-S2-S3-S4 format repeating array, in which S1 stands for the respective first subpixel, S2 stands for the respective second subpixel, S3 stands for the respective third subpixel, and S4 stands for the respective fourth subpixel. In another example, the S1-S2-S3-S4 format is a C1-C2-C3-C4 format, in which C1 stands for the respective first subpixel of a first color, C2 stands for the respective second subpixel of a second color, C3 stands for the respective third subpixel of a third color, and C4 stands for the respective fourth subpixel of a fourth color. In another example, the S1-S2-S3-S4 format is a C1-C2-C3-C2’ format, in which C1 stands for the respective first subpixel of a first color, C2 stands for the respective second subpixel of a second color, C3 stands for the respective third subpixel of a third color, and C2’ stands for the respective fourth subpixel of the second color. In another example, the C1-C2-C3-C2’ format is a R-G-B-G format, in which the respective first subpixel is a red subpixel, the respective second subpixel is a green subpixel, the respective third subpixel is a blue subpixel, and the respective fourth subpixel is a green subpixel.

[0174] In some embodiments, a minimum repeating unit of the plurality of subpixels of the array substrate includes the respective first subpixel, the respective second subpixel, and the respective third subpixel. Optionally, each of the respective first subpixel, the respective second subpixel, and the respective third subpixel, includes the first transistor T1, the second transistor T2, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, the driving transistor Td, and the storage capacitor Cst.

[0175] In alternative embodiments, a minimum repeating unit of the plurality of subpixels of the array substrate includes a respective first subpixel, a respective second subpixel, a respective third subpixel, and a respective fourth subpixel. Optionally, each of the respective first subpixel, the respective second subpixel, the respective third subpixel, and the respective fourth subpixel, includes the first transistor T1, the second transistor T2, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, the driving transistor Td, and the storage capacitor Cst.

[0176] The present disclosure may be implemented in pixel driving circuit having transistors of various types, including a pixel driving circuit having p-type transistors, a pixel driving circuit having n-type transistors, and a pixel driving circuit having one or more p-type  transistors and one or more n-type transistors. Referring to FIG. 2A, the second transistor T2 is an n-type transistor such as a metal oxide transistor, and other transistors are p-type transistors such as polysilicon transistors. For a p-type transistor, an effective control signal (e.g., a turn-on control signal) is a low voltage signal, and an ineffective control signal (e.g., a turn-off control signal) is a high voltage signal. For an n-type transistor, an effective control signal (e.g., a turn-on control signal) is a high voltage signal, and an ineffective control signal (e.g., a turn-off control signal) is a low voltage signal.

[0177] FIG. 2B is a timing diagram illustrating the operation of a pixel driving circuit in some embodiments according to the present disclosure. Referring to FIG. 2A and FIG. 2B, during one frame of image, the operation of the pixel driving circuit includes a reset sub-phase t1, a data write sub-phase t2, and a light emitting sub-phase t3. In the initial sub-phase t0, a turning-off reset control signal is provided through the respective second reset control signal line rst2 to the gate electrode of the second reset transistor Tr2 to turn off the second reset transistor Tr2. A turning-off reset control signal is provided through the respective first reset control signal line rst1 to the gate electrode of the first reset transistor Tr1 and the gate electrode of the third reset transistor Tr3 to turn off the first reset transistor Tr1 and the third reset transistor Tr3. In the initial sub-phase t0, the respective first gate line GL1 is provided with a turning-off signal, thus the first transistor T1 is turned off.

[0178] In the reset sub-phase t1, a turning-on reset control signal is provided through the respective first reset control signal line rst1 to the gate electrode of the first reset transistor Tr1 to turn on the first reset transistor Tr1; allowing an initialization voltage signal from the respective first reset signal line Vint1 to pass from a first electrode of the first reset transistor Tr1 to a second electrode of the first reset transistor Tr1; and in turn to the node N4. The anode of the light emitting element LE is initialized. A turning-on reset control signal is provided through the respective first reset control signal line rst1 to the gate electrode of the third reset transistor Tr3 to turn on the third reset transistor Tr3; allowing an initialization voltage signal from the respective third reset signal line Vint3 to pass from a first electrode of the third reset transistor Tr3 to a second electrode of the third reset transistor Tr3; and in turn to the node N2. The node N2 is initialized. The second capacitor electrode Ce2 receives a high voltage signal from the respective power supply line Vdd. The first capacitor electrode Ce1 is charged in the reset sub-phase t1 due to an increasing voltage difference between the first capacitor electrode Ce1 and the second capacitor electrode Ce2. In the reset sub-phase t1, the respective first gate line GL1 is provided with a turning-off signal, thus the first transistor T1 is turned off. The respective light emitting control signal line em is provided with a high voltage signal to turn off the third transistor T3 and the fourth transistor T4.

[0179] In the data write sub-phase t2, a turning-on reset control signal is provided through the second reset control signal line rst2 to the gate electrode of the second reset transistor Tr2 to turn on the second reset transistor Tr2; allowing an initialization voltage signal from the respective second reset signal line Vint2 to pass from a first electrode of the second reset  transistor Tr2 to a second electrode of the second reset transistor Tr2, and in turn to the second electrode of the driving transistor Td. The second electrode of the driving transistor Td is initialized.

[0180] In the data write sub-phase t2, the turning-off reset control signal is again provided through the respective first reset control signal line rst1 to the gate electrode of the first reset transistor Tr1 and the gate electrode of the third reset transistor Tr3 to turn off the first reset transistor Tr1 and the third reset transistor Tr3. The respective first gate line GL1 and the respective second gate line GL2 are provided with a turning-on signal, thus the first transistor T1 and the second transistor T2 are turned on. A first electrode of the driving transistor Td is connected with the second electrode of the second transistor T2. A gate electrode of the driving transistor Td is electrically connected with the first electrode of the second transistor T2. Because the second transistor T2 is turned on in the data write sub-phase t2, the gate electrode and the second electrode of the driving transistor Td are connected and short circuited, and only the PN junction between the gate electrode and a first electrode of the driving transistor Td is effective, thus rendering the driving transistor Td in a diode connecting mode. The first transistor T1 is turned on in the data write sub-phase t2. The data voltage signal transmitted through the respective data line DL is received by a first electrode of the first transistor T1, and in turn transmitted to the first electrode of the driving transistor Td, which is connected to the second electrode of the first transistor T1. A node N2 connecting to the first electrode of the driving transistor Td has a voltage level of the data voltage signal. Because only the PN junction between the gate electrode and a first electrode of the driving transistor Td is effective, the voltage level at the node N1 in the data write sub-phase t2 increase gradually to (Vdata + Vth) , wherein the Vdata is the voltage level of the data voltage signal, and the Vth is the voltage level of the threshold voltage Th of the PN junction. The storage capacitor Cst is discharged because the voltage difference between the first capacitor electrode Ce1 and the second capacitor electrode Ce2 is reduced to a relatively small value. The respective light emitting control signal line em is provided with a high voltage signal to turn off the third transistor T3 and the fourth transistor T4.

[0181] In the light emitting sub-phase t3, a turning-off reset control signal is provided through the respective second reset control signal line rst2 to the gate electrode of the second reset transistor Tr2 to turn off the second reset transistor Tr2. A turning-off reset control signal is provided through the respective first reset control signal line rst1 to the gate electrode of the first reset transistor Tr1 and the gate electrode of the third reset transistor Tr3 to turn off the first reset transistor Tr1 and the third reset transistor Tr3. The respective first gate line GL1 and the respective second gate line GL2 are provided with a turning-off signal, the first transistor T1 and the second transistor T2 are turned off. The respective light emitting control signal line em is provided with a low voltage signal to turn on the third transistor T3 and the fourth transistor T4. The voltage level at the node N1 in the light emitting sub-phase t3 is maintained at (Vdata + Vth) , the driving transistor Td is turned on by the voltage level, and  working in the saturation area. A path is formed through the third transistor T3, the driving transistor Td, the fourth transistor T4, to the light emitting element LE. The driving transistor Td generates a driving current for driving the light emitting element LE to emit light. A voltage level at a node N3 connected to the second electrode of the driving transistor Td equals to a light emitting voltage of the light emitting element LE.

[0182] FIG. 3A is a diagram illustrating the structure of pixel driving circuits in an array substrate in some embodiments according to the present disclosure. FIG. 3B is a diagram illustrating the structure of a first semiconductor material layer, a first gate metal layer, a second gate metal layer, a second semiconductor material layer, a third gate metal layer, and a first signal line layer in the array substrate depicted in FIG. 3A. FIG. 3C is a schematic diagram illustrating an arrangement of pixel driving circuits in the array substrate depicted in FIG. 3A. FIG. 3A to FIG. 3C depict a portion of the array substrate having two adjacent pixel driving circuits, including PDC1 and PDC2.

[0183] FIG. 3D is a diagram illustrating the structure of a first semiconductor material layer in the array substrate depicted in FIG. 3A. FIG. 3E is a diagram illustrating the structure of a first gate metal layer in the array substrate depicted in FIG. 3A. FIG. 3F is a diagram illustrating the structure of a second gate metal layer in the array substrate depicted in FIG. 3A. FIG. 3G is a diagram illustrating the structure of a second semiconductor material layer in the array substrate depicted in FIG. 3A. FIG. 3H is a diagram illustrating the structure of a third gate metal layer in the array substrate depicted in FIG. 3A. FIG. 3I is a diagram illustrating the structure of a passivation layer in the array substrate depicted in FIG. 3A. FIG. 3J is a diagram illustrating the structure of a first signal line layer in the array substrate depicted in FIG. 3A. FIG. 3K is a diagram illustrating the structure of a first planarization layer in the array substrate depicted in FIG. 3A. FIG. 3L is a diagram illustrating the structure of a second signal line layer in the array substrate depicted in FIG. 3A. FIG. 3M is a diagram illustrating the structure of a second planarization layer in the array substrate depicted in FIG. 3A. FIG. 3N is a diagram illustrating the structure of a third signal line layer in the array substrate depicted in FIG. 3A. FIG. 3O is a diagram illustrating the structure of an anode layer in the array substrate depicted in FIG. 3A. FIG. 4A is a cross-sectional view along an A-A’ line in FIG. 3A. FIG. 4B is a cross-sectional view along a B-B’ line in FIG. 3A.

[0184] Referring to FIG. 3A to FIG. 3N, FIG. 4A, and FIG. 4B, the array substrate in some embodiments includes a base substrate BS, a buffer layer BUF on the base substrate BS, a first semiconductor material layer SML1 on a side of the buffer layer BUF away from the base substrate BS, a gate insulating layer GI on a side of the first semiconductor material layer SML1 away from the base substrate BS, a first gate metal layer Gate1 on a side of the gate insulating layer GI away from the first semiconductor material layer SML1, an insulating layer IN on a side of the first gate metal layer Gate1 away from the gate insulating layer GI, a second gate metal layer Gate2 on a side of the insulating layer IN away from the first gate metal layer Gate1, a first inter-layer dielectric layer ILD1 on a side of the second gate metal layer Gate2  away from the insulating layer IN, a second semiconductor material layer SML2 on a side of the first inter-layer dielectric layer ILD1 away from the second gate metal layer Gate2, a second inter-layer dielectric layer ILD2 on a side of the second semiconductor material layer SML2 away from the first inter-layer dielectric layer ILD1, a third gate metal layer Gate3 on a side of the second inter-layer dielectric layer ILD2 away from the second semiconductor material layer SML2, a passivation layer PVX on a side of the third gate metal layer Gate3 away from the second inter-layer dielectric layer ILD2, a first signal line layer SD1 on a side of the passivation layer PVX away from the third gate metal layer Gate3, a first planarization layer PLN1 on a side of the first signal line layer SD1 away from the passivation layer PVX, a second signal line layer SD2 on a side of the first planarization layer PLN1 away from the first signal line layer SD1, a second planarization layer PLN2 on a side of the second signal line layer SD2 away from the first planarization layer PLN1, a third signal line layer SD3 on a side of the second planarization layer PLN2 away from the second signal line layer SD2, a third planarization layer PLN3 on a side of the third signal line layer SD3 away from the second planarization layer PLN2, and an anode layer ADL on a side of the third planarization layer PLN3 away from the third signal line layer SD3.

[0185] Referring to FIG. 2A, FIG. 3A, FIG. 3D, FIG. 4A, and FIG. 4B, the first semiconductor material layer SML1 in some embodiments includes at least active layers of multiple transistors of the pixel driving circuit, including the first transistor T1, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, and the driving transistor Td. Optionally, the first semiconductor material layer SML1 further includes at least respective portions of first electrodes of multiple transistors of the pixel driving circuit, including the first transistor T1, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, and the driving transistor Td. Optionally, the first semiconductor material layer SML1 further includes at least respective portions of second electrodes of multiple transistors of the pixel driving circuit, including the first transistor T1, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, and the driving transistor Td. Optionally, the first semiconductor material layer SML1 includes active layers, first electrodes, and second electrodes of multiple transistors of the pixel driving circuit, including the first transistor T1, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, and the driving transistor Td. Various appropriate semiconductor materials may be used for making the first semiconductor material layer SML1. Examples of the semiconductor materials for making the first semiconductor material layer SML1 include silicon-based semiconductor materials such as polycrystalline silicon, single-crystal silicon, and amorphous silicon.

[0186] In FIG. 3D, a pixel driving circuit corresponding to PDC2 in FIG. 3C is annotated with labels indicating components of each of multiple transistors (T1, T3, T4, Tr1, Tr2, Tr3,  and Td) in the pixel driving circuit. For example, the first transistor T1 includes an active layer ACT1, a first electrode S1, and a second electrode D1. The third transistor T3 includes an active layer ACT3, a first electrode S3, and a second electrode D3. The fourth transistor T4 includes an active layer ACT4, a first electrode S4, and a second electrode D4. The first reset transistor Tr1 includes an active layer ACTr1, a first electrode Sr1, and a second electrode Dr1. The second reset transistor Tr2 includes an active layer ACTr2, a first electrode Sr2, and a second electrode Dr2. The third reset transistor Tr3 includes an active layer ACTr3, a first electrode Sr3, and a second electrode Dr3. The driving transistor Td includes an active layer ACTd, a first electrode Sd, and a second electrode Dd.

[0187] Optionally, the active layers (ACT1, ACT3, ACT4, ACTr1, ACTr2, ACTr3, and ACTd) , the first electrodes (S1, S3, S4, Sr1, Sr2, Sr3, and Sd) , and the second electrodes (D1, D3, D4, Dr1, Dr2, Dr3, and Dd) of the respective transistors (T1, T3, T4, Tr1, Tr2, Tr3, and Td) are in a same layer.

[0188] In some embodiments, the active layers (ACT1, ACT3, ACT4, ACTr1, ACTr3, and ACTd) , at least portions of the first electrodes (S1, S3, S4, Sr1, Sr3, and Sd) , and at least portions of the second electrodes (D1, D3, D4, Dr1, Dr3, and Dd) of multiple transistors (T1, T3, T4, Tr1, Tr3, and Td) in the pixel driving circuit are parts of a unitary structure. Optionally, a part of the second reset transistor Tr2 (ACTr2, Sr2, Dr2) in the first semiconductor material layer is spaced apart from the unitary structure (T1, T3, T4, Tr1, and Td) in a same pixel driving circuit. As shown in FIG. 3D, in some embodiments, the active layers (ACT1, ACT3, ACT4, ACTr1, ACTr3, and ACTd) , at least portions of the first electrodes (S1, S3, S4, Sr1, Sr3, and Sd) , and at least portions of the second electrodes (D1, D3, D4, Dr1, Dr3, and Dd) of multiple transistors (T1, T3, T4, Tr1, Tr3, and Td) in two adjacent pixel driving circuits are parts of a unitary structure.

[0189] Referring to FIG. 2A, FIG. 3A, FIG. 3E, FIG. 4A, and FIG. 4B, the first gate metal layer Gate1 in some embodiments includes a plurality of first gate lines (e.g., a respective first gate line GL1) , a plurality of first reset control signal lines (e.g., a respective first reset control signal line rst1) , a plurality of second reset control signal lines (e.g., a respective second reset control signal line rst2) , a first light emitting control electrode pad emP1, a second light emitting control electrode pad emP2, and a first capacitor electrode Ce1 of the storage capacitor Cst in the pixel driving circuit.

[0190] In some embodiments, the first light emitting control electrode pad emP1 includes a gate electrode G3 of the third transistor T3. Optionally, the first light emitting control electrode pad emP1 includes gate electrodes of third transistors of a first adjacent pixel driving circuit and a second adjacent pixel driving circuit in a same row. In some embodiments, the second light emitting control electrode pad emP2 includes a gate electrode G4 of the fourth transistor T4. Optionally, the second light emitting control electrode pad emP2 includes gate electrodes of fourth transistors of the first adjacent pixel driving circuit and a third adjacent  pixel driving circuit in a same row. The third adjacent pixel driving circuit, the first adjacent pixel driving circuit, and the second adjacent pixel driving circuit are arranged sequentially in the same row.

[0191] Various appropriate electrode materials and various appropriate fabricating methods may be used to make the first gate metal layer Gate1. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the first gate metal layer Gate1 include, but are not limited to, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like. Optionally, the plurality of first gate lines (e.g., the respective first gate line GL1) , the plurality of first reset control signal lines (e.g., the respective first reset control signal line rst1) , the plurality of second reset control signal lines (e.g., the respective second reset control signal line rst2) , the first light emitting control electrode pad emP1, the second light emitting control electrode pad emP2, and the first capacitor electrode Ce1 of the storage capacitor Cst in the pixel driving circuit are in a same layer.

[0192] As used herein, the term “same layer” refers to the relationship between the layers simultaneously formed in the same step. In one example, the plurality of first gate lines and the first capacitor electrode Ce1 are in a same layer when they are formed as a result of one or more steps of a same patterning process performed in a same layer of material. In another example, the plurality of first gate lines and the first capacitor electrode Ce1 can be formed in a same layer by simultaneously performing the step of forming the plurality of first gate lines, and the step of forming the first capacitor electrode Ce1. The term “same layer” does not always mean that the thickness of the layer or the height of the layer in a cross-sectional view is the same.

[0193] In some embodiments, referring to FIG. 3A, FIG. 3B, FIG. 3E, FIG. 3J, and FIG. 4A, the first light emitting control electrode pad emP1 and the second light emitting control electrode pad emP2 are connected to a respective light emitting control signal line em of a plurality of light emitting control signal lines. Optionally, the first light emitting control electrode pad emP1 and the second light emitting control electrode pad emP2 are in the first gate metal layer Gate1. Optionally, the respective light emitting control signal line em is in the first signal line layer SD1. In one example, the respective light emitting control signal line em is connected to the first light emitting control electrode pad emP1 through a via extending through the passivation layer PVX, the second inter-layer dielectric layer ILD2, the first inter-layer dielectric layer ILD1, and the insulating layer IN. In another example, the respective light emitting control signal line em is connected to the second light emitting control electrode pad emP2 through a via extending through the passivation layer PVX, the second inter-layer dielectric layer ILD2, the first inter-layer dielectric layer ILD1, and the insulating layer IN.

[0194] Referring to FIG. 2A, FIG. 3A, FIG. 3F, FIG. 4A, and FIG. 4B, the second gate metal layer Gate2 in some embodiments includes at least portions of a plurality of second gate lines (e.g., a respective second gate line first branch GL2-1) , a plurality of second reset signal lines (e.g., a respective second reset signal line Vint2) , and a second capacitor electrode Ce2 of the storage capacitor Cst in the pixel driving circuit. Various appropriate electrode materials and various appropriate fabricating methods may be used to make the second gate metal layer Gate2. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the second gate metal layer Gate2 include, but are not limited to, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like. Optionally, the at least portions of the plurality of second gate lines (e.g., a respective second gate line first branch GL2-1) , the plurality of second reset signal lines (e.g., the respective second reset signal line Vint2) , and the second capacitor electrode Ce2 of the storage capacitor Cst in the pixel driving circuit are in a same layer.

[0195] Referring to FIG. 2A, FIG. 3A, FIG. 3G, FIG. 4A, and FIG. 4B, the second semiconductor material layer SML2 in some embodiments includes at least an active layer ACT2 of the second transistor T2 in the pixel driving circuit. Optionally, the second semiconductor material layer SML2 further includes at least a portion of a first electrode S2 of the second transistor T2 in the pixel driving circuit. Optionally, the second semiconductor material layer SML2 further includes at least a portion of a second electrode D2 of the second transistor T2 in the pixel driving circuit. Optionally, the second semiconductor material layer SML2 includes the active layer ACT2, the first electrode S2, and the second electrode D2 of the second transistor T2. In the present array substrate, at least the active layer ACT2 of the second transistor T2 are in a layer different from at least the active layers of other transistors of the pixel driving circuit. Various appropriate semiconductor materials may be used for making the second semiconductor material layer SML2. Examples of the semiconductor materials for making the second semiconductor material layer SML2 include metal oxide-based semiconductor material such as indium gallium zinc oxide and metal oxynitride-based semiconductor materials such as zinc oxynitride.

[0196] In FIG. 3G, a pixel driving circuit corresponding to PDC1 in FIG. 3B is annotated with labels indicating components of the second transistor in the pixel driving circuit. For example, the second transistor T2 includes an active layer ACT2, a first electrode S2, and a second electrode D2. Optionally, the active layer ACT2, the first electrode S2, and the second electrode D2 of the second transistor T2 are in a same layer.

[0197] Referring to FIG. 2A, FIG. 3A, FIG. 3H, FIG. 4A, and FIG. 4B, the third gate metal layer Gate3 in some embodiments includes at least portions of a plurality of second gate lines (e.g., a respective second gate line second branch GL2-2) , a plurality of first reset signal lines  (e.g., a respective first reset signal line Vint1) , and a plurality of third reset signal lines (e.g., a respective third reset signal line Vint3) . Various appropriate electrode materials and various appropriate fabricating methods may be used to make the third gate metal layer Gate3. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the third gate metal layer Gate3 include, but are not limited to, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like.

[0198] FIG. 3I illustrates vias extending through the passivation layer in the array substrate depicted in FIG. 3A.

[0199] Referring to FIG. 2A, FIG. 3A, FIG. 3J, FIG. 4A, and FIG. 4B, the first signal line layer SD1 in some embodiments includes a plurality of light emitting control signal lines (e.g., a respective light emitting control signal line em) ; a first voltage connecting pad VCP1; a second voltage connecting pad VCP2; a first data connecting pad DCP1; a first node connecting line Cln1; a third node connecting line Cln3; a first relay electrode RE1; a first reset signal connecting line Cli1; a second reset signal connecting line Cli2; and a third reset signal connecting line Cli3.

[0200] Various appropriate conductive materials and various appropriate fabricating methods may be used to make the first signal line layer SD1. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the first signal line layer include, but are not limited to, titanium, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like. In some embodiments, the first signal line layer includes a plurality of sub-layers stacked together. In one example, the first signal line layer includes a stacked titanium / aluminum / titanium multi-layer structure. In another example, the first signal line layer includes a stacked molybdenum / aluminum / molybdenum multi-layer structure. Optionally, the plurality of light emitting control signal lines (e.g., the respective light emitting control signal line em) ; the first voltage connecting pad VCP1; the second voltage connecting pad VCP2; the first data connecting pad DCP1; the first node connecting line Cln1; the third node connecting line Cln3; the first relay electrode RE1; the first reset signal connecting line Cli1; the second reset signal connecting line Cli2; and the third reset signal connecting line Cli3 are in a same layer.

[0201] In some embodiments, the first node connecting line Cln1 connects multiple components of the pixel driving circuit to the node N1. Referring to FIG. 4A, the first node connecting line Cln1 is connected to the first capacitor electrode Ce1 through a first via v1, and  connected to the second transistor T2 (e.g., to the first electrode S2 of the second transistor T2) through a second via v2. Optionally, the first node connecting line Cln1 corresponds to the node N1 depicted in FIG. 2A.

[0202] In some embodiments, an orthographic projection of the second electrode Dr3 of the third reset transistor Tr3 on a base substrate BS at least partially overlaps with an orthographic projection of the first voltage connecting pad VCP1 on the base substrate BS. The inventors of the present disclosure discover that this structure is conducive in stabilizing the voltage level at the node N2 by having a constant voltage at the first voltage connecting pad VCP1.

[0203] Referring to FIG. 2A, FIG. 3A, FIG. 3E, FIG. 3F, FIG. 4A, and FIG. 4B, in some embodiments, in a hole region H, a portion of the second capacitor electrode Ce2 is absent. Optionally, an orthographic projection of the second capacitor electrode Ce2 on a base substrate BS substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 98%, at least 99%, or 100%) covers, with a margin, an orthographic projection of the first capacitor electrode Ce1 on the base substrate BS except for the hole region H in which a portion of the second capacitor electrode Ce2 is absent. Optionally, the first via v1 extends through the passivation layer PVX, the second inter-layer dielectric layer ILD2, the first inter-layer dielectric layer ILD1, the hole region H, and the insulating layer IN.

[0204] In some embodiments, the first node connecting line Cln1 crosses over a respective second gate line of the plurality of second gate lines. As shown in FIG. 3A, FIG. 3B, and FIG. 4A, the first node connecting line Cln1 crosses over the respective second gate line first branch GL2-1 in the second gate metal layer Gate2, and the respective second gate line second branch GL2-2 in the third gate metal layer Gate3.

[0205] In some embodiments, referring to FIG. 4B, the third node connecting line Cln3 is connected to a second electrode Dr2 of the second reset transistor Tr2 through a third via v3, connected to a second electrode D2 of the second transistor T2 through a fourth via v4, and connected to a second electrode Dd of the driving transistor Td and a first electrode S4 of the fourth transistor T4 through a fifth via v5. Optionally, the third node connecting line Cln3 corresponds to the node N3 depicted in FIG. 2A. Optionally, the third node connecting line Cln3 crosses over a respective second gate line of the plurality of second gate lines. As shown in FIG. 3A, FIG. 3B, and FIG. 4B, the third node connecting line Cln3 crosses over the respective second gate line first branch GL2-1 in the second gate metal layer Gate2, and the respective second gate line second branch GL2-2 in the third gate metal layer Gate3.

[0206] In some embodiments, an orthographic projection of the third node connecting line Cln3 on a base substrate BS at least partially (e.g., at least 50%, at least 55%, at least 60%, at least 65%, at least 70%, at least 75%, at least 80%, at least 85%, at least 90%, at least 95%, at least 98%, or at least 99%) overlaps with an orthographic projection of the active layer ACT2 of the second transistor T2 on the base substrate. Optionally, the third node connecting line Cln3 extends along a direction substantially parallel to a direction along which the active layer  ACT2 of the second transistor T2 extends. Optionally, the orthographic projection of the third node connecting line Cln3 on a base substrate BS at least partially overlaps with an orthographic projection of the first electrode S2 of the second transistor T2 on the base substrate. Optionally, the orthographic projection of the third node connecting line Cln3 on a base substrate BS at least partially overlaps with an orthographic projection of the second electrode D2 of the second transistor T2 on the base substrate. As used herein, the term “substantially parallel” means that an angle is in the range of 0 degree to approximately 45 degrees, e.g., 0 degree to approximately 5 degrees, 0 degree to approximately 10 degrees, 0 degree to approximately 15 degrees, 0 degree to approximately 20 degrees, 0 degree to approximately 25 degrees, 0 degree to approximately 30 degrees.

[0207] In the present array substrate, the second electrode D1 of the first transistor T1, the first electrode Sd of the driving transistor Td, the second electrode D3 of the third transistor T3, and the second electrode Dr3 of the third reset transistor Tr3 are in a same layer, e.g., in the first semiconductor material layer SML1. In some embodiments, the second electrode D1 of the first transistor T1, the first electrode Sd of the driving transistor Td, the second electrode D3 of the third transistor T3, and the second electrode Dr3 of the third reset transistor Tr3 are parts of a unitary structure. In some embodiments, the second electrode D1 of the first transistor T1, the first electrode Sd of the driving transistor Td, the second electrode D3 of the third transistor T3, and the second electrode Dr3 of the third reset transistor Tr3 are connected to each other in the first semiconductor material layer SML1. The second electrode D1 of the first transistor T1, the first electrode Sd of the driving transistor Td, the second electrode D3 of the third transistor T3, and the second electrode Dr3 of the third reset transistor Tr3 are connected to each other by one or more portions of the first semiconductor material layer SML1, e.g., without any connecting line in a layer different from the first semiconductor material layer SML1.

[0208] In some embodiments, a respective light emitting control signal line em of a plurality of light emitting control signal lines is connected to the first light emitting control electrode pad emP1 and the second light emitting control electrode pad emP2 in the first gate metal layer Gate1.

[0209] FIG. 3K illustrates vias extending through the first planarization layer in the array substrate depicted in FIG. 3A.

[0210] Referring to FIG. 2A, FIG. 3A, FIG. 3B, FIG. 3L, FIG. 4A, and FIG. 4B, the second signal line layer SD2 in some embodiments includes a plurality of second power supply lines (e.g., a respective second power supply line Vdd2) , a plurality of first voltage supply lines (e.g., a respective first voltage supply line Vss1) , a second relay electrode RE2, and a second data connecting pad DCP2. Various appropriate conductive materials and various appropriate fabricating methods may be used to make the second signal line layer SD2. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor  deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the second signal line layer SD2 include, but are not limited to, titanium, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like. In one example, the second signal line layer includes a stacked titanium / aluminum / titanium multi-layer structure. In another example, the second signal line layer includes a stacked molybdenum / aluminum / molybdenum multi-layer structure. Optionally, the plurality of second power supply lines (e.g., the respective second power supply line Vdd2) , the second relay electrode RE2, and the second data connecting pad DCP2 are in a same layer.

[0211] FIG. 3M illustrates vias extending through the second planarization layer in the array substrate depicted in FIG. 3A.

[0212] Referring to FIG. 2A, FIG. 3A, FIG. 3N, FIG. 4A, and FIG. 4B, the third signal line layer SD3 in some embodiments includes a plurality of third power supply lines (e.g., a respective third power supply line Vdd3) , an anode contact pad ACP, a plurality of data lines (e.g., a respective data line DL) , a plurality of fourth reset signal lines (e.g., a respective fourth reset signal line Vint4) , a plurality of fifth reset signal lines (e.g., a respective fifth reset signal line Vint5) , a plurality of sixth reset signal lines (e.g., a respective sixth reset signal line Vint6) , and a plurality of second voltage supply lines (e.g., a respective second voltage supply line Vss2) . In some embodiments, the respective second power supply line Vdd2 and the respective third power supply line Vdd3 are configured to provide a first reference voltage signal (e.g., a high reference voltage signal) . Optionally, the respective voltage supply line Vss is configured to provide a second reference voltage signal (e.g., a low reference voltage signal) . Optionally, the first reference voltage signal is a constant voltage signal, the second reference voltage signal is a constant voltage signal, the first reference voltage signal has a voltage level higher than a voltage level of the second reference voltage signal.

[0213] Various appropriate conductive materials and various appropriate fabricating methods may be used to make the third signal line layer SD3. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the third signal line layer SD3 include, but are not limited to, titanium, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like. In one example, the second signal line layer includes a stacked titanium / aluminum / titanium multi-layer structure. In another example, the second signal line layer includes a stacked molybdenum / aluminum / molybdenum multi-layer structure. Optionally, the plurality of third power supply lines (e.g., the respective third power supply line Vdd3) , the anode contact pad ACP, the plurality of data lines (e.g., the respective data line DL) , the plurality of fourth reset signal lines (e.g., the respective fourth reset signal  line Vint4) , the plurality of fifth reset signal lines (e.g., the respective fifth reset signal line Vint5) , the plurality of sixth reset signal lines (e.g., the respective sixth reset signal line Vint6) , and the plurality of voltage supply lines (e.g., the respective voltage supply line Vss) are in a same layer.

[0214] Referring to FIG. 2A, FIG. 3A, FIG. 3O, FIG. 4A, and FIG. 4B, the anode layer ADL in some embodiments includes a plurality of anodes AD.

[0215] Referring to FIG. 2A, FIG. 3A, FIG. 3B, FIG. 3J, FIG. 3L, FIG. 3N, FIG. 4A, and FIG. 4B, in some embodiments, the plurality of second power supply lines and the plurality of third power supply lines are interconnected to each other, forming a power supply network. A respective second power supply line Vdd2 of the plurality of second power supply lines is connected to the first voltage connecting pad VCP1, the first voltage connecting pad VCP1 is connected to the first electrode of the third transistor T3, thereby providing a power supply signal to the first electrode of the third transistor T3. A respective second power supply line Vdd2 of the plurality of second power supply lines is connected to the second voltage connecting pad VCP2, the second voltage connecting pad VCP2 is connected to the second capacitor electrode Ce2 of the storage capacitor Cst, thereby providing a power supply signal to the second capacitor electrode Ce2 of the storage capacitor Cst.

[0216] In some embodiments, the first reset signal connecting line Cli1 connects a respective first reset signal line Vint1 of a plurality of first reset signal lines to the first electrode Sr1 of the first reset transistor Tr1. The first reset signal connecting line Cli1 is configured to transmit a reset signal from the respective first reset signal line Vint1 to the first electrode Sr1 of the first reset transistor Tr1.

[0217] In some embodiments, the second reset signal connecting line Cli2 connects a respective second reset signal line Vint2 of a plurality of second reset signal lines to the first electrode Sr2 of the second reset transistor Tr2. The second reset signal connecting line Cli2 is configured to transmit a reset signal from the respective second reset signal line Vint2 to the first electrode Sr1 of the second reset transistor Tr2.

[0218] In some embodiments, the third reset signal connecting line Cli3 connects a respective third reset signal line Vint3 of a plurality of third reset signal lines to the first electrode Sr3 of the third reset transistor Tr3. The third reset signal connecting line Cli3 is configured to transmit a reset signal from the respective third reset signal line Vint3 to the first electrode Sr3 of the third reset transistor Tr3. In one example, the third reset signal connecting line Cli3 is connected to first electrodes of third reset transistors in two adjacent pixel driving circuits in a same row, and configured to transmit a reset signal from the respective third reset signal line Vint3 to the first electrodes of the third reset transistors in two adjacent pixel driving circuits in the same row.

[0219] In some embodiments, the first relay electrode RE1 is connected to the second electrode D4 of the fourth transistor T4 (and / or the second electrode Dr1 of the first reset transistor Tr1) , and is connected to the second relay electrode RE2. The second relay electrode is connected to the first relay electrode RE1, and is connected to the anode contact pad ACP. In one example, the anode contact pad ACP is in the third signal line layer SD3, the second relay electrode RE2 is in the second signal line layer SD2, and the first relay electrode RE1 is in the first signal line layer SD1. In another example, the anode contact pad ACP is connected to the second relay electrode RE2 through a via extending through the second planarization layer PLN2, the second relay electrode RE2 is connected to the first relay electrode RE1 through a via extending through the first planarization layer PLN1, and the first relay electrode RE1 is connected to the second electrode D4 of the fourth transistor T4 (and / or the second electrode Dr1 of the first reset transistor Tr1) through a via extending through the passivation layer PVX, the second inter-layer dielectric layer ILD2, the first inter-layer dielectric layer ILD1, the insulating layer IN, and the gate insulating layer GI.

[0220] In some embodiments, the first data connecting pad DCP1 is connected to the first electrode S1 of the first transistor T1, and is connected to the second data connecting pad DCP2. The second data connecting pad DCP2 is connected to the first data connecting pad DCP1, and is connected to a respective data line DL of the plurality of data lines. In one example, the first data connecting pad DCP1 is in the first signal line layer SD1, the second data connecting pad DCP2 is in the second signal line layer SD2, and the respective data line DL is in the third signal line layer SD3. In another example, the respective data line DL is connected to the second data connecting pad DCP2 through a via extending through the second planarization layer PLN2, the second data connecting pad DCP2 is connected to the first data connecting pad DCP1 through a via extending through the first planarization layer PLN1, and the first data connecting pad DCP1 is connected to the first electrode S1 of the first transistor T1 through a via extending through the passivation layer PVX, the second inter-layer dielectric layer ILD2, the first inter-layer dielectric layer ILD1, the insulating layer IN, and the gate insulating layer GI.

[0221] Referring to FIG. 3A, FIG. 3B, and FIG. 3D, the second electrode D1 of the first transistor T1, the first electrode Sd of the driving transistor Td, the second electrode D3 of the third transistor T3, and the second electrode Dr3 of the third reset transistor Tr3 are in a same layer, e.g., in the first semiconductor material layer SML1. In some embodiments, the second electrode D1 of the first transistor T1, the first electrode Sd of the driving transistor Td, the second electrode D3 of the third transistor T3, and the second electrode Dr3 of the third reset transistor Tr3 are parts of a unitary structure. In some embodiments, the second electrode D1 of the first transistor T1, the first electrode Sd of the driving transistor Td, the second electrode D3 of the third transistor T3, and the second electrode Dr3 of the third reset transistor Tr3 are connected to each other in the first semiconductor material layer SML1. The second electrode D1 of the first transistor T1, the first electrode Sd of the driving transistor Td, the second  electrode D3 of the third transistor T3, and the second electrode Dr3 of the third reset transistor Tr3 are connected to each other by one or more portions of the first semiconductor material layer SML1, e.g., without any connecting line in a layer different from the first semiconductor material layer SML1.

[0222] In some embodiments, referring to FIG. 3A to FIG. 3N, corresponding layers of a first pixel driving circuit (e.g., PDC1 in FIG. 3C) and corresponding layers of a second pixel driving circuit (e.g., PDC2 in FIG. 3C) directly adjacent to each other and in the present stage (e.g., in a same row) have a substantially (e.g., at least 80%symmetrical, at least 85%symmetrical, at least 90%symmetrical, at least 95%symmetrical, at least 98%symmetrical, at least 99%symmetrical, or completely symmetrical) mirror symmetry with respect to each other, e.g., about a plane perpendicular to a main surface of the array substrate and substantially parallel to the plurality of data lines.

[0223] As used herein, the term “corresponding layers of a first pixel driving circuit and corresponding layers of a second pixel driving circuit” is not intended to include layers that are not parts of the pixel driving circuits. For example, the “corresponding layers of a first pixel driving circuit and corresponding layers of a second pixel driving circuit” do not include an anode layer or a pixel definition layer. In some embodiments, the “corresponding layers of a first pixel driving circuit and corresponding layers of a second pixel driving circuit” do not include a third signal line layer. In some embodiments, the “corresponding layers of a first pixel driving circuit and corresponding layers of a second pixel driving circuit” do not include a second signal line layer. In some embodiments, the “corresponding layers of a first pixel driving circuit and corresponding layers of a second pixel driving circuit” do not include a first signal line layer. In some embodiments, the “corresponding layers of a first pixel driving circuit and corresponding layers of a second pixel driving circuit” do not include a third gate metal layer. In some embodiments, the “corresponding layers of a first pixel driving circuit and corresponding layers of a second pixel driving circuit” do not include a second gate metal layer.

[0224] In one example, the “corresponding layers of a first pixel driving circuit and corresponding layers of a second pixel driving circuit” refer to at least one conductive layer of the first pixel driving circuit and at least one conductive layer of a second pixel driving circuit. In one specific example, “corresponding layers” include at least one of a first semiconductor material layer, a first gate metal layer, a second gate metal layer, a second semiconductor material layer, a third gate metal layer, a first signal line layer, a second signal line layer, or a third signal line layer. In another specific example, “corresponding layers” further include at least one of a gate insulating layer, an insulating layer, a first inter-layer dielectric layer, a second inter-layer dielectric layer, a passivation layer, a first planarization layer, or a second planarization layer. In another specific example, the “corresponding layers of a first pixel driving circuit and corresponding layers of a second pixel driving circuit” include the first semiconductor material layer. In another specific example, the “corresponding layers of a first  pixel driving circuit and corresponding layers of a second pixel driving circuit” include the first gate metal layer. In another specific example, the “corresponding layers of a first pixel driving circuit and corresponding layers of a second pixel driving circuit” include the second semiconductor material layer.

[0225] Various alternative implementations may be practiced in the present disclosure. Particularly, the first signal line layer, the second signal line layer, and the third signal line layer may be implemented in various alternative manner, as depicted in the following embodiments.

[0226] FIG. 5A is a schematic diagram illustrating an arrangement of pixel driving circuits in an array substrate in some embodiments according to the present disclosure. FIG. 5B is a diagram illustrating the structure of a light shielding layer and a first semiconductor material layer in the array substrate depicted in FIG. 5A. FIG. 5C is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, and a first gate metal layer in the array substrate depicted in FIG. 5A. FIG. 5D is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, a first gate metal layer, and a second gate metal layer in the array substrate depicted in FIG. 5A. FIG. 5E is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, a first gate metal layer, a second gate metal layer, and a third gate metal layer in the array substrate depicted in FIG. 5A. FIG. 5F is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, a first gate metal layer, a second gate metal layer, a third gate metal layer, and a second semiconductor material layer in the array substrate depicted in FIG. 5A. FIG. 5G is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, a first gate metal layer, a second gate metal layer, a third gate metal layer, a second semiconductor material layer, a first signal line layer, a second signal line layer, and a third signal line layer in the array substrate depicted in FIG. 5A. FIG. 5H is a diagram illustrating the structure of a second gate metal layer, a third gate metal layer, and a first signal line layer in the array substrate depicted in FIG. 5A. FIG. 5I is a diagram illustrating the structure of a second gate metal layer, a third gate metal layer, a first signal line layer, and a second signal line layer in the array substrate depicted in FIG. 5A. FIG. 5J is a diagram illustrating the structure of a second gate metal layer, a third gate metal layer, a first signal line layer, a second signal line layer, and a third signal line layer in the array substrate depicted in FIG. 5A. FIG. 5K is a diagram illustrating the structure of a first signal line layer, a second signal line layer, and a third signal line layer in the array substrate depicted in FIG. 5A. FIG. 6A is a diagram illustrating the structure of a second gate metal layer in the array substrate depicted in FIG. 5A. FIG. 6B is a diagram illustrating the structure of a third gate metal layer in the array substrate depicted in FIG. 5A. FIG. 6C is a diagram illustrating the structure of a first signal line layer in the array substrate depicted in FIG. 5A. FIG. 6D is a diagram illustrating the structure of a second signal line layer in the array substrate depicted in FIG. 5A. FIG. 6E is a diagram illustrating the structure of a third signal line layer in the array substrate  depicted in FIG. 5A. FIG. 5A to FIG. 5K, FIG. 6A to FIG. 6E depict a portion of the array substrate having eight adjacent pixel driving circuits, including PDC1, PDC2, PDC3, PDC4, PDC5, PDC6, PDC7, and PDC8. The eight adjacent pixel driving circuits are arranged in four columns and two rows.

[0227] FIG. 7A is a diagram illustrating a power supply network in the array substrate depicted in FIG. 5A. Referring to FIG. 5A to FIG. 5K, FIG. 6A to FIG. 6E, and FIG. 7A, the array substrate in some embodiments includes a power supply network. In some embodiments, the power supply network includes a plurality of first power supply lines, a plurality of second power supply lines, and a plurality of third power supply lines interconnected together. Optionally, a respective first power supply line Vdd1 of the plurality of first power supply lines extends along a first direction DR1. Optionally, a respective second power supply line Vdd2 of the plurality of second power supply lines extends along the first direction DR1. Optionally, a respective third power supply line Vdd3 of the plurality of third power supply lines extends along a second direction DR2.

[0228] In some embodiments, the respective first power supply line Vdd1 includes second capacitor electrodes of storage capacitors in a row of pixel driving circuits. Optionally, the respective first power supply line Vdd1 is in the second gate metal layer.

[0229] In some embodiments, the plurality of second power supply lines and the plurality of third power supply lines are parts of a unitary structure. Optionally, the plurality of second power supply lines and the plurality of third power supply lines are in the second signal line layer. A respective second power supply line Vdd2 of the plurality of second power supply lines is connected to the plurality of third power supply lines, and a respective third power supply line Vdd3 of the plurality of third power supply lines is connected to the plurality of second power supply lines.

[0230] In some embodiments, the array substrate further includes a plurality of voltage connecting pads VCP. A respective second power supply line Vdd2 is connected to a respective voltage connecting pad of the plurality of voltage connecting pads VCP in a pixel driving circuit, and the respective voltage connecting pad in the pixel driving circuit is connected to a first power supply line of the plurality of first power supply lines. Optionally, the respective voltage connecting pad in the pixel driving circuit is connected to a second capacitor electrode in the pixel driving circuit. Optionally, the respective second power supply line Vdd2 is in the second signal line layer, the respective voltage connecting pad is in the first signal line layer, and the plurality of first power supply lines are in the second gate metal layer.

[0231] FIG. 7B is a diagram illustrating a first reset signal network in the array substrate depicted in FIG. 5A. Referring to FIG. 5A to FIG. 5K, FIG. 6A to FIG. 6E, and FIG. 7B, the array substrate in some embodiments includes a first reset signal network. In some embodiments, the first reset signal network includes a plurality of second reset signal lines and a plurality of fifth reset signal lines interconnected together. Optionally, a respective second  reset signal line Vint2 of the plurality of second reset signal lines extends along the first direction DR1. Optionally, a respective fifth reset signal line Vint5 of the plurality of fifth reset signal lines extends along the second direction DR2. Optionally, the respective second reset signal line Vint2 is in the second gate metal layer. Optionally, the respective fifth reset signal line Vint5 is in the first signal line layer.

[0232] In some embodiments, the respective second reset signal line Vint2 is connected to at least multiple fifth reset signal lines, and the respective fifth reset signal line Vint5 is connected to at least multiple second reset signal lines. Optionally, the respective fifth reset signal line Vint5 extends through a via extending through at least one of the passivation layer, the second inter-layer dielectric layer, or the first inter-layer dielectric layer, to connect to a second reset signal line.

[0233] In some embodiments, the array substrate includes a plurality of pixel driving circuits arranged in K number of columns, K being a positive integer; the K number of columns include a (4k-3) -th column of the K columns, a (4k-2) -th column of the K columns, a (4k-1) -th column of the K columns, and a 4k-th column of the K columns, k being a positive integer, 1 ≤k ≤ (K / 4) .

[0234] As used herein, the terms “ (4k-3) -th column” , “ (4k-2) -th column” , “ (4k-1) -th column” , and “ (4k) -th column” are used in the context of the K columns. The array substrate may or may not include additional column (s) before the first column of the K columns and / or additional columns after the last column of the K columns. In the context of the array substrate, the term “ (4k-3) -th column” or “ (4k-1) -th column” does not necessarily denote an odd-numbered column, and the term “ (4k-2) -th column” or “ (4k) -th column does not necessarily denote an even-numbered column. In one example, the (4k-3) -th column is an odd-numbered column in the context of the K columns, but may be an even-numbered column in the context of the array substrate. In another example, the (4k-3) -th column is an odd-numbered column in the context of the K columns, and also an odd-numbered column in the context of the array substrate. In one example, the (4k-2) -th column is an even-numbered column in the context of the K columns, but may be an odd-numbered column in the context of the array substrate. In another example, the (4k-2) -th column is an even-numbered column in the context of the K columns, and also an even-numbered column in the context of the array substrate. In one example, the (4k-1) -th column is an odd-numbered column in the context of the K columns, but may be an even-numbered column in the context of the array substrate. In another example, the (4k-1) -th column is an odd-numbered column in the context of the K columns, and also an odd-numbered column in the context of the array substrate. In one example, the (4k) -th column is an even-numbered column in the context of the K columns, but may be an odd-numbered column in the context of the array substrate. In another example, the (4k) -th column is an even-numbered column in the context of the K columns, and also an even-numbered column in the context of the array substrate.

[0235] In some embodiments, the plurality of fifth reset signal line are present between the (4k-2) -th column C (4k-2) and the (4k-3) -th column C (4k-3) . Optionally, the plurality of fifth reset signal line are absent between the (4k-2) -th column C (4k-2) and the (4k-1) -th column C (4k-1) . Optionally, the plurality of fifth reset signal line are absent between the (4k-1) -th column C (4k-1) and the (4k) -th column C (4k) .

[0236] In some embodiments, referring to FIG. 7A, the plurality of third power supply lines are present between the (4k-2) -th column C (4k-2) and the (4k-3) -th column C (4k-3) , between the (4k-2) -th column C (4k-2) and the (4k-1) -th column C (4k-1) , or between the (4k-1) -th column C (4k-1) and the (4k) -th column C (4k) .

[0237] FIG. 7C is a diagram illustrating a second reset signal network in the array substrate depicted in FIG. 5A. Referring to FIG. 5A to FIG. 5K, FIG. 6A to FIG. 6E, and FIG. 7C, the array substrate in some embodiments includes a second reset signal network. In some embodiments, the second reset signal network includes a plurality of first reset signal lines and a plurality of fourth reset signal lines interconnected together. Optionally, a respective first reset signal line Vint1 of the plurality of first reset signal lines extends along the first direction DR1. Optionally, a respective fourth reset signal line Vint4 of the plurality of fourth reset signal lines extends along the second direction DR2. Optionally, the respective first reset signal line Vint1 is in the third gate metal layer. Optionally, the respective fourth reset signal line Vint4 is in the first signal line layer.

[0238] In some embodiments, the respective first reset signal line Vint1 is connected to at least multiple fourth reset signal lines, and the respective fourth reset signal line Vint4 is connected to at least multiple first reset signal lines. Optionally, the respective fourth reset signal line Vint4 extends through a via extending through at least the passivation layer to connect to a first reset signal line.

[0239] In some embodiments, the plurality of fourth reset signal lines are present between the (4k-1) -th column C (4k-1) and the (4k) -th column C (4k) . Optionally, the plurality of fourth reset signal lines are absent between the (4k-2) -th column C (4k-2) and the (4k-1) -th column C (4k-1) . Optionally, the plurality of fourth reset signal lines are absent between the (4k-3) -th column C (4k-3) and the (4k-2) -th column C (4k-2) .

[0240] In some embodiments, referring to FIG. 7A, the plurality of third power supply lines are present between the (4k-2) -th column C (4k-2) and the (4k-3) -th column C (4k-3) , between the (4k-2) -th column C (4k-2) and the (4k-1) -th column C (4k-1) , or between the (4k-1) -th column C (4k-1) and the (4k) -th column C (4k) .

[0241] In some embodiments, referring to FIG. 6B, the array substrate further includes a plurality of third reset signal lines. A respective third reset signal line of the plurality of third reset signal lines extends along the first direction DR1.

[0242] In some embodiments, referring to FIG. 6E, the array substrate includes a plurality of data lines DL. In some embodiments, the array substrate includes two adjacent data lines between two adjacent columns of pixel driving circuits of the K columns.

[0243] In some embodiments, the array substrate includes a plurality of pixel driving circuits arranged in M rows, including a (2m-1) -th row R (2m-1) , and a (2m) -th row R (2m) of M rows, M and m being positive integers, 1 ≤ m ≤ (M / 2) . As used herein, the terms “ (2m-1) -th row” and “ (2m) -th row” are used in the context of the M rows. The array substrate may or may not include additional row (s) before the first row of the M rows and / or additional rows after the last row of the M rows. In the context of the array substrate, the term “ (2m-1) -th row” does not necessarily denote an odd-numbered row, and the term “ (2m) -th row” does not necessarily denote an even-numbered row. In one example, the (2m-1) -th row is an odd-numbered row in the context of the M rows, but may be an even-numbered row in the context of the array substrate. In another example, the (2m-1) -th row is an odd-numbered row in the context of the M rows, and also an odd-numbered row in the context of the array substrate. In one example, the (2m) -th row is an even-numbered row in the context of the M rows, but may be an odd-numbered row in the context of the array substrate. In another example, the (2m) -th row is an even-numbered row in the context of the M rows, and also an even-numbered row in the context of the array substrate.

[0244] In some embodiments, a first adjacent data line of the two adjacent data lines between the two adjacent columns of pixel driving circuits of the K columns is configured to provide data signals to the (2m-1) -th row R (2m-1) , and a second adjacent data line of the two adjacent data lines between the two adjacent columns of pixel driving circuits of the K columns is configured to provide data signals to the (2m) -th row R (2m) .

[0245] Referring to FIG. 6E, in some embodiments, a first data line and a second data line are configured to provide data signals to pixel driving circuits in a same column, and in the (2m-1) -th row R (2m-1) and the (2m) -th row R (2m) , respectively. The first data line includes a first protrusion PT1 for connecting to a first electrode of a first transistor in the (2m-1) -th row R (2m-1) and the same column. The second data line includes a second protrusion PT2 for connecting to a first electrode of a first transistor in the (2m) -th row R (2m) and the same column. In some embodiments, the first protrusion PT1 has a first length along the first direction DR1; the second protrusion PT2 has a second length along the first direction DR1, and the first length is different from the second length. In one example, the first length is greater than the second length. In an alternative example, the second length is greater than the first length.

[0246] In some embodiments, a ratio of a total number of data lines in the array substrate to a total number of the plurality of fifth reset signal lines is in a range of 7.5: 1 to 8: 5: 1, e.g., 7.5: 1 to 7.7: 1, 7.7: 1 to 7.9: 1, 7.9: 1 to 8.1: 1, 8.1: 1 to 8.3: 1, or 8.3: 1 to 8.5: 1.

[0247] In some embodiments, a ratio of a total number of data lines in the array substrate to a total number of the plurality of fourth reset signal lines is in a range of 7.5: 1 to 8: 5: 1, e.g., 7.5: 1 to 7.7: 1, 7.7: 1 to 7.9: 1, 7.9: 1 to 8.1: 1, 8.1: 1 to 8.3: 1, or 8.3: 1 to 8.5: 1.

[0248] In some embodiments, a ratio of a total number of data lines in the array substrate to a total number of the plurality of third power supply lines is in a range of 1.8: 1 to 2.2: 1, e.g., 1.8: 1 to 1.9: 1, 1.9: 1 to 2.0: 1, 2.0: 1 to 2.1: 1, or 2.1: 1 to 2.2: 1.

[0249] FIG. 8A is a schematic diagram illustrating an arrangement of pixel driving circuits in an array substrate in some embodiments according to the present disclosure. FIG. 8B is a diagram illustrating the structure of a light shielding layer and a first semiconductor material layer in the array substrate depicted in FIG. 8A. FIG. 8C is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, and a first gate metal layer in the array substrate depicted in FIG. 8A. FIG. 8D is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, a first gate metal layer, and a second gate metal layer in the array substrate depicted in FIG. 8A. FIG. 8E is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, a first gate metal layer, a second gate metal layer, and a third gate metal layer in the array substrate depicted in FIG. 8A. FIG. 8F is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, a first gate metal layer, a second gate metal layer, a third gate metal layer, and a second semiconductor material layer in the array substrate depicted in FIG. 8A. FIG. 8G is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, a first gate metal layer, a second gate metal layer, a third gate metal layer, a second semiconductor material layer, a first signal line layer, a second signal line layer, and a third signal line layer in the array substrate depicted in FIG. 8A. FIG. 8H is a diagram illustrating the structure of a second gate metal layer, a third gate metal layer, and a first signal line layer in the array substrate depicted in FIG. 8A. FIG. 8I is a diagram illustrating the structure of a second gate metal layer, a third gate metal layer, a first signal line layer, and a second signal line layer in the array substrate depicted in FIG. 8A. FIG. 8J is a diagram illustrating the structure of a second gate metal layer, a third gate metal layer, a first signal line layer, a second signal line layer, and a third signal line layer in the array substrate depicted in FIG. 8A. FIG. 8K is a diagram illustrating the structure of a first signal line layer, a second signal line layer, and a third signal line layer in the array substrate depicted in FIG. 8A. FIG. 9A is a diagram illustrating the structure of a second gate metal layer in the array substrate depicted in FIG. 8A. FIG. 9B is a diagram illustrating the structure of a third gate metal layer in the array substrate depicted in FIG. 8A. FIG. 9C is a diagram illustrating the structure of a first signal line layer in the array substrate depicted in FIG. 8A. FIG. 9D is a diagram illustrating the structure of a second signal line layer in the array substrate depicted in FIG. 8A. FIG. 9E is a diagram illustrating the structure of a third signal line layer in the array substrate depicted in FIG. 8A. FIG. 8A to FIG. 8K, FIG. 9A to FIG. 9E depict a portion of the array substrate having eight adjacent pixel driving circuits, including PDC1, PDC2, PDC3, PDC4,  PDC5, PDC6, PDC7, and PDC8. The eight adjacent pixel driving circuits are arranged in four columns and two rows.

[0250] FIG. 10A is a diagram illustrating a power supply network in the array substrate depicted in FIG. 8A. Referring to FIG. 8A to FIG. 8K, FIG. 9A to FIG. 9E, and FIG. 10A, the array substrate in some embodiments includes a power supply network. In some embodiments, the power supply network includes a plurality of first power supply lines and a plurality of third power supply lines interconnected together. Optionally, a respective first power supply line Vdd1 of the plurality of first power supply lines extends along a first direction DR1. Optionally, a respective third power supply line Vdd3 of the plurality of third power supply lines extends along a second direction DR2.

[0251] In some embodiments, the array substrate includes a plurality of pixel driving circuits arranged in K number of columns, K being a positive integer; the K number of columns include a (4k-3) -th column of the K columns, a (4k-2) -th column of the K columns, a (4k-1) -th column of the K columns, and a 4k-th column of the K columns, k being a positive integer, 1 ≤ k ≤ (K / 4) .

[0252] In some embodiments, the plurality of third power supply lines are present between the (4k-3) -th column C (4k-3) and the (4k-2) -th column C (4k-2) , or present between the (4k-1) -th column C (4k-1) and the (4k) -th column C (4k) . Optionally, the respective third power supply line Vdd3 is absent between the (4k-2) -th column C (4k-2) and the (4k-1) -th column C (4k-1) . Optionally, the plurality of third power supply lines are absent between the (4k+1) -th column and the (4k) -th column C (4k) . Optionally, the plurality of third power supply lines are absent between the (4k-4) -th column and the (4k-3) -th column C (4k-3) .

[0253] In some embodiments, the respective first power supply line Vdd1 includes second capacitor electrodes of storage capacitors in a row of pixel driving circuits. Optionally, the respective first power supply line Vdd1 is in the second gate metal layer.

[0254] In some embodiments, the plurality of third power supply lines are in the second signal line layer.

[0255] In some embodiments, the array substrate further includes a plurality of voltage connecting pads VCP. A respective third power supply line Vdd3 is connected to a respective voltage connecting pad of the plurality of voltage connecting pads VCP in a pixel driving circuit, and the respective voltage connecting pad in the pixel driving circuit is connected to a first power supply line of the plurality of first power supply lines. Optionally, the respective voltage connecting pad in the pixel driving circuit is connected to a second capacitor electrode in the pixel driving circuit. Optionally, the respective third power supply line Vdd3 is in the second signal line layer, the respective voltage connecting pad is in the first signal line layer, and the plurality of first power supply lines are in the second gate metal layer.

[0256] FIG. 10B is a diagram illustrating a first reset signal network in the array substrate depicted in FIG. 8A. Referring to FIG. 8A to FIG. 8K, FIG. 9A to FIG. 9E, and FIG. 10B, the array substrate in some embodiments includes a first reset signal network. In some embodiments, the first reset signal network includes a plurality of second reset signal lines and a plurality of fifth reset signal lines interconnected together. Optionally, a respective second reset signal line Vint2 of the plurality of second reset signal lines extends along the first direction DR1. Optionally, a respective fifth reset signal line Vint5 of the plurality of fifth reset signal lines extends along the second direction DR2. Optionally, the respective second reset signal line Vint2 is in the second gate metal layer. Optionally, the respective fifth reset signal line Vint5 is in the first signal line layer.

[0257] In some embodiments, the respective second reset signal line Vint2 is connected to at least multiple fifth reset signal lines, and the respective fifth reset signal line Vint5 is connected to at least multiple second reset signal lines. Optionally, the respective fifth reset signal line Vint5 extends through a via extending through at least one of the passivation layer, the second inter-layer dielectric layer, or the first inter-layer dielectric layer, to connect to a second reset signal line.

[0258] In some embodiments, the array substrate includes a plurality of pixel driving circuits arranged in K number of columns, K being a positive integer; the K number of columns include a (4k-3) -th column of the K columns, a (4k-2) -th column of the K columns, a (4k-1) -th column of the K columns, and a 4k-th column of the K columns, k being a positive integer, 1 ≤ k ≤ (K / 4) .

[0259] In some embodiments, the plurality of fifth reset signal lines are present between the (4k-2) -th column C (4k-2) and the (4k-3) -th column C (4k-3) . Optionally, the plurality of fifth reset signal lines are absent between the (4k-2) -th column C (4k-2) and the (4k-1) -th column C (4k-1) . Optionally, the plurality of fifth reset signal lines are absent between the (4k-1) -th column C (4k-1) and the (4k) -th column C (4k) .

[0260] In some embodiments, referring to FIG. 10A, the plurality of third power supply lines are present between the (4k-2) -th column C (4k-2) and the (4k-3) -th column C (4k-3) , or between the (4k-1) -th column C (4k-1) and the (4k) -th column C (4k) .

[0261] FIG. 10C is a diagram illustrating a second reset signal network in the array substrate depicted in FIG. 8A. Referring to FIG. 8A to FIG. 8K, FIG. 9A to FIG. 9E, and FIG. 10C, the array substrate in some embodiments includes a second reset signal network. In some embodiments, the second reset signal network includes a plurality of first reset signal lines and a plurality of fourth reset signal lines interconnected together. Optionally, a respective first reset signal line Vint1 of the plurality of first reset signal lines extends along the first direction DR1. Optionally, a respective fourth reset signal line Vint4 of the plurality of fourth reset signal lines extends along the second direction DR2. Optionally, the respective first reset  signal line Vint1 is in the third gate metal layer. Optionally, the respective fourth reset signal line Vint4 is in the first signal line layer.

[0262] In some embodiments, the respective first reset signal line Vint1 is connected to at least multiple fourth reset signal lines, and the respective fourth reset signal line Vint4 is connected to at least multiple first reset signal lines. Optionally, the respective fourth reset signal line Vint4 extends through a via extending through at least the passivation layer to connect to a first reset signal line.

[0263] In some embodiments, the plurality of fourth reset signal lines are present between the (4k-1) -th column C (4k-1) and the (4k) -th column C (4k) . Optionally, the plurality of fourth reset signal lines are absent between the (4k-2) -th column C (4k-2) and the (4k-1) -th column C (4k-1) . Optionally, the plurality of fourth reset signal lines are absent between the (4k-3) -th column C (4k-3) and the (4k-2) -th column C (4k-2) .

[0264] In some embodiments, referring to FIG. 9B, the array substrate further includes a plurality of third reset signal lines. A respective third reset signal line of the plurality of third reset signal lines extends along the first direction DR1.

[0265] In some embodiments, referring to FIG. 9D, the array substrate further includes a plurality of voltage supply lines. Optionally, a respective voltage supply line Vss of the plurality of voltage supply lines extends along a second direction DR2. Optionally, the plurality of voltage supply lines are in the second signal line layer.

[0266] In some embodiments, the array substrate includes a plurality of pixel driving circuits arranged in K number of columns, K being a positive integer; the K number of columns include a (4k-3) -th column of the K columns, a (4k-2) -th column of the K columns, a (4k-1) -th column of the K columns, and a 4k-th column of the K columns, k being a positive integer, 1 ≤k ≤ (K / 4) .

[0267] In some embodiments, the plurality of third power supply lines are present between the (4k-3) -th column C (4k-3) and the (4k-2) -th column C (4k-2) , or present between the (4k-1) -th column C (4k-1) and the (4k) -th column C (4k) . In some embodiments, the plurality of voltage supply lines are present between the (4k-2) -th column C (4k-2) and the (4k-1) -th column C (4k-1) . Optionally, the plurality of third power supply lines are absent between the (4k-2) -th column C (4k-2) and the (4k-1) -th column C (4k-1) . Optionally, the plurality of third power supply lines are absent between the (4k+1) -th column and the (4k) -th column C (4k) . Optionally, the plurality of third power supply lines are absent between the (4k-4) -th column and the (4k-3) -th column C (4k-3) . Optionally, the plurality of voltage supply lines are absent between the (4k-3) -th column C (4k-3) and the (4k-2) -th column C (4k-2) , and absent between the (4k-1) -th column C (4k-1) and the (4k) -th column C (4k) .

[0268] In some embodiments, referring to FIG. 9E, the array substrate includes a plurality of data lines DL. In some embodiments, the array substrate includes two adjacent data lines between two adjacent columns of pixel driving circuits of the K columns.

[0269] In some embodiments, the array substrate includes a plurality of pixel driving circuits arranged in M rows, including a (2m-1) -th row R (2m-1) , and a (2m) -th row R (2m) of M rows, M and m being positive integers, 1 ≤ m ≤ (M / 2) .

[0270] In some embodiments, a first adjacent data line of the two adjacent data lines between the two adjacent columns of pixel driving circuits of the K columns is configured to provide data signals to the (2m-1) -th row R (2m-1) , and a second adjacent data line of the two adjacent data lines between the two adjacent columns of pixel driving circuits of the K columns is configured to provide data signals to the (2m) -th row R (2m) .

[0271] In some embodiments, a ratio of a total number of data lines in the array substrate to a total number of the plurality of fifth reset signal lines is in a range of 7.5: 1 to 8: 5: 1, e.g., 7.5: 1 to 7.7: 1, 7.7: 1 to 7.9: 1, 7.9: 1 to 8.1: 1, 8.1: 1 to 8.3: 1, or 8.3: 1 to 8.5: 1.

[0272] In some embodiments, a ratio of a total number of data lines in the array substrate to a total number of the plurality of fourth reset signal lines is in a range of 7.5: 1 to 8: 5: 1, e.g., 7.5: 1 to 7.7: 1, 7.7: 1 to 7.9: 1, 7.9: 1 to 8.1: 1, 8.1: 1 to 8.3: 1, or 8.3: 1 to 8.5: 1.

[0273] In some embodiments, a ratio of a total number of data lines in the array substrate to a total number of the plurality of third power supply lines is in a range of 3.5: 1 to 4.5: 1, e.g., 3.5: 1 to 3.7: 1, 3.7: 1 to 3.9: 1, 3.9: 1 to 4.1: 1, 4.1: 1 to 4.3: 1, or 4.3: 1 to 4.5: 1.

[0274] In some embodiments, a ratio of a total number of data lines in the array substrate to a total number of the plurality of voltage supply lines is in a range of 3.5: 1 to 4.5: 1, e.g., 3.5: 1 to 3.7: 1, 3.7: 1 to 3.9: 1, 3.9: 1 to 4.1: 1, 4.1: 1 to 4.3: 1, or 4.3: 1 to 4.5: 1.

[0275] FIG. 11A is a schematic diagram illustrating an arrangement of pixel driving circuits in an array substrate in some embodiments according to the present disclosure. FIG. 11B is a diagram illustrating the structure of a light shielding layer and a first semiconductor material layer in the array substrate depicted in FIG. 11A. FIG. 11C is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, and a first gate metal layer in the array substrate depicted in FIG. 11A. FIG. 11D is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, a first gate metal layer, and a second gate metal layer in the array substrate depicted in FIG. 11A. FIG. 11E is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, a first gate metal layer, a second gate metal layer, and a third gate metal layer in the array substrate depicted in FIG. 11A. FIG. 11F is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, a first gate metal layer, a second gate metal layer, a third gate metal layer, and a second semiconductor material layer in the array substrate depicted in FIG. 11A. FIG. 11G is a diagram illustrating the structure of a light  shielding layer, a first semiconductor material layer, a first gate metal layer, a second gate metal layer, a third gate metal layer, a second semiconductor material layer, a first signal line layer, a second signal line layer, and a third signal line layer in the array substrate depicted in FIG. 11A. FIG. 11H is a diagram illustrating the structure of a second gate metal layer, a third gate metal layer, and a first signal line layer in the array substrate depicted in FIG. 11A. FIG. 11I is a diagram illustrating the structure of a second gate metal layer, a third gate metal layer, a first signal line layer, and a second signal line layer in the array substrate depicted in FIG. 11A. FIG. 11J is a diagram illustrating the structure of a second gate metal layer, a third gate metal layer, a first signal line layer, a second signal line layer, and a third signal line layer in the array substrate depicted in FIG. 11A. FIG. 11K is a diagram illustrating the structure of a first signal line layer, a second signal line layer, and a third signal line layer in the array substrate depicted in FIG. 11A. FIG. 12A is a diagram illustrating the structure of a second gate metal layer in the array substrate depicted in FIG. 11A. FIG. 12B is a diagram illustrating the structure of a third gate metal layer in the array substrate depicted in FIG. 11A. FIG. 12C is a diagram illustrating the structure of a first signal line layer in the array substrate depicted in FIG. 11A. FIG. 12D is a diagram illustrating the structure of a second signal line layer in the array substrate depicted in FIG. 11A. FIG. 12E is a diagram illustrating the structure of a third signal line layer in the array substrate depicted in FIG. 11A. FIG. 11A to FIG. 11K, FIG. 12A to FIG. 12E depict a portion of the array substrate having eight adjacent pixel driving circuits, including PDC1, PDC2, PDC3, PDC4, PDC5, PDC6, PDC7, and PDC8. The eight adjacent pixel driving circuits are arranged in four columns and two rows.

[0276] FIG. 13A is a diagram illustrating a power supply network in the array substrate depicted in FIG. 11A. Referring to FIG. 11A to FIG. 11K, FIG. 12A to FIG. 12E, and FIG. 13A, the array substrate in some embodiments includes a power supply network. In some embodiments, the power supply network includes a plurality of first power supply lines and a plurality of third power supply lines interconnected together. Optionally, a respective first power supply line Vdd1 of the plurality of first power supply lines extends along a first direction DR1. Optionally, a respective third power supply line Vdd3 of the plurality of third power supply lines extends along a second direction DR2.

[0277] In some embodiments, the array substrate includes a plurality of pixel driving circuits arranged in K number of columns, K being a positive integer; the K number of columns include a (4k-3) -th column of the K columns, a (4k-2) -th column of the K columns, a (4k-1) -th column of the K columns, and a 4k-th column of the K columns, k being a positive integer, 1 ≤k ≤ (K / 4) .

[0278] In some embodiments, the plurality of third power supply lines are present between the (4k-3) -th column C (4k-3) and the (4k-2) -th column C (4k-2) , or present between the (4k-1) -th column C (4k-1) and the (4k) -th column C (4k) . Optionally, the plurality of third power supply lines are absent between the (4k-2) -th column C (4k-2) and the (4k-1) -th column C (4k-1) . Optionally, the plurality of third power supply lines are absent between the (4k+1) -th  column and the (4k) -th column C (4k) . Optionally, the plurality of third power supply lines are absent between the (4k-4) -th column and the (4k-3) -th column C (4k-3) .

[0279] In some embodiments, the respective first power supply line Vdd1 includes second capacitor electrodes of storage capacitors in a row of pixel driving circuits. Optionally, the respective first power supply line Vdd1 is in the second gate metal layer.

[0280] In some embodiments, the plurality of third power supply lines are in the second signal line layer.

[0281] In some embodiments, the array substrate further includes a plurality of voltage connecting pads VCP. A respective third power supply line Vdd3 is connected to a respective voltage connecting pad of the plurality of voltage connecting pads VCP in a pixel driving circuit, and the respective voltage connecting pad in the pixel driving circuit is connected to a first power supply line of the plurality of first power supply lines. Optionally, the respective voltage connecting pad in the pixel driving circuit is connected to a second capacitor electrode in the pixel driving circuit. Optionally, the respective third power supply line Vdd3 is in the second signal line layer, the respective voltage connecting pad is in the first signal line layer, and the plurality of first power supply lines are in the second gate metal layer.

[0282] FIG. 13B is a diagram illustrating a first reset signal network in the array substrate depicted in FIG. 11A. Referring to FIG. 11A to FIG. 11K, FIG. 12A to FIG. 12E, and FIG. 13B, the array substrate in some embodiments includes a first reset signal network. In some embodiments, the first reset signal network includes a plurality of second reset signal lines and a plurality of fifth reset signal lines interconnected together. Optionally, a respective second reset signal line Vint2 of the plurality of second reset signal lines extends along the first direction DR1. Optionally, a respective fifth reset signal line Vint5 of the plurality of fifth reset signal lines extends along the second direction DR2. Optionally, the respective second reset signal line Vint2 is in the second gate metal layer. Optionally, the respective fifth reset signal line Vint5 is in the first signal line layer.

[0283] In some embodiments, the respective second reset signal line Vint2 is connected to at least multiple fifth reset signal lines, and the respective fifth reset signal line Vint5 is connected to at least multiple second reset signal lines. Optionally, the respective fifth reset signal line Vint5 extends through a via extending through at least one of the passivation layer, the second inter-layer dielectric layer, or the first inter-layer dielectric layer, to connect to a second reset signal line.

[0284] In some embodiments, the array substrate includes a plurality of pixel driving circuits arranged in K number of columns, K being a positive integer; the K number of columns include a (4k-3) -th column of the K columns, a (4k-2) -th column of the K columns, a (4k-1) -th column of the K columns, and a 4k-th column of the K columns, k being a positive integer, 1 ≤ k ≤ (K / 4) .

[0285] In some embodiments, the plurality of fifth reset signal lines are present between the (4k-2) -th column C (4k-2) and the (4k-3) -th column C (4k-3) . Optionally, the plurality of fifth reset signal lines are absent between the (4k-2) -th column C (4k-2) and the (4k-1) -th column C (4k-1) . Optionally, the plurality of fifth reset signal lines are absent between the (4k-1) -th column C (4k-1) and the (4k) -th column C (4k) .

[0286] FIG. 13C is a diagram illustrating a second reset signal network in the array substrate depicted in FIG. 11A. Referring to FIG. 11A to FIG. 11K, FIG. 12A to FIG. 12E, and FIG. 13C, the array substrate in some embodiments includes a second reset signal network. In some embodiments, the second reset signal network includes a plurality of first reset signal lines and a plurality of fourth reset signal lines interconnected together. Optionally, a respective first reset signal line Vint1 of the plurality of first reset signal lines extends along the first direction DR1. Optionally, a respective fourth reset signal line Vint4 of the plurality of fourth reset signal lines extends along the second direction DR2. Optionally, the respective first reset signal line Vint1 is in the third gate metal layer. Optionally, the respective fourth reset signal line Vint4 is in the first signal line layer.

[0287] In some embodiments, the respective first reset signal line Vint1 is connected to at least multiple fourth reset signal lines, and the respective fourth reset signal line Vint4 is connected to at least multiple first reset signal lines. Optionally, the respective fourth reset signal line Vint4 extends through a via extending through at least the passivation layer to connect to a first reset signal line.

[0288] In some embodiments, the plurality of fourth reset signal lines are present between the (4k-1) -th column C (4k-1) and the (4k) -th column C (4k) . Optionally, the plurality of fourth reset signal lines are absent between the (4k-2) -th column C (4k-2) and the (4k-1) -th column C (4k-1) . Optionally, the plurality of fourth reset signal lines are absent between the (4k-3) -th column C (4k-3) and the (4k-2) -th column C (4k-2) .

[0289] In some embodiments, referring to FIG. 13A, the plurality of third power supply lines are present between the (4k-2) -th column C (4k-2) and the (4k-3) -th column C (4k-3) , or between the (4k-1) -th column C (4k-1) and the (4k) -th column C (4k) .

[0290] In some embodiments, referring to FIG. 12B, the array substrate further includes a plurality of third reset signal lines. A respective third reset signal line of the plurality of third reset signal lines extends along the first direction DR1.

[0291] In some embodiments, referring to FIG. 12E, the array substrate further includes a plurality of voltage supply lines. Optionally, a respective voltage supply line Vss of the plurality of voltage supply lines extends along a second direction DR2. Optionally, the plurality of voltage supply lines are in the third signal line layer.

[0292] In some embodiments, the array substrate includes a plurality of pixel driving circuits arranged in K number of columns, K being a positive integer; the K number of columns  include a (4k-3) -th column of the K columns, a (4k-2) -th column of the K columns, a (4k-1) -th column of the K columns, and a 4k-th column of the K columns, k being a positive integer, 1 ≤k ≤ (K / 4) .

[0293] In some embodiments, the plurality of voltage supply lines are present between the (4k-2) -th column C (4k-2) and the (4k-1) -th column C (4k-1) . Optionally, the plurality of voltage supply lines are absent between the (4k-3) -th column C (4k-3) and the (4k-2) -th column C (4k-2) , and absent between the (4k-1) -th column C (4k-1) and the (4k) -th column C (4k) . Optionally, the plurality of voltage supply lines are present between the (4k-3) -th column C (4k-3) and a (4k-4) -th column. Optionally, the plurality of voltage supply lines are present between the (4k) -th column C (4k) and a (4k+1) -th column.

[0294] In some embodiments, referring to FIG. 12E, the array substrate includes a plurality of data lines DL. In some embodiments, the array substrate includes two adjacent data lines between two adjacent columns of pixel driving circuits of the K columns.

[0295] In some embodiments, the array substrate includes a plurality of pixel driving circuits arranged in M rows, including a (2m-1) -th row R (2m-1) , and a (2m) -th row R (2m) of M rows, M and m being positive integers, 1 ≤ m ≤ (M / 2) .

[0296] In some embodiments, a first adjacent data line of the two adjacent data lines between the two adjacent columns of pixel driving circuits of the K columns is configured to provide data signals to the (2m-1) -th row R (2m-1) , and a second adjacent data line of the two adjacent data lines between the two adjacent columns of pixel driving circuits of the K columns is configured to provide data signals to the (2m) -th row R (2m) .

[0297] In some embodiments, the respective voltage supply line Vss is between two adjacent data lines.

[0298] In some embodiments, a ratio of a total number of data lines in the array substrate to a total number of the plurality of fifth reset signal lines is in a range of 7.5: 1 to 8: 5: 1, e.g., 7.5: 1 to 7.7: 1, 7.7: 1 to 7.9: 1, 7.9: 1 to 8.1: 1, 8.1: 1 to 8.3: 1, or 8.3: 1 to 8.5: 1.

[0299] In some embodiments, a ratio of a total number of data lines in the array substrate to a total number of the plurality of fourth reset signal lines is in a range of 7.5: 1 to 8: 5: 1, e.g., 7.5: 1 to 7.7: 1, 7.7: 1 to 7.9: 1, 7.9: 1 to 8.1: 1, 8.1: 1 to 8.3: 1, or 8.3: 1 to 8.5: 1.

[0300] In some embodiments, a ratio of a total number of data lines in the array substrate to a total number of the plurality of third power supply lines is in a range of 3.5: 1 to 4.5: 1, e.g., 3.5: 1 to 3.7: 1, 3.7: 1 to 3.9: 1, 3.9: 1 to 4.1: 1, 4.1: 1 to 4.3: 1, or 4.3: 1 to 4.5: 1.

[0301] In some embodiments, a ratio of a total number of data lines in the array substrate to a total number of the plurality of voltage supply lines is in a range of 3.5: 1 to 4.5: 1, e.g., 3.5: 1 to 3.7: 1, 3.7: 1 to 3.9: 1, 3.9: 1 to 4.1: 1, 4.1: 1 to 4.3: 1, or 4.3: 1 to 4.5: 1.

[0302] FIG. 14A is a schematic diagram illustrating an arrangement of pixel driving circuits in an array substrate in some embodiments according to the present disclosure. FIG. 14B is a diagram illustrating the structure of a light shielding layer and a first semiconductor material layer in the array substrate depicted in FIG. 14A. FIG. 14C is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, and a first gate metal layer in the array substrate depicted in FIG. 14A. FIG. 14D is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, a first gate metal layer, and a second gate metal layer in the array substrate depicted in FIG. 14A. FIG. 14E is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, a first gate metal layer, a second gate metal layer, and a third gate metal layer in the array substrate depicted in FIG. 14A. FIG. 14F is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, a first gate metal layer, a second gate metal layer, a third gate metal layer, and a second semiconductor material layer in the array substrate depicted in FIG. 14A. FIG. 14G is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, a first gate metal layer, a second gate metal layer, a third gate metal layer, a second semiconductor material layer, a first signal line layer, a second signal line layer, and a third signal line layer in the array substrate depicted in FIG. 14A. FIG. 14H is a diagram illustrating the structure of a second gate metal layer, a third gate metal layer, and a first signal line layer in the array substrate depicted in FIG. 14A. FIG. 14I is a diagram illustrating the structure of a second gate metal layer, a third gate metal layer, a first signal line layer, and a second signal line layer in the array substrate depicted in FIG. 14A. FIG. 14J is a diagram illustrating the structure of a second gate metal layer, a third gate metal layer, a first signal line layer, a second signal line layer, and a third signal line layer in the array substrate depicted in FIG. 14A. FIG. 14K is a diagram illustrating the structure of a first signal line layer, a second signal line layer, and a third signal line layer in the array substrate depicted in FIG. 14A. FIG. 15A is a diagram illustrating the structure of a second gate metal layer in the array substrate depicted in FIG. 14A. FIG. 15B is a diagram illustrating the structure of a third gate metal layer in the array substrate depicted in FIG. 14A. FIG. 15C is a diagram illustrating the structure of a first signal line layer in the array substrate depicted in FIG. 14A. FIG. 15D is a diagram illustrating the structure of a second signal line layer in the array substrate depicted in FIG. 14A. FIG. 15E is a diagram illustrating the structure of a third signal line layer in the array substrate depicted in FIG. 14A. FIG. 14A to FIG. 14K, FIG. 15A to FIG. 15E depict a portion of the array substrate having eight adjacent pixel driving circuits, including PDC1, PDC2, PDC3, PDC4, PDC5, PDC6, PDC7, and PDC8. The eight adjacent pixel driving circuits are arranged in four columns and two rows.

[0303] FIG. 16A is a diagram illustrating a power supply network in the array substrate depicted in FIG. 14A. Referring to FIG. 14A to FIG. 14K, FIG. 15A to FIG. 15E, and FIG. 16A, the array substrate in some embodiments includes a power supply network. In some embodiments, the power supply network includes a plurality of first power supply lines, a  plurality of second power supply lines, and a plurality of third power supply lines interconnected together. Optionally, a respective first power supply line Vdd1 of the plurality of first power supply lines extends along a first direction DR1. Optionally, a respective second power supply line Vdd2 of the plurality of second power supply lines extends along the first direction DR1. Optionally, a respective third power supply line Vdd3 of the plurality of third power supply lines extends along a second direction DR2.

[0304] In some embodiments, the respective first power supply line Vdd1 includes second capacitor electrodes of storage capacitors in a row of pixel driving circuits. Optionally, the respective first power supply line Vdd1 is in the second gate metal layer.

[0305] In some embodiments, the plurality of second power supply lines and the plurality of third power supply lines are parts of a unitary structure. Optionally, the plurality of second power supply lines and the plurality of third power supply lines are in the second signal line layer. A respective second power supply line Vdd2 of the plurality of second power supply lines is connected to the plurality of third power supply lines, and a respective third power supply line Vdd3 of the plurality of third power supply lines is connected to the plurality of second power supply lines.

[0306] In some embodiments, the array substrate further includes a plurality of voltage connecting pads VCP. A respective second power supply line Vdd2 is connected to a respective voltage connecting pad of the plurality of voltage connecting pads VCP in a pixel driving circuit, and the respective voltage connecting pad in the pixel driving circuit is connected to a first power supply line of the plurality of first power supply lines. Optionally, the respective voltage connecting pad in the pixel driving circuit is connected to a second capacitor electrode in the pixel driving circuit. Optionally, the respective second power supply line Vdd2 is in the second signal line layer, the respective voltage connecting pad is in the first signal line layer, and the plurality of first power supply lines are in the second gate metal layer.

[0307] In some embodiments, referring to FIG. 16A, the plurality of third power supply lines are present between the (4k-2) -th column C (4k-2) and the (4k-3) -th column C (4k-3) , between the (4k-2) -th column C (4k-2) and the (4k-1) -th column C (4k-1) , or between the (4k-1) -th column C (4k-1) and the (4k) -th column C (4k) .

[0308] FIG. 16B is a diagram illustrating a first reset signal network in the array substrate depicted in FIG. 14A. Referring to FIG. 14A to FIG. 14K, FIG. 15A to FIG. 15E, and FIG. 16B, the array substrate in some embodiments includes a first reset signal network. In some embodiments, the first reset signal network includes a plurality of second reset signal lines and a plurality of fifth reset signal lines interconnected together. Optionally, a respective second reset signal line Vint2 of the plurality of second reset signal lines extends along the first direction DR1. Optionally, a respective fifth reset signal line Vint5 of the plurality of fifth reset signal lines extends along the second direction DR2. Optionally, the respective second  reset signal line Vint2 is in the second gate metal layer. Optionally, the respective fifth reset signal line Vint5 is in the first signal line layer.

[0309] In some embodiments, the respective second reset signal line Vint2 is connected to at least multiple fifth reset signal lines, and the respective fifth reset signal line Vint5 is connected to at least multiple second reset signal lines. Optionally, the respective fifth reset signal line Vint5 extends through a via extending through at least one of the passivation layer, the second inter-layer dielectric layer, or the first inter-layer dielectric layer, to connect to a second reset signal line.

[0310] In some embodiments, the array substrate includes a plurality of pixel driving circuits arranged in K number of columns, K being a positive integer; the K number of columns include a (4k-3) -th column of the K columns, a (4k-2) -th column of the K columns, a (4k-1) -th column of the K columns, and a 4k-th column of the K columns, k being a positive integer, 1 ≤k ≤ (K / 4) .

[0311] In some embodiments, the plurality of fifth reset signal lines are present between the (4k-2) -th column C (4k-2) and the (4k-3) -th column C (4k-3) . Optionally, the plurality of fifth reset signal lines are absent between the (4k-2) -th column C (4k-2) and the (4k-1) -th column C (4k-1) . Optionally, the plurality of fifth reset signal lines are absent between the (4k-1) -th column C (4k-1) and the (4k) -th column C (4k) .

[0312] FIG. 16C is a diagram illustrating a second reset signal network in the array substrate depicted in FIG. 14A. Referring to FIG. 14A to FIG. 14K, FIG. 15A to FIG. 15E, and FIG. 16C, the array substrate in some embodiments includes a second reset signal network. In some embodiments, the second reset signal network includes a plurality of first reset signal lines and a plurality of fourth reset signal lines interconnected together. Optionally, a respective first reset signal line Vint1 of the plurality of first reset signal lines extends along the first direction DR1. Optionally, a respective fourth reset signal line Vint4 of the plurality of fourth reset signal lines extends along the second direction DR2. Optionally, the respective first reset signal line Vint1 is in the third gate metal layer. Optionally, the respective fourth reset signal line Vint4 is in the first signal line layer.

[0313] In some embodiments, the respective first reset signal line Vint1 is connected to at least multiple fourth reset signal lines, and the respective fourth reset signal line Vint4 is connected to at least multiple first reset signal lines. Optionally, the respective fourth reset signal line Vint4 extends through a via extending through at least the passivation layer to connect to a first reset signal line.

[0314] In some embodiments, the plurality of fourth reset signal lines are present between the (4k-1) -th column C (4k-1) and the (4k) -th column C (4k) . Optionally, the plurality of fourth reset signal lines are absent between the (4k-2) -th column C (4k-2) and the (4k-1) -th column  C (4k-1) . Optionally, the plurality of fourth reset signal lines are absent between the (4k-3) -th column C (4k-3) and the (4k-2) -th column C (4k-2) .

[0315] In some embodiments, referring to FIG. 16A, the plurality of third power supply lines are present between the (4k-2) -th column C (4k-2) and the (4k-3) -th column C (4k-3) , between the (4k-2) -th column C (4k-2) and the (4k-1) -th column C (4k-1) , or between the (4k-1) -th column C (4k-1) and the (4k) -th column C (4k) .

[0316] In some embodiments, referring to FIG. 15B, the array substrate further includes a plurality of third reset signal lines. A respective third reset signal line of the plurality of third reset signal lines extends along the first direction DR1.

[0317] In some embodiments, referring to FIG. 15E, the array substrate further includes a plurality of voltage supply lines. Optionally, a respective voltage supply line Vss of the plurality of voltage supply lines extends along a second direction DR2. Optionally, the plurality of voltage supply lines are in the third signal line layer.

[0318] In some embodiments, the array substrate includes a plurality of pixel driving circuits arranged in K number of columns, K being a positive integer; the K number of columns include a (4k-3) -th column of the K columns, a (4k-2) -th column of the K columns, a (4k-1) -th column of the K columns, and a 4k-th column of the K columns, k being a positive integer, 1 ≤k ≤ (K / 4) .

[0319] In some embodiments, the plurality of voltage supply lines are present between the (4k-2) -th column C (4k-2) and the (4k-1) -th column C (4k-1) . Optionally, the plurality of voltage supply lines are absent between the (4k-3) -th column C (4k-3) and the (4k-2) -th column C (4k-2) , and absent between the (4k-1) -th column C (4k-1) and the (4k) -th column C (4k) . Optionally, the plurality of voltage supply lines are present between the (4k-3) -th column C (4k-3) and a (4k-4) -th column. Optionally, the plurality of voltage supply lines are present between the (4k) -th column C (4k) and a (4k+1) -th column.

[0320] In some embodiments, referring to FIG. 15E, the array substrate includes a plurality of data lines DL. In some embodiments, the array substrate includes two adjacent data lines between two adjacent columns of pixel driving circuits of the K columns.

[0321] In some embodiments, the array substrate includes a plurality of pixel driving circuits arranged in M rows, including a (2m-1) -th row R (2m-1) , and a (2m) -th row R (2m) of M rows, M and m being positive integers, 1 ≤ m ≤ (M / 2) .

[0322] In some embodiments, a first adjacent data line of the two adjacent data lines between the two adjacent columns of pixel driving circuits of the K columns is configured to provide data signals to the (2m-1) -th row R (2m-1) , and a second adjacent data line of the two adjacent data lines between the two adjacent columns of pixel driving circuits of the K columns is configured to provide data signals to the (2m) -th row R (2m) .

[0323] In some embodiments, the respective voltage supply line Vss is between two adjacent data lines.

[0324] In some embodiments, a ratio of a total number of data lines in the array substrate to a total number of the plurality of fifth reset signal lines is in a range of 7.5: 1 to 8: 5: 1, e.g., 7.5: 1 to 7.7: 1, 7.7: 1 to 7.9: 1, 7.9: 1 to 8.1: 1, 8.1: 1 to 8.3: 1, or 8.3: 1 to 8.5: 1.

[0325] In some embodiments, a ratio of a total number of data lines in the array substrate to a total number of the plurality of fourth reset signal lines is in a range of 7.5: 1 to 8: 5: 1, e.g., 7.5: 1 to 7.7: 1, 7.7: 1 to 7.9: 1, 7.9: 1 to 8.1: 1, 8.1: 1 to 8.3: 1, or 8.3: 1 to 8.5: 1.

[0326] In some embodiments, a ratio of a total number of data lines in the array substrate to a total number of the plurality of third power supply lines is in a range of 1.8: 1 to 2.2: 1, e.g., 1.8: 1 to 1.9: 1, 1.9: 1 to 2.0: 1, 2.0: 1 to 2.1: 1, or 2.1: 1 to 2.2: 1.

[0327] In some embodiments, a ratio of a total number of data lines in the array substrate to a total number of the plurality of voltage supply lines is in a range of 3.5: 1 to 4.5: 1, e.g., 3.5: 1 to 3.7: 1, 3.7: 1 to 3.9: 1, 3.9: 1 to 4.1: 1, 4.1: 1 to 4.3: 1, or 4.3: 1 to 4.5: 1.

[0328] FIG. 17A is a schematic diagram illustrating an arrangement of pixel driving circuits in an array substrate in some embodiments according to the present disclosure. FIG. 17B is a diagram illustrating the structure of a light shielding layer and a first semiconductor material layer in the array substrate depicted in FIG. 17A. FIG. 17C is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, and a first gate metal layer in the array substrate depicted in FIG. 17A. FIG. 17D is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, a first gate metal layer, and a second gate metal layer in the array substrate depicted in FIG. 17A. FIG. 17E is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, a first gate metal layer, a second gate metal layer, and a third gate metal layer in the array substrate depicted in FIG. 17A. FIG. 17F is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, a first gate metal layer, a second gate metal layer, a third gate metal layer, and a second semiconductor material layer in the array substrate depicted in FIG. 17A. FIG. 17G is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, a first gate metal layer, a second gate metal layer, a third gate metal layer, a second semiconductor material layer, a first signal line layer, a second signal line layer, and a third signal line layer in the array substrate depicted in FIG. 17A. FIG. 17H is a diagram illustrating the structure of a second gate metal layer, a third gate metal layer, and a first signal line layer in the array substrate depicted in FIG. 17A. FIG. 17I is a diagram illustrating the structure of a second gate metal layer, a third gate metal layer, a first signal line layer, and a second signal line layer in the array substrate depicted in FIG. 17A. FIG. 17J is a diagram illustrating the structure of a second gate metal layer, a third gate metal layer, a first signal line layer, a second signal line layer, and a third signal line layer in the array substrate depicted in FIG. 17A. FIG. 17K is a diagram illustrating the structure of a  first signal line layer, a second signal line layer, and a third signal line layer in the array substrate depicted in FIG. 17A. FIG. 18A is a diagram illustrating the structure of a second gate metal layer in the array substrate depicted in FIG. 17A. FIG. 18B is a diagram illustrating the structure of a third gate metal layer in the array substrate depicted in FIG. 17A. FIG. 18C is a diagram illustrating the structure of a first signal line layer in the array substrate depicted in FIG. 17A. FIG. 18D is a diagram illustrating the structure of a second signal line layer in the array substrate depicted in FIG. 17A. FIG. 18E is a diagram illustrating the structure of a third signal line layer in the array substrate depicted in FIG. 17A. FIG. 17A to FIG. 17K, FIG. 18A to FIG. 18E depict a portion of the array substrate having eight adjacent pixel driving circuits, including PDC1, PDC2, PDC3, PDC4, PDC5, PDC6, PDC7, PDC8, PDC9, PDC10, PDC11, PDC12, PDC13, PDC14, PDC15, AND PDC16. The eight adjacent pixel driving circuits are arranged in eight columns and two rows.

[0329] FIG. 19A is a diagram illustrating a power supply network in the array substrate depicted in FIG. 17A. Referring to FIG. 17A to FIG. 17K, FIG. 18A to FIG. 18E, and FIG. 19A, the array substrate in some embodiments includes a power supply network. In some embodiments, the power supply network includes a plurality of first power supply lines, a plurality of second power supply lines, and a plurality of third power supply lines interconnected together. Optionally, a respective first power supply line Vdd1 of the plurality of first power supply lines extends along a first direction DR1. Optionally, a respective second power supply line Vdd2 of the plurality of second power supply lines extends along the first direction DR1. Optionally, a respective third power supply line Vdd3 of the plurality of third power supply lines extends along a second direction DR2.

[0330] In some embodiments, the respective first power supply line Vdd1 includes second capacitor electrodes of storage capacitors in a row of pixel driving circuits. Optionally, the respective first power supply line Vdd1 is in the second gate metal layer.

[0331] In some embodiments, the plurality of second power supply lines and the plurality of third power supply lines are parts of a unitary structure. Optionally, the plurality of second power supply lines and the plurality of third power supply lines are in the second signal line layer. A respective second power supply line Vdd2 of the plurality of second power supply lines is connected to the plurality of third power supply lines, and a respective third power supply line Vdd3 of the plurality of third power supply lines is connected to the plurality of second power supply lines.

[0332] In some embodiments, the array substrate further includes a plurality of voltage connecting pads VCP. A respective second power supply line Vdd2 is connected to a respective voltage connecting pad of the plurality of voltage connecting pads VCP in a pixel driving circuit, and the respective voltage connecting pad in the pixel driving circuit is connected to a first power supply line of the plurality of first power supply lines. Optionally, the respective voltage connecting pad in the pixel driving circuit is connected to a second  capacitor electrode in the pixel driving circuit. Optionally, the respective second power supply line Vdd2 is in the second signal line layer, the respective voltage connecting pad is in the first signal line layer, and the plurality of first power supply lines are in the second gate metal layer.

[0333] In some embodiments, referring to FIG. 19A, the array substrate includes a plurality of pixel driving circuits arranged in J number of columns, J being a positive integer; the J number of columns include a (8j-7) -th column C (8j-7) of the J columns, a (8j-6) -th column C (8j-6) of the J columns, a (8j-5) -th column C (8j-5) of the J columns, a (8j-4) -th column C (8j-4) of the J columns, a (8j-3) -th column C (8j-3) of the J columns, a (8j-2) -th column C (8j-2) of the J columns, a (8j-1) -th column C (8j-1) of the J columns, and a (8j) -th column C (8j) of J columns, J and j being positive integers, 1 ≤ j ≤ (J / 8) .

[0334] As used herein, the terms “ (8j-7) -th column” , “ (8j-6) -th column” , “ (8j-5) -th column” , “ (8j-4) -th column” , “ (8j-3) -th column” , “ (8j-2) -th column” , “ (8j-1) -th column” , and “ (8j) -th column” are used in the context of the J columns. The array substrate may or may not include additional column (s) before the first column of the J columns and / or additional columns after the last column of the J columns. In the context of the array substrate, the terms “ (8j-7) -th column” , “ (8j-5) -th column” , “ (8j-3) -th column” , and “ (8j-1) -th column” does not necessarily denote an odd-numbered column, and the term “ (8j-6) -th column” , “ (8j-4) -th column” , “ (8j-2) -th column” and “ (8j) -th column does not necessarily denote an even-numbered column. In one example, the (8j-7) -th column is an odd-numbered column in the context of the J columns, but may be an even-numbered column in the context of the array substrate. In another example, the (8j-7) -th column is an odd-numbered column in the context of the J columns, and also an odd-numbered column in the context of the array substrate. In one example, the (8j-6) -th column is an even-numbered column in the context of the J columns, but may be an odd-numbered column in the context of the array substrate. In another example, the (8j-6) -th column is an even-numbered column in the context of the J columns, and also an even-numbered column in the context of the array substrate. In one example, the (8j-5) -th column is an odd-numbered column in the context of the J columns, but may be an even-numbered column in the context of the array substrate. In another example, the (8j-5) -th column is an odd-numbered column in the context of the J columns, and also an odd-numbered column in the context of the array substrate. In one example, the (8j-4) -th column is an even-numbered column in the context of the J columns, but may be an odd-numbered column in the context of the array substrate. In another example, the (8j-4) -th column is an even-numbered column in the context of the J columns, and also an even-numbered column in the context of the array substrate. In one example, the (8j-3) -th column is an odd-numbered column in the context of the J columns, but may be an even-numbered column in the context of the array substrate. In another example, the (8j-3) -th column is an odd-numbered column in the context of the J columns, and also an odd-numbered column in the context of the array substrate. In one example, the (8j-2) -th column is an even-numbered column in the context of the J columns, but may be an odd-numbered column in the context of the array substrate. In another example, the  (8j-2) -th column is an even-numbered column in the context of the J columns, and also an even-numbered column in the context of the array substrate. In one example, the (8j-1) -th column is an odd-numbered column in the context of the J columns, but may be an even-numbered column in the context of the array substrate. In another example, the (8j-1) -th column is an odd-numbered column in the context of the J columns, and also an odd-numbered column in the context of the array substrate. In one example, the (8j) -th column is an even-numbered column in the context of the J columns, but may be an odd-numbered column in the context of the array substrate. In another example, the (8j) -th column is an even-numbered column in the context of the J columns, and also an even-numbered column in the context of the array substrate.

[0335] In some embodiments, the plurality of third power supply lines are present between the (8j-1) -th column C (8j-1) and the (8j-2) -th column C (8j-2) , between the (8j-3) -th column C (8j-3) and the (8j-4) -th column C (8j-4) , or between the (8j-5) -th column C (8j-5) and the (8j-6) -th column C (8j-6) . In some embodiments, the plurality of third power supply lines are absent between the (8j) -th column C (8j) and the (8j-1) -th column C (8j-1) , between the (8j-2) -th column C (8j-2) and the (8j-3) -th column C (8j-3) , between the (8j-4) -th column C (8j-4) and the (8j-5) -th column C (8j-5) , and between the (8j-6) -th column C (8j-6) and the (8j-7) -th column C (8j-7) .

[0336] FIG. 19B is a diagram illustrating a first reset signal network in the array substrate depicted in FIG. 17A. Referring to FIG. 17A to FIG. 17K, FIG. 18A to FIG. 18E, and FIG. 19B, the array substrate in some embodiments includes a first reset signal network. In some embodiments, the first reset signal network includes a plurality of second reset signal lines and a plurality of fifth reset signal lines interconnected together. Optionally, a respective second reset signal line Vint2 of the plurality of second reset signal lines extends along the first direction DR1. Optionally, a respective fifth reset signal line Vint5 of the plurality of fifth reset signal lines extends along the second direction DR2. Optionally, the respective second reset signal line Vint2 is in the second gate metal layer. Optionally, the respective fifth reset signal line Vint5 is in the third signal line layer.

[0337] In some embodiments, the respective second reset signal line Vint2 is connected to at least multiple fifth reset signal lines, and the respective fifth reset signal line Vint5 is connected to at least multiple second reset signal lines.

[0338] In some embodiments, the array substrate includes a plurality of pixel driving circuits arranged in J number of columns, J being a positive integer; the J number of columns include a (8j-7) -th column C (8j-7) of the J columns, a (8j-6) -th column C (8j-6) of the J columns, a (8j-5) -th column C (8j-5) of the J columns, a (8j-4) -th column C (8j-4) of the J columns, a (8j-3) -th column C (8j-3) of the J columns, a (8j-2) -th column C (8j-2) of the J columns, a (8j-1) -th column C (8j-1) of the J columns, and a (8j) -th column C (8j) of J columns, J and j being positive integers, 1 ≤ j ≤ (J / 8) .

[0339] In some embodiments, the plurality of fifth reset signal lines are present between the (8j-6) -th column C (8j-6) and the (8j-7) -th column C (8j-7) . Optionally, the plurality of fifth reset signal lines are absent between the (8j) -th column C (8j) and the (8j-1) -th column C (8j-1) , absent between the (8j-1) -th column C (8j-1) and the (8j-2) -th column C (8j-2) , absent between the (8j-2) -th column C (8j-2) and the (8j-3) -th column C (8j-3) , absent between the (8j-3) -th column C (8j-3) and the (8j-4) -th column C (8j-4) , absent between the (8j-4) -th column C (8j-4) and the (8j-5) -th column C (8j-5) , and absent between the (8j-5) -th column C (8j-5) and the (8j-6) -th column C (8j-6) .

[0340] In some embodiments, the array substrate includes a plurality of first reset signal connecting pads ICP1. Optionally, the plurality of first reset signal connecting pads ICP1 are in the first signal line layer. In some embodiments, the array substrate includes a plurality of third reset signal connecting pads ICP3. Optionally, the plurality of third reset signal connecting pads ICP3 are in the second signal line layer.

[0341] In some embodiments, a respective fifth reset signal line Vint5 of the plurality of fifth reset signal lines is connected to a third reset signal connecting pad of the plurality of third reset signal connecting pads ICP3; the third reset signal connecting pad is connected to a first reset signal connecting pad of the plurality of first reset signal connecting pads ICP1; and the first reset signal connecting pad is connected to a second reset signal line of the plurality of second reset signal lines.

[0342] FIG. 19C is a diagram illustrating a second reset signal network in the array substrate depicted in FIG. 17A. Referring to FIG. 17A to FIG. 17K, FIG. 18A to FIG. 18E, and FIG. 19C, the array substrate in some embodiments includes a second reset signal network. In some embodiments, the second reset signal network includes a plurality of first reset signal lines and a plurality of fourth reset signal lines interconnected together. Optionally, a respective first reset signal line Vint1 of the plurality of first reset signal lines extends along the first direction DR1. Optionally, a respective fourth reset signal line Vint4 of the plurality of fourth reset signal lines extends along the second direction DR2. Optionally, the respective first reset signal line Vint1 is in the third gate metal layer. Optionally, the respective fourth reset signal line Vint4 is in the third signal line layer.

[0343] In some embodiments, the respective first reset signal line Vint1 is connected to at least multiple fourth reset signal lines, and the respective fourth reset signal line Vint4 is connected to at least multiple first reset signal lines.

[0344] In some embodiments, the array substrate includes a plurality of pixel driving circuits arranged in J number of columns, J being a positive integer; the J number of columns include a (8j-7) -th column C (8j-7) of the J columns, a (8j-6) -th column C (8j-6) of the J columns, a (8j-5) -th column C (8j-5) of the J columns, a (8j-4) -th column C (8j-4) of the J columns, a (8j-3) -th column C (8j-3) of the J columns, a (8j-2) -th column C (8j-2) of the J columns, a (8j-1) -th  column C (8j-1) of the J columns, and a (8j) -th column C (8j) of J columns, J and j being positive integers, 1 ≤ j ≤ (J / 8) .

[0345] In some embodiments, the plurality of fourth reset signal lines are present between the (8j-2) -th column C (8j-2) and the (8j-3) -th column C (8j-3) . Optionally, the plurality of fourth reset signal lines are absent between the (8j) -th column C (8j) and the (8j-1) -th column C (8j-1) , absent between the (8j-1) -th column C (8j-1) and the (8j-2) -th column C (8j-2) , absent between the (8j-3) -th column C (8j-3) and the (8j-4) -th column C (8j-4) , absent between the (8j-4) -th column C (8j-4) and the (8j-5) -th column C (8j-5) , absent between the (8j-5) -th column C (8j-5) and the (8j-6) -th column C (8j-6) , and absent between the (8j-6) -th column C (8j-6) and the (8j-7) -th column C (8j-7) .

[0346] In some embodiments, the array substrate includes a plurality of second reset signal connecting pads ICP2. Optionally, the plurality of second reset signal connecting pads ICP2 are in the first signal line layer. In some embodiments, the array substrate includes a plurality of fourth reset signal connecting pads ICP4. Optionally, the plurality of fourth reset signal connecting pads ICP4 are in the second signal line layer.

[0347] In some embodiments, a respective fourth reset signal line Vint4 of the plurality of fourth reset signal lines is connected to a fourth reset signal connecting pad of the plurality of fourth reset signal connecting pads ICP4; the fourth reset signal connecting pad is connected to a second reset signal connecting pad of the plurality of second reset signal connecting pads ICP2; and the second reset signal connecting pad is connected to a first reset signal line of the plurality of first reset signal lines.

[0348] In some embodiments, referring to FIG. 18B, the array substrate further includes a plurality of third reset signal lines. A respective third reset signal line of the plurality of third reset signal lines extends along the first direction DR1.

[0349] FIG. 19D is a diagram illustrating a voltage supply network in the array substrate depicted in FIG. 17A. Referring to FIG. 17A to FIG. 17K, FIG. 18A to FIG. 18E, and FIG. 19D, the array substrate in some embodiments includes a voltage supply network. In some embodiments, the voltage supply network includes a plurality of first voltage supply lines and a plurality of second voltage supply lines interconnected together. Optionally, a respective first voltage supply line Vss1 of the plurality of first voltage supply lines extends along the first direction DR1. Optionally, a respective second voltage supply line Vss2 of the plurality of second voltage supply lines extends along the second direction DR2. Optionally, the respective first voltage supply line Vss1 is in the first signal line layer. Optionally, the respective second voltage supply line Vss2 is in the third signal line layer.

[0350] In some embodiments, the respective first voltage supply line Vss1 is connected to at least multiple second voltage supply lines, and the respective second voltage supply line Vss2 is connected to at least multiple first voltage supply lines.

[0351] In some embodiments, the array substrate includes a plurality of pixel driving circuits arranged in J number of columns, J being a positive integer; the J number of columns include a (8j-7) -th column C (8j-7) of the J columns, a (8j-6) -th column C (8j-6) of the J columns, a (8j-5) -th column C (8j-5) of the J columns, a (8j-4) -th column C (8j-4) of the J columns, a (8j-3) -th column C (8j-3) of the J columns, a (8j-2) -th column C (8j-2) of the J columns, a (8j-1) -th column C (8j-1) of the J columns, and a (8j) -th column C (8j) of J columns, J and j being positive integers, 1 ≤ j ≤ (J / 8) .

[0352] In some embodiments, the plurality of second voltage supply lines are present between the (8j) -th column C (8j) and the (8j-1) -th column C (8j-1) , or present between the (8j-4) -th column C (8j-4) and the (8j-5) -th column C (8j-5) . Optionally, the plurality of second voltage supply lines are absent between absent between the (8j-1) -th column C (8j-1) and the (8j-2) -th column C (8j-2) , the (8j-2) -th column C (8j-2) and the (8j-3) -th column C (8j-3) , absent between the (8j-3) -th column C (8j-3) and the (8j-4) -th column C (8j-4) , absent between the (8j-5) -th column C (8j-5) and the (8j-6) -th column C (8j-6) , and absent between the (8j-6) -th column C (8j-6) and the (8j-7) -th column C (8j-7) .

[0353] In some embodiments, the array substrate includes a plurality of signal connecting pads SCP. Optionally, the plurality of signal connecting pads SCP are in the second signal line layer.

[0354] In some embodiments, a respective second voltage supply line Vss2 of the plurality of second voltage supply lines is connected to a signal connecting pad of the plurality of signal connecting pads SCP; the signal connecting pad is connected to a first voltage supply line of the plurality of first voltage supply lines.

[0355] In some embodiments, referring to FIG. 18E, the array substrate includes a plurality of data lines DL. In some embodiments, the array substrate includes two adjacent data lines between two adjacent columns of pixel driving circuits of the K columns.

[0356] In some embodiments, the array substrate includes a plurality of pixel driving circuits arranged in M rows, including a (2m-1) -th row R (2m-1) , and a (2m) -th row R (2m) of M rows, M and m being positive integers, 1 ≤ m ≤ (M / 2) .

[0357] In some embodiments, a first adjacent data line of the two adjacent data lines between the two adjacent columns of pixel driving circuits of the K columns is configured to provide data signals to the (2m-1) -th row R (2m-1) , and a second adjacent data line of the two adjacent data lines between the two adjacent columns of pixel driving circuits of the K columns is configured to provide data signals to the (2m) -th row R (2m) .

[0358] In some embodiments, the respective second voltage supply line Vss2 is between two adjacent data lines.

[0359] In some embodiments, the respective fourth reset signal line Vint4 is between two adjacent data lines.

[0360] In some embodiments, the respective fifth reset signal line Vint5 is between two adjacent data lines.

[0361] In some embodiments, a ratio of a total number of data lines in the array substrate to a total number of the plurality of fifth reset signal lines is in a range of 15.0: 1 to 17.0: 1, e.g., 15.0: 1 to 15.5: 1, 15.5: 1 to 16.0: 1, 16.0: 1 to 16.5: 1, or 16.5: 1 to 17.0: 1.

[0362] In some embodiments, a ratio of a total number of data lines in the array substrate to a total number of the plurality of fourth reset signal lines is in a range of 15.0: 1 to 17.0: 1, e.g., 15.0: 1 to 15.5: 1, 15.5: 1 to 16.0: 1, 16.0: 1 to 16.5: 1, or 16.5: 1 to 17.0: 1.

[0363] In some embodiments, a ratio of a total number of data lines in the array substrate to a total number of the plurality of third power supply lines is in a range of 3.5: 1 to 4.5: 1, e.g., 3.5: 1 to 3.7: 1, 3.7: 1 to 3.9: 1, 3.9: 1 to 4.1: 1, 4.1: 1 to 4.3: 1, or 4.3: 1 to 4.5: 1.

[0364] In some embodiments, a ratio of a total number of data lines in the array substrate to a total number of the plurality of second voltage supply lines is in a range of 7.5: 1 to 8: 5: 1, e.g., 7.5: 1 to 7.7: 1, 7.7: 1 to 7.9: 1, 7.9: 1 to 8.1: 1, 8.1: 1 to 8.3: 1, or 8.3: 1 to 8.5: 1.

[0365] FIG. 20A is a schematic diagram illustrating an arrangement of pixel driving circuits in an array substrate in some embodiments according to the present disclosure. FIG. 20B is a diagram illustrating the structure of a light shielding layer and a first semiconductor material layer in the array substrate depicted in FIG. 20A. FIG. 20C is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, and a first gate metal layer in the array substrate depicted in FIG. 20A. FIG. 20D is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, a first gate metal layer, and a second gate metal layer in the array substrate depicted in FIG. 20A. FIG. 20E is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, a first gate metal layer, a second gate metal layer, and a third gate metal layer in the array substrate depicted in FIG. 20A. FIG. 20F is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, a first gate metal layer, a second gate metal layer, a third gate metal layer, and a second semiconductor material layer in the array substrate depicted in FIG. 20A. FIG. 20G is a diagram illustrating the structure of a light shielding layer, a first semiconductor material layer, a first gate metal layer, a second gate metal layer, a third gate metal layer, a second semiconductor material layer, a first signal line layer, a second signal line layer, and a third signal line layer in the array substrate depicted in FIG. 20A. FIG. 20H is a diagram illustrating the structure of a second gate metal layer, a third gate metal layer, and a first signal line layer in the array substrate depicted in FIG. 20A. FIG. 20I is a diagram illustrating the structure of a second gate metal layer, a third gate metal layer, a first signal line layer, and a second signal line layer in the array substrate depicted in FIG.  20A. FIG. 20J is a diagram illustrating the structure of a second gate metal layer, a third gate metal layer, a first signal line layer, a second signal line layer, and a third signal line layer in the array substrate depicted in FIG. 20A. FIG. 20K is a diagram illustrating the structure of a first signal line layer, a second signal line layer, and a third signal line layer in the array substrate depicted in FIG. 20A. FIG. 21A is a diagram illustrating the structure of a second gate metal layer in the array substrate depicted in FIG. 20A. FIG. 21B is a diagram illustrating the structure of a third gate metal layer in the array substrate depicted in FIG. 20A. FIG. 21C is a diagram illustrating the structure of a first signal line layer in the array substrate depicted in FIG. 20A. FIG. 21D is a diagram illustrating the structure of a second signal line layer in the array substrate depicted in FIG. 20A. FIG. 21E is a diagram illustrating the structure of a third signal line layer in the array substrate depicted in FIG. 20A. FIG. 20A to FIG. 20K, FIG. 21A to FIG. 21E depict a portion of the array substrate having eight adjacent pixel driving circuits, including PDC1, PDC2, PDC3, PDC4, PDC5, PDC6, PDC7, and PDC8. The eight adjacent pixel driving circuits are arranged in four columns and two rows.

[0366] FIG. 22A is a diagram illustrating a power supply network in the array substrate depicted in FIG. 20A. Referring to FIG. 20A to FIG. 20K, FIG. 21A to FIG. 21E, and FIG. 22A, the array substrate in some embodiments includes a power supply network. In some embodiments, the power supply network includes a plurality of first power supply lines, a plurality of second power supply lines, and a plurality of third power supply lines interconnected together. Optionally, a respective first power supply line Vdd1 of the plurality of first power supply lines extends along a first direction DR1. Optionally, a respective second power supply line Vdd2 of the plurality of second power supply lines extends along the first direction DR1. Optionally, a respective third power supply line Vdd3 of the plurality of third power supply lines extends along a second direction DR2.

[0367] In some embodiments, the respective first power supply line Vdd1 includes second capacitor electrodes of storage capacitors in a row of pixel driving circuits. Optionally, the respective first power supply line Vdd1 is in the second gate metal layer.

[0368] In some embodiments, the plurality of second power supply lines and the plurality of third power supply lines are parts of a unitary structure. Optionally, the plurality of second power supply lines and the plurality of third power supply lines are in the second signal line layer. A respective second power supply line Vdd2 of the plurality of second power supply lines is connected to the plurality of third power supply lines, and a respective third power supply line Vdd3 of the plurality of third power supply lines is connected to the plurality of second power supply lines.

[0369] In some embodiments, the array substrate further includes a plurality of voltage connecting pads VCP. A respective second power supply line Vdd2 is connected to a respective voltage connecting pad of the plurality of voltage connecting pads VCP in a pixel driving circuit, and the respective voltage connecting pad in the pixel driving circuit is  connected to a first power supply line of the plurality of first power supply lines. Optionally, the respective voltage connecting pad in the pixel driving circuit is connected to a second capacitor electrode in the pixel driving circuit. Optionally, the respective second power supply line Vdd2 is in the second signal line layer, the respective voltage connecting pad is in the first signal line layer, and the plurality of first power supply lines are in the second gate metal layer.

[0370] In some embodiments, referring to FIG. 22A, the plurality of third power supply lines are present between the (4k-1) -th column C (4k-1) and the (4k-2) -th column C (4k-2) . In some embodiments, the plurality of third power supply lines are absent between the (4k) -th column C (4k) and the (4k-1) -th column C (4k-1) , and absent between the (4k-2) -th column C (4k-2) and the (4k-3) -th column C (4k-3) . Optionally, the plurality of third power supply lines are present between the (4k) -th column C (4k) and a (4k+1) -th column, or between the (4k-3) -th column C (4k-3) and a (4k-4) -th column.

[0371] FIG. 22B is a diagram illustrating a first reset signal network in the array substrate depicted in FIG. 20A. Referring to FIG. 20A to FIG. 20K, FIG. 21A to FIG. 21E, and FIG. 22B, the array substrate in some embodiments includes a first reset signal network. In some embodiments, the first reset signal network includes a plurality of second reset signal lines and a plurality of fifth reset signal lines interconnected together. Optionally, a respective second reset signal line Vint2 of the plurality of second reset signal lines extends along the first direction DR1. Optionally, a respective fifth reset signal line Vint5 of the plurality of fifth reset signal lines extends along the second direction DR2. Optionally, the respective second reset signal line Vint2 is in the second gate metal layer. Optionally, the respective fifth reset signal line Vint5 is in the third signal line layer.

[0372] In some embodiments, the respective second reset signal line Vint2 is connected to at least multiple fifth reset signal lines, and the respective fifth reset signal line Vint5 is connected to at least multiple second reset signal lines. Optionally, the respective fifth reset signal line Vint5 extends through a via extending through at least one of the second planarization layer, the first planarization layer, the passivation layer, the second inter-layer dielectric layer, or the first inter-layer dielectric layer, to connect to a second reset signal line.

[0373] In some embodiments, the array substrate includes a plurality of pixel driving circuits arranged in K number of columns, K being a positive integer; the K number of columns include a (4k-3) -th column of the K columns, a (4k-2) -th column of the K columns, a (4k-1) -th column of the K columns, and a 4k-th column of the K columns, k being a positive integer, 1 ≤k ≤ (K / 4) .

[0374] In some embodiments, the plurality of fifth reset signal lines are present between the (4k-2) -th column C (4k-2) and the (4k-3) -th column C (4k-3) . Optionally, the plurality of fifth reset signal lines are absent between the (4k-2) -th column C (4k-2) and the (4k-1) -th column C (4k-1) . Optionally, the plurality of fifth reset signal lines are absent between the (4k-1) -th column C (4k-1) and the (4k) -th column C (4k) .

[0375] In some embodiments, the array substrate includes a plurality of first reset signal connecting pads ICP1. Optionally, the plurality of first reset signal connecting pads ICP1 are in the first signal line layer. In some embodiments, the array substrate includes a plurality of third reset signal connecting pads ICP3. Optionally, the plurality of third reset signal connecting pads ICP3 are in the second signal line layer.

[0376] In some embodiments, a respective fifth reset signal line Vint5 of the plurality of fifth reset signal lines is connected to a third reset signal connecting pad of the plurality of third reset signal connecting pads ICP3; the third reset signal connecting pad is connected to a first reset signal connecting pad of the plurality of first reset signal connecting pads ICP1; and the first reset signal connecting pad is connected to a second reset signal line of the plurality of second reset signal lines.

[0377] FIG. 22C is a diagram illustrating a second reset signal network in the array substrate depicted in FIG. 20A. Referring to FIG. 20A to FIG. 20K, FIG. 21A to FIG. 21E, and FIG. 22C, the array substrate in some embodiments includes a second reset signal network. In some embodiments, the second reset signal network includes a plurality of first reset signal lines, a plurality of fourth reset signal lines, and a plurality of voltage supply signal lines interconnected together. Optionally, a respective first reset signal line Vint1 of the plurality of first reset signal lines extends along the first direction DR1. Optionally, a respective voltage supply line Vss of the plurality of voltage supply lines extends along the first direction DR1. Optionally, a respective fourth reset signal line Vint4 of the plurality of fourth reset signal lines extends along the second direction DR2. Optionally, the respective first reset signal line Vint1 is in the third gate metal layer. Optionally, the respective voltage supply line Vss is in the first signal line layer. Optionally, the respective fourth reset signal line Vint4 is in the third signal line layer.

[0378] In some embodiments, the respective first reset signal line Vint1 is connected to at least multiple fourth reset signal lines, and the respective fourth reset signal line Vint4 is connected to at least multiple first reset signal lines. In some embodiments, the respective voltage supply line Vss is connected to at least multiple fourth reset signal lines, and the respective fourth reset signal line Vint4 is connected to at least multiple voltage supply lines. Optionally, the respective fourth reset signal line Vint4 extends through a via extending through at least the second planarization layer or the first planarization layer to connect to a voltage supply line.

[0379] In the second reset signal network depicted in FIG. 22C, the plurality of voltage supply lines and the reset signal lines are interconnected together. The second reset signal network are configured to provide voltage supply signals to cathodes of the plurality of light emitting elements and provide reset signals to first reset transistors of the plurality of pixel driving circuits. In the array substrate depicted in FIG. 20A to FIG. 20K, FIG. 21A to FIG. 21E, and FIG. 22C, the voltage supply signals provided to the cathodes of the plurality of light  emitting elements and the reset signals provided to first reset transistors of the plurality of pixel driving circuits are the same signals. The plurality of first reset signal lines, the plurality of fourth reset signal lines, and the plurality of voltage supply lines are configured to provide a same signal. In this sense, the plurality of first reset signal lines and the plurality of fourth reset signal lines may be considered as voltage supply lines.

[0380] In some embodiments, the plurality of fourth reset signal lines are present between the (4k-1) -th column C (4k-1) and the (4k) -th column C (4k) . Optionally, the plurality of fourth reset signal lines are absent between the (4k-2) -th column C (4k-2) and the (4k-1) -th column C (4k-1) . Optionally, the plurality of fourth reset signal lines are absent between the (4k-3) -th column C (4k-3) and the (4k-2) -th column C (4k-2) .

[0381] In some embodiments, the array substrate includes a plurality of second reset signal connecting pads ICP2. Optionally, the plurality of second reset signal connecting pads ICP2 are in the first signal line layer. In some embodiments, the array substrate includes a plurality of fourth reset signal connecting pads ICP4. Optionally, the plurality of fourth reset signal connecting pads ICP4 are in the second signal line layer.

[0382] In some embodiments, a respective fourth reset signal line Vint4 of the plurality of fourth reset signal lines is connected to a fourth reset signal connecting pad of the plurality of fourth reset signal connecting pads ICP4; the fourth reset signal connecting pad is connected to a second reset signal connecting pad of the plurality of second reset signal connecting pads ICP2; and the second reset signal connecting pad is connected to a first reset signal line of the plurality of first reset signal lines.

[0383] In some embodiments, referring to FIG. 21B, the array substrate further includes a plurality of third reset signal lines. A respective third reset signal line of the plurality of third reset signal lines extends along the first direction DR1.

[0384] In some embodiments, referring to FIG. 21E, the array substrate includes a plurality of data lines DL. In some embodiments, the array substrate includes two adjacent data lines between two adjacent columns of pixel driving circuits of the K columns.

[0385] In some embodiments, the array substrate includes a plurality of pixel driving circuits arranged in M rows, including a (2m-1) -th row R (2m-1) , and a (2m) -th row R (2m) of M rows, M and m being positive integers, 1 ≤ m ≤ (M / 2) .

[0386] In some embodiments, a first adjacent data line of the two adjacent data lines between the two adjacent columns of pixel driving circuits of the K columns is configured to provide data signals to the (2m-1) -th row R (2m-1) , and a second adjacent data line of the two adjacent data lines between the two adjacent columns of pixel driving circuits of the K columns is configured to provide data signals to the (2m) -th row R (2m) .

[0387] In some embodiments, a ratio of a total number of data lines in the array substrate to a total number of the plurality of fifth reset signal lines is in a range of 7.5: 1 to 8: 5: 1, e.g., 7.5: 1 to 7.7: 1, 7.7: 1 to 7.9: 1, 7.9: 1 to 8.1: 1, 8.1: 1 to 8.3: 1, or 8.3: 1 to 8.5: 1.

[0388] In some embodiments, a ratio of a total number of data lines in the array substrate to a total number of the plurality of fourth reset signal lines is in a range of 7.5: 1 to 8: 5: 1, e.g., 7.5: 1 to 7.7: 1, 7.7: 1 to 7.9: 1, 7.9: 1 to 8.1: 1, 8.1: 1 to 8.3: 1, or 8.3: 1 to 8.5: 1.

[0389] In some embodiments, a ratio of a total number of data lines in the array substrate to a total number of the plurality of third power supply lines is in a range of 3.6: 1 to 4.4: 1, e.g., 3.6: 1 to 3.8: 1, 3.8: 1 to 4.0: 1, 4.0: 1 to 4.2: 1, or 4.2: 1 to 4.4: 1.

[0390] In another aspect, the present invention provides a display apparatus, including the array substrate described herein or fabricated by a method described herein, and one or more integrated circuits connected to the array substrate. Examples of appropriate display apparatuses include, but are not limited to, an electronic paper, a mobile phone, a tablet computer, a television, a monitor, a notebook computer, a digital album, a GPS, etc. Optionally, the display apparatus is an organic light emitting diode display apparatus. Optionally, the display apparatus is a micro light emitting diode display apparatus. Optionally, the display apparatus is a mini light emitting diode display apparatus.

[0391] In another aspect, the present disclosure provides a method of fabricating an array substrate. In some embodiments, the method includes forming a plurality of pixel driving circuits; forming a plurality of light emitting elements; forming a plurality of data lines configured to provide data signals to the plurality of pixel driving circuits; and forming a plurality of voltage supply lines extending in a display area of the array substrate, and configured to provide voltage supply signals to cathodes of the plurality of light emitting elements. Optionally, the plurality of voltage supply lines are in a layer on a side of the plurality of data lines closer to active layers of the plurality of pixel driving circuits, or in a same layer as the plurality of data lines.

[0392] The foregoing description of the embodiments of the invention has been presented for purposes of illustration and description. It is not intended to be exhaustive or to limit the invention to the precise form or to exemplary embodiments disclosed. Accordingly, the foregoing description should be regarded as illustrative rather than restrictive. Obviously, many modifications and variations will be apparent to practitioners skilled in this art. The embodiments are chosen and described in order to explain the principles of the invention and its best mode practical application, thereby to enable persons skilled in the art to understand the invention for various embodiments and with various modifications as are suited to the particular use or implementation contemplated. It is intended that the scope of the invention be defined by the claims appended hereto and their equivalents in which all terms are meant in their broadest reasonable sense unless otherwise indicated. Therefore, the term “the invention” , “the present invention” or the like does not necessarily limit the claim scope to a  specific embodiment, and the reference to exemplary embodiments of the invention does not imply a limitation on the invention, and no such limitation is to be inferred. The invention is limited only by the spirit and scope of the appended claims. Moreover, these claims may refer to use “first” , “second” , etc. following with noun or element. Such terms should be understood as a nomenclature and should not be construed as giving the limitation on the number of the elements modified by such nomenclature unless specific number has been given. Any advantages and benefits described may not apply to all embodiments of the invention. It should be appreciated that variations may be made in the embodiments described by persons skilled in the art without departing from the scope of the present invention as defined by the following claims. Moreover, no element and component in the present disclosure is intended to be dedicated to the public regardless of whether the element or component is explicitly recited in the following claims.

Claims

1.An array substrate, comprising:a plurality of pixel driving circuits;a plurality of light emitting elements;a plurality of data lines configured to provide data signals to the plurality of pixel driving circuits; anda plurality of voltage supply lines extending in a display area of the array substrate, and configured to provide voltage supply signals to cathodes of the plurality of light emitting elements;wherein the plurality of voltage supply lines are in a layer on a side of the plurality of data lines closer to active layers of the plurality of pixel driving circuits, or in a same layer as the plurality of data lines.2.The array substrate of claim 1, comprising a second signal line layer;wherein the second signal line layer comprises a plurality of third power supply signal lines configured to provide a power supply signal that is the same as a signal provided to light emitting control transistors of the plurality of pixel driving circuits;the plurality of voltage supply lines are in the same layer as the plurality of third power supply signal lines; andthe plurality of voltage supply lines, the plurality of third power supply signal lines, and the plurality of data lines extend along a second direction.3.The array substrate of claim 2, wherein the plurality of pixel driving circuits are arranged in K number of columns, K being a positive integer; the K number of columns including a (4k-3) -th column of the K columns, a (4k-2) -th column of the K columns, a (4k-1) -th column of the K columns, and a 4k-th column of the K columns, k being a positive integer, 1 ≤ k ≤ (K / 4) ;the plurality of third power supply signal lines are present between the (4k-3) -th column and the (4k-2) -th column, or present between the (4k-1) -th column and the (4k) -th column, and absent between the (4k-2) -th column and the (4k-1) -th column; andthe plurality of voltage supply lines are present between the (4k-2) -th column and the (4k-1) -th column, absent between the (4k-3) -th column and the (4k-2) -th column, and absent between the (4k-1) -th column and the (4k) -th column.4.The array substrate of claim 2, further comprising a power supply network;wherein the power supply network comprises a plurality of first power supply lines and a plurality of third power supply lines interconnected together;a respective first power supply line of the plurality of first power supply lines extends along a first direction;a respective third power supply line of the plurality of third power supply lines extends along a second direction;the plurality of pixel driving circuits are arranged in K number of columns, K being a positive integer; the K number of columns including a (4k-3) -th column of the K columns, a (4k-2) -th column of the K columns, a (4k-1) -th column of the K columns, and a 4k-th column of the K columns, k being a positive integer, 1 ≤ k ≤ (K / 4) ; andthe plurality of third power supply signal lines are present between the (4k-3) -th column and the (4k-2) -th column, or present between the (4k-1) -th column and the (4k) -th column, and absent between the (4k-2) -th column and the (4k-1) -th column.5.The array substrate of claim 2, further comprising a first reset signal network;wherein the a first reset signal network comprises a plurality of second reset signal lines and a plurality of fifth reset signal lines interconnected together;a respective second reset signal line of the plurality of second reset signal lines extends along the first direction;a respective fifth reset signal line of the plurality of fifth reset signal lines extends along the second direction;the plurality of pixel driving circuits are arranged in K number of columns, K being a positive integer; the K number of columns including a (4k-3) -th column of the K columns, a (4k-2) -th column of the K columns, a (4k-1) -th column of the K columns, and a 4k-th column of the K columns, k being a positive integer, 1 ≤ k ≤ (K / 4) ; andthe plurality of fifth reset signal lines are present between the (4k-2) -th column and the (4k-3) -th column, absent between the (4k-2) -th column and the (4k-1) -th column, and absent between the (4k-1) -th column and the (4k) -th column.6.The array substrate of claim 2, further comprising a second reset signal network;wherein the second reset signal network comprises a plurality of first reset signal lines and a plurality of fourth reset signal lines interconnected together;a respective first reset signal line of the plurality of first reset signal lines extends along the first direction;a respective fourth reset signal line of the plurality of fourth reset signal lines extends along the second direction;the plurality of pixel driving circuits are arranged in K number of columns, K being a positive integer; the K number of columns including a (4k-3) -th column of the K columns, a (4k-2) -th column of the K columns, a (4k-1) -th column of the K columns, and a 4k-th column of the K columns, k being a positive integer, 1 ≤ k ≤ (K / 4) ; andthe plurality of fourth reset signal lines are present between the (4k-1) -th column and the (4k) -th column, absent between the (4k-2) -th column and the (4k-1) -th column, and absent between the (4k-3) -th column C (4k-3) and the (4k-2) -th column.7.The array substrate of claim 2, wherein a ratio of a total number of data lines in the array substrate to a total number of a plurality of fifth reset signal lines is in a range of 7.5: 1 to 8: 5: 1;a ratio of a total number of data lines in the array substrate to a total number of a plurality of fourth reset signal lines is in a range of 7.5: 1 to 8: 5: 1;a ratio of a total number of data lines in the array substrate to a total number of a plurality of third power supply lines is in a range of 3.5: 1 to 4.5: 1; anda ratio of a total number of data lines in the array substrate to a total number of a plurality of voltage supply lines is in a range of 3.5: 1 to 4.5: 1.8.The array substrate of claim 1, comprising a third signal line layer;wherein the third signal line layer comprise the plurality of date lines and the plurality of voltage supply lines;the plurality of date lines and the plurality of voltage supply lines extend along a second direction;the plurality of pixel driving circuits are arranged in K number of columns, K being a positive integer; the K number of columns including a (4k-3) -th column of the K columns, a (4k-2) -th column of the K columns, a (4k-1) -th column of the K columns, and a 4k-th column of the K columns, k being a positive integer, 1 ≤ k ≤ (K / 4) ;the plurality of pixel driving circuits arranged in M rows, including a (2m-1) -th row R (2m-1) , and a (2m) -th row R (2m) of M rows, M and m being positive integers, 1 ≤ m ≤ (M / 2) ;the plurality of voltage supply lines are present between the (4k-2) -th column and the (4k-1) -th column, absent between the (4k-3) -th column and the (4k-2) -th column, and absent between the (4k-1) -th column and the (4k) -th column;two adjacent data lines of the plurality of data lines are between two adjacent columns of pixel driving circuits of the K columns;a first adjacent data line of the two adjacent data lines between the two adjacent columns of pixel driving circuits of the K columns is configured to provide data signals to the (2m-1) -th row; anda second adjacent data line of the two adjacent data lines between the two adjacent columns of pixel driving circuits of the K columns is configured to provide data signals to the (2m) -th row.9.The array substrate of claim 8, further comprising a power supply network;wherein the power supply network comprises a plurality of first power supply lines and a plurality of third power supply lines interconnected together;a respective first power supply line of the plurality of first power supply lines extends along a first direction;a respective third power supply line of the plurality of third power supply lines extends along a second direction;the plurality of third power supply lines are present between the (4k-3) -th column and the (4k-2) -th column, or present between the (4k-1) -th column and the (4k) -th column; andthe plurality of third power supply lines are absent between the (4k-2) -th column and the (4k-1) -th column, absent between the (4k+1) -th column and the (4k) -th column, and absent between the (4k-4) -th column and the (4k-3) -th column.10.The array substrate of claim 8, further comprising a power supply network;wherein the power supply network comprises a plurality of first power supply lines, a plurality of second power supply lines, and a plurality of third power supply lines interconnected together;a respective first power supply line of the plurality of first power supply lines extends along a first direction;a respective second power supply line of the plurality of second power supply lines extends along the first direction;a respective third power supply line of the plurality of third power supply lines extends along a second direction; andthe plurality of third power supply lines are present between the (4k-2) -th column and the (4k-3) -th column, between the (4k-2) -th column and the (4k-1) -th column, or between the (4k-1) -th column and the (4k) -th column.11.The array substrate of claim 8, further comprising a first reset signal network;wherein the first reset signal network comprises a plurality of second reset signal lines and a plurality of fifth reset signal lines interconnected together;a respective second reset signal line of the plurality of second reset signal lines extends along the first direction;a respective fifth reset signal line of the plurality of fifth reset signal lines extends along the second direction; andthe plurality of fifth reset signal lines are present between the (4k-2) -th column and the (4k-3) -th column, absent between the (4k-2) -th column and the (4k-1) -th column, and absent between the (4k-1) -th column and the (4k) -th column.12.The array substrate of claim 8, further comprising a second reset signal network;wherein the second reset signal network comprises a plurality of first reset signal lines and a plurality of fourth reset signal lines interconnected together;a respective first reset signal line of the plurality of first reset signal lines extends along the first direction;a respective fourth reset signal line of the plurality of fourth reset signal lines extends along the second direction;the plurality of fourth reset signal lines are present between the (4k-1) -th column and the (4k) -th column, absent between the (4k-2) -th column and the (4k-1) -th column, and absent between the (4k-3) -th column and the (4k-2) -th column.13.The array substrate of claim 8, wherein a ratio of a total number of data lines in the array substrate to a total number of a plurality of fifth reset signal lines is in a range of 7.5: 1 to 8: 5: 1;a ratio of a total number of data lines in the array substrate to a total number of a plurality of fourth reset signal lines is in a range of 7.5: 1 to 8: 5: 1;a ratio of a total number of data lines in the array substrate to a total number of a plurality of third power supply lines is in a range of 3.5: 1 to 4.5: 1; anda ratio of a total number of data lines in the array substrate to a total number of the plurality of voltage supply lines is in a range of 3.5: 1 to 4.5: 1.14.The array substrate of claim 8, wherein a ratio of a total number of data lines in the array substrate to a total number of a plurality of fifth reset signal lines is in a range of 7.5: 1 to 8: 5: 1;a ratio of a total number of data lines in the array substrate to a total number of a plurality of fourth reset signal lines is in a range of 7.5: 1 to 8: 5: 1;a ratio of a total number of data lines in the array substrate to a total number of a plurality of third power supply lines is in a range of 1.8: 1 to 2.2: 1; anda ratio of a total number of data lines in the array substrate to a total number of the plurality of voltage supply lines is in a range of 3.5: 1 to 4.5: 1.15.The array substrate of claim 1, wherein the plurality of voltage supply lines comprise a plurality of first voltage supply lines and a plurality of second voltage supply lines interconnected together;a respective first voltage supply line of the plurality of first voltage supply lines extends along the first direction;a respective second voltage supply line of the plurality of second voltage supply lines extends along the second direction;the plurality of pixel driving circuits are arranged in J number of columns, J being a positive integer; the J number of columns including a (8j-7) -th column C (8j-7) of the J columns, a (8j-6) -th column C (8j-6) of the J columns, a (8j-5) -th column C (8j-5) of the J columns, a (8j-4) -th column C (8j-4) of the J columns, a (8j-3) -th column C (8j-3) of the J columns, a (8j-2) -th column C (8j-2) of the J columns, a (8j-1) -th column C (8j-1) of the J columns, and a (8j) -th column C (8j) of J columns, J and j being positive integers, 1 ≤ j ≤ (J / 8) ;the plurality of second voltage supply line are present between the (8j) -th column and the (8j-1) -th column, or present between the (8j-4) -th column and the (8j-5) -th column; andthe plurality of second voltage supply line are absent between absent between the (8j-1) -th column and the (8j-2) -th column, absent the (8j-2) -th column C (8j-2) and the (8j-3) -th column, absent between the (8j-3) -th column and the (8j-4) -th column, absent between the (8j-5) -th column and the (8j-6) -th column, and absent between the (8j-6) -th column and the (8j-7) -th column.16.The array substrate of claim 15, further comprising a power supply network;wherein the power supply network comprises a plurality of first power supply lines, a plurality of second power supply lines, and a plurality of third power supply lines interconnected together;a respective first power supply line of the plurality of first power supply lines extends along a first direction;a respective second power supply line of the plurality of second power supply lines extends along the first direction;a respective third power supply line of the plurality of third power supply lines extends along a second direction;the plurality of third power supply lines are present between the (8j-1) -th column and the (8j-2) -th column, between the (8j-3) -th column and the (8j-4) -th column, or between the (8j-5) -th column and the (8j-6) -th column; andthe plurality of third power supply lines are absent between the (8j) -th column and the (8j-1) -th column, between the (8j-2) -th column and the (8j-3) -th column, between the (8j-4) -th column and the (8j-5) -th column, and between the (8j-6) -th column and the (8j-7) -th column.17.The array substrate of claim 15, further comprising a first reset signal network;wherein the first reset signal network comprises a plurality of second reset signal lines and a plurality of fifth reset signal lines interconnected together;a respective second reset signal line of the plurality of second reset signal lines extends along the first direction;a respective fifth reset signal line of the plurality of fifth reset signal lines extends along the second direction; andthe plurality of fifth reset signal lines are present between the (8j-6) -th column and the (8j-7) -th column, absent between the (8j) -th column and the (8j-1) -th column, absent between the (8j-1) -th column and the (8j-2) -th column, absent between the (8j-2) -th column and the (8j-3) -th column, absent between the (8j-3) -th column and the (8j-4) -th column, absent between the (8j-4) -th column and the (8j-5) -th column, and absent between the (8j-5) -th column and the (8j-6) -th column.18.The array substrate of claim 15, further comprising a second reset signal network;wherein the second reset signal network comprises a plurality of first reset signal lines and a plurality of fourth reset signal lines interconnected together;a respective first reset signal line of the plurality of first reset signal lines extends along the first direction;a respective fourth reset signal line of the plurality of fourth reset signal lines extends along the second direction; andthe plurality of fourth reset signal lines are present between the (8j-2) -th column and the (8j-3) -th column, absent between the (8j) -th column and the (8j-1) -th column, absent between the (8j-1) -th column and the (8j-2) -th column, absent between the (8j-3) -th column and the (8j-4) -th column, absent between the (8j-4) -th column and the (8j-5) -th column, absent between the (8j-5) -th column and the (8j-6) -th column, and absent between the (8j-6) -th column and the (8j-7) -th column.19.The array substrate of claim 15, wherein a ratio of a total number of data lines in the array substrate to a total number of a plurality of fifth reset signal lines is in a range of 15.0: 1 to 17.0: 1;a ratio of a total number of data lines in the array substrate to a total number of a plurality of fourth reset signal lines is in a range of 15.0: 1 to 17.0: 1;a ratio of a total number of data lines in the array substrate to a total number of a plurality of third power supply lines is in a range of 3.5: 1 to 4.5: 1; anda ratio of a total number of data lines in the array substrate to a total number of the plurality of second voltage supply lines is in a range of 7.5: 1 to 8: 5: 1.20.The array substrate of claim 1, further comprising a plurality of first power supply lines and a plurality of fourth reset signal lines;wherein the plurality of first reset signal lines, the plurality of fourth reset signal lines, and the plurality of voltage supply signal lines interconnected together;a respective first reset signal line of the plurality of first reset signal lines extends along the first direction;a respective voltage supply line of the plurality of voltage supply lines extends along the first direction;a respective fourth reset signal line of the plurality of fourth reset signal lines extends along the second direction;the plurality of pixel driving circuits are arranged in K number of columns, K being a positive integer; the K number of columns including a (4k-3) -th column of the K columns, a (4k-2) -th column of the K columns, a (4k-1) -th column of the K columns, and a 4k-th column of the K columns, k being a positive integer, 1 ≤ k ≤ (K / 4) ;the plurality of fourth reset signal lines are present between the (4k-1) -th column and the (4k) -th column, absent between the (4k-2) -th column and the (4k-1) -th column, and absent between the (4k-3) -th column C (4k-3) and the (4k-2) -th column;the respective first reset signal line is connected to at least multiple fourth reset signal lines;the respective fourth reset signal line is connected to at least multiple first reset signal lines;the plurality of first reset signal lines, the plurality of fourth reset signal lines, and the plurality of voltage supply signal lines are configured to provide voltage supply signals to cathodes of the plurality of light emitting elements and provide reset signals to first reset transistors of the plurality of pixel driving circuits; andthe voltage supply signals provided to the cathodes of the plurality of light emitting elements and the reset signals provided to first reset transistors of the plurality of pixel driving circuits are the same signals.21.The array substrate of claim 20, further comprising a power supply network;wherein the power supply network comprises a plurality of first power supply lines, a plurality of second power supply lines, and a plurality of third power supply lines interconnected together;a respective first power supply line of the plurality of first power supply lines extends along a first direction;a respective second power supply line of the plurality of second power supply lines extends along the first direction;a respective third power supply line of the plurality of third power supply lines extends along a second direction; andthe plurality of third power supply lines are present between the (4k-1) -th column and the (4k-2) -th column, absent between the (4k) -th column and the (4k-1) -th column, and absent between the (4k-2) -th column and the (4k-3) -th column.22.The array substrate of claim 20, further comprising a first reset signal network;wherein the a first reset signal network comprises a plurality of second reset signal lines and a plurality of fifth reset signal lines interconnected together;a respective second reset signal line of the plurality of second reset signal lines extends along the first direction;a respective fifth reset signal line of the plurality of fifth reset signal lines extends along the second direction; andthe plurality of fifth reset signal lines are present between the (4k-2) -th column and the (4k-3) -th column, absent between the (4k-2) -th column and the (4k-1) -th column, and absent between the (4k-1) -th column and the (4k) -th column.23.The array substrate of claim 20, wherein a ratio of a total number of data lines in the array substrate to a total number of a plurality of fifth reset signal lines is in a range of 7.5: 1 to 8: 5: 1;a ratio of a total number of data lines in the array substrate to a total number of a plurality of fourth reset signal lines is in a range of 7.5: 1 to 8: 5: 1; anda ratio of a total number of data lines in the array substrate to a total number of a plurality of third power supply lines is in a range of 3.6: 1 to 4.4: 1.24.A display apparatus, comprising the array substrate of any one of claims 1 to 23, and one or more integrated circuits connected to the array substrate.

Images