Scan circuit and display apparatus

Abstract

A scan circuit is provided. The scan circuit includes a plurality of scan units. A respective scan unit of the plurality of scan units includes an input subcircuit configured to control voltages of a second node in response at least in part to a signal provided to an input terminal; and an output subcircuit configured to supply a high voltage signal or a low voltage signal to an output terminal. At least one of subcircuits of the respective scan unit includes an anti-leakage switch. The anti-leakage switch includes a first electrode and a second electrode. The anti-leakage switch is configured to receive a first gate control signal, a second gate control signal, a first gate voltage adjustment signal, and a second gate voltage adjustment signal.

Description

SCAN CIRCUIT AND DISPLAY APPARATUSTECHNICAL FIELD

[0001] The present invention relates to display technology, more particularly, to a scan circuit and a display apparatus.BACKGROUND

[0002] Image display apparatuses include a driver for controlling image display in each of a plurality of pixels. The driver is a transistor-based circuit including a gate driving circuit and a data driving circuit. The gate driving circuit is formed by cascading multiple shift register units. Each shift register unit outputs a gate driving signal to one of a plurality of gate lines. The gate driving signals from the gate driving circuit scan through gate lines row by row, controlling each row of transistors to be in on / off states. The gate drive circuit can be integrated into a gate-on-array (GOA) circuit, which can be formed directly in the array substrate of the display panel.SUMMARY

[0003] In one aspect, the present disclosure provides a scan circuit, comprising a plurality of scan units; wherein a respective scan unit of the plurality of scan units comprises an input subcircuit configured to control voltages of a second node in response at least in part to a signal provided to an input terminal; and an output subcircuit configured to supply a high voltage signal or a low voltage signal to an output terminal; wherein at least one of subcircuits of the respective scan unit comprises an anti-leakage switch; wherein the anti-leakage switch comprises a first electrode and a second electrode; and the anti-leakage switch is configured to receive a first gate control signal, a second gate control signal, a first gate voltage adjustment signal, and a second gate voltage adjustment signal.

[0004] Optionally, the anti-leakage switch comprises a first anti-leakage transistor, a second anti-leakage transistor, and a third anti-leakage transistor; wherein the first anti-leakage transistor is a double gate transistor comprising a first gate and a second gate, the first gate being configured to receive the first gate control signal, the second gate being configured to receive an adjusted second gate control signal, and the first anti-leakage transistor comprising the first electrode and the second electrode; the adjusted second gate control signal is controlled by the second anti-leakage transistor and the third anti-leakage transistor; the second anti-leakage transistor comprises a gate electrode configured to receive the first gate control signal, a first electrode configured to receive the first gate voltage adjustment signal, and a second electrode coupled to the second gate of the first anti-leakage transistor; and the third anti-leakage transistor comprises a gate electrode configured to receive the second gate control signal, a first electrode configured to receive the second gate  voltage adjustment signal, and a second electrode coupled to the second gate of the first anti-leakage transistor.

[0005] Optionally, the second anti-leakage transistor is a double gate transistor, and the third anti-leakage transistor is a double gate transistor.

[0006] Optionally, the anti-leakage switch comprises a first anti-leakage transistor; wherein the first anti-leakage transistor is a double gate transistor comprising a first gate and a second gate, the first gate being configured to receive the first gate control signal, the second gate being configured to receive the second gate control signal, and the first anti-leakage transistor comprising the first electrode and the second electrode.

[0007] Optionally, the anti-leakage switch comprises a first anti-leakage transistor and a second anti-leakage transistor; wherein gate electrodes of the first anti-leakage transistor and the second anti-leakage transistor are configured to receive the first gate control signal; the first anti-leakage transistor comprises the first electrode; a second electrode of the first anti-leakage transistor is coupled to a first electrode of the second anti-leakage transistor; and the second anti-leakage transistor comprises the second electrode.

[0008] Optionally, the input subcircuit comprises an anti-leakage switch.

[0009] Optionally, the scan circuit further comprises at least one of a stabilizing subcircuit configured to stabilize voltages at a first node and a fourth node; a first processing subcircuit configured to control connection or disconnection between the second node and the fourth node; and a second processing subcircuit configured to control connection or disconnection between the first node and the fourth node; wherein at least one of the input subcircuit, the output subcircuit, the stabilizing subcircuit, the first processing subcircuit, and the second processing subcircuit comprises an anti-leakage switch.

[0010] Optionally, the input subcircuit comprises a first transistor coupled between the input terminal and the second node; the first processing subcircuit comprises an eighth transistor coupled between the second node and the fourth node; the stabilizing subcircuit comprises a second transistor coupled between a voltage supply terminal and the first node, a third transistor coupled between the first node and a first power supply terminal, and a ninth transistor coupled between the first power supply terminal and a gate electrode of the third transistor and the second node; and the first transistor, the eighth transistor, the second transistor, the third transistor, and the ninth transistor are double gate transistors.

[0011] Optionally, the scan circuit further comprises a second output subcircuit and a third processing subcircuit; wherein the output subcircuit is configured to supply a high voltage signal or a low voltage signal to the output terminal as a gate driving signal; the second output subcircuit is configured to supply a high voltage signal or a low voltage signal to a  second output terminal as a carry signal; and the third processing subcircuit is configured to control connection or disconnection between the second node and a sixth node; wherein at least one of the input subcircuit, the output subcircuit, the second output subcircuit, the stabilizing subcircuit, the first processing subcircuit, the second processing subcircuit, and the third processing subcircuit comprises an anti-leakage switch.

[0012] Optionally, the input subcircuit comprises a first transistor coupled between the input terminal and the second node; the first processing subcircuit comprises an eighth transistor coupled between the second node and the fourth node; the stabilizing subcircuit comprises a second transistor coupled between a voltage supply terminal and the first node, a third transistor coupled between the first node and a first power supply terminal, and a ninth transistor coupled between the first power supply terminal and a gate electrode of the third transistor and the second node; the third processing subcircuit comprises a twelfth transistor coupled between the sixth node and the second node; the second output subcircuit comprises a tenth transistor coupled between a second clock signal terminal and the second output terminal, and an eleventh transistor coupled between the second output terminal and the first power supply terminal; and the first transistor, the eighth transistor, the second transistor, the third transistor, the ninth transistor, the tenth transistor, the eleventh transistor, and the twelfth transistor are double gate transistors.

[0013] In another aspect, the present disclosure provides a scan circuit, comprising a plurality of scan units; wherein a respective scan unit of the plurality of scan units comprises an input subcircuit configured to control voltages of a second node in response at least in part to a signal provided to an input terminal; and an output subcircuit configured to supply a high voltage signal or a low voltage signal to an output terminal; wherein at least one of subcircuits of the respective scan unit comprises an anti-leakage switch; wherein the anti-leakage switch comprises a first electrode and a second electrode; and the anti-leakage switch is configured to receive a first gate control signal, a leakage reduction compensation signal, and a compensation control signal.

[0014] Optionally, the anti-leakage switch comprises a first anti-leakage transistor, a second anti-leakage transistor, and a third anti-leakage transistor; gate electrodes of the first anti-leakage transistor and the second anti-leakage transistor are configured to receive the first gate control signal; the first anti-leakage transistor comprises the first electrode; a second electrode of the first anti-leakage transistor is coupled to a first electrode of the second anti-leakage transistor; and the second anti-leakage transistor comprises the second electrode.

[0015] Optionally, the input subcircuit comprises an anti-leakage switch.

[0016] Optionally, the scan circuit further comprises at least one of a stabilizing subcircuit configured to stabilize voltages at a first node and a fourth node; a first processing subcircuit  configured to control connection or disconnection between the second node and the fourth node; and a second processing subcircuit configured to control connection or disconnection between the first node and the fourth node; wherein at least one of the input subcircuit, the output subcircuit, the stabilizing subcircuit, the first processing subcircuit, and the second processing subcircuit comprises an anti-leakage switch.

[0017] Optionally, the input subcircuit comprises a first transistor that is a double gate transistor coupled between the input terminal and the second node; and a tenth transistor coupled between an intermediate node of the first transistor and a second power supply terminal; wherein the stabilizing subcircuit comprises a second transistor that is a double gate transistor coupled between a voltage supply terminal and a first node; an eleventh transistor coupled between an intermediate node of the second transistor and a first power supply terminal; a third transistor that is a double gate transistor coupled between the first node and the first power supply terminal; a twelfth transistor coupled between an intermediate node of the third transistor and the voltage supply terminal; a ninth transistor that is a double gate transistor coupled between the first power supply terminal and a gate electrode of the third transistor and the second node; and a fourteenth transistor coupled between an intermediate node of the ninth transistor and the second power supply terminal.

[0018] Optionally, the scan circuit further comprises a second output subcircuit; wherein the output subcircuit is configured to supply a high voltage signal or a low voltage signal to the output terminal as a gate driving signal; and the second output subcircuit is configured to supply a high voltage signal or a low voltage signal to a second output terminal as a carry signal; wherein at least one of the input subcircuit, the output subcircuit, the second output subcircuit, the stabilizing subcircuit, the first processing subcircuit, and the second processing subcircuit comprises an anti-leakage switch.

[0019] Optionally, the input subcircuit comprises a first transistor that is a double gate transistor coupled between the input terminal and the second node; and a tenth transistor coupled between an intermediate node of the first transistor and a second power supply terminal; wherein the stabilizing subcircuit comprises a second transistor that is a double gate transistor coupled between a voltage supply terminal and a first node; an eleventh transistor coupled between an intermediate node of the second transistor and a first power supply terminal; a third transistor that is a double gate transistor coupled between the first node and the first power supply terminal; a twelfth transistor coupled between an intermediate node of the third transistor and the voltage supply terminal; a ninth transistor that is a double gate transistor coupled between the first power supply terminal and a gate electrode of the third transistor and the second node; and a fourteenth transistor coupled between an intermediate node of the ninth transistor and the second power supply terminal; wherein the second output subcircuit comprises a fifteenth transistor that is a double gate transistor coupled between a  second clock signal terminal and a second output terminal; a seventeenth transistor coupled between an intermediate node of the fifteenth transistor and the first power supply terminal; a sixteenth transistor that is a double gate transistor coupled between the second output terminal and the first power supply terminal; and an eighteenth transistor coupled between an intermediate node of the sixteenth transistor and the second power supply terminal.

[0020] Optionally, the scan circuit further comprises a second output subcircuit; wherein the output subcircuit is configured to supply a high voltage signal or a low voltage signal to the output terminal as a gate driving signal; and the second output subcircuit is configured to supply a high voltage signal or a low voltage signal to a second output terminal as a carry signal; wherein the output subcircuit comprises a fourth transistor coupled between a third clock signal terminal and the output terminal; a fifth transistor coupled between the output terminal and a first power supply terminal; and a fifteenth transistor coupled between the output terminal and the first power supply terminal; wherein the second output subcircuit comprises a twelfth transistor coupled between the third clock signal terminal and the second output terminal; a thirteenth transistor coupled between the second output terminal and the third power supply terminal; and a fourteenth transistor coupled between the second output terminal and the third power supply terminal.

[0021] Optionally, the scan circuit further comprises a stabilizing subcircuit configured to stabilize voltages at a first node and a fourth node; wherein the stabilizing subcircuit comprises a second transistor that is a double gate transistor coupled between a third power supply terminal and a second node; an eighth transistor that is a double gate transistor coupled between the third power supply terminal and the second node; an eleventh transistor that is a double gate transistor coupled between the third power supply terminal and the second node; and a twelfth transistor that is a double gate transistor coupled between the third power supply terminal and the first node.

[0022] In another aspect, the present disclosure provides a display apparatus, comprising a display panel, and the scan circuit described herein.

[0023] BRIEF DESCRIPTION OF THE FIGURES

[0024] The following drawings are merely examples for illustrative purposes according to various disclosed embodiments and are not intended to limit the scope of the present invention.

[0025] FIG. 1 is a circuit diagram of a respective scan unit of a scan circuit in some embodiments according to the present disclosure.

[0026] FIG. 2 is a timing diagram illustrating an operation of the respective scan unit illustrated in FIG. 1.

[0027] FIG. 3 is a circuit diagram of a respective scan unit of a scan circuit in some embodiments according to the present disclosure.

[0028] FIG. 4 is a circuit diagram of a respective scan unit of a scan circuit in some embodiments according to the present disclosure.

[0029] FIG. 5 is a circuit diagram of a respective scan unit of a scan circuit in some embodiments according to the present disclosure.

[0030] FIG. 6 is a schematic diagram of an anti-leakage switch in some embodiments according to the present disclosure.

[0031] FIG. 7 is a circuit diagram of an anti-leakage switch in some embodiments according to the present disclosure.

[0032] FIG. 8 is a schematic diagram of a first anti-leakage transistor in some embodiments according to the present disclosure.

[0033] FIG. 9 shows a correlation between a driving current of a first anti-leakage transistor and a combination of a first gate control signal and an adjusted second gate control signal.

[0034] FIG. 10 is a circuit diagram of an anti-leakage switch in some embodiments according to the present disclosure.

[0035] FIG. 11 is a circuit diagram of an anti-leakage switch in some embodiments according to the present disclosure.

[0036] FIG. 12 is a circuit diagram of an anti-leakage switch in some embodiments according to the present disclosure.

[0037] FIG. 13 is a circuit diagram of a respective scan unit of a scan circuit in some embodiments according to the present disclosure.

[0038] FIG. 14 is a circuit diagram of a respective scan unit of a scan circuit in some embodiments according to the present disclosure.

[0039] FIG. 15 is a schematic diagram of an anti-leakage switch in some embodiments according to the present disclosure.

[0040] FIG. 16 is a circuit diagram of an anti-leakage switch in some embodiments according to the present disclosure.

[0041] FIG. 17 is a circuit diagram of a respective scan unit of a scan circuit in some embodiments according to the present disclosure.

[0042] FIG. 18 is a circuit diagram of a respective scan unit of a scan circuit in some embodiments according to the present disclosure.

[0043] FIG. 19 is a circuit diagram of a respective scan unit of a scan circuit in some embodiments according to the present disclosure.

[0044] FIG. 20 is a circuit diagram of a respective scan unit of a scan circuit in some embodiments according to the present disclosure.

[0045] FIG. 21 is a circuit diagram of a respective scan unit of a scan circuit in some embodiments according to the present disclosure.

[0046] FIG. 22 is a circuit diagram of a respective scan unit of a scan circuit in some embodiments according to the present disclosure.

[0047] FIG. 23 is a circuit diagram of a respective scan unit of a scan circuit in some embodiments according to the present disclosure.

[0048] FIG. 24 is a circuit diagram of a respective scan unit of a scan circuit in some embodiments according to the present disclosure.DETAILED DESCRIPTION

[0049] The disclosure will now be described more specifically with reference to the following embodiments. It is to be noted that the following descriptions of some embodiments are presented herein for purpose of illustration and description only. It is not intended to be exhaustive or to be limited to the precise form disclosed.

[0050] The present disclosure provides, inter alia, a scan circuit and a display apparatus that substantially obviate one or more of the problems due to limitations and disadvantages of the related art. In one aspect, the present disclosure provides a scan circuit. In some embodiments, the scan circuit includes a plurality of scan units. Optionally, a respective scan unit of the plurality of scan units comprises an input subcircuit configured to control voltages of a second node in response at least in part to a signal provided to an input terminal; and an output subcircuit configured to supply a high voltage signal or a low voltage signal to an output terminal. Optionally, at least one of subcircuits of the respective scan unit comprises an anti-leakage switch. Optionally, the anti-leakage switch comprises a first electrode and a second electrode. Optionally, the anti-leakage switch is configured to receive a first gate control signal, a second gate control signal, a first gate voltage adjustment signal, and a second gate voltage adjustment signal.

[0051] Various appropriate scan circuits may be used in the present disclosure. FIG. 1 is a circuit diagram of a respective scan unit of a scan circuit in some embodiments according to the present disclosure. Referring to FIG. 1, the respective scan unit in some embodiments  includes an input subcircuit ISC, an output subcircuit OSC, a first processing subcircuit PSC1, a second processing subcircuit PSC2, and a stabilizing subcircuit SSC. A respective scan unit may be configured to transmit control signals to one or more rows of subpixels. In one example, the respective scan unit is configured to transmit control signals to a single row of subpixels. In another example, the respective scan unit is configured to transmit control signals to two or more rows of subpixels.

[0052] In some embodiments, the output subcircuit OSC is configured to supply a high voltage signal or a low voltage signal to an output terminal OUT. In some embodiments, the output subcircuit OSC is configured to supply the voltage of a high voltage portion of a signal from a second clock signal terminal CB or a low voltage signal from a first power supply terminal VGL to an output terminal OUT in response to voltages of a fourth node PU_out and a first node PD. Optionally, the output subcircuit OSC includes a fourth transistor T4, a fifth transistor T5, and a first capacitor C1. In alternative embodiments, the output subcircuit OSC further includes an additional capacitor coupled between the output terminal OUT and the first node PD.

[0053] The fifth transistor T5 is coupled between the second clock signal terminal CB and the output terminal OUT. A gate electrode of the fifth transistor T5 is coupled to the fourth node PU_out. The fifth transistor T5 may be turned on or off depending on the voltage of the fourth node PU_out. Optionally, when the fifth transistor T5 is turned on, the high voltage portion of the signal from the second clock signal terminal CB is provided to the output terminal OUT, which may be transmitted to an n-th gate line and used as a gate driving signal having a gate-on level.

[0054] The fourth transistor T4 is coupled between the output terminal OUT and the first power supply terminal VGL. A gate electrode of the fourth transistor T4 is coupled to the first node PD. The fourth transistor T4 may be turned on or off depending on the voltage of the first node PD. Optionally, when the fourth transistor T4 is turned on, the voltage from the first power supply terminal VGL is provided to the output terminal OUT, which may be provided to an n-th gate line and used as a gate driving signal having a gate-off level. In one example, when the gate driving signal has a gate-off level, it may be understood that the gate driving signal is not provided.

[0055] The first capacitor C1 is coupled between the output terminal OUT and the fourth node PU_out.

[0056] In some embodiments, the input subcircuit ISC is configured to control the voltages of a second node PU_in in response to signals provided to an input terminal STV and a first clock signal terminal CK, respectively. Optionally, the input subcircuit ISC includes a first transistor T1.

[0057] The first transistor T1 is coupled between the input terminal STV and the second node PU_in. A gate electrode of the first transistor T1 is coupled to the first clock signal terminal CK. When an effective voltage of a first clock signal is provided to the first clock signal terminal CK, the first transistor T1 is turned on to electrically couple the input terminal STV with the second node PU_in. When an ineffective voltage of a first clock signal is provided to the first clock signal terminal CK, the first transistor T1 is turned off.

[0058] In some embodiments, the stabilizing subcircuit SSC is configured to stabilize voltages at the first node PD and the fourth node PU_out. Optionally, the stabilizing subcircuit SSC includes a second transistor T2, a third transistor T3, a ninth transistor T9, and a tenth transistor T10.

[0059] The second transistor T2 is coupled between a voltage supply terminal VDD and a third node PD_c. A gate electrode of the second transistor T2 is coupled to the first clock signal terminal CK. When an effective voltage of a first clock signal is provided to the first clock signal terminal CK, the second transistor T2 is turned on to electrically couple the voltage supply terminal VDD with the third node PD_c. When an ineffective voltage of a first clock signal is provided to the first clock signal terminal CK, the second transistor T2 is turned off.

[0060] The third transistor T3 is coupled between the third node PD_c and the first power supply terminal VGL. A gate electrode of the third transistor T3 is coupled to the second node PU_in. The third transistor T3 may be turned on or off depending on the voltage of the second node PU_in. Optionally, when the third transistor T3 is turned on, the voltage of a signal from the first power supply terminal VGL may be provided to the third node PD_c.

[0061] The ninth transistor T9 is coupled between a voltage supply terminal VDD and the first node PD. A gate electrode of the ninth transistor T9 is coupled to the third node PD_c. The ninth transistor T9 may be turned on or off depending on the voltage of the third node PD_c. Optionally, when the ninth transistor T9 is turned on, the voltage of a signal from the voltage supply terminal VDD may be provided to the first node PD.

[0062] The tenth transistor T10 is coupled between the first node PD and the first power supply terminal VGL. A gate electrode of the tenth transistor T10 is coupled to the second node PU_in. The tenth transistor T10 may be turned on or off depending on the voltage of the second node PU_in. Optionally, when the tenth transistor T10 is turned on, the voltage of a signal from the first power supply terminal VGL may be provided to the first node PD.

[0063] In some embodiments, the first processing subcircuit PSC1 is configured to control connection or disconnection between the second node PU_in and the fourth node PU_out. Optionally, the first processing subcircuit PSC1 includes an eighth transistor T8.

[0064] The eighth transistor T8 is coupled between the second node PU_in and the fourth node PU_out. A gate electrode of the eighth transistor T8 is coupled to the first clock signal terminal CK. When an effective voltage of a first clock signal is provided to the first clock signal terminal CK, the eighth transistor T8 is turned on to electrically couple the second node PU_in and the fourth node PU_out. When an ineffective voltage of a first clock signal is provided to the first clock signal terminal CK, the eighth transistor T8 is turned off.

[0065] In some embodiments, the second processing subcircuit PSC2 is configured to control connection or disconnection between the first node PD and the fourth node PU_out. Optionally, the second processing subcircuit PSC2 includes a sixth transistor T6 and a seventh transistor T7.

[0066] The sixth transistor T6 is coupled between the first power supply terminal VGL and a fifth node PU_f. A gate electrode of the sixth transistor T6 is coupled to the first node PD. The sixth transistor T6 may be turned on or off depending on the voltage of the first node PD. Optionally, when the sixth transistor T6 is turned on, the voltage of a signal from the first power supply terminal VGL is provided to the fifth node PU_f.

[0067] The seventh transistor T7 is coupled between the fifth node PU_f and the fourth node PU_out. A gate electrode of the seventh transistor T7 is coupled to the second clock signal terminal CB. When an effective voltage of a second clock signal is provided to the second clock signal terminal CB, the seventh transistor T7 is turned on to electrically couple the fifth node PU_f and the fourth node PU_out. When an ineffective voltage of a second clock signal is provided to the second clock signal terminal CB, the seventh transistor T7 is turned off.

[0068] In alternative embodiments, the gate electrode of the eighth transistor T8 is coupled to a second power supply terminal VGH. The first power supply terminal VGL is configured to transmit a first power supply signal, the second power supply terminal VGH is configured to transmit a second power supply signal, the second power supply signal has a voltage level higher than the first power supply signal. The voltage supply terminal VDD is configured to transmit a voltage supply signal, the voltage supply signal has a voltage level higher than the first power supply signal. In one example, the second power supply signal provided to the second power supply terminal VGH is configured to turn on the eighth transistor T8 constantly.

[0069] In alternative embodiments, the gate electrode of the second transistor T2 is coupled to the second clock signal terminal CB. When an effective voltage of a second clock signal is provided to the second clock signal terminal CB, the second transistor T2 is turned on to electrically couple the voltage supply terminal VDD with the third node PD_c. When an  ineffective voltage of a second clock signal is provided to the second clock signal terminal CB, the second transistor T2 is turned off.

[0070] In alternative embodiments, the gate electrode of the second transistor T2 is coupled to the voltage supply terminal VDD. The second transistor T2 is turned on by a voltage supply signal provided by the voltage supply terminal VDD constantly.

[0071] The present disclosure may be implemented in scan circuits having transistors of various types, including a scan circuit having p-type transistors, a scan circuit having n-type transistors, and a scan circuit having one or more p-type transistors and one or more n-type transistors. For a p-type transistor, an effective control signal (e.g., a turn-on control signal) is a low voltage signal, and an ineffective control signal (e.g., a turn-off control signal) is a high voltage signal. For an n-type transistor, an effective control signal (e.g., a turn-on control signal) is a high voltage signal, and an ineffective control signal (e.g., a turn-off control signal) is a low voltage signal.

[0072] In some embodiments, referring to FIG. 1, each of the first to tenth transistors T1 to T10 may be formed of an n-type transistor such as a metal oxide transistor. In some embodiments, the gate-on voltage of the first to tenth transistors T1 to T10 may be set to a high level, and the gate-off voltage thereof may be set to a low level. In alternative embodiments, each of the first to tenth transistors T1 to T10 may be formed of a p-type transistor. In some embodiments, the gate-on voltage of the first to tenth transistors T1 to T10 may be set to a low level, and the gate-off voltage thereof may be set to a high level.

[0073] FIG. 2 is a timing diagram illustrating an operation of the respective scan unit illustrated in FIG. 1. Referring to FIG. 2, the operation of the respective scan unit in some embodiments includes a first period t1, a second period t2, a third period t3, a fourth period t4, and a fifth period t5. The timing diagram depicts a scan circuit in which the first to tenth transistors T1 to T10 are n-type transistors.

[0074] In some embodiments, during a first period t1, a first clock signal is provided to the first clock signal terminal CK. The first transistor T1, the second transistor T2, and the eighth transistor T8 are turned on. Furthermore, during the first period t1, a low voltage portion of a second clock signal is provided to the second clock signal terminal CB, the seventh transistor T7 is turned off.

[0075] In some embodiments, during the first period t1, a start signal or an output signal from an output terminal of the previous scan unit is provided to the input terminal STV, and the start signal or the output signal from an output terminal of the previous scan unit has a high level. The second node PU_in and the fourth node PU_out are set to a high voltage, turning on the third transistor T3, the tenth transistor T10, and the fifth transistor T5.

[0076] In some embodiments, during the first period t1, the second transistor T2 and the third transistor T3 are turned on. The second transistor T2 has a first ratio of channel width to channel length, the third transistor T3 has a second ratio of channel width to channel length. To ensure that the third node PD_c and the first node PD are set to a low voltage when the second transistor T2 and the third transistor T3 are turned on, a ratio of the first ratio to the second ratio is in a range of 1: 1 to 1: 10, e.g., 1: 1 to 1: 2, 1: 2 to 1: 3, 1: 3 to 1: 4, 1: 4 to 1: 5, 1: 5 to 1: 6, 1: 6 to 1: 7, 1: 7 to 1: 8, 1: 8 to 1: 9, or 1: 9 to 1: 10.

[0077] In some embodiments, the ninth transistor T9 has a third ratio of channel width to channel length, the tenth transistor T10 has a fourth ratio of channel width to channel length. In some embodiments, a ratio of the third ratio to the fourth ratio is in a range of 1: 1 to 1: 10, e.g., 1: 1 to 1: 2, 1: 2 to 1: 3, 1: 3 to 1: 4, 1: 4 to 1: 5, 1: 5 to 1: 6, 1: 6 to 1: 7, 1: 7 to 1: 8, 1: 8 to 1: 9, or 1: 9 to 1: 10.

[0078] During the first period t1, the fourth transistor T4 is turned off, and the fifth transistor T5 is turned on. The output terminal OUT is configured to output a low voltage of the second clock signal provided by the second clock signal terminal CB. The sixth transistor T6 is turned off, the fifth node PU_f maintains a low voltage.

[0079] In some embodiments, during the second period t2, the start signal or the output signal from an output terminal of the previous scan unit is provided to the input terminal STV, and the start signal or the output signal from an output terminal of the previous scan unit has a low level.

[0080] During the second period t2, a low voltage portion of a first clock signal is provided to the first clock signal terminal CK. The first transistor T1, the second transistor T2, and the eighth transistor T8 are turned off. A second clock signal is provided to the second clock signal terminal CB, the seventh transistor T7 is turned on. The second node PU_in and the fourth node PU_out maintain a high voltage, and the third transistor T3, the tenth transistor T10, and the fifth transistor T5 remain turned on.

[0081] During the second period t2, the second transistor T2 is turned off, the third node PD_c and the first node PD maintain a low voltage, ensuring that the fourth transistor T4 and the sixth transistor T6 are turned off.

[0082] During the second period t2, the fourth transistor T4 is turned off, and the fifth transistor T5 is turned on. The output terminal OUT is configured to output a high voltage of the second clock signal provided by the second clock signal terminal CB. By having the second transistor T2 turned off, the risk of leakage through the fourth transistor T4 can be prevented, which is conducive to maintaining the high voltage in the output terminal OUT.

[0083] In some embodiments, during a third period t3, a first clock signal is provided to the first clock signal terminal CK. The first transistor T1, the second transistor T2, and the eighth transistor T8 are turned on. Furthermore, during the third period t3, a low voltage portion of a second clock signal is provided to the second clock signal terminal CB, the seventh transistor T7 is turned off.

[0084] In some embodiments, during the third period t3, the start signal or the output signal from the output terminal of the previous scan unit is provided to the input terminal STV, and the start signal or the output signal from an output terminal of the previous scan unit has a low level. The second node PU_in and the fourth node PU_out are set to a low voltage, turning off the third transistor T3, the tenth transistor T10, and the fifth transistor T5.

[0085] During the third period t3, the first clock signal provided to the first clock signal terminal CK turns on the second transistor T2, allowing the voltage supply signal from the voltage supply terminal VDD pass through the second transistor T2 to the third node PD_c. The third node PD_c is set to a high voltage, turning on the ninth transistor T9. When the ninth transistor T9 is turned on, the voltage supply signal from the voltage supply terminal VDD pass through the ninth transistor T9 to the first node PD, setting the first node PD to a high voltage. The fourth transistor T4 and the sixth transistor T6 are turned on. When the fourth transistor T4 and the sixth transistor T6 are turned on, a first power supply signal provided by the first power supply terminal VGL passes through the sixth transistor T6 and the seventh transistor T7, setting the fourth node PU_out to a low voltage; the first power supply signal provided by the first power supply terminal VGL passes through the fourth transistor T4, the output terminal OUT is configured to output a low voltage.

[0086] In alternative embodiments, the gate electrode of the second transistor T2 is coupled to the second clock signal terminal CB. The output terminal OUT is floating in a short period of time during the third period t3.

[0087] In alternative embodiments, the gate electrode of the second transistor T2 is coupled to the voltage supply terminal VDD. When the second clock signal is at a high level, the second transistor T2 is still turned on, the third node PD_c and the first node PD have a voltage level slightly higher than a voltage level of the first power supply signal provided by the first power supply terminal VGL. The leakage through the fourth transistor T4 increases, which is not conducive to maintaining the high voltage output through the output terminal OUT.

[0088] In some embodiments, during the fourth period t4, the start signal or the output signal from an output terminal of the previous scan unit is provided to the input terminal STV, and the start signal or the output signal from an output terminal of the previous scan unit has a low level.

[0089] During the fourth period t4, a low voltage portion of a first clock signal is provided to the first clock signal terminal CK. The first transistor T1, the second transistor T2, and the eighth transistor T8 are turned off. A second clock signal is provided to the second clock signal terminal CB, the seventh transistor T7 is turned on. The second node PU_in and the fourth node PU_out maintain a low voltage from the third period t3, and the third transistor T3, the tenth transistor T10, and the fifth transistor T5 remain turned off.

[0090] During the fourth period t4, the second transistor T2 is turned off, the third node PD_c and the first node PD maintain a high voltage from the third period t3, ensuring that the fourth transistor T4 and the sixth transistor T6 are turned on. When the fourth transistor T4 and the sixth transistor T6 are turned on, a first power supply signal provided by the first power supply terminal VGL passes through the sixth transistor T6 and the seventh transistor T7, setting the fourth node PU_out to a low voltage; the first power supply signal provided by the first power supply terminal VGL passes through the fourth transistor T4, the output terminal OUT is configured to output a low voltage.

[0091] In some embodiments, during a fifth period t5, a first clock signal is provided to the first clock signal terminal CK. The first transistor T1, the second transistor T2, and the eighth transistor T8 are turned on. Furthermore, during the fifth period t5, a low voltage portion of a second clock signal is provided to the second clock signal terminal CB, the seventh transistor T7 is turned off.

[0092] In some embodiments, during the fifth period t5, the start signal or the output signal from the output terminal of the previous scan unit is provided to the input terminal STV, and the start signal or the output signal from an output terminal of the previous scan unit has a low level. The second node PU_in and the fourth node PU_out are set to a low voltage, turning off the third transistor T3, the tenth transistor T10, and the fifth transistor T5.

[0093] During the fifth period t5, the first clock signal provided to the first clock signal terminal CK turns on the second transistor T2, allowing the voltage supply signal from the voltage supply terminal VDD pass through the second transistor T2 to the third node PD_c. The third node PD_c is set to a high voltage, turning on the ninth transistor T9. When the ninth transistor T9 is turned on, the voltage supply signal from the voltage supply terminal VDD pass through the ninth transistor T9 to the first node PD, setting the first node PD to a high voltage. The fourth transistor T4 and the sixth transistor T6 are turned on. When the fourth transistor T4 and the sixth transistor T6 are turned on, a first power supply signal provided by the first power supply terminal VGL passes through the sixth transistor T6 and the seventh transistor T7, setting the fourth node PU_out to a low voltage; the first power supply signal provided by the first power supply terminal VGL passes through the fourth transistor T4, the output terminal OUT is configured to output a low voltage.

[0094] Subsequent to the fifth period t5 and in the reminder of the frame of image, the second node PU_in and the fourth node PU_out maintain a low voltage as long as the start signal or the output signal from an output terminal of the previous scan unit has a low level, regardless which clock signals are received at the first clock signal terminal CK and the second clock signal terminal CB. The first node PD maintains a high voltage. The output terminal OUT is configured to output a low voltage until next frame of image.

[0095] FIG. 3 is a circuit diagram of a respective scan unit of a scan circuit in some embodiments according to the present disclosure. Referring to FIG. 3, the respective scan unit in some embodiments includes an input subcircuit ISC, an output subcircuit OSC, a first processing subcircuit PSC1, a second processing subcircuit PSC2, and a stabilizing subcircuit SSC. A respective scan unit may be configured to transmit control signals to one or more rows of subpixels. In one example, the respective scan unit is configured to transmit control signals to a single row of subpixels. In another example, the respective scan unit is configured to transmit control signals to two or more rows of subpixels.

[0096] In some embodiments, the output subcircuit OSC is configured to supply the voltage of a high voltage portion of a signal from a second clock signal terminal CB or a low voltage signal from a first power supply terminal VGL to an output terminal OUT in response to voltages of a fourth node PU_out and a first node PD. Optionally, the output subcircuit OSC includes a fourth transistor T4, a fifth transistor T5, and a first capacitor C1.

[0097] The fifth transistor T5 is coupled between the second clock signal terminal CB and the output terminal OUT. A gate electrode of the fifth transistor T5 is coupled to the fourth node PU_out. The fifth transistor T5 may be turned on or off depending on the voltage of the fourth node PU_out. Optionally, when the fifth transistor T5 is turned on, the high voltage portion of the signal from the second clock signal terminal CB is provided to the output terminal OUT, which may be transmitted to an n-th gate line and used as a gate driving signal having a gate-on level.

[0098] The fourth transistor T4 is coupled between the output terminal OUT and the first power supply terminal VGL. A gate electrode of the fourth transistor T4 is coupled to the first node PD. The fourth transistor T4 may be turned on or off depending on the voltage of the first node PD. Optionally, when the fourth transistor T4 is turned on, the voltage from the first power supply terminal VGL is provided to the output terminal OUT, which may be provided to an n-th gate line and used as a gate driving signal having a gate-off level. In one example, when the gate driving signal has a gate-off level, it may be understood that the gate driving signal is not provided.

[0099] The first capacitor C1 is coupled between the output terminal OUT and the fourth node PU_out.

[0100] In some embodiments, the input subcircuit ISC is configured to control the voltages of a second node PU_in in response to signals provided to an input terminal STV and a first clock signal terminal CK, respectively. Optionally, the input subcircuit ISC includes a first transistor T1.

[0101] The first transistor T1 is coupled between the input terminal STV and the second node PU_in. A gate electrode of the first transistor T1 is coupled to the first clock signal terminal CK. When an effective voltage of a first clock signal is provided to the first clock signal terminal CK, the first transistor T1 is turned on to electrically couple the input terminal STV with the second node PU_in. When an ineffective voltage of a first clock signal is provided to the first clock signal terminal CK, the first transistor T1 is turned off.

[0102] In some embodiments, the stabilizing subcircuit SSC is configured to stabilize voltages at the first node PD and the fourth node PU_out. Optionally, the stabilizing subcircuit SSC includes a second transistor T2 and a third transistor T3.

[0103] The second transistor T2 is coupled between a voltage supply terminal VDD and the first node PD. A gate electrode of the second transistor T2 is coupled to the first clock signal terminal CK. When an effective voltage of a first clock signal is provided to the first clock signal terminal CK, the second transistor T2 is turned on to electrically couple the voltage supply terminal VDD with the first node PD. When an ineffective voltage of a first clock signal is provided to the first clock signal terminal CK, the second transistor T2 is turned off.

[0104] The third transistor T3 is coupled between the first node PD and the first power supply terminal VGL. A gate electrode of the third transistor T3 is coupled to the second node PU_in. The third transistor T3 may be turned on or off depending on the voltage of the second node PU_in. Optionally, when the third transistor T3 is turned on, the voltage of a signal from the first power supply terminal VGL may be provided to the first node PD.

[0105] In some embodiments, the first processing subcircuit PSC1 is configured to control connection or disconnection between the second node PU_in and the fourth node PU_out. Optionally, the first processing subcircuit PSC1 includes an eighth transistor T8.

[0106] The eighth transistor T8 is coupled between the second node PU_in and the fourth node PU_out. A gate electrode of the eighth transistor T8 is coupled to the first clock signal terminal CK. When an effective voltage of a first clock signal is provided to the first clock signal terminal CK, the eighth transistor T8 is turned on to electrically couple the second node PU_in and the fourth node PU_out. When an ineffective voltage of a first clock signal is provided to the first clock signal terminal CK, the eighth transistor T8 is turned off.

[0107] In some embodiments, the second processing subcircuit PSC2 is configured to control connection or disconnection between the first node PD and the fourth node PU_out.  Optionally, the second processing subcircuit PSC2 includes a sixth transistor T6 and a seventh transistor T7.

[0108] The sixth transistor T6 is coupled between the first power supply terminal VGL and a fifth node PU_f. A gate electrode of the sixth transistor T6 is coupled to the first node PD. The sixth transistor T6 may be turned on or off depending on the voltage of the first node PD. Optionally, when the sixth transistor T6 is turned on, the voltage of a signal from the first power supply terminal VGL is provided to the fifth node PU_f.

[0109] The seventh transistor T7 is coupled between the fifth node PU_f and the fourth node PU_out. A gate electrode of the seventh transistor T7 is coupled to the second clock signal terminal CB. When an effective voltage of a second clock signal is provided to the second clock signal terminal CB, the seventh transistor T7 is turned on to electrically couple the fifth node PU_f and the fourth node PU_out. When an ineffective voltage of a second clock signal is provided to the second clock signal terminal CB, the seventh transistor T7 is turned off.

[0110] In alternative embodiments, the gate electrode of the eighth transistor T8 is coupled to a second power supply terminal VGH. In one example, the second power supply signal provided to the second power supply terminal VGH is configured to turn on the eighth transistor T8 constantly.

[0111] In alternative embodiments, the gate electrode of the second transistor T2 is coupled to the second clock signal terminal CB. When an effective voltage of a second clock signal is provided to the second clock signal terminal CB, the second transistor T2 is turned on to electrically couple the voltage supply terminal VDD with the first node PD. When an ineffective voltage of a second clock signal is provided to the second clock signal terminal CB, the second transistor T2 is turned off.

[0112] In alternative embodiments, the gate electrode of the second transistor T2 is coupled to the voltage supply terminal VDD. The second transistor T2 is turned on by a voltage supply signal provided by the voltage supply terminal VDD constantly.

[0113] The present disclosure may be implemented in scan circuits having transistors of various types, including a scan circuit having p-type transistors, a scan circuit having n-type transistors, and a scan circuit having one or more p-type transistors and one or more n-type transistors. For a p-type transistor, an effective control signal (e.g., a turn-on control signal) is a low voltage signal, and an ineffective control signal (e.g., a turn-off control signal) is a high voltage signal. For an n-type transistor, an effective control signal (e.g., a turn-on control signal) is a high voltage signal, and an ineffective control signal (e.g., a turn-off control signal) is a low voltage signal.

[0114] In some embodiments, referring to FIG. 3, each of the first to eighth transistors T1 to T8 may be formed of an n-type transistor such as a metal oxide transistor. In some embodiments, the gate-on voltage of the first to eighth transistors T1 to T8 may be set to a high level, and the gate-off voltage thereof may be set to a low level. In alternative embodiments, each of the first to eighth transistors T1 to T8 may be formed of a p-type transistor. In some embodiments, the gate-on voltage of the first to eighth transistors T1 to T8 may be set to a low level, and the gate-off voltage thereof may be set to a high level.

[0115] In the scan unit depicted in FIG. 3, the first node PD is coupled to the second electrodes of the second transistor T2 and the third transistor T3. When both the second transistor T2 and the third transistor T3 are turned on, the voltage level at the first node PD is slightly higher than the voltage level of the first power supply signal from the first power supply terminal VGL. The inventors of the present disclosure discover that, it is conducive to maintaining a low voltage level at the first node PD to increase channel width to channel length ratio of the third transistor T3.

[0116] In some embodiments, the second transistor T2 has a first ratio of channel width to channel length, the third transistor T3 has a second ratio of channel width to channel length. In some embodiments, a ratio of the first ratio to the second ratio is in a range of 1: 1 to 1: 10, e.g., 1: 1 to 1: 2, 1: 2 to 1: 3, 1: 3 to 1: 4, 1: 4 to 1: 5, 1: 5 to 1: 6, 1: 6 to 1: 7, 1: 7 to 1: 8, 1: 8 to 1: 9, or 1: 9 to 1: 10.

[0117] FIG. 4 is a circuit diagram of a respective scan unit of a scan circuit in some embodiments according to the present disclosure. Referring to FIG. 4, the respective scan unit in some embodiments includes an input subcircuit ISC, an output subcircuit OSC, a first processing subcircuit PSC1, a second processing subcircuit PSC2, and a stabilizing subcircuit SSC. A respective scan unit may be configured to transmit control signals to one or more rows of subpixels. In one example, the respective scan unit is configured to transmit control signals to a single row of subpixels. In another example, the respective scan unit is configured to transmit control signals to two or more rows of subpixels.

[0118] In some embodiments, the output subcircuit OSC is configured to supply the voltage of a high voltage portion of a signal from a second clock signal terminal CB or a low voltage signal from a first power supply terminal VGL to an output terminal OUT in response to voltages of a fourth node PU_out and a first node PD. Optionally, the output subcircuit OSC includes a fourth transistor T4, a fifth transistor T5, and a first capacitor C1.

[0119] The fifth transistor T5 is coupled between the second clock signal terminal CB and the output terminal OUT. A gate electrode of the fifth transistor T5 is coupled to the fourth node PU_out. The fifth transistor T5 may be turned on or off depending on the voltage of the fourth node PU_out. Optionally, when the fifth transistor T5 is turned on, the high voltage  portion of the signal from the second clock signal terminal CB is provided to the output terminal OUT, which may be transmitted to an n-th gate line and used as a gate driving signal having a gate-on level.

[0120] The fourth transistor T4 is coupled between the output terminal OUT and the first power supply terminal VGL. A gate electrode of the fourth transistor T4 is coupled to the first node PD. The fourth transistor T4 may be turned on or off depending on the voltage of the first node PD. Optionally, when the fourth transistor T4 is turned on, the voltage from the first power supply terminal VGL is provided to the output terminal OUT, which may be provided to an n-th gate line and used as a gate driving signal having a gate-off level. In one example, when the gate driving signal has a gate-off level, it may be understood that the gate driving signal is not provided.

[0121] The first capacitor C1 is coupled between the output terminal OUT and the fourth node PU_out.

[0122] In some embodiments, the input subcircuit ISC is configured to control the voltages of a second node PU_in in response to signals provided to an input terminal STV and a first clock signal terminal CK, respectively. Optionally, the input subcircuit ISC includes a first transistor T1.

[0123] The first transistor T1 is coupled between the input terminal STV and the second node PU_in. A gate electrode of the first transistor T1 is coupled to the first clock signal terminal CK. When an effective voltage of a first clock signal is provided to the first clock signal terminal CK, the first transistor T1 is turned on to electrically couple the input terminal STV with the second node PU_in. When an ineffective voltage of a first clock signal is provided to the first clock signal terminal CK, the first transistor T1 is turned off.

[0124] In some embodiments, the stabilizing subcircuit SSC is configured to stabilize voltages at the first node PD and the fourth node PU_out. Optionally, the stabilizing subcircuit SSC includes a second transistor T2, a third transistor T3, and a ninth transistor T9.

[0125] The second transistor T2 is coupled between a voltage supply terminal VDD and the first node PD. A gate electrode of the second transistor T2 is coupled to the first clock signal terminal CK. When an effective voltage of a first clock signal is provided to the first clock signal terminal CK, the second transistor T2 is turned on to electrically couple the voltage supply terminal VDD with the first node PD. When an ineffective voltage of a first clock signal is provided to the first clock signal terminal CK, the second transistor T2 is turned off.

[0126] The third transistor T3 is coupled between the first node PD and the first power supply terminal VGL. A gate electrode of the third transistor T3 is coupled to the second node PU_in. The third transistor T3 may be turned on or off depending on the voltage of the  second node PU_in. Optionally, when the third transistor T3 is turned on, the voltage of a signal from the first power supply terminal VGL may be provided to the first node PD.

[0127] The ninth transistor T9 is coupled between the first power supply terminal VGL and the gate electrode of the third transistor T3. A gate electrode of the ninth transistor T9 is coupled to a reset control signal terminal T_rst. The ninth transistor T9 may be turned on or off depending on a voltage of a reset control signal provided by the reset control signal terminal T_rst. Optionally, when the ninth transistor T9 is turned on, the voltage of a signal from the first power supply terminal VGL may be provided to the gate electrode of the third transistor T3, resetting the gate electrode of the third transistor T3.

[0128] In some embodiments, the first processing subcircuit PSC1 is configured to control connection or disconnection between the second node PU_in and the fourth node PU_out. Optionally, the first processing subcircuit PSC1 includes an eighth transistor T8.

[0129] The eighth transistor T8 is coupled between the second node PU_in and the fourth node PU_out. In some embodiments, a gate electrode of the eighth transistor T8 is coupled to a second power supply terminal VGH. In one example, the second power supply signal provided to the second power supply terminal VGH is configured to turn on the eighth transistor T8 constantly.

[0130] In some embodiments, the second processing subcircuit PSC2 is configured to control connection or disconnection between the first node PD and the fourth node PU_out. Optionally, the second processing subcircuit PSC2 includes a sixth transistor T6 and a seventh transistor T7.

[0131] The sixth transistor T6 is coupled between the first power supply terminal VGL and a fifth node PU_f. A gate electrode of the sixth transistor T6 is coupled to the first node PD. The sixth transistor T6 may be turned on or off depending on the voltage of the first node PD. Optionally, when the sixth transistor T6 is turned on, the voltage of a signal from the first power supply terminal VGL is provided to the fifth node PU_f.

[0132] The seventh transistor T7 is coupled between the fifth node PU_f and the fourth node PU_out. A gate electrode of the seventh transistor T7 is coupled to the second clock signal terminal CB. When an effective voltage of a second clock signal is provided to the second clock signal terminal CB, the seventh transistor T7 is turned on to electrically couple the fifth node PU_f and the fourth node PU_out. When an ineffective voltage of a second clock signal is provided to the second clock signal terminal CB, the seventh transistor T7 is turned off.

[0133] In alternative embodiments, a gate electrode of the eighth transistor T8 is coupled to the first clock signal terminal CK. When an effective voltage of a first clock signal is  provided to the first clock signal terminal CK, the eighth transistor T8 is turned on to electrically couple the second node PU_in and the fourth node PU_out. When an ineffective voltage of a first clock signal is provided to the first clock signal terminal CK, the eighth transistor T8 is turned off.

[0134] In alternative embodiments, the gate electrode of the second transistor T2 is coupled to the voltage supply terminal VDD. The second transistor T2 is turned on by a voltage supply signal provided by the voltage supply terminal VDD constantly.

[0135] In alternative embodiments, the gate electrode of the second transistor T2 is coupled to the second clock signal terminal CB. When an effective voltage of a second clock signal is provided to the second clock signal terminal CB, the second transistor T2 is turned on to electrically couple the voltage supply terminal VDD with the first node PD. When an ineffective voltage of a second clock signal is provided to the second clock signal terminal CB, the second transistor T2 is turned off.

[0136] The present disclosure may be implemented in scan circuits having transistors of various types, including a scan circuit having p-type transistors, a scan circuit having n-type transistors, and a scan circuit having one or more p-type transistors and one or more n-type transistors. For a p-type transistor, an effective control signal (e.g., a turn-on control signal) is a low voltage signal, and an ineffective control signal (e.g., a turn-off control signal) is a high voltage signal. For an n-type transistor, an effective control signal (e.g., a turn-on control signal) is a high voltage signal, and an ineffective control signal (e.g., a turn-off control signal) is a low voltage signal.

[0137] In some embodiments, referring to FIG. 4, each of the first to ninth transistors T1 to T9 may be formed of an n-type transistor such as a metal oxide transistor. In some embodiments, the gate-on voltage of the first to ninth transistors T1 to T9 may be set to a high level, and the gate-off voltage thereof may be set to a low level. In alternative embodiments, each of the first to ninth transistors T1 to T9 may be formed of a p-type transistor. In some embodiments, the gate-on voltage of the first to ninth transistors T1 to T9 may be set to a low level, and the gate-off voltage thereof may be set to a high level.

[0138] In some embodiments, the reset control signal is provided to gate electrodes of ninth transistors in all scan units in the scan circuit, thereby resetting the gate electrodes of ninth transistors in all scan units. Typically, the reset control signal is provided during a blank period in a frame of image.

[0139] FIG. 5 is a circuit diagram of a respective scan unit of a scan circuit in some embodiments according to the present disclosure. Referring to FIG. 5, the respective scan unit in some embodiments includes an input subcircuit ISC, an output subcircuit OSC, a first processing subcircuit PSC1, a second processing subcircuit PSC2, and a stabilizing subcircuit  SSC. A respective scan unit may be configured to transmit control signals to one or more rows of subpixels. In one example, the respective scan unit is configured to transmit control signals to a single row of subpixels. In another example, the respective scan unit is configured to transmit control signals to two or more rows of subpixels.

[0140] In some embodiments, the output subcircuit OSC is configured to supply the voltage of a high voltage portion of a signal from a second clock signal terminal CB or a low voltage signal from a first power supply terminal VGL to an output terminal OUT in response to voltages of a fourth node PU_out and a first node PD. Optionally, the output subcircuit OSC includes a first anti-leakage switch ALS1, a second anti-leakage switch ALS2, and a first capacitor C1.

[0141] The first anti-leakage switch ALS1 is coupled between the second clock signal terminal CB and the output terminal OUT. In some embodiments, the first anti-leakage switch ALS1 is further coupled to a third power supply terminal VGL2, coupled to a fourth power supply terminal VGL3, coupled to a first node PD, and coupled to a fourth node PU_out.

[0142] In some embodiments, the first power supply terminal VGL is configured to provide a first power supply signal; the second power supply terminal VGH is configured to provide a second power supply signal; the third power supply terminal VGL2 is configured to provide a third power supply signal; and the fourth power supply terminal VGL3 is configured to provide a fourth power supply signal. In some embodiments, the second power supply signal has a voltage level higher than a voltage level of the first power supply signal, higher than a voltage level of the third power supply signal, and higher than a voltage level of the fourth power supply signal.

[0143] The second anti-leakage switch ALS2 is coupled between the output terminal OUT and the first power supply terminal VGL. In some embodiments, the second anti-leakage switch ALS2 is further coupled to the third power supply terminal VGL2, coupled to the fourth power supply terminal VGL3, coupled to a second node PU_in, and coupled to the first node PD.

[0144] The first capacitor C1 is coupled between the output terminal OUT and the fourth node PU_out.

[0145] In some embodiments, the input subcircuit ISC is configured to control the voltages of a second node PU_in in response to signals provided to an input terminal STV and a first clock signal terminal CK, respectively. Optionally, the input subcircuit ISC includes a third anti-leakage switch ALS3.

[0146] The third anti-leakage switch ALS3 is coupled between the input terminal STV and the second node PU_in. In some embodiments, the third anti-leakage switch ALS3 is further coupled to the third power supply terminal VGL2, coupled to the fourth power supply terminal VGL3, coupled to the first clock signal terminal CK, and coupled to the second clock signal terminal CB.

[0147] In some embodiments, the stabilizing subcircuit SSC is configured to stabilize voltages at the first node PD and the fourth node PU_out. Optionally, the stabilizing subcircuit SSC includes a second transistor T2, a fourth anti-leakage switch ALS4, and a fifth anti-leakage switch ALS5.

[0148] The second transistor T2 is coupled between a voltage supply terminal VDD and the first node PD. A gate electrode of the second transistor T2 is coupled to the voltage supply terminal VDD. The second transistor T2 is turned on by a voltage supply signal provided by the voltage supply terminal VDD.

[0149] In some embodiments, the voltage supply terminal VDD is configured to provide a voltage supply signal. In some embodiment, the voltage supply signal has a voltage level higher than a voltage level of the first power supply signal, higher than a voltage level of the third power supply signal, and higher than a voltage level of the fourth power supply signal.

[0150] The fourth anti-leakage switch ALS4 is coupled between the first node PD and the first power supply terminal VGL. In some embodiments, the fourth anti-leakage switch ALS4 is further coupled to the third power supply terminal VGL2, coupled to the fourth power supply terminal VGL3, and coupled to a second node PU_in.

[0151] The fifth anti-leakage switch ALS5 is coupled between the first power supply terminal VGL and the second node PU_in. In some embodiments, the fifth anti-leakage switch ALS5 is further coupled to the third power supply terminal VGL2, coupled to the fourth power supply terminal VGL3, coupled to a reset control signal terminal T_rst, and coupled to a second reset control signal terminal T_rst2.

[0152] In some embodiments, the first processing subcircuit PSC1 is configured to control connection or disconnection between the second node PU_in and the fourth node PU_out. Optionally, the first processing subcircuit PSC1 includes an eighth transistor T8.

[0153] The eighth transistor T8 is coupled between the second node PU_in and the fourth node PU_out. A gate electrode of the eighth transistor T8 is coupled to the second power supply terminal VGH. The eighth transistor T8 is turned on by the second power supply terminal VGH constantly.

[0154] In some embodiments, the second processing subcircuit PSC2 is configured to control connection or disconnection between the first node PD and the fourth node PU_out.  Optionally, the second processing subcircuit PSC2 includes a sixth anti-leakage switch ALS6 and a seventh transistor T7.

[0155] The sixth anti-leakage switch ALS6 is coupled between the first power supply terminal VGL and a fifth node PU_f. In some embodiments, the sixth anti-leakage switch ALS6 is further coupled to the third power supply terminal VGL2, coupled to the fourth power supply terminal VGL3, coupled to the second node PU_in, and coupled to the first node PD.

[0156] The seventh transistor T7 is coupled between the fifth node PU_f and the fourth node PU_out. A gate electrode of the seventh transistor T7 is coupled to the second clock signal terminal CB. When an effective voltage of a second clock signal is provided to the second clock signal terminal CB, the seventh transistor T7 is turned on to electrically couple the fifth node PU_f and the fourth node PU_out. When an ineffective voltage of a second clock signal is provided to the second clock signal terminal CB, the seventh transistor T7 is turned off.

[0157] In alternative embodiments, a gate electrode of the eighth transistor T8 is coupled to the first clock signal terminal CK. When an effective voltage of a first clock signal is provided to the first clock signal terminal CK, the eighth transistor T8 is turned on to electrically couple the second node PU_in and the fourth node PU_out. When an ineffective voltage of a first clock signal is provided to the first clock signal terminal CK, the eighth transistor T8 is turned off.

[0158] In alternative embodiments, the gate electrode of the second transistor T2 is coupled to the first clock signal terminal CK. When an effective voltage of a first clock signal is provided to the first clock signal terminal CK, the second transistor T2 is turned on to electrically couple the voltage supply terminal VDD with the first node PD. When an ineffective voltage of a first clock signal is provided to the first clock signal terminal CK, the second transistor T2 is turned off.

[0159] In alternative embodiments, the gate electrode of the second transistor T2 is coupled to the second clock signal terminal CB. When an effective voltage of a second clock signal is provided to the second clock signal terminal CB, the second transistor T2 is turned on to electrically couple the voltage supply terminal VDD with the first node PD. When an ineffective voltage of a second clock signal is provided to the second clock signal terminal CB, the second transistor T2 is turned off.

[0160] FIG. 6 is a schematic diagram of an anti-leakage switch in some embodiments according to the present disclosure. The anti-leakage switch ALS depicted in FIG. 6 may be implemented in any of the anti-leakage switch discussed in the present disclosure, including the first anti-leakage switch ALS1, the second anti-leakage switch ALS2, the third anti- leakage switch ALS3, the fourth anti-leakage switch ALS4, the fifth anti-leakage switch ALS5, and the sixth anti-leakage switch ALS6.

[0161] Referring to FIG. 6, the anti-leakage switch ALS in some embodiments includes a first electrode Vs and a second electrode Vd. The anti-leakage switch in some embodiments is configured to receive a first gate control signal Vtg, a second gate control signal Vtg_B, a first gate voltage adjustment signal Vs1, and a second gate voltage adjustment signal Vs2.

[0162] FIG. 7 is a circuit diagram of an anti-leakage switch in some embodiments according to the present disclosure. The anti-leakage switch depicted in FIG. 7 may be implemented in any of the anti-leakage switch discussed in the present disclosure, including the first anti-leakage switch ALS1, the second anti-leakage switch ALS2, the third anti-leakage switch ALS3, the fourth anti-leakage switch ALS4, the fifth anti-leakage switch ALS5, and the sixth anti-leakage switch ALS6.

[0163] Referring to FIG. 7, the anti-leakage switch in some embodiments includes a first anti-leakage transistor M1, a second anti-leakage transistor M2, and a third anti-leakage transistor M3. In some embodiments, the first anti-leakage transistor M1 is a double gate transistor comprising a first gate (e.g., a top gate) and a second gate (e.g., a bottom gate) . The first gate of the first anti-leakage transistor M1 is configured to receive a first gate control signal Vtg. The second gate of the first anti-leakage transistor M1 is configured to receive an adjusted second gate control signal Vbg. The first anti-leakage transistor M1 further includes a first electrode Vs and a second electrode Vd.

[0164] In some embodiments, the adjusted second gate control signal Vbg is controlled by the second anti-leakage transistor M2 and the third anti-leakage transistor M3. In some embodiments, a gate electrode of the second anti-leakage transistor M2 is configured to receive the first gate control signal Vtg, a first electrode of the second anti-leakage transistor M2 is configured to receive the first gate voltage adjustment signal Vs1, and a second electrode of the second anti-leakage transistor M2 is coupled to the second gate of the first anti-leakage transistor M1. In some embodiments, a gate electrode of the third anti-leakage transistor M3 is configured to receive the second gate control signal Vtg_B, a first electrode of the third anti-leakage transistor M3 is configured to receive the second gate voltage adjustment signal Vs2, and a second electrode of the third anti-leakage transistor M3 is coupled to the second gate of the first anti-leakage transistor M1. The second anti-leakage transistor M2 is turned on or off by the first gate control signal Vtg. The third anti-leakage transistor M3 is turned on or off by the second gate control signal Vtg_B.

[0165] In some embodiments, the first gate control signal Vtg and the second gate control signal Vtg_B are at least partially (e.g., at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%) out of phase with respect to each other,  ensuring that the second anti-leakage transistor M2 and the third anti-leakage transistor M3 are not turned on at the same time.

[0166] FIG. 8 is a schematic diagram of a first anti-leakage transistor in some embodiments according to the present disclosure. Referring to FIG. 8, the first anti-leakage transistor in some embodiments includes a base substrate BS, a second gate G2 on the base substrate BS, an insulating layer IN on a side of the second gate G2 away from the base substrate BS, an active layer ACT on a side of the insulating layer IN away from the base substrate BS, a gate insulating layer GI on a side of the active layer ACT away from the base substrate BS, a first gate G1 on a side of the gate insulating layer GI away from the base substrate BS, and a first electrode Vs and a second electrode Vd on a side of the gate insulating layer GI away from the base substrate BS. The first electrode Vs and the second electrode Vd are connected to the active layer ACT, respectively. In some embodiments, the first gate G1 is configured to receive the first gate control signal; and the second gate G2 is configured to receive the second gate control signal.

[0167] FIG. 9 shows a correlation between a driving current of a first anti-leakage transistor and a combination of a first gate control signal and an adjusted second gate control signal. Referring to FIG. 9, when the adjusted second gate control signal is a positive value, the driving current shifts to the left. When the adjusted second gate control signal is a negative value, the driving current shifts to the right.

[0168] FIG. 10 is a circuit diagram of an anti-leakage switch in some embodiments according to the present disclosure. The anti-leakage switch depicted in FIG. 10 may be implemented in any of the anti-leakage switch discussed in the present disclosure, including the first anti-leakage switch ALS1, the second anti-leakage switch ALS2, the third anti-leakage switch ALS3, the fourth anti-leakage switch ALS4, the fifth anti-leakage switch ALS5, and the sixth anti-leakage switch ALS6.

[0169] Referring to FIG. 10, the anti-leakage switch in some embodiments includes a first anti-leakage transistor M1, a second anti-leakage transistor M2, and a third anti-leakage transistor M3. In some embodiments, the first anti-leakage transistor M1 is a double gate transistor comprising a first gate (e.g., a top gate) and a second gate (e.g., a bottom gate) . The first gate of the first anti-leakage transistor M1 is configured to receive a first gate control signal Vtg. The second gate of the first anti-leakage transistor M1 is configured to receive an adjusted second gate control signal Vbg. The first anti-leakage transistor M1 further includes a first electrode Vs and a second electrode Vd.

[0170] In some embodiments, the second anti-leakage transistor M2 is a double gate transistor, and the third anti-leakage transistor M3 is a double gate transistor. The inventors  of the present disclosure discover that, by having all three anti-leakage transistors to be double gate transistors, the anti-leakage transistors can have consistent characteristics.

[0171] In some embodiments, the adjusted second gate control signal Vbg is controlled by the second anti-leakage transistor M2 and the third anti-leakage transistor M3. In some embodiments, a gate electrode of the second anti-leakage transistor M2 is configured to receive the first gate control signal Vtg, a first electrode of the second anti-leakage transistor M2 is configured to receive the first gate voltage adjustment signal Vs1, and a second electrode of the second anti-leakage transistor M2 is coupled to the second gate of the first anti-leakage transistor M1. In some embodiments, a gate electrode of the third anti-leakage transistor M3 is configured to receive the second gate control signal Vtg_B, a first electrode of the third anti-leakage transistor M3 is configured to receive the second gate voltage adjustment signal Vs2, and a second electrode of the third anti-leakage transistor M3 is coupled to the second gate of the first anti-leakage transistor M1. The second anti-leakage transistor M2 is turned on or off by the first gate control signal Vtg. The third anti-leakage transistor M3 is turned on or off by the second gate control signal Vtg_B.

[0172] In some embodiments, the first gate control signal Vtg and the second gate control signal Vtg_B are at least partially (e.g., at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%) out of phase with respect to each other, ensuring that the second anti-leakage transistor M2 and the third anti-leakage transistor M3 are not turned on at the same time.

[0173] FIG. 11 is a circuit diagram of an anti-leakage switch in some embodiments according to the present disclosure. The anti-leakage switch depicted in FIG. 11 may be implemented in any of the anti-leakage switch discussed in the present disclosure, including the first anti-leakage switch ALS1, the second anti-leakage switch ALS2, the third anti-leakage switch ALS3, the fourth anti-leakage switch ALS4, the fifth anti-leakage switch ALS5, and the sixth anti-leakage switch ALS6.

[0174] Referring to FIG. 11, the anti-leakage switch in some embodiments includes a first anti-leakage transistor M1. In some embodiments, the first anti-leakage transistor M1 is a double gate transistor comprising a first gate (e.g., a top gate) and a second gate (e.g., a bottom gate) . The first gate of the first anti-leakage transistor M1 is configured to receive a first gate control signal Vtg. The second gate of the first anti-leakage transistor M1 is configured to receive a second gate control signal Vtg_B. The first anti-leakage transistor M1 further includes a first electrode Vs and a second electrode Vd.

[0175] The inventors of the present disclosure discover that the anti-leakage switch depicted in FIG. 11 has a simplified structure, is conducive for making a display panel with a  narrower bezel. The anti-leakage switches depicted in FIG. 7 and FIG. 10 have greater flexibility, enhancing the performance of the scan circuit.

[0176] FIG. 12 is a circuit diagram of an anti-leakage switch in some embodiments according to the present disclosure. The anti-leakage switch depicted in FIG. 12 may be implemented in any of the anti-leakage switch discussed in the present disclosure, including the first anti-leakage switch ALS1, the second anti-leakage switch ALS2, the third anti-leakage switch ALS3, the fourth anti-leakage switch ALS4, the fifth anti-leakage switch ALS5, and the sixth anti-leakage switch ALS6.

[0177] Referring to FIG. 12, the anti-leakage switch in some embodiments includes a first anti-leakage transistor M1 and a second anti-leakage transistor M2. Gate electrodes of the first anti-leakage transistor M1 and the second anti-leakage transistor M2 are configured to receive a first gate control signal Vtg. The first anti-leakage transistor M1 further includes a first electrode Vs. A second electrode of the first anti-leakage transistor M1 is coupled to a first electrode of the second anti-leakage transistor M2. The second anti-leakage transistor M2 includes a second electrode Vd.

[0178] In some embodiments, when the voltage level at the second electrode Vd increases, the first anti-leakage transistor M1 and the second anti-leakage transistor M2 are configured to render a drain-source voltage of the anti-leakage switch relatively small through the mechanism of voltage division, thereby preventing leakage through the second anti-leakage transistor M2 and maintaining the voltage level at the second electrode Vd at a high potential.

[0179] FIG. 13 is a circuit diagram of a respective scan unit of a scan circuit in some embodiments according to the present disclosure. Referring to FIG. 13, the respective scan unit in some embodiments includes an input subcircuit ISC, an output subcircuit OSC, a first processing subcircuit PSC1, a second processing subcircuit PSC2, and a stabilizing subcircuit SSC. A respective scan unit may be configured to transmit control signals to one or more rows of subpixels. In one example, the respective scan unit is configured to transmit control signals to a single row of subpixels. In another example, the respective scan unit is configured to transmit control signals to two or more rows of subpixels.

[0180] In some embodiments, the output subcircuit OSC is configured to supply the voltage of a high voltage portion of a signal from a second clock signal terminal CB or a low voltage signal from a first power supply terminal VGL to an output terminal OUT in response to voltages of a fourth node PU_out and a first node PD. Optionally, the output subcircuit OSC includes a fourth transistor T4, a fifth transistor T5, and a first capacitor C1.

[0181] The fifth transistor T5 is coupled between the second clock signal terminal CB and the output terminal OUT. A gate electrode of the fifth transistor T5 is coupled to the fourth node PU_out. The fifth transistor T5 may be turned on or off depending on the voltage of the  fourth node PU_out. Optionally, when the fifth transistor T5 is turned on, the high voltage portion of the signal from the second clock signal terminal CB is provided to the output terminal OUT, which may be transmitted to an n-th gate line and used as a gate driving signal having a gate-on level.

[0182] The fourth transistor T4 is coupled between the output terminal OUT and the first power supply terminal VGL. A gate electrode of the fourth transistor T4 is coupled to the first node PD. The fourth transistor T4 may be turned on or off depending on the voltage of the first node PD. Optionally, when the fourth transistor T4 is turned on, the voltage from the first power supply terminal VGL is provided to the output terminal OUT, which may be provided to an n-th gate line and used as a gate driving signal having a gate-off level. In one example, when the gate driving signal has a gate-off level, it may be understood that the gate driving signal is not provided.

[0183] The first capacitor C1 is coupled between the output terminal OUT and the fourth node PU_out.

[0184] In some embodiments, the input subcircuit ISC is configured to control the voltages of a second node PU_in in response to signals provided to an input terminal STV and a first clock signal terminal CK, respectively. Optionally, the input subcircuit ISC includes a first transistor T1.

[0185] The first transistor T1 is coupled between the input terminal STV and the second node PU_in. A gate electrode of the first transistor T1 is coupled to the first clock signal terminal CK. When an effective voltage of a first clock signal is provided to the first clock signal terminal CK, the first transistor T1 is turned on to electrically couple the input terminal STV with the second node PU_in. When an ineffective voltage of a first clock signal is provided to the first clock signal terminal CK, the first transistor T1 is turned off.

[0186] In some embodiments, the stabilizing subcircuit SSC is configured to stabilize voltages at the first node PD and the fourth node PU_out. Optionally, the stabilizing subcircuit SSC includes a second transistor T2, a third transistor T3, and a ninth transistor T9.

[0187] The second transistor T2 is coupled between a voltage supply terminal VDD and the first node PD. A gate electrode of the second transistor T2 is coupled to the first clock signal terminal CK. When an effective voltage of a first clock signal is provided to the first clock signal terminal CK, the second transistor T2 is turned on to electrically couple the voltage supply terminal VDD with the first node PD. When an ineffective voltage of a first clock signal is provided to the first clock signal terminal CK, the second transistor T2 is turned off.

[0188] The third transistor T3 is coupled between the first node PD and the first power supply terminal VGL. A gate electrode of the third transistor T3 is coupled to the second  node PU_in. The third transistor T3 may be turned on or off depending on the voltage of the second node PU_in. Optionally, when the third transistor T3 is turned on, the voltage of a signal from the first power supply terminal VGL may be provided to the first node PD.

[0189] The ninth transistor T9 is coupled between the first power supply terminal VGL and the gate electrode of the third transistor T3. A gate electrode of the ninth transistor T9 is coupled to a reset control signal terminal T_rst. The ninth transistor T9 may be turned on or off depending on a voltage of a reset control signal provided by the reset control signal terminal T_rst. Optionally, when the ninth transistor T9 is turned on, the voltage of a signal from the first power supply terminal VGL may be provided to the gate electrode of the third transistor T3, resetting the gate electrode of the third transistor T3.

[0190] In some embodiments, the first processing subcircuit PSC1 is configured to control connection or disconnection between the second node PU_in and the fourth node PU_out. Optionally, the first processing subcircuit PSC1 includes an eighth transistor T8.

[0191] The eighth transistor T8 is coupled between the second node PU_in and the fourth node PU_out. In some embodiments, a gate electrode of the eighth transistor T8 is coupled to the first clock signal terminal CK. When an effective voltage of a first clock signal is provided to the first clock signal terminal CK, the eighth transistor T8 is turned on to electrically couple the second node PU_in and the fourth node PU_out. When an ineffective voltage of a first clock signal is provided to the first clock signal terminal CK, the eighth transistor T8 is turned off.

[0192] In some embodiments, the second processing subcircuit PSC2 is configured to control connection or disconnection between the first node PD and the fourth node PU_out. Optionally, the second processing subcircuit PSC2 includes a sixth transistor T6 and a seventh transistor T7.

[0193] The sixth transistor T6 is coupled between the first power supply terminal VGL and a fifth node PU_f. A gate electrode of the sixth transistor T6 is coupled to the first node PD. The sixth transistor T6 may be turned on or off depending on the voltage of the first node PD. Optionally, when the sixth transistor T6 is turned on, the voltage of a signal from the first power supply terminal VGL is provided to the fifth node PU_f.

[0194] The seventh transistor T7 is coupled between the fifth node PU_f and the fourth node PU_out. A gate electrode of the seventh transistor T7 is coupled to the second clock signal terminal CB. When an effective voltage of a second clock signal is provided to the second clock signal terminal CB, the seventh transistor T7 is turned on to electrically couple the fifth node PU_f and the fourth node PU_out. When an ineffective voltage of a second clock signal is provided to the second clock signal terminal CB, the seventh transistor T7 is turned off.

[0195] In alternative embodiments, a gate electrode of the eighth transistor T8 is coupled to a second power supply terminal VGH. In one example, the second power supply signal provided to the second power supply terminal VGH is configured to turn on the eighth transistor T8 constantly.

[0196] In alternative embodiments, the gate electrode of the second transistor T2 is coupled to the voltage supply terminal VDD. The second transistor T2 is turned on by a voltage supply signal provided by the voltage supply terminal VDD constantly.

[0197] In alternative embodiments, the gate electrode of the second transistor T2 is coupled to the second clock signal terminal CB. When an effective voltage of a second clock signal is provided to the second clock signal terminal CB, the second transistor T2 is turned on to electrically couple the voltage supply terminal VDD with the first node PD. When an ineffective voltage of a second clock signal is provided to the second clock signal terminal CB, the second transistor T2 is turned off.

[0198] The present disclosure may be implemented in scan circuits having transistors of various types, including a scan circuit having p-type transistors, a scan circuit having n-type transistors, and a scan circuit having one or more p-type transistors and one or more n-type transistors. For a p-type transistor, an effective control signal (e.g., a turn-on control signal) is a low voltage signal, and an ineffective control signal (e.g., a turn-off control signal) is a high voltage signal. For an n-type transistor, an effective control signal (e.g., a turn-on control signal) is a high voltage signal, and an ineffective control signal (e.g., a turn-off control signal) is a low voltage signal.

[0199] In some embodiments, referring to FIG. 13, each of the first to ninth transistors T1 to T9 may be formed of an n-type transistor such as a metal oxide transistor. In some embodiments, the gate-on voltage of the first to ninth transistors T1 to T9 may be set to a high level, and the gate-off voltage thereof may be set to a low level. In alternative embodiments, each of the first to ninth transistors T1 to T9 may be formed of a p-type transistor. In some embodiments, the gate-on voltage of the first to ninth transistors T1 to T9 may be set to a low level, and the gate-off voltage thereof may be set to a high level.

[0200] The respective scan unit depicted in FIG. 13 differs from the respective scan unit depicted in FIG. 4 in that the transistors in at least one of the stabilizing subcircuit SSC, the input subcircuit ISC, the first processing subcircuit PSC1, or the second processing subcircuit PSC2 are double gate transistors. In one example, the first transistor T1 in the input subcircuit ISC is a double gate transistor. In another example, the eighth transistor T8 in the first processing subcircuit PSC1 is a double gate transistor. In another example, the second transistor T2, the third transistor T3, and the ninth transistor T9 in the stabilizing subcircuit SSC are double gate transistors.

[0201] The inventors of the present disclosure discover that, by having the double gate transistors in the respective scan unit, the leakage at various transistors can be prevented. For example, the inventors of the present disclosure discover that, when a threshold voltage of a transistor (e.g., the eighth transistor T8) becomes negative, or the driving current becomes too large when the gate-source voltage becomes 0, the second node PU_in and the fourth node PU_out might not maintain a high level during the second period t2. The inventors of the present disclosure discover that, in the respective scan unit depicted in FIG. 13, when the second node PU_in has a high voltage, the drain-source voltage of the transistor (e.g., the eighth transistor T8) can be made very small through the voltage division by the double gate transistor (e.g, the double gate eighth transistor) . Thus, the eighth transistor T8 can be leakage free, maintaining a high potential of the second node PU_in. The same principle applies to the first transistor T1, the second transistor T2, the third transistor T3, and the ninth transistor T9.

[0202] FIG. 14 is a circuit diagram of a respective scan unit of a scan circuit in some embodiments according to the present disclosure. Referring to FIG. 14, the respective scan unit in some embodiments includes an input subcircuit ISC, an output subcircuit OSC, a second output subcircuit OSC2, a first processing subcircuit PSC1, a second processing subcircuit PSC2, a third processing subcircuit PSC3, and a stabilizing subcircuit SSC. A respective scan unit may be configured to transmit control signals to one or more rows of subpixels. In one example, the respective scan unit is configured to transmit control signals to a single row of subpixels. In another example, the respective scan unit is configured to transmit control signals to two or more rows of subpixels.

[0203] In some embodiments, the output subcircuit OSC is configured to supply the voltage of a high voltage portion of a signal from a third clock signal terminal CB2 or a low voltage signal from a third power supply terminal VGL2 to an output terminal OUT in response to voltages of a sixth node PU_out2 and a first node PD. Optionally, the output subcircuit OSC includes a fourth transistor T4, a fifth transistor T5, and a first capacitor C1.

[0204] The fifth transistor T5 is coupled between a third clock signal terminal CB2 and the output terminal OUT. A gate electrode of the fifth transistor T5 is coupled to a sixth node PU_out2. The fifth transistor T5 may be turned on or off depending on the voltage of the sixth node PU_out2. Optionally, when the fifth transistor T5 is turned on, the high voltage portion of the signal from the third clock signal terminal CB2 is provided to the output terminal OUT, which may be transmitted to an n-th gate line and used as a gate driving signal having a gate-on level.

[0205] The fourth transistor T4 is coupled between the output terminal OUT and a third power supply terminal VGL2. A gate electrode of the fourth transistor T4 is coupled to the  first node PD. The fourth transistor T4 may be turned on or off depending on the voltage of the first node PD. Optionally, when the fourth transistor T4 is turned on, the voltage from the third power supply terminal VGL2 is provided to the output terminal OUT, which may be provided to an n-th gate line and used as a gate driving signal having a gate-off level. In one example, when the gate driving signal has a gate-off level, it may be understood that the gate driving signal is not provided.

[0206] The first capacitor C1 is coupled between the output terminal OUT and the sixth node PU_out2.

[0207] In some embodiments, the second output subcircuit OSC2 is configured to supply the voltage of a high voltage portion of a signal from a second clock signal terminal CB or a low voltage signal from a first power supply terminal VGL to a second output terminal COUT in response to voltages of a fourth node PU_out and a first node PD. Optionally, the output subcircuit OSC includes a tenth transistor T10, an eleventh transistor T11, and optionally a second capacitor C2.

[0208] The tenth transistor T10 is coupled between the second clock signal terminal CB and a second output terminal COUT. A gate electrode of the tenth transistor T10 is coupled to the fourth node PU_out. The tenth transistor T10 may be turned on or off depending on the voltage of the fourth node PU_out. Optionally, when the tenth transistor T10 is turned on, the high voltage portion of the signal from the second clock signal terminal CB is provided to the second output terminal COUT, which may be transmitted to a scan unit of a different stage (e.g., a previous stage or a next stage) and used as a carry signal.

[0209] The eleventh transistor T11 is coupled between the second output terminal COUT and the first power supply terminal VGL. A gate electrode of the eleventh transistor T11 is coupled to the first node PD. The eleventh transistor T11 may be turned on or off depending on the voltage of the first node PD. Optionally, when the eleventh transistor T11 is turned on, the voltage from the first power supply terminal VGL is provided to the second output terminal COUT, which may be provided to a scan unit of a different stage (e.g., a previous stage or a next stage) and used as a carry signal having a gate-off level. In one example, when the carry signal has a gate-off level, it may be understood that the carry signal is not provided.

[0210] The second capacitor C2 is coupled between the fourth node PU_out and the second output terminal COUT.

[0211] In some embodiments, the input subcircuit ISC is configured to control the voltages of a second node PU_in in response to signals provided to an input terminal STV and a first clock signal terminal CK, respectively. Optionally, the input subcircuit ISC includes a first transistor T1.

[0212] The first transistor T1 is coupled between the input terminal STV and the second node PU_in. A gate electrode of the first transistor T1 is coupled to the first clock signal terminal CK. When an effective voltage of a first clock signal is provided to the first clock signal terminal CK, the first transistor T1 is turned on to electrically couple the input terminal STV with the second node PU_in. When an ineffective voltage of a first clock signal is provided to the first clock signal terminal CK, the first transistor T1 is turned off.

[0213] In some embodiments, the stabilizing subcircuit SSC is configured to stabilize voltages at the first node PD and the fourth node PU_out. Optionally, the stabilizing subcircuit SSC includes a second transistor T2, a third transistor T3, and a ninth transistor T9.

[0214] The second transistor T2 is coupled between a voltage supply terminal VDD and the first node PD. A gate electrode of the second transistor T2 is coupled to the first clock signal terminal CK. When an effective voltage of a first clock signal is provided to the first clock signal terminal CK, the second transistor T2 is turned on to electrically couple the voltage supply terminal VDD with the first node PD. When an ineffective voltage of a first clock signal is provided to the first clock signal terminal CK, the second transistor T2 is turned off.

[0215] The third transistor T3 is coupled between the first node PD and the first power supply terminal VGL. A gate electrode of the third transistor T3 is coupled to the second node PU_in. The third transistor T3 may be turned on or off depending on the voltage of the second node PU_in. Optionally, when the third transistor T3 is turned on, the voltage of a signal from the first power supply terminal VGL may be provided to the first node PD.

[0216] The ninth transistor T9 is coupled between the first power supply terminal VGL and the gate electrode of the third transistor T3. A gate electrode of the ninth transistor T9 is coupled to a reset control signal terminal T_rst. The ninth transistor T9 may be turned on or off depending on a voltage of a reset control signal provided by the reset control signal terminal T_rst. Optionally, when the ninth transistor T9 is turned on, the voltage of a signal from the first power supply terminal VGL may be provided to the gate electrode of the third transistor T3, resetting the gate electrode of the third transistor T3.

[0217] In some embodiments, the first processing subcircuit PSC1 is configured to control connection or disconnection between the second node PU_in and the fourth node PU_out. Optionally, the first processing subcircuit PSC1 includes an eighth transistor T8.

[0218] The eighth transistor T8 is coupled between the second node PU_in and the fourth node PU_out. In some embodiments, a gate electrode of the eighth transistor T8 is coupled to the first clock signal terminal CK. When an effective voltage of a first clock signal is provided to the first clock signal terminal CK, the eighth transistor T8 is turned on to electrically couple the second node PU_in and the fourth node PU_out. When an ineffective  voltage of a first clock signal is provided to the first clock signal terminal CK, the eighth transistor T8 is turned off.

[0219] In some embodiments, the second processing subcircuit PSC2 is configured to control connection or disconnection between the first node PD and the fourth node PU_out. Optionally, the second processing subcircuit PSC2 includes a sixth transistor T6 and a seventh transistor T7.

[0220] The sixth transistor T6 is coupled between the first power supply terminal VGL and a fifth node PU_f. A gate electrode of the sixth transistor T6 is coupled to the first node PD. The sixth transistor T6 may be turned on or off depending on the voltage of the first node PD. Optionally, when the sixth transistor T6 is turned on, the voltage of a signal from the first power supply terminal VGL is provided to the fifth node PU_f.

[0221] The seventh transistor T7 is coupled between the fifth node PU_f and the fourth node PU_out. A gate electrode of the seventh transistor T7 is coupled to the second clock signal terminal CB. When an effective voltage of a second clock signal is provided to the second clock signal terminal CB, the seventh transistor T7 is turned on to electrically couple the fifth node PU_f and the fourth node PU_out. When an ineffective voltage of a second clock signal is provided to the second clock signal terminal CB, the seventh transistor T7 is turned off.

[0222] In some embodiments, the third processing subcircuit PSC3 is configured to control connection or disconnection between the second node PU_in and the sixth node PU_out2. Optionally, the first processing subcircuit PSC1 includes a twelfth transistor T12.

[0223] The twelfth transistor T12 is coupled between the sixth node PU_out2 and the second node PU_in. A gate electrode of the twelfth transistor T12 is coupled to the first clock signal terminal CK. When an effective voltage of a first clock signal is provided to the first clock signal terminal CK, the twelfth transistor T12 is turned on to electrically couple the second node PU_in and the sixth node PU_out2. When an ineffective voltage of a first clock signal is provided to the first clock signal terminal CK, the twelfth transistor T12 is turned off.

[0224] In alternative embodiments, a gate electrode of the eighth transistor T8 is coupled to a second power supply terminal VGH. In one example, the second power supply signal provided to the second power supply terminal VGH is configured to turn on the eighth transistor T8 constantly.

[0225] In alternative embodiments, a gate electrode of the twelfth transistor T12 is coupled to a second power supply terminal VGH. In one example, the second power supply signal provided to the second power supply terminal VGH is configured to turn on the twelfth transistor T12 constantly.

[0226] In alternative embodiments, the gate electrode of the second transistor T2 is coupled to the voltage supply terminal VDD. The second transistor T2 is turned on by a voltage supply signal provided by the voltage supply terminal VDD constantly.

[0227] In alternative embodiments, the gate electrode of the second transistor T2 is coupled to the second clock signal terminal CB. When an effective voltage of a second clock signal is provided to the second clock signal terminal CB, the second transistor T2 is turned on to electrically couple the voltage supply terminal VDD with the first node PD. When an ineffective voltage of a second clock signal is provided to the second clock signal terminal CB, the second transistor T2 is turned off.

[0228] The present disclosure may be implemented in scan circuits having transistors of various types, including a scan circuit having p-type transistors, a scan circuit having n-type transistors, and a scan circuit having one or more p-type transistors and one or more n-type transistors. For a p-type transistor, an effective control signal (e.g., a turn-on control signal) is a low voltage signal, and an ineffective control signal (e.g., a turn-off control signal) is a high voltage signal. For an n-type transistor, an effective control signal (e.g., a turn-on control signal) is a high voltage signal, and an ineffective control signal (e.g., a turn-off control signal) is a low voltage signal.

[0229] In some embodiments, referring to FIG. 14, each of the first to twelfth transistors T1 to T12 may be formed of an n-type transistor such as a metal oxide transistor. In some embodiments, the gate-on voltage of the first to twelfth transistors T1 to T12 may be set to a high level, and the gate-off voltage thereof may be set to a low level. In alternative embodiments, each of the first to twelfth transistors T1 to T12 may be formed of a p-type transistor. In some embodiments, the gate-on voltage of the first to twelfth transistors T1 to T12 may be set to a low level, and the gate-off voltage thereof may be set to a high level.

[0230] In the respective scan unit depicted in FIG. 14, the transistors in at least one of the stabilizing subcircuit SSC, the input subcircuit ISC, the first processing subcircuit PSC1, the third processing subcircuit PSC3, or the second output subcircuit OSC2 are double gate transistors. In one example, the first transistor T1 in the input subcircuit ISC is a double gate transistor. In another example, the eighth transistor T8 in the first processing subcircuit PSC1 is a double gate transistor. In another example, the second transistor T2, the third transistor T3, and the ninth transistor T9 in the stabilizing subcircuit SSC are double gate transistors. In another example, the twelfth transistor T12 in the third processing subcircuit PSC3 is a double gate transistor. In another example, the tenth transistor T10 and the eleventh transistor T11 in the second output subcircuit OSC2 are double gate transistors.

[0231] The inventors of the present disclosure discover that, by having the double gate transistors in the respective scan unit, the leakage at various transistors can be prevented. For  example, the inventors of the present disclosure discover that, when a threshold voltage of a transistor (e.g., the eighth transistor T8) becomes negative, or the driving current becomes too large when the gate-source voltage becomes 0, the second node PU_in and the fourth node PU_out might not maintain a high level during the second period t2. The inventors of the present disclosure discover that, in the respective scan unit depicted in FIG. 14, when the second node PU_in has a high voltage, the drain-source voltage of the transistor (e.g., the eighth transistor T8) can be made very small through the voltage division by the double gate transistor (e.g, the double gate eighth transistor) . Thus, the eighth transistor T8 can be leakage free, maintaining a high potential of the second node PU_in. The same principle applies to the first transistor T1, the second transistor T2, the third transistor T3, the ninth transistor T9, the tenth transistor T10, the eleventh transistor T11, and the twelfth transistor T12.

[0232] In the respective scan unit depicted in FIG. 14, a first power supply signal provided by the first power supply terminal VGL and a third power supply signal provided by the third power supply terminal VGL2 are utilized to further reduce leakage at the output terminal OUT. For example, for the fourth transistor T4, when the output terminal OUT is at a high level, the gate-source voltage of the fourth transistor T4 is 0, and it functions correctly when the threshold voltage of the fourth transistor T4 is a positive value. However, if the threshold voltage of the fourth transistor T4 is a negative value, the fourth transistor T4 may not turn off properly, which can increase power consumption and slow down the charging speed at best, or prevent the scan circuit from outputting a high level, thus failing to function correctly.

[0233] In the respective scan unit depicted in FIG. 14, the first power supply signal provided by the first power supply terminal VGL and the third power supply signal provided by the third power supply terminal VGL2 are utilized, wherein a voltage level of the first power supply signal provided by the first power supply terminal VGL is less than a voltage level of the third power supply signal provided by the third power supply terminal VGL2. If the threshold voltage of the fourth transistor T4 is a negative value, the voltage level of the first power supply signal can be lowered to ensure that the threshold voltage of the fourth transistor T4 is greater than a voltage difference between the first power supply signal and the third power supply signal, thereby ensuring the normal operation of the scan circuit.

[0234] FIG. 15 is a schematic diagram of an anti-leakage switch in some embodiments according to the present disclosure. The anti-leakage switch ALS depicted in FIG. 15 may be implemented in any of the anti-leakage switch discussed in the present disclosure, including the first anti-leakage switch ALS1, the second anti-leakage switch ALS2, the third anti-leakage switch ALS3, the fourth anti-leakage switch ALS4, the fifth anti-leakage switch ALS5, and the sixth anti-leakage switch ALS6.

[0235] Referring to FIG. 15, the anti-leakage switch ALS in some embodiments includes a first electrode Vs and a second electrode Vd. The anti-leakage switch in some embodiments is configured to receive a first gate control signal Vtg, a leakage reduction compensation signal Vhold, and a compensation control signal Vsw.

[0236] FIG. 16 is a circuit diagram of an anti-leakage switch in some embodiments according to the present disclosure. The anti-leakage switch depicted in FIG. 16 may be implemented in any of the anti-leakage switch discussed in the present disclosure, including the third anti-leakage switch ALS3, the fourth anti-leakage switch ALS4, the fifth anti-leakage switch ALS5, and the sixth anti-leakage switch ALS6. In alternative embodiments, the anti-leakage switch depicted in FIG. 16 may also be implemented in the first anti-leakage switch ALS1 and the second anti-leakage switch ALS2.

[0237] Referring to FIG. 16, the anti-leakage switch in some embodiments includes a first anti-leakage transistor M1, a second anti-leakage transistor M2, and a third anti-leakage transistor M3. Gate electrodes of the first anti-leakage transistor M1 and the second anti-leakage transistor M2 are configured to receive a gate control signal Vg. The first anti-leakage transistor M1 further includes a first electrode Vs. A second electrode of the first anti-leakage transistor M1 is coupled to a first electrode of the second anti-leakage transistor M2. The second anti-leakage transistor M2 includes a second electrode Vd.

[0238] In some embodiments, a gate electrode of the third anti-leakage transistor M3 is configured to receive a compensation control signal Vsw, a first electrode of the third anti-leakage transistor M3 is configured to receive a leakage reduction compensation signal Vhold, and a second electrode of the third anti-leakage transistor M3 is coupled to the second electrode of the first anti-leakage transistor M1 and the first electrode of the second anti-leakage transistor M2. The third anti-leakage transistor M3 is turned on by the compensation control signal Vsw when anti-leakage is required at the second electrode Vd of the second anti-leakage transistor M2.

[0239] FIG. 17 is a circuit diagram of a respective scan unit of a scan circuit in some embodiments according to the present disclosure. Referring to FIG. 17, the respective scan unit in some embodiments includes an input subcircuit ISC, an output subcircuit OSC, a first processing subcircuit PSC1, a second processing subcircuit PSC2, and a stabilizing subcircuit SSC. A respective scan unit may be configured to transmit control signals to one or more rows of subpixels. In one example, the respective scan unit is configured to transmit control signals to a single row of subpixels. In another example, the respective scan unit is configured to transmit control signals to two or more rows of subpixels.

[0240] In some embodiments, the output subcircuit OSC is configured to supply the voltage of a high voltage portion of a signal from a second clock signal terminal CB or a low voltage  signal from a first power supply terminal VGL to an output terminal OUT in response to voltages of a fourth node PU_out and a first node PD. Optionally, the output subcircuit OSC includes a fourth transistor T4, a fifth transistor T5, and a first capacitor C1.

[0241] The fifth transistor T5 is coupled between the second clock signal terminal CB and the output terminal OUT. A gate electrode of the fifth transistor T5 is coupled to the fourth node PU_out. The fifth transistor T5 may be turned on or off depending on the voltage of the fourth node PU_out. Optionally, when the fifth transistor T5 is turned on, the high voltage portion of the signal from the second clock signal terminal CB is provided to the output terminal OUT, which may be transmitted to an n-th gate line and used as a gate driving signal having a gate-on level.

[0242] The fourth transistor T4 is coupled between the output terminal OUT and the first power supply terminal VGL. A gate electrode of the fourth transistor T4 is coupled to the first node PD. The fourth transistor T4 may be turned on or off depending on the voltage of the first node PD. Optionally, when the fourth transistor T4 is turned on, the voltage from the first power supply terminal VGL is provided to the output terminal OUT, which may be provided to an n-th gate line and used as a gate driving signal having a gate-off level. In one example, when the gate driving signal has a gate-off level, it may be understood that the gate driving signal is not provided.

[0243] The first capacitor C1 is coupled between the output terminal OUT and the fourth node PU_out.

[0244] In some embodiments, the input subcircuit ISC is configured to control the voltages of a second node PU_in in response to signals provided to an input terminal STV and a first clock signal terminal CK, respectively. Optionally, the input subcircuit ISC includes a first transistor T1 and a tenth transistor T10.

[0245] The first transistor T1 is coupled between the input terminal STV and the second node PU_in. A gate electrode of the first transistor T1 is coupled to the first clock signal terminal CK. When an effective voltage of a first clock signal is provided to the first clock signal terminal CK, the first transistor T1 is turned on to electrically couple the input terminal STV with the second node PU_in. When an ineffective voltage of a first clock signal is provided to the first clock signal terminal CK, the first transistor T1 is turned off.

[0246] In some embodiments, the first transistor T1 is a double gate transistor. The tenth transistor T10 is coupled between an intermediate node of the first transistor T1 and the second power supply terminal VGH. As used herein, the term “intermediate node” refers to a portion that are connected to two active layer portions of the double gate transistor, and space apart the two active layer portions of the double gate transistor, as depicted in FIG. 17. In alternative embodiments, the respective scan unit may include two transistors in lieu of a  double gate transistor, and an intermediate node in that scenario refers to a portion that are connected to two active layers of the two transistors, and space apart the two active layers of the two transistors. A gate electrode of the tenth transistor T10 is coupled to the second node PU_in. The tenth transistor T10 may be turned on or off depending on the voltage of the second node PU_in. Optionally, when the tenth transistor T10 is turned on, the voltage of a signal from the second power supply terminal VGH may be provided to the intermediate node of the first transistor T1.

[0247] In some embodiments, the stabilizing subcircuit SSC is configured to stabilize voltages at the first node PD and the fourth node PU_out. Optionally, the stabilizing subcircuit SSC includes a second transistor T2, a third transistor T3, a ninth transistor T9, an eleventh transistor T11, a twelfth transistor T12, and a fourteenth transistor T14.

[0248] The second transistor T2 is coupled between a voltage supply terminal VDD and the first node PD. A gate electrode of the second transistor T2 is coupled to the voltage supply terminal VDD. The voltage supply signal is provided to the voltage supply terminal VDD, the second transistor T2 is turned on to electrically couple the voltage supply terminal VDD with the first node PD.

[0249] In some embodiments, the second transistor T2 is a double gate transistor. The eleventh transistor T11 is coupled between an intermediate node of the second transistor T2 and the first power supply terminal VGL. In alternative embodiments, the respective scan unit may include two transistors in lieu of the second transistor T2, and an intermediate node in that scenario refers to a portion that are connected to two active layers of the two transistors, and space apart the two active layers of the two transistors. A gate electrode of the eleventh transistor T11 is coupled to the second node PU_in. The eleventh transistor T11 may be turned on or off depending on the voltage of the second node PU_in. Optionally, when the eleventh transistor T11 is turned on, the voltage of a signal from the first power supply terminal VGL may be provided to the intermediate node of the second transistor T2.

[0250] The third transistor T3 is coupled between the first node PD and the first power supply terminal VGL. A gate electrode of the third transistor T3 is coupled to the second node PU_in. The third transistor T3 may be turned on or off depending on the voltage of the second node PU_in. Optionally, when the third transistor T3 is turned on, the voltage of a signal from the first power supply terminal VGL may be provided to the first node PD.

[0251] In some embodiments, the third transistor T3 is a double gate transistor. The twelfth transistor T12 is coupled between an intermediate node of the third transistor T3 and the voltage supply terminal VDD. In alternative embodiments, the respective scan unit may include two transistors in lieu of the third transistor T3, and an intermediate node in that scenario refers to a portion that are connected to two active layers of the two transistors, and  space apart the two active layers of the two transistors. A gate electrode of the twelfth transistor T12 is coupled to the first node PD. The twelfth transistor T12 may be turned on or off depending on the voltage of the first node PD. Optionally, when the twelfth transistor T12 is turned on, the voltage of a signal from the voltage supply terminal VDD may be provided to the intermediate node of the third transistor T3.

[0252] The ninth transistor T9 is coupled between the first power supply terminal VGL and the gate electrode of the third transistor T3. A gate electrode of the ninth transistor T9 is coupled to a reset control signal terminal T_rst. The ninth transistor T9 may be turned on or off depending on a voltage of a reset control signal provided by the reset control signal terminal T_rst. Optionally, when the ninth transistor T9 is turned on, the voltage of a signal from the first power supply terminal VGL may be provided to the gate electrode of the third transistor T3, resetting the gate electrode of the third transistor T3.

[0253] In some embodiments, the ninth transistor T9 is a double gate transistor. The fourteenth transistor T14 is coupled between an intermediate node of the ninth transistor T9 and the second power supply terminal VGH. In alternative embodiments, the respective scan unit may include two transistors in lieu of the ninth transistor T9, and an intermediate node in that scenario refers to a portion that are connected to two active layers of the two transistors, and space apart the two active layers of the two transistors. A gate electrode of the fourteenth transistor T14 is coupled to the second node PU_in. The fourteenth transistor T14 may be turned on or off depending on the voltage of the second node PU_in. Optionally, when the fourteenth transistor T14 is turned on, the voltage of a signal from the second power supply terminal VGH may be provided to the intermediate node of the ninth transistor T9.

[0254] In some embodiments, the first processing subcircuit PSC1 is configured to control connection or disconnection between the second node PU_in and the fourth node PU_out. Optionally, the first processing subcircuit PSC1 includes an eighth transistor T8.

[0255] The eighth transistor T8 is coupled between the second node PU_in and the fourth node PU_out. In some embodiments, a gate electrode of the eighth transistor T8 is coupled to the first clock signal terminal CK. When an effective voltage of a first clock signal is provided to the first clock signal terminal CK, the eighth transistor T8 is turned on to electrically couple the second node PU_in and the fourth node PU_out. When an ineffective voltage of a first clock signal is provided to the first clock signal terminal CK, the eighth transistor T8 is turned off.

[0256] In some embodiments, the second processing subcircuit PSC2 is configured to control connection or disconnection between the first node PD and the fourth node PU_out. Optionally, the second processing subcircuit PSC2 includes a sixth transistor T6, a seventh transistor T7, and a thirteenth transistor T13.

[0257] The sixth transistor T6 is coupled between the first power supply terminal VGL and a fifth node PU_f. A gate electrode of the sixth transistor T6 is coupled to the first node PD. The sixth transistor T6 may be turned on or off depending on the voltage of the first node PD. Optionally, when the sixth transistor T6 is turned on, the voltage of a signal from the first power supply terminal VGL is provided to the fifth node PU_f.

[0258] The seventh transistor T7 is coupled between the fifth node PU_f and the fourth node PU_out. A gate electrode of the seventh transistor T7 is coupled to the second clock signal terminal CB. When an effective voltage of a second clock signal is provided to the second clock signal terminal CB, the seventh transistor T7 is turned on to electrically couple the fifth node PU_f and the fourth node PU_out. When an ineffective voltage of a second clock signal is provided to the second clock signal terminal CB, the seventh transistor T7 is turned off.

[0259] The thirteenth transistor T13 is coupled between the fifth node PU_f and the second power supply terminal VGH. A gate electrode of the thirteenth transistor T13 is coupled to the fourth node PU_out. The thirteenth transistor T13 may be turned on or off depending on the voltage of the fourth node PU_out. Optionally, when the thirteenth transistor T13 is turned on, the voltage of a signal from the second power supply terminal VGH is provided to the fifth node PU_f.

[0260] In alternative embodiments, a gate electrode of the eighth transistor T8 is coupled to a second power supply terminal VGH. In one example, the second power supply signal provided to the second power supply terminal VGH is configured to turn on the eighth transistor T8 constantly.

[0261] The present disclosure may be implemented in scan circuits having transistors of various types, including a scan circuit having p-type transistors, a scan circuit having n-type transistors, and a scan circuit having one or more p-type transistors and one or more n-type transistors. For a p-type transistor, an effective control signal (e.g., a turn-on control signal) is a low voltage signal, and an ineffective control signal (e.g., a turn-off control signal) is a high voltage signal. For an n-type transistor, an effective control signal (e.g., a turn-on control signal) is a high voltage signal, and an ineffective control signal (e.g., a turn-off control signal) is a low voltage signal.

[0262] In some embodiments, referring to FIG. 17, each of the first to fourteenth transistors T1 to T14 may be formed of an n-type transistor such as a metal oxide transistor. In some embodiments, the gate-on voltage of the first to fourteenth transistors T1 to T14 may be set to a high level, and the gate-off voltage thereof may be set to a low level. In alternative embodiments, each of the first to fourteenth transistors T1 to T14 may be formed of a p-type  transistor. In some embodiments, the gate-on voltage of the first to fourteenth transistors T1 to T14 may be set to a low level, and the gate-off voltage thereof may be set to a high level.

[0263] In the respective scan unit depicted in FIG. 17, the transistors in at least one of the stabilizing subcircuit SSC, the input subcircuit ISC, the first processing subcircuit PSC1, or the second processing subcircuit PSC2 are double gate transistors. In one example, the first transistor T1 in the input subcircuit ISC is a double gate transistor. In another example, the eighth transistor T8 in the first processing subcircuit PSC1 is a double gate transistor. In another example, the second transistor T2, the third transistor T3, and the ninth transistor T9 in the stabilizing subcircuit SSC are double gate transistors.

[0264] The inventors of the present disclosure discover that, by having the double gate transistors in the respective scan unit, the leakage at various transistors can be prevented. For example, the inventors of the present disclosure discover that, when a threshold voltage of a transistor (e.g., the eighth transistor T8) becomes negative, or the driving current becomes too large when the gate-source voltage becomes 0, the second node PU_in and the fourth node PU_out might not maintain a high level during the second period t2. The inventors of the present disclosure discover that, in the respective scan unit depicted in FIG. 17, when the second node PU_in has a high voltage, the drain-source voltage of the transistor (e.g., the first transistor T1) can be made very small through compensation by the tenth transistor T10. Thus, the first transistor T1 can be leakage free, maintaining a high potential of the second node PU_in.

[0265] Similarly, when the first node PD has a high voltage, the drain-source voltage of the transistor (e.g., the second transistor T2) can be made very small through compensation by the eleventh transistor T11. Thus, the second transistor T2 can be leakage free, maintaining a high potential of the first node PD.

[0266] Similarly, when the first node PD has a high voltage, the drain-source voltage of the transistor (e.g., the third transistor T3) can be made very small through compensation by the twelfth transistor T12. Thus, the third transistor T3 can be leakage free, maintaining a high potential of the first node PD.

[0267] Similarly, when the second node PU_in has a high voltage, the drain-source voltage of the transistor (e.g., the ninth transistor T9) can be made very small through compensation by the fourteenth transistor T14. Thus, the ninth transistor T9 can be leakage free, maintaining a high potential of the second node PU_in.

[0268] Similarly, when the fourth node PU_out has a high voltage, the drain-source voltage of the transistor (e.g., the seventh transistor T7) can be made very small through compensation by the thirteenth transistor T13. Thus, the seventh transistor T7 can be leakage free, maintaining a high potential of the fourth node PU_out.

[0269] FIG. 18 is a circuit diagram of a respective scan unit of a scan circuit in some embodiments according to the present disclosure. Referring to FIG. 18, the respective scan unit in some embodiments includes an input subcircuit ISC, an output subcircuit OSC, a second output subcircuit OSC2, a first processing subcircuit PSC1, a second processing subcircuit PSC2, and a stabilizing subcircuit SSC. A respective scan unit may be configured to transmit control signals to one or more rows of subpixels. In one example, the respective scan unit is configured to transmit control signals to a single row of subpixels. In another example, the respective scan unit is configured to transmit control signals to two or more rows of subpixels.

[0270] In some embodiments, the output subcircuit OSC is configured to supply the voltage of a high voltage portion of a signal from a third clock signal terminal CB2 or a low voltage signal from a third power supply terminal VGL2 to an output terminal OUT in response to voltages of a fourth node PU_out and a first node PD. Optionally, the output subcircuit OSC includes a fourth transistor T4, a fifth transistor T5, and a first capacitor C1.

[0271] The fifth transistor T5 is coupled between a third clock signal terminal CB2 and the output terminal OUT. A gate electrode of the fifth transistor T5 is coupled to a fourth node PU_out. The fifth transistor T5 may be turned on or off depending on the voltage of the fourth node PU_out. Optionally, when the fifth transistor T5 is turned on, the high voltage portion of the signal from the third clock signal terminal CB2 is provided to the output terminal OUT, which may be transmitted to an n-th gate line and used as a gate driving signal having a gate-on level.

[0272] The fourth transistor T4 is coupled between the output terminal OUT and a third power supply terminal VGL2. A gate electrode of the fourth transistor T4 is coupled to the first node PD. The fourth transistor T4 may be turned on or off depending on the voltage of the first node PD. Optionally, when the fourth transistor T4 is turned on, the voltage from the third power supply terminal VGL2 is provided to the output terminal OUT, which may be provided to an n-th gate line and used as a gate driving signal having a gate-off level. In one example, when the gate driving signal has a gate-off level, it may be understood that the gate driving signal is not provided.

[0273] The first capacitor C1 is coupled between the output terminal OUT and the fourth node PU_out.

[0274] In some embodiments, the second output subcircuit OSC2 is configured to supply the voltage of a high voltage portion of a signal from a second clock signal terminal CB or a low voltage signal from a first power supply terminal VGL to a second output terminal COUT in response to voltages of a fourth node PU_out and a first node PD. Optionally, the  output subcircuit OSC includes a fifteenth transistor T15, a sixteenth transistor T16, a seventeenth transistor T17, an eighteenth transistor T18, and optionally a second capacitor C2.

[0275] The fifteenth transistor T15 is coupled between the second clock signal terminal CB and a second output terminal COUT. A gate electrode of the fifteenth transistor T15 is coupled to the fourth node PU_out. The fifteenth transistor T15 may be turned on or off depending on the voltage of the fourth node PU_out. Optionally, when the fifteenth transistor T15 is turned on, the high voltage portion of the signal from the second clock signal terminal CB is provided to the second output terminal COUT, which may be transmitted to a scan unit of a different stage (e.g., a previous stage or a next stage) and used as a carry signal.

[0276] In some embodiments, the fifteenth transistor T15 is a double gate transistor. The seventeenth transistor T17 is coupled between an intermediate node of the fifteenth transistor T15 and the first power supply terminal VGL. In alternative embodiments, the respective scan unit may include two transistors in lieu of the fifteenth transistor T15, and the seventeenth transistor T17 is coupled between the first power supply terminal VGL and a portion that are connected to two active layers of the two transistors, and space apart the two active layers of the two transistors. A gate electrode of the seventeenth transistor T17 is coupled to the first node PD. The seventeenth transistor T17 may be turned on or off depending on the voltage of the first node PD. Optionally, when the seventeenth transistor T17 is turned on, the voltage of a signal from the first power supply terminal VGL may be provided to the intermediate node of the fifteenth transistor T15.

[0277] The sixteenth transistor T16 is coupled between the second output terminal COUT and the first power supply terminal VGL. A gate electrode of the sixteenth transistor T16 is coupled to the first node PD. The sixteenth transistor T16 may be turned on or off depending on the voltage of the first node PD. Optionally, when the sixteenth transistor T16 is turned on, the voltage from the first power supply terminal VGL is provided to the second output terminal COUT, which may be provided to a scan unit of a different stage (e.g., a previous stage or a next stage) and used as a carry signal having a gate-off level. In one example, when the carry signal has a gate-off level, it may be understood that the carry signal is not provided.

[0278] In some embodiments, the sixteenth transistor T16 is a double gate transistor. The eighteenth transistor T18 is coupled between an intermediate node of the sixteenth transistor T16 and the second power supply terminal VGH. In alternative embodiments, the respective scan unit may include two transistors in lieu of the sixteenth transistor T16, and the eighteenth transistor T18 is coupled between the second power supply terminal VGH and a portion that are connected to two active layers of the two transistors, and space apart the two active layers of the two transistors. A gate electrode of the eighteenth transistor T18 is  coupled to the second output terminal COUT. The eighteenth transistor T18 may be turned on or off depending on the voltage of the second output terminal COUT. Optionally, when the eighteenth transistor T18 is turned on, the voltage of a signal from the second power supply terminal VGH may be provided to the intermediate node of the sixteenth transistor T16.

[0279] The second capacitor C2 is coupled between the fourth node PU_out and the second output terminal COUT.

[0280] In some embodiments, the input subcircuit ISC is configured to control the voltages of a second node PU_in in response to signals provided to an input terminal STV and a first clock signal terminal CK, respectively. Optionally, the input subcircuit ISC includes a first transistor T1.

[0281] The first transistor T1 is coupled between the input terminal STV and the second node PU_in. A gate electrode of the first transistor T1 is coupled to the first clock signal terminal CK. When an effective voltage of a first clock signal is provided to the first clock signal terminal CK, the first transistor T1 is turned on to electrically couple the input terminal STV with the second node PU_in. When an ineffective voltage of a first clock signal is provided to the first clock signal terminal CK, the first transistor T1 is turned off.

[0282] In some embodiments, the first transistor T1 is a double gate transistor. The tenth transistor T10 is coupled between an intermediate node of the first transistor T1 and the second power supply terminal VGH. In alternative embodiments, the respective scan unit may include two transistors in lieu of the first transistor T1, and an intermediate node in that scenario refers to a portion that are connected to two active layers of the two transistors, and space apart the two active layers of the two transistors. A gate electrode of the tenth transistor T10 is coupled to the second node PU_in. The tenth transistor T10 may be turned on or off depending on the voltage of the second node PU_in. Optionally, when the tenth transistor T10 is turned on, the voltage of a signal from the second power supply terminal VGH may be provided to the intermediate node of the first transistor T1.

[0283] In some embodiments, the stabilizing subcircuit SSC is configured to stabilize voltages at the first node PD and the fourth node PU_out. Optionally, the stabilizing subcircuit SSC includes a second transistor T2, a third transistor T3, and a ninth transistor T9.

[0284] The second transistor T2 is coupled between a voltage supply terminal VDD and the first node PD. A gate electrode of the second transistor T2 is coupled to the voltage supply terminal VDD. A voltage supply signal is provided to the voltage supply terminal VDD, the second transistor T2 is turned on to electrically couple the voltage supply terminal VDD with the first node PD.

[0285] In some embodiments, the second transistor T2 is a double gate transistor. The eleventh transistor T11 is coupled between an intermediate node of the second transistor T2 and the first power supply terminal VGL. In alternative embodiments, the respective scan unit may include two transistors in lieu of the second transistor T2, and an intermediate node in that scenario refers to a portion that are connected to two active layers of the two transistors, and space apart the two active layers of the two transistors. A gate electrode of the eleventh transistor T11 is coupled to the second node PU_in. The eleventh transistor T11 may be turned on or off depending on the voltage of the second node PU_in. Optionally, when the eleventh transistor T11 is turned on, the voltage of a signal from the first power supply terminal VGL may be provided to the intermediate node of the second transistor T2.

[0286] The third transistor T3 is coupled between the first node PD and the first power supply terminal VGL. A gate electrode of the third transistor T3 is coupled to the second node PU_in. The third transistor T3 may be turned on or off depending on the voltage of the second node PU_in. Optionally, when the third transistor T3 is turned on, the voltage of a signal from the first power supply terminal VGL may be provided to the first node PD.

[0287] In some embodiments, the third transistor T3 is a double gate transistor. The twelfth transistor T12 is coupled between an intermediate node of the third transistor T3 and the voltage supply terminal VDD. In alternative embodiments, the respective scan unit may include two transistors in lieu of the third transistor T3, and an intermediate node in that scenario refers to a portion that are connected to two active layers of the two transistors, and space apart the two active layers of the two transistors. A gate electrode of the twelfth transistor T12 is coupled to the first node PD. The twelfth transistor T12 may be turned on or off depending on the voltage of the first node PD. Optionally, when the twelfth transistor T12 is turned on, the voltage of a signal from the voltage supply terminal VDD may be provided to the intermediate node of the third transistor T3.

[0288] The ninth transistor T9 is coupled between the first power supply terminal VGL and the gate electrode of the third transistor T3. A gate electrode of the ninth transistor T9 is coupled to a reset control signal terminal T_rst. The ninth transistor T9 may be turned on or off depending on a voltage of a reset control signal provided by the reset control signal terminal T_rst. Optionally, when the ninth transistor T9 is turned on, the voltage of a signal from the first power supply terminal VGL may be provided to the gate electrode of the third transistor T3, resetting the gate electrode of the third transistor T3.

[0289] In some embodiments, the ninth transistor T9 is a double gate transistor. The fourteenth transistor T14 is coupled between an intermediate node of the ninth transistor T9 and the second power supply terminal VGH. In alternative embodiments, the respective scan unit may include two transistors in lieu of the ninth transistor T9, and an intermediate node in  that scenario refers to a portion that are connected to two active layers of the two transistors, and space apart the two active layers of the two transistors. A gate electrode of the fourteenth transistor T14 is coupled to the second node PU_in. The fourteenth transistor T14 may be turned on or off depending on the voltage of the second node PU_in. Optionally, when the fourteenth transistor T14 is turned on, the voltage of a signal from the second power supply terminal VGH may be provided to the intermediate node of the ninth transistor T9.

[0290] In some embodiments, the first processing subcircuit PSC1 is configured to control connection or disconnection between the second node PU_in and the fourth node PU_out. Optionally, the first processing subcircuit PSC1 includes an eighth transistor T8.

[0291] The eighth transistor T8 is coupled between the second node PU_in and the fourth node PU_out. In some embodiments, a gate electrode of the eighth transistor T8 is coupled to the first clock signal terminal CK. When an effective voltage of a first clock signal is provided to the first clock signal terminal CK, the eighth transistor T8 is turned on to electrically couple the second node PU_in and the fourth node PU_out. When an ineffective voltage of a first clock signal is provided to the first clock signal terminal CK, the eighth transistor T8 is turned off.

[0292] In some embodiments, the second processing subcircuit PSC2 is configured to control connection or disconnection between the first node PD and the fourth node PU_out. Optionally, the second processing subcircuit PSC2 includes a sixth transistor T6 and a seventh transistor T7.

[0293] The sixth transistor T6 is coupled between the first power supply terminal VGL and a fifth node PU_f. A gate electrode of the sixth transistor T6 is coupled to the first node PD. The sixth transistor T6 may be turned on or off depending on the voltage of the first node PD. Optionally, when the sixth transistor T6 is turned on, the voltage of a signal from the first power supply terminal VGL is provided to the fifth node PU_f.

[0294] The seventh transistor T7 is coupled between the fifth node PU_f and the fourth node PU_out. A gate electrode of the seventh transistor T7 is coupled to the second clock signal terminal CB. When an effective voltage of a second clock signal is provided to the second clock signal terminal CB, the seventh transistor T7 is turned on to electrically couple the fifth node PU_f and the fourth node PU_out. When an ineffective voltage of a second clock signal is provided to the second clock signal terminal CB, the seventh transistor T7 is turned off.

[0295] The thirteenth transistor T13 is coupled between the fifth node PU_f and the second power supply terminal VGH. A gate electrode of the thirteenth transistor T13 is coupled to the fourth node PU_out. The thirteenth transistor T13 may be turned on or off depending on the voltage of the fourth node PU_out. Optionally, when the thirteenth transistor T13 is  turned on, the voltage of a signal from the second power supply terminal VGH is provided to the fifth node PU_f.

[0296] In alternative embodiments, a gate electrode of the eighth transistor T8 is coupled to a second power supply terminal VGH. In one example, the second power supply signal provided to the second power supply terminal VGH is configured to turn on the eighth transistor T8 constantly.

[0297] The present disclosure may be implemented in scan circuits having transistors of various types, including a scan circuit having p-type transistors, a scan circuit having n-type transistors, and a scan circuit having one or more p-type transistors and one or more n-type transistors. For a p-type transistor, an effective control signal (e.g., a turn-on control signal) is a low voltage signal, and an ineffective control signal (e.g., a turn-off control signal) is a high voltage signal. For an n-type transistor, an effective control signal (e.g., a turn-on control signal) is a high voltage signal, and an ineffective control signal (e.g., a turn-off control signal) is a low voltage signal.

[0298] In some embodiments, referring to FIG. 18, each of the first to eighteenth transistors T1 to T18 may be formed of an n-type transistor such as a metal oxide transistor. In some embodiments, the gate-on voltage of the first to eighteenth transistors T1 to T18 may be set to a high level, and the gate-off voltage thereof may be set to a low level. In alternative embodiments, each of the first to eighteenth transistors T1 to T18 may be formed of a p-type transistor. In some embodiments, the gate-on voltage of the first to eighteenth transistors T1 to T18 may be set to a low level, and the gate-off voltage thereof may be set to a high level.

[0299] In the respective scan unit depicted in FIG. 18, the transistors in at least one of the stabilizing subcircuit SSC, the input subcircuit ISC, the first processing subcircuit PSC1, or the second output subcircuit OSC2 are double gate transistors. In one example, the first transistor T1 in the input subcircuit ISC is a double gate transistor. In another example, the seventh transistor T7 in the second processing subcircuit PSC2 is a double gate transistor. In another example, the second transistor T2, the third transistor T3, and the ninth transistor T9 in the stabilizing subcircuit SSC are double gate transistors. In another example, the seventeenth transistor T17 and the eighteenth transistor T18 in the second output subcircuit OSC2 are double gate transistors.

[0300] The inventors of the present disclosure discover that, by having the double gate transistors in the respective scan unit, the leakage at various transistors can be prevented. For example, the inventors of the present disclosure discover that, when a threshold voltage of a transistor (e.g., the eighth transistor T8) becomes negative, or the driving current becomes too large when the gate-source voltage becomes 0, the second node PU_in and the fourth node PU_out might not maintain a high level during the second period t2. The inventors of the  present disclosure discover that, in the respective scan unit depicted in FIG. 18, when the second node PU_in has a high voltage, the drain-source voltage of the transistor (e.g., the eighth transistor T8) can be made very small through the voltage division by the double gate transistor (e.g, the double gate eighth transistor) . Thus, the eighth transistor T8 can be leakage free, maintaining a high potential of the second node PU_in. The same principle applies to the first transistor T1, the seventh transistor T7, the second transistor T2, the third transistor T3, the ninth transistor T9, the seventeenth transistor T17, and the eighteenth transistor T18.

[0301] In the respective scan unit depicted in FIG. 18, a first power supply signal provided by the first power supply terminal VGL and a third power supply signal provided by the third power supply terminal VGL2 are utilized to further reduce leakage at the output terminal OUT. For example, for the fourth transistor T4, when the output terminal OUT is at a high level, the gate-source voltage of the fourth transistor T4 is 0, and it functions correctly when the threshold voltage of the fourth transistor T4 is a positive value. However, if the threshold voltage of the fourth transistor T4 is a negative value, the fourth transistor T4 may not turn off properly, which can increase power consumption and slow down the charging speed at best, or prevent the scan circuit from outputting a high level, thus failing to function correctly.

[0302] In the respective scan unit depicted in FIG. 18, the first power supply signal provided by the first power supply terminal VGL and the third power supply signal provided by the third power supply terminal VGL2 are utilized, wherein a voltage level of the first power supply signal provided by the first power supply terminal VGL is less than a voltage level of the third power supply signal provided by the third power supply terminal VGL2. If the threshold voltage of the fourth transistor T4 is a negative value, the voltage level of the first power supply signal can be lowered to ensure that the threshold voltage of the fourth transistor T4 is greater than a voltage difference between the first power supply signal and the third power supply signal, thereby ensuring the normal operation of the scan circuit.

[0303] FIG. 19 is a circuit diagram of a respective scan unit of a scan circuit in some embodiments according to the present disclosure. Referring to FIG. 19, the respective scan unit in some embodiments includes an input subcircuit ISC, an output subcircuit OSC, a second output subcircuit OSC2, a first processing subcircuit PSC1, a second processing subcircuit PSC2, and a stabilizing subcircuit SSC. A respective scan unit may be configured to transmit control signals to one or more rows of subpixels. In one example, the respective scan unit is configured to transmit control signals to a single row of subpixels. In another example, the respective scan unit is configured to transmit control signals to two or more rows of subpixels.

[0304] In some embodiments, the output subcircuit OSC is configured to supply the voltage of a high voltage portion of a signal from a third clock signal terminal CB2 or a low voltage signal from a first power supply terminal VGL to an output terminal OUT in response to voltages of a fourth node PU_out and a first node PD. Optionally, the output subcircuit OSC includes a fourth transistor T4, a fifth transistor T5, a fifteenth transistor T15, and a first capacitor C1.

[0305] The fifth transistor T5 is coupled between the third clock signal terminal CB2 and the output terminal OUT. A gate electrode of the fifth transistor T5 is coupled to the fourth node PU_out. The fifth transistor T5 may be turned on or off depending on the voltage of the fourth node PU_out. Optionally, when the fifth transistor T5 is turned on, the high voltage portion of the signal from the third clock signal terminal CB2 is provided to the output terminal OUT, which may be transmitted to an n-th gate line and used as a gate driving signal having a gate-on level.

[0306] The fourth transistor T4 is coupled between the output terminal OUT and the first power supply terminal VGL. A gate electrode of the fourth transistor T4 is coupled to the first node PD. The fourth transistor T4 may be turned on or off depending on the voltage of the first node PD. Optionally, when the fourth transistor T4 is turned on, the voltage from the first power supply terminal VGL is provided to the output terminal OUT, which may be provided to an n-th gate line and used as a gate driving signal having a gate-off level. In one example, when the gate driving signal has a gate-off level, it may be understood that the gate driving signal is not provided.

[0307] The fifteenth transistor T15 is coupled between the output terminal OUT and the first power supply terminal VGL. A gate electrode of the fifteenth transistor T15 is coupled to the first clock signal terminal CK. The fifteenth transistor T15 may be turned on or off depending on the voltage of the first clock signal terminal CK. Optionally, when the fifteenth transistor T15 is turned on, the voltage from the first power supply terminal VGL is provided to the output terminal OUT.

[0308] The first capacitor C1 is coupled between the output terminal OUT and the fourth node PU_out.

[0309] In some embodiments, the second output subcircuit OSC2 is configured to supply the voltage of a high voltage portion of a signal from a second clock signal terminal CB or a low voltage signal from a third power supply terminal VGL2 to a second output terminal COUT in response to voltages of a fourth node PU_out and a first node PD. Optionally, the output subcircuit OSC includes a twelfth transistor T12, a thirteenth transistor T13, a fourteenth transistor T14, and optionally a second capacitor C2.

[0310] The twelfth transistor T12 is coupled between a second clock signal terminal CB and a second output terminal COUT. A gate electrode of the twelfth transistor T12 is coupled to the fourth node PU_out. The twelfth transistor T12 may be turned on or off depending on the voltage of the fourth node PU_out. Optionally, when the twelfth transistor T12 is turned on, the high voltage portion of the signal from the second clock signal terminal CB is provided to the second output terminal COUT, which may be transmitted to a scan unit of a different stage (e.g., a previous stage or a next stage) and used as a carry signal.

[0311] The thirteenth transistor T13 is coupled between the second output terminal COUT and the third power supply terminal VGL2. A gate electrode of the thirteenth transistor T13 is coupled to the first node PD. The thirteenth transistor T13 may be turned on or off depending on the voltage of the first node PD. Optionally, when the thirteenth transistor T13 is turned on, the voltage from the third power supply terminal VGL2 is provided to the second output terminal COUT, which may be provided to a scan unit of a different stage (e.g., a previous stage or a next stage) and used as a carry signal having a gate-off level. In one example, when the carry signal has a gate-off level, it may be understood that the carry signal is not provided.

[0312] The fourteenth transistor T14 is coupled between the second output terminal COUT and the third power supply terminal VGL2. A gate electrode of the fourteenth transistor T14 is coupled to the first clock signal terminal CK. The fourteenth transistor T14 may be turned on or off depending on the voltage of the first clock signal terminal CK. Optionally, when the fourteenth transistor T14 is turned on, the voltage from the third power supply terminal VGL2 is provided to the second output terminal COUT.

[0313] The second capacitor C2 is coupled between the fourth node PU_out and the second output terminal COUT.

[0314] In some embodiments, the input subcircuit ISC is configured to control the voltages of a second node PU_in in response to signals provided to an input terminal STV and a first clock signal terminal CK, respectively. Optionally, the input subcircuit ISC includes a first transistor T1.

[0315] The first transistor T1 is coupled between the input terminal STV and the second node PU_in. A gate electrode of the first transistor T1 is coupled to the first clock signal terminal CK. When an effective voltage of a first clock signal is provided to the first clock signal terminal CK, the first transistor T1 is turned on to electrically couple the input terminal STV with the second node PU_in. When an ineffective voltage of a first clock signal is provided to the first clock signal terminal CK, the first transistor T1 is turned off.

[0316] In some embodiments, the stabilizing subcircuit SSC is configured to stabilize voltages at the first node PD and the fourth node PU_out. Optionally, the stabilizing  subcircuit SSC includes a second transistor T2, a third transistor T3, a ninth transistor T9, a tenth transistor T10, and an eleventh transistor T11.

[0317] The second transistor T2 is coupled between the second clock signal terminal CB and a third node PD_c. A gate electrode of the second transistor T2 is coupled to the second clock signal terminal CB. When an effective voltage of a second clock signal is provided to the second clock signal terminal CB, the second transistor T2 is turned on to electrically couple the second clock signal terminal CB with the third node PD_c. When an ineffective voltage of a first clock signal is provided to the second clock signal terminal CB, the second transistor T2 is turned off.

[0318] The third transistor T3 is coupled between the third node PD_c and the third power supply terminal VGL2. A gate electrode of the third transistor T3 is coupled to the second node PU_in. The third transistor T3 may be turned on or off depending on the voltage of the second node PU_in. Optionally, when the third transistor T3 is turned on, the voltage of a signal from the third power supply terminal VGL2 may be provided to the third node PD_c.

[0319] The tenth transistor T10 is coupled between the second clock signal terminal CB and the first node PD. A gate electrode of the tenth transistor T10 is coupled to the third node PD_c. The tenth transistor T10 may be turned on or off depending on the voltage of the third node PD_c. Optionally, when the tenth transistor T10 is turned on, the voltage of a signal from the second clock signal terminal CB may be provided to the first node PD.

[0320] The eleventh transistor T11 is coupled between the first node PD and the third power supply terminal VGL2. A gate electrode of the eleventh transistor T11 is coupled to the second node PU_in. The eleventh transistor T11 may be turned on or off depending on the voltage of the second node PU_in. Optionally, when the eleventh transistor T11 is turned on, the voltage of a signal from the third power supply terminal VGL2 may be provided to the first node PD.

[0321] The ninth transistor T9 is coupled between the third power supply terminal VGL2 and the second node PU_in. A gate electrode of the ninth transistor T9 is coupled to a reset control signal terminal T_rst. The ninth transistor T9 may be turned on or off depending on a voltage of a reset control signal provided by the reset control signal terminal T_rst. Optionally, when the ninth transistor T9 is turned on, the voltage of a signal from the third power supply terminal VGL2 may be provided to the second node PU_in, resetting the gate electrode of the third transistor T3.

[0322] In some embodiments, the first processing subcircuit PSC1 is configured to control connection or disconnection between the second node PU_in and the fourth node PU_out. Optionally, the first processing subcircuit PSC1 includes an eighth transistor T8.

[0323] The eighth transistor T8 is coupled between the second node PU_in and the fourth node PU_out. A gate electrode of the eighth transistor T8 is coupled to the first clock signal terminal CK. When an effective voltage of a first clock signal is provided to the first clock signal terminal CK, the eighth transistor T8 is turned on to electrically couple the second node PU_in and the fourth node PU_out. When an ineffective voltage of a first clock signal is provided to the first clock signal terminal CK, the eighth transistor T8 is turned off.

[0324] In some embodiments, the second processing subcircuit PSC2 is configured to control connection or disconnection between the first node PD and the fourth node PU_out. Optionally, the second processing subcircuit PSC2 includes a sixth transistor T6 and a seventh transistor T7.

[0325] The sixth transistor T6 is coupled between the third power supply terminal VGL2 and a fifth node PU_f. A gate electrode of the sixth transistor T6 is coupled to the first node PD. The sixth transistor T6 may be turned on or off depending on the voltage of the first node PD. Optionally, when the sixth transistor T6 is turned on, the voltage of a signal from the third power supply terminal VGL2 is provided to the fifth node PU_f.

[0326] The seventh transistor T7 is coupled between the fifth node PU_f and the fourth node PU_out. A gate electrode of the seventh transistor T7 is coupled to the second clock signal terminal CB. When an effective voltage of a second clock signal is provided to the second clock signal terminal CB, the seventh transistor T7 is turned on to electrically couple the fifth node PU_f and the fourth node PU_out. When an ineffective voltage of a second clock signal is provided to the second clock signal terminal CB, the seventh transistor T7 is turned off.

[0327] In alternative embodiments, the gate electrode of the eighth transistor T8 is coupled to a second power supply terminal VGH. The first power supply terminal VGL is configured to transmit a first power supply signal, the second power supply terminal VGH is configured to transmit a second power supply signal, the second power supply signal has a voltage level higher than the first power supply signal. The voltage supply terminal VDD is configured to transmit a voltage supply signal, the voltage supply signal has a voltage level higher than the first power supply signal. In one example, the second power supply signal provided to the second power supply terminal VGH is configured to turn on the eighth transistor T8 constantly.

[0328] In alternative embodiments, the gate electrode of the second transistor T2 is coupled to the first clock signal terminal CK. When an effective voltage of a first clock signal is provided to the first clock signal terminal CK, the second transistor T2 is turned on to electrically couple the second clock signal terminal CB with the third node PD_c. When an  ineffective voltage of a first clock signal is provided to the first clock signal terminal CK, the second transistor T2 is turned off.

[0329] In alternative embodiments, the gate electrode of the second transistor T2 is coupled to the voltage supply terminal VDD. The second transistor T2 is turned on by a voltage supply signal provided by the voltage supply terminal VDD constantly.

[0330] The present disclosure may be implemented in scan circuits having transistors of various types, including a scan circuit having p-type transistors, a scan circuit having n-type transistors, and a scan circuit having one or more p-type transistors and one or more n-type transistors. For a p-type transistor, an effective control signal (e.g., a turn-on control signal) is a low voltage signal, and an ineffective control signal (e.g., a turn-off control signal) is a high voltage signal. For an n-type transistor, an effective control signal (e.g., a turn-on control signal) is a high voltage signal, and an ineffective control signal (e.g., a turn-off control signal) is a low voltage signal.

[0331] In some embodiments, referring to FIG. 19, each of the first to fifteenth transistors T1 to T15 may be formed of an n-type transistor such as a metal oxide transistor. In some embodiments, the gate-on voltage of the first to fifteenth transistors T1 to T15 may be set to a high level, and the gate-off voltage thereof may be set to a low level. In alternative embodiments, each of the first to fifteenth transistors T1 to T15 may be formed of a p-type transistor. In some embodiments, the gate-on voltage of the first to fifteenth transistors T1 to T15 may be set to a low level, and the gate-off voltage thereof may be set to a high level.

[0332] FIG. 20 is a circuit diagram of a respective scan unit of a scan circuit in some embodiments according to the present disclosure. Referring to FIG. 20, the respective scan unit in some embodiments includes an input subcircuit ISC, an output subcircuit OSC, a second output subcircuit OSC2, a first processing subcircuit PSC1, a second processing subcircuit PSC2, and a stabilizing subcircuit SSC. A respective scan unit may be configured to transmit control signals to one or more rows of subpixels. In one example, the respective scan unit is configured to transmit control signals to a single row of subpixels. In another example, the respective scan unit is configured to transmit control signals to two or more rows of subpixels.

[0333] In some embodiments, the output subcircuit OSC is configured to supply the voltage of a high voltage portion of a signal from a third clock signal terminal CB2 or a low voltage signal from a third power supply terminal VGL2 to an output terminal OUT in response to voltages of a sixth node PU_out2 and a first node PD. Optionally, the output subcircuit OSC includes a fourth transistor T4, a fifth transistor T5, a fifteenth transistor T15, a sixteenth transistor T16, and a first capacitor C1.

[0334] The fifth transistor T5 is coupled between the third clock signal terminal CB2 and the output terminal OUT. A gate electrode of the fifth transistor T5 is coupled to the sixth node PU_out2. The fifth transistor T5 may be turned on or off depending on the voltage of the sixth node PU_out2. Optionally, when the fifth transistor T5 is turned on, the high voltage portion of the signal from the third clock signal terminal CB2 is provided to the output terminal OUT, which may be transmitted to an n-th gate line and used as a gate driving signal having a gate-on level.

[0335] The fourth transistor T4 is coupled between the output terminal OUT and the third power supply terminal VGL2. A gate electrode of the fourth transistor T4 is coupled to the first node PD. The fourth transistor T4 may be turned on or off depending on the voltage of the first node PD. Optionally, when the fourth transistor T4 is turned on, the voltage from the third power supply terminal VGL2 is provided to the output terminal OUT, which may be provided to an n-th gate line and used as a gate driving signal having a gate-off level. In one example, when the gate driving signal has a gate-off level, it may be understood that the gate driving signal is not provided.

[0336] The fifteenth transistor T15 is coupled between the output terminal OUT and the third power supply terminal VGL2. A gate electrode of the fifteenth transistor T15 is coupled to the first clock signal terminal CK. The fifteenth transistor T15 may be turned on or off depending on the voltage of the first clock signal terminal CK. Optionally, when the fifteenth transistor T15 is turned on, the voltage from the third power supply terminal VGL2 is provided to the output terminal OUT.

[0337] The sixteenth transistor T16 is coupled between the second node PU_in and the sixth node PU_out2. A gate electrode of the sixteenth transistor T16 is coupled to the first clock signal terminal CK. The sixteenth transistor T16 may be turned on or off depending on the voltage of the first clock signal terminal CK. Optionally, when the sixteenth transistor T16 is turned on, the second node PU_in and the sixth node PU_out2 are electrically connected.

[0338] In some embodiments, the sixteenth transistor T16 is a double gate transistor.

[0339] The first capacitor C1 is coupled between the output terminal OUT and the sixth node PU_out2.

[0340] In some embodiments, the second output subcircuit OSC2 is configured to supply the voltage of a high voltage portion of a signal from a second clock signal terminal CB or a low voltage signal from a first power supply terminal VGL to a second output terminal COUT in response to voltages of a fourth node PU_out and a first node PD. Optionally, the output subcircuit OSC includes a twelfth transistor T12, a thirteenth transistor T13, a fourteenth transistor T14, and optionally a second capacitor C2.

[0341] The twelfth transistor T12 is coupled between a second clock signal terminal CB and a second output terminal COUT. A gate electrode of the twelfth transistor T12 is coupled to the fourth node PU_out. The twelfth transistor T12 may be turned on or off depending on the voltage of the fourth node PU_out. Optionally, when the twelfth transistor T12 is turned on, the high voltage portion of the signal from the second clock signal terminal CB is provided to the second output terminal COUT, which may be transmitted to a scan unit of a different stage (e.g., a previous stage or a next stage) and used as a carry signal.

[0342] In some embodiments, the twelfth transistor T12 is a double gate transistor.

[0343] The thirteenth transistor T13 is coupled between the second output terminal COUT and the first power supply terminal VGL. A gate electrode of the thirteenth transistor T13 is coupled to the first node PD. The thirteenth transistor T13 may be turned on or off depending on the voltage of the first node PD. Optionally, when the thirteenth transistor T13 is turned on, the voltage from the first power supply terminal VGL is provided to the second output terminal COUT, which may be provided to a scan unit of a different stage (e.g., a previous stage or a next stage) and used as a carry signal having a gate-off level. In one example, when the carry signal has a gate-off level, it may be understood that the carry signal is not provided.

[0344] In some embodiments, the thirteenth transistor T13 is a double gate transistor.

[0345] The fourteenth transistor T14 is coupled between the second output terminal COUT and the first power supply terminal VGL. A gate electrode of the fourteenth transistor T14 is coupled to the first clock signal terminal CK. The fourteenth transistor T14 may be turned on or off depending on the voltage of the first clock signal terminal CK. Optionally, when the fourteenth transistor T14 is turned on, the voltage from the first power supply terminal VGL is provided to the second output terminal COUT.

[0346] In some embodiments, the fourteenth transistor T14 is a double gate transistor.

[0347] The second capacitor C2 is coupled between the fourth node PU_out and the second output terminal COUT.

[0348] In some embodiments, the input subcircuit ISC is configured to control the voltages of a second node PU_in in response to signals provided to an input terminal STV and a first clock signal terminal CK, respectively. Optionally, the input subcircuit ISC includes a first transistor T1.

[0349] The first transistor T1 is coupled between the input terminal STV and the second node PU_in. A gate electrode of the first transistor T1 is coupled to the first clock signal terminal CK. When an effective voltage of a first clock signal is provided to the first clock signal terminal CK, the first transistor T1 is turned on to electrically couple the input terminal  STV with the second node PU_in. When an ineffective voltage of a first clock signal is provided to the first clock signal terminal CK, the first transistor T1 is turned off.

[0350] In some embodiments, the first transistor T1 is a double gate transistor.

[0351] In some embodiments, the stabilizing subcircuit SSC is configured to stabilize voltages at the first node PD and the fourth node PU_out. Optionally, the stabilizing subcircuit SSC includes a second transistor T2, a third transistor T3, a ninth transistor T9, a tenth transistor T10, and an eleventh transistor T11.

[0352] The second transistor T2 is coupled between the second clock signal terminal CB and a third node PD_c. A gate electrode of the second transistor T2 is coupled to the second clock signal terminal CB. When an effective voltage of a second clock signal is provided to the second clock signal terminal CB, the second transistor T2 is turned on to electrically couple the second clock signal terminal CB with the third node PD_c. When an ineffective voltage of a first clock signal is provided to the second clock signal terminal CB, the second transistor T2 is turned off.

[0353] In some embodiments, the second transistor T2 is a double gate transistor.

[0354] The third transistor T3 is coupled between the third node PD_c and the first power supply terminal VGL. A gate electrode of the third transistor T3 is coupled to the second node PU_in. The third transistor T3 may be turned on or off depending on the voltage of the second node PU_in. Optionally, when the third transistor T3 is turned on, the voltage of a signal from the first power supply terminal VGL may be provided to the third node PD_c.

[0355] In some embodiments, the third transistor T3 is a double gate transistor.

[0356] The tenth transistor T10 is coupled between the second clock signal terminal CB and the first node PD. A gate electrode of the tenth transistor T10 is coupled to the third node PD_c. The tenth transistor T10 may be turned on or off depending on the voltage of the third node PD_c. Optionally, when the tenth transistor T10 is turned on, the voltage of a signal from the second clock signal terminal CB may be provided to the first node PD.

[0357] In some embodiments, the tenth transistor T10 is a double gate transistor.

[0358] The eleventh transistor T11 is coupled between the first node PD and the first power supply terminal VGL. A gate electrode of the eleventh transistor T11 is coupled to the second node PU_in. The eleventh transistor T11 may be turned on or off depending on the voltage of the second node PU_in. Optionally, when the eleventh transistor T11 is turned on, the voltage of a signal from the first power supply terminal VGL may be provided to the first node PD.

[0359] In some embodiments, the eleventh transistor T11 is a double gate transistor.

[0360] The ninth transistor T9 is coupled between the first power supply terminal VGL and the second node PU_in. A gate electrode of the ninth transistor T9 is coupled to a reset control signal terminal T_rst. The ninth transistor T9 may be turned on or off depending on a voltage of a reset control signal provided by the reset control signal terminal T_rst. Optionally, when the ninth transistor T9 is turned on, the voltage of a signal from the first power supply terminal VGL may be provided to the second node PU_in, resetting the gate electrode of the third transistor T3.

[0361] In some embodiments, the ninth transistor T9 is a double gate transistor.

[0362] In some embodiments, the first processing subcircuit PSC1 is configured to control connection or disconnection between the second node PU_in and the fourth node PU_out. Optionally, the first processing subcircuit PSC1 includes an eighth transistor T8.

[0363] The eighth transistor T8 is coupled between the second node PU_in and the fourth node PU_out. A gate electrode of the eighth transistor T8 is coupled to the first clock signal terminal CK. When an effective voltage of a first clock signal is provided to the first clock signal terminal CK, the eighth transistor T8 is turned on to electrically couple the second node PU_in and the fourth node PU_out. When an ineffective voltage of a first clock signal is provided to the first clock signal terminal CK, the eighth transistor T8 is turned off.

[0364] In some embodiments, the eighth transistor T8 is a double gate transistor.

[0365] In some embodiments, the second processing subcircuit PSC2 is configured to control connection or disconnection between the first node PD and the fourth node PU_out. Optionally, the second processing subcircuit PSC2 includes a sixth transistor T6 and a seventh transistor T7.

[0366] The sixth transistor T6 is coupled between the first power supply terminal VGL and a fifth node PU_f. A gate electrode of the sixth transistor T6 is coupled to the first node PD. The sixth transistor T6 may be turned on or off depending on the voltage of the first node PD. Optionally, when the sixth transistor T6 is turned on, the voltage of a signal from the first power supply terminal VGL is provided to the fifth node PU_f.

[0367] The seventh transistor T7 is coupled between the fifth node PU_f and the fourth node PU_out. A gate electrode of the seventh transistor T7 is coupled to the second clock signal terminal CB. When an effective voltage of a second clock signal is provided to the second clock signal terminal CB, the seventh transistor T7 is turned on to electrically couple the fifth node PU_f and the fourth node PU_out. When an ineffective voltage of a second clock signal is provided to the second clock signal terminal CB, the seventh transistor T7 is turned off.

[0368] In alternative embodiments, the gate electrode of the eighth transistor T8 is coupled to a second power supply terminal VGH. The first power supply terminal VGL is configured to transmit a first power supply signal, the second power supply terminal VGH is configured to transmit a second power supply signal, the second power supply signal has a voltage level higher than the first power supply signal. The voltage supply terminal VDD is configured to transmit a voltage supply signal, the voltage supply signal has a voltage level higher than the first power supply signal. In one example, the second power supply signal provided to the second power supply terminal VGH is configured to turn on the eighth transistor T8 constantly.

[0369] In alternative embodiments, the gate electrode of the sixteenth transistor T16 is coupled to a second power supply terminal VGH. In one example, the second power supply signal provided to the second power supply terminal VGH is configured to turn on the sixteenth transistor T16 constantly.

[0370] In alternative embodiments, the gate electrode of the second transistor T2 is coupled to the first clock signal terminal CK. When an effective voltage of a first clock signal is provided to the first clock signal terminal CK, the second transistor T2 is turned on to electrically couple the second clock signal terminal CB with the third node PD_c. When an ineffective voltage of a first clock signal is provided to the first clock signal terminal CK, the second transistor T2 is turned off.

[0371] In alternative embodiments, the gate electrode of the second transistor T2 is coupled to the voltage supply terminal VDD. The second transistor T2 is turned on by a voltage supply signal provided by the voltage supply terminal VDD constantly.

[0372] The present disclosure may be implemented in scan circuits having transistors of various types, including a scan circuit having p-type transistors, a scan circuit having n-type transistors, and a scan circuit having one or more p-type transistors and one or more n-type transistors. For a p-type transistor, an effective control signal (e.g., a turn-on control signal) is a low voltage signal, and an ineffective control signal (e.g., a turn-off control signal) is a high voltage signal. For an n-type transistor, an effective control signal (e.g., a turn-on control signal) is a high voltage signal, and an ineffective control signal (e.g., a turn-off control signal) is a low voltage signal.

[0373] In some embodiments, referring to FIG. 20, each of the first to sixteenth transistors T1 to T16 may be formed of an n-type transistor such as a metal oxide transistor. In some embodiments, the gate-on voltage of the first to sixteenth transistors T1 to T16 may be set to a high level, and the gate-off voltage thereof may be set to a low level. In alternative embodiments, each of the first to sixteenth transistors T1 to T16 may be formed of a p-type  transistor. In some embodiments, the gate-on voltage of the first to sixteenth transistors T1 to T16 may be set to a low level, and the gate-off voltage thereof may be set to a high level.

[0374] FIG. 21 is a circuit diagram of a respective scan unit of a scan circuit in some embodiments according to the present disclosure. Referring to FIG. 21, the respective scan unit in some embodiments includes an input subcircuit ISC, an output subcircuit OSC, a second output subcircuit OSC2, a first processing subcircuit PSC1, a second processing subcircuit PSC2, and a stabilizing subcircuit SSC. A respective scan unit may be configured to transmit control signals to one or more rows of subpixels. In one example, the respective scan unit is configured to transmit control signals to a single row of subpixels. In another example, the respective scan unit is configured to transmit control signals to two or more rows of subpixels.

[0375] In some embodiments, the output subcircuit OSC is configured to supply the voltage of a high voltage portion of a signal from a first clock signal terminal CK or a low voltage signal from a first power supply terminal VGL to an output terminal OUT in response to voltages of a sixth node PU_out2 and a first node PD. Optionally, the output subcircuit OSC includes a third transistor T3, a fourth transistor T4, a tenth transistor T10, a thirteenth transistor T13, and a first capacitor C1.

[0376] The third transistor T3 is coupled between a first clock signal terminal CK and an output terminal OUT. A gate electrode of the third transistor T3 is coupled to a sixth node PU_out2. The third transistor T3 may be turned on or off depending on the voltage of the sixth node PU_out2. Optionally, when the third transistor T3 is turned on, the voltage of a signal from the first clock signal terminal CK is provided to the output terminal OUT, which may be transmitted to an n-th gate line and used as a gate driving signal having a gate-on level.

[0377] The fourth transistor T4 is coupled between a first power supply terminal VGL and the output terminal OUT. A gate electrode of the fourth transistor T4 is coupled to an output terminal Gout (n+1) of a scan unit of a previous stage, and configured to receive a carry signal from the scan unit of the previous stage.

[0378] The tenth transistor T10 is coupled between the first power supply terminal VGL and the output terminal OUT. A gate electrode of the tenth transistor T10 is coupled to the first node PD. The tenth transistor T10 may be turned on or off depending on the voltage of the first node PD. Optionally, when the tenth transistor T10 is turned on, the voltage from the first power supply terminal VGL is provided to the output terminal OUT, which may be provided to an n-th gate line and used as a gate driving signal having a gate-off level. In one example, when the gate driving signal has a gate-off level, it may be understood that the gate driving signal is not provided.

[0379] The thirteenth transistor T13 is coupled between the first power supply terminal VGL and the output terminal OUT. A gate electrode of the thirteenth transistor T13 is coupled to the first power supply terminal VGL.

[0380] The first capacitor C1 is coupled between the output terminal OUT and the sixth node PU_out2.

[0381] In some embodiments, the input subcircuit ISC is configured to control the voltages of a second node PU_in in response to signals provided to an input terminal STV. Optionally, the input subcircuit ISC includes a first transistor T1.

[0382] The first transistor T1 is coupled between a second node PU_in and the input terminal STV. The input terminal STV is configured to receive a start signal or an output signal from an output terminal of the previous scan unit. A gate electrode of the first transistor T1 is coupled to the input terminal STV. The first transistor T1 may be turned on or off depending on the voltage of the input terminal STV. Optionally, when the first transistor T1 is turned on, the voltage from the input terminal STV is provided to the second node PU_in.

[0383] In some embodiments, the first transistor T1 is a double gate transistor.

[0384] In some embodiments, the stabilizing subcircuit SSC is configured to stabilize voltages at the first node PD and the fourth node PU_out. Optionally, the stabilizing subcircuit SSC includes a second transistor T2, an eighth transistor T8, an eleventh transistor T11, and a twelfth transistor T12.

[0385] The second transistor T2 is coupled between a third power supply terminal VGL2 and a second node PU_in. A gate electrode of the second transistor T2 is coupled to a carry signal output terminal Cout (n+1) of a scan unit of a next stage, e.g., a scan unit of a (n+1) -th stage. The second transistor T2 may be turned on or off depending on the voltage of the carry signal provided by the carry signal output terminal Cout (n+1) of the scan unit of the next stage. Optionally, when the second transistor T2 is turned on, the voltage from the third power supply terminal VGL2 is provided to the second node PU_in.

[0386] In some embodiments, the second transistor T2 is a double gate transistor.

[0387] The eighth transistor T8 is coupled between a third power supply terminal VGL2 and a second node PU_in. A gate electrode of the eighth transistor T8 is coupled to the first node PD. The eighth transistor T8 may be turned on or off depending on the voltage of the first node PD. Optionally, when the eighth transistor T8 is turned on, the voltage from the third power supply terminal VGL2 is provided to the second node PU_in.

[0388] In some embodiments, the eighth transistor T8 is a double gate transistor.

[0389] The eleventh transistor T11 is coupled between the third power supply terminal VGL2 and the second node PU_in. A gate electrode of the eleventh transistor T11 is coupled to a reset control signal terminal T_rst. The eleventh transistor T11 may be turned on or off depending on a voltage of a reset control signal provided by the reset control signal terminal T_rst. Optionally, when the eleventh transistor T11 is turned on, the voltage of a signal from the third power supply terminal VGL2 may be provided to the second node PU_in, resetting the second node PU_in.

[0390] In some embodiments, the eleventh transistor T11 is a double gate transistor.

[0391] The twelfth transistor T12 is coupled between the third power supply terminal VGL2 and the first node PD. A gate electrode of the twelfth transistor T12 is coupled to a second reset control signal terminal T_rst2. The twelfth transistor T12 may be turned on or off depending on a voltage of the second reset control signal provided by the second reset control signal terminal T_rst2. Optionally, when the twelfth transistor T12 is turned on, the voltage of a signal from the third power supply terminal VGL2 may be provided to the first node PD, resetting the first node PD.

[0392] In some embodiments, the twelfth transistor T12 is a double gate transistor.

[0393] In some embodiments, the first processing subcircuit PSC1 is configured to control connection or disconnection between the second node PU_in and the sixth node PU_out2. Optionally, the first processing subcircuit PSC1 includes a fifteenth transistor T15.

[0394] The fifteenth transistor T15 is coupled between the second node PU_in and the sixth node PU_out2. A gate electrode of the fifteenth transistor T15 is coupled to a second power supply terminal VGH.

[0395] In some embodiments, the fifteenth transistor T15 is a double gate transistor.

[0396] In some embodiments, the second processing subcircuit PSC2 is configured to control connection or disconnection between the first node PD and the fourth node PU_out. Optionally, the second processing subcircuit PSC2 includes a fifth transistor T5, a sixth transistor T6, a seventh transistor T7, and a fourteenth transistor T14.

[0397] The fifth transistor T5 is coupled between a voltage supply terminal VDD and the first node PD. A gate electrode of the fifth transistor T5 is coupled to the voltage supply terminal VDD.

[0398] In some embodiments, the fifth transistor T5 is a double gate transistor.

[0399] The sixth transistor T6 is coupled between the third power supply terminal VGL2 and the first node PD. A gate electrode of the sixth transistor T6 is coupled to the second node PU_in. The sixth transistor T6 may be turned on or off depending on the voltage of the  second node PU_in. Optionally, when the sixth transistor T6 is turned on, the voltage of a signal from the third power supply terminal VGL2 may be provided to the first node PD.

[0400] In some embodiments, the sixth transistor T6 is a double gate transistor.

[0401] The seventh transistor T7 is coupled between the third power supply terminal VGL2 and the first node PD. A gate electrode of the seventh transistor T7 is coupled to a carry signal output terminal Cout (n-1) of a scan unit of a previous stage, e.g., a scan unit of a (n-1) -th stage. The seventh transistor T7 may be turned on or off depending on the voltage of a carry signal provided by the carry signal output terminal Cout (n-1) of the scan unit of the previous stage. Optionally, when the seventh transistor T7 is turned on, the voltage from the third power supply terminal VGL2 is provided to the first node PD.

[0402] In some embodiments, the seventh transistor T7 is a double gate transistor.

[0403] The fourteenth transistor T14 is coupled between the second node PU_in and the fourth node PU_out. A gate electrode of the fourteenth transistor T14 is coupled to the second power supply terminal VGH.

[0404] In some embodiments, the fourteenth transistor T14 is a double gate transistor.

[0405] In some embodiments, the second output subcircuit OSC2 is configured to supply the voltage of a high voltage portion of a signal from a third clock signal terminal CK2 or a low voltage signal from a third power supply terminal VGL2 to a second output terminal COUT in response to voltages of a fourth node PU_out and a first node PD. Optionally, the output subcircuit OSC includes a ninth transistor T9, an eleventh transistor T11, and optionally a second capacitor C2.

[0406] The eleventh transistor T11 is coupled between a third clock signal terminal CK2 and a second output terminal COUT. A gate electrode of the eleventh transistor T11 is coupled to the fourth node PU_out. The eleventh transistor T11 may be turned on or off depending on the voltage of the fourth node PU_out. Optionally, when the eleventh transistor T11 is turned on, the high voltage portion of the signal from the se third clock signal terminal CK2 is provided to the second output terminal COUT, which may be transmitted to a scan unit of a different stage (e.g., a previous stage or a next stage) and used as a carry signal.

[0407] In some embodiments, the eleventh transistor T11 is a double gate transistor.

[0408] The ninth transistor T9 is coupled between the second output terminal COUT and the third power supply terminal VGL2. A gate electrode of the ninth transistor T9 is coupled to the first node PD. The ninth transistor T9 may be turned on or off depending on the voltage of the first node PD. Optionally, when the ninth transistor T9 is turned on, the voltage from the third power supply terminal VGL2 is provided to the second output terminal COUT,  which may be provided to a scan unit of a different stage (e.g., a previous stage or a next stage) and used as a carry signal having a gate-off level. In one example, when the carry signal has a gate-off level, it may be understood that the carry signal is not provided.

[0409] In some embodiments, the ninth transistor T9 is a double gate transistor.

[0410] The second capacitor C2 is coupled between the fourth node PU_out and the second output terminal COUT.

[0411] FIG. 22 is a circuit diagram of a respective scan unit of a scan circuit in some embodiments according to the present disclosure. Referring to FIG. 22, the respective scan unit in some embodiments includes an input subcircuit ISC, an output subcircuit OSC, a second output subcircuit OSC2, a first processing subcircuit PSC1, a second processing subcircuit PSC2, and a stabilizing subcircuit SSC. A respective scan unit may be configured to transmit control signals to one or more rows of subpixels. In one example, the respective scan unit is configured to transmit control signals to a single row of subpixels. In another example, the respective scan unit is configured to transmit control signals to two or more rows of subpixels.

[0412] In some embodiments, the output subcircuit OSC is configured to supply the voltage of a high voltage portion of a signal from a first clock signal terminal CK or a low voltage signal from a first power supply terminal VGL to an output terminal OUT in response to voltages of a sixth node PU_out2 and a first node PD. Optionally, the output subcircuit OSC includes a third transistor T3, a fourth transistor T4, a tenth transistor T10, an eighteenth transistor T18, and a first capacitor C1.

[0413] The third transistor T3 is coupled between a first clock signal terminal CK and an output terminal OUT. A gate electrode of the third transistor T3 is coupled to a sixth node PU_out2. The third transistor T3 may be turned on or off depending on the voltage of the sixth node PU_out2. Optionally, when the third transistor T3 is turned on, the voltage of a signal from the first clock signal terminal CK is provided to the output terminal OUT, which may be transmitted to an n-th gate line and used as a gate driving signal having a gate-on level.

[0414] The fourth transistor T4 is coupled between a first power supply terminal VGL and the output terminal OUT. A gate electrode of the fourth transistor T4 is coupled to an output terminal Gout (n+1) of a scan unit of a previous stage, and configured to receive a carry signal from the scan unit of the previous stage.

[0415] The tenth transistor T10 is coupled between the first power supply terminal VGL and the output terminal OUT. A gate electrode of the tenth transistor T10 is coupled to the first node PD. The tenth transistor T10 may be turned on or off depending on the voltage of  the first node PD. Optionally, when the tenth transistor T10 is turned on, the voltage from the first power supply terminal VGL is provided to the output terminal OUT, which may be provided to an n-th gate line and used as a gate driving signal having a gate-off level. In one example, when the gate driving signal has a gate-off level, it may be understood that the gate driving signal is not provided.

[0416] The eighteenth transistor T18 is coupled between the first power supply terminal VGL and the output terminal OUT. A gate electrode of the eighteenth transistor T18 is coupled to the second reset control signal terminal T_rst2. The eighteenth transistor T18 may be turned on or off depending on the voltage of the second reset control signal terminal T_rst2. Optionally, when the eighteenth transistor T18 is turned on, the voltage from the first power supply terminal VGL is provided to the output terminal OUT.

[0417] The first capacitor C1 is coupled between the output terminal OUT and the sixth node PU_out2.

[0418] In some embodiments, the input subcircuit ISC is configured to control the voltages of a second node PU_in in response to signals provided to an input terminal STV. Optionally, the input subcircuit ISC includes a first transistor T1.

[0419] The first transistor T1 is coupled between a second node PU_in and the input terminal STV. The input terminal STV is configured to receive a start signal or an output signal from an output terminal of the previous scan unit. A gate electrode of the first transistor T1 is coupled to the input terminal STV. The first transistor T1 may be turned on or off depending on the voltage of the input terminal STV. Optionally, when the first transistor T1 is turned on, the voltage from the input terminal STV is provided to the second node PU_in.

[0420] In some embodiments, the first transistor T1 is a double gate transistor.

[0421] In some embodiments, the stabilizing subcircuit SSC is configured to stabilize voltages at the first node PD and the fourth node PU_out. Optionally, the stabilizing subcircuit SSC includes a second transistor T2, an eighth transistor T8, an eleventh transistor T11, a twelfth transistor T12, and a sixteenth transistor T16.

[0422] The second transistor T2 is coupled between a third power supply terminal VGL2 and a second node PU_in. A gate electrode of the second transistor T2 is coupled to a carry signal output terminal Cout (n+1) of a scan unit of a next stage, e.g., a scan unit of a (n+1) -th stage. The second transistor T2 may be turned on or off depending on the voltage of the carry signal provided by the carry signal output terminal Cout (n+1) of the scan unit of the next stage. Optionally, when the second transistor T2 is turned on, the voltage from the third power supply terminal VGL2 is provided to the second node PU_in.

[0423] In some embodiments, the second transistor T2 is a double gate transistor.

[0424] The eighth transistor T8 is coupled between a third power supply terminal VGL2 and a second node PU_in. A gate electrode of the eighth transistor T8 is coupled to the first node PD. The eighth transistor T8 may be turned on or off depending on the voltage of the first node PD. Optionally, when the eighth transistor T8 is turned on, the voltage from the third power supply terminal VGL2 is provided to the second node PU_in.

[0425] In some embodiments, the eighth transistor T8 is a double gate transistor.

[0426] The eleventh transistor T11 is coupled between the third power supply terminal VGL2 and the second node PU_in. A gate electrode of the eleventh transistor T11 is coupled to a reset control signal terminal T_rst. The eleventh transistor T11 may be turned on or off depending on a voltage of a reset control signal provided by the reset control signal terminal T_rst. Optionally, when the eleventh transistor T11 is turned on, the voltage of a signal from the third power supply terminal VGL2 may be provided to the second node PU_in, resetting the second node PU_in.

[0427] In some embodiments, the eleventh transistor T11 is a double gate transistor.

[0428] The twelfth transistor T12 is coupled between the third power supply terminal VGL2 and the first node PD. A gate electrode of the twelfth transistor T12 is coupled to a second reset control signal terminal T_rst2. The twelfth transistor T12 may be turned on or off depending on a voltage of a second reset control signal provided by the second reset control signal terminal T_rst2. Optionally, when the twelfth transistor T12 is turned on, the voltage of a signal from the third power supply terminal VGL2 may be provided to the first node PD, resetting the first node PD.

[0429] In some embodiments, the twelfth transistor T12 is a double gate transistor.

[0430] The sixteenth transistor T16 is coupled between the third power supply terminal VGL2 and the second node PU_in. A gate electrode of the sixteenth transistor T16 is coupled to a second reset control signal terminal T_rst2. The sixteenth transistor T16 may be turned on or off depending on a voltage of a second reset control signal provided by the second reset control signal terminal T_rst2. Optionally, when the sixteenth transistor T16 is turned on, the voltage of a signal from the third power supply terminal VGL2 may be provided to the second node PU_in, resetting the second node PU_in.

[0431] In some embodiments, the sixteenth transistor T16 is a double gate transistor.

[0432] In some embodiments, the first processing subcircuit PSC1 is configured to control connection or disconnection between the second node PU_in and the sixth node PU_out2. Optionally, the first processing subcircuit PSC1 includes a fifteenth transistor T15.

[0433] The fifteenth transistor T15 is coupled between the second node PU_in and the sixth node PU_out2. A gate electrode of the fifteenth transistor T15 is coupled to a second power supply terminal VGH.

[0434] In some embodiments, the fifteenth transistor T15 is a double gate transistor.

[0435] In some embodiments, the second processing subcircuit PSC2 is configured to control connection or disconnection between the first node PD and the fourth node PU_out. Optionally, the second processing subcircuit PSC2 includes a fifth transistor T5, a sixth transistor T6, a seventh transistor T7, and a fourteenth transistor T14.

[0436] The fifth transistor T5 is coupled between a voltage supply terminal VDD and the first node PD. A gate electrode of the fifth transistor T5 is coupled to the voltage supply terminal VDD.

[0437] In some embodiments, the fifth transistor T5 is a double gate transistor.

[0438] The sixth transistor T6 is coupled between the third power supply terminal VGL2 and the first node PD. A gate electrode of the sixth transistor T6 is coupled to the second node PU_in. The sixth transistor T6 may be turned on or off depending on the voltage of the second node PU_in. Optionally, when the sixth transistor T6 is turned on, the voltage of a signal from the third power supply terminal VGL2 may be provided to the first node PD.

[0439] In some embodiments, the sixth transistor T6 is a double gate transistor.

[0440] The seventh transistor T7 is coupled between the third power supply terminal VGL2 and the first node PD. A gate electrode of the seventh transistor T7 is coupled to a carry signal output terminal Cout (n-1) of a scan unit of a previous stage, e.g., a scan unit of a (n-1) -th stage. The seventh transistor T7 may be turned on or off depending on the voltage of a carry signal provided by the carry signal output terminal Cout (n-1) of the scan unit of the previous stage. Optionally, when the seventh transistor T7 is turned on, the voltage from the third power supply terminal VGL2 is provided to the first node PD.

[0441] In some embodiments, the seventh transistor T7 is a double gate transistor.

[0442] The fourteenth transistor T14 is coupled between the second node PU_in and the fourth node PU_out. A gate electrode of the fourteenth transistor T14 is coupled to the second power supply terminal VGH.

[0443] In some embodiments, the fourteenth transistor T14 is a double gate transistor.

[0444] In some embodiments, the second output subcircuit OSC2 is configured to supply the voltage of a high voltage portion of a signal from a third clock signal terminal CK2 or a low voltage signal from a third power supply terminal VGL2 to a second output terminal  COUT in response to voltages of a fourth node PU_out and a first node PD. Optionally, the output subcircuit OSC includes a ninth transistor T9, an eleventh transistor T11, a seventeenth transistor T17, and optionally a second capacitor C2.

[0445] The eleventh transistor T11 is coupled between a third clock signal terminal CK2 and a second output terminal COUT. A gate electrode of the eleventh transistor T11 is coupled to the fourth node PU_out. The eleventh transistor T11 may be turned on or off depending on the voltage of the fourth node PU_out. Optionally, when the eleventh transistor T11 is turned on, the high voltage portion of the signal from the se third clock signal terminal CK2 is provided to the second output terminal COUT, which may be transmitted to a scan unit of a different stage (e.g., a previous stage or a next stage) and used as a carry signal.

[0446] In some embodiments, the eleventh transistor T11 is a double gate transistor.

[0447] The ninth transistor T9 is coupled between the second output terminal COUT and the third power supply terminal VGL2. A gate electrode of the ninth transistor T9 is coupled to the first node PD. The ninth transistor T9 may be turned on or off depending on the voltage of the first node PD. Optionally, when the ninth transistor T9 is turned on, the voltage from the third power supply terminal VGL2 is provided to the second output terminal COUT, which may be provided to a scan unit of a different stage (e.g., a previous stage or a next stage) and used as a carry signal having a gate-off level. In one example, when the carry signal has a gate-off level, it may be understood that the carry signal is not provided.

[0448] In some embodiments, the ninth transistor T9 is a double gate transistor.

[0449] The seventeenth transistor T17 is coupled between the second output terminal COUT and the third power supply terminal VGL2. A gate electrode of the seventeenth transistor T17 is coupled to the second reset control signal terminal T_rst2. The seventeenth transistor T17 may be turned on or off depending on the voltage of the second reset control signal provided by the second reset control signal terminal T_rst2. Optionally, when the seventeenth transistor T17 is turned on, the voltage from the third power supply terminal VGL2 is provided to the second output terminal COUT.

[0450] In some embodiments, the seventeenth transistor T17 is a double gate transistor.

[0451] The second capacitor C2 is coupled between the fourth node PU_out and the second output terminal COUT.

[0452] FIG. 23 is a circuit diagram of a respective scan unit of a scan circuit in some embodiments according to the present disclosure. Referring to FIG. 23, the respective scan unit in some embodiments includes an input subcircuit ISC, an output subcircuit OSC, a second output subcircuit OSC2, a first processing subcircuit PSC1, a second processing subcircuit PSC2, and a stabilizing subcircuit SSC. A respective scan unit may be configured  to transmit control signals to one or more rows of subpixels. In one example, the respective scan unit is configured to transmit control signals to a single row of subpixels. In another example, the respective scan unit is configured to transmit control signals to two or more rows of subpixels.

[0453] In some embodiments, the output subcircuit OSC is configured to supply the voltage of a high voltage portion of a signal from a first clock signal terminal CK or a low voltage signal from a first power supply terminal VGL to an output terminal OUT in response to voltages of a sixth node PU_out2 and a first node PD. Optionally, the output subcircuit OSC includes a third transistor T3, a fourth transistor T4, a tenth transistor T10, an eighteenth transistor T18, and a first capacitor C1.

[0454] The third transistor T3 is coupled between a first clock signal terminal CK and an output terminal OUT. A gate electrode of the third transistor T3 is coupled to a sixth node PU_out2. The third transistor T3 may be turned on or off depending on the voltage of the sixth node PU_out2. Optionally, when the third transistor T3 is turned on, the voltage of a signal from the first clock signal terminal CK is provided to the output terminal OUT, which may be transmitted to an n-th gate line and used as a gate driving signal having a gate-on level.

[0455] The fourth transistor T4 is coupled between a first power supply terminal VGL and the output terminal OUT. A gate electrode of the fourth transistor T4 is coupled to an output terminal Gout (n+1) of a scan unit of a previous stage, and configured to receive a carry signal from the scan unit of the previous stage.

[0456] The tenth transistor T10 is coupled between the first power supply terminal VGL and the output terminal OUT. A gate electrode of the tenth transistor T10 is coupled to the first node PD. The tenth transistor T10 may be turned on or off depending on the voltage of the first node PD. Optionally, when the tenth transistor T10 is turned on, the voltage from the first power supply terminal VGL is provided to the output terminal OUT, which may be provided to an n-th gate line and used as a gate driving signal having a gate-off level. In one example, when the gate driving signal has a gate-off level, it may be understood that the gate driving signal is not provided.

[0457] The eighteenth transistor T18 is coupled between the first power supply terminal VGL and the output terminal OUT. A gate electrode of the eighteenth transistor T18 is coupled to the second reset control signal terminal T_rst2. The eighteenth transistor T18 may be turned on or off depending on the voltage of the second reset control signal terminal T_rst2. Optionally, when the eighteenth transistor T18 is turned on, the voltage from the first power supply terminal VGL is provided to the output terminal OUT.

[0458] The first capacitor C1 is coupled between the output terminal OUT and the sixth node PU_out2.

[0459] In some embodiments, the input subcircuit ISC is configured to control the voltages of a second node PU_in in response to signals provided to an input terminal STV. Optionally, the input subcircuit ISC includes a first transistor T1.

[0460] The first transistor T1 is coupled between a second node PU_in and the input terminal STV. The input terminal STV is configured to receive a start signal or an output signal from an output terminal of the previous scan unit. A gate electrode of the first transistor T1 is coupled to the input terminal STV. The first transistor T1 may be turned on or off depending on the voltage of the input terminal STV. Optionally, when the first transistor T1 is turned on, the voltage from the input terminal STV is provided to the second node PU_in.

[0461] In some embodiments, the first transistor T1 is a double gate transistor.

[0462] In some embodiments, the stabilizing subcircuit SSC is configured to stabilize voltages at the first node PD and the fourth node PU_out. Optionally, the stabilizing subcircuit SSC includes a second transistor T2, an eighth transistor T8, an eleventh transistor T11, a twelfth transistor T12, and a sixteenth transistor T16.

[0463] The second transistor T2 is coupled between a third power supply terminal VGL2 and a second node PU_in. A gate electrode of the second transistor T2 is coupled to a carry signal output terminal Cout (n+1) of a scan unit of a next stage, e.g., a scan unit of a (n+1) -th stage. The second transistor T2 may be turned on or off depending on the voltage of the carry signal provided by the carry signal output terminal Cout (n+1) of the scan unit of the next stage. Optionally, when the second transistor T2 is turned on, the voltage from the third power supply terminal VGL2 is provided to the second node PU_in.

[0464] In some embodiments, the second transistor T2 is a double gate transistor.

[0465] The eighth transistor T8 is coupled between a third power supply terminal VGL2 and a second node PU_in. A gate electrode of the eighth transistor T8 is coupled to the first node PD. The eighth transistor T8 may be turned on or off depending on the voltage of the first node PD. Optionally, when the eighth transistor T8 is turned on, the voltage from the third power supply terminal VGL2 is provided to the second node PU_in.

[0466] In some embodiments, the eighth transistor T8 is a double gate transistor.

[0467] The eleventh transistor T11 is coupled between the third power supply terminal VGL2 and the second node PU_in. A gate electrode of the eleventh transistor T11 is coupled to a reset control signal terminal T_rst. The eleventh transistor T11 may be turned on or off  depending on a voltage of a reset control signal provided by the reset control signal terminal T_rst. Optionally, when the eleventh transistor T11 is turned on, the voltage of a signal from the third power supply terminal VGL2 may be provided to the second node PU_in, resetting the second node PU_in.

[0468] In some embodiments, the eleventh transistor T11 is a double gate transistor.

[0469] The twelfth transistor T12 is coupled between the third power supply terminal VGL2 and the first node PD. A gate electrode of the twelfth transistor T12 is coupled to a second reset control signal terminal T_rst2. The twelfth transistor T12 may be turned on or off depending on a voltage of a second reset control signal provided by the second reset control signal terminal T_rst2. Optionally, when the twelfth transistor T12 is turned on, the voltage of a signal from the third power supply terminal VGL2 may be provided to the first node PD, resetting the first node PD.

[0470] The sixteenth transistor T16 is coupled between the third power supply terminal VGL2 and the second node PU_in. A gate electrode of the sixteenth transistor T16 is coupled to a second reset control signal terminal T_rst2. The sixteenth transistor T16 may be turned on or off depending on a voltage of a second reset control signal provided by the second reset control signal terminal T_rst2. Optionally, when the sixteenth transistor T16 is turned on, the voltage of a signal from the third power supply terminal VGL2 may be provided to the second node PU_in, resetting the second node PU_in.

[0471] In some embodiments, the sixteenth transistor T16 is a double gate transistor.

[0472] In some embodiments, the first processing subcircuit PSC1 is configured to control connection or disconnection between the second node PU_in and the sixth node PU_out2. Optionally, the first processing subcircuit PSC1 includes a fifteenth transistor T15.

[0473] The fifteenth transistor T15 is coupled between the second node PU_in and the sixth node PU_out2. A gate electrode of the fifteenth transistor T15 is coupled to a second power supply terminal VGH.

[0474] In some embodiments, the second processing subcircuit PSC2 is configured to control connection or disconnection between the first node PD and the fourth node PU_out. Optionally, the second processing subcircuit PSC2 includes a fifth transistor T5, a sixth transistor T6, a seventh transistor T7, and a fourteenth transistor T14.

[0475] The fifth transistor T5 is coupled between a voltage supply terminal VDD and the first node PD. A gate electrode of the fifth transistor T5 is coupled to the voltage supply terminal VDD.

[0476] In some embodiments, the fifth transistor T5 is a double gate transistor.

[0477] The sixth transistor T6 is coupled between the third power supply terminal VGL2 and the first node PD. A gate electrode of the sixth transistor T6 is coupled to the second node PU_in. The sixth transistor T6 may be turned on or off depending on the voltage of the second node PU_in. Optionally, when the sixth transistor T6 is turned on, the voltage of a signal from the third power supply terminal VGL2 may be provided to the first node PD.

[0478] The seventh transistor T7 is coupled between the third power supply terminal VGL2 and the first node PD. A gate electrode of the seventh transistor T7 is coupled to a carry signal output terminal Cout (n-1) of a scan unit of a previous stage, e.g., a scan unit of a (n-1) -th stage. The seventh transistor T7 may be turned on or off depending on the voltage of a carry signal provided by the carry signal output terminal Cout (n-1) of the scan unit of the previous stage. Optionally, when the seventh transistor T7 is turned on, the voltage from the third power supply terminal VGL2 is provided to the first node PD.

[0479] The fourteenth transistor T14 is coupled between the second node PU_in and the fourth node PU_out. A gate electrode of the fourteenth transistor T14 is coupled to the second power supply terminal VGH.

[0480] In some embodiments, the second output subcircuit OSC2 is configured to supply the voltage of a high voltage portion of a signal from a third clock signal terminal CK2 or a low voltage signal from a third power supply terminal VGL2 to a second output terminal COUT in response to voltages of a fourth node PU_out and a first node PD. Optionally, the output subcircuit OSC includes a ninth transistor T9, an eleventh transistor T11, a seventeenth transistor T17, and optionally a second capacitor C2.

[0481] The eleventh transistor T11 is coupled between a third clock signal terminal CK2 and a second output terminal COUT. A gate electrode of the eleventh transistor T11 is coupled to the fourth node PU_out. The eleventh transistor T11 may be turned on or off depending on the voltage of the fourth node PU_out. Optionally, when the eleventh transistor T11 is turned on, the high voltage portion of the signal from the se third clock signal terminal CK2 is provided to the second output terminal COUT, which may be transmitted to a scan unit of a different stage (e.g., a previous stage or a next stage) and used as a carry signal.

[0482] The ninth transistor T9 is coupled between the second output terminal COUT and the third power supply terminal VGL2. A gate electrode of the ninth transistor T9 is coupled to the first node PD. The ninth transistor T9 may be turned on or off depending on the voltage of the first node PD. Optionally, when the ninth transistor T9 is turned on, the voltage from the third power supply terminal VGL2 is provided to the second output terminal COUT, which may be provided to a scan unit of a different stage (e.g., a previous stage or a next stage) and used as a carry signal having a gate-off level. In one example, when the carry signal has a gate-off level, it may be understood that the carry signal is not provided.

[0483] The seventeenth transistor T17 is coupled between the second output terminal COUT and the third power supply terminal VGL2. A gate electrode of the seventeenth transistor T17 is coupled to the second reset control signal terminal T_rst2. The ninth transistor T9 may be turned on or off depending on the voltage of the second reset control signal provided by the second reset control signal terminal T_rst2. Optionally, when the seventeenth transistor T17 is turned on, the voltage from the third power supply terminal VGL2 is provided to the second output terminal COUT.

[0484] The second capacitor C2 is coupled between the fourth node PU_out and the second output terminal COUT.

[0485] FIG. 24 is a circuit diagram of a respective scan unit of a scan circuit in some embodiments according to the present disclosure. Referring to FIG. 24, the respective scan unit in some embodiments includes an input subcircuit ISC, an output subcircuit OSC, a second output subcircuit OSC2, a first processing subcircuit PSC1, a second processing subcircuit PSC2, and a stabilizing subcircuit SSC. A respective scan unit may be configured to transmit control signals to one or more rows of subpixels. In one example, the respective scan unit is configured to transmit control signals to a single row of subpixels. In another example, the respective scan unit is configured to transmit control signals to two or more rows of subpixels.

[0486] In some embodiments, the output subcircuit OSC is configured to supply the voltage of a high voltage portion of a signal from a first clock signal terminal CK or a low voltage signal from a first power supply terminal VGL to an output terminal OUT in response to voltages of a sixth node PU_out2 and a first node PD. Optionally, the output subcircuit OSC includes a third transistor T3, a fourth transistor T4, a tenth transistor T10, an eighteenth transistor T18, and a first capacitor C1.

[0487] The third transistor T3 is coupled between a first clock signal terminal CK and an output terminal OUT. A gate electrode of the third transistor T3 is coupled to a sixth node PU_out2. The third transistor T3 may be turned on or off depending on the voltage of the sixth node PU_out2. Optionally, when the third transistor T3 is turned on, the voltage of a signal from the first clock signal terminal CK is provided to the output terminal OUT, which may be transmitted to an n-th gate line and used as a gate driving signal having a gate-on level.

[0488] The fourth transistor T4 is coupled between a first power supply terminal VGL and the output terminal OUT. A gate electrode of the fourth transistor T4 is coupled to an output terminal Gout (n+1) of a scan unit of a previous stage, and configured to receive a carry signal from the scan unit of the previous stage.

[0489] The tenth transistor T10 is coupled between the first power supply terminal VGL and the output terminal OUT. A gate electrode of the tenth transistor T10 is coupled to the first node PD. The tenth transistor T10 may be turned on or off depending on the voltage of the first node PD. Optionally, when the tenth transistor T10 is turned on, the voltage from the first power supply terminal VGL is provided to the output terminal OUT, which may be provided to an n-th gate line and used as a gate driving signal having a gate-off level. In one example, when the gate driving signal has a gate-off level, it may be understood that the gate driving signal is not provided.

[0490] The eighteenth transistor T18 is coupled between the first power supply terminal VGL and the output terminal OUT. A gate electrode of the eighteenth transistor T18 is coupled to the second reset control signal terminal T_rst2. The eighteenth transistor T18 may be turned on or off depending on the voltage of the second reset control signal terminal T_rst2. Optionally, when the eighteenth transistor T18 is turned on, the voltage from the first power supply terminal VGL is provided to the output terminal OUT.

[0491] The first capacitor C1 is coupled between the output terminal OUT and the sixth node PU_out2.

[0492] In some embodiments, the input subcircuit ISC is configured to control the voltages of a second node PU_in in response to signals provided to an input terminal STV. Optionally, the input subcircuit ISC includes a first transistor T1 and a nineteenth transistor T19.

[0493] The first transistor T1 is coupled between a second node PU_in and the input terminal STV. The input terminal STV is configured to receive a start signal or an output signal from an output terminal of the previous scan unit. A gate electrode of the first transistor T1 is coupled to the input terminal STV. The first transistor T1 may be turned on or off depending on the voltage of the input terminal STV. Optionally, when the first transistor T1 is turned on, the voltage from the input terminal STV is provided to the second node PU_in.

[0494] In some embodiments, the first transistor T1 is a double gate transistor.

[0495] The nineteenth transistor T19 is coupled between the second power supply terminal VGH and first electrodes of an eleventh transistor T11 and a sixteenth transistor T16. A gate electrode of the nineteenth transistor T19 is coupled to the second node PU_in. The nineteenth transistor T19 may be turned on or off depending on the voltage of the second node PU_in. Optionally, when the nineteenth transistor T19 is turned on, the voltage from the second power supply terminal VGH is provided to the first electrodes of the eleventh transistor T11 and the sixteenth transistor T16.

[0496] In some embodiments, the nineteenth transistor T19 is a double gate transistor.

[0497] In some embodiments, the stabilizing subcircuit SSC is configured to stabilize voltages at the first node PD and the fourth node PU_out. Optionally, the stabilizing subcircuit SSC includes a second transistor T2, an eighth transistor T8, an eleventh transistor T11, a twelfth transistor T12, and a sixteenth transistor T16.

[0498] The second transistor T2 is coupled between a third power supply terminal VGL2 and a second node PU_in. A gate electrode of the second transistor T2 is coupled to a carry signal output terminal Cout (n+1) of a scan unit of a next stage, e.g., a scan unit of a (n+1) -th stage. The second transistor T2 may be turned on or off depending on the voltage of the carry signal provided by the carry signal output terminal Cout (n+1) of the scan unit of the next stage. Optionally, when the second transistor T2 is turned on, the voltage from the third power supply terminal VGL2 is provided to the second node PU_in.

[0499] In some embodiments, the second transistor T2 is a double gate transistor.

[0500] The eighth transistor T8 is coupled between a third power supply terminal VGL2 and a second node PU_in. A gate electrode of the eighth transistor T8 is coupled to the first node PD. The eighth transistor T8 may be turned on or off depending on the voltage of the first node PD. Optionally, when the eighth transistor T8 is turned on, the voltage from the third power supply terminal VGL2 is provided to the second node PU_in.

[0501] In some embodiments, the eighth transistor T8 is a double gate transistor.

[0502] The eleventh transistor T11 is coupled between the third power supply terminal VGL2 and the second node PU_in. A gate electrode of the eleventh transistor T11 is coupled to a reset control signal terminal T_rst. The eleventh transistor T11 may be turned on or off depending on a voltage of a reset control signal provided by the reset control signal terminal T_rst. Optionally, when the eleventh transistor T11 is turned on, the voltage of a signal from the third power supply terminal VGL2 may be provided to the second node PU_in, resetting the second node PU_in.

[0503] In some embodiments, the eleventh transistor T11 is a double gate transistor.

[0504] The twelfth transistor T12 is coupled between the third power supply terminal VGL2 and the first node PD. A gate electrode of the twelfth transistor T12 is coupled to a second reset control signal terminal T_rst2. The twelfth transistor T12 may be turned on or off depending on a voltage of a second reset control signal provided by the second reset control signal terminal T_rst2. Optionally, when the twelfth transistor T12 is turned on, the voltage of a signal from the third power supply terminal VGL2 may be provided to the first node PD, resetting the first node PD.

[0505] The sixteenth transistor T16 is coupled between the third power supply terminal VGL2 and the second node PU_in. A gate electrode of the sixteenth transistor T16 is  coupled to a second reset control signal terminal T_rst2. The sixteenth transistor T16 may be turned on or off depending on a voltage of a second reset control signal provided by the second reset control signal terminal T_rst2. Optionally, when the sixteenth transistor T16 is turned on, the voltage of a signal from the third power supply terminal VGL2 may be provided to the second node PU_in, resetting the second node PU_in.

[0506] In some embodiments, the sixteenth transistor T16 is a double gate transistor.

[0507] In some embodiments, the first processing subcircuit PSC1 is configured to control connection or disconnection between the second node PU_in and the sixth node PU_out2. Optionally, the first processing subcircuit PSC1 includes a fifteenth transistor T15.

[0508] The fifteenth transistor T15 is coupled between the second node PU_in and the sixth node PU_out2. A gate electrode of the fifteenth transistor T15 is coupled to a second power supply terminal VGH.

[0509] In some embodiments, the second processing subcircuit PSC2 is configured to control connection or disconnection between the first node PD and the fourth node PU_out. Optionally, the second processing subcircuit PSC2 includes a fifth transistor T5, a sixth transistor T6, a seventh transistor T7, and a fourteenth transistor T14.

[0510] The fifth transistor T5 is coupled between a voltage supply terminal VDD and the first node PD. A gate electrode of the fifth transistor T5 is coupled to the voltage supply terminal VDD.

[0511] In some embodiments, the fifth transistor T5 is a double gate transistor.

[0512] The sixth transistor T6 is coupled between the third power supply terminal VGL2 and the first node PD. A gate electrode of the sixth transistor T6 is coupled to the second node PU_in. The sixth transistor T6 may be turned on or off depending on the voltage of the second node PU_in. Optionally, when the sixth transistor T6 is turned on, the voltage of a signal from the third power supply terminal VGL2 may be provided to the first node PD.

[0513] The seventh transistor T7 is coupled between the third power supply terminal VGL2 and the first node PD. A gate electrode of the seventh transistor T7 is coupled to a carry signal output terminal Cout (n-1) of a scan unit of a previous stage, e.g., a scan unit of a (n-1) -th stage. The seventh transistor T7 may be turned on or off depending on the voltage of a carry signal provided by the carry signal output terminal Cout (n-1) of the scan unit of the previous stage. Optionally, when the seventh transistor T7 is turned on, the voltage from the third power supply terminal VGL2 is provided to the first node PD.

[0514] The fourteenth transistor T14 is coupled between the second node PU_in and the fourth node PU_out. A gate electrode of the fourteenth transistor T14 is coupled to the second power supply terminal VGH.

[0515] In some embodiments, the second output subcircuit OSC2 is configured to supply the voltage of a high voltage portion of a signal from a third clock signal terminal CK2 or a low voltage signal from a third power supply terminal VGL2 to a second output terminal COUT in response to voltages of a fourth node PU_out and a first node PD. Optionally, the output subcircuit OSC includes a ninth transistor T9, an eleventh transistor T11, a seventeenth transistor T17, and optionally a second capacitor C2.

[0516] The eleventh transistor T11 is coupled between a third clock signal terminal CK2 and a second output terminal COUT. A gate electrode of the eleventh transistor T11 is coupled to the fourth node PU_out. The eleventh transistor T11 may be turned on or off depending on the voltage of the fourth node PU_out. Optionally, when the eleventh transistor T11 is turned on, the high voltage portion of the signal from the se third clock signal terminal CK2 is provided to the second output terminal COUT, which may be transmitted to a scan unit of a different stage (e.g., a previous stage or a next stage) and used as a carry signal.

[0517] The ninth transistor T9 is coupled between the second output terminal COUT and the third power supply terminal VGL2. A gate electrode of the ninth transistor T9 is coupled to the first node PD. The ninth transistor T9 may be turned on or off depending on the voltage of the first node PD. Optionally, when the ninth transistor T9 is turned on, the voltage from the third power supply terminal VGL2 is provided to the second output terminal COUT, which may be provided to a scan unit of a different stage (e.g., a previous stage or a next stage) and used as a carry signal having a gate-off level. In one example, when the carry signal has a gate-off level, it may be understood that the carry signal is not provided.

[0518] The seventeenth transistor T17 is coupled between the second output terminal COUT and the third power supply terminal VGL2. A gate electrode of the seventeenth transistor T17 is coupled to the second reset control signal terminal T_rst2. The ninth transistor T9 may be turned on or off depending on the voltage of the second reset control signal provided by the second reset control signal terminal T_rst2. Optionally, when the seventeenth transistor T17 is turned on, the voltage from the third power supply terminal VGL2 is provided to the second output terminal COUT.

[0519] The second capacitor C2 is coupled between the fourth node PU_out and the second output terminal COUT.

[0520] In another aspect, the present disclosure provides a display apparatus having a display panel, and the scan circuit described herein connected to the display panel. Examples of appropriate display apparatuses include, but are not limited to, an electronic paper, a  mobile phone, a tablet computer, a television, a monitor, a notebook computer, a digital album, a GPS, etc. Optionally, the display apparatus is an organic light emitting diode display apparatus. Optionally, the display apparatus is a micro light emitting diode display apparatus. Optionally, the display apparatus is a mini light emitting diode display apparatus. Optionally, the display apparatus is a quantum dots display apparatus.

[0521] The foregoing description of the embodiments of the invention has been presented for purposes of illustration and description. It is not intended to be exhaustive or to limit the invention to the precise form or to exemplary embodiments disclosed. Accordingly, the foregoing description should be regarded as illustrative rather than restrictive. Obviously, many modifications and variations will be apparent to practitioners skilled in this art. The embodiments are chosen and described in order to explain the principles of the invention and its best mode practical application, thereby to enable persons skilled in the art to understand the invention for various embodiments and with various modifications as are suited to the particular use or implementation contemplated. It is intended that the scope of the invention be defined by the claims appended hereto and their equivalents in which all terms are meant in their broadest reasonable sense unless otherwise indicated. Therefore, the term “the invention” , “the present invention” or the like does not necessarily limit the claim scope to a specific embodiment, and the reference to exemplary embodiments of the invention does not imply a limitation on the invention, and no such limitation is to be inferred. The invention is limited only by the spirit and scope of the appended claims. Moreover, these claims may refer to use “first” , “second” , etc. following with noun or element. Such terms should be understood as a nomenclature and should not be construed as giving the limitation on the number of the elements modified by such nomenclature unless specific number has been given. Any advantages and benefits described may not apply to all embodiments of the invention. It should be appreciated that variations may be made in the embodiments described by persons skilled in the art without departing from the scope of the present invention as defined by the following claims. Moreover, no element and component in the present disclosure is intended to be dedicated to the public regardless of whether the element or component is explicitly recited in the following claims.

Claims

A scan circuit, comprising a plurality of scan units;wherein a respective scan unit of the plurality of scan units comprises:an input subcircuit configured to control voltages of a second node in response at least in part to a signal provided to an input terminal; andan output subcircuit configured to supply a high voltage signal or a low voltage signal to an output terminal;wherein at least one of subcircuits of the respective scan unit comprises an anti-leakage switch;wherein the anti-leakage switch comprises a first electrode and a second electrode; andthe anti-leakage switch is configured to receive a first gate control signal, a second gate control signal, a first gate voltage adjustment signal, and a second gate voltage adjustment signal.The scan circuit of claim 1, wherein the anti-leakage switch comprises a first anti-leakage transistor, a second anti-leakage transistor, and a third anti-leakage transistor;wherein the first anti-leakage transistor is a double gate transistor comprising a first gate and a second gate, the first gate being configured to receive the first gate control signal, the second gate being configured to receive an adjusted second gate control signal, and the first anti-leakage transistor comprising the first electrode and the second electrode;the adjusted second gate control signal is controlled by the second anti-leakage transistor and the third anti-leakage transistor;the second anti-leakage transistor comprises a gate electrode configured to receive the first gate control signal, a first electrode configured to receive the first gate voltage adjustment signal, and a second electrode coupled to the second gate of the first anti-leakage transistor; andthe third anti-leakage transistor comprises a gate electrode configured to receive the second gate control signal, a first electrode configured to receive the second gate voltage adjustment signal, and a second electrode coupled to the second gate of the first anti-leakage transistor.The scan circuit of claim 2, wherein the second anti-leakage transistor is a double gate transistor, and the third anti-leakage transistor is a double gate transistor.The scan circuit of claim 1, wherein the anti-leakage switch comprises a first anti-leakage transistor;wherein the first anti-leakage transistor is a double gate transistor comprising a first gate and a second gate, the first gate being configured to receive the first gate control signal, the second gate being configured to receive the second gate control signal, and the first anti-leakage transistor comprising the first electrode and the second electrode.The scan circuit of claim 1, wherein the anti-leakage switch comprises a first anti-leakage transistor and a second anti-leakage transistor;wherein gate electrodes of the first anti-leakage transistor and the second anti-leakage transistor are configured to receive the first gate control signal;the first anti-leakage transistor comprises the first electrode;a second electrode of the first anti-leakage transistor is coupled to a first electrode of the second anti-leakage transistor; andthe second anti-leakage transistor comprises the second electrode.The scan circuit of any one of the claims 1 to 5, wherein the input subcircuit comprises an anti-leakage switch.The scan circuit of any one of the claims 1 to 5, further comprising at least one of:a stabilizing subcircuit configured to stabilize voltages at a first node and a fourth node;a first processing subcircuit configured to control connection or disconnection between the second node and the fourth node; anda second processing subcircuit configured to control connection or disconnection between the first node and the fourth node;wherein at least one of the input subcircuit, the output subcircuit, the stabilizing subcircuit, the first processing subcircuit, and the second processing subcircuit comprises an anti-leakage switch.The scan circuit of claim 7, wherein the input subcircuit comprises a first transistor coupled between the input terminal and the second node;the first processing subcircuit comprises an eighth transistor coupled between the second node and the fourth node;the stabilizing subcircuit comprises a second transistor coupled between a voltage supply terminal and the first node, a third transistor coupled between the first node and a first power supply terminal, and a ninth transistor coupled between the first power supply terminal and a gate electrode of the third transistor and the second node; andthe first transistor, the eighth transistor, the second transistor, the third transistor, and the ninth transistor are double gate transistors.The scan circuit of claim 7, further comprising a second output subcircuit and a third processing subcircuit;wherein the output subcircuit is configured to supply a high voltage signal or a low voltage signal to the output terminal as a gate driving signal;the second output subcircuit is configured to supply a high voltage signal or a low voltage signal to a second output terminal as a carry signal; andthe third processing subcircuit is configured to control connection or disconnection between the second node and a sixth node;wherein at least one of the input subcircuit, the output subcircuit, the second output subcircuit, the stabilizing subcircuit, the first processing subcircuit, the second processing subcircuit, and the third processing subcircuit comprises an anti-leakage switch.The scan circuit of claim 9, wherein the input subcircuit comprises a first transistor coupled between the input terminal and the second node;the first processing subcircuit comprises an eighth transistor coupled between the second node and the fourth node;the stabilizing subcircuit comprises a second transistor coupled between a voltage supply terminal and the first node, a third transistor coupled between the first node and a first power supply terminal, and a ninth transistor coupled between the first power supply terminal and a gate electrode of the third transistor and the second node;the third processing subcircuit comprises a twelfth transistor coupled between the sixth node and the second node;the second output subcircuit comprises a tenth transistor coupled between a second clock signal terminal and the second output terminal, and an eleventh transistor coupled between the second output terminal and the first power supply terminal; andthe first transistor, the eighth transistor, the second transistor, the third transistor, the ninth transistor, the tenth transistor, the eleventh transistor, and the twelfth transistor are double gate transistors.A scan circuit, comprising a plurality of scan units;wherein a respective scan unit of the plurality of scan units comprises:an input subcircuit configured to control voltages of a second node in response at least in part to a signal provided to an input terminal; andan output subcircuit configured to supply a high voltage signal or a low voltage signal to an output terminal;wherein at least one of subcircuits of the respective scan unit comprises an anti-leakage switch;wherein the anti-leakage switch comprises a first electrode and a second electrode; andthe anti-leakage switch is configured to receive a first gate control signal, a leakage reduction compensation signal, and a compensation control signal.The scan circuit of claim 11, wherein the anti-leakage switch comprises a first anti-leakage transistor, a second anti-leakage transistor, and a third anti-leakage transistor;gate electrodes of the first anti-leakage transistor and the second anti-leakage transistor are configured to receive the first gate control signal;the first anti-leakage transistor comprises the first electrode;a second electrode of the first anti-leakage transistor is coupled to a first electrode of the second anti-leakage transistor; andthe second anti-leakage transistor comprises the second electrode.The scan circuit of claim 11, wherein the input subcircuit comprises an anti-leakage switch.The scan circuit of claim 11, further comprising at least one of:a stabilizing subcircuit configured to stabilize voltages at a first node and a fourth node;a first processing subcircuit configured to control connection or disconnection between the second node and the fourth node; anda second processing subcircuit configured to control connection or disconnection between the first node and the fourth node;wherein at least one of the input subcircuit, the output subcircuit, the stabilizing subcircuit, the first processing subcircuit, and the second processing subcircuit comprises an anti-leakage switch.The scan circuit of claim 11, wherein the input subcircuit comprises:a first transistor that is a double gate transistor coupled between the input terminal and the second node; anda tenth transistor coupled between an intermediate node of the first transistor and a second power supply terminal;wherein the stabilizing subcircuit comprises:a second transistor that is a double gate transistor coupled between a voltage supply terminal and a first node;an eleventh transistor coupled between an intermediate node of the second transistor and a first power supply terminal;a third transistor that is a double gate transistor coupled between the first node and the first power supply terminal;a twelfth transistor coupled between an intermediate node of the third transistor and the voltage supply terminal;a ninth transistor that is a double gate transistor coupled between the first power supply terminal and a gate electrode of the third transistor and the second node; anda fourteenth transistor coupled between an intermediate node of the ninth transistor and the second power supply terminal.The scan circuit of claim 11, further comprising a second output subcircuit;wherein the output subcircuit is configured to supply a high voltage signal or a low voltage signal to the output terminal as a gate driving signal; andthe second output subcircuit is configured to supply a high voltage signal or a low voltage signal to a second output terminal as a carry signal;wherein at least one of the input subcircuit, the output subcircuit, the second output subcircuit, the stabilizing subcircuit, the first processing subcircuit, and the second processing subcircuit comprises an anti-leakage switch.The scan circuit of claim 16, wherein the input subcircuit comprises:a first transistor that is a double gate transistor coupled between the input terminal and the second node; anda tenth transistor coupled between an intermediate node of the first transistor and a second power supply terminal;wherein the stabilizing subcircuit comprises:a second transistor that is a double gate transistor coupled between a voltage supply terminal and a first node;an eleventh transistor coupled between an intermediate node of the second transistor and a first power supply terminal;a third transistor that is a double gate transistor coupled between the first node and the first power supply terminal;a twelfth transistor coupled between an intermediate node of the third transistor and the voltage supply terminal;a ninth transistor that is a double gate transistor coupled between the first power supply terminal and a gate electrode of the third transistor and the second node; anda fourteenth transistor coupled between an intermediate node of the ninth transistor and the second power supply terminal;wherein the second output subcircuit comprises:a fifteenth transistor that is a double gate transistor coupled between a second clock signal terminal and a second output terminal;a seventeenth transistor coupled between an intermediate node of the fifteenth transistor and the first power supply terminal;a sixteenth transistor that is a double gate transistor coupled between the second output terminal and the first power supply terminal; andan eighteenth transistor coupled between an intermediate node of the sixteenth transistor and the second power supply terminal.The scan circuit of claim 11, further comprising a second output subcircuit;wherein the output subcircuit is configured to supply a high voltage signal or a low voltage signal to the output terminal as a gate driving signal; andthe second output subcircuit is configured to supply a high voltage signal or a low voltage signal to a second output terminal as a carry signal;wherein the output subcircuit comprises:a fourth transistor coupled between a third clock signal terminal and the output terminal;a fifth transistor coupled between the output terminal and a first power supply terminal; anda fifteenth transistor coupled between the output terminal and the first power supply terminal;wherein the second output subcircuit comprises:a twelfth transistor coupled between the third clock signal terminal and the second output terminal;a thirteenth transistor coupled between the second output terminal and the third power supply terminal; anda fourteenth transistor coupled between the second output terminal and the third power supply terminal.The scan circuit of claim 11, further comprising a stabilizing subcircuit configured to stabilize voltages at a first node and a fourth node;wherein the stabilizing subcircuit comprises:a second transistor that is a double gate transistor coupled between a third power supply terminal and a second node;an eighth transistor that is a double gate transistor coupled between the third power supply terminal and the second node;an eleventh transistor that is a double gate transistor coupled between the third power supply terminal and the second node; anda twelfth transistor that is a double gate transistor coupled between the third power supply terminal and the first node.A display apparatus, comprising a display panel, and the scan circuit according to any one of claims 1 to 19.

Images