Floating structure at package ball grid array for crosstalk cancellation

Abstract

Semiconductor devices, packages, and structures are described. A semiconductor structure can include a plurality of BGA pads, where a plurality of BGA balls are attached to a first surface of the plurality of BGA pads. The semiconductor structure can further include a layer of dielectrics deposited on a second surface of the plurality of BGA pads. The second surface can be opposite from the first surface. The semiconductor structure can further include at least one floating structure deposited on the layer of dielectrics. The at least one floating structure and at least two of the plurality of BGA pads can form at least two capacitors that are connected within the interposer.

Description

FLOATING STRUCTURE AT PACKAGE BALL GRID ARRAY FOR CROSSTALK CANCELLATIONBACKGROUND

[0001] The present disclosure relates to systems and devices implemented by semiconductor devices. More specifically, the present disclosure relates in some embodiments to ball grid array (BGA) packages with embedded floating structures for crosstalk cancellation.

[0002] As memory system data rates increase to relatively high rates, such as over 10 gigabytes per second (Gb / s) and aims to reach 17.6Gb / s for double data rate sixth generation (DDR6) memories, signal crosstalk can negatively impact the single-ended channel performance between like CPU, RCD / DB and DRAM in the memory system. Signal crosstalk is a signal integrity issue caused by unwanted electromagnetic coupling created between the conductive paths, such as traces or vias of a printed circuit board (PCB) or package, without the two conductive paths being in physical contact with each other. At relatively high data rates, the memory system’s data eye diagram becomes difficult to be opened using equalization techniques due to the signal crosstalk noise. Hence, it is desirable to reduce signal crosstalk between signals in high data rate memory systems such as memory systems that implement DDR6 memory channel designs.SUMMARY

[0003] In one embodiment, a semiconductor package is generally described. The semiconductor package can include a semiconductor device, a plurality of ball grid array (BGA) balls and an interposer. The semiconductor device can be mounted on the interposer. The interposer can include a plurality of BGA pads, where the plurality of BGA balls are attached to a first surface of the plurality of BGA pads. The interposer can further include a layer of dielectrics deposited on a second surface of the plurality of BGA pads. The second surface can be opposite from the first surface. The interposer can further include at least one floating structure deposited on the layer of dielectrics. The at least one floating structure and at least two of the plurality of BGA pads can form at least two capacitors that are connected within the interposer.

[0004] In one embodiment, a memory module is generally described. The memory module can include a memory device, a plurality of ball grid array (BGA) balls and an interposer. The interposer can include a plurality of BGA pads, where the plurality of BGA balls are attached to a first surface of the plurality of BGA pads. The interposer can further include a layer of dielectrics deposited on a second surface of the plurality of BGA pads. The second surface can be opposite from the first surface. The interposer can further include at least one floating structure deposited on the layer of dielectrics. The at least one floating structure and at least two of the plurality of BGA pads can form at least two capacitors that are connected within the interposer.

[0005] In one embodiment, a semiconductor structure is generally described. The semiconductor structure can include a plurality of BGA balls attached to a plurality of BGA pads on a first surface of the plurality of BGA  pads. The semiconductor structure can further include a layer of dielectrics deposited on a second surface of the plurality of BGA pads. The second surface can be opposite from the first surface. The semiconductor structure can further include at least one floating structure deposited on the layer of dielectrics. The at least one floating structure and at least two of the plurality of BGA pads can form at least two capacitors that are connected to each other.

[0006] The foregoing summary is illustrative only and is not intended to be in any way limiting. In addition to the illustrative aspects, embodiments, and features described above, further aspects, embodiments, and features will become apparent by reference to the drawings and the following detailed description. In the drawings, like reference numbers indicate identical or functionally similar elements.BRIEF DESCRIPTION OF THE DRAWINGS

[0007] FIG. 1 is a diagram of an example memory system according to an embodiment of the disclosure.

[0008] FIG. 2 is a block diagram illustrating an example memory module of the memory system of FIG. 1 according to an embodiment of the disclosure.

[0009] FIG. 3 is a cross-sectional view of a semiconductor device including floating structure at package ball grid array for crosstalk cancellation in one embodiment.

[0010] FIG. 4 is a three-dimensional view of multiple layers of a semiconductor device including floating structure at package ball grid array for crosstalk cancellation in one embodiment.

[0011] FIG. 5 is a three-dimensional view of a semiconductor device including floating structure at package ball grid array for crosstalk cancellation in one embodiment.

[0012] FIG. 6 is a three-dimensional view of another semiconductor device including floating structure at package ball grid array for crosstalk cancellation in one embodiment.

[0013] FIG. 7 is a three-dimensional view of another semiconductor device including floating structure at package ball grid array for crosstalk cancellation in one embodiment.

[0014] FIG. 8 is a two-dimensional view of an arrangement of a plurality of floating structures at package ball grid array for crosstalk cancellation in one embodiment.DETAILED DESCRIPTION

[0015] Power management in DDR random access memory (RAM) modules often relies on the use of a power management integrated circuit (PMIC) to handle the conversion of a bulk power input to one or more power outputs having voltages that correspond to the requirements for different components of the DDR memory module, and in some embodiments, a DDR fifth generation (DDR5) memory module. In one example, the disclosed embodiments may comprise unbuffered dual inline memory modules (UDIMM) . For example, for a notebook computer, the disclosed embodiments may comprise small outline dual in-line memory modules  (SODIMM) such as, e.g., DDR5 SODIMM. In another example, the disclosed embodiments may comprise registered dual inline memory modules (RDIMM) . The disclosed embodiments may alternatively comprise any type of memory module.

[0016] FIG. 1 is a diagram of an example memory system 10 according to an embodiment of the disclosure. The memory system 10 can include memory modules 201, 202 . . . 20N, also referred to herein collectively or individually as memory module (s) 20, connectors 70 and a memory controller 80. In one example embodiment, the memory modules 20 can include dual in-line memory modules (DIMMs) . In some embodiments, the memory modules 20 can be implemented as double data rate fifth generation (DDR5) SDRAM modules. While described and illustrated herein as having a particular type, arrangement and number of components, in other embodiments, memory modules 20 can include any other type, arrangement or number of components.

[0017] An example memory module 20 can include circuitry blocks 301, 302, 303, 304, 305 . . . 30P-4, 30P-3, 30P-2, 30P-1 and 30P, circuitry blocks 401, 402, . . . 40M-1 and 40M, a registered clock driver (RCD) 50, a PMIC 60, connectors 70 and any other blocks, circuits, pins, connectors, traces or other component typically found in a memory module. In some embodiments, circuitry blocks 301, 302, 303, 304, 305 . . . 30P-4, 30P-3, 30P-2, 30P-1 and 30P can be configured as data buffers and will also be referred to herein collectively or individually as data buffers (s) 30. In some embodiments, circuitry blocks 401, 402, . . . 40M-1 and 40M can be configured as memory devices and will also be referred to herein collectively or individually as memory device (s) 40. While described herein as data buffers 30 and memory devices 40, circuitry blocks 30 and 40 can also or alternatively be utilized for any other purpose by the memory modules 20.

[0018] In some embodiments, data buffers 30 and memory devices 40 can include synchronous dynamic random-access memory (SDRAM) devices, chips or modules. In some embodiments, data buffers 30 and memory devices 40 can also, or can alternatively, include any other types of memory devices such as, e.g., SRAM, DRAM, MROM, PROM, EPROM and EEPROM. The data buffers 30, memory devices 40 or both may be physically located on one side or both sides (e.g., the front and back) of the memory module 20.

[0019] PMIC 60 can be configured to perform power management for the memory module 20. For example, the PMIC 60 may be configured to scale up or scale down voltages, perform DC-DC conversions or perform other similar power management operations. In some embodiments, PMIC 60 can include low-dropout regulators (LDOs) , DC-DC converters such as, e.g., buck or boost converters, pulse-frequency modulation (PFM) , pulse-width modulation (PWM) , power field-effect transistors (FETs) , real-time clocks (RTCs) or any other circuity that can typically be found in a PMIC.

[0020] Connectors 70 can include, for example, pins, traces or other connections that are configured to connect the memory modules 20 to other components of a computing system such as, e.g., a memory controller 80, motherboard, or other components. In some embodiments, the connectors 70 may comprise, e.g., a 288-pin configuration or any other pin configuration. In some embodiments, the memory module 20 can include the connectors 70. In other embodiments, a motherboard, memory controller 80 or any other component of a  computing device can include the connectors 70. In another embodiment, one or more of the connectors 70 can be part of the memory module 20 and one or more of the connectors 70 can be part of the motherboard, memory controller 80 or other component of the computing device. The memory modules 20 can be connected to the motherboard, memory controller 80 or other component of the computing device, e.g., by connectors 70, to transfer data between components of the computing device and the memory modules 20. For example, in an embodiment that implements a UDIMM, the connectors 70 may comprise a 64-bit bus, a 72-bit bus or a bus comprising any other number of bits.

[0021] The memory modules 20 shown in FIG. 1 are connected to the memory controller 80 of the computing device via connectors 70. In an example embodiment, the memory controller 80 can be implemented as a component of a computer motherboard, or main board, of the computing device, e.g., on a northbridge of the motherboard. In another example, the memory controller 80 can be implemented as a component of a microprocessor of the computing device. In yet another example, the memory controller 80 may be implemented as a component of a central processing unit (CPU) of the computing device. In other embodiments, the memory controller 80 may be implemented as a part of any other component of the computing device.

[0022] In some embodiments, the memory modules 20 can be implemented as DDR5 SDRAM memory modules. As an example, the memory modules 20 may comprise a memory module density of 128 gigabyte (GB) , 512 GB, one terabyte (TB) , or higher per module. Memory modules 20 may operate with a frequency of about 1.2 to about 3.2 giga-Hertz (GHz) and a data rate range of about 3.2GT / s to about 4.6GT / s and in some cases a data rate up to about 8 GT / s or more. In some embodiments, the memory modules 20 may alternatively comprise smaller or larger densities, operate at lower or higher frequencies and operate at lower or higher data rates.

[0023] FIG. 2 is a block diagram illustrating an example memory module of the memory system of FIG. 1 according to an embodiment of the disclosure. The memory module 20 can be representative of the memory modules 201-20N. The memory module 20 is shown communicating with the memory controller 80. The memory controller 80 is shown as part of a circuit 90 such as, e.g., a motherboard, main board or other component of a computing device that communicates with the memory module 20.

[0024] The memory module 20 can include one or more groupings of circuits 221, 222, 223, 224, 225 . .. 22Q-4, 22Q-3, 22Q-2, 22Q-1 and 22Q, also referred to herein collectively or individually as data paths 22 of the memory module 20. In the example shown, the memory module 20 may comprise five data paths 22, e.g., data paths 221, 222, 223, 224 and 225, on one side of the RCD 50 and five data paths 22, e.g., data paths 22Q-4, 22Q-3, 22Q-2, 22Q-1 and 22Q, on the other side of the RCD 50. In other embodiments, memory module 20 may comprise other arrangements having a greater or smaller number of data paths 22 on each side of the RCD 50. Each one of the data paths 22 can include a respective memory channel 421, 422, 423, 424, 425 . . . 42R-4, 42R-3, 42R-2, 42R-1 and 42R, also referred to herein collectively and individually as memory channel (s) 42. Each memory channel 42  may comprise one or more of the memory devices 40. For example, memory channel 421 may comprise memory devices 401 through 40S, while memory channel 42R may comprise memory devices 40T through 40M.

[0025] The memory controller 80 can be configured to generate a variety of signals including a clock signal (CLK) , address signals (ADDR) , control signals (CTRL) and command signals (CMD) . One or more of the CLK, ADDR, CTRL and CMD signals can be provided to the RCD 50, e.g., via one or more buses 23. Signals from the memory controller 80 may also be transmitted from the memory controller 80 to the PMIC 60 via a bus 24, also referred to herein as a host interface bus 24. In some embodiments, host interface bus 24 is bi-directional and is configured to communicate commands or other data between PMIC 60 and memory controller 80 or other components of the memory module 20. The host interface bus 24 can implement an I2C protocol, an I3C protocol or any other protocol.

[0026] A data bus 72 can be connected between the memory controller 80 and the data paths 22, e.g., with data buffers 30, and may comprise connectors 70, e.g., traces, pins and other connections, between the memory controller 80 and the data paths 22. The memory controller 80 can generate or receive data signals, e.g., DQa-DQn, and data strobe signals, e.g., DQSa-DQSn, that may be presented to or received from the data bus 72. Portions of the signals DQa-DQn and DQSa-DQSn may be presented to or received from respective data paths 22. In the example shown, each of the signals DQa-DQn may have a corresponding signal DQSa-DQSn. In some embodiments, one DQS signal may strobe multiple DQ signals, e.g., one DQS signal for four DQ signals in some embodiments.

[0027] The RCD 50 can be configured to communicate with the memory controller 80, the data buffers 30, the memory channels 42 and the PMIC 60. The RCD 50 can be configured to decode instructions, e.g., control words, received from the memory controller 80. For example, the RCD 50 may be configured to receive and decode register command words (RCWs) . In another example, the RCD 50 can be configured to receive and decode buffer control words (BCWs) . The RCD 50 can be configured to train one or more of the data buffers 30, memory devices 40 and the command and address lines between the RCD 50 and the memory controller 80. For example, the RCWs may flow from the memory controller 80 to the RCD 50 and be used to configure the RCD 50.

[0028] In some embodiments, the RCD 50 can implement a command / address register, e.g., a 32-bit 1: 2 command / address register. The RCD 50 can support an at-speed bus, e.g., an unidirectional buffer communications (BCOM) bus between the RCD 50 and the data buffers 30. In some embodiments, the RCD 50 can implement one or more of automatic impedance calibration, command / address parity checking, control register RCW readback, a serial bus such as, e.g., a 1 MHz inter-integrated circuit (I2C) bus, and a 12.5 MHz inter-integrated circuit (I3C) bus. Inputs to the RCD 50 can be pseudo-differential using one or more of external and internal voltages. The clock outputs, command / address outputs, control outputs and data buffer control outputs of the RCD 50 can be enabled in groups and independently driven with different strengths.

[0029] The RCD 50 can be configured to receive the CLK, ADDR and CMD signals or other signals such as, e.g., RCWs and BCWs, from the memory controller 80 and to utilize various digital logic components to generate  corresponding output signals based on the CLK, ADDR and CMD signals. For example, the RCD 50 can be configured to generate corresponding signals such as, e.g., CLK', ADDR' and CMD' signals based on the received CLK, ADDR and CMD signals. The CLK', ADDR' and CMD' signals may be presented to the memory channels 42. For example, the CLK' signals may be transmitted from the RCD 50 to the memory channels 42 on a common bus 25 and the ADDR' and CMD' signals may be transmitted from the RCD 50 to the memory channels 42 on a common bus 26. The RCD 50 can also be configured to generate one or more data buffer control (DBC) signals that are transmitted to the data buffers 30, for example, on a common bus 27, also referred to herein as a data buffer control bus 27.

[0030] The data buffers 30 can be configured to receive commands and data from the data buffer control bus 27 and to generate data, receive data or transmit data to and from the data bus 72. Each data path 22 also comprises bus 28 between its data buffer 30 and memory channel 42 that is configured to carry the data between the data buffer 30 and memory channel 42. For example, as seen in FIG. 2, data path 221 comprises a bus 28 between data buffer 301 and memory channel 421. The data buffers 30 are configured to buffer data on the buses 72 and 28 for write operations, e.g., data transfers from the memory controller 80 to the corresponding memory channels 42, and read operations, e.g., data transfers from the corresponding memory channels 42 to the memory controller 80.

[0031] In some example embodiments, the data buffers 30 exchange data with the memory devices 40 via the buses 28 in small units, e.g., 4-bit nibbles. In other embodiments, larger or smaller sizes of data transfer may alternatively be utilized. In some cases, the memory devices 40 may be arranged into multiple sets, e.g., two sets. For example, for a two set / two memory device implementation, e.g., memory devices 401 and 402, each set may contain a single memory device 40, e.g., 401 or 402) with each memory device 40 being connected to the respective data buffers 30 through an upper nibble and a lower nibble. For two set / four memory device implementation, each set may contain two memory devices 40. The first set may be connected to the respective data buffers 30 through the upper nibble and the second set may be connected to the respective data buffers 30 through the lower nibble. For two set / eight memory device implementation, each set may contain four of the memory devices 40. The first set of four memory devices 40 may connect to the respective data buffers 30 through the upper nibble and the second set of four memory devices may connect to the respective data buffers 30 through the lower nibble. Other numbers of sets, other numbers of memory devices per set and other data unit sizes may alternatively be utilized.

[0032] Memory module 20 may also comprise an interface 29 that is configured to enable communication between the RCD 50 and the PMIC 60. For example, the interface 29 may utilized as part of a register clock driver / power management integrated circuit interface, e.g., an RCD-PMIC interface. The interface 29 is configured to support one or more signals or connections that may be bidirectional or unidirectional.

[0033] A ball grid array (BGA) is a type of surface mount package for mounting integrated circuits. The pins are in the form of solder balls that are arranged in a grid like pattern on the undersurface of the package. In an  aspect, the memory devices 40, data buffers 30 and RCD 50 can be packaged in ball grid array (BGA) packages. Memory module 20 can include a PCB and the BGA package with the memory devices 40, data buffers 30 and RCD 50 can be soldered onto the PCB of memory module 20 through the solder balls of the BGA, which can be melted during the assembly process to create electrical connections with other components mounted on the PCB. As data and signals are being exchanged between memory modules 20 and controller 80, the unwanted electromagnetic coupling created between the conductive paths of connectors can cause signal crosstalk. The unwanted electromagnetic coupling can occur due to the conductive paths not being in physical contact with each other. For BGA packages, since the solder balls that connect the BGA package to the PCB can be conductive and part of the signal paths between the BGA package and the PCB, signal crosstalk can occur in these signal paths including the BGA solder balls.

[0034] As the speed of digital system like DDR and serializer / deserializer goes higher, it becomes harder to meet the eye diagram margin at low bit error rate (BER) . Signal crosstalk can be one of the factors can negatively impact the system eye diagram margin, such as systems that utilize DDR bus that is single-ended and parallel. In some aspects, signal crosstalk may be difficult to cancel by equalization or decision feedback equalization (DFE) . One of the contributors to signal crosstalk in an entire system can be signal crosstalk from within a package, such as single-ended signals in DDR memory systems since the signal traces and vias can be relatively close to each other and the signals can share the same negative power supply voltage (VSS) BGA balls. Some conventional approaches to reduce signal crosstalk between signals in high data rate memory systems, such as memory systems that implements DDR6 memory channel designs, include increasing capacitive coupling to cancel inductive coupling using tapped transmission lines, or using multi-layer capacitor electrode structures that are interconnected using vias in the layers of an interposer.

[0035] To be described in more detail below, the systems described herein can include BGA packages with floating structures that can improve package signal crosstalk and the system eye diagram margin. In one embodiment, for memory systems such as system 10 show in FIG. 1, components such as memory controller 80, RCD 50, data buffers 30, memory devices 40, etc. can be housed in BGA packages and the floating structures described herein can be positioned in the BGA region of these packages for signal crosstalk reduction or cancellation. The floating structures described herein can be selectively embedded in a single intermediate layer of the BGA region, such as a ground plane layer, without impact to existing signal routing. The positions of the floating structures can be relatively simple to design and implement since the floating structures can be laterally disposed on a single layer, hence do not need to occupy the vias in the interposer to connect to other layers. Adding the floating structures in proximity to BGA pads can provide effective signal crosstalk cancellation since the BGA pads are also included in the signal paths between the BGA packages and the PCB. Further, the floating structures described herein can provide signal crosstalk cancellation between multiple signal paths, even is the signal paths are not adjacent to each other. Also, since the floating structures are floating (e.g., does not connect to any voltage or reference point in the system) , the floating structures will not behave as signal stub and will  not introduce resonance at high frequency. Furthermore, the shape and size of the floating structures and the number of floating structures, can be arbitrary and can be adjusted to meet different locations and amounts of signal crosstalk cancellation.

[0036] FIG. 3 is a cross-sectional view of a semiconductor device including floating structure at package ball grid array for crosstalk cancellation in one embodiment. Descriptions of FIG. 3 can reference components shown in FIG. 1 and FIG. 2. An example BGA package 300 is shown in FIG. 3. BGA package 300 can include at least a device 302, an interposer 310 and a plurality of BGA balls 324-1, 324-2, 324-3, 324-4, 324-5, 324-6 (collectively referred to as BGA balls 324) . A plurality of logic components 304 ( “logic 304” ) may also exist in the BGA package. Device 302 can include one or more electronic components including active and passive components and / or storage components. By way of example, device 302 can be RCD 50, data buffers 30, memory devices 40 or other devices that can be packages in a BGA package. Logic 304 can include logic circuits configured to route and distribute signals being transmitted from PCB 301 to device 302 or from device 302 to PCB 301, when BGA package 300 is connected to PCB 301.

[0037] Interposer 310 can be a multi-layer structures including multiple layers conductive and insulating materials for forming a network of electrical connections for routing signals, power, and ground connections between device 302 and PCB 301 when BGA package 300 is connected to PCB 301. Layers of interposer 310 can be formed by various materials, such as Silicon or various organic materials such as epoxy. Conductive traces, such as trace 308, can be formed (e.g., printed) on the top surface (e.g., z-direction) of interposer 310. At least one bond wire 306 or other bonding technologies, such as flip-chip mounting using soldering bumps, can also connect device 302 to trace (s) 308 on the top surface of interposer 310. A plurality of vias, such as via 312, can be formed in the multiple intermediate layers of interposer 310 (e.g., layers between top layer and bottom layer of interposer 310) to provide vertical routing and connections between different layers of interposer 310.

[0038] A plurality of BGA pads 322-1, 322-2, 322-3, 322-4, 322-5, 322-6 (collectively referred to as BGA pads 322) can be formed on the bottom surface (e.g., surface in the -z direction) of interposer 310. BGA pads 322 can be printed on the bottom surface of interposer 310 using etching. BGA pads 322 can be formed of conductive materials, such as Copper. In an aspect, after BGA pads 322 are printed, a solder mask with openings for BGA balls can be applied such that the BGA pads 322 are exposed on the bottom surface of the interposer 310. A plurality of BGA balls 324-1, 324-2, 324-3, 324-4, 324-5, 324-6 (collectively referred to as BGA balls 324) can be formed on the bottom surface (-z direction) of BGA pads 322 (or the bottom surface of interposer 310 where BGA pads 322 are exposed) . Solder paste being used for forming BGA balls 324 can be various solder alloys formed of conductive materials, such as Tin-Silver-Copper (SAC) alloys, Tin-Lead (Sn-Pb) alloys, or lead-free alloys. The solder mask can prevent solder paste used for soldering the BGA balls 324 from spreading to unwanted areas. BGA package 300 can be mounted on a PCB 301 and during the mounting, the BGA balls 324 can melt to create electrical connections between device 302 and PCB 301.

[0039] The bond wire 306 or connections of other bonding technologies such as soldering bumps, the trace (s) 308 on top surface of interposer 310, and via (s) 312 in the intermediate layers of interposer 310, BGA pads 322 and BGA balls 324 can provide a network of signal paths between device 302 and PCB 301. As signals are being exchanged using this network of signal paths, signal crosstalk can occur between adjacent and / or multiple signal paths in the network. In various embodiments described herein, at least one floating structure can be formed in a region 314 of interposer 310 to reduce and / or cancel signal crosstalk. Region 314 can be an intermediate layer in interposer 310 that is above (e.g. in the z-direction) BGA pads 322. In one embodiment, region 314 can be a ground layer in interposer 310. The floating structures in region 314 can be formed of conductive materials and can form parallel capacitors with the BGA pads 322, hence increasing capacitive coupling to reduce inductive coupling between signal paths that include the BGA pads 322 and BGA balls 324.

[0040] FIG. 4 is a three-dimensional view of a semiconductor device including floating structure at package ball grid array for crosstalk cancellation in one embodiment. Descriptions of FIG. 4 can reference components shown in FIG. 1 to FIG. 3. In one embodiment shown in FIG. 4, interposer 310 can include multiple layers 402-1, 402-2, 402-3 (collectively referred to as layers 402) . Layer 402-3 can be a bottommost layer (-z direction) of interposer 310 where BGA pads 322 are formed. BGA balls 324 can be soldered on the bottom surface of layer 402-3, which is also the bottom surface of interposer 310. Layer 402-2 can be an intermediate layer above (z direction) layer 402-3. Layer 402-2 can be a ground layer and may includes a plurality of ground voids 404-2, 404-3, 404-4, 404-5 (collectively referred to as ground voids 404) that are above BGA pads 322. In one embodiment, layer 402-2 can be region 314 shown in FIG. 3. Each one of the signal BGA pads 322 on layer 402-3 can have a corresponding ground void 404 above it in layer 402-2. Ground voids 404 can be empty portions of layer 402-2 that are intentionally cut out or formed without any conductive material. Layer 402-1 can be above layer 402-2. Each one of layers 402 can include signal traces and vias, such as via (s) 312 in FIG. 3, for connecting the signal traces on different layers among layers 402 in interposer 310. Although three layers are shown in FIG. 4, interposer 310 can include more than three layers.

[0041] In one embodiment, at least one floating structure 410 can be formed in portions of layer 402-2, such as portions 404. In one embodiment, portions 404 can be voids in layer 402-2. In one embodiment, portions 404 can be portions in layer 402-2 formed by conductive materials. In one embodiment, layer 402-2 can be a ground layer and portions 404 can be ground voids. Floating structure 410 can include a plate portion 412, a plate portion 414 and a trace 416. Plate portions 412, 414 can be metal plates, such as copper plates, and can have arbitrary shape and size. Trace 416 can be a copper trace. Plate portions 412, 414 can be situated inside the ground voids 404 of layer 402-2. In one embodiment, to manufacture interposer 310 with at least one floating structure 410, a layer of dielectrics 408 formed of insulating materials, such as various dielectrics, can be deposited on layer 402-3 to cover BGA pads 322. If the BGA balls 324 are connected to a first surface (e.g., bottom) of the BGA pads 322, then the layer of dielectrics 408 can be deposited on a second surface (e.g., top) of the BGA pads 322 that is opposite from the first surface. After depositing dielectrics 408 on layer 402-3, layer 402-2 including portions  404 can be deposited on the layer of dielectrics 408. After depositing layer 402-2, the at least one floating structure 410 can be deposited into portions 404 of layer 402-2.

[0042] The floating structure 410 and the BGA pad 322, with dielectric 408 in between, can form a capacitor, such as a parallel plate capacitor. The formation of the capacitors can increase capacitive coupling between two signal paths and reduce inductive coupling. In the example shown in FIG. 4, plate portion 412 of a floating structure 410 is placed in ground void 404-2 and plate portion 414 of a floating structure 410 is placed in ground void 404-3. Hence, a first capacitor is formed by BGA pad 322-2 and plate portion 412 in ground void 404-2, and a second capacitor is formed by BGA pad 322-3 and plate portion 414 in ground void 404-3. The trace 416 of floating structure 410 connecting plate portions 412, 414 can also connect the first and second capacitors that are formed, leading to increase of capacitive coupling.

[0043] Note that design and arrangements of the locations of floating structure (s) 410 is flexible. The amount of floating structures, and the locations of the floating structures in layer 402-2, can be dependent on which signal paths require signal crosstalk reduction and the amount of desired signal crosstalk reduction. In an aspect, floating structure 410 can be a component that is not electrically connected to a specific voltage or reference point within BGA package 300. Therefore, floating structure 410 disclosed herein can be used for increasing capacitive coupling in specific signal paths without interfering with signal routing in BGA package 300.

[0044] FIG. 5 is a three-dimensional view of a semiconductor device including floating structure at package ball grid array for crosstalk cancellation in one embodiment. Descriptions of FIG. 5 can reference components shown in FIG. 1 to FIG. 4. In an embodiment shown in FIG. 5, floating structure 410 shown in FIG. 4 can be used for reducing signal crosstalk between two signal paths. As shown in FIG. 5, a first floating structure 502 can connect a first signal path that includes BGA pad 322-2 and BGA ball 324-2, and second signal path that includes BGA pad 322-3 and BGA ball 324-3. A second floating structure 504 can connect the second signal path and a third signal path that includes BGA pad 322-4 and BGA ball 324-4. A third floating structure 506 can connect the third signal path and a fourth signal path that includes BGA pad 322-5 and BGA ball 324-5. Floating structures 502, 504, 506 can be copies of floating structure 410 shown in FIG. 4.

[0045] Floating structures 502, 504, 506 can be non-overlapping (e.g., disconnected from, or not touching, one another) . The plate portions 412, 414 of floating structures 502, 504, 506 can be shaped and sized to dimensions that will prevent overlapping on the same BGA pad. For example, plate 414 of floating structure 502 on BGA pad 422-3 can be sized and shaped to leave ample space in the ground void 404-3 for fitting plate portion 412 of floating structure 504. Since floating structures 502, 504, 506 are non-overlapping, the embodiment in FIG. 5 can perform signal crosstalk reduction and / or cancellation for a pair of adjacent signal paths. For example, capacitive coupling is absent between the signal paths including BGA pad 322-2 and BGA pad 322-4 since floating structure 502, 504 are non-overlapping. Also, in the example shown in FIG. 5, BGA ball 324-1 and BGA ball 324-6 can be VSS BGA balls, such as BGA balls that form paths to connect device 302 to a VSS  source. The floating structures described herein may not be positioned above these VSS BGA balls to prevent connection of the floating structures to any reference points.

[0046] FIG. 6 is a three-dimensional view of another semiconductor device including floating structure at package ball grid array for crosstalk cancellation in one embodiment. Descriptions of FIG. 6 can reference components shown in FIG. 1 to FIG. 5. In an embodiment shown in FIG. 6, floating structure 410 shown in FIG. 4 can include additional plate portions and traces for reducing signal crosstalk among more than two signal paths. As shown in FIG. 6, a floating structure 602, which can be a variation of floating structure 410 with additional plate portions and traces, can connect four signal paths from BGA pad 322-2 to BGA pad 322-5. Floating structure 602 can include four plate portions, where each one of the four plate portions can be positioned above a corresponding BGA pad among BGA pads 322-2 to BGA pad 322-5. Further, each one of the four plate portions of floating structure 602 can form an individual capacitor with its corresponding BGA pad. In the embodiment shown in FIG. 6, the four plate portions of floating structure 602 can be connected using three traces in between the plate portions. Hence, the four capacitors can be connected to reduce signal crosstalk across the four signal paths from BGA pad 322-2 to BGA pad 322-5.

[0047] FIG. 7 is a three-dimensional view of another semiconductor device including floating structure at package ball grid array for crosstalk cancellation in one embodiment. Descriptions of FIG. 7 can reference components shown in FIG. 1 to FIG. 6. In an embodiment shown in FIG. 7, floating structure 410 shown in FIG. 4 can have different size and / or shape to reduce signal crosstalk among two or more signal paths on a two-dimensional plane. In the embodiments shown in FIG. 5 and FIG. 6, the floating structures can reduce signal crosstalk across signal paths in a single lateral dimension, such as along the x-axis. In the embodiment shown in FIG. 7, the floating structures can reduce signal crosstalk among signal paths that are arranged on a lateral two-dimensional plane, such as the x-y plane.

[0048] As shown in FIG. 7, a first floating structure 702 can be similar to floating structure 602 in FIG. 6 and can connect across four signal paths to reduce signal crosstalk among the four signal paths. The plate portions of floating structure 702 can be in a different orientation when compared to the plate portions of floating structure 602 despite having the same shape and / or size. The difference in size, shape and orientation can provide ample space to add floating structures to reduce signal crosstalk among signal paths in different lateral directions that are orthogonal, such as different BGA pads along both the x-axis and the y-axis. A set of floating structures 704, 706, 708 can be similar to floating structures 502, 504, 506 shown in FIG. 5, respectively. Floating structure 704 can connect the first signal path that includes BGA pad 322-2 and BGA ball 324-2, and second signal path that includes BGA pad 322-3 and BGA ball 324-3. Floating structure 706 can connect the second signal path and a third signal path that includes BGA pad 322-4 and BGA ball 324-4. Floating structure 708 can connect the third signal path and a fourth signal path that includes BGA pad 322-5 and BGA ball 324-5.

[0049] Floating structures 704, 706, 708, when compared to floating structures 502, 504, 506 in FIG. 5, can have a different shape and smaller size to provide space for additional floating structures. For example, BGA  pad 322-3 can correspond to three different floating structures 702, 704, 706. Floating structures 704, 706, 708 may include additional traces to connect to other signal paths in the -y direction. For example, floating structure 704 can include an additional trace 705 that extend towards the -y direction to connect to another plate portion of floating structure 704 that may be positioned in correspondence with a BGA pad located adjacent to BGA pad 322-2 in the -y direction.

[0050] FIG. 8 is a two-dimensional view of an arrangement of a plurality of floating structures at package ball grid array for crosstalk cancellation in one embodiment. Descriptions of FIG. 8 can reference components shown in FIG. 1 to FIG. 7. A layout of the layer 402-3 of interposer 310 on the x-y plane, which includes the BGA pads 322, is shown in FIG. 8. The layout shown in FIG. 8 can include the BGA pads 322 arranged in rows and columns. In one embodiment, various tests and / or simulations can be performed to determine the amount of signal crosstalk, such as amount of unwanted coupling, among different signal paths in BGA package 300. The results from these tests and / or simulations can define the number, locations, shapes, size, orientations, or other properties, of floating structures to be added above the BGA pads for reducing signal crosstalk.

[0051] In an example shown in FIG. 8, a result of a test or simulation may show that there is relatively more signal crosstalk in the BGA pads in Column 1 to Column 3. Hence, various different floating structures can be added above those BGA pads to reduce signal crosstalk. By way of example, a floating structure 802 can be added to reduce or cancel signal crosstalk among the BGA pads in Row 1 from Column 1 to Column 3. Floating structure 802 can be a floating structure for cancelling signal crosstalk among more than two signal paths in one lateral direction (e.g., x-axis) . Another floating structure 804 can be added to reduce or cancel signal crosstalk among the BGA pads in Row 2, Row 3 and from Column 1 to Column 3. Floating structure 804 can be a floating structure for cancelling signal crosstalk among more than two signal paths in two lateral directions that are orthogonal (e.g., x-axis and y-axis) . Another floating structure 806 can be added to reduce or cancel signal crosstalk between two BGA pads in Row 3 and from Column 1 to Column 2. Floating structure 806 can be a floating structure for cancelling signal crosstalk between two adjacent signal paths in one lateral direction (e.g., x-axis) . Another floating structure 808 can be added to reduce or cancel signal crosstalk between two BGA pads in Row 4 and from Column 1 to Column 2. Floating structure 808 can be a floating structure for cancelling signal crosstalk between two adjacent signal paths in one lateral direction (e.g., x-axis) . Floating structures 806 and 808 can both facilitate signal crosstalk cancellation between two adjacent signal paths in one lateral direction but have different size, shapes and orientations.

[0052] The floating structures described herein can reduce and / or cancel signal crosstalk among two or more signal paths in a BGA package. The floating structures can be arranged on one layer in the interposer, which is relatively less complex when compared to conventional approaches that adds electrodes on multiple layers. Further, the arrangement on a single layer does not interfere with the existing network of vias across multiple layers of the interposer. Also, the floating structures can be flexible in terms of shapes, sizes, location, etc., such that different portions of a BGA package can have different amount of signal crosstalk reduction. Further, for a  system or a module that includes multiple BGA packages, such as memory system shown in FIG. 1 or memory module 20 in FIG. 2, different floating structures can be arranged in the different BGA packages depending on the amount of signal crosstalk that can occur. For example, different amount of floating structures can be added to the BGA packages housing memory devices 40 and the BGA package housing RCD 50 in memory module 20.

[0053] The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. As used herein, the singular forms "a" , "an" and "the" are intended to include the plural forms as well, unless the context clearly indicates otherwise. It will be further understood that the terms "comprises" and / or "comprising, " when used in this specification, specify the presence of stated features, integers, steps, operations, elements, and / or components, but do not preclude the presence or addition of one or more other features, integers, steps, operations, elements, components, and / or groups thereof.

[0054] The corresponding structures, materials, acts, and equivalents of all means or step plus function elements, if any, in the claims below are intended to include any structure, material, or act for performing the function in combination with other claimed elements as specifically claimed. The disclosed embodiments of the present invention have been presented for purposes of illustration and description but are not intended to be exhaustive or limited to the invention in the forms disclosed. Many modifications and variations will be apparent to those of ordinary skill in the art without departing from the scope and spirit of the invention. The embodiments were chosen and described in order to best explain the principles of the invention and the practical application, and to enable others of ordinary skill in the art to understand the invention for various embodiments with various modifications as are suited to the particular use contemplated.

Claims

1.A semiconductor package comprising:a semiconductor device;a plurality of ball grid array (BGA) balls; andan interposer,wherein the semiconductor device is mounted on the interposer; andwherein the interposer comprises:a plurality of BGA pads, wherein the plurality of BGA balls are attached to a first surface of the plurality of BGA pads;a layer of dielectrics deposited on a second surface of the plurality of BGA pads, the second surface being opposite from the first surface; andat least one floating structure deposited on the layer of dielectrics, wherein the at least one floating structure and at least two of the plurality of BGA pads form at least two capacitors that are connected within the interposer.2.The semiconductor device of claim 1, wherein:the semiconductor device is mounted on a topmost layer of the interposer;the plurality of BGA pads are formed on a bottommost layer of the interposer; andthe at least one floating structure is formed in an intermediate layer between the topmost layer and the bottommost layer of the interposer.3.The semiconductor device of claim 2, wherein:the intermediate layer is a ground layer of the interposer; andthe at least one floating structure is formed in at least one ground void of the ground layer.4.The semiconductor device of claim 1, wherein:a floating structure among the at least one floating structure comprises a first plate portion, a second plate portion and a trace that connects the first plate portion and the second plate portion;the first plate portion forms a first capacitor with a first BGA pad among the plurality of BGA pads;the second plate portion forms a second capacitor with a second BGA pad among the plurality of BGA pads; andthe first BGA pad and the second BGA pad are adjacent to each other.5.The semiconductor device of claim 1, wherein:a floating structure among the at least one floating structure comprises at least a first plate portion, a second plate portion, a third plate portion, a first trace that connects the first plate portion and the second plate portion and a second trace that connects the second plate portion and the third plate portion;the first plate portion forms a first capacitor with a first BGA pad among the plurality of BGA pads;the second plate portion forms a second capacitor with a second BGA pad among the plurality of BGA pads;the third plate portion forms a third capacitor with a third BGA pad among the plurality of BGA pads;the first BGA pad and the second BGA pad are adjacent to each other in a lateral direction; andthe second BGA pad and the third BGA pad are adjacent to each other in the lateral direction.6.The semiconductor device of claim 1, wherein:a floating structure among the at least one floating structure comprises at least a first plate portion, a second plate portion, a third plate portion, a first trace that connects the first plate portion and the second plate portion and a second trace that connects the second plate portion and the third plate portion;the first plate portion forms a first capacitor with a first BGA pad among the plurality of BGA pads;the second plate portion forms a second capacitor with a second BGA pad among the plurality of BGA pads;the third plate portion forms a third capacitor with a third BGA pad among the plurality of BGA pads; andthe first BGA pad and the second BGA pad are adjacent to each other in a first lateral direction; andthe second BGA pad and the third BGA pad are adjacent to each other in a second lateral direction that is orthogonal to the first lateral direction.7.The semiconductor device of claim 1, wherein the at least one floating structure are non-overlapping with one another.8.A memory module comprising:a memory device;a plurality of ball grid array (BGA) balls; andan interposer,wherein the memory device is mounted on the interposer; andwherein the interposer comprises:a plurality of BGA pads, where the plurality of BGA balls are attached to a first surface of the plurality of BGA pads;a layer of dielectrics deposited on a second surface of the plurality of BGA pads, the second surface being opposite from the first surface; andat least one floating structure deposited on the layer of dielectrics, wherein the at least one floating structure and at least two of the plurality of BGA pads form at least two capacitors that are connected within the interposer.9.The memory module of claim 8, wherein:the semiconductor device is mounted on a topmost layer of the interposer;the plurality of BGA pads are formed on a bottommost layer of the interposer; andthe at least one floating structure is formed in an intermediate layer between the topmost layer and the bottommost layer of the interposer.10.The memory module of claim 9, wherein:the intermediate layer is a ground layer of the interposer; andthe at least one floating structure is formed in at least one ground void of the ground layer.11.The memory module of claim 8, wherein:a floating structure among the at least one floating structure comprises a first plate portion, a second plate portion and a trace that connects the first plate portion and the second plate portion;the first plate portion forms a first capacitor with a first BGA pad among the plurality of BGA pads;the second plate portion forms a second capacitor with a second BGA pad among the plurality of BGA pads; andthe first BGA pad and the second BGA pad are adjacent to each other.12.The memory module of claim 8, wherein:a floating structure among the at least one floating structure comprises at least a first plate portion, a second plate portion, a third plate portion, a first trace that connects the first plate portion and the second plate portion and a second trace that connects the second plate portion and the third plate portion;the first plate portion forms a first capacitor with a first BGA pad among the plurality of BGA pads;the second plate portion forms a second capacitor with a second BGA pad among the plurality of BGA pads;the third plate portion forms a third capacitor with a third BGA pad among the plurality of BGA pads;the first BGA pad and the second BGA pad are adjacent to each other in a lateral direction; andthe second BGA pad and the third BGA pad are adjacent to each other in the lateral direction.13.The memory module of claim 8, wherein:a floating structure among the at least one floating structure comprises at least a first plate portion, a second plate portion, a third plate portion, a first trace that connects the first plate portion and the second plate portion and a second trace that connects the second plate portion and the third plate portion;the first plate portion forms a first capacitor with a first BGA pad among the plurality of BGA pads;the second plate portion forms a second capacitor with a second BGA pad among the plurality of BGA pads;the third plate portion forms a third capacitor with a third BGA pad among the plurality of BGA pads; andthe first BGA pad and the second BGA pad are adjacent to each other in a first lateral direction; andthe second BGA pad and the third BGA pad are adjacent to each other in a second lateral direction that is orthogonal to the first lateral direction.14.The memory module of claim 8, wherein the at least one floating structure are non-overlapping with one another.15.A semiconductor structure comprising:a plurality of BGA balls attached to a plurality of BGA pads on a first surface of the plurality of BGA pads;a layer of dielectrics deposited on a second surface of the plurality of BGA pads, the second surface being opposite from the first surface; andat least one floating structure deposited on the layer of dielectrics, wherein the at least one floating structure and at least two of the plurality of BGA pads form at least two capacitors that are connected to each other.16.The semiconductor structure of claim 15, further comprising:a topmost layer;a bottommost layer, wherein the plurality of BGA pads are formed on the bottommost layer; andan intermediate layer between the topmost layer and the bottommost layer, wherein the at least one floating structure is formed in the intermediate layer.17.The semiconductor structure of claim 16, wherein:the intermediate layer is a ground layer; andthe at least one floating structure is formed in at least one ground void of the ground layer.18.The semiconductor structure of claim 15, wherein:a floating structure among the at least one floating structure comprises a first plate portion, a second plate portion and a trace that connects the first plate portion and the second plate portion;the first plate portion forms a first capacitor with a first BGA pad among the plurality of BGA pads;the second plate portion forms a second capacitor with a second BGA pad among the plurality of BGA pads; andthe first BGA pad and the second BGA pad are adjacent to each other.19.The semiconductor structure of claim 15, wherein:a floating structure among the at least one floating structure comprises at least a first plate portion, a second plate portion, a third plate portion, a first trace that connects the first plate portion and the second plate portion and a second trace that connects the second plate portion and the third plate portion;the first plate portion forms a first capacitor with a first BGA pad among the plurality of BGA pads;the second plate portion forms a second capacitor with a second BGA pad among the plurality of BGA pads;the third plate portion forms a third capacitor with a third BGA pad among the plurality of BGA pads;the first BGA pad and the second BGA pad are adjacent to each other in a lateral direction; andthe second BGA pad and the third BGA pad are adjacent to each other in the lateral direction.20.The semiconductor structure of claim 15, wherein:a floating structure among the at least one floating structure comprises at least a first plate portion, a second plate portion, a third plate portion, a first trace that connects the first plate portion and the second plate portion and a second trace that connects the second plate portion and the third plate portion;the first plate portion forms a first capacitor with a first BGA pad among the plurality of BGA pads;the second plate portion forms a second capacitor with a second BGA pad among the plurality of BGA pads;the third plate portion forms a third capacitor with a third BGA pad among the plurality of BGA pads; andthe first BGA pad and the second BGA pad are adjacent to each other in a first lateral direction; andthe second BGA pad and the third BGA pad are adjacent to each other in a second lateral direction that is orthogonal to the first lateral direction.

Images