Array substrate and display apparatus

Abstract

An array substrate includes N number of rows of subpixels; and 2M number of gate lines providing gate driving signals to a same row of subpixels. An orthographic projection of a first gate line to an M-th gate line on a base substrate is between an orthographic projection of first electrodes of an n-th row of subpixels on the base substrate and an orthographic projection of first electrodes of an (n-1) -th row of subpixels on the base substrate. An orthographic projection of a (M+1) -th gate line to a (2M) -th gate line on the base substrate is between the orthographic projection of the first electrodes of the n-th row of subpixels on the base substrate and an orthographic projection of first electrodes of an (n+1)-th row of subpixels on the base substrate. The 2M number of gate lines are configured to provide gate driving signals to the n-th row of subpixels.

Description

ARRAY SUBSTRATE AND DISPLAY APPARATUSTECHNICAL FIELD

[0001] The present invention relates to display technology, more particularly, to an array substrate and a display apparatus.BACKGROUND

[0002] Liquid Crystal Display (LCD) technology has become a cornerstone of modern visual displays, widely used in devices such as televisions, computer monitors, smartphones, and digital signage. LCDs operate by manipulating liquid crystals with precise electrical charges to control light passage and create images. This technology offers advantages like slim designs, energy efficiency, and high-resolution capabilities, making it ideal for a wide range of applications. The ongoing advancements in LCD manufacturing processes and driving methods continue to enhance image quality, reduce production costs, and expand the potential uses of LCDs in various fields.SUMMARY

[0003] In one aspect, the present disclosure provides an array substrate, comprising N number of rows of subpixels, N being an integer greater than 2; and 2M number of gate lines configured to provide gate driving signals to a same row of subpixels, M being an integer equal to or greater than 2; wherein an orthographic projection of a first gate line to an M-th gate line of the 2M number of gate lines on a base substrate are between an orthographic projection of first electrodes of an n-th row of subpixels on the base substrate and an orthographic projection of first electrodes of an (n-1) -th row of subpixels on the base substrate, n being a positive integer, 2 ≤ n ≤ (N-1) ; an orthographic projection of a (M+1) -th gate line to a (2M) -th gate line of the 2M number of gate lines on the base substrate are between the orthographic projection of the first electrodes of the n-th row of subpixels on the base substrate and an orthographic projection of first electrodes of an (n+1) -th row of subpixels on the base substrate; and the 2M number of gate lines are configured to provide gate driving signals to the n-th row of subpixels.

[0004] Optionally, a (2m) -th gate line and a (2m-1) -th gate line of the 2M number of gate lines are connected to scan circuits on opposite sides of the array substrate, m being a positive integer, 1 ≤ m ≤ M.

[0005] Optionally, subpixels in the array substrate are grouped into 2M number of groups, a respective group of the 2M number of groups includes P number of columns of subpixels, P being an integer greater than 1; subpixels in the same row of subpixels and in a same group of the 2M number of groups are connected to a same gate line of the 2M number of gate lines and configured to receive gate driving signals from the same gate line; and subpixels in the same row of subpixels and in different groups of the 2M number of groups are connected to different gate lines of the 2M number of gate lines, respectively.

[0006] Optionally, a respective gate line of the 2M number of gate lines includes gate electrodes of driving transistors in a same group of the 2M number of groups.

[0007] Optionally, driving transistors in a first group to an M-th group of the 2M number of groups are connected to the first gate line to the M-th gate line of the 2M number of gate lines, respectively; and driving transistors in a (M+1) -th group to a (2M) -th group of the 2M number of groups are connected to the (M+1) -th gate line to the (2M) -th gate line of the 2M number of gate lines.

[0008] Optionally, an orthographic projection of active layers of driving transistors in the row of subpixels and in the first group to the M-th group of the 2M number of groups on the base substrate are between an orthographic projection of first electrodes of the n-th row of subpixels on the base substrate and an orthographic projection of first electrodes of the (n-1) -th row of subpixels on the base substrate; and an orthographic projection of active layers of driving transistors in the row of subpixels and in the (M+1) -th group to the (2M) -th group of the 2M number of groups on the base substrate are between the orthographic projection of the first electrodes of the n-th row of subpixels on the base substrate and an orthographic projection of first electrodes of the (n+1) -th row of subpixels on the base substrate.

[0009] Optionally, the array substrate further comprises a plurality of common signal lines; an orthographic projection of a respective common signal line of the plurality of common signal lines on the base substrate is between the orthographic projection of the first gate line to the M-th gate line of the 2M number of gate lines on the base substrate and the orthographic projection of the first electrodes of a respective rows of subpixels on the base substrate, or between the orthographic projection of the (M+1) -th gate line to the 2M-th gate line of the 2M number of gate lines on the base substrate and the orthographic projection of the first electrodes of a respective rows of subpixels on the base substrate; and the respective common signal line is connected to at least one second electrode of the second electrodes of the row of subpixels through a via.

[0010] Optionally, an orthographic projection of a unitary structure comprising a drain electrode of a driving transistor in at least one group of the 2M groups of subpixels on the base substrate partially overlaps with an orthographic projection of at least one gate line of the 2M number of gate lines other than a gate line connected to the driving transistor and / or a common signal line of a plurality of common signal lines on the base substrate.

[0011] Optionally, an orthographic projection of a unitary structure comprising a drain electrode of a driving transistor in a first group of subpixels on the base substrate partially overlaps with an orthographic projection of a common signal line of a plurality of common signal lines on the base substrate.

[0012] Optionally, an orthographic projection of a unitary structure comprising a drain electrode of a driving transistor in a second group of subpixels on the base substrate partially  overlaps with an orthographic projection of a common signal line of a plurality of common signal lines on the base substrate, and partially overlaps with an orthographic projection of the third gate line on the base substrate.

[0013] Optionally, an orthographic projection of a unitary structure comprising a drain electrode of a driving transistor in a third group of subpixels on the base substrate partially overlaps with an orthographic projection of a second gate line on the base substrate.

[0014] Optionally, an orthographic projection of a unitary structure comprising a drain electrode of a driving transistor in a fourth group of subpixels on the base substrate is non-overlapping with an orthographic projection of a plurality of common signal lines on the base substrate, and non-overlapping with an orthographic projection of the first gate line, the third gate line, and the fourth gate line on the base substrate.

[0015] Optionally, an orthographic projection of a unitary structure comprising a drain electrode of a driving transistor in a first group of subpixels on the base substrate partially overlaps with an orthographic projection of a fourth gate line on the base substrate.

[0016] Optionally, an orthographic projection of a unitary structure comprising a drain electrode of a driving transistor in a third group of subpixels on the base substrate partially overlaps with an orthographic projection of the common signal line of a plurality of common signal lines on the base substrate.

[0017] Optionally, an orthographic projection of a unitary structure comprising a drain electrode of a driving transistor in a fourth group of subpixels on the base substrate partially overlaps with an orthographic projection of a first gate line on the base substrate, and partially overlaps with an orthographic projection of a common signal line of a plurality of common signal lines on the base substrate.

[0018] Optionally, a respective gate line of the 2M number of gate lines includes a main body and a protrusion protruding away from the main body; the protrusion comprises at least a portion of a gate electrode of a driving transistor; and average line widths of main bodies of the 2M number of gate lines are substantially the same.

[0019] Optionally, in the (n-1) -th row of subpixels, a (2m-1) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to a (2m-1) -th group of subpixels of the 2M number of groups of subpixels in the (n-1) -th row of subpixels, m being a positive integer, 1 ≤ m ≤ M; and a (2m) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to a (2m) -th group of subpixels of the 2M number of groups of subpixels in the (n-1) -th row of subpixels; in the n-th row of subpixels, a (2m-1) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to a (2m) -th group of subpixels of the 2M number of groups of subpixels in the n-th row of subpixels; and a (2m) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to a (2m-1) -th group of subpixels of the 2M number of groups of subpixels in the n-th row of subpixels;  and in the (n+1) -th row of subpixels, a (2m-1) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to a (2m-1) -th group of subpixels of the 2M number of groups of subpixels in the (n+1) -th row of subpixels; and a (2m) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to a (2m) -th group of subpixels of the 2M number of groups of subpixels in the (n+1) -th row of subpixels.

[0020] Optionally, in the (n-1) -th row of subpixels, a (2m-1) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to a (2m-1) -th group of subpixels of the 2M number of groups of subpixels in the (n-1) -th row of subpixels; a (2m) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to a (2m) -th group of subpixels of the 2M number of groups of subpixels in the (n-1) -th row of subpixels; a (2m+1) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to a (2m+1) -th group of subpixels of the 2M number of groups of subpixels in the (n-1) -th row of subpixels; and a (2m+2) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to a (2m+2) -th group of subpixels of the 2M number of groups of subpixels in the (n-1) -th row of subpixels; in the n-th row of subpixels, a (2m-1) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to a (2m) -th group of subpixels of the 2M number of groups of subpixels in the (n) -th row of subpixels; a (2m) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to a (2m-1) -th group of subpixels of the 2M number of groups of subpixels in the (n) -th row of subpixels; a (2m+1) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to a (2m+2) -th group of subpixels of the 2M number of groups of subpixels in the n-th row of subpixels; and a (2m+2) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to a (2m+1) -th group of subpixels of the 2M number of groups of subpixels in the n-th row of subpixels; in the (n+1) -th row of subpixels, a (2m-1) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to a (2m+1) -th group of subpixels of the 2M number of groups of subpixels in the (n+1) -th row of subpixels; a (2m) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to a (2m+2) -th group of subpixels of the 2M number of groups of subpixels in the (n+1) -th row of subpixels; a (2m+1) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to a (2m-1) -th group of subpixels of the 2M number of groups of subpixels in the (n+1) -th row of subpixels; and a (2m+2) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to a (2m) -th group of subpixels of the 2M number of groups of subpixels in the (n+1) -th row of subpixels; and in the (n+2) -th row of subpixels, a (2m-1) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to a (2m+2) -th group of subpixels of the 2M number of groups of subpixels in the (n+2) -th row of subpixels; a (2m) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to a (2m+1) -th group of subpixels of the 2M number of groups of subpixels in the (n+2) -th row of subpixels; a (2m+1) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to a (2m) -th group of subpixels of the 2M number of  groups of subpixels in the (n+2) -th row of subpixels; and a (2m+2) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to a (2m-1) -th group of subpixels of the 2M number of groups of subpixels in the (n+2) -th row of subpixels.

[0021] Optionally, the (2m-1) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to the (2m-1) -th group of subpixels of the 2M number of groups of subpixels in the (n-1) -th row of subpixels, subsequent to the (2m) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to the (2m) -th group of subpixels of the 2M number of groups of subpixels in the (n-1) -th row of subpixels; the (2m+1) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to the (2m+1) -th group of subpixels of the 2M number of groups of subpixels in the (n-1) -th row of subpixels, subsequent to the (2m+2) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to the (2m+2) -th group of subpixels of the 2M number of groups of subpixels in the (n-1) -th row of subpixels; the (2m-1) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to the (2m) -th group of subpixels of the 2M number of groups of subpixels in the (n) -th row of subpixels, subsequent to the (2m) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to the (2m-1) -th group of subpixels of the 2M number of groups of subpixels in the (n) -th row of subpixels; the (2m+1) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to the (2m+2) -th group of subpixels of the 2M number of groups of subpixels in the n-th row of subpixels, subsequent to the (2m+2) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to the (2m+1) -th group of subpixels of the 2M number of groups of subpixels in the n-th row of subpixels; the (2m-1) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to the (2m+1) -th group of subpixels of the 2M number of groups of subpixels in the (n+1) -th row of subpixels, subsequent to the (2m) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to the (2m+2) -th group of subpixels of the 2M number of groups of subpixels in the (n+1) -th row of subpixels; the (2m+1) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to the (2m-1) -th group of subpixels of the 2M number of groups of subpixels in the (n+1) -th row of subpixels, subsequent to the (2m+2) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to the (2m) -th group of subpixels of the 2M number of groups of subpixels in the (n+1) -th row of subpixels; the (2m-1) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to the (2m+2) -th group of subpixels of the 2M number of groups of subpixels in the (n+2) -th row of subpixels, subsequent to the (2m) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to the (2m+1) -th group of subpixels of the 2M number of groups of subpixels in the (n+2) -th row of subpixels; and the (2m+1) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to the (2m) -th group of subpixels of the 2M number of groups of subpixels in the (n+2) -th row of subpixels, subsequent to the (2m+2) -th gate line of the 2M number of gate lines is configured to provide  gate driving signals to the (2m-1) -th group of subpixels of the 2M number of groups of subpixels in the (n+2) -th row of subpixels.

[0022] Optionally, a (2m) -th gate line and a (2m-1) -th gate line of the 2M number of gate lines are connected to scan circuits on a same side of the array substrate, m being a positive integer, 1 ≤ m ≤ M; and the (2m) -th gate line and a (2m+1) -th gate line of the 2M number of gate lines are connected to scan circuits on opposite sides of the array substrate.

[0023] In another aspect, the present disclosure provides a display apparatus, comprising the array substrate described herein or fabricated by a method described herein, and one or more integrated circuits connected to the array substrate.

[0024] BRIEF DESCRIPTION OF THE FIGURES

[0025] The following drawings are merely examples for illustrative purposes according to various disclosed embodiments and are not intended to limit the scope of the present invention.

[0026] FIG. 1 is a schematic diagram illustrating the structure of a display panel with a Single-Gate configuration.

[0027] FIG. 2 is a schematic diagram illustrating the structure of a display panel with a Dual-Gate configuration.

[0028] FIG. 3 is a schematic diagram illustrating the structure of a display panel with a Quadruple-Gate configuration.

[0029] FIG. 4 is a schematic diagram illustrating the structure of a display panel with a Hexa-Gate configuration.

[0030] FIG. 5 is a schematic diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure.

[0031] FIG. 6A is a schematic diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure.

[0032] FIG. 6B is a schematic diagram illustrating the structure of a first electrode layer in the portion of the array substrate depicted in FIG. 6A.

[0033] FIG. 6C is a schematic diagram illustrating the structure of a conductive layer in the portion of the array substrate depicted in FIG. 6A.

[0034] FIG. 6D is a schematic diagram illustrating the structure of a semiconductor material layer in the portion of the array substrate depicted in FIG. 6A.

[0035] FIG. 6E is a schematic diagram illustrating the structure of a signal line layer in the portion of the array substrate depicted in FIG. 6A.

[0036] FIG. 6F is a schematic diagram illustrating the structure of a second electrode layer in the portion of the array substrate depicted in FIG. 6A.

[0037] FIG. 7A is a schematic diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure.

[0038] FIG. 7B is a schematic diagram illustrating the structure of a first electrode layer in the portion of the array substrate depicted in FIG. 7A.

[0039] FIG. 7C is a schematic diagram illustrating the structure of a conductive layer in the portion of the array substrate depicted in FIG. 7A.

[0040] FIG. 7D is a schematic diagram illustrating the structure of a semiconductor material layer in the portion of the array substrate depicted in FIG. 7A.

[0041] FIG. 7E is a schematic diagram illustrating the structure of a signal line layer in the portion of the array substrate depicted in FIG. 7A.

[0042] FIG. 7F is a schematic diagram illustrating the structure of a passivation layer in the portion of the array substrate depicted in FIG. 7A.

[0043] FIG. 7G is a schematic diagram illustrating the structure of a second electrode layer in the portion of the array substrate depicted in FIG. 7A.

[0044] FIG. 7H is a schematic diagram illustrating the structure of a black matrix in the portion of the array substrate depicted in FIG. 7A.

[0045] FIG. 7I is a schematic diagram illustrating the structure of a conductive layer and a signal line in the portion of the array substrate depicted in FIG. 7A.

[0046] FIG. 8A is a schematic diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure.

[0047] FIG. 8B is a schematic diagram illustrating the structure of a first electrode layer in the portion of the array substrate depicted in FIG. 8A.

[0048] FIG. 8C is a schematic diagram illustrating the structure of a conductive layer in the portion of the array substrate depicted in FIG. 8A.

[0049] FIG. 8D is a schematic diagram illustrating the structure of a semiconductor material layer in the portion of the array substrate depicted in FIG. 8A.

[0050] FIG. 8E is a schematic diagram illustrating the structure of a signal line layer in the portion of the array substrate depicted in FIG. 8A.

[0051] FIG. 8F is a schematic diagram illustrating the structure of a passivation layer in the portion of the array substrate depicted in FIG. 8A.

[0052] FIG. 8G is a schematic diagram illustrating the structure of a second electrode layer in the portion of the array substrate depicted in FIG. 8A.

[0053] FIG. 8H is a schematic diagram illustrating the structure of a black matrix in the portion of the array substrate depicted in FIG. 8A.

[0054] FIG. 8I is a schematic diagram illustrating the structure of a conductive layer and a signal line in the portion of the array substrate depicted in FIG. 8A.

[0055] FIG. 9A is a schematic diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure.

[0056] FIG. 9B is a schematic diagram illustrating the structure of a first electrode layer in the portion of the array substrate depicted in FIG. 9A.

[0057] FIG. 9C is a schematic diagram illustrating the structure of a conductive layer in the portion of the array substrate depicted in FIG. 9A.

[0058] FIG. 9D is a schematic diagram illustrating the structure of a semiconductor material layer in the portion of the array substrate depicted in FIG. 9A.

[0059] FIG. 9E is a schematic diagram illustrating the structure of a signal line layer in the portion of the array substrate depicted in FIG. 9A.

[0060] FIG. 9F is a schematic diagram illustrating the structure of a passivation layer in the portion of the array substrate depicted in FIG. 9A.

[0061] FIG. 9G is a schematic diagram illustrating the structure of a second electrode layer in the portion of the array substrate depicted in FIG. 9A.

[0062] FIG. 9H is a schematic diagram illustrating the structure of a black matrix in the portion of the array substrate depicted in FIG. 9A.

[0063] FIG. 9I is a schematic diagram illustrating the structure of a conductive layer and a signal line in the portion of the array substrate depicted in FIG. 9A.

[0064] FIG. 10A is a schematic diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure.

[0065] FIG. 10B is a schematic diagram illustrating the structure of a first electrode layer in the portion of the array substrate depicted in FIG. 10A.

[0066] FIG. 10C is a schematic diagram illustrating the structure of a conductive layer in the portion of the array substrate depicted in FIG. 10A.

[0067] FIG. 10D is a schematic diagram illustrating the structure of a semiconductor material layer in the portion of the array substrate depicted in FIG. 10A.

[0068] FIG. 10E is a schematic diagram illustrating the structure of a signal line layer in the portion of the array substrate depicted in FIG. 10A.

[0069] FIG. 10F is a schematic diagram illustrating the structure of a passivation layer in the portion of the array substrate depicted in FIG. 10A.

[0070] FIG. 10G is a schematic diagram illustrating the structure of a second electrode layer in the portion of the array substrate depicted in FIG. 10A.

[0071] FIG. 10H is a schematic diagram illustrating the structure of a black matrix in the portion of the array substrate depicted in FIG. 10A.

[0072] FIG. 10I is a schematic diagram illustrating the structure of a conductive layer and a signal line in the portion of the array substrate depicted in FIG. 10A.

[0073] FIG. 11 is a schematic diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure.

[0074] FIG. 12 is a schematic diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure.

[0075] FIG. 13 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure.

[0076] FIG. 14 illustrates a layout in an array substrate in some embodiments according to the present disclosure.

[0077] FIG. 15 illustrates a layout in an array substrate in some embodiments according to the present disclosure.

[0078] FIG. 16 illustrates a layout in an array substrate in some embodiments according to the present disclosure.

[0079] FIG. 17 illustrates a layout in an array substrate in some embodiments according to the present disclosure.

[0080] FIG. 18A is a schematic diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure.

[0081] FIG. 18B is a schematic diagram illustrating the structure of a conductive layer in the portion of the array substrate depicted in FIG. 18A.

[0082] FIG. 18C is a schematic diagram illustrating the structure of a semiconductor material layer in the portion of the array substrate depicted in FIG. 18A.

[0083] FIG. 18D is a schematic diagram illustrating the structure of a signal line layer in the portion of the array substrate depicted in FIG. 18A.

[0084] FIG. 19A is a schematic diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure.

[0085] FIG. 19B is a schematic diagram illustrating the structure of a first electrode layer in the portion of the array substrate depicted in FIG. 19A.

[0086] FIG. 19C is a schematic diagram illustrating the structure of a conductive layer in the portion of the array substrate depicted in FIG. 19A.

[0087] FIG. 19D is a schematic diagram illustrating the structure of a semiconductor material layer in the portion of the array substrate depicted in FIG. 19A.

[0088] FIG. 19E is a schematic diagram illustrating the structure of a signal line layer in the portion of the array substrate depicted in FIG. 19A.

[0089] FIG. 19F is a schematic diagram illustrating the structure of a passivation layer in the portion of the array substrate depicted in FIG. 19A.

[0090] FIG. 19G is a schematic diagram illustrating the structure of a second electrode layer in the portion of the array substrate depicted in FIG. 19A.

[0091] FIG. 20A is a schematic diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure.

[0092] FIG. 20B is a schematic diagram illustrating the structure of a first electrode layer in the portion of the array substrate depicted in FIG. 20A.

[0093] FIG. 20C is a schematic diagram illustrating the structure of a conductive layer in the portion of the array substrate depicted in FIG. 20A.

[0094] FIG. 20D is a schematic diagram illustrating the structure of a semiconductor material layer in the portion of the array substrate depicted in FIG. 20A.

[0095] FIG. 20E is a schematic diagram illustrating the structure of a signal line layer in the portion of the array substrate depicted in FIG. 20A.

[0096] FIG. 20F is a schematic diagram illustrating the structure of a passivation layer in the portion of the array substrate depicted in FIG. 20A.

[0097] FIG. 20G is a schematic diagram illustrating the structure of a second electrode layer in the portion of the array substrate depicted in FIG. 20A.

[0098] FIG. 21A is a schematic diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure.

[0099] FIG. 21B is a schematic diagram illustrating the structure of a first electrode layer in the portion of the array substrate depicted in FIG. 21A.

[0100] FIG. 21C is a schematic diagram illustrating the structure of a conductive layer in the portion of the array substrate depicted in FIG. 21A.

[0101] FIG. 21D is a schematic diagram illustrating the structure of a semiconductor material layer in the portion of the array substrate depicted in FIG. 21A.

[0102] FIG. 21E is a schematic diagram illustrating the structure of a signal line layer in the portion of the array substrate depicted in FIG. 21A.

[0103] FIG. 21F is a schematic diagram illustrating the structure of a passivation layer in the portion of the array substrate depicted in FIG. 21A.

[0104] FIG. 21G is a schematic diagram illustrating the structure of a second electrode layer in the portion of the array substrate depicted in FIG. 21A.

[0105] FIG. 22A is a schematic diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure.

[0106] FIG. 22B is a schematic diagram illustrating the structure of a first electrode layer in the portion of the array substrate depicted in FIG. 22A.

[0107] FIG. 22C is a schematic diagram illustrating the structure of a conductive layer in the portion of the array substrate depicted in FIG. 22A.

[0108] FIG. 22D is a schematic diagram illustrating the structure of a semiconductor material layer in the portion of the array substrate depicted in FIG. 22A.

[0109] FIG. 22E is a schematic diagram illustrating the structure of a signal line layer in the portion of the array substrate depicted in FIG. 22A.

[0110] FIG. 22F is a schematic diagram illustrating the structure of a passivation layer in the portion of the array substrate depicted in FIG. 22A.

[0111] FIG. 22G is a schematic diagram illustrating the structure of a second electrode layer in the portion of the array substrate depicted in FIG. 22A.

[0112] FIG. 23A is a schematic diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure.

[0113] FIG. 23B is a schematic diagram illustrating the structure of a first electrode layer in the portion of the array substrate depicted in FIG. 23A.

[0114] FIG. 23C is a schematic diagram illustrating the structure of a conductive layer in the portion of the array substrate depicted in FIG. 23A.

[0115] FIG. 23D is a schematic diagram illustrating the structure of a semiconductor material layer in the portion of the array substrate depicted in FIG. 23A.

[0116] FIG. 23E is a schematic diagram illustrating the structure of a signal line layer in the portion of the array substrate depicted in FIG. 23A.

[0117] FIG. 23F is a schematic diagram illustrating the structure of a passivation layer in the portion of the array substrate depicted in FIG. 23A.

[0118] FIG. 23G is a schematic diagram illustrating the structure of a second electrode layer in the portion of the array substrate depicted in FIG. 23A.

[0119] FIG. 24A is a schematic diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure.

[0120] FIG. 24B is a schematic diagram illustrating the structure of a first electrode layer in the portion of the array substrate depicted in FIG. 24A.

[0121] FIG. 24C is a schematic diagram illustrating the structure of a conductive layer in the portion of the array substrate depicted in FIG. 24A.

[0122] FIG. 24D is a schematic diagram illustrating the structure of a semiconductor material layer in the portion of the array substrate depicted in FIG. 24A.

[0123] FIG. 24E is a schematic diagram illustrating the structure of a signal line layer in the portion of the array substrate depicted in FIG. 24A.

[0124] FIG. 24F is a schematic diagram illustrating the structure of a passivation layer in the portion of the array substrate depicted in FIG. 24A.

[0125] FIG. 24G is a schematic diagram illustrating the structure of a second electrode layer in the portion of the array substrate depicted in FIG. 24A.

[0126] FIG. 25A is a schematic diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure.

[0127] FIG. 25B is a schematic diagram illustrating the structure of a first electrode layer in the portion of the array substrate depicted in FIG. 25A.

[0128] FIG. 25C is a schematic diagram illustrating the structure of a conductive layer in the portion of the array substrate depicted in FIG. 25A.

[0129] FIG. 25D is a schematic diagram illustrating the structure of a semiconductor material layer in the portion of the array substrate depicted in FIG. 25A.

[0130] FIG. 25E is a schematic diagram illustrating the structure of a signal line layer in the portion of the array substrate depicted in FIG. 25A.

[0131] FIG. 25F is a schematic diagram illustrating the structure of a passivation layer in the portion of the array substrate depicted in FIG. 25A.

[0132] FIG. 25G is a schematic diagram illustrating the structure of a second electrode layer in the portion of the array substrate depicted in FIG. 25A.

[0133] FIG. 25H is a schematic diagram illustrating the structure of a conductive layer and a signal line in the portion of the array substrate depicted in FIG. 25A.

[0134] FIG. 26A is a schematic diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure.

[0135] FIG. 26B is a schematic diagram illustrating the structure of a first electrode layer in the portion of the array substrate depicted in FIG. 26A.

[0136] FIG. 26C is a schematic diagram illustrating the structure of a conductive layer in the portion of the array substrate depicted in FIG. 26A.

[0137] FIG. 26D is a schematic diagram illustrating the structure of a semiconductor material layer in the portion of the array substrate depicted in FIG. 26A.

[0138] FIG. 26E is a schematic diagram illustrating the structure of a signal line layer in the portion of the array substrate depicted in FIG. 26A.

[0139] FIG. 26F is a schematic diagram illustrating the structure of a passivation layer in the portion of the array substrate depicted in FIG. 26A.

[0140] FIG. 26G is a schematic diagram illustrating the structure of a second electrode layer in the portion of the array substrate depicted in FIG. 26A.

[0141] FIG. 26H is a schematic diagram illustrating the structure of a conductive layer and a signal line in the portion of the array substrate depicted in FIG. 26A.

[0142] FIG. 27A is a schematic diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure.

[0143] FIG. 27B is a schematic diagram illustrating the structure of a first electrode layer in the portion of the array substrate depicted in FIG. 27A.

[0144] FIG. 27C is a schematic diagram illustrating the structure of a conductive layer in the portion of the array substrate depicted in FIG. 27A.

[0145] FIG. 27D is a schematic diagram illustrating the structure of a semiconductor material layer in the portion of the array substrate depicted in FIG. 27A.

[0146] FIG. 27E is a schematic diagram illustrating the structure of a signal line layer in the portion of the array substrate depicted in FIG. 27A.

[0147] FIG. 27F is a schematic diagram illustrating the structure of a passivation layer in the portion of the array substrate depicted in FIG. 27A.

[0148] FIG. 27G is a schematic diagram illustrating the structure of a second electrode layer in the portion of the array substrate depicted in FIG. 27A.

[0149] FIG. 27H is a schematic diagram illustrating the structure of a conductive layer and a signal line in the portion of the array substrate depicted in FIG. 27A.

[0150] FIG. 28A is a schematic diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure.

[0151] FIG. 28B is a schematic diagram illustrating the structure of a first electrode layer in the portion of the array substrate depicted in FIG. 28A.

[0152] FIG. 28C is a schematic diagram illustrating the structure of a conductive layer in the portion of the array substrate depicted in FIG. 28A.

[0153] FIG. 28D is a schematic diagram illustrating the structure of a semiconductor material layer in the portion of the array substrate depicted in FIG. 28A.

[0154] FIG. 28E is a schematic diagram illustrating the structure of a signal line layer in the portion of the array substrate depicted in FIG. 28A.

[0155] FIG. 28F is a schematic diagram illustrating the structure of a passivation layer in the portion of the array substrate depicted in FIG. 28A.

[0156] FIG. 28G is a schematic diagram illustrating the structure of a second electrode layer in the portion of the array substrate depicted in FIG. 28A.

[0157] FIG. 28H is a schematic diagram illustrating the structure of a conductive layer and a signal line in the portion of the array substrate depicted in FIG. 28A.

[0158] FIG. 29 illustrate a voltage jump in a subpixel in some embodiments according to the present disclosure.

[0159] FIG. 30 illustrate a voltage jump in a subpixel in some embodiments according to the present disclosure.

[0160] FIG. 31 illustrates a layout in an array substrate in some embodiments according to the present disclosure.

[0161] FIG. 32 illustrates a layout in an array substrate in some embodiments according to the present disclosure.

[0162] FIG. 33 illustrates a layout in an array substrate in some embodiments according to the present disclosure.

[0163] FIG. 34 illustrates a layout in an array substrate in some embodiments according to the present disclosure.DETAILED DESCRIPTION

[0164] The disclosure will now be described more specifically with reference to the following embodiments. It is to be noted that the following descriptions of some embodiments are presented herein for purpose of illustration and description only. It is not intended to be exhaustive or to be limited to the precise form disclosed.

[0165] Liquid crystal display technology has greatly improved production costs and image quality through advancements in driving methods and manufacturing processes. Currently, pixel arrangements in liquid crystal displays have proposed methods such as Dual Gate Driving, Triple Gate Driving, and Quadruple-Gate Driving, reducing the number of source driver integrated circuits to 1 / n (where n=2, 3, 4, ... ) , thereby lowering the backplane cost.

[0166] The mainstream display products today, including high refresh rate gaming screens and standard screens, predominantly feature 23.8 / 27 inch Full High Definition (FHD) standard screens. The existing one-gate line-one-date line structure requires eight integrated circuits, while the Dual Gate structure can reduce this to 4 integrated circuits. To further reduce the number of integrated circuits, we aim to implement Quadruple-Gate Driving technology, which can reduce the integrated circuit count to 2. Clearly, Quadruple-Gate Driving technology offers a more significant cost reduction.

[0167] FIG. 1 is a schematic diagram illustrating the structure of a display panel with a Single-Gate configuration. Referring to FIG. 1, the Single-Gate structure in some embodiments requires 8 integrated circuits, each handling 720 channels, with a charging time at 60Hz of approximately 15.4 microseconds. FIG. 2 is a schematic diagram illustrating the structure of a display panel with a Dual-Gate configuration. Referring to FIG. 2, the Dual-Gate structure in some embodiments requires 4 integrated circuits, each handling 720 channels, with a charging time of approximately 7.7 microseconds. FIG. 3 is a schematic diagram illustrating the structure of a display panel with a Quadruple-Gate configuration. Referring to FIG. 3, the Quadruple -Gate structure in some embodiments requires 2 integrated circuits, each handling 720 channels, with a charging time of approximately 3.85 microseconds. FIG. 4 is a schematic diagram illustrating the structure of a display panel with a Hexa-Gate configuration. Referring to FIG. 4, the Hexa-Gate structure in some embodiments requires one integrated circuit, handling 960 channels, with a charging time of approximately 2.5 microseconds. Quadruple-Gate and Hexa Gate Driving technologies offer more significant cost reductions and improved performance.

[0168] The inventors of the present disclosure discover that, in the Quadruple-Gate Driving display panels, although the reduction in the number of integrated circuits significantly lowers costs, the increase in gate lines leads to a decrease in the aperture ratio, resulting in higher power consumption and affecting display performance. The inventors of the present disclosure discover a high-aperture-ratio display panel that reduces the number of integrated circuits and lowers costs without significantly decreasing the aperture ratio. The display panel according to  the present disclosure ensures that the readability of characters remains unaffected by the gate lines along the long edge of the subpixel.

[0169] The inventors of the present disclosure discover another issue associated with Quadruple-Gate Driving other than the reduction of the aperture ratio. The inventors of the present disclosure discover that Quadruple-Gate Driving compresses the charging time. Compared to conventional pixels, the 1H time is reduced to 1 / 4 because charging one row of pixels requires using four different gate lines, which are opened sequentially. Thus, the 1H time is calculated as 1 / frequency / gate line count. For a conventional FHD gate with 1080 lines, the Quadruple-Gate Driving technology requires 1080×4 gate lines, significantly compressing the charging time. This can lead to a decrease in charging efficiency.

[0170] Moreover, the difference in loading between the near and far ends of the gate lines can cause adequate charging at the near end but insufficient charging at the far end. This results in horizontal or vertical Mura issues. Therefore, it is necessary to modify the driving connection method within the Quadruple-Gate Driving technology to mitigate these problems and ensure uniform charging across the display.

[0171] Accordingly, the present disclosure provides, inter alia, an array substrate and a display apparatus that substantially obviate one or more of the problems due to limitations and disadvantages of the related art. In one aspect, the present disclosure provides an array substrate. In some embodiments, the array substrate includes N number of rows of subpixels, N being an integer greater than 2; and 2M number of gate lines configured to provide gate driving signals to a same row of subpixels, M being an integer equal to or greater than 2. Optionally, an orthographic projection of a first gate line to an M-th gate line of the 2M number of gate lines on a base substrate are between an orthographic projection of first electrodes of an n-th row of subpixels on the base substrate and an orthographic projection of first electrodes of an (n-1) -th row of subpixels on the base substrate, n being a positive integer, 2 ≤ n ≤ (N-1) . Optionally, an orthographic projection of a (M+1) -th gate line to a (2M) -th gate line of the 2M number of gate lines on the base substrate are between the orthographic projection of the first electrodes of the n-th row of subpixels on the base substrate and an orthographic projection of first electrodes of an (n+1) -th row of subpixels on the base substrate. Optionally, the 2M number of gate lines are configured to provide gate driving signals to the n-th row of subpixels.

[0172] FIG. 5 is a schematic diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 5, the array substrate in some embodiments includes a base substrate BS; a conductive layer CT on the base substrate BS; a first electrode layer E1 on the base substrate BS; a gate insulating layer GI on a side of the conductive layer CT and the first electrode layer E1 away from the base substrate BS; a semiconductor material layer SML on a side of the gate insulating layer GI away from the base substrate BS; a signal line layer SL on a side of the semiconductor  material layer SML away from the base substrate BS; a passivation layer PVX on a side of the signal line layer SL away from the base substrate BS; and a second electrode layer E2 on a side of the passivation layer PVX away from the base substrate BS.

[0173] In some embodiments, the conductive layer CT includes a gate electrode G of a driving transistor TFT. Optionally, the conductive layer CT further includes a plurality of gate lines. In some embodiments, the first electrode layer E1 includes a first electrode PE (e.g., a pixel electrode) connected to a second electrode of the driving transistor TFT and configured to receive a data signal from the driving transistor TFT. In some embodiments, the semiconductor material layer SML includes an active layer ACT of the driving transistor TFT, wherein an orthographic projection of the gate electrode G on the base substrate BS covers an orthographic projection of the active layer ACT on the base substrate BS. In some embodiments, the signal line layer SL includes a source electrode S and a drain electrode D of the driving transistor TFT, wherein the source electrode S is connected to a data line and configured to receive a data signal from the data line. In some embodiments, the second electrode layer E2 includes a second electrode CE (e.g., a common electrode) .

[0174] FIG. 6A is a schematic diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure. FIG. 6B is a schematic diagram illustrating the structure of a first electrode layer in the portion of the array substrate depicted in FIG. 6A. FIG. 6C is a schematic diagram illustrating the structure of a conductive layer in the portion of the array substrate depicted in FIG. 6A. FIG. 6D is a schematic diagram illustrating the structure of a semiconductor material layer in the portion of the array substrate depicted in FIG. 6A. FIG. 6E is a schematic diagram illustrating the structure of a signal line layer in the portion of the array substrate depicted in FIG. 6A. FIG. 6F is a schematic diagram illustrating the structure of a second electrode layer in the portion of the array substrate depicted in FIG. 6A. FIG. 5 may be a cross-sectional view along an A-A’ line in FIG. 6A. FIG. 6A to FIG. 6F depict a portion of an array substrate, in which a row of subpixels are shown, including a first subpixel sp1, a second subpixel sp2, a third subpixel sp3, a fourth subpixel sp4, a fifth subpixel sp5, a sixth subpixel sp6, a seventh subpixel sp7, an eighth subpixel sp8, a ninth subpixel sp9, a tenth subpixel sp10, an eleventh subpixel sp11, and a twelfth subpixel sp12, arranged in a row. As used herein, the term “subpixel” refers to an element of a pixel. For example, a pixel may include three subpixels, that is, a red subpixel, a green subpixel, and a blue subpixel. To display a pixel of an image, the red subpixel emits light to achieve a first grayscale, the green subpixel emits light to achieve a second grayscale, and the blue subpixel emits light to achieve a third grayscale.

[0175] In some embodiments, the first electrode layer includes a plurality of first electrodes. A respective subpixel of the plurality of subpixels includes a first electrode PE (e.g., a pixel electrode) .

[0176] In some embodiments, the conductive layer includes a plurality of gate lines. A respective gate line of the plurality of gate lines includes a gate electrode G of a driving transistor in the respective subpixel. In some embodiments, the array substrate includes 2M number of gate lines configured to provide gate driving signals to a same row of subpixels, M being an integer equal to or greater than 2. The same row of subpixels is one same row of subpixels. In one example, M = 2. Optionally, a respective gate line of the 2M number of gate lines is between two adjacent rows of subpixels.

[0177] In some embodiments, the array substrate includes N number of rows of subpixels, N being an integer greater than 2. In some embodiments, an orthographic projection of a 1st gate line to an M-th gate line of the 2M number of gate lines on a base substrate are between an orthographic projection of first electrodes of an n-th row R (n) of subpixels on the base substrate and an orthographic projection of first electrodes of an (n-1) -th row R (n-1) of subpixels on the base substrate; an orthographic projection of a (M+1) -th gate line to a (2M) -th gate line of the 2M number of gate lines on the base substrate are between the orthographic projection of the first electrodes of the n-th row R (n) of subpixels on the base substrate and an orthographic projection of first electrodes of an (n+1) -th row R (n+1) of subpixels on the base substrate; the 2M number of gate lines are configured to provide gate driving signals to the n-th row R (n) of subpixels, 2 ≤ n ≤ (N-1) .

[0178] In some embodiments, a (2m) -th gate line and a (2m-1) -th gate line of the 2M number of gate lines are connected to scan circuits (e.g., gate-on-array circuits) on opposite sides of the array substrate, m being a positive integer, 1 ≤ m ≤ M. Optionally, the (2m) -th gate line and a (2m+1) -th gate line of the 2M number of gate lines are connected to scan circuits on opposite sides of the array substrate.

[0179] In some embodiments, the array substrate includes four gate lines, including a first gate line GL1, a second gate line GL2, a third gate line GL3, and a fourth gate line GL4. In one example, the first gate line GL1 and the third gate line GL3 are connected to a first scan circuit on a first side of the array substrate, the second gate line GL2 and the fourth gate line GL4 are connected to a second scan circuit on a second side of the array substrate.

[0180] In some embodiments, an orthographic projection of the third gate line GL3 and the fourth gate line GL4 on a base substrate are between an orthographic projection of first electrodes of an n-th row R (n) of subpixels on the base substrate and an orthographic projection of first electrodes of an (n+1) -th row R (n+1) of subpixels on the base substrate; an orthographic projection of the first gate line GL1 and the second gate line GL2 on the base substrate are between the orthographic projection of the first electrodes of the n-th row R (n) of subpixels on the base substrate and an orthographic projection of first electrodes of an (n-1) -th row R (n-1) of subpixels on the base substrate; the first gate line GL1, the second gate line GL2, the third gate line GL3, and the fourth gate line GL4 are configured to provide gate driving signals to the n-th row R (n) of subpixels.

[0181] In some embodiments, subpixels in the array substrate are grouped into 2M number of groups, a respective group of the 2M number of groups includes P number of columns of subpixels, P being an integer greater than 1. Optionally, P equals to a total number of columns of subpixels in the array substrate divided by 2M. In one particular example, the total number of columns of subpixels in the array substrate is 12 (sp1 to sp12) , and N is 3.

[0182] In some embodiments, subpixels in the row of subpixels and in a same group of the 2M number of groups are connected to a same gate line of the 2M number of gate lines and configured to receive gate driving signals from the same gate line. Subpixels in the row of subpixels and in different groups of the 2M number of groups are connected to different gate lines of the 2M number of gate lines, respectively. Optionally, a respective gate line of the 2M number of gate lines includes gate electrodes of driving transistors in a same group of the 2M number of groups.

[0183] In some embodiments, driving transistors in a 1st group to an M-th group of the 2M number of groups are connected to a 1st gate line to an M-th gate line of the 2M number of gate lines, respectively; driving transistors in a (M+1) -th group to a (2M) -th group of the 2M number of groups are connected to an (M+1) -th gate line to a (2M) -th gate line of the 2M number of gate lines.

[0184] In some embodiments, an orthographic projection of active layers of driving transistors in the row of subpixels and in the 1st group to the M-th group of the 2M number of groups on a base substrate are between an orthographic projection of first electrodes of an n-th row R (n) of subpixels on the base substrate and an orthographic projection of first electrodes of an (n-1) -th row R (n-1) of subpixels on the base substrate; an orthographic projection of active layers of driving transistors in the row of subpixels and in the (M+1) -th group to the (2M) -th group of the 2M number of groups on the base substrate are between the orthographic projection of the first electrodes of the n-th row R (n) of subpixels on the base substrate and an orthographic projection of first electrodes of an (n+1) -th row R (n+1) of subpixels on the base substrate.

[0185] In one example, the subpixel sp1, the subpixel sp2, and the subpixel sp3 are connected to the third gate line GL3; the subpixel sp4, the subpixel sp5, and the subpixel sp6 are connected to the fourth gate line GL4; the subpixel sp7, the subpixel sp8, and the subpixel sp9 are connected to the first gate line GL1; and the subpixel sp10, the subpixel sp11, and the subpixel sp12 are connected to the second gate line GL2. In another example, the third gate line GL3 includes gate electrodes of driving transistors in the subpixel sp1, the subpixel sp2, and the subpixel sp3; the fourth gate line GL4 includes gate electrodes of driving transistors in the subpixel sp4, the subpixel sp5, and the subpixel sp6; the first gate line GL1 includes gate electrodes of driving transistors in the subpixel sp7, the subpixel sp8, and the subpixel sp9; and the second gate line GL2 includes gate electrodes of driving transistors in the subpixel sp10, the subpixel sp11, and the subpixel sp12.

[0186] In some embodiments, the semiconductor material layer includes an active layer ACT of the respective subpixel. In one example, the active layer ACT includes amorphous silicon. In another example, a channel length of the active layer ACT is 35 μm, and a channel width of the active layer ACT is 3.5 μm.

[0187] In some embodiments, the signal line layer includes a plurality of data lines DL, a source electrode S and a drain electrode D of a driving transistor of the respective subpixel. The source electrode S is connected to a respective data line of the plurality of data lines DL. Optionally, the source electrode S and the respective data line of the plurality of data lines DL are parts of a unitary structure. Optionally, the respective data line of the plurality of data lines DL is configured to provide data signals to a respective column of subpixels.

[0188] In some embodiments, the second electrode layer includes a plurality of second electrodes. The plurality of second electrodes include the second electrode CE (e.g., a common electrode) in the respective subpixel. Optionally, the plurality of second electrodes are parts of a unitary structure.

[0189] In some embodiments, the conductive layer further includes a plurality of common signal lines CSL. In some embodiments, an orthographic projection of the respective common signal line of the plurality of common signal lines CSL on a base substrate is between an orthographic projection of at least one of the 2M number of gate lines on the base substrate and an orthographic projection of first electrodes of the respective rows of subpixels on the base substrate. In one example, the orthographic projection of the respective common signal line of the plurality of common signal lines CSL on the base substrate is between the orthographic projection of a 1st gate line to an M-th gate line of the 2M number of gate lines on the base substrate and the orthographic projection of the first electrodes of the respective rows of subpixels on the base substrate (or, in alternative embodiments, between the orthographic projection of the (M+1) -th gate line to the 2M-th gate line of the 2M number of gate lines on the base substrate and the orthographic projection of the first electrodes of a respective rows of subpixels on the base substrate) . The respective common signal line of the plurality of common signal lines CSL is configured to provide a common signal to second electrodes of the row of subpixels. In some embodiments, the respective common signal line of the plurality of common signal lines CSL is connected to at least one second electrode of the second electrodes of the row of subpixels through a via. In one example, the respective common signal line of the plurality of common signal lines CSL is connected to second electrodes of the first subpixel sp1, the second subpixel sp2, the seventh subpixel sp7, the eighth subpixel sp8, the ninth subpixel sp9, the tenth subpixel sp10, the eleventh subpixel sp11, and the twelfth subpixel sp12, through respective vias, respectively. In another example, the respective common signal line of the plurality of common signal lines CSL not directly connected to second electrodes of the third subpixel sp3, the fourth subpixel sp4, the fifth subpixel sp5, or the sixth subpixel sp6.

[0190] The inventors of the present disclosure discover that, in the present array substrate, the gate lines are routed with bends, the placement of the driving transistor is optimized, and the via positions are improved. These measures compress the space occupied by the gate lines to the greatest extent possible, thereby maximizing the aperture ratio.

[0191] FIG. 7A is a schematic diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure. FIG. 7B is a schematic diagram illustrating the structure of a first electrode layer in the portion of the array substrate depicted in FIG. 7A. FIG. 7C is a schematic diagram illustrating the structure of a conductive layer in the portion of the array substrate depicted in FIG. 7A. FIG. 7D is a schematic diagram illustrating the structure of a semiconductor material layer in the portion of the array substrate depicted in FIG. 7A. FIG. 7E is a schematic diagram illustrating the structure of a signal line layer in the portion of the array substrate depicted in FIG. 7A. FIG. 7F is a schematic diagram illustrating the structure of a passivation layer in the portion of the array substrate depicted in FIG. 7A. FIG. 7G is a schematic diagram illustrating the structure of a second electrode layer in the portion of the array substrate depicted in FIG. 7A. FIG. 7H is a schematic diagram illustrating the structure of a black matrix in the portion of the array substrate depicted in FIG. 7A. FIG. 7A to FIG. 7H depict a region of the array substrate surrounding a driving transistor in a first group of subpixels (e.g., the first subpixel sp1, the second subpixel sp2, and the third subpixel sp3) .

[0192] FIG. 8A is a schematic diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure. FIG. 8B is a schematic diagram illustrating the structure of a first electrode layer in the portion of the array substrate depicted in FIG. 8A. FIG. 8C is a schematic diagram illustrating the structure of a conductive layer in the portion of the array substrate depicted in FIG. 8A. FIG. 8D is a schematic diagram illustrating the structure of a semiconductor material layer in the portion of the array substrate depicted in FIG. 8A. FIG. 8E is a schematic diagram illustrating the structure of a signal line layer in the portion of the array substrate depicted in FIG. 8A. FIG. 8F is a schematic diagram illustrating the structure of a passivation layer in the portion of the array substrate depicted in FIG. 8A. FIG. 8G is a schematic diagram illustrating the structure of a second electrode layer in the portion of the array substrate depicted in FIG. 8A. FIG. 8H is a schematic diagram illustrating the structure of a black matrix in the portion of the array substrate depicted in FIG. 8A. FIG. 8A to FIG. 8H depict a region of the array substrate surrounding a driving transistor in a second group of subpixels (e.g., the fourth subpixel sp4, the fifth subpixel sp5, and the sixth subpixel sp6) .

[0193] FIG. 9A is a schematic diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure. FIG. 9B is a schematic diagram illustrating the structure of a first electrode layer in the portion of the array substrate depicted in FIG. 9A. FIG. 9C is a schematic diagram illustrating the structure of a conductive layer in the portion of the array substrate depicted in FIG. 9A. FIG. 9D is a schematic diagram  illustrating the structure of a semiconductor material layer in the portion of the array substrate depicted in FIG. 9A. FIG. 9E is a schematic diagram illustrating the structure of a signal line layer in the portion of the array substrate depicted in FIG. 9A. FIG. 9F is a schematic diagram illustrating the structure of a passivation layer in the portion of the array substrate depicted in FIG. 9A. FIG. 9G is a schematic diagram illustrating the structure of a second electrode layer in the portion of the array substrate depicted in FIG. 9A. FIG. 9H is a schematic diagram illustrating the structure of a black matrix in the portion of the array substrate depicted in FIG. 9A. FIG. 9A to FIG. 9H depict a region of the array substrate surrounding a driving transistor in a third group of subpixels (e.g., the seventh subpixel sp7, the eighth subpixel sp8, and the ninth subpixel sp9) .

[0194] FIG. 10A is a schematic diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure. FIG. 10B is a schematic diagram illustrating the structure of a first electrode layer in the portion of the array substrate depicted in FIG. 10A. FIG. 10C is a schematic diagram illustrating the structure of a conductive layer in the portion of the array substrate depicted in FIG. 10A. FIG. 10D is a schematic diagram illustrating the structure of a semiconductor material layer in the portion of the array substrate depicted in FIG. 10A. FIG. 10E is a schematic diagram illustrating the structure of a signal line layer in the portion of the array substrate depicted in FIG. 10A. FIG. 10F is a schematic diagram illustrating the structure of a passivation layer in the portion of the array substrate depicted in FIG. 10A. FIG. 10G is a schematic diagram illustrating the structure of a second electrode layer in the portion of the array substrate depicted in FIG. 10A. FIG. 10H is a schematic diagram illustrating the structure of a black matrix in the portion of the array substrate depicted in FIG. 10A. FIG. 10A to FIG. 10H depict a region of the array substrate surrounding a driving transistor in a fourth group of subpixels (e.g., the tenth subpixel sp10, the eleventh subpixel sp11, and the twelfth subpixel sp12) .

[0195] FIG. 11 is a schematic diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure. FIG. 12 is a schematic diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure. The array substrate utilizes the second electrode layer E2 on two sides of a respective data line of the plurality of data lines SL to prevent light leakage. A width of a portion of the black matrix BM for shielding the respective data line is in a range of 7 μm to 9 μm, e.g., 7.8 μm, thereby increasing the aperture ratio. The inventors of the present disclosure discover that an aperture ratio greater than 60% (e.g., 61%) can be achieved in the present array substrate.

[0196] In some embodiments, a (2m) -th gate line of the 2M number of gate lines includes a gate electrode of a driving transistor in a subpixel in a (2m) -th group of the 2M number of groups of subpixels, m being a positive integer, 1 ≤ m ≤ M. In some embodiments, the third gate line GL3 includes a gate electrode of a driving transistor in a subpixel in the first group; the fourth gate line GL4 includes a gate electrode of a driving transistor in a subpixel in the  second group; the first gate line GL1 includes a gate electrode of a driving transistor in a subpixel in the third group; and the second gate line GL2 includes a gate electrode of a driving transistor in a subpixel in the fourth group.

[0197] In some embodiments, a respective gate line of the 2M number of gate lines includes a main body MB and a protrusion P protruding away from the main body MB. The protrusion P includes at least a portion of a gate electrode of a driving transistor. In some embodiments, the main body MB has an average line width.

[0198] In some embodiments, average line widths of main bodies of the 2M number of gate lines are substantially the same. As used herein, the term “substantially the same” refers to a difference between two values not exceeding 10%of a base value (e.g., one of the two values) , e.g., not exceeding 8%, not exceeding 6%, not exceeding 4%, not exceeding 2%, not exceeding 1%, not exceeding 0.5%, not exceeding 0.1%, not exceeding 0.05%, and not exceeding 0.01%, of the base value.

[0199] In some embodiments, minimum line widths of the 2M number of gate lines are substantially the same. In one example, the minimum line widths of the 2M number of gate lines are in a range of 5.0 μm to 7.0 μm, e.g., 6.0 μm. In another example, the 2M number of gate lines are spaced apart by a distance in a range of 4.8 μm to 6.8 μm, e.g., 5.8 μm.

[0200] In some embodiments, minimum line widths of the 2M number of gate lines and a respective common signal line of the plurality of common signal lines CSL are substantially the same. In one example, the minimum line widths of the 2M number of gate lines and the respective common signal line are in a range of 5.0 μm to 7.0 μm, e.g., 6.0 μm. In another example, the 2M number of gate lines and the respective common signal line are spaced apart by a distance in a range of 4.8 μm to 6.8 μm, e.g., 5.8 μm.

[0201] In one example, the protrusion P has a width along a direction from one row of subpixels to a next row of subpixel in a range of 25 μm to 33 μm, e.g., 28.7 μm.

[0202] In some embodiments, the array substrate further includes a black matrix BM on a side of the second electrode layer E2 away from the base substrate. An orthographic projection of the black matrix BM on a base substrate at least partially overlaps with an orthographic projection of the plurality of gate lines and the plurality of common signal lines CSL on the base substrate. In some embodiments, the orthographic projection of the black matrix BM on the base substrate substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) covers the orthographic projection of the plurality of gate lines and the plurality of common signal lines CSL on the base substrate.

[0203] In one example, an average distance between the orthographic projection of the black matrix BM on the base substrate and an orthographic projection of a closest gate line on the base substrate is in a range of 10 μm to 14 μm, e.g., 11.55 μm, wherein the orthographic projection of the closest gate line on the base substrate is not spaced apart from the  orthographic projection of the black matrix BM on the base substrate by an orthographic projection of any common signal line on the base substrate.

[0204] In one example, a width of the black matrix BM along a direction from one row of subpixels to a next row of subpixel in a range of 80 μm to 100 μm, e.g., 88.95 μm.

[0205] The present array substrate utilizes extreme spatial arrangement of gate line routing and transistor via positions to compress the gate line space of each subpixel. Consequently, the black matrix width along a direction from one row of subpixels to a next row of subpixel for all four different subpixel designs is maintained at a substantially the same value, ensuring uniformity in pixel aperture and mitigating the risk of mura caused by varying apertures.

[0206] FIG. 7I is a schematic diagram illustrating the structure of a conductive layer and a signal line in the portion of the array substrate depicted in FIG. 7A. FIG. 8I is a schematic diagram illustrating the structure of a conductive layer and a signal line in the portion of the array substrate depicted in FIG. 8A. FIG. 9I is a schematic diagram illustrating the structure of a conductive layer and a signal line in the portion of the array substrate depicted in FIG. 9A. FIG. 10I is a schematic diagram illustrating the structure of a conductive layer and a signal line in the portion of the array substrate depicted in FIG. 10A.

[0207] In some embodiments, a unitary structure comprising a drain electrode D of a driving transistor in at least one group of the 2M groups of subpixels crosses over at least one gate line of the 2M number of gate lines other than a gate line connected to the driving transistor. In some embodiments, a unitary structure comprising a drain electrode D of a driving transistor in at least one group of the 2M groups of subpixels crosses over a common signal line of the plurality of common signal lines CSL.

[0208] In some embodiments, an orthographic projection of a unitary structure comprising a drain electrode D of a driving transistor in at least one group of the 2M groups of subpixels on a base substrate partially overlaps with an orthographic projection of at least one gate line of the 2M number of gate lines other than a gate line connected to the driving transistor on the base substrate. In some embodiments, an orthographic projection of a unitary structure comprising a drain electrode D of a driving transistor in at least one group of the 2M groups of subpixels on a base substrate partially overlaps with an orthographic projection of a common signal line of the plurality of common signal lines CSL on the base substrate.

[0209] In one example, a unitary structure comprising a drain electrode D of a driving transistor in the 1st group of subpixels crosses over a common signal line of the plurality of common signal lines CSL. An orthographic projection of a unitary structure comprising a drain electrode D of a driving transistor in the 1st group of subpixels on a base substrate partially overlaps with an orthographic projection of a common signal line of the plurality of common signal lines CSL on the base substrate. In another example, a unitary structure comprising a drain electrode D of a driving transistor in the second group of subpixels crosses  over a common signal line of the plurality of common signal lines CSL and the third gate line GL3. An orthographic projection of a unitary structure comprising a drain electrode D of a driving transistor in the second group of subpixels on a base substrate partially overlaps with an orthographic projection of a common signal line of the plurality of common signal lines CSL on the base substrate, and partially overlaps with an orthographic projection of the third gate line GL3on the base substrate. In another example, a unitary structure comprising a drain electrode D of a driving transistor in the third group of subpixels crosses over the second gate line GL2. An orthographic projection of a unitary structure comprising a drain electrode D of a driving transistor in the third group of subpixels on a base substrate partially overlaps with an orthographic projection of the second gate line GL2 on the base substrate.

[0210] FIG. 13 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 13, the array substrate in some embodiments includes a first scan circuit GOA1 on a first side of the array substrate and a second scan circuit GOA2 on a second side of the array substrate, the first side being opposite to the second side. In one example, the array substrate includes 1080 gate lines, including GL1, GL2, …, GL1079, and GL1080. In another example, the first scan circuit GOA1 is configured to provide gate driving signals to odd-numbered gate lines, e.g., GL1, …, GL1079; and the second scan circuit GOA2 is configured to provide gate driving signals to even-numbered gate lines, e.g., GL2, …, GL1080. As shown in FIG. 13, an odd-numbered gate line has a first point P1 (a near end) proximal to the scan circuit configured to provide gate driving signals to the odd-numbered gate line, and a second point P2 (a far end) distal to the scan circuit configured to provide gate driving signals to the odd-numbered gate line. An even-numbered gate line has a third point P3 (a near end) proximal to the scan circuit configured to provide gate driving signals to the even-numbered gate line, and a fourth point P4 (a far end) distal to the scan circuit configured to provide gate driving signals to the even-numbered gate line. The first point P1 and the fourth point P4 are on the first side of the array substrate, the second point P2 and the third point P3 are on the second side of the array substrate, the first side being opposite to the second side.

[0211] At the near end of a gate line, the resistance-capacitance (RC) loading is smaller and the gate delay Tf is shorter, whereas at the far end of the gate line, the RC loading is larger and the gate delay Tf is longer. Due to the reduced charging time, the charging rate is suboptimal. However, because the far end gate delay Tf is longer, charging can still occur during the Tf phase. Consequently, the far end of the gate line has a longer charging time compared to the near end, resulting in a higher charging rate for the far end. Table 1 shows the charging rate (CHR) , the gate delay (Tf) , the gate overdrive (GOE) , and the voltage difference (ΔVp) at the first point P1, the second point P2, the third point P3, and the fourth point P4.

[0212] Table 1: The charging rate (CHR) , the gate delay (Tf) , the gate overdrive (GOE) , and the voltage difference (ΔVp) at the first point P1, the second point P2, the third point P3, and the fourth point P4.

[0213] As shown in Table 1, the charging rate at P2 (82%) is higher than at P1 (78%) , and the charging rate at P4 (92%) is higher than at P3 (90%) . Due to the differences in Tf, the ΔVp between the near-end and far-end is also different, with the near-end having a larger ΔVp than the far-end. This discrepancy further contributes to the difference in charging rates between the near-end and far-end. For instance, the ΔVp at the first point P1 is 1.72, while at the second point P2 it is 1.66; similarly, ΔVp at the third point P3 is 1.96, while at the fourth point P4 it is 1.85. This difference in voltage contributes to the variation in charging rates, with the near-end typically exhibiting higher ΔVp values than the far-end.

[0214] FIG. 14 illustrates a layout in an array substrate in some embodiments according to the present disclosure. Referring to FIG. 14, the array substrate in some embodiments includes a first gate line GL1, a second gate line GL2, a third gate line GL3, a fourth gate line GL4, a fifth gate line GL5, a sixth gate line GL6, a seventh gate line GL7, an eighth gate line GL8, a ninth gate line GL9, a tenth gate line GL10, an eleventh gate line GL11, a twelfth gate line GL12, a thirteenth gate line GL13, a fourteenth gate line GL14, a fifteenth gate line GL15, and a sixteenth gate line GL16.

[0215] In one example, the first gate line GL1, the second gate line GL2, the third gate line GL3, the fourth gate line GL4, the ninth gate line GL9, the tenth gate line GL10, the eleventh gate line GL11, and the twelfth gate line GL12 are connected to a scan circuit on a first side of the array substrate. The fifth gate line GL5, the sixth gate line GL6, the seventh gate line GL7, the eighth gate line GL8, the thirteenth gate line GL13, the fourteenth gate line GL14, the fifteenth gate line GL15, and the sixteenth gate line GL16 are connected to a scan circuit on a second side of the array substrate. The first side and the second side are opposite to each other.

[0216] In another example, the first gate line GL1, the second gate line GL2, the third gate line GL3, the fourth gate line GL4 are configured to provide gate driving signals to a first row of subpixels. The first row of subpixels are grouped into four groups. The first gate line GL1 is configured to provide gate driving signals to a first group of subpixels in the first row of subpixels, the second gate line GL2 is configured to provide gate driving signals to a second group of subpixels in the first row of subpixels, the third gate line GL3 is configured to provide gate driving signals to a third group of subpixels in the first row of subpixels, and the fourth  gate line GL4 is configured to provide gate driving signals to a fourth group of subpixels in the first row of subpixels.

[0217] In another example, the fifth gate line GL5, the sixth gate line GL6, the seventh gate line GL7, the eighth gate line GL8 are configured to provide gate driving signals to a second row of subpixels. The second row of subpixels are grouped into four groups. The fifth gate line GL5 is configured to provide gate driving signals to a first group of subpixels in the second row of subpixels, the sixth gate line GL6 is configured to provide gate driving signals to a second group of subpixels in the second row of subpixels, the seventh gate line GL7 is configured to provide gate driving signals to a third group of subpixels in the second row of subpixels, and the eighth gate line GL8 is configured to provide gate driving signals to a fourth group of subpixels in the second row of subpixels.

[0218] In another example, the ninth gate line GL9, the tenth gate line GL10, the eleventh gate line GL11, and the twelfth gate line GL12 are configured to provide gate driving signals to a third row of subpixels. The third row of subpixels are grouped into four groups. The ninth gate line GL9 is configured to provide gate driving signals to a first group of subpixels in the third row of subpixels, the tenth gate line GL10 is configured to provide gate driving signals to a second group of subpixels in the third row of subpixels, the eleventh gate line GL11 is configured to provide gate driving signals to a third group of subpixels in the third row of subpixels, and the twelfth gate line GL12 is configured to provide gate driving signals to a fourth group of subpixels in the third row of subpixels.

[0219] In another example, the thirteenth gate line GL13, the fourteenth gate line GL14, the fifteenth gate line GL15, and the sixteenth gate line GL16 are configured to provide gate driving signals to a fourth row of subpixels. The fourth row of subpixels are grouped into four groups. The thirteenth gate line GL13 is configured to provide gate driving signals to a first group of subpixels in the fourth row of subpixels, the fourteenth gate line GL14 is configured to provide gate driving signals to a second group of subpixels in the fourth row of subpixels, the fifteenth gate line GL15 is configured to provide gate driving signals to a third group of subpixels in the fourth row of subpixels, and the sixteenth gate line GL16 is configured to provide gate driving signals to a fourth group of subpixels in the fourth row of subpixels.

[0220] Near ends of the first gate line GL1, the second gate line GL2, the third gate line GL3, the fourth gate line GL4 are on the first side of the array substrate, and far ends of the first gate line GL1, the second gate line GL2, the third gate line GL3, the fourth gate line GL4 are on the second side of the array substrate. Near ends of the fifth gate line GL5, the sixth gate line GL6, the seventh gate line GL7, the eighth gate line GL8 are on the second side of the array substrate, far ends of the fifth gate line GL5, the sixth gate line GL6, the seventh gate line GL7, the eighth gate line GL8 are on the first side of the array substrate. Near ends of the ninth gate line GL9, the tenth gate line GL10, the eleventh gate line GL11, and the twelfth gate line GL12 are on the first side of the array substrate, and far ends of the ninth gate line GL9, the tenth gate  line GL10, the eleventh gate line GL11, and the twelfth gate line GL12 are on the second side of the array substrate. Near ends of the thirteenth gate line GL13, the fourteenth gate line GL14, the fifteenth gate line GL15, and the sixteenth gate line GL16 are on the second side of the array substrate, far ends of the thirteenth gate line GL13, the fourteenth gate line GL14, the fifteenth gate line GL15, and the sixteenth gate line GL16 are on the first side of the array substrate. Due to the charging differences between the near and far ends, the far end has a higher charging rate, its brightness is higher, whereas the near end has a lower charging rate and thus lower brightness. When displaying a pure color L127 grayscale image on the array substrate, the human eye perceives a brightness difference between adjacent rows on the first (left) and second (right) sides of the panel, leading to the appearance of horizontal Mura, characterized by alternating bright and dark bands.

[0221] In some embodiments, referring to FIG. 14, a (2m) -th gate line and a (2m-1) -th gate line of the 2M number of gate lines are connected to scan circuits on a same side of the array substrate, m being a positive integer, 1 ≤ m ≤ M. Optionally, the (2m) -th gate line and a (2m+1) -th gate line of the 2M number of gate lines are connected to scan circuits on opposite sides of the array substrate.

[0222] FIG. 15 illustrates a layout in an array substrate in some embodiments according to the present disclosure. Referring to FIG. 15, the array substrate in some embodiments includes a first gate line GL1, a second gate line GL2, a third gate line GL3, a fourth gate line GL4, a fifth gate line GL5, a sixth gate line GL6, a seventh gate line GL7, an eighth gate line GL8, a ninth gate line GL9, a tenth gate line GL10, an eleventh gate line GL11, a twelfth gate line GL12, a thirteenth gate line GL13, a fourteenth gate line GL14, a fifteenth gate line GL15, and a sixteenth gate line GL16.

[0223] In one example, the first gate line GL1, the third gate line GL3, the fifth gate line GL5, the seventh gate line GL7, the ninth gate line GL9, the eleventh gate line GL11, the thirteenth gate line GL13, and the fifteenth gate line GL15 are connected to a scan circuit on a first side of the array substrate. The second gate line GL2, the fourth gate line GL4, the sixth gate line GL6, the eighth gate line GL8, the tenth gate line GL10, the twelfth gate line GL12, the fourteenth gate line GL14, and the sixteenth gate line GL16 are connected to a scan circuit on a second side of the array substrate. The first side and the second side are opposite to each other.

[0224] In another example, the first gate line GL1, the second gate line GL2, the third gate line GL3, the fourth gate line GL4 are configured to provide gate driving signals to a first row of subpixels. The first row of subpixels are grouped into four groups. The first gate line GL1 is configured to provide gate driving signals to a first group of subpixels in the first row of subpixels, the second gate line GL2 is configured to provide gate driving signals to a second group of subpixels in the first row of subpixels, the third gate line GL3 is configured to provide gate driving signals to a third group of subpixels in the first row of subpixels, and the fourth  gate line GL4 is configured to provide gate driving signals to a fourth group of subpixels in the first row of subpixels.

[0225] In another example, the fifth gate line GL5, the sixth gate line GL6, the seventh gate line GL7, the eighth gate line GL8 are configured to provide gate driving signals to a second row of subpixels. The second row of subpixels are grouped into four groups. The fifth gate line GL5 is configured to provide gate driving signals to a first group of subpixels in the second row of subpixels, the sixth gate line GL6 is configured to provide gate driving signals to a second group of subpixels in the second row of subpixels, the seventh gate line GL7 is configured to provide gate driving signals to a third group of subpixels in the second row of subpixels, and the eighth gate line GL8 is configured to provide gate driving signals to a fourth group of subpixels in the second row of subpixels.

[0226] In another example, the ninth gate line GL9, the tenth gate line GL10, the eleventh gate line GL11, and the twelfth gate line GL12 are configured to provide gate driving signals to a third row of subpixels. The third row of subpixels are grouped into four groups. The ninth gate line GL9 is configured to provide gate driving signals to a first group of subpixels in the third row of subpixels, the tenth gate line GL10 is configured to provide gate driving signals to a second group of subpixels in the third row of subpixels, the eleventh gate line GL11 is configured to provide gate driving signals to a third group of subpixels in the third row of subpixels, and the twelfth gate line GL12 is configured to provide gate driving signals to a fourth group of subpixels in the third row of subpixels.

[0227] In another example, the thirteenth gate line GL13, the fourteenth gate line GL14, the fifteenth gate line GL15, and the sixteenth gate line GL16 are configured to provide gate driving signals to a fourth row of subpixels. The fourth row of subpixels are grouped into four groups. The thirteenth gate line GL13 is configured to provide gate driving signals to a first group of subpixels in the fourth row of subpixels, the fourteenth gate line GL14 is configured to provide gate driving signals to a second group of subpixels in the fourth row of subpixels, the fifteenth gate line GL15 is configured to provide gate driving signals to a third group of subpixels in the fourth row of subpixels, and the sixteenth gate line GL16 is configured to provide gate driving signals to a fourth group of subpixels in the fourth row of subpixels.

[0228] Near ends of the first gate line GL1 and the third gate line GL3 are on the first side of the array substrate, far ends of the first gate line GL1 and the third gate line GL3 are on the second side of the array substrate. Near ends of the second gate line GL2 and the fourth gate line GL4 are on the second side of the array substrate, far ends of the second gate line GL2 and the fourth gate line GL4 are on the first side of the array substrate. Near ends of the fifth gate line GL5 and the seventh gate line GL7 are on the first side of the array substrate, far ends of the fifth gate line GL5 and the seventh gate line GL7 are on the second side of the array substrate. Near ends of the sixth gate line GL6 and the eighth gate line GL8 are on the second side of the array substrate, far ends of the sixth gate line GL6 and the eighth gate line GL8 are  on the first side of the array substrate. Near ends of the ninth gate line GL9 and the eleventh gate line GL11 are on the first side of the array substrate, far ends of the ninth gate line GL9 and the eleventh gate line GL11 are on the second side of the array substrate. Near ends of the tenth gate line GL10 and the twelfth gate line GL12 are on the second side of the array substrate, far ends of the tenth gate line GL10 and the twelfth gate line GL12 are on the first side of the array substrate. Near ends of the thirteenth gate line GL13 and the fifteenth gate line GL15 are on the first side of the array substrate, far ends of the thirteenth gate line GL13 and the fifteenth gate line GL15 are on the second side of the array substrate. Near ends of the fourteenth gate line GL14 and the sixteenth gate line GL16 are on the second side of the array substrate, far ends of the fourteenth gate line GL14 and the sixteenth gate line GL16 are on the first side of the array substrate. Due to the charging differences between the near and far ends, the far end has a higher charging rate, its brightness is higher, whereas the near end has a lower charging rate and thus lower brightness. According to the charging differences between the near and far ends, the first row of pixels is controlled as follows: the first 6 columns are controlled by GL1 (near end) , the next 6 columns by GL2 (far end) , the next 6 columns by GL3 (near end) , and the last 6 columns by GL4 (far end) . This results in an alternating dark-bright-dark-bright pattern for the first row. Each row of subpixels follows the same connection pattern as the first row, it leads to an alternating dark-bright pattern for each row. Consequently, the array substrate, when viewed macroscopically, exhibits alternating dark and bright vertical stripes, posing a risk of vertical Mura.

[0229] The inventors of the present disclosure discover that the present array substrate obviates the issue of horizontal or vertical Mura. FIG. 16 illustrates a layout in an array substrate in some embodiments according to the present disclosure. Referring to FIG. 16, the array substrate in some embodiments includes a first gate line GL1, a second gate line GL2, a third gate line GL3, a fourth gate line GL4, a fifth gate line GL5, a sixth gate line GL6, a seventh gate line GL7, an eighth gate line GL8, a ninth gate line GL9, a tenth gate line GL10, an eleventh gate line GL11, a twelfth gate line GL12, a thirteenth gate line GL13, a fourteenth gate line GL14, a fifteenth gate line GL15, and a sixteenth gate line GL16.

[0230] In one example, the first gate line GL1, the third gate line GL3, the fifth gate line GL5, the seventh gate line GL7, the ninth gate line GL9, the eleventh gate line GL11, the thirteenth gate line GL13, and the fifteenth gate line GL15 are connected to a scan circuit on a first side of the array substrate. The second gate line GL2, the fourth gate line GL4, the sixth gate line GL6, the eighth gate line GL8, the tenth gate line GL10, the twelfth gate line GL12, the fourteenth gate line GL14, and the sixteenth gate line GL16 are connected to a scan circuit on a second side of the array substrate. The first side and the second side are opposite to each other.

[0231] In another example, the first gate line GL1, the second gate line GL2, the third gate line GL3, the fourth gate line GL4 are configured to provide gate driving signals to a first row of subpixels. The first row of subpixels are grouped into four groups. The first gate line GL1  is configured to provide gate driving signals to a first group of subpixels in the first row of subpixels, the second gate line GL2 is configured to provide gate driving signals to a second group of subpixels in the first row of subpixels, the third gate line GL3 is configured to provide gate driving signals to a third group of subpixels in the first row of subpixels, and the fourth gate line GL4 is configured to provide gate driving signals to a fourth group of subpixels in the first row of subpixels.

[0232] In another example, the fifth gate line GL5, the sixth gate line GL6, the seventh gate line GL7, the eighth gate line GL8 are configured to provide gate driving signals to a second row of subpixels. The second row of subpixels are grouped into four groups. The fifth gate line GL5 is configured to provide gate driving signals to a second group of subpixels in the second row of subpixels, the sixth gate line GL6 is configured to provide gate driving signals to a first group of subpixels in the second row of subpixels, the seventh gate line GL7 is configured to provide gate driving signals to a fourth group of subpixels in the second row of subpixels, and the eighth gate line GL8 is configured to provide gate driving signals to a third group of subpixels in the second row of subpixels.

[0233] In another example, the ninth gate line GL9, the tenth gate line GL10, the eleventh gate line GL11, and the twelfth gate line GL12 are configured to provide gate driving signals to a third row of subpixels. The third row of subpixels are grouped into four groups. The ninth gate line GL9 is configured to provide gate driving signals to a first group of subpixels in the third row of subpixels, the tenth gate line GL10 is configured to provide gate driving signals to a second group of subpixels in the third row of subpixels, the eleventh gate line GL11 is configured to provide gate driving signals to a third group of subpixels in the third row of subpixels, and the twelfth gate line GL12 is configured to provide gate driving signals to a fourth group of subpixels in the third row of subpixels.

[0234] In another example, the thirteenth gate line GL13, the fourteenth gate line GL14, the fifteenth gate line GL15, and the sixteenth gate line GL16 are configured to provide gate driving signals to a fourth row of subpixels. The fourth row of subpixels are grouped into four groups. The thirteenth gate line GL13 is configured to provide gate driving signals to a second group of subpixels in the fourth row of subpixels, the fourteenth gate line GL14 is configured to provide gate driving signals to a first group of subpixels in the fourth row of subpixels, the fifteenth gate line GL15 is configured to provide gate driving signals to a fourth group of subpixels in the fourth row of subpixels, and the sixteenth gate line GL16 is configured to provide gate driving signals to a third group of subpixels in the fourth row of subpixels.

[0235] Near ends of the first gate line GL1 and the third gate line GL3 are on the first side of the array substrate, far ends of the first gate line GL1 and the third gate line GL3 are on the second side of the array substrate. Near ends of the second gate line GL2 and the fourth gate line GL4 are on the second side of the array substrate, far ends of the second gate line GL2 and the fourth gate line GL4 are on the first side of the array substrate. Near ends of the fifth gate  line GL5 and the seventh gate line GL7 are on the first side of the array substrate, far ends of the fifth gate line GL5 and the seventh gate line GL7 are on the second side of the array substrate. Near ends of the sixth gate line GL6 and the eighth gate line GL8 are on the second side of the array substrate, far ends of the sixth gate line GL6 and the eighth gate line GL8 are on the first side of the array substrate. Near ends of the ninth gate line GL9 and the eleventh gate line GL11 are on the first side of the array substrate, far ends of the ninth gate line GL9 and the eleventh gate line GL11 are on the second side of the array substrate. Near ends of the tenth gate line GL10 and the twelfth gate line GL12 are on the second side of the array substrate, far ends of the tenth gate line GL10 and the twelfth gate line GL12 are on the first side of the array substrate. Near ends of the thirteenth gate line GL13 and the fifteenth gate line GL15 are on the first side of the array substrate, far ends of the thirteenth gate line GL13 and the fifteenth gate line GL15 are on the second side of the array substrate. Near ends of the fourteenth gate line GL14 and the sixteenth gate line GL16 are on the second side of the array substrate, far ends of the fourteenth gate line GL14 and the sixteenth gate line GL16 are on the first side of the array substrate.

[0236] Based on the charging differences between the near and far ends, the first row of pixels is arranged as follows: the first 6 columns are controlled by GL1 (near end) , the next 6 columns by GL2 (far end) , the next 6 columns by GL3 (near end) , and the last 6 columns by GL4 (far end) . This results in an alternating dark-bright-dark-bright pattern for the first row.

[0237] However, the second row of pixels is connected differently. The sequence of the four types of pixels is altered: the first 6 pixels are connected to GL6 (far end) , the next 6 to GL5 (near end) , the next 6 to GL8 (far end) , and the last 6 to GL7 (near end) . This creates an alternating bright-dark pattern for the second row, which is opposite to the first row.

[0238] This alternating pattern continues with the odd rows (1, 3, 5, etc. ) having the same connection pattern as the first row, and the even rows (2, 4, 6, etc. ) having the same connection pattern as the second row. As a result, both horizontally and vertically, the panel exhibits alternating bright and dark patterns, ensuring uniform brightness across the entire panel. This method effectively prevents the occurrence of both horizontal and vertical Mura stripes.

[0239] In some embodiments, referring to FIG. 16, the array substrate includes N number of rows of subpixels, N being an integer greater than 2. In some embodiments, the array substrate includes 2M number of gate lines configured to provide gate driving signals to a respective row of subpixels of the N number of rows of subpixels, M being an integer equal to or greater than 2. In some embodiments, a (2m) -th gate line and a (2m-1) -th gate line of the 2M number of gate lines are connected to scan circuits (e.g., gate-on-array circuits) on opposite sides of the array substrate, m being a positive integer, 1 ≤ m ≤ M. Optionally, the (2m) -th gate line and a (2m+1) -th gate line of the 2M number of gate lines are connected to scan circuits on opposite sides of the array substrate. In each column of subpixels, the 2M number of gate lines are sequentially arranged along a same direction. In some embodiments, subpixels in the array  substrate are grouped into 2M number of groups of subpixels, a respective group of the 2M number of groups includes P number of columns of subpixels, P being an integer greater than 1. Optionally, P equals to a total number of columns of subpixels in the array substrate divided by 2M.

[0240] In some embodiments, in an (n-1) -th row R (n-1) of subpixels, a (2m-1) -th gate line (e.g., the first gate line GL1) of the 2M number of gate lines is configured to provide gate driving signals to a (2m-1) -th group of subpixels of the 2M number of groups of subpixels in the (n-1) -th row R (n-1) of subpixels; and a (2m) -th gate line (e.g., the second gate line GL2) of the 2M number of gate lines is configured to provide gate driving signals to a (2m) -th group of subpixels of the 2M number of groups of subpixels in the (n-1) -th row R (n-1) of subpixels.

[0241] In some embodiments, in an n-th row R (n) of subpixels, a (2m-1) -th gate line (e.g., the fifth gate line GL5) of the 2M number of gate lines is configured to provide gate driving signals to a (2m) -th group of subpixels of the 2M number of groups of subpixels in the n-th row R (n) of subpixels; and a (2m) -th gate line (e.g., the sixth gate line GL6) of the 2M number of gate lines is configured to provide gate driving signals to a (2m-1) -th group of subpixels of the 2M number of groups of subpixels in the n-th row R (n) of subpixels.

[0242] In some embodiments, in an (n+1) -th row R (n+1) of subpixels, a (2m-1) -th gate line (e.g., the ninth gate line GL9) of the 2M number of gate lines is configured to provide gate driving signals to a (2m-1) -th group of subpixels of the 2M number of groups of subpixels in the (n+1) -th row R (n+1) of subpixels; and a (2m) -th gate line (e.g., the tenth gate line GL10) of the 2M number of gate lines is configured to provide gate driving signals to a (2m) -th group of subpixels of the 2M number of groups of subpixels in the (n+1) -th row R (n+1) of subpixels.

[0243] The inventors of the present disclosure discover that the array substrate according to the present disclosure effectively prevents the occurrence of both horizontal and vertical Mura.

[0244] FIG. 17 illustrates a layout in an array substrate in some embodiments according to the present disclosure. Referring to FIG. 17, the array substrate in some embodiments includes a first gate line GL1, a second gate line GL2, a third gate line GL3, a fourth gate line GL4, a fifth gate line GL5, a sixth gate line GL6, a seventh gate line GL7, an eighth gate line GL8, a ninth gate line GL9, a tenth gate line GL10, an eleventh gate line GL11, a twelfth gate line GL12, a thirteenth gate line GL13, a fourteenth gate line GL14, a fifteenth gate line GL15, and a sixteenth gate line GL16.

[0245] In one example, the first gate line GL1, the third gate line GL3, the fifth gate line GL5, the seventh gate line GL7, the ninth gate line GL9, the eleventh gate line GL11, the thirteenth gate line GL13, and the fifteenth gate line GL15 are connected to a scan circuit on a first side of the array substrate. The second gate line GL2, the fourth gate line GL4, the sixth gate line GL6, the eighth gate line GL8, the tenth gate line GL10, the twelfth gate line GL12, the fourteenth gate line GL14, and the sixteenth gate line GL16 are connected to a scan circuit  on a second side of the array substrate. The first side and the second side are opposite to each other.

[0246] In another example, the first gate line GL1, the second gate line GL2, the third gate line GL3, the fourth gate line GL4 are configured to provide gate driving signals to a first row of subpixels. The first row of subpixels are grouped into four groups. The first gate line GL1 is configured to provide gate driving signals to a first group of subpixels in the first row of subpixels, the second gate line GL2 is configured to provide gate driving signals to a second group of subpixels in the first row of subpixels, the third gate line GL3 is configured to provide gate driving signals to a third group of subpixels in the first row of subpixels, and the fourth gate line GL4 is configured to provide gate driving signals to a fourth group of subpixels in the first row of subpixels.

[0247] In another example, the fifth gate line GL5, the sixth gate line GL6, the seventh gate line GL7, the eighth gate line GL8 are configured to provide gate driving signals to a second row of subpixels. The second row of subpixels are grouped into four groups. The fifth gate line GL5 is configured to provide gate driving signals to a second group of subpixels in the second row of subpixels, the sixth gate line GL6 is configured to provide gate driving signals to a first group of subpixels in the second row of subpixels, the seventh gate line GL7 is configured to provide gate driving signals to a fourth group of subpixels in the second row of subpixels, and the eighth gate line GL8 is configured to provide gate driving signals to a third group of subpixels in the second row of subpixels.

[0248] In another example, the ninth gate line GL9, the tenth gate line GL10, the eleventh gate line GL11, and the twelfth gate line GL12 are configured to provide gate driving signals to a third row of subpixels. The third row of subpixels are grouped into four groups. The ninth gate line GL9 is configured to provide gate driving signals to a third group of subpixels in the third row of subpixels, the tenth gate line GL10 is configured to provide gate driving signals to a fourth group of subpixels in the third row of subpixels, the eleventh gate line GL11 is configured to provide gate driving signals to a first group of subpixels in the third row of subpixels, and the twelfth gate line GL12 is configured to provide gate driving signals to a second group of subpixels in the third row of subpixels.

[0249] In another example, the thirteenth gate line GL13, the fourteenth gate line GL14, the fifteenth gate line GL15, and the sixteenth gate line GL16 are configured to provide gate driving signals to a fourth row of subpixels. The fourth row of subpixels are grouped into four groups. The thirteenth gate line GL13 is configured to provide gate driving signals to a fourth group of subpixels in the fourth row of subpixels, the fourteenth gate line GL14 is configured to provide gate driving signals to a third group of subpixels in the fourth row of subpixels, the fifteenth gate line GL15 is configured to provide gate driving signals to a second group of subpixels in the fourth row of subpixels, and the sixteenth gate line GL16 is configured to provide gate driving signals to a first group of subpixels in the fourth row of subpixels.

[0250] Near ends of the first gate line GL1 and the third gate line GL3 are on the first side of the array substrate, far ends of the first gate line GL1 and the third gate line GL3 are on the second side of the array substrate. Near ends of the second gate line GL2 and the fourth gate line GL4 are on the second side of the array substrate, far ends of the second gate line GL2 and the fourth gate line GL4 are on the first side of the array substrate. Near ends of the fifth gate line GL5 and the seventh gate line GL7 are on the first side of the array substrate, far ends of the fifth gate line GL5 and the seventh gate line GL7 are on the second side of the array substrate. Near ends of the sixth gate line GL6 and the eighth gate line GL8 are on the second side of the array substrate, far ends of the sixth gate line GL6 and the eighth gate line GL8 are on the first side of the array substrate. Near ends of the ninth gate line GL9 and the eleventh gate line GL11 are on the first side of the array substrate, far ends of the ninth gate line GL9 and the eleventh gate line GL11 are on the second side of the array substrate. Near ends of the tenth gate line GL10 and the twelfth gate line GL12 are on the second side of the array substrate, far ends of the tenth gate line GL10 and the twelfth gate line GL12 are on the first side of the array substrate. Near ends of the thirteenth gate line GL13 and the fifteenth gate line GL15 are on the first side of the array substrate, far ends of the thirteenth gate line GL13 and the fifteenth gate line GL15 are on the second side of the array substrate. Near ends of the fourteenth gate line GL14 and the sixteenth gate line GL16 are on the second side of the array substrate, far ends of the fourteenth gate line GL14 and the sixteenth gate line GL16 are on the first side of the array substrate.

[0251] Based on the charging differences between the near and far ends, the first row of pixels is arranged as follows: the first 6 columns are controlled by GL1 (near end) , the next 6 columns by GL2 (far end) , the next 6 columns by GL3 (near end) , and the last 6 columns by GL4 (far end) . This results in an alternating dark-bright-dark-bright pattern for the first row.

[0252] The second row of pixels is connected differently. The sequence of the four types of pixels is altered: the first 6 pixels are connected to GL6 (far end) , the next 6 to GL5 (near end) , the next 6 to GL8 (far end) , and the last 6 to GL7 (near end) . This creates an alternating bright-dark pattern for the second row, which is opposite to the first row.

[0253] The third row of pixels is connected differently. The sequence of the four types of pixels is altered: the first 6 pixels are connected to GL11 (near end) , the next 6 to GL12 (far end) , the next 6 to GL9 (near end) , and the last 6 to GL10 (far end) . This creates an alternating bright-dark pattern for the third row, which is opposite to the second row.

[0254] The fourth row of pixels is connected differently. The sequence of the four types of pixels is altered: the first 6 pixels are connected to GL16 (far end) , the next 6 to GL15 (near end) , the next 6 to GL14 (far end) , and the last 6 to GL13 (near end) . This creates an alternating bright-dark pattern for the fourth row, which is opposite to the third row.

[0255] As a result, both horizontally and vertically, the panel exhibits alternating bright and dark patterns, ensuring uniform brightness across the entire panel. This method effectively prevents the occurrence of both horizontal and vertical Mura stripes.

[0256] In some embodiments, referring to FIG. 17, the array substrate includes N number of rows of subpixels, N being an integer greater than 2. In some embodiments, the array substrate includes 2M number of gate lines configured to provide gate driving signals to a respective row of subpixels of the N number of rows of subpixels, M being an integer equal to or greater than 2. In some embodiments, a (2m) -th gate line and a (2m-1) -th gate line of the 2M number of gate lines are connected to scan circuits (e.g., gate-on-array circuits) on opposite sides of the array substrate, m being a positive integer, 1 ≤ m ≤ M. Optionally, the (2m) -th gate line and a (2m+1) -th gate line of the 2M number of gate lines are connected to scan circuits on opposite sides of the array substrate. In each column of subpixels, the 2M number of gate lines are sequentially arranged along a same direction. In some embodiments, subpixels in the array substrate are grouped into 2M number of groups of subpixels, a respective group of the 2M number of groups includes P number of columns of subpixels, P being an integer greater than 1. Optionally, P equals to a total number of columns of subpixels in the array substrate divided by 2M.

[0257] In some embodiments, in an (n-1) -th row R (n-1) of subpixels, a (2m-1) -th gate line (e.g., the first gate line GL1) of the 2M number of gate lines is configured to provide gate driving signals to a (2m-1) -th group of subpixels of the 2M number of groups of subpixels in the (n-1) -th row R (n-1) of subpixels; a (2m) -th gate line (e.g., the second gate line GL2) of the 2M number of gate lines is configured to provide gate driving signals to a (2m) -th group of subpixels of the 2M number of groups of subpixels in the (n-1) -th row R (n-1) of subpixels; a (2m+1) -th gate line (e.g., the third gate line GL3) of the 2M number of gate lines is configured to provide gate driving signals to a (2m+1) -th group of subpixels of the 2M number of groups of subpixels in the (n-1) -th row R (n-1) of subpixels; and a (2m+2) -th gate line (e.g., the fourth gate line GL4) of the 2M number of gate lines is configured to provide gate driving signals to a (2m+2) -th group of subpixels of the 2M number of groups of subpixels in the (n-1) -th row R (n-1) of subpixels.

[0258] In some embodiments, in an n-th row R (n) of subpixels, a (2m-1) -th gate line (e.g., the fifth gate line GL5) of the 2M number of gate lines is configured to provide gate driving signals to a (2m) -th group of subpixels of the 2M number of groups of subpixels in the (n) -th row R (n) of subpixels; a (2m) -th gate line (e.g., the sixth gate line GL6) of the 2M number of gate lines is configured to provide gate driving signals to a (2m-1) -th group of subpixels of the 2M number of groups of subpixels in the (n) -th row R (n) of subpixels; a (2m+1) -th gate line (e.g., the seventh gate line GL7) of the 2M number of gate lines is configured to provide gate driving signals to a (2m+2) -th group of subpixels of the 2M number of groups of subpixels in the n-th row R (n) of subpixels; and a (2m+2) -th gate line (e.g., the eighth gate line GL8) of the  2M number of gate lines is configured to provide gate driving signals to a (2m+1) -th group of subpixels of the 2M number of groups of subpixels in the n-th row R (n) of subpixels.

[0259] In some embodiments, in an (n+1) -th row R (n+1) of subpixels, a (2m-1) -th gate line (e.g., the ninth gate line GL9) of the 2M number of gate lines is configured to provide gate driving signals to a (2m+1) -th group of subpixels of the 2M number of groups of subpixels in the (n+1) -th row R (n+1) of subpixels; a (2m) -th gate line (e.g., the tenth gate line GL10) of the 2M number of gate lines is configured to provide gate driving signals to a (2m+2) -th group of subpixels of the 2M number of groups of subpixels in the (n+1) -th row R (n+1) of subpixels; a (2m+1) -th gate line (e.g., the eleventh gate line GL11) of the 2M number of gate lines is configured to provide gate driving signals to a (2m-1) -th group of subpixels of the 2M number of groups of subpixels in the (n+1) -th row R (n+1) of subpixels; and a (2m+2) -th gate line (e.g., the twelfth gate line GL12) of the 2M number of gate lines is configured to provide gate driving signals to a (2m) -th group of subpixels of the 2M number of groups of subpixels in the (n+1) -th row R (n+1) of subpixels.

[0260] In some embodiments, in an (n+2) -th row R (n+2) of subpixels, a (2m-1) -th gate line (e.g., the thirteenth gate line GL13) of the 2M number of gate lines is configured to provide gate driving signals to a (2m+2) -th group of subpixels of the 2M number of groups of subpixels in the (n+2) -th row R (n+2) of subpixels; a (2m) -th gate line (e.g., the fourteenth gate line GL14) of the 2M number of gate lines is configured to provide gate driving signals to a (2m+1) -th group of subpixels of the 2M number of groups of subpixels in the (n+2) -th row R (n+2) of subpixels; a (2m+1) -th gate line (e.g., the fifteenth gate line GL15) of the 2M number of gate lines is configured to provide gate driving signals to a (2m) -th group of subpixels of the 2M number of groups of subpixels in the (n+2) -th row R (n+2) of subpixels; and a (2m+2) -th gate line (e.g., the sixteenth gate line GL16) of the 2M number of gate lines is configured to provide gate driving signals to a (2m-1) -th group of subpixels of the 2M number of groups of subpixels in the (n+2) -th row R (n+2) of subpixels.

[0261] The inventors of the present disclosure discover that the array substrate according to the present disclosure effectively prevents the occurrence of both horizontal and vertical Mura. Additionally, it helps to avoid the risk of vertical stripes in the column direction. This issue can occur under the H1 line scenario, where insufficient charging due to the lack of pre-charging in the first column data would otherwise be concentrated in the same column. The array substrate according to the present disclosure distributes the charging load more evenly, reducing the likelihood of vertical Mura.

[0262] FIG. 18A is a schematic diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure. FIG. 18B is a schematic diagram illustrating the structure of a conductive layer in the portion of the array substrate depicted in FIG. 18A. FIG. 18C is a schematic diagram illustrating the structure of a semiconductor material layer in the portion of the array substrate depicted in FIG. 18A. FIG.  18D is a schematic diagram illustrating the structure of a signal line layer in the portion of the array substrate depicted in FIG. 18A. FIG. 18A to FIG. 18D depict a portion of an array substrate, in which a row of subpixels are shown, including a first subpixel sp1, a second subpixel sp2, a third subpixel sp3, a fourth subpixel sp4, a fifth subpixel sp5, a sixth subpixel sp6, a seventh subpixel sp7, an eighth subpixel sp8, a ninth subpixel sp9, a tenth subpixel sp10, an eleventh subpixel sp11, a twelfth subpixel sp12, a thirteenth subpixel sp13, a fourteenth subpixel sp14, a fifteenth subpixel sp15, a sixteenth subpixel sp16, a seventeenth subpixel sp17, and an eighteenth subpixel sp18, arranged in a row.

[0263] In some embodiments, the conductive layer includes a plurality of gate lines. A respective gate line of the plurality of gate lines includes a gate electrode G of a driving transistor in the respective subpixel. In some embodiments, the array substrate includes 2M number of gate lines configured to provide gate driving signals to a same row of subpixels, M being an integer equal to or greater than 2. In one example, M = 3. Optionally, a respective gate line of the 2M number of gate lines is between two adjacent rows of subpixels.

[0264] In some embodiments, the array substrate includes N number of rows of subpixels, N being an integer greater than 2. In some embodiments, an orthographic projection of a 1st gate line to an M-th gate line of the 2M number of gate lines on a base substrate are between an orthographic projection of first electrodes of an n-th row R (n) of subpixels on the base substrate and an orthographic projection of first electrodes of an (n-1) -th row R (n-1) of subpixels on the base substrate; an orthographic projection of a (M+1) -th gate line to a (2M) -th gate line of the 2M number of gate lines on the base substrate are between the orthographic projection of the first electrodes of the n-th row R (n) of subpixels on the base substrate and an orthographic projection of first electrodes of an (n+1) -th row R (n+1) of subpixels on the base substrate; the 2M number of gate lines are configured to provide gate driving signals to the n-th row R (n) of subpixels, 2 ≤ n ≤ (N-1) .

[0265] In some embodiments, a (2m) -th gate line and a (2m-1) -th gate line of the 2M number of gate lines are connected to scan circuits (e.g., gate-on-array circuits) on opposite sides of the array substrate, m being a positive integer, 1 ≤ m ≤ M. Optionally, the (2m) -th gate line and a (2m+1) -th gate line of the 2M number of gate lines are connected to scan circuits on opposite sides of the array substrate.

[0266] In some embodiments, the array substrate includes six gate lines, including a first gate line GL1, a second gate line GL2, a third gate line GL3, a fourth gate line GL4, a fifth gate line GL5, and a sixth gate line GL6. In one example, the fourth gate line GL4, the sixth gate line GL6, and the second gate line GL2 are connected to a first scan circuit on a first side of the array substrate, the fifth gate line GL5, the first gate line GL1, and the third gate line GL3 are connected to a second scan circuit on a second side of the array substrate.

[0267] In some embodiments, an orthographic projection of the fourth gate line GL4, the fifth gate line GL5, the sixth gate line GL6 on a base substrate are between an orthographic  projection of first electrodes of an n-th row R (n) of subpixels on the base substrate and an orthographic projection of first electrodes of an (n+1) -th row R (n+1) of subpixels on the base substrate; an orthographic projection of the first gate line GL1, the second gate line GL2, the third gate line GL3 on the base substrate are between the orthographic projection of the first electrodes of the n-th row R (n) of subpixels on the base substrate and an orthographic projection of first electrodes of an (n-1) -th row R (n-1) of subpixels on the base substrate; the first gate line GL1, the second gate line GL2, the third gate line GL3, the fourth gate line GL4, the fifth gate line GL5, and the sixth gate line GL6 are configured to provide gate driving signals to the n-th row R (n) of subpixels.

[0268] In some embodiments, subpixels in the array substrate are grouped into 2M number of groups, a respective group of the 2M number of groups includes P number of columns of subpixels, P being an integer greater than 1. Optionally, P equals to a total number of columns of subpixels in the array substrate divided by 2M. In one particular example, the total number of columns of subpixels in the array substrate is 18 (sp1 to sp18) , and N is 3.

[0269] In some embodiments, subpixels in the row of subpixels and in a same group of the 2M number of groups are connected to a same gate line of the 2M number of gate lines and configured to receive gate driving signals from the same gate line. Subpixels in the row of subpixels and in different groups of the 2M number of groups are connected to different gate lines of the 2M number of gate lines, respectively. Optionally, a respective gate line of the 2M number of gate lines includes gate electrodes of driving transistors in a same group of the 2M number of groups.

[0270] In some embodiments, driving transistors in a 1st group to an M-th group of the 2M number of groups are connected to a 1st gate line to an M-th gate line of the 2M number of gate lines, respectively; driving transistors in a (M+1) -th group to a (2M) -th group of the 2M number of groups are connected to an (M+1) -th gate line to a (2M) -th gate line of the 2M number of gate lines.

[0271] In some embodiments, an orthographic projection of active layers of driving transistors in the row of subpixels and in the 1st group to the M-th group of the 2M number of groups on a base substrate are between an orthographic projection of first electrodes of an n-th row R (n) of subpixels on the base substrate and an orthographic projection of first electrodes of an (n-1) -th row R (n-1) of subpixels on the base substrate; an orthographic projection of active layers of driving transistors in the row of subpixels and in the (M+1) -th group to the (2M) -th group of the 2M number of groups on the base substrate are between the orthographic projection of the first electrodes of the n-th row R (n) of subpixels on the base substrate and an orthographic projection of first electrodes of an (n+1) -th row R (n+1) of subpixels on the base substrate.

[0272] In one example, the subpixel sp1, the subpixel sp2, and the subpixel sp3 are connected to the fourth gate line GL4; the subpixel sp4, the subpixel sp5, and the subpixel sp6  are connected to the fifth gate line GL5; the subpixel sp7, the subpixel sp8, and the subpixel sp9 are connected to the sixth gate line GL6; the subpixel sp10, the subpixel sp11, and the subpixel sp12 are connected to the first gate line GL1; the subpixel sp13, the subpixel sp14, and the subpixel sp15 are connected to the second gate line GL2; and the subpixel sp16, the subpixel sp17, and the subpixel sp18 are connected to the third gate line GL3. In another example, the fourth gate line GL4 includes gate electrodes of driving transistors in the subpixel sp1, the subpixel sp2, and the subpixel sp3; the fifth gate line GL5 includes gate electrodes of driving transistors in the subpixel sp4, the subpixel sp5, and the subpixel sp6; the sixth gate line GL6 includes gate electrodes of driving transistors in the subpixel sp7, the subpixel sp8, and the subpixel sp9; the first gate line GL1 includes gate electrodes of driving transistors in the subpixel sp10, the subpixel sp11, and the subpixel sp12; the second gate line GL2 includes gate electrodes of driving transistors in the subpixel sp13, the subpixel sp14, and the subpixel sp15; and the third gate line GL3 includes gate electrodes of driving transistors in the subpixel sp16, the subpixel sp17, and the subpixel sp18.

[0273] In some embodiments, the semiconductor material layer includes an active layer ACT of the respective subpixel. In one example, the active layer ACT includes amorphous silicon. In another example, a channel width of the active layer ACT is 35 μm, and a channel length of the active layer ACT is 3.5 μm.

[0274] In some embodiments, the signal line layer includes a plurality of data lines DL, a source electrode S and a drain electrode D of a driving transistor of the respective subpixel. The source electrode S is connected to a respective data line of the plurality of data lines DL. Optionally, the source electrode S and the respective data line of the plurality of data lines DL are parts of a unitary structure. Optionally, the respective data line of the plurality of data lines DL is configured to provide data signals to a respective column of subpixels.

[0275] In some embodiments, the conductive layer further includes a plurality of common signal lines CSL. In some embodiments, an orthographic projection of the respective common signal line of the plurality of common signal lines CSL on a base substrate is between an orthographic projection of at least one of the 2M number of gate lines on the base substrate and an orthographic projection of first electrodes of the respective rows of subpixels on the base substrate. In one example, the orthographic projection of the respective common signal line of the plurality of common signal lines CSL on the base substrate is between the orthographic projection of a 1st gate line to an M-th gate line of the 2M number of gate lines on the base substrate and the orthographic projection of the first electrodes of the respective rows of subpixels on the base substrate (or, in alternative embodiments, between the orthographic projection of the (M+1) -th gate line to the 2M-th gate line of the 2M number of gate lines on the base substrate and the orthographic projection of the first electrodes of a respective rows of subpixels on the base substrate) . The respective common signal line of the plurality of common signal lines CSL is configured to provide a common signal to second electrodes of the row of subpixels. In some embodiments, the respective common signal line of the plurality of  common signal lines CSL is connected to at least one second electrode of the second electrodes of the row of subpixels through a via.

[0276] The inventors of the present disclosure discover that, in the present array substrate, the gate lines are routed with bends, the placement of the driving transistor is optimized, and the via positions are improved. These measures compress the space occupied by the gate lines to the greatest extent possible, thereby maximizing the aperture ratio. In one example, the array substrate depicted in FIG. 18A to FIG. 18D corresponds to a 960-channel integrated circuit (IC) , which reduces the number of ICs required for a 23.8-inch FHD display to just one, further lowering the cost.

[0277] FIG. 19A is a schematic diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure. FIG. 19B is a schematic diagram illustrating the structure of a first electrode layer in the portion of the array substrate depicted in FIG. 19A. FIG. 19C is a schematic diagram illustrating the structure of a conductive layer in the portion of the array substrate depicted in FIG. 19A. FIG. 19D is a schematic diagram illustrating the structure of a semiconductor material layer in the portion of the array substrate depicted in FIG. 19A. FIG. 19E is a schematic diagram illustrating the structure of a signal line layer in the portion of the array substrate depicted in FIG. 19A. FIG. 19F is a schematic diagram illustrating the structure of a passivation layer in the portion of the array substrate depicted in FIG. 19A. FIG. 19G is a schematic diagram illustrating the structure of a second electrode layer in the portion of the array substrate depicted in FIG. 19A. FIG. 19A to FIG. 19G depict a region of the array substrate surrounding a driving transistor in a first group of subpixels (e.g., the first subpixel sp1, the second subpixel sp2, and the third subpixel sp3) .

[0278] FIG. 20A is a schematic diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure. FIG. 20B is a schematic diagram illustrating the structure of a first electrode layer in the portion of the array substrate depicted in FIG. 20A. FIG. 20C is a schematic diagram illustrating the structure of a conductive layer in the portion of the array substrate depicted in FIG. 20A. FIG. 20D is a schematic diagram illustrating the structure of a semiconductor material layer in the portion of the array substrate depicted in FIG. 20A. FIG. 20E is a schematic diagram illustrating the structure of a signal line layer in the portion of the array substrate depicted in FIG. 20A. FIG. 20F is a schematic diagram illustrating the structure of a passivation layer in the portion of the array substrate depicted in FIG. 20A. FIG. 20G is a schematic diagram illustrating the structure of a second electrode layer in the portion of the array substrate depicted in FIG. 20A. FIG. 20A to FIG. 20G depict a region of the array substrate surrounding a driving transistor in a second group of subpixels (e.g., the fourth subpixel sp4, the fifth subpixel sp5, and the sixth subpixel sp6) .

[0279] FIG. 21A is a schematic diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure. FIG. 21B is a schematic diagram illustrating the structure of a first electrode layer in the portion of the array substrate depicted in FIG. 21A. FIG. 21C is a schematic diagram illustrating the structure of a conductive layer in the portion of the array substrate depicted in FIG. 21A. FIG. 21D is a schematic diagram illustrating the structure of a semiconductor material layer in the portion of the array substrate depicted in FIG. 21A. FIG. 21E is a schematic diagram illustrating the structure of a signal line layer in the portion of the array substrate depicted in FIG. 21A. FIG. 21F is a schematic diagram illustrating the structure of a passivation layer in the portion of the array substrate depicted in FIG. 21A. FIG. 21G is a schematic diagram illustrating the structure of a second electrode layer in the portion of the array substrate depicted in FIG. 21A. FIG. 21A to FIG. 21G depict a region of the array substrate surrounding a driving transistor in a third group of subpixels (e.g., the seventh subpixel sp7, the eighth subpixel sp8, and the ninth subpixel sp9) .

[0280] FIG. 22A is a schematic diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure. FIG. 22B is a schematic diagram illustrating the structure of a first electrode layer in the portion of the array substrate depicted in FIG. 22A. FIG. 22C is a schematic diagram illustrating the structure of a conductive layer in the portion of the array substrate depicted in FIG. 22A. FIG. 22D is a schematic diagram illustrating the structure of a semiconductor material layer in the portion of the array substrate depicted in FIG. 22A. FIG. 22E is a schematic diagram illustrating the structure of a signal line layer in the portion of the array substrate depicted in FIG. 22A. FIG. 22F is a schematic diagram illustrating the structure of a passivation layer in the portion of the array substrate depicted in FIG. 22A. FIG. 22G is a schematic diagram illustrating the structure of a second electrode layer in the portion of the array substrate depicted in FIG. 22A. FIG. 22A to FIG. 22G depict a region of the array substrate surrounding a driving transistor in a fourth group of subpixels (e.g., the tenth subpixel sp10, the eleventh subpixel sp11, and the twelfth subpixel sp12) .

[0281] FIG. 23A is a schematic diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure. FIG. 23B is a schematic diagram illustrating the structure of a first electrode layer in the portion of the array substrate depicted in FIG. 23A. FIG. 23C is a schematic diagram illustrating the structure of a conductive layer in the portion of the array substrate depicted in FIG. 23A. FIG. 23D is a schematic diagram illustrating the structure of a semiconductor material layer in the portion of the array substrate depicted in FIG. 23A. FIG. 23E is a schematic diagram illustrating the structure of a signal line layer in the portion of the array substrate depicted in FIG. 23A. FIG. 23F is a schematic diagram illustrating the structure of a passivation layer in the portion of the array substrate depicted in FIG. 23A. FIG. 23G is a schematic diagram illustrating the structure of a second electrode layer in the portion of the array substrate depicted in FIG. 23A. FIG.  23A to FIG. 23G depict a region of the array substrate surrounding a driving transistor in a fifth group of subpixels (e.g., the thirteenth subpixel sp13, the fourteenth subpixel sp14, and the fifteenth subpixel sp15) .

[0282] FIG. 24A is a schematic diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure. FIG. 24B is a schematic diagram illustrating the structure of a first electrode layer in the portion of the array substrate depicted in FIG. 24A. FIG. 24C is a schematic diagram illustrating the structure of a conductive layer in the portion of the array substrate depicted in FIG. 24A. FIG. 24D is a schematic diagram illustrating the structure of a semiconductor material layer in the portion of the array substrate depicted in FIG. 24A. FIG. 24E is a schematic diagram illustrating the structure of a signal line layer in the portion of the array substrate depicted in FIG. 24A. FIG. 24F is a schematic diagram illustrating the structure of a passivation layer in the portion of the array substrate depicted in FIG. 24A. FIG. 24G is a schematic diagram illustrating the structure of a second electrode layer in the portion of the array substrate depicted in FIG. 24A. FIG. 24A to FIG. 24G depict a region of the array substrate surrounding a driving transistor in a sixth group of subpixels (e.g., the sixteenth subpixel sp16, the seventeenth subpixel sp17, and the eighteenth subpixel sp18) .

[0283] In some embodiments, a (2m) -th gate line of the 2M number of gate lines includes a gate electrode of a driving transistor in a subpixel in a (2m) -th group of the 2M number of groups of subpixels, m being a positive integer, 1 ≤ m ≤ M. In some embodiments, the fourth gate line GL4 includes a gate electrode of a driving transistor in a subpixel in the first group; the fifth gate line GL5 includes a gate electrode of a driving transistor in a subpixel in the second group; the sixth gate line GL6 includes a gate electrode of a driving transistor in a subpixel in the third group; the first gate line GL1 includes a gate electrode of a driving transistor in a subpixel in the fourth group; the second gate line GL2 includes a gate electrode of a driving transistor in a subpixel in the fifth group; and the third gate line GL3 includes a gate electrode of a driving transistor in a subpixel in the sixth group.

[0284] In some embodiments, a respective gate line of the 2M number of gate lines includes a main body MB and a protrusion P protruding away from the main body MB. The protrusion P includes at least a portion of a gate electrode of a driving transistor. In some embodiments, the main body MB has an average line width.

[0285] In some embodiments, average line widths of main bodies of the 2M number of gate lines are substantially the same.

[0286] In some embodiments, minimum line widths of the 2M number of gate lines are substantially the same. In one example, the minimum line widths of the 2M number of gate lines are in a range of 5.0 μm to 7.0 μm, e.g., 6.0 μm. In another example, the 2M number of gate lines are spaced apart by a distance in a range of 4.8 μm to 6.8 μm, e.g., 5.8 μm.

[0287] In some embodiments, minimum line widths of the 2M number of gate lines and a respective common signal line of the plurality of common signal lines CSL are substantially the same. In one example, the minimum line widths of the 2M number of gate lines and the respective common signal line are in a range of 5.0 μm to 7.0 μm, e.g., 6.0 μm. In another example, the 2M number of gate lines and the respective common signal line are spaced apart by a distance in a range of 4.8 μm to 6.8 μm, e.g., 5.8 μm.

[0288] In one example, the protrusion P has a width along a direction from one row of subpixels to a next row of subpixel in a range of 25 μm to 33 μm, e.g., 28.7 μm.

[0289] In some embodiments, the array substrate further includes a black matrix on a side of the second electrode layer E2 away from the base substrate. An orthographic projection of the black matrix on a base substrate at least partially overlaps with an orthographic projection of the plurality of gate lines and the plurality of common signal lines CSL on the base substrate. In some embodiments, the orthographic projection of the black matrix on the base substrate substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) covers the orthographic projection of the plurality of gate lines and the plurality of common signal lines CSL on the base substrate.

[0290] In one example, an average distance between the orthographic projection of the black matrix BM on the base substrate and an orthographic projection of a closest gate line on the base substrate is in a range of 10 μm to 14 μm, e.g., 11.55 μm, wherein the orthographic projection of the closest gate line on the base substrate is not spaced apart from the orthographic projection of the black matrix BM on the base substrate by an orthographic projection of any common signal line on the base substrate.

[0291] In one example, a width of the black matrix along a direction from one row of subpixels to a next row of subpixel in a range of 100 μm to 130 μm, e.g., 112.55 μm.

[0292] The present array substrate utilizes extreme spatial arrangement of gate line routing and transistor via positions to compress the gate line space of each subpixel. Consequently, the black matrix width along a direction from one row of subpixels to a next row of subpixel for all four different subpixel designs is maintained at a substantially the same value, ensuring uniformity in pixel aperture and mitigating the risk of mura caused by varying apertures.

[0293] FIG. 25A is a schematic diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure. FIG. 25B is a schematic diagram illustrating the structure of a first electrode layer in the portion of the array substrate depicted in FIG. 25A. FIG. 25C is a schematic diagram illustrating the structure of a conductive layer in the portion of the array substrate depicted in FIG. 25A. FIG. 25D is a schematic diagram illustrating the structure of a semiconductor material layer in the portion of the array substrate depicted in FIG. 25A. FIG. 25E is a schematic diagram illustrating the structure of a signal line layer in the portion of the array substrate depicted in FIG. 25A. FIG.  25F is a schematic diagram illustrating the structure of a passivation layer in the portion of the array substrate depicted in FIG. 25A. FIG. 25G is a schematic diagram illustrating the structure of a second electrode layer in the portion of the array substrate depicted in FIG. 25A. FIG. 25H is a schematic diagram illustrating the structure of a conductive layer and a signal line in the portion of the array substrate depicted in FIG. 25A.

[0294] In some embodiments, a unitary structure comprising a drain electrode D of a driving transistor in at least one group of the 2M groups of subpixels crosses over at least one gate line of the 2M number of gate lines other than a gate line connected to the driving transistor. In some embodiments, an orthographic projection of a unitary structure comprising a drain electrode D of a driving transistor in at least one group of the 2M groups of subpixels on a base substrate partially overlaps with an orthographic projection of at least one gate line of the 2M number of gate lines other than a gate line connected to the driving transistor on the base substrate. In one example, a unitary structure comprising a drain electrode D of a driving transistor in the 1st group of subpixels crosses over the fourth gate line GL4. An orthographic projection of a unitary structure comprising a drain electrode D of a driving transistor in the 1st group of subpixels on a base substrate partially overlaps with an orthographic projection of the fourth gate line GL4 on the base substrate.

[0295] The inventors of the present disclosure discover that, after subpixel charging, when the gate line is transmitting a gate-on signal and a gate-off signal alternately, a capacitance coupling effect occurs due to the subpixel Cgs (the capacitance between the gate electrode G and the subpixel) , causing a voltage jump ΔVp in the subpixel. This is a common issue in existing LCD products; we address this ΔVp in both positive and negative frames by adjusting the common voltage. Because the unitary structure comprising a drain electrode D of a driving transistor in the 1st group of subpixels crosses over the fourth gate line GL4, an overlapping capacitance occurs, causing an additional voltage jump ΔVp2, in the subpixel voltage of the third gate line GL3 when the fourth gate line GL4 transmits a gate-on signal and a gate-off signal alternately.

[0296] FIG. 26A is a schematic diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure. FIG. 26B is a schematic diagram illustrating the structure of a first electrode layer in the portion of the array substrate depicted in FIG. 26A. FIG. 26C is a schematic diagram illustrating the structure of a conductive layer in the portion of the array substrate depicted in FIG. 26A. FIG. 26D is a schematic diagram illustrating the structure of a semiconductor material layer in the portion of the array substrate depicted in FIG. 26A. FIG. 26E is a schematic diagram illustrating the structure of a signal line layer in the portion of the array substrate depicted in FIG. 26A. FIG. 26F is a schematic diagram illustrating the structure of a passivation layer in the portion of the array substrate depicted in FIG. 26A. FIG. 26G is a schematic diagram illustrating the structure of a second electrode layer in the portion of the array substrate depicted in FIG. 26A. FIG. 26H is a schematic diagram illustrating the structure of a conductive layer and a signal line in the  portion of the array substrate depicted in FIG. 26A. A unitary structure comprising a drain electrode D of a driving transistor in the second group of subpixels does not cross over any gate line or any common signal line. Therefore, the subpixel in the second group of subpixels exhibits the conventional ΔVp.

[0297] FIG. 27A is a schematic diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure. FIG. 27B is a schematic diagram illustrating the structure of a first electrode layer in the portion of the array substrate depicted in FIG. 27A. FIG. 27C is a schematic diagram illustrating the structure of a conductive layer in the portion of the array substrate depicted in FIG. 27A. FIG. 27D is a schematic diagram illustrating the structure of a semiconductor material layer in the portion of the array substrate depicted in FIG. 27A. FIG. 27E is a schematic diagram illustrating the structure of a signal line layer in the portion of the array substrate depicted in FIG. 27A. FIG. 27F is a schematic diagram illustrating the structure of a passivation layer in the portion of the array substrate depicted in FIG. 27A. FIG. 27G is a schematic diagram illustrating the structure of a second electrode layer in the portion of the array substrate depicted in FIG. 27A. FIG. 27H is a schematic diagram illustrating the structure of a conductive layer and a signal line in the portion of the array substrate depicted in FIG. 27A.

[0298] In some embodiments, a unitary structure comprising a drain electrode D of a driving transistor in at least one group of the 2M groups of subpixels crosses over a common signal line of the plurality of common signal lines CSL. In some embodiments, an orthographic projection of a unitary structure comprising a drain electrode D of a driving transistor in at least one group of the 2M groups of subpixels on a base substrate partially overlaps with an orthographic projection of a common signal line of the plurality of common signal lines CSL on the base substrate. In one example, a unitary structure comprising a drain electrode D of a driving transistor in the third group of subpixels crosses over a common signal line of the plurality of common signal lines CSL. An orthographic projection of a unitary structure comprising a drain electrode D of a driving transistor in the third group of subpixels on a base substrate partially overlaps with an orthographic projection of the common signal line of the plurality of common signal lines CSL on the base substrate. Because the common voltage does not jump. Therefore, the subpixel in the third group of subpixels exhibits the conventional ΔVp.

[0299] FIG. 28A is a schematic diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure. FIG. 28B is a schematic diagram illustrating the structure of a first electrode layer in the portion of the array substrate depicted in FIG. 28A. FIG. 28C is a schematic diagram illustrating the structure of a conductive layer in the portion of the array substrate depicted in FIG. 28A. FIG. 28D is a schematic diagram illustrating the structure of a semiconductor material layer in the portion of the array substrate depicted in FIG. 28A. FIG. 28E is a schematic diagram illustrating the structure of a signal line layer in the portion of the array substrate depicted in FIG. 28A. FIG. 28F is a schematic diagram illustrating the structure of a passivation layer in the portion of the  array substrate depicted in FIG. 28A. FIG. 28G is a schematic diagram illustrating the structure of a second electrode layer in the portion of the array substrate depicted in FIG. 28A. FIG. 28H is a schematic diagram illustrating the structure of a conductive layer and a signal line in the portion of the array substrate depicted in FIG. 28A.

[0300] In some embodiments, a unitary structure comprising a drain electrode D of a driving transistor in at least one group of the 2M groups of subpixels crosses over at least one gate line of the 2M number of gate lines other than a gate line connected to the driving transistor and crosses over a common signal line of the plurality of common signal lines CSL. In some embodiments, an orthographic projection of a unitary structure comprising a drain electrode D of a driving transistor in at least one group of the 2M groups of subpixels on a base substrate partially overlaps with an orthographic projection of at least one gate line of the 2M number of gate lines other than a gate line connected to the driving transistor on the base substrate, and partially overlaps with an orthographic projection of a common signal line of the plurality of common signal lines CSL on the base substrate. In one example, a unitary structure comprising a drain electrode D of a driving transistor in the fourth group of subpixels crosses over the first gate line GL1 and a common signal line of the plurality of common signal lines CSL. An orthographic projection of a unitary structure comprising a drain electrode D of a driving transistor in the fourth group of subpixels on a base substrate partially overlaps with an orthographic projection of the first gate line GL1 on the base substrate, and partially overlaps with an orthographic projection of a common signal line of the plurality of common signal lines CSL on the base substrate.

[0301] The inventors of the present disclosure discover that, after subpixel charging, when the gate line is transmitting a gate-on signal and a gate-off signal alternately, a capacitance coupling effect occurs due to the subpixel Cgs (the capacitance between the gate electrode G and the subpixel) , causing a voltage jump ΔVp in the subpixel. Because the unitary structure comprising a drain electrode D of a driving transistor in the fourth group of subpixels crosses over the first gate line GL1, an overlapping capacitance occurs, causing an additional voltage jump ΔVp2, in the subpixel voltage of the second gate line GL2 when the first gate line GL1 transmits a gate-on signal and a gate-off signal alternately.

[0302] FIG. 29 illustrate a voltage jump in a subpixel in some embodiments according to the present disclosure. Referring to FIG. 29, and FIG. 25A to FIG. 25H, when the third gate line GL3 first transmits a turning on signal, the pixel charges. When the third gate line GL3 then transmits a turning off signal, there is a voltage drop ΔVp1. Subsequently, when the fourth gate line GL4 transmits a turning on signal and then transmits a turning off signal, due to the overlapping capacitance between the fourth gate line GL4 and the drain electrode of the driving transistor in a subpixel in the first group of subpixels, an additional voltage jump, ΔVp2, occurs in the subpixel. As a result, the subpixel voltage during this frame is lowered by ΔVp2, creating a discrepancy between the actual subpixel voltage and a designed value. This discrepancy also differs from other subpixels that are not affected by ΔVp2, leading to  variations in the storage voltage of the subpixel. Consequently, this variation in storage voltage causes changes in subpixel brightness, leading to non-uniform display characteristics

[0303] The voltage jump ΔVp2 is caused by overlapping capacitance. The inventors of the present disclosure discover that the effect of the voltage jump ΔVp2 can be mitigated by changing the timing sequence. In some embodiments, the fourth gate line GL4 first transmits a turning on signal, then transmits a turning off signal. After the fourth gate line GL4 transmits the turning off signal, the third gate line GL3 transmits a turning on signal to charge the subpixel, then transmits a turning off signal. When the third gate line GL3 transmits the turning off signal, the first gate line GL1 transmits a turning on signal. Because the third gate line GL3 does not cross over the first gate line GL1, they do not have overlapping capacitance, there is no ΔVp2.

[0304] FIG. 30 illustrate a voltage jump in a subpixel in some embodiments according to the present disclosure. When the fourth gate line GL4 transmits a turning on signal again, it is at the last H time of this frame, as shown in FIG. 30. The ΔVp2 jump occurs at the end of the frame, and immediately after the jump, the next charging cycle begins. Therefore, for more than 99%of the frame time, the subpixel voltage corresponding to the subpixel in the first group of subpixels remains at the normal designed voltage. The subpixel voltage is affected by ΔVp2 for less than 1%of the frame time. This adjustment avoids the issue of pixel storage voltage deviation, ensuring uniform pixel brightness and display characteristics.

[0305] The issue of ΔVp2 can be addressed by changing the timing sequence. FIG. 31 illustrates a layout in an array substrate in some embodiments according to the present disclosure. With this configuration, when the third gate line GL3 transmits a turning on signal, the subpixel charges without being affected by an additional voltage jump ΔVp2 from any other Gate. Although the fourth gate line GL4 has an overlapping capacitance with drain electrode D, the voltage jump from the fourth gate line GL4 occurs before the subpixel charging, ensuring that the subpixel voltage for the frame remains unaffected. Similarly, any gate line in FIG. 31 having an overlapping capacitance is activated after the gate line they overlap with transmits a turning on signal, ensuring that all ΔVp2 jumps occur at the end of the frame. This timing adjustment ensures that any ΔVp2 voltage jumps happen during the last part of the frame, preventing deviations in subpixel storage voltage and maintaining uniform subpixel brightness and display characteristics.

[0306] Referring to FIG. 31, the array substrate in some embodiments includes a first gate line GL1, a second gate line GL2, a third gate line GL3, a fourth gate line GL4, a fifth gate line GL5, a sixth gate line GL6, a seventh gate line GL7, an eighth gate line GL8, a ninth gate line GL9, a tenth gate line GL10, an eleventh gate line GL11, a twelfth gate line GL12, a thirteenth gate line GL13, a fourteenth gate line GL14, a fifteenth gate line GL15, and a sixteenth gate line GL16.

[0307] In one example, the first gate line GL1, the third gate line GL3, the fifth gate line GL5, the seventh gate line GL7, the ninth gate line GL9, the eleventh gate line GL11, the thirteenth gate line GL13, and the fifteenth gate line GL15 are connected to a scan circuit on a first side of the array substrate. The second gate line GL2, the fourth gate line GL4, the sixth gate line GL6, the eighth gate line GL8, the tenth gate line GL10, the twelfth gate line GL12, the fourteenth gate line GL14, and the sixteenth gate line GL16 are connected to a scan circuit on a second side of the array substrate. The first side and the second side are opposite to each other.

[0308] In another example, the first gate line GL1, the second gate line GL2, the third gate line GL3, the fourth gate line GL4 are configured to provide gate driving signals to a first row of subpixels. The first row of subpixels are grouped into four groups. The first gate line GL1 is configured to provide gate driving signals to a first group of subpixels in the first row of subpixels, the second gate line GL2 is configured to provide gate driving signals to a second group of subpixels in the first row of subpixels, the third gate line GL3 is configured to provide gate driving signals to a third group of subpixels in the first row of subpixels, and the fourth gate line GL4 is configured to provide gate driving signals to a fourth group of subpixels in the first row of subpixels. In some embodiments, the first gate line GL1 is configured to provide gate driving signals to a first group of subpixels in the first row of subpixels, subsequent to the second gate line GL2 is configured to provide gate driving signals to a second group of subpixels in the first row of subpixels. In some embodiments, the third gate line GL3 is configured to provide gate driving signals to a third group of subpixels in the first row of subpixels, subsequent to the fourth gate line GL4 is configured to provide gate driving signals to a fourth group of subpixels in the first row of subpixels.

[0309] In another example, the fifth gate line GL5, the sixth gate line GL6, the seventh gate line GL7, the eighth gate line GL8 are configured to provide gate driving signals to a second row of subpixels. The second row of subpixels are grouped into four groups. The fifth gate line GL5 is configured to provide gate driving signals to a second group of subpixels in the second row of subpixels, the sixth gate line GL6 is configured to provide gate driving signals to a first group of subpixels in the second row of subpixels, the seventh gate line GL7 is configured to provide gate driving signals to a fourth group of subpixels in the second row of subpixels, and the eighth gate line GL8 is configured to provide gate driving signals to a third group of subpixels in the second row of subpixels. In some embodiments, the fifth gate line GL5 is configured to provide gate driving signals to a second group of subpixels in the second row of subpixels, subsequent to the sixth gate line GL6 is configured to provide gate driving signals to a first group of subpixels in the second row of subpixels. In some embodiments, the seventh gate line GL7 is configured to provide gate driving signals to a fourth group of subpixels in the second row of subpixels, subsequent to the eighth gate line GL8 is configured to provide gate driving signals to a third group of subpixels in the second row of subpixels.

[0310] In another example, the ninth gate line GL9, the tenth gate line GL10, the eleventh gate line GL11, and the twelfth gate line GL12 are configured to provide gate driving signals to a third row of subpixels. The third row of subpixels are grouped into four groups. The ninth gate line GL9 is configured to provide gate driving signals to a third group of subpixels in the third row of subpixels, the tenth gate line GL10 is configured to provide gate driving signals to a fourth group of subpixels in the third row of subpixels, the eleventh gate line GL11 is configured to provide gate driving signals to a first group of subpixels in the third row of subpixels, and the twelfth gate line GL12 is configured to provide gate driving signals to a second group of subpixels in the third row of subpixels. In some embodiments, the ninth gate line GL9 is configured to provide gate driving signals to a third group of subpixels in the third row of subpixels, subsequent to the tenth gate line GL10 is configured to provide gate driving signals to a fourth group of subpixels in the third row of subpixels. In some embodiments, the eleventh gate line GL11 is configured to provide gate driving signals to a first group of subpixels in the third row of subpixels, subsequent to the twelfth gate line GL12 is configured to provide gate driving signals to a second group of subpixels in the third row of subpixels.

[0311] In another example, the thirteenth gate line GL13, the fourteenth gate line GL14, the fifteenth gate line GL15, and the sixteenth gate line GL16 are configured to provide gate driving signals to a fourth row of subpixels. The fourth row of subpixels are grouped into four groups. The thirteenth gate line GL13 is configured to provide gate driving signals to a fourth group of subpixels in the fourth row of subpixels, the fourteenth gate line GL14 is configured to provide gate driving signals to a third group of subpixels in the fourth row of subpixels, the fifteenth gate line GL15 is configured to provide gate driving signals to a second group of subpixels in the fourth row of subpixels, and the sixteenth gate line GL16 is configured to provide gate driving signals to a first group of subpixels in the fourth row of subpixels. In some embodiments, the thirteenth gate line GL13 is configured to provide gate driving signals to a fourth group of subpixels in the fourth row of subpixels, subsequent to the fourteenth gate line GL14 is configured to provide gate driving signals to a third group of subpixels in the fourth row of subpixels. In some embodiments, the fifteenth gate line GL15 is configured to provide gate driving signals to a second group of subpixels in the fourth row of subpixels, subsequent to the sixteenth gate line GL16 is configured to provide gate driving signals to a first group of subpixels in the fourth row of subpixels.

[0312] In some embodiments, referring to FIG. 31, the array substrate includes N number of rows of subpixels, N being an integer greater than 2. In some embodiments, the array substrate includes 2M number of gate lines configured to provide gate driving signals to a respective row of subpixels of the N number of rows of subpixels, M being an integer equal to or greater than 2. In some embodiments, a (2m) -th gate line and a (2m-1) -th gate line of the 2M number of gate lines are connected to scan circuits (e.g., gate-on-array circuits) on opposite sides of the array substrate, m being a positive integer, 1 ≤ m ≤ M. Optionally, the (2m) -th gate line and a (2m+1) -th gate line of the 2M number of gate lines are connected to scan circuits on opposite  sides of the array substrate. In each column of subpixels, the 2M number of gate lines are sequentially arranged along a same direction. In some embodiments, subpixels in the array substrate are grouped into 2M number of groups of subpixels, a respective group of the 2M number of groups includes P number of columns of subpixels, P being an integer greater than 1. Optionally, P equals to a total number of columns of subpixels in the array substrate divided by 2M.

[0313] In some embodiments, in an (n-1) -th row R (n-1) of subpixels, a (2m-1) -th gate line (e.g., the first gate line GL1) of the 2M number of gate lines is configured to provide gate driving signals to a (2m-1) -th group of subpixels of the 2M number of groups of subpixels in the (n-1) -th row R (n-1) of subpixels; a (2m) -th gate line (e.g., the second gate line GL2) of the 2M number of gate lines is configured to provide gate driving signals to a (2m) -th group of subpixels of the 2M number of groups of subpixels in the (n-1) -th row R (n-1) of subpixels; a (2m+1) -th gate line (e.g., the third gate line GL3) of the 2M number of gate lines is configured to provide gate driving signals to a (2m+1) -th group of subpixels of the 2M number of groups of subpixels in the (n-1) -th row R (n-1) of subpixels; and a (2m+2) -th gate line (e.g., the fourth gate line GL4) of the 2M number of gate lines is configured to provide gate driving signals to a (2m+2) -th group of subpixels of the 2M number of groups of subpixels in the (n-1) -th row R (n-1) of subpixels.

[0314] In some embodiments, the (2m-1) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to the (2m-1) -th group of subpixels of the 2M number of groups of subpixels in the (n-1) -th row R (n-1) of subpixels, subsequent to the (2m) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to the (2m) -th group of subpixels of the 2M number of groups of subpixels in the (n-1) -th row R (n-1) of subpixels.

[0315] In some embodiments, the (2m+1) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to the (2m+1) -th group of subpixels of the 2M number of groups of subpixels in the (n-1) -th row R (n-1) of subpixels, subsequent to the (2m+2) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to the (2m+2) -th group of subpixels of the 2M number of groups of subpixels in the (n-1) -th row R (n-1) of subpixels.

[0316] In some embodiments, in an n-th row R (n) of subpixels, a (2m-1) -th gate line (e.g., the fifth gate line GL5) of the 2M number of gate lines is configured to provide gate driving signals to a (2m) -th group of subpixels of the 2M number of groups of subpixels in the (n) -th row R (n) of subpixels; a (2m) -th gate line (e.g., the sixth gate line GL6) of the 2M number of gate lines is configured to provide gate driving signals to a (2m-1) -th group of subpixels of the 2M number of groups of subpixels in the (n) -th row R (n) of subpixels; a (2m+1) -th gate line (e.g., the seventh gate line GL7) of the 2M number of gate lines is configured to provide gate driving signals to a (2m+2) -th group of subpixels of the 2M number of groups of subpixels in  the n-th row R (n) of subpixels; and a (2m+2) -th gate line (e.g., the eighth gate line GL8) of the 2M number of gate lines is configured to provide gate driving signals to a (2m+1) -th group of subpixels of the 2M number of groups of subpixels in the n-th row R (n) of subpixels.

[0317] In some embodiments, the (2m-1) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to the (2m) -th group of subpixels of the 2M number of groups of subpixels in the (n) -th row R (n) of subpixels, subsequent to the (2m) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to the (2m-1) -th group of subpixels of the 2M number of groups of subpixels in the (n) -th row R (n) of subpixels.

[0318] In some embodiments, the (2m+1) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to the (2m+2) -th group of subpixels of the 2M number of groups of subpixels in the n-th row R (n) of subpixels, subsequent to the (2m+2) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to the (2m+1) -th group of subpixels of the 2M number of groups of subpixels in the n-th row R (n) of subpixels.

[0319] In some embodiments, in an (n+1) -th row R (n+1) of subpixels, a (2m-1) -th gate line (e.g., the ninth gate line GL9) of the 2M number of gate lines is configured to provide gate driving signals to a (2m+1) -th group of subpixels of the 2M number of groups of subpixels in the (n+1) -th row R (n+1) of subpixels; a (2m) -th gate line (e.g., the tenth gate line GL10) of the 2M number of gate lines is configured to provide gate driving signals to a (2m+2) -th group of subpixels of the 2M number of groups of subpixels in the (n+1) -th row R (n+1) of subpixels; a (2m+1) -th gate line (e.g., the eleventh gate line GL11) of the 2M number of gate lines is configured to provide gate driving signals to a (2m-1) -th group of subpixels of the 2M number of groups of subpixels in the (n+1) -th row R (n+1) of subpixels; and a (2m+2) -th gate line (e.g., the twelfth gate line GL12) of the 2M number of gate lines is configured to provide gate driving signals to a (2m) -th group of subpixels of the 2M number of groups of subpixels in the (n+1) -th row R (n+1) of subpixels.

[0320] In some embodiments, the (2m-1) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to the (2m+1) -th group of subpixels of the 2M number of groups of subpixels in the (n+1) -th row R (n+1) of subpixels, subsequent to the (2m) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to the (2m+2) -th group of subpixels of the 2M number of groups of subpixels in the (n+1) -th row R (n+1) of subpixels.

[0321] In some embodiments, the (2m+1) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to the (2m-1) -th group of subpixels of the 2M number of groups of subpixels in the (n+1) -th row R (n+1) of subpixels, subsequent to the (2m+2) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to the (2m) -th group of subpixels of the 2M number of groups of subpixels in the (n+1) -th row R (n+1) of subpixels.

[0322] In some embodiments, in an (n+2) -th row R (n+2) of subpixels, a (2m-1) -th gate line (e.g., the thirteenth gate line GL13) of the 2M number of gate lines is configured to provide gate driving signals to a (2m+2) -th group of subpixels of the 2M number of groups of subpixels in the (n+2) -th row R (n+2) of subpixels; a (2m) -th gate line (e.g., the fourteenth gate line GL14) of the 2M number of gate lines is configured to provide gate driving signals to a (2m+1) -th group of subpixels of the 2M number of groups of subpixels in the (n+2) -th row R (n+2) of subpixels; a (2m+1) -th gate line (e.g., the fifteenth gate line GL15) of the 2M number of gate lines is configured to provide gate driving signals to a (2m) -th group of subpixels of the 2M number of groups of subpixels in the (n+2) -th row R (n+2) of subpixels; and a (2m+2) -th gate line (e.g., the sixteenth gate line GL16) of the 2M number of gate lines is configured to provide gate driving signals to a (2m-1) -th group of subpixels of the 2M number of groups of subpixels in the (n+2) -th row R (n+2) of subpixels.

[0323] In some embodiments, the (2m-1) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to the (2m+2) -th group of subpixels of the 2M number of groups of subpixels in the (n+2) -th row R (n+2) of subpixels, subsequent to the (2m) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to the (2m+1) -th group of subpixels of the 2M number of groups of subpixels in the (n+2) -th row R (n+2) of subpixels.

[0324] In some embodiments, the (2m+1) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to the (2m) -th group of subpixels of the 2M number of groups of subpixels in the (n+2) -th row R (n+2) of subpixels, subsequent to the (2m+2) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to the (2m-1) -th group of subpixels of the 2M number of groups of subpixels in the (n+2) -th row R (n+2) of subpixels.

[0325] In another aspect, the present invention provides a display apparatus, including the array substrate described herein or fabricated by a method described herein, and one or more integrated circuits connected to the array substrate. Examples of appropriate display apparatuses include, but are not limited to, an electronic paper, a mobile phone, a tablet computer, a television, a monitor, a notebook computer, a digital album, a GPS, etc. Optionally, the display apparatus is a liquid crystal display apparatus.

[0326] In another aspect, the present disclosure provides a method of fabricating an array substrate. In some embodiments, the method includes forming N number of rows of subpixels, N being an integer greater than 2; and forming 2M number of gate lines configured to provide gate driving signals to a same row of subpixels, M being an integer equal to or greater than 2. Optionally, an orthographic projection of a first gate line to an M-th gate line of the 2M number of gate lines on a base substrate are between an orthographic projection of first electrodes of an n-th row of subpixels on the base substrate and an orthographic projection of first electrodes of an (n-1) -th row of subpixels on the base substrate, n being a positive integer,  2 ≤ n ≤ (N-1) . Optionally, an orthographic projection of a (M+1) -th gate line to a (2M) -th gate line of the 2M number of gate lines on the base substrate are between the orthographic projection of the first electrodes of the n-th row of subpixels on the base substrate and an orthographic projection of first electrodes of an (n+1) -th row of subpixels on the base substrate. Optionally, the 2M number of gate lines are configured to provide gate driving signals to the n-th row of subpixels.

[0327] FIG. 32 illustrates a layout in an array substrate in some embodiments according to the present disclosure. FIG. 33 illustrates a layout in an array substrate in some embodiments according to the present disclosure. FIG. 34 illustrates a layout in an array substrate in some embodiments according to the present disclosure. The display panel according to the present disclosure is conductive to reducing the number of source drivers needed, enhancing both cost-efficiency and performance by optimizing how the gate lines control groups of subpixels. Referring to FIG. 32 to FIG. 34, the display panel in some embodiments includes a plurality of data lines, including R1, R2, G1, G2, B1, and B2. A first data line R1 is configured to provide data signals to a first subpixel of a first color (denoted as “R” ) in the (2m-1) -th group, a first subpixel of the first color in the (2m) -th group, a first subpixel of the first color in the (2m+1) -th group, and a first subpixel of the first color in the (2m+2) -th group. A second data line R2 is configured to provide data signals to a second subpixel of the first color in the (2m-1) -th group, a second subpixel of the first color in the (2m) -th group, a second subpixel of the first color in the (2m+1) -th group, and a second subpixel of the first color in the (2m+2) -th group. A third data line G1 is configured to provide data signals to a first subpixel of a second color (denoted as “G” ) in the (2m-1) -th group, a first subpixel of the second color in the (2m) -th group, a first subpixel of the second color in the (2m+1) -th group, and a first subpixel of the second color in the (2m+2) -th group. A fourth data line G2 is configured to provide data signals to a second subpixel of the second color in the (2m-1) -th group, a second subpixel of the second color in the (2m) -th group, a second subpixel of the second color in the (2m+1) -th group, and a second subpixel of the second color in the (2m+2) -th group. A fifth data line B1 is configured to provide data signals to a first subpixel of a third color (denoted as “B” ) in the (2m-1) -th group, a first subpixel of the third color in the (2m) -th group, a first subpixel of the third color in the (2m+1) -th group, and a first subpixel of the third color in the (2m+2) -th group. A sixth data line B2 is configured to provide data signals to a second subpixel of the third color in the (2m-1) -th group, a second subpixel of the third color in the (2m) -th group, a second subpixel of the third color in the (2m+1) -th group, and a second subpixel of the third color in the (2m+2) -th group.

[0328] The foregoing description of the embodiments of the invention has been presented for purposes of illustration and description. It is not intended to be exhaustive or to limit the invention to the precise form or to exemplary embodiments disclosed. Accordingly, the foregoing description should be regarded as illustrative rather than restrictive. Obviously, many modifications and variations will be apparent to practitioners skilled in this art. The  embodiments are chosen and described in order to explain the principles of the invention and its best mode practical application, thereby to enable persons skilled in the art to understand the invention for various embodiments and with various modifications as are suited to the particular use or implementation contemplated. It is intended that the scope of the invention be defined by the claims appended hereto and their equivalents in which all terms are meant in their broadest reasonable sense unless otherwise indicated. Therefore, the term “the invention” , “the present invention” or the like does not necessarily limit the claim scope to a specific embodiment, and the reference to exemplary embodiments of the invention does not imply a limitation on the invention, and no such limitation is to be inferred. The invention is limited only by the spirit and scope of the appended claims. Moreover, these claims may refer to use “first” , “second” , etc. following with noun or element. Such terms should be understood as a nomenclature and should not be construed as giving the limitation on the number of the elements modified by such nomenclature unless specific number has been given. Any advantages and benefits described may not apply to all embodiments of the invention. It should be appreciated that variations may be made in the embodiments described by persons skilled in the art without departing from the scope of the present invention as defined by the following claims. Moreover, no element and component in the present disclosure is intended to be dedicated to the public regardless of whether the element or component is explicitly recited in the following claims.

Claims

An array substrate, comprising:N number of rows of subpixels, N being an integer greater than 2; and2M number of gate lines configured to provide gate driving signals to a same row of subpixels, M being an integer equal to or greater than 2;wherein an orthographic projection of a first gate line to an M-th gate line of the 2M number of gate lines on a base substrate are between an orthographic projection of first electrodes of an n-th row of subpixels on the base substrate and an orthographic projection of first electrodes of an (n-1) -th row of subpixels on the base substrate, n being a positive integer, 2 ≤ n ≤ (N-1) ;an orthographic projection of a (M+1) -th gate line to a (2M) -th gate line of the 2M number of gate lines on the base substrate are between the orthographic projection of the first electrodes of the n-th row of subpixels on the base substrate and an orthographic projection of first electrodes of an (n+1) -th row of subpixels on the base substrate; andthe 2M number of gate lines are configured to provide gate driving signals to the n-th row of subpixels.The array substrate of claim 1, wherein a (2m) -th gate line and a (2m-1) -th gate line of the 2M number of gate lines are connected to scan circuits on opposite sides of the array substrate, m being a positive integer, 1 ≤ m ≤ M.The array substrate of claim 1, wherein subpixels in the array substrate are grouped into 2M number of groups, a respective group of the 2M number of groups includes P number of columns of subpixels, P being an integer greater than 1;subpixels in the same row of subpixels and in a same group of the 2M number of groups are connected to a same gate line of the 2M number of gate lines and configured to receive gate driving signals from the same gate line; andsubpixels in the same row of subpixels and in different groups of the 2M number of groups are connected to different gate lines of the 2M number of gate lines, respectively.The array substrate of claim 3, wherein a respective gate line of the 2M number of gate lines includes gate electrodes of driving transistors in a same group of the 2M number of groups.The array substrate of claim 3, wherein driving transistors in a first group to an M-th group of the 2M number of groups are connected to the first gate line to the M-th gate line of the 2M number of gate lines, respectively; anddriving transistors in a (M+1) -th group to a (2M) -th group of the 2M number of groups are connected to the (M+1) -th gate line to the (2M) -th gate line of the 2M number of gate lines.The array substrate of claim 3, wherein an orthographic projection of active layers of driving transistors in the row of subpixels and in the first group to the M-th group of the 2M number of groups on the base substrate are between an orthographic projection of first electrodes of the n-th row of subpixels on the base substrate and an orthographic projection of first electrodes of the (n-1) -th row of subpixels on the base substrate; andan orthographic projection of active layers of driving transistors in the row of subpixels and in the (M+1) -th group to the (2M) -th group of the 2M number of groups on the base substrate are between the orthographic projection of the first electrodes of the n-th row of subpixels on the base substrate and an orthographic projection of first electrodes of the (n+1) -th row of subpixels on the base substrate.The array substrate of any one of claims 1 to 6, further comprising a plurality of common signal lines;an orthographic projection of a respective common signal line of the plurality of common signal lines on the base substrate is between the orthographic projection of the first gate line to the M-th gate line of the 2M number of gate lines on the base substrate and the orthographic projection of the first electrodes of a respective rows of subpixels on the base substrate, or between the orthographic projection of the (M+1) -th gate line to the 2M-th gate line of the 2M number of gate lines on the base substrate and the orthographic projection of the first electrodes of a respective rows of subpixels on the base substrate; andthe respective common signal line is connected to at least one second electrode of second electrodes of the row of subpixels through a via.The array substrate of any one of claims 1 to 6, wherein an orthographic projection of a unitary structure comprising a drain electrode of a driving transistor in at least one group of the 2M groups of subpixels on the base substrate partially overlaps with an orthographic projection of at least one gate line of the 2M number of gate lines other than a gate line connected to the driving transistor and / or a common signal line of a plurality of common signal lines on the base substrate.The array substrate of claim 8, wherein an orthographic projection of a unitary structure comprising a drain electrode of a driving transistor in a first group of subpixels on the base substrate partially overlaps with an orthographic projection of a common signal line of a plurality of common signal lines on the base substrate.The array substrate of claim 8, wherein an orthographic projection of a unitary structure comprising a drain electrode of a driving transistor in a second group of subpixels on the base substrate partially overlaps with an orthographic projection of a common signal line of a plurality of common signal lines on the base substrate, and partially overlaps with an orthographic projection of a third gate line on the base substrate.The array substrate of claim 8, wherein an orthographic projection of a unitary structure comprising a drain electrode of a driving transistor in a third group of subpixels on the base substrate partially overlaps with an orthographic projection of a second gate line on the base substrate.The array substrate of claim 8, wherein an orthographic projection of a unitary structure comprising a drain electrode of a driving transistor in a fourth group of subpixels on the base substrate is non-overlapping with an orthographic projection of a plurality of common signal lines on the base substrate, and non-overlapping with an orthographic projection of the first gate line, a third gate line, and a fourth gate line on the base substrate.The array substrate of claim 8, wherein an orthographic projection of a unitary structure comprising a drain electrode of a driving transistor in a first group of subpixels on the base substrate partially overlaps with an orthographic projection of a fourth gate line on the base substrate.The array substrate of claim 8, wherein an orthographic projection of a unitary structure comprising a drain electrode of a driving transistor in a third group of subpixels on the base substrate partially overlaps with an orthographic projection of a common signal line of a plurality of common signal lines on the base substrate.The array substrate of claim 8, wherein an orthographic projection of a unitary structure comprising a drain electrode of a driving transistor in a fourth group of subpixels on the base substrate partially overlaps with an orthographic projection of the first gate line on the base substrate, and partially overlaps with an orthographic projection of a common signal line of a plurality of common signal lines on the base substrate.The array substrate of any one of claims 1 to 15, wherein a respective gate line of the 2M number of gate lines includes a main body and a protrusion protruding away from the main body;the protrusion comprises at least a portion of a gate electrode of a driving transistor; andaverage line widths of main bodies of the 2M number of gate lines are substantially the same.The array substrate of any one of claims 3 to 6, wherein, in the (n-1) -th row of subpixels, a (2m-1) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to a (2m-1) -th group of subpixels of the 2M number of groups of subpixels in the (n-1) -th row of subpixels, m being a positive integer, 1 ≤ m ≤ M; and a (2m) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to a (2m) -th group of subpixels of the 2M number of groups of subpixels in the (n-1) -th row of subpixels;in the n-th row of subpixels, a (2m-1) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to a (2m) -th group of subpixels of the 2M number of groups of subpixels in the n-th row of subpixels; and a (2m) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to a (2m-1) -th group of subpixels of the 2M number of groups of subpixels in the n-th row of subpixels; andin the (n+1) -th row of subpixels, a (2m-1) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to a (2m-1) -th group of subpixels of the 2M number of groups of subpixels in the (n+1) -th row of subpixels; and a (2m) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to a (2m) -th group of subpixels of the 2M number of groups of subpixels in the (n+1) -th row of subpixels.The array substrate of any one of claims 3 to 6, wherein, in the (n-1) -th row of subpixels, a (2m-1) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to a (2m-1) -th group of subpixels of the 2M number of groups of subpixels in the (n-1) -th row of subpixels; a (2m) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to a (2m) -th group of subpixels of the 2M number of groups of subpixels in the (n-1) -th row of subpixels; a (2m+1) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to a (2m+1) -th group of subpixels of the 2M number of groups of subpixels in the (n-1) -th row of subpixels; and a (2m+2) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to a (2m+2) -th group of subpixels of the 2M number of groups of subpixels in the (n-1) -th row of subpixels;in the n-th row of subpixels, a (2m-1) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to a (2m) -th group of subpixels of the 2M number of groups of subpixels in the (n) -th row of subpixels; a (2m) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to a (2m-1) -th group of subpixels of the 2M number of groups of subpixels in the (n) -th row of subpixels; a (2m+1) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to a (2m+2) -th group of subpixels of the 2M number of groups of subpixels in the n-th row of subpixels; and a (2m+2) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to a (2m+1) -th group of subpixels of the 2M number of groups of subpixels in the n-th row of subpixels;in the (n+1) -th row of subpixels, a (2m-1) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to a (2m+1) -th group of subpixels of the 2M number of groups of subpixels in the (n+1) -th row of subpixels; a (2m) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to a (2m+2) -th group of subpixels of the 2M number of groups of subpixels in the (n+1) -th row of subpixels; a (2m+1) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to a (2m-1) -th group of subpixels of the 2M number of groups of subpixels in the (n+1) -th row of subpixels; and a (2m+2) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to a (2m) -th group of subpixels of the 2M number of groups of subpixels in the (n+1) -th row of subpixels; andin the (n+2) -th row of subpixels, a (2m-1) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to a (2m+2) -th group of subpixels of the 2M number of groups of subpixels in the (n+2) -th row of subpixels; a (2m) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to a (2m+1) -th group of subpixels of the 2M number of groups of subpixels in the (n+2) -th row of subpixels; a (2m+1) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to a (2m) -th group of subpixels of the 2M number of groups of subpixels in the (n+2) -th row of subpixels; and a (2m+2) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to a (2m-1) -th group of subpixels of the 2M number of groups of subpixels in the (n+2) -th row of subpixels.The array substrate of claim 18, wherein the (2m-1) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to the (2m-1) -th group of subpixels of the 2M number of groups of subpixels in the (n-1) -th row of subpixels, subsequent to the (2m) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to the (2m) -th group of subpixels of the 2M number of groups of subpixels in the (n-1) -th row of subpixels;the (2m+1) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to the (2m+1) -th group of subpixels of the 2M number of groups of subpixels in the (n-1) -th row of subpixels, subsequent to the (2m+2) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to the (2m+2) -th group of subpixels of the 2M number of groups of subpixels in the (n-1) -th row of subpixels;the (2m-1) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to the (2m) -th group of subpixels of the 2M number of groups of subpixels in the (n) -th row of subpixels, subsequent to the (2m) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to the (2m-1) -th group of subpixels of the 2M number of groups of subpixels in the (n) -th row of subpixels;the (2m+1) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to the (2m+2) -th group of subpixels of the 2M number of groups of subpixels in the n-th row of subpixels, subsequent to the (2m+2) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to the (2m+1) -th group of subpixels of the 2M number of groups of subpixels in the n-th row of subpixels;the (2m-1) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to the (2m+1) -th group of subpixels of the 2M number of groups of subpixels in the (n+1) -th row of subpixels, subsequent to the (2m) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to the (2m+2) -th group of subpixels of the 2M number of groups of subpixels in the (n+1) -th row of subpixels;the (2m+1) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to the (2m-1) -th group of subpixels of the 2M number of groups of subpixels in the (n+1) -th row of subpixels, subsequent to the (2m+2) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to the (2m) -th group of subpixels of the 2M number of groups of subpixels in the (n+1) -th row of subpixels;the (2m-1) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to the (2m+2) -th group of subpixels of the 2M number of groups of subpixels in the (n+2) -th row of subpixels, subsequent to the (2m) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to the (2m+1) -th group of subpixels of the 2M number of groups of subpixels in the (n+2) -th row of subpixels; andthe (2m+1) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to the (2m) -th group of subpixels of the 2M number of groups of subpixels in the (n+2) -th row of subpixels, subsequent to the (2m+2) -th gate line of the 2M number of gate lines is configured to provide gate driving signals to the (2m-1) -th group of subpixels of the 2M number of groups of subpixels in the (n+2) -th row of subpixels.The array substrate of claim 1, wherein a (2m) -th gate line and a (2m-1) -th gate line of the 2M number of gate lines are connected to scan circuits on a same side of the array substrate, m being a positive integer, 1 ≤ m ≤ M; andthe (2m) -th gate line and a (2m+1) -th gate line of the 2M number of gate lines are connected to scan circuits on opposite sides of the array substrate.A display apparatus, comprising the array substrate of any one of claims 1 to 20, and one or more integrated circuits connected to the array substrate.

Images