Bitwise echo cancellation for multibit digital-to-analog converters

Abstract

An apparatus, including: a multibit digital-to-analog converter (DAC) configured to convert a first digital signal into a first analog signal, wherein the first digital signal has a bit width of B bits; an analog-to-digital converter (ADC) configured to generate a second digital signal based on a second analog signal, wherein the second analog signal is based on the first analog signal; a bitwise echo canceller configured to generate a bitwise echo cancellation digital signal based on the first digital signal; and a first digital combiner configured to combine the bitwise echo cancellation digital signal with the second digital signal to generate a third digital signal.

Description

BITWISE ECHO CANCELLATION FOR MULTIBIT DIGITAL-TO-ANALOG CONVERTERSFIELD

[0001] This disclosure relates generally to signal transmission echo cancellation in transceivers, transmitters, or other applications, and in particular, to a bitwise echo cancellation for multibit digital-to-analog converters (DACs) .BACKGROUND

[0002] A multibit digital-to-analog converter (DAC) , as part of a transmitter, may be used to generate a transmit analog signal for transmission to a remote device via a communication medium. A communication medium interface is sometimes employed to provide the transmit analog signal to the communication medium. However, the communication medium interface sometimes causes a portion of the transmit analog signal to leak back into an associated receiver. The leaked transmit signal may interfere with a signal received from the remote device via the communication medium. Often it is desirable to reduce (e.g., cancel) the leaked transmit signal at the receiver so that it does not interfere with the detection and processing of the received signal by the receiver.SUMMARY

[0003] The following presents a simplified summary of one or more implementations in order to provide a basic understanding of such implementations. This summary is not an extensive overview of all contemplated implementations, and is intended to neither identify key or critical elements of all implementations nor delineate the scope of any or all implementations. Its sole purpose is to present some concepts of one or more implementations in a simplified form as a prelude to the more detailed description that is presented later.

[0004] An aspect of the disclosure relates to an apparatus. The apparatus includes: a multibit digital-to-analog converter (DAC) configured to convert a first digital signal into a first analog signal, wherein the first digital signal has a bit width of B bits; an analog-to-digital converter (ADC) configured to convert a second analog signal into a second digital signal, wherein the second analog signal is derived from the first analog signal; a bitwise echo canceller configured to generate a bitwise echo cancellation signal based on the first digital signal; and a first digital combiner configured to combine the bitwise echo cancellation signal with the second digital signal to generate a third digital signal.

[0005] Another aspect of the disclosure relates to an apparatus. The apparatus includes a transmitter digital signal processor (Tx DSP) configured to receive a first digital signal and generate therefrom a second digital signal; a multibit digital-to-analog converter (DAC) configured to convert the second digital signal into a first analog signal, wherein the second digital signal has a width of B bits, where B is an integer; a power amplifier (PA) configured to amplify the first analog signal to generate a second analog signal; a coupler configured to generate a third analog signal being a sampled portion of the second analog signal; an analog-to-digital converter (ADC) configured to generate a third digital signal based on the third analog signal; a bitwise echo canceller configured to generate a bitwise echo cancellation digital signal based on the second digital signal; a first digital combiner configured to combine the bitwise DAC digital signal with the second digital signal to generate a third digital signal; and a digital predistortion circuit configured to generate a predistortion digital signal based the third digital signal, wherein the Tx DSP is configured to pre-distort the first digital signal based on the predistortion digital signal to generate the second digital signal.

[0006] Another aspect of the disclosure relates to a method. The method includes: converting a set of bits of a first digital signal into a set of analog signals, respectively; applying a set of weights to the set of analog signals to generate a set of weighted analog signals, respectively; combine the set of weighted analog signals to generate a first analog signal; converting a second analog signal into a second digital signal, wherein the second analog signal is based on the first analog signal; multiplying a set of two or more bits of the set of bits of the first digital signal with a first set of two more impulse responses to generate a set of two or more bitwise echo cancellation signal components, respectively; combining the set of two or more bitwise echo cancellation signal components to generate a bitwise echo cancellation signal; and combining the bitwise echo cancellation signal with the second digital signal to generate a third digital signal.

[0007] To the accomplishment of the foregoing and related ends, the one or more implementations include the features hereinafter fully described and particularly pointed out in the claims. The following description and the annexed drawings set forth in detail certain illustrative aspects of the one or more implementations. These aspects are indicative, however, of but a few of the various ways in which the principles of various implementations may be employed and the description implementations are intended to include all such aspects and their equivalents.BRIEF DESCRIPTION OF THE DRAWINGS

[0008] FIG. 1 illustrates a block diagram of an example signal communication system in accordance with an aspect of the disclosure.

[0009] FIG. 2 illustrates a block diagram of an example multibit digital-to-analog converter (DAC) in accordance with another aspect of the disclosure.

[0010] FIG. 3 illustrates a block diagram of an example transceiver in accordance with another aspect of the disclosure.

[0011] FIG. 4 illustrates a block diagram of an example bitwise echo canceller in accordance with another aspect of the disclosure.

[0012] FIG. 5 illustrates a block diagram of another example transceiver in accordance with another aspect of the disclosure.

[0013] FIG. 6 illustrates a block diagram of another example transceiver in accordance with another aspect of the disclosure.

[0014] FIG. 7 illustrates a block diagram of an example transmitter in accordance with another aspect of the disclosure.

[0015] FIG. 8 illustrates a block diagram of an example apparatus in accordance with another aspect of the disclosure.

[0016] FIG. 9 illustrates a flow diagram of an example method of compensating a digital signal due to impulse response mismatches in 1-bit DACs of a multibit digital-to-analog converter (DAC) in accordance with another aspect of the disclosure.DETAILED DESCRIPTION

[0017] The detailed description set forth below, in connection with the appended drawings, is intended as a description of various configurations and is not intended to represent the only configurations in which the concepts described herein may be practiced. The detailed description includes specific details for the purpose of providing a thorough understanding of the various concepts. However, it will be apparent to those skilled in the art that these concepts may be practiced without these specific details. In some instances, well-known structures and components are shown in block diagram form in order to avoid obscuring such concepts. The term “substantially” means that the associated parameter may not be exact as indicated but accounts for some variation due to specified tolerances.

[0018] FIG. 1 illustrates a block diagram of an example signal communication system 100 in accordance with an aspect of the disclosure. The signal communication system 100  includes a transceiver (Tx / Rx) 110 coupled to a remote device 180 via a communication medium 190 (e.g., a twisted wire pair, transmission line, etc. ) . The Tx / Rx 110 includes a transmitter digital signal processor (Tx DSP) 120, a multibit (B-bit, where B is an integer) digital-to-analog converter (DAC) 122, an echo canceller 124, a communication medium interface 126 (e.g., sometimes referred to as a hybrid in the context of an Ethernet communication system) , a variable gain amplifier (VGA) 128, an analog-to-digital converter (ADC) 130, a digital signal combiner (e.g., adder or subtractor) 132, and a receiver (Rx) DSP 134.

[0019] The Tx DSP 120 is configured to generate a transmit digital signal x [n] , where n represents the nth decimal value of the transmit digital signal x [n] (e.g., for a bit width B=8, x [1] =20, x

[0023] =134. x [3] =268, etc. ) . As mentioned, the transmit digital signal x [n] has a bit width of B. The B-bit DAC 122 is configured to convert the transmit digital signal x [n] into a transmit analog signal x (t) based on a periodic sampling clock with a period Ts (e.g., x [1] =20→x (t) =20 milli Volts (mV) ) . The transmit analog signal x (t) is provided to the communication medium interface 126. The communication medium interface 126 is configured to provide the transmit analog signal x (t) to the communication medium 190 for transmission to the remote device 180. The communication medium interface 126 is also configured to receive a received analog signal yrx (t) from the remote device 180 via the communication medium 190, and route the received analog signal yrx (t) to an input of the VGA 128.

[0020] Due to non-ideal behavior of the communication medium interface 126, a portion of the transmit analog signal x (t) leaks into the receiver-side of the transceiver 110 (which is referred to herein as an echo analog signal yeh (t) ; and, more specifically, in this example, to the input of the VGA 128) . The VGA 128 is configured to amplify the received analog signal yrx (t) and the echo analog signal yeh (t) . The ADC 130 is configured to convert the received analog signal yrx (t) and the analog echo signal yeh (t) into a received digital signal yrx(n) and an echo digital signal yeh (n) based on the sampling clock Ts.

[0021] The echo canceller 124 is configured to generate an echo cancellation digital signal yec [n] based on the transmit digital signal x [n] . As discussed further herein, the echo canceller 124 may have an impulse response (e.g., transfer function) hec based on (e.g., substantially opposite or approximately similar) to the impulse response heh of the communication medium interface 126 with regard to the transfer of the transmit analog signal x (t) to the echo analog signal yeh (t) . The digital combiner 132 is configured to combine (e.g., add, subtract, etc. ) the echo cancellation digital signal yec [n] to the received digital signal yrx [n]  and the echo digital signal yeh [n] to generate the received digital signal yrx [n] . Combining two or more signals, as used herein, is to perform any mathematical operation involving the two or more signals to generate a resulting signal. That is, the echo cancellation digital signal yec [n] substantially cancels the echo digital signal yeh [n] so that the received digital signal yrx [n] is generated at the output of the digital combiner 132. The Rx DSP 134 is configured to receive and process the received digital signal yrx [n] .

[0022] FIG. 2 illustrates a block diagram of an example multibit (B-bit) digital-to-analog converter (DAC) 200 in accordance with another aspect of the disclosure. The multibit DAC 200 may be an example implementation of the multibit (B-bit) DAC 122 of transceiver 110. The multibit DAC 200 includes a set of 1-bit DACs 210-0 to 210-B-1, a set of multipliers 220-0 to 220-B-1, and an analog combiner 230.

[0023] The set of 1-bit DACs 210-0 to 210-B-1 are configured to receive the least significant bit (LSB) b0 [n] to the most significant bit (MSB) bB-1 [n] of the transmit digital signal x [n] . The set of 1-bit DACs 210-0 to 210-B-1 are configured to convert the bits b0 [n] to bB-1 [n] of the transmit digital signal x [n] into a set of analog signals b0 (t) to bB-1 (t) , respectively. The set of multipliers DACs 220-0 to 220-B-1 are configured to multiply the set of analog signals b0 [n] to bB-1 [n] with a set of binary-weights (20) to (2B-1) to generate a set of binary-weighted analog signals x0 (t) to xB-1 (t) , respectively. The analog combiner 230 is configured to combine (e.g., add) the set of binary-weighted analog signals x0 (t) to xB-1 (t) to generate the transmit analog signal x (t) .

[0024] The accuracy of the conversion of the transmit digital signal x [n] into the transmit analog signal x (t) is based on whether the respective impulse responses (e.g., transfer functions) of the set of 1-bit DACs 210-0 to 210-B-1 are the same. If the impulse responses are the same, then converting the transmit analog signal x (t) back into a digital signal xd [n] would produce the original transmit digital signal x [n] (e.g., xd [n] =x [n] ) . If the impulse responses are not the same (e.g., there are mismatches between the impulse responses of the 1-bit DACs 210-0 to 210-B-1) , then converting the transmit analog signal x (t) back into a digital signal xd [n] would not produce the original transmit digital signal x [n] (e.g., xd [n] ≠x [n] ) .

[0025] Thus, with reference again to FIG. 1, for accurate cancellation of the echo digital signal yeh [n] using the echo cancellation digital signal yec [n] generated by the echo canceller 124, there should not be any mismatch between the respective impulse responses of the set of 1-bit DACs of the B-bit DAC 122. This is because the echo cancellation digital signal yec [n] is based on the transmit digital signal x [n] , but the echo digital signal yeh [n]  is based on the transmit analog signal x (t) . If there are any mismatches between the impulse responses of the set of 1-bid DACs of the B-bit DAC 122, then the transmit analog signal x (t) is not an accurate analog representation of the transmit digital signal x [n] . Accordingly, as the echo cancellation digital signal yec [n] and echo digital signal yeh [n] are based on mismatched signals, error exists in the cancellation of the echo digital signal yeh [n] using the echo cancellation digital signal yec [n] . This produces noise in the received digital signal yrx [n] .

[0026] FIG. 3 illustrates a block diagram of an example transceiver 300 in accordance with another aspect of the disclosure. The transceiver 300 is similar to transceiver 110 including a Tx DSP 320, a multibit (B-bit) DAC 322, an echo canceller 324, a communication medium interface 326, a VGA 328, an ADC 330, a first digital combiner (e.g., adder or subtractor) 332, and a Rx DSP 334 in a similar arrangement as the corresponding components in transceiver 110. The transceiver 300 differs from transceiver 110 in that transceiver 300 further includes a bitwise echo canceller 336 and a second digital combiner (e.g., adder or subtractor) 338.

[0027] The bitwise echo canceller 336 is configured to generate a bitwise echo cancellation digital signal ybw [n] based on two or more (or all) of the B significant bits of the transmit digital signal x [n] . The bitwise echo canceller 336 generates the bitwise echo cancellation digital signal ybw [n] to compensate for mismatches between impulse responses of the set of 1-bit DACs of the B-bit DAC 322. If there are mismatches between the impulse responses of the set of 1-bit DACs of the B-bit DAC 322, an echo error digital signal yehe [n] exists at the output of the first digital combiner 332.

[0028] To address the echo error digital signal yehe [n] , the bitwise echo canceller 336 multiplies a set of selected significant bits (e.g., b0 [n] to bj [n] , where j can be any integer from 1 to B-1) of the transmit digital signal x [n] with a set of impulse responses (e.g., hec0 to hecj) to generate a set of bitwise echo cancellation components y0 [n] to yj [n] , respectively. The bitwise echo canceller 336 then adds the set of bitwise echo cancellation components y0 [n] to yj [n] to generate the bitwise echo cancellation digital signal ybw [n] . A training algorithm, such as a least mean square (LMS) , may be used to generate the set of impulse responses so as to substantially minimize the error echo digital signal yehe [n] . The bitwise echo canceller 336 need not use every significant bit of the transmit digital signal (e.g., j need not be equal to B, but could be equal to B) to generate the bitwise echo cancellation digital signal ybw [n] .

[0029] The impulses responses hec0 to hecj of the bitwise echo canceller 336 are related (e.g., substantially equal and opposite) to the impulse responses h0 to hj of the set of 1-bit DACs B-1 of the B-bit DAC 322. In this manner, the echo cancellation digital signal ybw [n] is substantially equal and opposite to the error echo digital signal yehe [n] to substantially reduce or cancel the error in the received digital signal yrx [n] when the echo cancellation digital signal ybw [n] is combined with (e.g., added to) the error echo digital signal yehe [n] by the second digital combiner 338. Although, in this example, the selected bits and impulse responses are from the least significant bit 0 in consecutive order to a more significant bit j with a step size of one (1) significant bit, it shall be understood that the selected significant bits for the bitwise echo canceller 336 need not be consecutive significant bits, but could be other arrangement, e.g., such as significant bits 1, 3, 4, and 7 of an 8-bit DAC 322 that may be used by the bitwise echo canceller 336 to generate the bitwise echo cancellation digital signal ybw [n] .

[0030] FIG. 4 illustrates a block diagram of example bitwise echo canceller 400 in accordance with another aspect of the disclosure. The bitwise echo canceller 400 may be an example implementation of the bitwise echo canceller 336 of transceiver 300, or other bitwise echo cancellers described herein.

[0031] In particular, the bitwise echo canceller 400 includes a bit separator 410, a set of impulse response multipliers 420-0 to 420-j, and a digital combiner (e.g., adder) 430. In this example, the bit separator 410 has selected bits bit0 [n] to bitj [n] of the B-bit width transmit digital signal x [n] . The set of impulse response multipliers 420-0 to 420-j are configured to multiply the selected bits bit0 [n] to bitj [n] with impulse responses hec0 to hecj to generate a set of bitwise echo cancellation components y0 [n] to yj [n] , respectively. The digital combiner (e.g., adder) 430 is configured to combine (e.g., add) the set of bitwise echo cancellation components y0 [n] to yj [n] to generate the bitwise echo cancellation digital signal ybw [n] . In this example, the impulse responses hec0 to hecj of the bitwise echo canceller 400 may be substantially opposite (e.g., generally related) to the impulse responses h0 to hj of the corresponding 1-bit DACs of the B-bit DAC 322, respectively. As previously discussed, the j may be as high as B, the bit width of the transmit digital signal x [n] .

[0032] FIG. 5 illustrates a block diagram of another example transceiver 500 in accordance with another aspect of the disclosure. The transceiver 500 is similar to that of transceiver 300 including similar components as indicated by the same reference numbers but with a “5” as their most significant digit as opposed to a “3” . The transceiver 500 differs from  transceiver 300 in that it does not include the echo canceller 324 and the first digital combiner 332. Instead, the bitwise echo canceller 336 takes into account both the mismatches between impulse responses of the 1-bit DACs of the B-bit DAC 522 as well as the impulse response associated with the communication medium interface 526 producing echo analog signal yeh (t) based on the transmit analog signal x (t) .

[0033] That is, with reference again to bitwise echo canceller 400, the set of impulse responses hec0 to hecj may be a combination (e.g., convolving) of the set of impulse responses h0 to hj (where j can be any integer from 1 to B-1) of the set of 1-bit DACs of the B-bit DAC 522 and the impulse response hec of the communication medium interface 126 associated with the echo analog signal yeh (t) . Thus, with reference again to the bitwise echo canceller 400, the set of impulse responses hec0 to hecj are replaced with a set of impulse responses hec0*heh to hecj*heh, respectively. Accordingly, the bitwise echo cancellation digital signal ybw [n] of the bitwise echo canceller 536 may be given by the following relationship:

[0034] The digital combiner (e.g., adder) 538 is configured to add the digital echo cancellation digital signal ybw [n] to the sum of the received digital signal yrx [n] and the echo digital signal yeh [n] to generate the received digital signal yrx [n] for processing by the Rx DSP 534. In other words, the echo cancellation digital signal ybw [n] should be substantially equal and opposite to the echo digital signal yeh [n] so they substantially cancel; resulting in the digital combiner 538 outputting the received digital signal yrx [n] .

[0035] FIG. 6 illustrates a block diagram of another example transceiver 600 in accordance with another aspect of the disclosure. The transceiver 600 may be an example variant of transceiver 300 previously discussed; and includes many same / similar components as indicated by the same reference numbers but with a “6” as its most significant digital instead of a “3” as in transceiver 300.

[0036] In particular, the transceiver 600 includes one or more analog echo cancellers 624 configured to receive the transmit digital signal x [n] , and generate therefrom an echo cancellation analog signal yec (t) . The transceiver 300 further includes an analog combiner (e.g., adder) configured to add the echo cancellation analog signal yec (t) with the received analog signal yrx (t) and the echo analog signal yeh (t) to generate a received analog signal  yrxe (t) that may have error or noise due to the echo analog signal yeh (t) . The analog combiner 638 substantially removes the echo analog signal yeh (t) , but not completely due to mismatches between the impulse responses of the set of 1-bit DACs of the B-bit DAC 622.

[0037] The VGA 628 is configured to amplify the noisy received analog signal yrxe (t) , and the ADC 630 is configured to convert the noisy received analog signal yrxe (t) into a noisy received digital signal yrxe [n] . The second digital combiner 638 is configured to combine (e.g., sum or subtract) a bitwise echo cancellation digital signal ybw [n] with the noisy received digital signal yrxe [n] to generate the received digital signal yrx [n] for processing by the Rx DSP 634. The bitwise echo canceller 636 is similar to that of bitwise echo canceller 336 in that it is configured to generate an echo cancellation digital signal ybw [n] so that the digital combiner (e.g., adder) 638 is able to substantially cancel out the error echo digital signal yehe [n] to produce the received digital signal yrx [n] with substantially no error for processing by the Rx DSP 634.

[0038] FIG. 7 illustrates a block diagram of an example transmitter 700 in accordance with another aspect of the disclosure. The transmitter 700 may be implemented to generate a radio frequency (RF) signal for wireless transmission to one or more remote devices via an antenna (e.g., an antenna array) . Further, the transmitter 700 includes a digital predistortion to control the spectrum of an output signal generated by the transmitter 700.

[0039] In particular, the transmitter 700 includes a transmitter digital signal processor (Tx DSP) 710 configured to generate a transmit digital signal x [n] based on an input digital signal xi [n] , where n represents the nth decimal value of the digital transmit signal x [n] , and each decimal value has a bit width of B bits. The transmitter 700 further includes a multibit (B-bit) digital-to-analog converter (DAC) 715 configured to convert the digital transmit signal x [n] into an transmit analog signal x (t) . Additionally, the transmitter 700 includes a power amplifier (PA) 720 (e.g., including any intervening one or more driver amplifiers) configured to amplify the transmit analog signal x (t) to generate an amplified transmit analog signal xa (t) .

[0040] The transmitter 700 further includes a directional coupler 725 configured to sample a portion of the amplified transmit analog signal xa (t) to generate a sample transmit analog signal xs (t) for the purposes of performing digital predistortion so as to ultimately reduce the spectrum of the amplified transmit analog signal xa (t) for spectrum mask purposes, channel separation, and / or other purposes. The sample transmit analog signal xs (t) may be considered the echo analog signal as previously discussed. The transmitter 700 further  includes an analog-to-digital converter (ADC) 730 configured to convert sampled transmit analog signal xs (t) into a sampled transmit digital signal xse [n] .

[0041] The transmitter 700 also includes a bitwise echo canceller 740 configured to receive the transmit digital signal x [n] and generate therefrom an echo cancellation digital signal xbw [n] . The echo cancellation digital signal xbw [n] is configured to compensate for mismatches between impulse responses in a set of 1-bit DACs in the B-bit DAC 715. As the sampled digital transmit signal xse [n] derives from the transmit analog signal x (t) , the sampled transmit digital signal xse [n] inherits error due to the mismatches between the impulse responses in the set of -bit DACs in the B-bit DAC 715. Accordingly, the digital combiner (e.g., adder) 715 adds the echo cancellation digital signal xbw [n] to the sampled transmit digital signal xse [n] so as to substantially remove the error; thereby, generating a reduced-error sampled transmit digital signal xs [n] .

[0042] The transmitter 700 further includes a digital predistortion circuit 750 configured to generate a predistortion digital signal xpd [n] based on the reduced-error sampled transmit digital signal xs [n] . The predistortion digital signal xpd [n] is provided to the Tx DSP 710. The Tx DSP 710 pre-distorts the input digital signal xi [n] based on the predistortion signal xpd [n] to generate the transmit digital signal x [n] . The pre-distorted transmit digital signal x [n] reduces the spectral emissions of the amplified transmit analog signal xa (t) compared to if the transmit digital signal x [n] were not pre-distorted.

[0043] FIG. 8 illustrates a block diagram of another example apparatus 800 (e.g., a transceiver, transmitter, or receiver) in accordance with another aspect of the disclosure. The apparatus 800 includes a multibit digital-to-analog converter (DAC) 810 configured to convert a first digital signal x1 [n] into a first analog signal x1 (t) , wherein the first digital signal x1 [n] has a bit width of B bits. The apparatus 800 further includes an analog-to-digital converter (ADC) 830 configured to generate a second digital signal x2 [n] based on a second analog signal x2 (t) , wherein the second analog signal x2 (t) is based on the first analog signal x1 (t) . The apparatus 800 further includes a bitwise echo canceller 820 configured to generate a bitwise echo cancellation digital signal ybw [n] based on the first digital signal x1 [n] . Additionally, the apparatus 800 includes a first digital combiner 840 configured to combine the bitwise echo cancellation digital signal ybw [n] with the second digital signal x2 [n] to generate a third digital signal x3 [n] with reduced noise associated with mismatches between 1-bit DACs of the multi-bit DAC 810.

[0044] FIG. 9 illustrates a flow diagram of an example method 900 of compensating a digital signal derived from an analog signal generated by an error-prone multibit digital-to- analog converter (DAC) in accordance with another aspect of the disclosure. The method 900 includes converting a set of bits of a first digital signal into a set of analog signals, respectively (block 910) . Examples of means for converting a set of bits of a first digital signal into a set of analog signals include the set of 1-bit DACs 210-0 to 210-B-1 respectively.

[0045] The method 900 further includes applying a set of weights to the set of analog signals to generate a set of weighted analog signals, respectively (block 920) . Examples of means for applying a set of weights to the set of analog signals to generate a set of weighted analog signals include the set of multipliers 220-0 to 220-B-1, respectively. Additionally, the method 900 includes combining the set of weighted analog signals to generate a first analog signal (block 930) . An example of means for combining the set of weighted analog signals to generate a first analog signal include the analog combiner 230. The method 900 further includes converting a second analog signal into a second digital signal, wherein the second analog signal is based on the first analog signal (block 940) . Examples of means for converting a second analog signal into a second digital signal, wherein the second analog signal is based on the first analog signal include any of the ADCs 330, 530, 630, 730, and 830.

[0046] Additionally, the method 900 includes multiplying a set of two or more bits of the set of bits of the first digital signal with a first set of two or more impulse responses to generate a set of two or more bitwise echo cancellation signal components, respectively (block 950) . Examples of means for multiplying a set of two or more bits of the set of bits of the first digital signal with a first set of two or more impulse responses to generate a set of two or more bitwise echo cancellation signal components, respectively, include the set of impulse response multipliers 420-0 to 420-j. The method 900 also includes combining the set of two or more bitwise echo cancellation signal components to generate a bitwise echo cancellation digital signal (block 960) . An example of means for combining the set of two or more bitwise echo cancellation signal components to generate a bitwise echo cancellation signal include digital combiner 430. Further, the method 900 includes combining the bitwise echo cancellation digital signal with the second digital signal to generate a third digital signal (block 970) . Examples of means for combining the bitwise echo cancellation digital signal with the second digital signal to generate a third digital signal include any of the digital combiners 338, 538, 638, 745, and 840.

[0047] The following provides an overview of aspects of the present disclosure:

[0048] Aspect 1: An apparatus, comprising: a multibit digital-to-analog converter (DAC) configured to convert a first digital signal into a first analog signal, wherein the first digital signal has a bit width of B bits; an analog-to-digital converter (ADC) configured to generate a second digital signal based on a second analog signal, wherein the second analog signal is based on the first analog signal; a bitwise echo canceller configured to generate a bitwise echo cancellation digital signal based on the first digital signal; and a first digital combiner configured to combine the bitwise echo cancellation digital signal with the second digital signal to generate a third digital signal.

[0049] Aspect 2: The apparatus of aspect 1, wherein the bitwise echo canceller comprises: a bit separator configured to separate a set of two or more bits of the B bits of the first digital signal; a set of two or more multipliers configured to multiply the set of two or more bits with a first set of two or more impulse responses to generate a set of two or more bitwise echo cancellation signal components, respectively; and a second digital combiner configured to combine the set of two or more bitwise echo cancellation signal components to generate the bitwise echo cancellation digital signal.

[0050] Aspect 3: The apparatus of aspect 2, wherein the multibit DAC comprises: a set of 1-bit DACs configured to convert the B bits of the first digital signal into a set of analog signals, respectively; a set of multipliers configured to multiply the set of analog signals with a set of weights to generate a set of weighted analog signals, respectively; and a first analog combiner configured to combine the set of weighted analog signals to generate the first analog signal.

[0051] Aspect 4: The apparatus of aspect 3, wherein the first set of two or more impulse responses are related to a second set of two or more impulse responses of two or more of the set of 1-bit DACs that convert the set of two or more bits into corresponding two or more analog signals of the set of analog signals, respectively.

[0052] Aspect 5: The apparatus of aspect 4, further comprising a communication medium interface configured to: provide the first analog signal to a communication medium; and receive a third analog signal from the communication medium, wherein the second analog signal is based on a portion of the first analog signal and the third analog signal.

[0053] Aspect 6: The apparatus of aspect 5, wherein the first set of two or more impulse responses each includes an impulse response related to generating the portion of the first analog signal based on the first analog signal by the communication medium interface.

[0054] Aspect 7: The apparatus of aspect 5 or 6, further comprising a variable gain amplifier (VGA) configured to amplify the portion of the first analog signal and the third analog signal to generate the second analog signal.

[0055] Aspect 8: The apparatus of any one of aspects 1-7, further comprising: a communication medium interface configured to: provide the first analog signal to a communication medium; and receive a third analog signal from the communication medium, wherein the second analog signal is based on a portion of the first analog signal and the third analog signal, wherein the ADC is configured to convert the second analog signal into a fourth digital signal; an echo canceller configured to generate an echo cancellation digital signal based on the first digital signal and an impulse response related to generating the portion of the first analog signal based on the first analog signal by the communication medium interface; and a second digital combiner configured to combine the echo cancellation digital signal with the fourth digital signal to generate the second digital signal.

[0056] Aspect 9: The apparatus of any one of aspects 1-8, further comprising: a communication medium interface configured to: provide the first analog signal to a communication medium; and receive a third analog signal from the communication medium, wherein the second analog signal is based on a portion of the first analog signal and the third analog signal; an echo canceller configured to generate an echo cancellation analog signal based on the first digital signal and an impulse response related to generating the portion of the first analog signal based on the first analog signal by the communication medium interface; and an analog combiner configured to combine the echo cancellation analog signal with the second analog signal to generate a third analog signal, wherein the ADC is configured to convert the third analog signal into the second digital signal.

[0057] Aspect 10: The apparatus of any one of aspects 1-9, further comprising a transmitter digital signal processor (Tx DSP) configured to generate the first digital signal.

[0058] Aspect 11: The apparatus of any one of aspects 1-10, further comprising a receiver digital signal processor (Rx DSP) configured to receive and process the third digital signal.

[0059] Aspect 12: An apparatus, comprising: a transmitter digital signal processor (Tx DSP) configured to receive a first digital signal and generate therefrom a second digital signal; a multibit digital-to-analog converter (DAC) configured to convert the second digital signal into a first analog signal, wherein the second digital signal has a bit width of B bits; a power amplifier (PA) configured to amplify the first analog signal to generate a second analog signal; a coupler configured to generate a third analog signal being a sampled portion of the second analog signal; an analog-to-digital converter (ADC) configured to  generate a third digital signal based on the third analog signal; a bitwise echo canceller configured to generate a bitwise echo cancellation digital signal based on the second digital signal; a first digital combiner configured to combine the bitwise echo cancellation digital signal with the second digital signal to generate a third digital signal; and a digital predistortion circuit configured to generate a predistortion digital signal based the third digital signal, wherein the Tx DSP is configured to pre-distort the first digital signal based on the predistortion digital signal to generate the second digital signal.

[0060] Aspect 13: The apparatus of aspect 12, wherein the bitwise echo canceller comprises: a bit separator configured to separate a set of two or more bits of the B bits of the second digital signal; a set of two or more multipliers configured to multiply the set of two or more bits with a first set of two or more impulse responses to generate a set of two or more bitwise echo cancellation signal components, respectively; and a second digital combiner configured to combine the set of two or more bitwise echo cancellation signal components to generate the bitwise echo cancellation signal.

[0061] Aspect 14: The apparatus of aspect 13, wherein the multibit DAC comprises: a set of 1-bit DACs configured to convert the B bits of the second digital signal into a set of analog signals, respectively; a set of multipliers configured to multiply the set of analog signals with a set of weights to generate a set of weighted analog signals, respectively; and an analog combiner configured to combine the set of weighted analog signals to generate the first analog signal.

[0062] Aspect 15: The apparatus of aspect 14, wherein the first set of two or more impulse responses are related to a second set of two or more impulse responses of two or more of the set of 1-bit DACs that convert the set of two or more bits into corresponding two or more analog signals of the set of analog signals, respectively.

[0063] Aspect 16: A method, comprising: converting a set of bits of a first digital signal into a set of analog signals, respectively; applying a set of weights to the set of analog signals to generate a set of weighted analog signals, respectively; combining the set of weighted analog signals to generate a first analog signal; converting a second analog signal into a second digital signal, wherein the second analog signal is based on the first analog signal; multiplying a set of two or more bits of the set of bits of the first digital signal with a first set of two more impulse responses to generate a set of two or more bitwise echo cancellation signal components, respectively; combining the set of two or more bitwise echo cancellation signal components to generate a bitwise echo cancellation signal; and  combining the bitwise echo cancellation signal with the second digital signal to generate a third digital signal.

[0064] Aspect 17: The method of aspect 16, wherein the first set of two or more impulse responses are related to a second set of two or more impulse responses associated with converting the two or more bits of the first digital signal into the two or more analog signals of the set of analog signals, respectively.

[0065] Aspect 18: The method of aspect 17, further comprising: providing the first analog signal to a communication medium, wherein the second analog signal is based on a portion of the first analog signal.

[0066] Aspect 19: The method of aspect 18, wherein the first set of two or more impulse responses each includes an impulse response related to the generation of the second analog signal based on the portion of the first analog signal.

[0067] Aspect 20: The method of aspect 18, further comprising: generating an echo cancellation signal based on the first digital signal and an impulse response related to the generation of the second analog signal based on the portion of the first analog signal; and combining the echo cancellation signal with the second analog signal or a digital version of the second analog signal, wherein the second digital signal is based on said combination.

[0068] The previous description of the disclosure is provided to enable any person skilled in the art to make or use the disclosure. Various modifications to the disclosure will be readily apparent to those skilled in the art, and the generic principles defined herein may be applied to other variations without departing from the spirit or scope of the disclosure. Thus, the disclosure is not intended to be limited to the examples described herein but is to be accorded the widest scope consistent with the principles and novel features disclosed herein.

Claims

1.An apparatus, comprising:a multibit digital-to-analog converter (DAC) configured to convert a first digital signal into a first analog signal, wherein the first digital signal has a bit width of B bits;an analog-to-digital converter (ADC) configured to generate a second digital signal based on a second analog signal, wherein the second analog signal is based on the first analog signal;a bitwise echo canceller configured to generate a bitwise echo cancellation digital signal based on the first digital signal; anda first digital combiner configured to combine the bitwise echo cancellation digital signal with the second digital signal to generate a third digital signal.2.The apparatus of claim 1, wherein the bitwise echo canceller comprises:a bit separator configured to separate a set of two or more bits of the B bits of the first digital signal;a set of two or more multipliers configured to multiply the set of two or more bits with a first set of two or more impulse responses to generate a set of two or more bitwise echo cancellation signal components, respectively; anda second digital combiner configured to combine the set of two or more bitwise echo cancellation signal components to generate the bitwise echo cancellation digital signal.3.The apparatus of claim 2, wherein the multibit DAC comprises:a set of 1-bit DACs configured to convert the B bits of the first digital signal into a set of analog signals, respectively;a set of multipliers configured to multiply the set of analog signals with a set of weights to generate a set of weighted analog signals, respectively; anda first analog combiner configured to combine the set of weighted analog signals to generate the first analog signal.4.The apparatus of claim 3, wherein the first set of two or more impulse responses are related to a second set of two or more impulse responses of two or more of  the set of 1-bit DACs that convert the set of two or more bits into corresponding two or more analog signals of the set of analog signals, respectively.5.The apparatus of claim 4, further comprising a communication medium interface configured to:provide the first analog signal to a communication medium; andreceive a third analog signal from the communication medium, wherein the second analog signal is based on a portion of the first analog signal and the third analog signal.6.The apparatus of claim 5, wherein the first set of two or more impulse responses each includes an impulse response related to generating the portion of the first analog signal based on the first analog signal by the communication medium interface.7.The apparatus of claim 5, further comprising a variable gain amplifier (VGA) configured to amplify the portion of the first analog signal and the third analog signal to generate the second analog signal.8.The apparatus of claim 1, further comprising:a communication medium interface configured to:provide the first analog signal to a communication medium; andreceive a third analog signal from the communication medium, wherein the second analog signal is based on a portion of the first analog signal and the third analog signal, wherein the ADC is configured to convert the second analog signal into a fourth digital signal;an echo canceller configured to generate an echo cancellation digital signal based on the first digital signal and an impulse response related to generating the portion of the first analog signal based on the first analog signal by the communication medium interface; anda second digital combiner configured to combine the echo cancellation digital signal with the fourth digital signal to generate the second digital signal.9.The apparatus of claim 1, further comprising:a communication medium interface configured to:provide the first analog signal to a communication medium; andreceive a third analog signal from the communication medium, wherein the second analog signal is based on a portion of the first analog signal and the third analog signal;an echo canceller configured to generate an echo cancellation analog signal based on the first digital signal and an impulse response related to generating the portion of the first analog signal based on the first analog signal by the communication medium interface; andan analog combiner configured to combine the echo cancellation analog signal with the second analog signal to generate a third analog signal, wherein the ADC is configured to convert the third analog signal into the second digital signal.10.The apparatus of claim 1, further comprising a transmitter digital signal processor (Tx DSP) configured to generate the first digital signal.11.The apparatus of claim 1, further comprising a receiver digital signal processor (Rx DSP) configured to receive and process the third digital signal.12.An apparatus, comprising:a transmitter digital signal processor (Tx DSP) configured to receive a first digital signal and generate therefrom a second digital signal;a multibit digital-to-analog converter (DAC) configured to convert the second digital signal into a first analog signal, wherein the second digital signal has a bit width of B bits;a power amplifier (PA) configured to amplify the first analog signal to generate a second analog signal;a coupler configured to generate a third analog signal being a sampled portion of the second analog signal;an analog-to-digital converter (ADC) configured to generate a third digital signal based on the third analog signal;a bitwise echo canceller configured to generate a bitwise echo cancellation digital signal based on the second digital signal;a first digital combiner configured to combine the bitwise echo cancellation digital signal with the second digital signal to generate a third digital signal; anda digital predistortion circuit configured to generate a predistortion digital signal based the third digital signal, wherein the Tx DSP is configured to pre-distort the first digital signal based on the predistortion digital signal to generate the second digital signal.13.The apparatus of claim 12, wherein the bitwise echo canceller comprises:a bit separator configured to separate a set of two or more bits of the B bits of the second digital signal;a set of two or more multipliers configured to multiply the set of two or more bits with a first set of two or more impulse responses to generate a set of two or more bitwise echo cancellation signal components, respectively; anda second digital combiner configured to combine the set of two or more bitwise echo cancellation signal components to generate the bitwise echo cancellation signal.14.The apparatus of claim 13, wherein the multibit DAC comprises:a set of 1-bit DACs configured to convert the B bits of the second digital signal into a set of analog signals, respectively;a set of multipliers configured to multiply the set of analog signals with a set of weights to generate a set of weighted analog signals, respectively; andan analog combiner configured to combine the set of weighted analog signals to generate the first analog signal.15.The apparatus of claim 14, wherein the first set of two or more impulse responses are related to a second set of two or more impulse responses of two or more of the set of 1-bit DACs that convert the set of two or more bits into corresponding two or more analog signals of the set of analog signals, respectively.16.A method, comprising:converting a set of bits of a first digital signal into a set of analog signals, respectively;applying a set of weights to the set of analog signals to generate a set of weighted analog signals, respectively;combining the set of weighted analog signals to generate a first analog signal;converting a second analog signal into a second digital signal, wherein the second analog signal is based on the first analog signal;multiplying a set of two or more bits of the set of bits of the first digital signal with a first set of two or more impulse responses to generate a set of two or more bitwise echo cancellation signal components, respectively;combining the set of two or more bitwise echo cancellation signal components to generate a bitwise echo cancellation signal; andcombining the bitwise echo cancellation signal with the second digital signal to generate a third digital signal.17.The method of claim 16, wherein the first set of two or more impulse responses are related to a second set of two or more impulse responses associated with converting the two or more bits of the first digital signal into the two or more analog signals of the set of analog signals, respectively.18.The method of claim 17, further comprising: providing the first analog signal to a communication medium, wherein the second analog signal is based on a portion of the first analog signal.19.The method of claim 18, wherein the first set of two or more impulse responses each includes an impulse response related to the generation of the second analog signal based on the portion of the first analog signal.20.The method of claim 18, further comprising:generating an echo cancellation signal based on the first digital signal and an impulse response related to the generation of the second analog signal based on the portion of the first analog signal; andcombining the echo cancellation signal with the second analog signal or a digital version of the second analog signal, wherein the second digital signal is based on said combination.

Images