Display device and method for driving display panel therein

Abstract

A display device is provided, which includes a cholesteric liquid-crystal display panel and an active-matrix driver circuit. The cholesteric liquid-crystal display panel includes a plurality of scanning lines extending in a first direction, a plurality of data lines extending in a second direction perpendicular to the first direction, and a plurality of pixel circuits disposed at intersections between the scanning lines and the data lines. The active-matrix driver circuit is configured to sequentially activate each scanning line to perform an image updating procedure which includes a reset phase and a selection phase following the reset phase. During the reset phase of a first scanning line of the scanning lines, the active-matrix driver circuit is configured to activate the pixel circuits on a second scanning line of the scanning lines, which is subsequent to the first scanning line, to enter the reset phase of the second scanning line.

Description

DISPLAY DEVICE AND METHOD FOR DRIVING DISPLAY PANEL THEREINTECHNICAL FIELD

[0001] The present disclosure relates to display devices, and, in particular, to an electronic device and a method for driving a display panel therein.DESCRIPTION OF THE RELATED ART

[0002] A cholesteric liquid crystal (ChLC) display exhibits bi-stable characteristics, allowing it to conserve power by maintaining the display or information without the need for a continuous electric field. ChLC technology can be utilized in various applications, including temperature display boards, e-books, e-paper, and electronic whiteboards.SUMMARY

[0003] Accordingly, a display device and a method for driving a display panel therein are provided.

[0004] An aspect of the present disclosure provides a display device which includes a cholesteric liquid-crystal display panel and an active-matrix driver circuit. The cholesteric liquid-crystal display panel includes a plurality of scanning lines extending in a first direction, a plurality of data lines extending in a second direction perpendicular to the first direction, and a plurality of pixel circuits disposed at intersections between the scanning lines and the data lines. The active-matrix driver circuit is configured to sequentially activate each scanning line to perform an image updating procedure which includes a reset phase and a selection phase following the reset phase. During the reset phase of a first scanning line of the scanning lines, the active-matrix driver circuit is configured to activate the pixel circuits on a second scanning  line of the scanning lines, which is subsequent to the first scanning line, to enter the reset phase of the second scanning line.

[0005] Another aspect of the present disclosure provides a method for driving a cholesteric liquid crystal display device, which includes a display panel and an active-matrix driver circuit. The display panel includes a plurality of scanning lines, a plurality of data lines, and a plurality of pixel circuits disposed at intersections between the scanning lines and the data lines. The method includes the following steps: utilizing the active-matrix driver circuit to sequentially activate each scanning line to perform an image updating procedure which includes a reset phase and a selection phase following the reset phase. During the reset phase of a first scanning line of the scanning lines, the active-matrix driver circuit activates pixel circuits on a second scanning line, which is subsequent to the first scanning line, to enter the reset phase of the second scanning line.BRIEF DESCRIPTION OF THE DRAWINGS

[0006] Aspects of the present disclosure are best understood from the following detailed description when read with the accompanying figures. It is noted that in accordance with the standard practice in the industry, various features are not drawn to scale. In fact, the dimensions of the various features may be arbitrarily increased or reduced for clarity of discussion.

[0007] FIG. 1 is a block diagram of an electronic device in accordance with an embodiment of the present disclosure.

[0008] FIG. 2A is a diagram of the display device in accordance with the embodiment of FIG. 1.

[0009] FIG. 2B is a schematic diagram of a pixel circuit in accordance with the embodiment of FIG. 2A.

[0010] FIG. 3 is a waveform diagram of the scanning procedure of two adjacent scanning lines in accordance with some embodiments of the present disclosure.

[0011] FIG. 4 is a waveform diagram of the scanning procedure of two adjacent scanning lines in accordance with still some embodiments of the present disclosure.

[0012] FIG. 5 is a waveform diagram of the scanning procedure of two adjacent scanning lines in accordance with still some embodiments of the present disclosure.

[0013] FIGs. 6A-6B are diagrams illustrating different dot inversion patterns in accordance with some embodiments of the present disclosure.

[0014] FIGs. 7A-7B are diagrams illustrating different line inversion patterns in accordance with some embodiments of the present disclosure.

[0015] FIGs. 8A-8B are diagrams illustrating different frame inversion patterns in accordance with some embodiments of the present disclosure.

[0016] FIG. 9 is a flowchart of a method for driving a cholesteric liquid crystal display device in accordance with some embodiments of the present disclosure.

[0017] FIG. 10 is a waveform diagram of the scanning procedure of two adjacent scanning lines in accordance with still some embodiments of the present disclosure.

[0018] FIG. 11 is a waveform diagram of the scanning procedure of two adjacent scanning lines in accordance with still some embodiments of the present disclosure.DETAILED DESCRIPTION

[0019] The following disclosure provides many different embodiments, or examples, for implementing different features of the provided subject matter. Specific examples of operations, components, and arrangements are described below to simplify the present disclosure. These are, of course, merely examples and are not intended to be limiting. For example, a first operation performed before or after a second operation in the description may include  embodiments in which the first and second operations are performed together, and may also include embodiments in which additional operations may be performed between the first and second operations. For example, the formation of a first feature over, on or in a second feature in the description that follows may include embodiments in which the first and second features are formed in direct contact, and may also include embodiments in which additional features may be formed between the first and second features, such that the first and second features may not be in direct contact. In addition, the present disclosure may repeat reference numerals and / or letters in the various examples. This repetition is for the purpose of simplicity and clarity and does not in itself dictate a relationship between the various embodiments and / or configurations discussed.

[0020] Time relative terms, such as "prior to, " "before, " "posterior to, " "after" and the like, may be used herein for ease of description to describe the relationship of one operation or feature to another operation (s) or feature (s) as illustrated in the figures. Such time relative terms are intended to encompass different sequences of the operations depicted in the figures. Further, spatially relative terms, such as "beneath, " "below, " "lower, " "above, " "upper" and the like, may be used herein for ease of description to describe the relationship of one element or feature to another element (s) or feature (s) as illustrated in the figures. Such spatially relative terms are intended to encompass different orientations of the device in use or operation in addition to the orientation depicted in the figures. The apparatus may be otherwise oriented (rotated 90 degrees or at other orientations) and the spatially relative descriptors used herein may likewise be interpreted accordingly. Relative terms for connections, such as "connect, " "connected, " "connection, " "couple, " "coupled, " "in communication, " and the like, may be used herein for ease of description to describe an operational connection, coupling, or linking one between two elements or features. The relative terms for connections are intended to encompass different  connections, couplings, or links of the devices or components. The devices or components may be directly or indirectly connected, coupled, or linked to one another through, for example, another set of components. The devices or components may be connected, coupled, or linked with each other by wire and / or wirelessly.

[0021] As used herein, the singular terms "a, " "an, " and "the" may include plural referents unless the context clearly indicates otherwise. For example, reference to a device may include multiple devices unless the context clearly indicates otherwise. The terms "comprising" and "including" may indicate the existences of the described features, integers, steps, operations, elements, and / or components, but may not exclude the existence of combinations of one or more of the features, integers, steps, operations, elements, and / or components. The term "and / or" may include any or all combinations of one or more listed items.

[0022] Additionally, amounts, ratios, and other numerical values are sometimes presented herein in a range format. It is to be understood that such range format is used for convenience and brevity and should be understood flexibly to include numerical values explicitly specified as limits of a range, but also to include all individual numerical values or sub-ranges encompassed within that range as if each numerical value and sub-range is explicitly specified.

[0023] The nature and use of the embodiments are discussed in detail as follows. It should be appreciated, however, that the present disclosure provides many applicable inventive concepts that can be embodied in a wide variety of specific contexts. The specific embodiments discussed are merely illustrative of specific ways to embody and use the disclosure, without limiting the scope thereof.

[0024] FIG. 1 is a block diagram of an electronic device in accordance with an embodiment of the present disclosure.

[0025] In some embodiments, the electronic device 1 may be an E-book, and E-paper, an electronic whiteboard, a temperature display board, etc., but the present disclosure is not limited thereto. As depicted in FIG. 1, the electronic device 1 may include a processor 10 and a display device 20 electrically connected to each other through bus 11. The processor 10 may be a central processing unit (CPU) , a digital signal processor (DSP) , an image signal processor (ISP) , a microprocessor, a microcontroller unit (MCU) , or any other equivalent circuit, but the present disclosure is not limited thereto. The display device 20 may be cholesteric liquid crystal (ChLC) display device.

[0026] In some embodiments, the display device 20 may include a driving circuit 21 and a display panel 22. The display panel 22 may be an active-matrix ChLC display panel which includes multiple ChLC layers for red, green, and blue pixel arrays. Additionally, the driving circuit 21 may be configured to drive the pixel arrays within the display panel 22.

[0027] FIG. 2A is a diagram of the display device in accordance with the embodiment of FIG. 1. FIG. 2B is a schematic diagram of a pixel circuit in accordance with the embodiment of FIG. 2A.

[0028] In some embodiments, the display panel 22 may include a plurality of display units 22B, 22G, and 22R, a gate driver 221, and a source driver 222, as depicted in FIG. 2A. Additionally, the display units 22B, 22G, and 22R can be stacked to form the display panel, with the display units 22B, 22G, and 22R being the topmost, middle, and bottom display units, respectively, as shown in FIG. 2B. The display units 22B, 22G, and 22R may include pixels that display blue, green, and red colors, respectively, allowing the display panel 22 to render a screen 30 (e.g., a color display screen) . The display unit 22B may include scanning lines (e.g., gate lines) SL1 to SLN (e.g., N electrodes along the Y-axis) and data lines DL1 to DLM (e.g., M electrodes along the X-axis) . In some embodiments, the display panel 22 may support the XGA resolution which  includes 768 scanning lines, each having 1024 pixels, indicating that M=1024, and N=768. It should be noted that the scanning lines and data lines within the display units 22G and 22R may have similar arrangements as the display unit 22B, and thus the details are omitted here.

[0029] In some embodiments, the control scheme of the scanning lines SL1 to SLN and data lines DL1 to DLM within each of the display units 22B, 22G, and 22R can be performed separately. Furthermore, for purposes of description, the operations of the scanning lines SL1 to SLN and data lines DL1 to DLM within the display unit 22B are described in the following embodiments.

[0030] In some embodiments, based on the consideration of conductivity, the scanning lines SL1 to SLN and data lines DL1 to DLM are generally made of metal materials, but the present disclosure is not limited thereto. According to other implementations, the scanning lines SL1 to SLN and data lines DL1 to DLM may also be made of, for example, alloys, nitrides of metal materials, oxides of metal materials, oxynitrides of metal materials, non-metallic materials with conductive properties, or other suitable materials.

[0031] In some embodiments, the scanning lines SL1 to SLN and the data lines DL1 to DLM intersect in the top view of the display panel 22, as depicted in FIG. 2A. Furthermore, a respective pixel circuit PC is disposed at each intersection between the scanning lines SL1 to SLN and the data lines DL1 to DLM, and each pixel circuit PC is electrically connected to the respective scanning line and data line. For purposes of description, the coordinates of the pixel circuit PC electrically connected to the scanning line SL1 and data line DL1 are (1, 1) , while the coordinates of the pixel circuit PC electrically connected to the scanning line SLN and data line DLM are (N, M) , and so on.

[0032] Moreover, the scanning lines SL1 to SLN within each of the display units 22B, 22G, and 22R may be electrically connected to a gate driver 221. In some embodiments, when  updating the screen 30 displayed on the display panel 22, the gate driver 221 may activate each scanning line SL1 to SLN in sequence by sending a gate voltage pulse VGATE to a respective scanning line, thereby activating all pixel circuits PC on the activated scanning line. For example, when the first row of the display panel 22 is to be activated, the gate driver 221 may apply respective gate voltage pulses VGATE to the respective scanning lines SL1 of the display units 22B, 22G, and 22R to activate the respective scanning lines SL1 simultaneously, thereby activating all pixel circuits PC on the respective activated scanning lines SL1. In other words, the scanning lines with the same row number may be activated simultaneously by the gate driver 221. In some embodiments, the gate driver 221 and the source driver 222 can be collectively regarded as an active-matrix driver circuit.

[0033] In some embodiments, the gate driver 221 is capable of activating one or more rows (i.e., scanning lines) of the display panel 22. For example, when two adjacent rows (e.g., rows n and (n+1) ) of the display panel 22 are to be activated simultaneously, the gate driver 221 may apply a first gate voltage pulse to the scanning lines SLn at row n simultaneously, and apply a second gate voltage pulse to the scanning lines SL (n+1) at row (n+1) simultaneously.

[0034] In some embodiments, each pixel circuit PC shown in FIG. 2A may be implemented using the pixel circuit 200 shown in FIG. 2B. The pixel circuit 200 includes a switch 201, a storage capacitor Cst, and a cholesteric liquid crystal capacitor CChLC. The switch 201 may be implemented using a thin film transistor (TFT) with its gate terminal coupled to the respective scanning line SLn (e.g., the n-th scanning line) , a first terminal (e.g., source terminal) coupled to the respective data line DLm (e.g., the m-th data line) , and a second terminal (e.g., drain terminal) coupled to a pixel electrode (e.g., node N1) . Both the storage capacitor Cst and cholesteric liquid crystal capacitor CChLC are coupled between nodes N1 and N2, which are electrically connected to a pixel electrode and common electrode (not shown) , respectively.  Additionally, the common electrode (e.g., node N2) , which is supplied with a common AC voltage (VCOM) , is opposite to the pixel electrode (e.g., node N1) , thereby applying an electric field to the ChLC molecule (e.g., CChLC) . In some embodiments, the pixel circuits on the same scanning line may share the same common electrode.

[0035] When activating the scanning line SLn, the gate driver 221 may send a gate voltage pulse (e.g., scanning activation signal) VGATE_n over the scanning line SLn, thereby activating all pixel circuits PC on the scanning line SLn. Additionally, the source driver 222 may send a data voltage pulse VDATA_m over the data line DLm, allowing the data voltage pulse VDATA_m to be transmitted to the pixel electrode (e.g., node N1) through switch 201. In some embodiments, the gate voltage pulse VGATE_n may include one or more DC (direct-current) voltage pulses with a maximum amplitude of approximately 25V, while the data voltage pulse VDATA_m may include one or more AC voltage pulses with a maximum amplitude of approximately 20V, but the present disclosure is not limited thereto.

[0036] In some embodiments, the thin film transistor may be an amorphous silicon (a-Si) TFT. In some embodiments, the thin film transistor may also be a low-temperature polycrystalline silicon thin film transistor (LTPS TFT) , a microcrystalline silicon thin film transistor (micro-Si TFT) , a metal oxide transistor (e.g., indium gallium zinc oxide (IGZO) TFT) , etc., but the present disclosure is not limited thereto.

[0037] In some embodiments, the storage capacitor Cst and the cholesteric liquid crystal capacitor CChLC are shunted between nodes N1 and N2. For example, each of the storage capacitor Cst and the cholesteric liquid crystal capacitor CChLC has a first terminal coupled to node N1 (e.g., the drain terminal of switch 201) and a second terminal coupled to node N2 which receives a common AC voltage VCOM. It should be noted that the common AC voltage  VCOM includes a plurality of AC voltage pulses. In some embodiments, the storage capacitor Cst can be omitted.

[0038] More specifically, when the gate voltage pulse VGATE_n is de-asserted (e.g., -25V, the signal is set to its "inactive" state) by the gate driver 221, switch 201 is turned off, and thus the data voltage pulse (e.g., data signal) VDATA_m cannot pass through switch 201. When the gate voltage pulse VGATE_n is asserted (e.g., at 25V, the signal is set to its "active" state) by the gate driver 221, switch 201 is turned on, and the data signal (e.g., VDATA_m) on the data line DLm can be transmitted to the ChLC capacitor CChLC (i.e., the capacitance of the ChLC molecule) , thereby storing the data of the data signal to the storage capacitor Cst and ChLC capacitor CChLC. Additionally, an AC voltage difference between the data voltage pulse VDATA_m and the common AC voltage VCOM can be sensed by the ChLC molecule of the ChLC capacitor CChLC, and thus the bi-stable state of the ChLC molecule of the pixel circuit 200 can be adjusted, thereby changing the reflectance of the ChLC molecule to alternate the pixel value rendered by the pixel circuit 200.

[0039] FIG. 3 is a waveform diagram of the scanning procedure of two adjacent scanning lines in accordance with some embodiments of the present disclosure. Please refer to both FIG. 2A and FIG. 3.

[0040] In some embodiments, the gate driver 221 may activate two adjacent scanning lines (e.g., on rows n and n+1) simultaneously in a pipelined manner. Additionally, the scanning procedure of each pixel circuit on an activated scanning line may include a reset phase and a selection phase following the reset phase. Additionally, during the scanning procedure of pixel circuits on the scanning line SLn on row n, the gate driver 221 may assert the corresponding gate voltage pulse (e.g., scanning activate signal) VGATE_n on the scanning line SLn, thereby activating all pixel circuits on the scanning line SLn. Moreover, the gate driver 221 may de- assert the corresponding gate voltage pulse VGATE_n on the scanning line SLn when the given pixel circuit is not in the reset phase or the selection phase the scanning procedure.

[0041] In some embodiments, the reset phase in the scanning procedure of each pixel circuit on the activated scanning line may include two or more reset stages with an equal duration, and each reset stage may include one full cycle of an AC voltage pulse with a high AC voltage amplitude (e.g., 20V) , which can provide a differential voltage pulse VSENSE (e.g., VDATA -VCOM) with a first voltage amplitude (e.g., approximately 40V) to the ChLC molecule within each pixel circuit on the activated scanning line SLn, thereby resetting the ChLC molecule to the homeotropic state. Additionally, the selection phase (e.g., also regarded as a rendering phase) in the scanning procedure of each pixel circuit on the activated scanning line may include one AC voltage pulse, which can provide the differential voltage pulse VSENSE (e.g., VDATA -VCOM) with a second voltage amplitude (e.g., lower than the first voltage amplitude) to the ChLC molecule within each pixel circuit, alternating the ChLC molecule to enter the planar state or focal conic state, thereby adjusting the pixel value rendered by the pixel circuit.

[0042] For purposes of description, the waveforms shown in FIG. 3 are for a first pixel circuit and a second pixel circuit at coordinates of (n, m) and (n+1, m) on two adjacent scanning lines SLn and SLn+1 (e.g., column m on row n and n+1) , respectively. Each of the first pixel circuit and the second pixel circuit can be implemented using the pixel circuit 200 shown in FIG. 3. Additionally, the AC voltage pulses of the data signal VDATA are repeated periodically, and the AC voltage pulses of the common AC voltage VCOM are also repeated periodically, as shown in FIG. 3.

[0043] At time t1, the gate driver 221 asserts the gate voltage pulse VGATE_n on the scanning line SLn, and thus switch of the first pixel circuit at coordinates (n, m) is turned on, allowing the data signal VDATA to pass through the switch. Accordingly, the differential voltage pulse  VSENSE_n sensed by the ChLC molecule (e.g., the ChLC capacitor CChLC) of the first pixel circuit may have a high voltage amplitude (e.g., higher than a predetermined voltage amplitude) to reset the ChLC molecule therein to the homeotropic state. At time t2, the gate driver 221 de-asserts the gate voltage pulse VGATE_n on the scanning line SLn, and thus the switch of the first pixel circuit is turned off, blocking the data signal VDATA to pass through the switch. In other words, the time interval T2 between times t1 and t2 can be regarded as a first reset stage within the reset phase for the first pixel circuit.

[0044] During time interval T3 between times t2 and t3, the gate voltage pulses VGATE_n and VGATE_n+1 are both de-asserted, resulting in the first pixel circuit and the second pixel circuit at coordinates of (n, m) and (n+1, m) not sensing any AC voltage pulse. In some embodiments, the reset phase for the first pixel circuit comprises a first reset stage (e.g., time interval T2) , a second reset stage (e.g. time interval T4) , and a relaxation stage (e.g., time interval T3) between the first reset stage and the second reset stage. Additionally, the duration of each of the first reset stage, second reset stage, and relaxation stage equals the cycle of the common AC voltage pulse VCOM.

[0045] At time t3, the gate driver 221 asserts the gate voltage pulse VGATE_n on the scanning line SLn, thereby activating the switch of the first pixel circuit, which permits the data signal VDATA to be transmitted to the storage capacitor Cst and the ChLC capacitor CChLC through the switch. Accordingly, the differential voltage pulse VSENSE_n sensed by the ChLC molecule (e.g., the ChLC capacitor CChLC) of the first pixel circuit may have a high voltage amplitude (e.g., higher than a predetermined voltage amplitude) , resetting the ChLC molecule therein to the homeotropic state. Additionally, the gate driver 221 also asserts the gate voltage pulse VGATE_n+1 on the scanning line SLn+1 at time t3, thereby activating the switch of the second pixel circuit, which permits the data signal VDATA to be transmitted to the storage  capacitor Cst and the ChLC capacitor CChLC through the switch. It should be noted that, during time interval T4, the first pixel circuit and the second pixel circuit may sense the same AC voltage pulse, as they share the same data line DLm with their respective switch being activated. Furthermore, time interval T4 can be considered as the second reset stage for the first pixel circuit, and the first reset stage for the second pixel circuit. In other words, the second reset stage for the first pixel circuit overlaps with the first reset stage for the second pixel circuit.

[0046] During time interval T5 between times t4 and t5, the first pixel circuit enters the selection phase, indicating that the differential voltage pulse VSENSE_n sensed by the first pixel circuit has an intermediate voltage amplitude (e.g., lower than the predetermined voltage amplitude) , thereby alternating the ChLC molecule therein to enter the planar state or focal conic state to adjust the pixel value rendered by the first pixel circuit. It should be noted that during the selection phase (e.g., T5) of the first pixel circuit, the gate driver 221 de-asserts the gate voltage pulse VGATE_n+1, resulting in the switch of the second pixel circuit being deactivated, thereby preventing the data signal VDATA from being transmitted to the ChLC molecule therein through the switch. Accordingly, the ChLC module of the second pixel circuit does not sense any differential voltage during time interval T5, which can also be regarded as a relaxation stage within the reset phase for the second pixel circuit.

[0047] During time interval T6 between times t5 and t6, the gate driver 221 de-asserts the gate voltage pulse VGATE_n on the scanning line SLn and asserts the gate voltage pulse VGATE_n+1 on the scanning line SLn+1. Accordingly, the switch of the first pixel circuit is deactivated, resulting in the ChLC molecule therein not sensing any AC voltage. Additionally, the switch of the second pixel circuit is activated, permitting the data signal VDATA to be transmitted to the storage capacitor Cst and the ChLC capacitor CChLC through the switch. Accordingly, the differential voltage pulse VSENSE_n+1 sensed by the second pixel circuit  may be an AC voltage pulse (i.e., including a negative half cycle and a positive half cycle) with a high voltage amplitude (e.g., higher than a predetermined voltage amplitude) during time interval T6, resetting the ChLC molecule therein to the homeotropic state. In other words, time interval T6 can be regarded as the second reset stage within the reset phase for the second pixel circuit.

[0048] During time interval T7 between times t6 and t7, the second pixel circuit enters the selection phase, indicating that the differential voltage pulse VSENSE_n+1 sensed by the second pixel circuit has an intermediate voltage amplitude (e.g., lower than the predetermined voltage amplitude) , thereby alternating the ChLC molecule therein to enter the planar state or focal conic state to adjust the pixel value rendered by the second pixel circuit.

[0049] It should be noted that each pixel circuit PC within the display panel 22 is controlled by an electric field that manipulates the orientation of ChLC molecules to modulate light pass through the display panel 22. However, applying a constant electric field can lead to issues such as image retention, flicker, and degradation of the liquid crystal material. In some embodiments, a dot inversion technique is used to mitigate the aforementioned issues by alternating the polarity of the electric field applied to the pixel circuits. This means that the voltage applied to each pixel is periodically reversed. By doing so, the average voltage across the liquid crystal material over time is zero, which helps to prevent the buildup of charge that can cause image retention and other artifacts.

[0050] It should be noted that all pixel circuits located on the same activated scanning line enters respective scanning procedures at the same. In order to driving the pixel circuits on the activated scanning line with the dot inversion technique, the data signal VDATA and the common AC voltage VCOM for each pixel circuit PC on the same activated scanning line can be properly designed, allowing the polarity of the differential voltage pulse VSENSE sensed by  each pixel circuit PC is inverted on a pixel-by-pixel basis, which can be illustrated by two different checkboard patterns shown in FIGs. 6A and 6B. For example, the differential voltage pulse VSENSE_n sensed by the first pixel circuit is an AC voltage pulse starting with a negative voltage. With the dot inversion technique, the differential voltage pulse VSENSE sensed by a third pixel circuit located at coordinates (n, m+1) may be an AC voltage pulse starting with a positive voltage.

[0051] FIG. 4 is a waveform diagram of the scanning procedure of two adjacent scanning lines in accordance with still some embodiments of the present disclosure. Please refer to both FIG. 2A and FIG. 4.

[0052] In some embodiments, a line inversion (or row inversion) technique is used to mitigate the aforementioned issues by alternating the polarity of the electric field applied to the pixel circuits on a line-to-line basis. For example, at time t1, the gate driver 221 asserts the gate voltage pulse VGATE_n on the scanning line SLn, and thus switch of the first pixel circuit at coordinates (n, m) is turned on, allowing the data signal VDATA to be transmitted to the storage capacitor Cst and the ChLC capacitor CChLC through the switch. Accordingly, the differential voltage pulse VSENSE_n sensed by the ChLC molecule (e.g., the ChLC capacitor CChLC) of the first pixel circuit is a positive voltage pulse with a high voltage amplitude (e.g., higher than a predetermined voltage amplitude) to reset the ChLC molecule therein to the homeotropic state. At time t2, the gate driver 221 de-asserts the gate voltage pulse VGATE_n on the scanning line SLn, and thus the switch of the first pixel circuit is turned off, blocking the data signal VDATA to pass through the switch. In other words, the time interval T2 between times t1 and t2 can be regarded as a first reset stage within the reset phase for the first pixel circuit.

[0053] During time interval T3 between times t2 and t3, the gate voltage pulses VGATE_n and VGATE_n+1 are both de-asserted, resulting in the first pixel circuit and the second pixel circuit  at coordinates of (n, m) and (n+1, m) not sensing any AC voltage pulse. At time t3, the gate driver 221 asserts the gate voltage pulse VGATE_n on the scanning line SLn, thereby activating the switch of the first pixel circuit, which permits the data signal VDATA to be transmitted to the storage capacitor Cst and the ChLC capacitor CChLC through the switch. Accordingly, the differential voltage pulse VSENSE_n sensed by the ChLC molecule (e.g., the ChLC capacitor CChLC) of the first pixel circuit is a negative voltage pulse with a high voltage amplitude (e.g., higher than the predetermined voltage amplitude) , resetting the ChLC molecule therein to the homeotropic state. Additionally, the gate driver 221 also asserts the gate voltage pulse VGATE_n+1 on the scanning line SLn+1 at time t3, thereby activating the switch of the second pixel circuit, which permits the data signal VDATA to be transmitted to the storage capacitor Cst and the ChLC capacitor CChLC through the switch. It should be noted that, during time interval T4, the first pixel circuit and the second pixel circuit may sense the same negative voltage pulse, as they share the same data line DLm with their respective switch being activated. Furthermore, time interval T4 can be considered as the second reset stage within the reset phase for the first pixel circuit, and the first reset stage within the reset phase for the second pixel circuit. In other words, the second reset stage for the first pixel circuit overlaps with the first reset stage for the second pixel circuit.

[0054] During time interval T5 between times t4 and t5, the first pixel circuit enters the selection phase, indicating that the differential voltage pulse VSENSE_n sensed by the first pixel circuit is a negative voltage pulse with an intermediate voltage amplitude (e.g., lower than the predetermined voltage amplitude) , thereby alternating the ChLC molecule therein to enter the planar state or focal conic state to adjust the pixel value rendered by the first pixel circuit. It should be noted that during the selection phase (e.g., T5) of the first pixel circuit, the gate driver 221 de-asserts the gate voltage pulse VGATE_n+1, resulting in the switch of the second  pixel circuit being deactivated, thereby preventing the data signal VDATA from being transmitted to the ChLC molecule of the second pixel circuit through the switch. Accordingly, the ChLC module of the second pixel circuit does not sense any differential voltage during time interval T5, which can also be regarded as a relaxation stage within the reset phase for the second pixel circuit.

[0055] During time interval T6 between times t5 and t6, the gate driver 221 de-asserts the gate voltage pulse VGATE_n on the scanning line SLn and asserts the gate voltage pulse VGATE_n+1 on the scanning line SLn+1. Accordingly, the switch of the first pixel circuit is deactivated, resulting in the ChLC molecule therein not sensing any AC voltage. Additionally, the switch of the second pixel circuit is activated, transmitting the data signal VDATA to the storage capacitor Cst and the ChLC capacitor CChLC through the switch. Accordingly, the second pixel circuit may sense a negative differential voltage pulse VSENSE_n+1 with a high voltage amplitude (e.g., higher than a predetermined voltage amplitude) during time interval T6, resetting the ChLC molecule therein to the homeotropic state. In other words, time interval T6 can be regarded as the second reset stage within the reset phase for the second pixel circuit.

[0056] During time interval T7 between times t6 and t7, the second pixel circuit enters the selection phase, indicating that the differential voltage pulse VSENSE_n+1 sensed by the ChLC molecule of the second pixel circuit is a positive voltage pulse with an intermediate voltage amplitude (e.g., lower than the predetermined voltage amplitude) , alternating the ChLC molecule therein to enter the planar state or focal conic state, thereby adjusting the pixel value rendered by the second pixel circuit.

[0057] It should be noted that the differential voltage pulse VSENSE_n sensed by the ChLC molecule within the first pixel circuit, during the first reset stage (e.g., time interval T2) and the second reset stage (e.g., time interval T4) for the first pixel circuit, is a positive voltage pulse  and a negative voltage pulse with equal voltage amplitude, indicating that the polarity of the electric field applied to the ChLC molecule within the first pixel circuit is inverted from positive to negative during the first reset stage and the second reset stage for the first pixel circuit. Additionally, the differential voltage pulse VSENSE_n+1 sensed by the ChLC molecule within the second pixel circuit, during the first reset stage (e.g., time interval T4) and the second reset stage (e.g., time interval T6) for the first pixel circuit, is a negative voltage pulse and a positive voltage pulse with equal voltage amplitude, indicating that the polarity of the electric field applied to the ChLC molecule within the first pixel circuit is inverted from negative to positive during the first reset stage and the second reset stage for the second pixel circuit. Accordingly, the line inversion (or row inversion) technique can be incorporated into the scanning procedures for the first pixel circuit and the second pixel circuit on the scanning lines SLn and SLn+1, indicating that the polarity of the differential voltage pulse VSENSE sensed by each pixel circuit PC on the activated scanning line is inverted on a line-to-line basis, which can be illustrated by two different row inversion patterns shown in FIGs. 7A and 7B. In some embodiments, the polarities of the data signal VDATA signal and common AC voltage VCOM may be inverted upon completion of updating the screen rendered by the display panel 22.

[0058] FIG. 5 is a waveform diagram of the scanning procedure of two adjacent scanning lines in accordance with still some embodiments of the present disclosure. Please refer to both FIG. 2A and FIG. 5.

[0059] In some embodiments, a frame inversion technique is used to mitigate the aforementioned issues by alternating the polarity of the electric field applied to the pixel circuits on a frame-to-frame basis. For example, at time t1, the gate driver 221 asserts the gate voltage pulse VGATE_n on the scanning line SLn, and thus switch of the first pixel circuit at coordinates (n, m) is turned on, allowing the data signal VDATA to pass through the switch.  Accordingly, the differential voltage pulse VSENSE_n sensed by the ChLC molecule (e.g., the ChLC capacitor CChLC) of the first pixel circuit is a positive voltage pulse with a high voltage amplitude (e.g., higher than a predetermined voltage amplitude) to reset the ChLC molecule therein to the homeotropic state. At time t2, the gate driver 221 de-asserts the gate voltage pulse VGATE_n on the scanning line SLn, and thus the switch of the first pixel circuit is turned off, blocking the data signal VDATA to pass through the switch. In other words, the time interval T2 between times t1 and t2 can be regarded as a first reset stage within the reset phase for the first pixel circuit.

[0060] During time interval T3 between times t2 and t3, the gate voltage pulses VGATE_n and VGATE_n+1 are both de-asserted, resulting in the first pixel circuit and the second pixel circuit at coordinates of (n, m) and (n+1, m) not sensing any AC voltage pulse. In some embodiments, the reset phase for the first pixel circuit comprises a first reset stage (e.g., time interval T2) , a second reset stage (e.g. time interval T4) , and a relaxation stage (e.g., time interval T3) between the first reset stage and the second reset stage.

[0061] At time t3, the gate driver 221 asserts the gate voltage pulse VGATE_n on the scanning line SLn, thereby activating the switch of the first pixel circuit, which permits the data signal VDATA to be transmitted to the storage capacitor Cst and the ChLC capacitor CChLC through the switch. Accordingly, the differential voltage pulse VSENSE_n sensed by the ChLC molecule (e.g., the ChLC capacitor CChLC) of the first pixel circuit is a positive voltage pulse with a high voltage amplitude (e.g., higher than a predetermined voltage amplitude) , resetting the ChLC molecule therein to the homeotropic state. Additionally, the gate driver 221 also asserts the gate voltage pulse VGATE_n+1 on the scanning line SLn+1 at time t3, thereby activating the switch of the second pixel circuit, which permits the data signal VDATA to be transmitted to the storage capacitor Cst and the ChLC capacitor CChLC through the switch.  Accordingly, the differential voltage pulse VSENSE_n+1 sensed by the ChLC molecule (e.g., the ChLC capacitor CChLC) of the second pixel circuit is a positive voltage pulse with a high voltage amplitude (e.g., higher than a predetermined voltage amplitude) , resetting the ChLC molecule therein to the homeotropic state. It should be noted that, during time interval T4, the first pixel circuit and the second pixel circuit may sense the same positive voltage pulse, as they share the same data line DLm with their respective switch being activated. Furthermore, time interval T4 can be considered as the second reset stage within the reset phase for the first pixel circuit, and the first reset stage within the reset phase for the second pixel circuit. In other words, the second reset stage for the first pixel circuit overlaps with the first reset stage for the second pixel circuit.

[0062] During time interval T5 between times t4 and t5, the first pixel circuit enters the selection phase, indicating that the differential voltage pulse VSENSE_n sensed by the first pixel circuit is a positive voltage pulse with an intermediate voltage amplitude (e.g., lower than the predetermined voltage amplitude) , thereby alternating the ChLC molecule therein to enter the planar state or focal conic state to adjust the pixel value rendered by the first pixel circuit. It should be noted that during the selection phase (e.g., T5) of the first pixel circuit, the gate driver 221 de-asserts the gate voltage pulse VGATE_n+1, resulting in the switch of the second pixel circuit being deactivated, thereby preventing the data signal VDATA from being transmitted to the ChLC molecule of the second pixel circuit through the switch. Accordingly, the ChLC module of the second pixel circuit does not sense any differential voltage during time interval T5, which can also be regarded as a relaxation stage within the reset phase for the second pixel circuit.

[0063] During time interval T6 between times t5 and t6, the gate driver 221 de-asserts the gate voltage pulse VGATE_n on the scanning line SLn and asserts the gate voltage pulse  VGATE_n+1 on the scanning line SLn+1. Accordingly, the switch of the first pixel circuit is deactivated, resulting in the ChLC molecule therein not sensing any AC voltage. Additionally, the switch of the second pixel circuit is activated, transmitting the data signal VDATA to the storage capacitor Cst and the ChLC capacitor CChLC through the switch. Accordingly, the differential voltage pulse VSENSE_n+1 sensed by the second pixel circuit may be a positive voltage pulse (i.e., a positive full cycle) with a high voltage amplitude (e.g., higher than a predetermined voltage amplitude) during time interval T6, resetting the ChLC molecule therein to the homeotropic state. In other words, time interval T6 can be regarded as the second reset stage within the reset phase for the second pixel circuit.

[0064] During time interval T7 between times t6 and t7, the second pixel circuit enters the selection phase, indicating that the differential voltage pulse VSENSE_n+1 sensed by the ChLC molecule of the second pixel circuit is a positive voltage pulse (i.e., a positive full cycle) with an intermediate voltage amplitude (e.g., lower than the predetermined voltage amplitude) , alternating the ChLC molecule therein to enter the planar state or focal conic state, thereby adjusting the pixel value rendered by the second pixel circuit.

[0065] It should be noted that the differential voltage pulse VSENSE_n sensed by the ChLC molecule within the first pixel circuit, during the first reset stage (e.g., time interval T2) and the second reset stage (e.g., time interval T4) for the first pixel circuit, are the same positive voltage pulses, indicating that the polarity of the electric field applied to the ChLC molecule within the first pixel circuit remains positive during the updating procedure of a current image (e.g., frame = N) rendered on the display panel 22. Additionally, the differential voltage pulse VSENSE_n+1 sensed by the ChLC molecule within the second pixel circuit, during the first reset stage (e.g., time interval T4) and the second reset stage (e.g., time interval T6) for the first pixel circuit, are the same positive voltage pulses, indicating that the polarity of the electric  field applied to the ChLC molecule within the first pixel circuit also remains positive during the updating procedure of a current image (e.g., frame = N) rendered on the display panel 22. Furthermore, the frame inversion technique can be incorporated into the scanning procedures for the first pixel circuit and the second pixel circuit on the scanning lines SLn and SLn+1 by the polarities of the data signal VDATA signal and common AC voltage VCOM on a frame-to-frame basis, which can be illustrated by two different frame inversion patterns shown in FIGs. 8A and 8B. In other words, when the polarity of the differential voltage pulse VSENSE sensed by the pixel circuits on the activating scanning line is positive for updating the current image, the polarity is inverted to negative for updating the next image.

[0066] FIG. 9 is a flowchart of a method for driving a cholesteric liquid crystal display device in accordance with some embodiments of the present disclosure. Please refer to both FIG. 2A and FIG. 9. The method 900 includes steps 910 and 920.

[0067] Step 910: Utilizing the driving circuit to sequentially activate each scanning line to perform an image updating procedure which comprises a reset phase and a selection phase following the reset phase. In some embodiments, the gate driver 221 and the source driver 222 within the display panel 22 can be collectively regarded as the active-matrix driver circuit. The gate driver 221 may be configured to activate one or more scanning lines simultaneously by sending a gate voltage pulse VGATE to the one or more scanning lines. The source driver 222 may send a data signal VDATA over the respective data line DL. Additionally, the switch within each pixel circuit on the activated scanning electrode may be activated, transmitting the data signal VDATA on the respective data line DL to the storage capacitor Cst and ChLC capacitor CChLC through the switch. Accordingly, the ChLC molecule within each pixel circuit can sense a differential AC voltage, alternating the state of the ChLC molecule or changing its orientation,  thereby adjusting the pixel value rendered by each pixel circuit on the activated scanning electrode.

[0068] Step 920: During the reset phase of a first scanning line of the scanning lines, utilizing the driving circuit to activate pixel circuits on a second scanning line which is subsequent to the first scanning line, to enter the reset phase of the second scanning line. In some embodiments, the reset phase of the first scanning line and the second scanning line may include a first reset stage, a second reset stage, and a relaxation stage between the first reset stage and the second reset stage. Additionally, the first reset phase within the reset phase of the second scanning line may overlap with the second reset phase within the reset phase of the first scanning line.

[0069] Accordingly, a display device and a method for driving a cholesteric liquid crystal device are provided, which are capable of activate two or more scanning lines simultaneously, and updating pixel values rendered by the pixel circuit on the first scanning line while resetting pixel values rendered by the pixel circuits on the second scanning line subsequent to the first scanning line using the active-matrix driving scheme. Therefore, there is no need to reset the whole display screen rendered on the display panel before updating the display screen, thereby improving the user experience.

[0070] FIG. 10 is a waveform diagram of the scanning procedure of two adjacent scanning lines in accordance with still some embodiments of the present disclosure.

[0071] The waveform diagram shown in FIG. 10 is similar to that shown in FIG. 3, with the difference being that an additional relaxation period is inserted after one AC voltage pulse with duration T within each reset stage (e.g., time intervals T2 and T4) and the selection phase (e.g., time interval T5) in the scanning procedure of each pixel circuit on the activated scanning line (e.g., scanning line SLn) , as shown in FIG. 10. This indicates that the overall duration for each reset stage and the selection phase is slightly longer than that shown in FIG. 3. This also applies  to each reset stage (e.g., time intervals T4 and T6) and the selection phase (e.g., time interval T7) in the scanning procedure of each pixel circuit on the subsequent activated scanning line (e.g., scanning line SLn+1) . Additionally, the respective AC voltage pulses of the data signal VDATA and the common AC voltage VCOM are repeated periodically, as shown in FIG. 10.

[0072] Moreover, during each reset stage and the selection phase of each pixel circuit on the activated scanning line, both the data signal VDATA and the common AC voltage VCOM include one full cycle of an AC voltage pulse plus a 0V amplitude for duration T. It should be noted that the repeated waveform patterns of AC voltage pulses for the data signal VDATA and common AC voltage VCOM shown in FIG. 10 are appropriately designed, such that a relaxation period is inserted after one AC voltage pulse within each reset stage and the selection phase in the scanning procedure of each pixel circuit on the activated scanning line. In other words, an additional relaxation period is added before the end of each reset stage and the selection phase in the scanning procedure of each pixel circuit on the activated scanning line.

[0073] In some embodiments, the repeated waveform patterns of AC voltage pulses for the data signal VDATA and common AC voltage VCOM, as shown in FIG. 10, can be altered or inverted, such that the differential voltage pulse VSENSE_n during each reset stage starts with a positive half cycle followed by a negative half cycle. Similarly, during the selection phase, the differential voltage pulse VSENSE_n can also start with a positive half cycle followed by a negative half cycle.

[0074] In some embodiments, due to the circuit design of each pixel circuit within the display panel 22 using the active matrix, the storage capacitor Cst and cholesteric liquid crystal capacitor CChLC may store a voltage potential with a polarity (e.g., positive or negative polarity) when the AC voltage pulse within each reset stage or the selection phase ends simultaneously with the de-assertion of the gate voltage pulse VGATE_n. With the technique described in the  embodiment of FIG. 10, an additional relaxation period with duration T is inserted after one AC voltage pulse within each reset stage and the selection phase of each pixel circuit on the activated scanning line, allowing the storage capacitor Cst and cholesteric liquid crystal capacitor CChLC to be fully discharged within the additional relaxation period. As a result, the aforementioned issue of the stored voltage potential with a polarity can be addressed.

[0075] FIG. 11 is a waveform diagram of the scanning procedure of two adjacent scanning lines in accordance with still some embodiments of the present disclosure.

[0076] The waveform diagram shown in FIG. 11 is similar to that shown in FIG. 10, with the difference being that during the selection phase of each pixel circuit on the activated scanning line, the common AC voltage VCOM is maintained at 0V amplitude. For example, during the selection phase (e.g., time interval T5) for the scanning line SLn, the common AC voltage VCOM is maintained at a 0V amplitude. Additionally, during the selection phase (e.g., time interval T7) for the scanning line SLn+1, the common AC voltage VCOM is also maintained at a 0V amplitude. It should be noted that the repeated waveform patterns of AC voltage pulses for the data signal VDATA and common AC voltage VCOM shown in FIG. 11 are also appropriately designed, such that a relaxation period is inserted after one AC voltage pulse within each reset stage and the selection phase in the scanning procedure of each pixel circuit on the activated scanning line.

[0077] In some embodiments, the repeated waveform patterns of AC voltage pulses for the data signal VDATA and common AC voltage VCOM, as shown in FIG. 11, can be altered or inverted, such that the differential voltage pulse VSENSE_n during each reset stage starts with a positive half cycle followed by a negative half cycle. Similarly, during the selection phase, the differential voltage pulse VSENSE_n can also start with a negative half cycle followed by a positive half cycle.

[0078] While the present disclosure has been described with reference to specific embodiments, it is evident that many alternatives, modifications, and variations may be apparent to those skilled in the art. For example, various components of the embodiments may be interchanged, added, or substituted in other embodiments. Also, all of the elements of each figure are not necessary for operation of the disclosed embodiments. For example, one of ordinary skill in the art of the disclosed embodiments would be able to make and use the teachings of the present disclosure by simply employing the elements of the independent claims. Accordingly, embodiments of the present disclosure as set forth herein are intended to be illustrative, not limiting. Various changes may be made without departing from the spirit and scope of the present disclosure.

[0079] Even though numerous characteristics and advantages of the present disclosure have been set forth in the foregoing description, together with details of the structure and function of the invention, the disclosure is illustrative only. Changes may be made to details, especially in matters of shape, size, and arrangement of parts, within the principles of the invention to the full extent indicated by the broad general meaning of the terms in which the appended claims are expressed.

Claims

1.A display device, comprising:a cholesteric liquid-crystal display panel, comprising:a plurality of scanning lines extending in a first direction;a plurality of data lines extending in a second direction perpendicular to the first direction;a plurality of pixel circuits, disposed at intersections between the scanning lines and the data lines; andan active-matrix driver circuit, configured to sequentially activate each scanning line to perform an image updating procedure which comprises a reset phase and a selection phase following the reset phase,wherein, during the reset phase of a first scanning line of the scanning lines, the active-matrix driver circuit is configured to activate the pixel circuits on a second scanning line of the scanning lines, which is subsequent to the first scanning line, to enter the reset phase the second scanning line.2.The display device of Claim 1, wherein during the selection phase of the first scanning line, the active-matrix driver circuit is configured to deactivate the second scanning line.3.The display device of Claim 2, wherein the reset phase of each activated scanning line comprises a first reset stage and a second reset stage, and the first reset stage of the second scanning line overlaps with the second reset stage of the first scanning line.4.The display device of Claim 3, wherein:the active-matrix driver circuit periodically applies a data voltage pulse to the respective data line;the active-matrix driver circuit periodically applies a common voltage pulse to an input terminal of each pixel circuit on the activated scanning line;a differential voltage pulse sensed by each pixel circuit on the activated scanning line is obtained by subtracting the common voltage pulse from the data voltage pulse;the differential voltage pulse sensed by each pixel circuit on the activated scanning line has a voltage amplitude higher than a predetermined voltage during each reset stage of the first scanning line; andthe data voltage pulse, the common voltage pulse, and the differential voltage pulse are alternating-current (AC) voltage pulses.5.The display device of Claim 4, wherein a cholesteric liquid-crystal molecule in each pixel circuit on the first scanning line enters a homeotropic state during the first reset stage and the second reset stage of the first scanning line.6.The display device of Claim 4, wherein a duration of each of the first reset stage and the second reset stage equals to a cycle of the common voltage pulse.7.The display device of Claim 6, wherein:the reset phase of each activated scanning line comprises a relaxation stage, which equals the cycle of the common voltage pulse, between the first reset stage and the second reset stage within the reset phase of each pixel circuit on the first scanning line;the active-matrix driver circuit deactivates the first scanning line by applying a first activation voltage equal to 0V to the first scanning line during the relaxation stage; andthe active-matrix driver circuit deactivates the second scanning line by applying a second activation voltage equal to 0V to the second scanning line during the selection phase of the first scanning line.8.The display device of Claim 7, wherein each of the first reset stage and the second reset stage of each activated scanning line comprises a first AC voltage pulse followed by a first relaxation period, and the differential voltage pulse sensed by each pixel circuit on the activated scanning line is 0V during the first relaxation period.9.The display device of Claim 8, wherein:the selection phase of each activated scanning line comprises a second AC voltage pulse followed by a second relaxation period;the differential voltage pulse sensed by each pixel circuit on the activated scanning line is 0V during the second relaxation period;a duration of the first AC voltage pulse equals that of the second AC voltage pulse; and the first relaxation period equals the second relaxation period.10.The display device of Claim 9, wherein the common voltage pulse has a voltage amplitude of 0V during the relaxation stage and the selection phase of each activated scanning line.11.A method for driving a cholesteric liquid crystal display device, the cholesteric liquid crystal display device comprising a display panel and an active-matrix driver circuit, wherein the display panel comprises a plurality of scanning lines, a plurality of data lines, and a plurality of pixel circuits disposed at intersections between the scanning lines and the data lines, the method comprising:utilizing the active-matrix driver circuit to sequentially activate each scanning line to perform an image updating procedure which comprises a reset phase and a selection phase following the reset phase; andduring the reset phase of a first scanning line of the scanning lines, utilizing the active-matrix driver circuit to activate pixel circuits on a second scanning line which is subsequent to the first scanning line, to enter the reset phase of the second scanning line.12.The method of Claim 11, further comprising: during the selection phase of the first scanning line, utilizing the active-matrix driver circuit to deactivate the second scanning line.13.The method of Claim 12, wherein the reset phase of each activated scanning line comprises a first reset stage and a second reset stage, and the first reset stage of the second scanning line overlaps with the second reset stage of the first scanning line.14.The method of Claim 13, further comprising:utilizing the active-matrix driver circuit to periodically apply a data voltage pulse to the respective data line;utilizing the active-matrix driver circuit to periodically apply a common voltage pulse to an input terminal of each pixel circuit on the activated scanning line; andobtaining a differential voltage pulse sensed by each pixel circuit on the activated scanning line by subtracting the common voltage pulse from the data voltage pulse,wherein the differential voltage pulse sensed by each pixel circuit on the activated scanning line has a voltage amplitude higher than a predetermined voltage during each reset stage of the first scanning line,wherein the data voltage pulse, the common voltage pulse, and the differential voltage pulse are alternating-current (AC) voltage pulses.15.The method of Claim 14, wherein a cholesteric liquid-crystal molecule in each pixel circuit on the first scanning line enters a homeotropic state during the first reset stage and the second reset stage of the first scanning line.16.The method of Claim 14, wherein a duration of each of the first reset stage and the second reset stage equals to a cycle of the common voltage pulse.17.The method of Claim 16, wherein the reset phase of each activated scanning line comprises a relaxation stage, which equals the cycle of the common voltage pulse, between the first reset stage and the second reset stage within the reset phase of each pixel circuit on the first scanning line, and the method further comprises:utilizing the active-matrix driver circuit to deactivate the first scanning line by applying a first activation voltage equal to 0V to the first scanning line during the relaxation stage; andutilizing the active-matrix driver circuit to deactivate the second scanning line by applying a second activation voltage equal to 0V to the second scanning line during the selection phase of the first scanning line.18.The method of Claim 17, wherein each of the first reset stage and the second reset stage of each activated scanning line comprises a first AC voltage pulse followed by a first relaxation period, and the differential voltage pulse sensed by each pixel circuit on the activated scanning line is 0V during the first relaxation period.19.The method of Claim 18, wherein:the selection phase of each activated scanning line comprises a second AC voltage pulse followed by a second relaxation period;the differential voltage pulse sensed by each pixel circuit on the activated scanning line is 0V during the second relaxation period;a duration of the first AC voltage pulse equals that of the second AC voltage pulse; andthe first relaxation period equals the second relaxation period.20.The method of Claim 19, wherein the common voltage pulse has a voltage amplitude of 0V during the relaxation stage and the selection phase of each activated scanning line.

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