Power-on reset circuit

Abstract

A power-on reset circuit is provided. The power-on reset circuit includes: a current source; a current-voltage conversion circuit configured to generate a voltage based on the current source; a clamp circuit configured to suppress a fluctuation of a power supply voltage; a reference voltage circuit configured to generate a reference voltage by using a voltage suppressed by the clamp circuit as an input voltage; a voltage generation circuit configured to generate a voltage proportional to the power supply voltage; and a comparator configured to compare the voltage generated by the voltage generation circuit with the reference voltage to output a power-on reset (FOR) signal depending on a magnitude relationship between the voltage generated by the voltage generation circuit and the reference voltage.

Description

POWER-ON RESET CIRCUITTECHNICAL FIELD

[0001] The present disclosure generally relates to a power-on reset circuit.BACKGROUND

[0002] Conventionally, a typical microcontroller startsat power-on from a state in which an internal logic is undefined. Therefore, the internal logic of the microcontroller must initialize its own internal state immediately after power-on. Even after power is turned on, the microcontroller cannot start if a minimum operating voltage is not reached. Therefore, during that time, values of an internal logic circuit are forcibly fixed to prevent the microcontroller from malfunctioning. Then, when apower supply voltage reaches a level at which the internal logic circuit can operate, the internal logic circuit sets initial values to registers and other circuits. The circuit that performs this operation is called a power-on reset (POR) circuit.

[0003] However, in a conventional POR circuit, a parasitic capacitance around an input resistor causes a delay of the power supply voltage or a divided voltage of the power supply voltage. This delay causes an error in a power-on reset voltage.Citation ListPatent Literature

[0004] Patent literature 1: US 7,876,135 B2SUMMARY

[0005] The present invention provides a power-on reset circuit operable at high speed and with high accuracy.

[0006] According to one aspect of the present disclosure, a power-on reset circuit includes: a current source; a current-voltage conversion circuit configured to generate a voltage based on the current source; a clamp circuit configured to suppress a fluctuation of a power supply voltage; a reference voltage circuit configured to generate a reference voltage by using a voltage suppressed by the clamp circuit as an input voltage; a voltage generation circuit configured to generate a voltage proportional to the power supply voltage; anda comparator configured to compare the voltage generated by the voltage generation circuit with the reference voltage to output a power-on reset (POR) signal depending on a magnitude relationship between the voltage generated by the voltage generation circuit and the reference voltage.

[0007] According to one aspect of the present disclosure, in the power-on reset circuit, the current source is configured with a native MOS and a register.

[0008] According to one aspect of the present disclosure, in the power-on reset circuit, the current-voltage conversion circuit includesa plurality of diodes or diode-connected transistors.

[0009] According to one aspect of the present disclosure, in the power-on reset circuit, the current-voltage conversion circuit is configured to generate the voltage proportional to the power supply voltage by a resistive voltage division.

[0010] According to one aspect of the present disclosure, in the power-on reset circuit, the clamp circuit is configured with a native MOS.

[0011] According to one aspect of the present disclosure, in the power-on reset circuit, the comparator is configured to use the power supply voltage as the input voltage.

[0012] According to one aspect of the present disclosure, in the power-on reset circuit, the comparator is configured to use the voltage suppressed by the clamp circuit as the input voltage.

[0013] According to one aspect of the present disclosure, a power-on reset circuit includes; a current source; acurrent-voltage conversion circuit configured to generate a  voltage based on the current source; a clamp circuit configured to suppress a fluctuation of a power supply voltage; a reference voltage circuit configured to generate a reference voltage by using a voltage suppressed by the clamp circuit as an input voltage; a voltage generation circuit configured to generate a voltage proportional to the power supply voltage; an amplifier circuit configured to amplify the reference voltage; a booster circuit configured to boost the power supply voltage; anda comparator configured to compare the amplified reference voltage with the boosted power supply voltage to output a power-on reset (POR) signal depending on a magnitude relationship between the amplified reference voltage and the boosted power supply voltage.BRIEF DESCRIPTION OF DRAWINGS

[0014] To describe the technical solutions in the embodiments more clearly, the following briefly describes the accompanying drawings required for describing the present embodiments. Apparently, the accompanying drawings in the following description depict merely some of the possible embodiments, and a person of ordinary skill in the art may still derive other drawings, without creative efforts, from these accompanying drawings, in which:

[0015] Fig. 1 shows a block diagram of a POR circuit according to an embodiment of the present invention.

[0016] Fig. 2 shows a block diagram of a POR circuit according to an embodiment of the present invention.

[0017] Fig. 3 shows a block diagram of a POR circuit according to an embodiment of the present invention.

[0018] Fig. 4 shows a schematic diagram of a BGR circuit according to an embodiment of the present invention.

[0019] Fig. 5 shows a block diagram of a POR circuit according to an embodiment of the present invention.

[0020] Fig. 6A shows a schematic diagram of a boost converter according to an embodiment of the present invention.

[0021] Fig. 6B shows a timing chart of a boost converter according to an embodiment of the present invention.

[0022] Fig. 7 shows a schematic diagram of an amplifier circuit shown in Fig. 5.

[0023] Fig. 8 shows a schematic diagram of a comparator shown in Fig. 5.

[0024] Fig. 9 shows a detailed operation of the POR circuit according to an embodiment of the present invention.DESCRIPTION OF EMBODIMENTS

[0025] To make persons skilled in the art understand the technical solutions in the present disclosure better, the following clearly and completely describes the technical solutions in the embodiments of the present disclosure with reference to the accompanying drawings in the modes of the present disclosure. Apparently, the described embodiments are merely a part rather than all of the embodiments of the present disclosure. All other embodiments obtained by persons of ordinary skill in the art based on the embodiments of the present disclosure without creative efforts shall fall within the protection scope of the present disclosure.

[0026] (Overview)

[0027] Patent Literature 1 discloses a POR circuit including avoltage adjustment blockfor easily adjusting a POR voltage. However, there are two problems in the configuration of aresistor divider as follows.

[0028] One is that the current consumption increases because the power supply voltage is simply divided into resistance voltages. The other is that an input voltage is delayed by a time constant which is the product of a resistance value and the parasitic capacitance. Since a POR signal cannot be generated at the timing when the POR  signal should be generated, the delay occurs. When a fluctuation speed of the power supply voltage is high, a voltage error appears as a result. In addition, in recent IoT (Internet of Things) devices, a power consumption of the POR circuit and a bias circuit that generate voltage and current are becoming lower.

[0029] In order to solve the first problem, high resistance is used. When the power consumption is reduced, the delay time becomes large and the voltage error becomes large.

[0030] In view of the above, the present invention provides thepower-on reset circuit operable at high speed and with high accuracy.

[0031] (First Embodiment)

[0032] Fig. 1 shows a block diagram of apower-on reset (POR) circuit according to the first embodiment of the present invention. The POR circuit includes the following three blocks.

[0033] The first is a clamp block, illustrated as "VC-block" . The clamp block suppresses a fluctuation of thepower supply voltage. The second is a reference voltage block, illustrated as "VR-block" . The reference voltage block includes a bandgap reference (BGR) circuit and generates a reference voltage. The third is a power-on reset (POR) block, illustrated as “POR-block” . The POR block generates a POR signal based on a comparison of the reference voltage with thepower supply voltage or a divided voltage of the power supply voltage.

[0034] Each block is described in detail with reference to Fig. 1.

[0035] The clamp block includes a current source IREF, a clamp circuit (also called a clamper) and three diode-connected NMOS transistors MN1, MN2, and MN3.

[0036] The circuit configured withthe three diode-connected NMOS transistors MN1, MN2, and MN3 is also called a current-voltage conversion circuit. The current-voltage conversion circuit is configured to generate a voltage based on the current source IREF.  The current-voltage conversion circuit may be configured with a plurality of transistors, and the number of NMOS transistors is not limited to three. Alternatively, the current-voltage conversion circuit may be configured with a plurality of diodes. The clamp circuit is configured to suppress a fluctuation of the power supply voltage.

[0037] The reference voltage block includes the BGR circuit called a reference voltage circuit. The reference voltage circuit is configured to generate the reference voltage by using a voltage suppressed by the clamp circuit as the input voltage.

[0038] When a transistor is operating in a saturation region, the gate-to-source voltage VGS of a diode-connected NMOS transistor may be expressed by the following equation (1) : VGS= (2IDS (L / W)  / μCox) ^ (1 / 2) +Vth   (1)

[0039] Here, IDS indicates the drain current of a MOS transistor, L indicatesa MOS transistor length, W indicatesa MOS transistor width, μindicates a mobility, Cox indicates the gate oxide capacitor, Vth indicatesa threshold voltage of the MOS transistor.

[0040] Therefore, the voltage V1 may be expressed by the following equation (2) . V1= (2IDSMN1 (LMN1 / WMN1)  / μCox) ^ (1 / 2) +Vth1   (2)

[0041] Here, IDSMN1 indicates the drain current of the MOS transistor MN1, LMN1 indicatesa MOS transistor MN1 length, WMN1 indicatesa MOS transistor MN1 width, Vth1 indicatesa threshold voltage of the MOS transistor MN1.

[0042] In the same way, the voltageV2 and V3 may be expressed by the following equations (3) and (4) respectively. V2=VGS2+V1 = (2IDSMN1 (LMN1 / WMN1)  / μCox) ^ (1 / 2) +(2IDSMN2 (LMN2 / WMN2)  / μCox) ^ (1 / 2) +Vth1+Vth2   (3) V3=VGS3+V2 = (2IDSMN1 (LMN1 / WMN1)  / μCox) ^ (1 / 2) +(2IDSMN2 (LMN2 / WMN2)  / μCox) ^ (1 / 2) +(2IDSMN3 (LMN3 / WMN3)  / μCox) ^ (1 / 2) +Vth1+Vth2+ Vth3   (4)

[0043] Here, it may be considered that IREF=IDSMN1=IDSMN2=IDSMN3. Therefore, the voltage V3 may be expressed by the following equation (5) . V3=VGS3+V2 = (2IREF (LMN1 / WMN1)  / μCox) ^ (1 / 2) +(2IREF (LMN2 / WMN2)  / μCox) ^ (1 / 2) + (2IREF (LMN3 / WMN3)  / μCox) ^ (1 / 2) +Vth1+Vth2+ Vth3   (5)

[0044] The above equation (5) does not have a term of the power supply voltage. That is, it can be seen that the voltage V3 is constant with respect tothe fluctuation of the power supply voltage.

[0045] Fig. 2 shows the POR circuit usinga Native MOS MNA0 as the clamper.

[0046] The Native MOS is an NMOS formed directly on ap-type substrate, and has a characteristic that the threshold voltage is 0. The voltage V3 is applied to the gate of the Native MOS, and at this time, the voltage VC may be expressed by the following equation (6) . VC=V3-VGSMNA0. = (2IREF (LMN1 / WMN1)  / μCox) ^ (1 / 2) + (2IREF (LMN2 / WMN2)  / μCox) ^ (1 / 2) + (2IREF (LMN3 / WMN3)  / μCox) ^ (1 / 2) -(2IMNA0 (LMNA0 / WMNA03)  / μCox) ^ (1 / 2) +Vth1+Vth2+ Vth3   (6)

[0047] The voltage VC is not affected by the fluctuation of the power supply voltage. The voltage VC is also a power supply of the BGR circuit. Therefore, it can be seen that the BGR circuit is also not affected by the fluctuation of the power supply voltage.

[0048] Here, the Native MOSis used, but it operates in the same manner even in a normal enhancement type. Since the threshold voltage of the Native MOS is zero, it is useful at a low power supply voltage. In the case of the enhancement type, a high power supply voltage is required, but since the transconductance is high, the voltage VC is more resistant to thefluctuation of the power supply voltage and is useful for keeping the voltage to the BGR circuit constant.

[0049] The POR-blockincludes a comparator (COMP) to which the reference voltage VBGR, the power supply voltage, or a divided voltage Vdiv of the power supply voltage output from the VR-block is input. The comparator outputs a signal High to two inputs when the non-inverted input voltage exceeds the inverted input voltage. The power-on reset voltage of the system is set to VREF_RISE. Therefore, VREF_RISE may be expressed by the following equation (7) . VREF_RISE=VBGR=AVDD (R1 /  (R1+R2) )   (7)

[0050] By setting the resistors R1 and R2, the POR circuit can be realized. The circuit configured with the resistors R1 and R2 is also called a voltage generation circuit. The voltage generation circuit generates a voltage proportional to the power supply voltage by a resistive voltage division.

[0051] With reference to Fig. 9, the operation of the POR circuit is described in detail. Since the power supply voltage is 0 at time t=0, the VPOR is also 0. At time t=t1, the power supply voltage reaches VREF_RISE. At this time, since the resistors R1 and  R2 are set so that the AVDD (R1 /  (R1+R2) ) and the VBGR become equal, the signal of the comparator changes from Low to High. Further, at time t=t2, since the power supply voltage is lower than VREF_FALL, the VPOR is changed from High to Low. The hysteresis of the POR circuit will be described later. Thus, the power-on reset can be performed at high speed and with high accuracy by supplying a stable reference voltage to the comparator without delay of a time constant by an input clamp circuit. In this way, the comparator compares the voltage generated by the voltage generation circuit with the reference voltage to output a POR signal depending on a magnitude relationship between the voltage generated by the voltage generation circuit and the reference voltage.

[0052] (Variation Embodiment)

[0053] In a variation embodiment, the voltage VC may be used for the power source of the comparator. That is, in this variation embodiment, the comparator may use the voltage suppressed by the clamp circuit as the input voltage. By doing so, the comparator is not affected by the fluctuation of the power supply voltage. Also, a high-speed and stable operation of the power-on reset circuit is enabled.

[0054] The current source IREF may be composed of a native MOSMNA1 and a resistor RNA1, as shown in Fig. 3. Assuming that the MNA1 operates in the saturation region and the threshold voltage is 0, IREF may be expressed by the following equation (8) . IREF=2RNA^2 /  (μCox (W / L) )   (8)

[0055] As can be seen from the above equation, the current source does not depend on the power supply voltage AVDD. By obtaining a stable bias current against the fluctuation of the power supply voltage, the clamper and the BGRcircuit also have  aconstitution that is resistant to the fluctuation of the power supply voltage.

[0056] Fig. 4 shows a schematic diagram of a BGR circuit according to an embodiment of the present invention.

[0057] Initially, when the VPOR is Low, the voltageVBGR is obtained. The voltage VBGR may be expressed by the following equation (9) . VBGR=VBE_D2 + Vth*ln (K) * (RB1+RB2)  / RB0   (9)

[0058] Here, VBE_D2 is a negative thermometer coefficient, and Vth*ln (k) is a negative temperature coefficient. RB0, RB1 and RB2 indicate resistance. By appropriately selecting RB0, RB1 and RB2, the reference voltage independent of temperature and the power supply voltage is obtained.

[0059] However, if the power supply voltage has a transient fluctuation, the voltage rises due to the parasitic capacitance of PMOS transistorsMP1, MP2, MP3. Therefore, for the transient fluctuation, the equation (9) cannot be maintained. On the other hand, the BGR circuit equipped with the clamper is characterized by that the output voltage is stable even if the power supply voltage fluctuates transiently. Since it does not fluctuate, it is possible to maintain the equation (9) . Here, the switch SWH0 is turned on at High and turned off at Low. From time t=0 to t1, the BGR circuit operates as described above. Then, at time t=t1, since VPOR=H, a switch SWH0 is turned on. Therefore, the voltage VBGR may be expressed by the following equation (10) . VBGR=VBE_D2 + Vth*ln (K) * (RB2)  / RB0   (10)

[0060] At this time, compared to equation (9) , the switch SWH0 is turned on. The voltage becomes low by the resistor RB. By setting the resistor to match this voltage to VREF_FALL, hysteresis can be provided in the POR circuit.

[0061] The POR circuit configured in this way has a bandgap reference independent of the power supply voltage and temperature in the reference voltage, and further has theclamper which removes a transient change in the power supply voltage, so that the reference voltage of the comparator becomes constant, and only the other input is proportional to the power supply voltage, so that it is fast. Thus, high-precision operation is possible.

[0062] In the case of a nano-ampere-level BGR, the resistors RB1 and RB2 have resistances in excess of several hundred meg ohms. When the power supply voltage VDD fluctuates, via the parasitic capacitance of the PMOS transistors MP1, MP2, and MP3, the current increases and the output voltage VBGR fluctuates. Since this power supply is provided with theclamper, the power supply voltage is large. It is also characterized by no worries about change.

[0063] In this way, ultra-low power consumption and high-speed and high-precision POR signal generation can be realized.

[0064] (Second Embodiment)

[0065] In the first embodiment, by providing bias, the clamper and the BGR circuit independent of the power supply voltage, it is equipped with a constant reference voltage is maintained even in the case of sudden and transient fluctuations of the power supply voltage. By comparing it with the voltage proportional to the power supply voltage in a comparison circuit, the POR circuit with high speed and high accuracy is realized.

[0066] However, in such configuration, in order to generate the voltage proportional to the power supply voltage, the resistor divider is used. The voltage divider circuit has two problems.

[0067] The first is that the current corresponding to the power supply voltage of the  resistor flows. The second is that due to the parasitic capacitance and the resistance-divided voltage, the fluctuation of the power supply voltage is delayed.

[0068] In addition, these two problems are in a trade-off relationship. Specifically, when a high resistance is used for low power consumption, the delay time becomes longer. In view of this situation, in the second embodiment, the power supply voltage is directly monitored to generate a power-on reset signal.

[0069] Fig. 5 shows a block diagram of a POR circuit according to a second embodiment.

[0070] In this embodiment, the POR circuit includes the VC-block which generates a voltage for clamping voltage, the clamper which clamps the reference voltage to the circuit from the power supply voltage, the BGR circuit which generates the reference voltage and an amplifier circuit AMP which amplifies the reference voltage VBGR. In addition, the POR block in the POR circuit includes a booster circuit (boost converter) for boosting the power supply voltage, and a comparator for comparing the reference voltage with the power supply voltage. The comparator may be configured to compare the amplified reference voltage with the boosted power supply voltage to output a POR signal depending on a magnitude relationship between the amplified reference voltage and the boosted power supply voltage.

[0071] The description is not repeated in the same manner as that of the first embodiment. In this embodiment, since the power supply voltage is directly compared, the VBGR is amplified.

[0072] If VREF_RISE (the POR voltage) is low, VBGR is not amplified by the amplifiercircuitand is input directly to the comparator. If VREF_RISE is high, VBGR is amplified by the amplifier circuit. At this time, the output voltage VREF of the amplifier circuitmay be expressed by the following equation (11) . VREF = VBGR (1+RF2 / RF1)   (11)

[0073] When the output voltage VREF is lower than the clamp voltage VC, the power of the amplifier circuitis supplied from the clamp voltage VC. When the output voltage VREF is higher than the clamp voltage VC, the power of the amplifier circuit is supplied from the power supply voltage AVDD. At this time, the comparator of the POR block compares the voltage VREF with the power supply voltage. However, it is difficult for the comparator to compare its own power supply voltage because the voltage of the common mode exceeds the range.

[0074] Therefore, in the second embodiment, the booster circuit is provided. By boosting the power supply voltage by the booster circuit, the comparator can compare the power supply voltage itself. That is, in the second embodiment, the comparator may be configured to compare the amplified reference voltage with the boosted power supply voltage to output a POR signal depending on a magnitude relationship between the amplified reference voltage and the boosted power supply voltage.

[0075] In this embodiment, the reference voltage VREF and the power supply voltage are not affected by the fluctuation of the power supply voltage directly. Because of the comparison, the power-on reset signal can be generated at high speed and with high accuracy.

[0076] Fig. 6A shows a schematic diagram of the boost converter (charge pump) according to an embodiment of the present invention. The boost converter includes a switching regulator using an inductor. A charge pump circuit using capacitance is well known. Transistors MS0, MS1, and MS2 are control transistors for boosting a voltage. A capacitor Cf is a flying capacitor for boosting the voltage. The capacitor C0 is a smoothing capacitor for stabilizing the output. AVDD is a power supply voltage, VCLK is a clock, and VCLKB is a clock inversion signal.

[0077] Fig. 6Bshows a timing chart of the boost converter according to an embodiment of the present invention. A clock is High from time t=0 to t-tc1, and charging is started to a node V0C from the power supply voltage AVDD. A node V1 similarly starts charging and charges the power supply voltage AVDD at t=tc1. Here, for simplicity, the threshold voltage of the transistor is set to 0.

[0078] Next, since VCLK is Low from t=tc1 to t=tc2, V0 is maintained as AVDD. Since VCLKB is High, V1 is pumped from AVDD to 2AVDD by a capacitance Cf.

[0079] Next, since VCLK is High from t=tc2 to t=tc3, V0 is pumped from AVDD to 2AVDD by the capacitance Cf. Since VCLKB is Low, V1 is maintained as 2AVDD.

[0080] Next, since VCLK is Low from t=tc3 to t=tc4, V0 is maintained as AVDD. Since VCLKB is High, V1 is pumped from 2AVDD to 3AVDD by the capacitance Cf.

[0081] By repeating the above steps, three times AVDD is generated from the output VCPOUT.

[0082] In this example, the charge pump generates three times the AVDD. By omitting MS1 and Cf, twice as much AVDD is generated. In addition, by preparing MS4, MS3, transistors, and N flying capacitors, an N times AVDD voltage is also generated. This is the minimum voltage, higher than the POR, depending on the voltage to the POR. The voltage generated by the charge pump circuit is used as a power source, thereby the comparator circuit can be operatedsuitably.

[0083] Fig. 7showsa schematic diagram of the amplifier circuit shown in Fig. 5. For the power supply voltage AVDD and the ground GND, a current mirror is composed of the current source IREFA and the NMOS transistors MAN0, MAN1, and MAN2. The  NMOS transistors MA1 and MA2constitute a differential amplifier. The PMOS transistors MA3 and MA4, and an output transistor MA5 constitute an active load. The capacitor CC0 is a phase compensation capacitor. In this amplifier, the gate terminals of the differential amplifier transistors MA1 and MA2 are input. Each of them is an inverted amplifier terminal VINM and a non-inverted amplifier terminal VINP. The difference voltage ΔVIN=VINP-VINM multiplied by the gain A of the amplifier can be amplified to an output VAMPOUT.

[0084] Fig. 8 showsa schematic diagram of the comparator shown in Fig. 5. For the power supply voltage AVDD and the ground GND, a current mirror is composed of the current source IREFC and the NMOS transistors MCN0, MCN1, and MCN2. The NMOS transistors MC1 and MC2constitute a differential amplifier. The PMOS transistors MC3, MC4, and an output transistor MC5 constitute an active load. In this comparator, the gate terminals of the differential amplifier transistors MA1 and MA2 are input. Each of them is an inverted amplifier terminal VINM and a non-inverted amplifier terminal VINP. If VINP>VINM, VCOMPOUT=AVDD (H) , Else if, VINP<VINM, VCOMPOUT=GND (L) . Thus, the output signal High or Low can be outputted as a comparison result according to the two inputs relation.

[0085] The foregoing descriptions are merely specific implementation manners of the present invention, but are not intended to limit the protection scope of the present invention. Any variation or replacement readily figured out by a person skilled in the art within the technical scope disclosed shall fall within the protection scope of the present invention. Therefore, the protection scope of the present invention shall be subject to the protection scope of the claims.

Claims

1.A power-on resetcircuit, comprising:a current source;a current-voltage conversion circuit configured to generate a voltage based on the current source;a clamp circuit configured to suppress a fluctuation of a power supply voltage;a reference voltage circuit configured to generate a reference voltage by using a voltage suppressed by the clamp circuit as an input voltage;a voltage generation circuit configured to generate a voltage proportional to the power supply voltage; anda comparator configured to compare the voltage generated by the voltage generation circuit with the reference voltage to output a power-on reset (POR) signal depending on a magnitude relationship between the voltage generated by the voltage generation circuit and the reference voltage.2.The power-on reset circuit according to claim 1, whereinthe current sourceis configured with a native MOS and a register.3.The power-on reset circuit according to claim 1, wherein the current-voltage conversion circuit comprises a plurality of diodes or diode-connected transistors.4.The power-on reset circuit according to claim 1, wherein the current-voltage conversion circuit is configured to generate the voltage proportional to the power supply voltage by a resistive voltage division.5.The power-on reset circuit according to claim 1, wherein the clamp circuit is  configured with a native MOS.6.The power-on reset circuit according to claim 1, wherein the comparator is configured to use the power supply voltage as the input voltage.7.The power-on reset circuit according to claim 1, wherein the comparator is configured to use the voltage suppressed by the clamp circuit as the input voltage.8.A power-on reset circuit, comprising:a current source;a current-voltage conversion circuit configured to generate a voltage based on the current source;a clamp circuit configured to suppress a fluctuation of a power supply voltage;a reference voltage circuit configured to generate a reference voltage by using a voltage suppressed by the clamp circuit as an input voltage;a voltage generation circuit configured to generate a voltage proportional to the power supply voltage;an amplifier circuit configured to amplify the reference voltage;a booster circuit configured to boost the power supply voltage; anda comparator configured to compare the amplified reference voltage with the boosted power supply voltage to output a power-on reset (POR) signal depending on a magnitude relationship between the amplified reference voltage and the boosted power supply voltage.

Images