Circuit, display panel, and electronic device

Abstract

A circuit (100), a display panel and an electronic device are provided. The circuit (100) includes a first TFT (110), and a second TFT (120), a first sub-circuit (131), and a second sub-circuit (132). The first TFT (110) is an N-channel TFT, and a gate bias reliability of the second TFT (120) is better than a gate bias reliability of the first TFT (110). Further, a drain terminal of the first TFT (110) is coupled to the first sub-circuit (131), a source terminal of the first TFT (110) is coupled to the second sub-circuit (132), a gate terminal of the first TFT (110) is coupled to a second terminal of the second TFT (120), a first terminal of the second TFT (120) is configured to obtain a first control signal (Ctrl 1), and a gate terminal of the second TFT (120) is configured to obtain a second control signal (Ctrl 2), where the first terminal of the second TFT (120) is a drain terminal of the second TFT (120) and the second terminal of the second TFT (120) is a source terminal of the second TFT (120), or, the first terminal of the second TFT (120) is the source terminal of the second TFT (120) and the second terminal of the second TFT (120) is the drain terminal of the second TFT (120). The circuit (100) may help reduce or avoid the PBS issue and reduce power consumption.

Description

CIRCUIT, DISPLAY PANEL, AND ELECTRONIC DEVICETECHNICAL FIELD

[0001] Present application relates to the field of electronic technologies, and more specifically, to a circuit, a display panel, and an electronic device.BACKGROUND

[0002] Oxide semiconductor thin-film transistors (Oxide TFTs) , represented by In-Ga-Zn-O (IGZO) TFTs, is recently widely used in displays and integrated circuits (ICs) . It is because of its higher mobility compared with conventional amorphous silicon TFT (a-Si TFTs) , and of its lower leakage current than the a-Si TFTs and a low-temperature polycrystalline silicon TFTs (LTPS TFTs) .

[0003] Achieving a balance between a high mobility, a positive threshold voltage and a reliability is a challenging task for the TFTs. The Oxide TFTs suffer from reliability issues. One of the reliability issues is a positive-bias stress (PBS) issue. By the PBS issue, a threshold voltage of N-channel Oxide TFTs is shifted to positive side. Therefore, the PBS is caused by positive gate bias only, and it is difficult to reduce.SUMMARY

[0004] Embodiments of the present application provides a circuit, a display panel, and an electronic device. The circuit provided by the embodiments of the present application may help reduce or avoid the PBS issue and reduce power consumption.

[0005] According to a first aspect, an embodiment of the present application provides a circuit. The circuit includes a first thin-film transistor (TFT) , and a second TFT, a first sub-circuit, and a second sub-circuit, where, the first TFT is an N-channel TFT, and a gate bias reliability of the second TFT is better than a gate bias reliability of the first TFT, a drain terminal of the first TFT is coupled to the first sub-circuit, a source terminal of the first TFT is coupled to the second sub-circuit, a gate terminal of the first TFT is coupled to a second terminal of the second TFT, a first terminal of the second TFT is configured to obtain a first control signal, and a gate terminal of the second TFT is configured to obtain a second control signal, where the first terminal of the second TFT is a drain terminal of the second TFT and the second terminal of the second TFT is a source  terminal of the second TFT, or, the first terminal of the second TFT is the source terminal of the second TFT and the second terminal of the second TFT is the drain terminal of the second TFT.

[0006] The circuit according to the first aspect of the present application may help reduce or avoid the PBS issue because the second TFT has a better gate bias reliability. Further, due to the PBS issue may be reduced and avoided, an additional voltage margin for the PBS issue may be reduced or dropped. Therefore, power consumption of the circuit may be reduced.

[0007] In a possible design, the first TFT is an oxide semiconductor TFT.

[0008] In a possible design, the second TFT is a LTPS TFT.

[0009] In a possible design, the second TFT is an N-channel LTPS TFT.

[0010] In a possible design, a duty ratio of the second control signal is larger than or equal to a first preset ratio, the first preset ratio is 75%.

[0011] In a possible design, a duration of a high level of the second control signal is longer than a duration of K1 cycles of the first control signal, K1 is a positive integer and greater than two.

[0012] In a possible design, the second TFT is a P-channel LTPS TFT.

[0013] In a possible design, a duty ratio of the second control signal is smaller than or equal to a second preset ratio, the second preset ration is 25%.

[0014] In a possible design, a duration of a low level of the second control signal is longer than a duration of K2 cycles of the first control signal, K2 is a positive integer and greater than two.

[0015] In a possible design, the circuit further includes: a third TFT, where the third TFT is an N-channel TFT, a first terminal of the third TFT is coupled to the first terminal of the second TFT, a second terminal of the third TFT is configured to obtain the first control signal, and the gate terminal of the third TFT is configured to obtain a third control signal, where the first terminal of the third TFT is a drain terminal of the third TFT and the second terminal of the third TFT is a source terminal of the third TFT, or, the first terminal of the third TFT is the source terminal of the third TFT and the second terminal of the third TFT is the drain terminal of the third TFT.

[0016] In a possible design, the third TFT is a LTPS TFT.

[0017] In a possible design, the circuit further includes: M auxiliary TFTs, where each of the M auxiliary TFTs is an N-channel TFT, M is a positive integer greater than one, the M auxiliary TFTs are connected in series, a first terminal of a first auxiliary TFT among the M auxiliary TFTs is coupled to the second terminal of the second TFT, and a first terminal of a Qth auxiliary TFT among the M auxiliary TFTs is configured to obtain the second control signal, where the first terminal of the first auxiliary TFT is a source terminal or a drain terminal of the first auxiliary TFT, and the first terminal of the Qth auxiliary TFT  is a source terminal or a drain terminal of the Qth auxiliary TFT. Q is a positive integer not greater than M.

[0018] In a possible design, the auxiliary TFT is a LTPS TFT.

[0019] In a possible design, the circuit is a pixel circuit.

[0020] In a possible design, the first sub-circuit includes a fourth TFT, a fifth TFT, and a capacitor, where a source terminal or a drain terminal of the fourth TFT is coupled to a gate terminal of the fifth TFT, a source terminal of the fifth TFT is coupled to a first node, a drain terminal of the fifth TFT is coupled to a second input terminal, a first terminal of the capacitor is coupled to the first node, and a second terminal of the capacitor is coupled to a first voltage input terminal; the second sub-circuit includes a sixth TFT, a seventh TFT, an eighth TFT, a ninth TFT, and a light-emitting diode, a source terminal of the sixth TFT is coupled to a fourth node, a drain terminal of the sixth TFT is coupled to a second node, and a gate terminal of the sixth TFT is couple to a first input terminal, a source terminal of the seventh TFT is coupled to the second node, a drain terminal of the seventh TFT is coupled to a third node, and a gate terminal of the seventh TFT is coupled to the first node, a source terminal of the eighth TFT is coupled to the first voltage input terminal, a drain terminal of the eighth TFT is coupled to the third node, and a gate terminal of the eighth TFT is coupled to the first input terminal, a source terminal of the ninth TFT is coupled to the third node, a drain terminal of the ninth TFT is coupled to a data input terminal, and a gate terminal of the ninth TFT is coupled to a sixth input terminal, a first terminal of the light-emitting diode is coupled to the fourth node, and a second terminal of the light-emitting diode is coupled to a second voltage input terminal.

[0021] In a possible design, the first sub-circuit includes: a fourth TFT, a fifth TFT, a sixth TFT, a seventh TFT, an eighth TFT, a ninth TFT, a capacitor, and a light-emitting diode, where a source terminal or a drain terminal of the fourth TFT is coupled to a gate terminal of the fifth TFT, a source terminal of the fifth TFT is coupled to a first node, a drain terminal of the fifth TFT is coupled to a second input terminal, a first terminal of the capacitor is coupled to the first node, and a second terminal of the capacitor is coupled to a first voltage input terminal, a source terminal of the sixth TFT is coupled to a fourth node, a drain terminal of the sixth TFT is coupled to the second node, and a gate terminal of the sixth TFT is couple to a first input terminal, a source terminal of the seventh TFT is coupled to the second node, a drain terminal of the seventh TFT is coupled to a third node, and a gate terminal of the seventh TFT is coupled to the first node, a source terminal of the eighth TFT is coupled to the first voltage input terminal, a drain terminal of the eighth TFT is coupled to the third node, and a gate terminal of the eighth TFT is coupled to the first input terminal, a source terminal of the ninth TFT is coupled to the third node, a drain terminal of the ninth TFT is coupled to a data input terminal, and a gate terminal of the ninth TFT is coupled to a sixth input terminal, a first terminal of the light-emitting diode is coupled to the fourth node, and a second terminal of the light-emitting diode is coupled to a second voltage input terminal; the second sub-circuit includes a second input terminal.

[0022] In a possible design, the first sub-circuit includes a fourth TFT, a seventh TFT, an eighth TFT, and a light-emitting diode,  a source terminal of the fourth TFT is coupled is coupled to a second node, a drain terminal of the fourth TFT is coupled to a first input terminal, a gate terminal of the fourth TFT is coupled to a second input terminal, a source terminal of the seventh TFT is coupled to a fourth node, a drain terminal of the seventh TFT is coupled to a second node, a gate terminal of the seventh TFT is coupled to a third input terminal, a source terminal of the eighth TFT is coupled to the fourth node, a drain terminal of the eighth TFT is coupled to a fourth input terminal, a gate terminal of the eighth TFT is coupled to a fifth input terminal, a first terminal of the light-emitting diode is coupled to the fourth node, and a second terminal of the light-emitting diode is coupled to a second voltage input terminal; the second sub-circuit includes a capacitor, a fifth TFT, a sixth TFT, and a ninth TFT, a first terminal of the capacitor is coupled to a first node, a second terminal of the capacitor is coupled to a first voltage input terminal, a source terminal of the fifth TFT is coupled to the first voltage input terminal, a drain terminal of the fifth TFT is coupled to a third node, a gate terminal of the fifth TFT is coupled to the third input terminal, a source terminal of the sixth TFT is coupled to the third node, a drain terminal of the sixth TFT is coupled to a second node, a gate terminal of the sixth TFT is coupled to the first node, a source terminal of the ninth TFT is coupled to the third node, a drain terminal of the ninth TFT is coupled to a data input terminal, and a gate terminal of the ninth TFT is coupled to a sixth input terminal.

[0023] According to a second aspect, an embodiment of the present application provides a pixel array including a plurality of the circuits according to the first aspect or any one of the possible designs of the first aspect.

[0024] According to a third aspect, an embodiment of the present application provides display panel including the pixel array according to the second aspect and a gate deriver on array circuit.

[0025] According to a fourth aspect, an embodiment of the present application provides an electronic device including the display panel according to the third aspect.DESCRIPTION OF DRAWINGS

[0026] FIG. 1 illustrates a circuit according to some embodiments of the present application;

[0027] FIG. 2 illustrates an embodiment of a timing diagram;

[0028] FIG. 3 illustrates another circuit according to some embodiments of the present application;

[0029] FIG. 4 illustrates an embodiment of a timing diagram;

[0030] FIG. 5 illustrates a conventional circuit including two TFTs;

[0031] FIG. 6 shows an embodiment of a timing diagram;

[0032] FIG. 7 illustrates an embodiment of a threshold shift;

[0033] FIG. 8 illustrates an embodiment of a threshold shift;

[0034] FIG. 9 illustrates an embodiment of a threshold shift;

[0035] FIG. 10 illustrates circuits according to some embodiments of the present application;

[0036] FIG. 11 shows an embodiment of a timing diagram;

[0037] FIG. 12 illustrates another circuit according to some embodiments of the present application;

[0038] FIG. 13 shows a structure of an AMOLED display in accordance with some embodiments of the present application;

[0039] FIG. 14 shows a pixel circuit in accordance with some embodiments of the present application;

[0040] FIG. 15 illustrates a pixel circuit in accordance with some embodiments of the present application;

[0041] FIG. 16 illustrates another pixel circuit in accordance with some embodiments of the present application;

[0042] FIG. 17 illustrates a pixel circuit in accordance with some embodiments of the present application;

[0043] FIG. 18 illustrates another pixel circuit in accordance with some embodiments of the present application;

[0044] FIG. 19 illustrates another threshold shift in accordance with some embodiments of the present application;

[0045] FIG. 20 shows an embodiment of a timing diagram.DESCRIPTION OF EMBODIMENTS

[0046] The following describes the technical solutions in the present application with reference to the accompanying drawings.

[0047] As may be used herein, the term (s) “coupled to, ” “operably coupled to, ” and / or “coupling” includes direct coupling between items and / or indirect coupling between items via an intervening item (e.g., an item includes, but is not limited to, a component, an element, a circuit, and / or a module) where, for an example of indirect coupling, the intervening item does not modify the information of a signal but may adjust its current level, voltage level, and / or power level. As may further be used herein, inferred coupling (i.e., where one element is coupled to another element by inference) includes direct and indirect coupling between two items in the same manner as “coupled to” . As may even further be used herein, the term “configured to, ” “operable to, ” “coupled to, ” or “operably coupled to” indicates that an item includes one or more of power connections, input (s) , output (s) , etc., to perform, when activated, one or more its corresponding functions and may further include inferred coupling to one or more other items. As may still further be used herein, the term “associated with, ” includes direct and / or indirect coupling of separate items and / or one item being embedded within another item.

[0048] FIG. 1 illustrates a circuit according to some embodiments of the present application. Referring to FIG. 1, a circuit 100 includes a first thin-film transistor (TFT) 110, a second TFT 120, a first sub-circuit 131, and a second sub-circuit  132.

[0049] At term “sub-circuit (e.g., the first sub-circuit 131, or, the second sub-circuit 132) ” is referred to a part of a circuit. The sub-circuit may include one or more electronic components, where the electronic components may include at least one of the followings: one or more resistors, one or more capacitors, one or more inductors, one or more electrodes, one or more transistors, one or more TFTs, one or more diodes, or the like.

[0050] For convenience, a drain terminal of the first TFT 110 may be referred to as a first drain terminal, a source terminal of the first TFT 110 may be referred to as a first source terminal, and a gate terminal of the first TFT 110 may be referred to as a first gate terminal. A drain terminal of the second TFT 120 may be referred to as a second drain terminal, a source terminal of the second TFT 120 may be referred to as a second source terminal, and a gate terminal of the second TFT 120 may be referred to as a second gate terminal.

[0051] In some embodiments, the first drain terminal is coupled to the first sub-circuit 131, and the first source terminal is coupled to the second sub-circuit 132. In some other embodiments, the first source terminal is coupled to the first sub-circuit 131, and the first drain terminal is coupled to the second sub-circuit 132.

[0052] The first gate terminal is coupled to the second drain terminal or the second source terminal. In other words, the first gate terminal is coupled to the second drain terminal, and the second source terminal is configured to obtain a first control signal (Ctrl 1) . In some other embodiments, the first gate terminal is coupled to the second source terminal, and the second drain terminal is configured to obtain the first control signal. The second gate terminal is configured to obtain a second control signal (Ctrl 2) . For convenience, in the following embodiments, it is assumed that the first gate terminal is coupled to the second drain terminal, and the second source terminal is configured to obtain the first control signal.

[0053] The first TFT 110 is an N-channel TFT, and a gate bias reliability of the second TFT 120 is better than a gate bias reliability of the first TFT 110. Referring to FIG. 1, the second TFT 120 is a P-channel TFT. In some other embodiments, the second TFT 120 may be replaced by an N-channel TFT.

[0054] In some embodiments, the first TFT 110 may be an Oxide TFT. In some other embodiments, the first TFT 110 may be a low-temperature polycrystalline silicon (LPTS) TFT. In some other embodiments, the first TFT 110 may be a low temperature polycrystalline oxide (LTPO) TFT, an indium gallium zinc oxide (IGZO) , an amorphous silicon (a-Si) TFT, an organic TFT, or the like.

[0055] In some embodiments, the second TFT 120 may be a LPTS TFT.

[0056] The second TFT 120 is controlled by the second control signal, while the first TFT 110 is controlled by both the second control signal and the first control signal. For example, during a first period in which the second control signal is a high level, the second TFT 120 is turned off, resulting in the first TFT 110 being turned off. During a second period in which the  second control signal is a low level, the second TFT 120 is turned on. The first control signal may be configured to control a state of the first TFT 110 during the second period. For example, during the second period, when the first control signal is a high level, the first TFT 110 may be turned on, and the first sub-circuit 131 and the second sub-circuit 132 are connected and form a pathway; when the first control signal is a low level, the first TFT 110 may be turned off, and the first sub-circuit 131 and the second sub-circuit 132 are isolated and the pathway is broken.

[0057] FIG. 2 illustrates waveforms of the first control signal, the second control signal, and a connection between the first sub-circuit 131 and the second sub-circuit 132.

[0058] FIG. 3 illustrates another circuit according to some embodiments of the present application. Referring to FIG. 3, a circuit 300 includes a first TFT 310, a second TFT 320, a first sub-circuit 331 and a second sub-circuit 332.

[0059] Similar to the circuit 100, in some embodiments, a drain terminal of the first TFT 310 is coupled to the first sub-circuit 331, and a source terminal of the first TFT 310 is coupled to the second sub-circuit 332. In some other embodiments, the source terminal of the first TFT 310 is coupled to the first sub-circuit 331, and the drain terminal of the first TFT 310 is coupled to the second TFT 320.

[0060] A gate terminal of the first TFT 310 is coupled to a drain terminal of the second TFT 320 or A source terminal of the second TFT 320. In some embodiments, the drain terminal of the second TFT 320 is coupled to the gate terminal of the first TFT 310, and the source terminal of the second TFT 320 is configured to obtain a first control signal (Ctrl 1) . In some other embodiments, the source terminal of the second TFT 320 is coupled to the gate terminal of the first TFT 310, and the drain terminal of the second TFT 320 is configured to obtain the first control signal. A gate terminal of the second TFT 320 is configured to obtain the second control signal (Ctrl 2) .

[0061] The first TFT 310 is an N-channel TFT, and a gate bias reliability of the second TFT 320 is better than a gate bias reliability of the first TFT 310. The second TFT 320 is an N-channel TFT.

[0062] In some embodiments, the first TFT 310 may be an Oxide TFT. In some other embodiments, the first TFT 310 may be a low temperature polycrystalline oxide (LTPO) TFT, an indium gallium zinc oxide (IGZO) , an amorphous silicon (a-Si) TFT, an organic TFT, or the like.

[0063] In some embodiments, the second TFT 320 may be a LPTS TFT.

[0064] The second TFT 320 is controlled by the second control signal, while the first TFT 310 is controlled by both the first control signal and the second control signal. For example, during a first period in which the second control signal is a low level, the second TFT 20 is turned off, resulting in the first TFT 310 being turned off. During a second period in which the second control signal is a high level, the second TFT 20 is turned on. The first control signal may be configured to control a state of the first TFT 310 during the second period. For example, during the second period, when the first control signal is a  high level, the first TFT 310 may be turned on, and the first sub-circuit 331 and the second sub-circuit 332 are connected and form a pathway; when the first control signal is a low level, the first TFT 310 may be turned off, and the first sub-circuit 331 and the second sub-circuit 332 are isolated and the pathway is broken.

[0065] FIG. 4 illustrates waveforms of the first control signal, the second control signal, and a connection between the first sub-circuit 331 and the second sub-circuit 332.

[0066] When the waveforms illustrated in FIG. 4 are applied to the circuit 300 and the waveforms illustrated in FIG. 2 are applied to the circuit 100, the circuit 100 may achieve the same function as the circuit 300.

[0067] FIG. 5 illustrates a conventional circuit including two TFTs. Referring to FIG. 5, a circuit 500 includes a first TFT 510, a second TFT 520, a first sub-circuit 531 and a second sub-circuit 532.

[0068] The first TFT 510 and the second TFT 521 are connected in series. Mors specifically, a drain terminal of the second TFT 520 is coupled to the first sub-circuit 531, a source terminal of the second TFT 520 is coupled to a drain terminal of the first TFT 510, and a source terminal of the first TFT 510 is coupled to the second sub-circuit 531. A gate terminal of the first TFT 510 is configured to obtain a first control signal (Ctrl 1) , and a gate terminal of the second TFT 520 is configured to obtain a second control signal (Ctrl 2) .

[0069] The first TFT 510 and the second TFT 520 are Oxide TFTs.

[0070] When the waveforms illustrated in FIG. 4 are applied to the circuit 500, the circuit 500 may achieve the same function as the circuit 300. However, the second TFT 520 may suffer the PBS issue, because almost always positive-gate bias is applied on its gate terminal. Compared with the Oxide TFT, the LPTS TFT has a better gate bias reliability. For example, an N-channel LPTS TFT has a better positive-gate bias reliability, while a P-channel LPTS TFT has a better negative-gate bias reliability. Therefore, compared with the circuit 500, the PBS issue in the circuit 100 and the circuit 300 may be reduced or eliminated.

[0071] FIG. 6 shows a timing diagram. Control signals illustrated in FIG. 6 may be applied to the circuit 100. For example, a first control signal (Ctrl 1) illustrated in FIG. 6 may be applied to the source terminal of the second TFT 120, and a second control signal (Ctrl 2) illustrated in FIG. 6 may be applied to the gate terminal of the second TFT 120. The second control signal may be configured to control the state of the second TFT 120. When the second TFT 120 is in an open state under an influence of the second control signal, the first control signal illustrated in FIG. 6 may be transmitted to the gate terminal of the first TFT 110. When the second TFT 120 is in a closed state under the influence of the second control signal, a bias at the gate of the first TFT 110 is kept as is because a gate leakage is very small compared to other leakage currents such as drain-to-source leakage.

[0072] By referring FIG. 6, the first control signal is only applied to the gate terminal of the first TFT 110, when the  second TFT 120 is in the open state under the influence of the second control signal. As previously mentioned, if the second TFT 120 is turned off, the gate bias of the first TFT 110 is kept as is. Thus, two control signals, the first control signal and the second control signal, make the bias at the gate of the first TFT 110 like a control signal T (Ctrl T) . As a result, the same function as the control signal T may be achieved, without creating a new signal source for the control signal T. With this generated bias similar to the control signal T, a connection between the first sub-circuit 131 and the second sub-circuit 132 may be controlled as shown in FIG. 6.

[0073] FIG. 20 shows another timing diagram. Control signals illustrated in FIG. 20 may be applied to the circuit 500. For example, a first control signal (Ctrl 1) illustrated in FIG. 20 may be applied to the gate terminal of the first TFT 510, and a second control signal (Ctrl 2) illustrated in FIG. 20 may be applied to the gate terminal of the second TFT 520. Similarly, two control signals, the first control signal and the second control signal, make the bias at the gate of the first TFT 510 like a control signal T (Ctrl T) . Based on the first control signal and the second control signal, the circuit 500 may achieve the same function as the circuit 100. As previously mentioned, the first TFT 510 and the second TFT 520 are the Oxide TFTs. Therefore, the second TFT 520 may have the PBS issue due to the prolonged positive-bias control signal.

[0074] A PBS effect on the second TFT 520 may be simulated. It is assumed that the second TFT 520 has two cases: case 1 is rather large duty ratio (DR) as PBS, and case 2 is rather small DR as PBS, where DR is defined as ratio of period for positive bias to total bias period. If the duty ratio is 10%, 10%of period receives positive bias and other 90%period receives negative bias.

[0075] In case 1, DR = 50%, 60Hz signal is applied to the second TFT 520, and one 3μs pulse during 240Hz period, around 4.167 ms, is applied to the first TFT 510. DR for the first TFT 510 is 0.072%. FIG. 7 illustrates a result of the aforementioned configuration, where a vertical axis represents threshold voltage shift (ΔVth) from initial threshold voltage, and a horizontal axis represents stress time in second. Assuming usage of 8 hours per day and 50 degrees acceleration, horizontal axis’s 10000000s means daily heavy usage during 3 years. As shown in Fig. 7, the first TFT 510 shows 3V shift in maximum, but the second TFT shows nearly 18V shift. Especially, at 2000000s, it is shorter than one year, it already reached to 16 V.

[0076] In case 2, DR=5%, 60Hz signal is applied to the second TFT 520, and one 3μs pulse during 120-Hz period, around 8.33 ms, is applied to the first TFT 510. DR for the first TFT is 0.036%. FIG. 8 illustrates a result of the aforementioned configuration. As shown in FIG. 2, the first TFT 510 shows 2V shift in maximum, but the second TFT 520 shows nearly 16 V shift.

[0077] For the circuit 300, the second TFT is an N-channel LTPS TFT. In this situation, a duty ratio (DR) of the second control signal may be greater than or equal to a first preset ratio. For example, in some embodiments, the first preset ratio may be 75%. In other words, the DR of the second control signal is greater than or equals to 75%. For example, the DR of the second  control signal may be 75%, 80%, 85%, 90%, or 95%. In some embodiments, when the second TFT is the N-channel LTPS TFT, a duration of a high level of the second control signal is longer than a duration of K1 cycles of the first control signal, K1 is a positive integer and greater than two. In other words, the duration of the high level of the second control signal is longer than a duration of more than two cycles of the first control signal.

[0078] For the circuit 100, the second TFT is a P-channel LTPS TFT. In this situation, a DR of the second control signal may be smaller than or equal to a second preset ratio. For example, in some embodiments, the second preset ratio may be 25%. In other words, the DR of the second control signal is smaller than or equals to 15%. For example, the DR of the second control signal may be 25%, 20%, 15%, 10%, or 5%. In some embodiments, when the second TFT is the P-channel LTPS TFT, a duration of a low level of the second control signal is longer than a duration of K2 cycles of the first control signal, K2 is a positive integer and greater than two. In other words, the duration of the low level of the second control signal is longer than a duration of more than two cycles of the first control signal.

[0079] As comparison, a PBS effect in the circuit 100 in case 1 is simulated. A shift of the first TFT 110 should be the same with the shift of the first TFT 510 illustrated in FIG. 7, but a shift of the second TFT 120 may be different because of usage of LTPS TFT. Result is shown in FIG. 9. As shown in FIG. 9, the shift of the second TFT 120 is nearly 0.5V in maximum, and it is much smaller than not only the second TFT 520 in FIG. 7, but also the first TFT 510. From this result, it may be concluded that the circuit 100 may avoid the PBS issue at the Oxide TFT. The circuit 200 may benefit from the advantages of the circuit 100 since they share a similar structure. For convenience, a configuration of the first TFT and the second TFT (e.g., the first TFT 110 and the second TFT 120, or, the first TFT 310 and the second TFT 320) may be referred to as a PBS control configuration.

[0080] Another merit of the PBS control configuration is to reduce power consumption. A voltage margin is designed because of the PBS issue. The voltage margin increases voltage amplitude and increases the power consumption. Further, if the voltage amplitude increases, the PBS issue may become heavier and a larger voltage margin is needed. For example, it is assumed that a threshold voltage shift is ± 1.5V (for convenience, it is assumed that a threshold voltage shift of an Oxide TFT is the same as a threshold voltage shift of a LTPS TFT) , and a threshold voltage shift caused by the PBS is +3V. In this case, an Oxide TFT under PBS may have +4.5 voltage margin in total as the threshold voltage shift. In addition, a voltage margin for a variation on a panel including the Oxide TFT (hereinafter referred to as an additional margin) should be considered. For example, it is assumed that the voltage margin for the variation on the panel is ± 1V. A gate high voltage (VGH) and a gate low voltage (VGL) should be considered. The VGH means switch on voltage for an N-channel TFT and switch off voltage for a P-channel TFT, and the VGL means switch off voltage for the N-channel TFT and switch off voltage for the P-channel TFT. As an assumption, VGH=8V and VGL=-2 are selected for the Oxide TFT, and VGH=3 and VGL=-8 are selected for the LTPS  TFT.

[0081] As previously mentioned, the sub-circuit may include one or more electronic component. It is assumed that the sub-circuit include a LTPS TFT and the LTPS TFT is not coupled to a TFT to form the PBS control configuration. For convenience, this LTPS TFT may be referred to as a normal LTPS TFT. A voltage amplitude of the normal LTPS TFT should be calculated as follow: VAHnormal_LTPS= VGHLTPS + ΔVth_LTPS + ΔVmargin = 3 + 1.5 + 1= 5.5V, (1.1) VALnormal_LTPS = VGLLTPS + (-ΔVth_LTPS) + (-ΔVmargin) = -8 + (-1.5) + (-1) = -10.5V, (1.2) VAnormal_LTPS = |VAHnormal_LTPS| + |VALnormal_LTPS|= 16V, (1.3)

[0082] where VAHnormal_LTPS represents a positive voltage amplitude of the normal LTPS TFT, VGHLTPS represents a gate high voltage of the LTPS TFT, ΔVth_LTPS represents a positive value of the threshold voltage shift of the LTPS TFT, ΔVmargin represents a positive value of the additional margin, VALnormal_LTPS represents a negative voltage amplitude of the normal LTPS TFT, VGLLTPS represents the gate low voltage of the LTPS TFT, -ΔVth_LTPS represents a negative value of the threshold voltage shift of the LTPS TFT, -ΔVmargin represents a negative value of the additional margin, and VAnormal_LTPS represents the voltage amplitude of the normal LTPS TFT.

[0083] A voltage amplitude of the Oxide TFT under the PBS issue (e.g., the second TFT 520) should be calculated as follow: VAHOxide1= VGHOxide + ΔVth_Oxide + ΔVmargin + Vth_PBS= 8 + 1.5 + 1 +3 = 13.5V, (2.1) VALOxide = VGLOxide + (-ΔVth_Oxide) + (-ΔVmargin) = -2 + (-1.5) + (-1) = -4.5V, (2.2) VAOxide1 = |VAHOxide1| + |VALOxide|== 18V, (2.3)

[0084] where VAHOxide1 represents a positive voltage amplitude of the Oxide TFT under the PBS issue (hereinafter referred to as an Oxide_PBS TFT) , VGHOxide represents a gate high voltage of the Oixde TFT, ΔVth_Oxide represents a positive value of the threshold voltage shift of the Oxide TFT, ΔVmargin represents a positive value of the additional margin, Vth_PBS represents the threshold voltage shift caused by the PBS, VALOxide represents a negative voltage amplitude of the Oxide_PBS TFT, VGLOxide represents the gate low voltage of the Oxide TFT, -ΔVth_Oxide represents a negative value of the threshold voltage shift of the Oxide TFT, -ΔVmarginrepresents a negative value of the additional margin, and VAOxide1 represents the voltage amplitude of the Oxide_PBS TFT.

[0085] A voltage amplitude of the Oxide TFT without the PBS issue (e.g., the first TFT 110, the first TFT 310, or the first TFT 510) should be calculated as follow: VAHOxide2= VGHOxide + ΔVth_Oxide + ΔVmargin = 8 + 1.5 + 1 = 10.5V, (3.1) VALOxide = VGLOxide + (-ΔVth_Oxide) + (-ΔVmargin) = -2 + (-1.5) + (-1) = -4.5V, (3.2) VAOxide2 = |VAHOxide2| + |VALOxide|== 15V, (3.3)

[0086] where VAHOxide2 represents a positive voltage amplitude of the Oxide TFT without the PBS issue (hereinafter referred to as an Oxide_noPBS TFT) , VGHOxide represents a gate high voltage of the Oixde TFT, ΔVth_Oxide represents a positive value of the threshold voltage shift of the Oxide TFT, ΔVmargin represents a positive value of the additional margin, VALOxide represents a negative voltage amplitude of the Oxide_noPBS TFT VGLOxide represents the gate low voltage of the Oxide TFT, -ΔVth_Oxide represents a negative value of the threshold voltage shift of the Oxide TFT, -ΔVmarginrepresents a negative value of the additional margin, and VAOxide2 represents the voltage amplitude of the Oxide_noPBS TFT.

[0087] A voltage amplitude of the LTPS TFT in the PBS control configuration (e.g., the second TFT 120, or, the second TFT 320 ) should be calculated as follow: VAHLTPS= VGHOxide + ΔVth_LTPS +ΔVth_Oxide + ΔVmargin = 8 + 1.5 + 1.5 + 1= 12V, (4.1) VALLTPS = VGLOxide + (-ΔVth_LTPS) + (-ΔVth_Oxide) + (-ΔVmargin) = -2 + (-1.5) + (-1.5) + (-1) = -6V, (4.2) VALTPS = |VAHLTPS| + |VALLTPS|= 18V, (4.3)

[0088] where VAHLTPS represents a positive voltage amplitude of the LTPS TFT in the PBS control configuration (hereinafter referred to as a LTPS_forOxide TFT) , VGHOxide represents a gate high voltage of the Oxide TFT, ΔVth_LTPS represents a positive value of the threshold voltage shift of the LTPS TFT, ΔVth_Oxide represents a positive value of the threshold voltage shift of the Oxide TFT, ΔVmargin represents a positive value of the additional margin, VALLTPS represents a negative voltage amplitude of the LTPS_forOxide TFT, VGLOxide represents the gate low voltage of the Oxide TFT, -ΔVth_LTPS represents a negative value of the threshold voltage shift of the LTPS TFT, -ΔVth_Oxide represents a negative value of the threshold voltage shift of the Oxide TFT, -ΔVmargin represents a negative value of the additional margin, and VALTPS represents the voltage amplitude of the LTPS_forOxide TFT.

[0089] For the LTPS_forOxide TFT, the gate high voltage of the Oxide TFT should pass it to control the Oxide_noPBS TFT. Therefore, the gate high voltage in an equation 4.1 should be the gate high voltage of the Oxide TFT. Similarly, the gate low voltage of the Oxide TFT should pass the LTPS_forOxide TFT to control the Oxide_noPBS TFT, and the gate low voltage in an equation 4.2 should be the gate low voltage of the Oxide TFT. Further, the threshold voltage shift of the Oxide TFT should be considered due to the transmission of the gate high / low voltage of the Oxide TFT.

[0090] Power consumption can be expressed as C × V2 × f, where C is capacitance, V is voltage amplitude, and f is frequency. This power consumption should be calculated based on 0 V, so amplitude from 0V is important. For an effect of voltage part of the power consumption, the Oxide_PBS TFT has 13.52+ (-4.5) 2 =202.5V2, and the LTPS_forOxide TFT has 122+ (-6) 2 =180 V2. So, power consumption of the PBS control configuration will be around 10%smaller than a conventional configuration illustrated in FIG. 5. Further, if a larger threshold voltage shift by the PBS as shown in FIG. 7 or FIG. 8 is required,  an increased PBS margin may help faster degradation by the PBS. In this case, a circuit including the PBS control configuration may have a better power consumption and faster degradation result.

[0091] Referring to the circuit 100 and the circuit 300, the PBS control configuration includes two TFTs, an N-channel TFT (that is, the first TFT) is coupled to two sub-circuits, an N-channel / P-channel TFT (that is, the second TFT) is coupled to a gate terminal of the N-channel TFT, and a control signal that is used to control the N-channel TFT may be obtained from a drain / source terminal of the N-channel / P-channel TFT. In some other embodiments, the PBS control configuration may include more than two TFTs.

[0092] FIG. 10 (a) illustrates another circuit according to some embodiments of the present application. Referring to FIG. 10 (a) , a circuit 1000 includes a first TFT 1010, a second TFT 1020, a third TFT 1030, a first sub-circuit 1001, and a second sub-circuit 1002. As illustrated in FIG. 10 (a) , the first TFT 1010 is an N-channel TFT, the second TFT 1020 is a P-channel TFT, and the third TFT 1030 is an N-channel TFT. Similar to the circuit 100 and the circuit 300, the first TFT 1010 may be an N-channel Oxide TFT, and the second TFT 1020 may be a P-channel LTPS TFT. A gate bias reliability of the third TFT 1030 is better than a gate bias reliability of the first TFT 1010. For example, in some embodiments, the third TFT 1030 may be a LTPS TFT.

[0093] In some embodiments, a drain terminal of the first TFT 1010 is coupled to the first sub-circuit 1001, and a source terminal of the first TFT 1010 is coupled to the second sub-circuit 1002. In some other embodiments, the source terminal of the first TFT 1010 is coupled to the first sub-circuit 1001, and the drain terminal of the first TFT 1010 is coupled to the second sub-circuit 1002.

[0094] A gate terminal of the first TFT 1010 may be coupled to a drain terminal of the second TFT 1020 or a source terminal of the second TFT 1020. In other words, in some embodiments, the gate terminal of the first TFT 1010 is coupled to the drain terminal of the second TFT 1020. In some other embodiments, the gate terminal of the first TFT 1010 is coupled to the source terminal of the second TFT 1020.

[0095] When the drain terminal of the second TFT 1020 is coupled to the gate terminal of the first TFT 1010, the source terminal of the second TFT 1020 may be coupled to a drain terminal of the third TFT 1030 or a source terminal of the third TFT 1030. In other words, in some embodiments, when the drain terminal of the second TFT 1020 is coupled to the gate terminal of the first TFT 1010, the source terminal of the second TFT 1020 is coupled to the drain terminal of the third TFT 1030. In some other embodiments, when the drain terminal of the second TFT 1020 is coupled to the gate terminal of the first TFT 1010, the source terminal of the second TFT 1020 is coupled to the source terminal of the third TFT 1030.

[0096] When the source terminal of the second TFT 1020 is coupled to the gate terminal of the first TFT 1010, the drain terminal of the second TFT 1020 may be coupled to the drain terminal of the third TFT 1030 or the source terminal of the third  TFT 1030. In other words, in some embodiments, when the source terminal of the second TFT 1020 is coupled to the gate terminal of the first TFT 1010, the drain terminal of the second TFT 1020 is coupled to the drain terminal of the third TFT 1030. In some other embodiments, when the source terminal of the second TFT 1020 is coupled to the gate terminal of the first TFT 1010, the drain terminal of the second TFT 1020 is coupled to the source terminal of the third TFT 1030.

[0097] When the source terminal of the third TFT 1030 is coupled to the drain terminal of the second TFT 1020 or the source terminal of the second TFT 1020, the drain terminal of the third TFT 1030 is configured to obtain a first control signal (Ctrl 1) . When the drain terminal of the third TFT 1030 is coupled to the drain terminal of the second TFT 1020 or the source terminal of the second TFT 1020, the source terminal of the third TFT 1030 is configured to obtain the first control signal.

[0098] A gate terminal of the second TFT 1020 is configured to obtain a second control signal (Ctrl 2) , and a gate terminal of the third TFT 1030 is configured to obtain a third control signal (Ctrl 3) . The second control signal is configured to control a state of the second TFT 1020, and the third control signal is configured to control a state of the third TFT 1030. The state of the second TFT 1020 and the state of the third TFT 1030 control a transmission of the first control signal. When both of the second TFT 1020 and the third TFT 1030 are turned on, the first TFT 1010 may be controlled by the first control signal. If either the second TFT 1020 or the third TFT is turned off, the first control signal will be blocked from reaching the first TFT 1010.

[0099] FIG. 10 (b) illustrates another circuit. Referring to FIG. 10 (b) , a circuit 1050 includes a first TFT 1060, a second TFT 1070, a third TFT 1080, a first sub-circuit 1051, and a second sub-circuit 1052. As illustrated in FIG. 10 (b) , the first TFT 1060 is an N-channel TFT, the second TFT 1070 is a P-channel TFT, and the third TFT 1080 is an N-channel TFT. Further, the first TFT 1060 may be an N-channel Oxide TFT, and the second TFT 1070 may be a P-channel LTPS TFT, and the third TFT 1080 is an N-channel Oxide TFT. The circuit 1000 may achieve the same function as the circuit 1050. However, the third TFT 1080 may have the PBS issue.

[0100] Referring to FIG. 10 (b) , a control signal 1-2 (Ctrl 1-2) is applied to a drain / source terminal of the second TFT 1070, a control signal 2-2 (Ctrl 2-2) is applied to a gate terminal of the second TFT 1070, and a control signal 3-2 (Ctrl 3-2) is applied to a gate terminal of the third TFT 1080.

[0101] In some embodiments, for the circuit 1000 and the circuit 1050, VGH for the third control is high than maximum voltage of the control single 1-2, and VGL for the second control signal is lower than minimum voltage of the control signal 1-2. Further, the control signal 1-2 may be made from VGHi and VGHj, and the control signal 1-2 may be configured to control connection of the sub-circuit 1051 and the sub-circuit 1052.

[0102] FIG. 11 shows a timing diagram. Control signals illustrated in FIG. 11 may be applied to the circuit 1000. For example, a first control signal (Ctrl 1) illustrated in FIG. 11 may be applied to the source terminal of the third TFT 1030, a  second control signal (Ctrl 2) illustrated in FIG. 11 may be applied to the gate terminal of the second TFT 1020, and a third control signal (Ctrl 3) illustrated in FIG. 11 may be applied to the gate terminal of the third TFT 1030. The second control signal may be configured to control the state of the second TFT 1020, and the third control signal may be configured to control the state of the third TFT 1030. When the second TFT 1020 is in an open state under an influence of the second control signal and the third TFT 1030 is in an open state under an influence of the third control signal, the first control signal illustrated in FIG. 11 may be transmitted to the gate terminal of the first TFT 1010. When the second TFT 1020 is in a closed state under the influence of the second control signal and / or the third TFT 1030 is in a close state under the influence of the third control signal, the first control signal will be blocked from reaching the first TFT 1010.

[0103] FIG. 12 illustrates another circuit according to some embodiments of the present application. Referring to FIG. 12, a circuit 1200 includes a first TFT 1210, a second TFT 1220, M auxiliary TFTs, a first sub-circuit 1201, and a second sub-circuit 1202. M is a positive integer greater than two. In other words, the circuit 1200 includes two or more third TFTs. As illustrated in FIG. 12, the first TFT 1210 is an N-channel TFT, the second TFT 1220 is a P-channel TFT, and the auxiliary TFT is an N-channel TFT. Similar to the circuit 100, the circuit 300 and the circuit 1000, the first TFT 1210 may be an N-channel Oxide TFT, and the second TFT 1220 may be a P-channel LTPS TFT. A gate bias reliability of each of the auxiliary TFTs may be better than a gate bias reliability of the first TFT 1210. For example, in some embodiments, the M auxiliary TFTs may be M LTPS TFTs.

[0104] In some embodiments, a drain terminal of the first TFT 1210 is coupled to the first sub-circuit 1201, and a source terminal of the first TFT 1210 is coupled to the second sub-circuit 1202. In some other embodiments, the source terminal of the first TFT 1210 is coupled to the first sub-circuit 1201, and the drain terminal of the first TFT 1210 is coupled to the second sub-circuit 1202.

[0105] A gate terminal of the first TFT 1210 may be coupled to a drain terminal of the second TFT 1220 or a source terminal of the second TFT 1220. In other words, in some embodiments, the gate terminal of the first TFT 1210 is coupled to the drain terminal of the second TFT 1220. In some other embodiments, the gate terminal of the first TFT 1210 is coupled to the source terminal of the second TFT 1220.

[0106] The M auxiliary TFTs are connected in series. For convenience, a mth auxiliary TFT among the M auxiliary TFTs may be denoted as a TFT 1230-m. For example, a first auxiliary TFT among the M auxiliary TFTs is a TFT 1230-1, a second auxiliary TFT among the M auxiliary TFTs is a TFT 1230-2, and a Mth auxiliary TFT among the M auxiliary TFTs is a TFT 1230-M.

[0107] In some embodiments, when the gate terminal of the first TFT 1210 is coupled to the drain terminal of the second TFT 1220, the source terminal of the second TFT 1220 is coupled to a drain terminal of the TFT 1230-1 or a source terminal  of the TFT 1230-1. In other words, in some embodiments, when the drain terminal of the second TFT 1220 is coupled to the gate terminal of the first TFT 1210, the source terminal of the second TFT 1220 is coupled to the drain terminal of the TFT 1230-1. In some other embodiments, when the drain terminal of the second TFT is coupled to the gate terminal of the first TFT 1210, the source terminal of the second TFT 1220 is coupled to the source terminal of the TFT 1230-1.

[0108] In some embodiments, when the gate terminal of the first TFT 1210 is coupled to the source terminal of the second TFT 1220, the drain terminal of the second TFT 1220 is coupled to the drain terminal of the TFT 1230-1 or the source terminal of the TFT 1230-1. In other words, in some embodiments, when the source terminal of the second TFT 1220 is coupled to the gate terminal of the first TFT 1210, the drain terminal of the second TFT 1220 is coupled to the drain terminal of the TFT 1230-1. In some other embodiments, when the source terminal of the second TFT is coupled to the gate terminal of the first TFT 1210, the drain terminal of the second TFT 1220 is coupled to the source terminal of the TFT 1230-1.

[0109] A configuration of the M auxiliary TFTs connected in series is not limited thereto. For example, in some embodiments, similar terminals of two adjacent auxiliary TFTs are connected. For example, the source terminal of the TFT 1230-1 is coupled to a source terminal of the TFT 1230-2, a drain terminal of the TFT 1230-2 is coupled to a drain terminal of a TFT 1230-3, a source terminal of the TFT 1230-3 is coupled to a source terminal of a TFT 1230-4, and so on. In some other embodiments, different type terminals of the two adjacent auxiliary TFTs are connected. For example, the source terminal of the TFT 1230-1 is coupled to the drain terminal of the TFT 1230-2, the source terminal of the TFT 1230-2 is coupled to the drain terminal of the TFT 1230-3, the source terminal of the TFT 1230-3 is coupled to a drain terminal of the TFT 1230-4, and so on.

[0110] A first control signal (Ctrl 1) may be applied to a source / drain terminal of the TFT 1230-Q. Q is a positive integer not greater than M. For example, in some embodiments, Q may be equal to M. In other words, in these embodiments, the first control signal (Ctrl 1) may be applied to a source / drain terminal of the TFT 1230-M. In some other embodiments, Q may be less than M. For example, Q may be equals to M-1, M-2, or the like. A second control signal (Ctrl 2) may be applied to a gate terminal of the second TFT 1220, and a control signal 3-m may be applied to a gate terminal of a TFT 1230-m. For example, a control signal 3-1 (Ctrl 3-1) is applied to a gate terminal of the TFT 1230-1, a control signal 3-2 (Ctrl 3-2) is applied to a gate terminal of the TFT 1230-2.

[0111] In some embodiments, control signals mentioned in the abovementioned embodiments (e.g., the first control signal, the second control signal and the third control signal) may be pulses with high voltage and low voltage.

[0112] In some embodiments, the second control signals mentioned in the aforementioned embodiments (e.g., the second control signal in FIG. 1 and the second control signal in FIG. 3) may have equal or higher voltage-high and equal or lower voltage-low than those of the first control signals (e.g., the first control signal in FIG. 1 and the first control signal in  FIG. 3) . In this configuration, the second TFT may pass the first control signal based on the second control signal.

[0113] In some embodiments, the first control signal has higher and lower voltage than output from the first sub-circuit or the second sub-circuit.

[0114] In some embodiments, the control signals for the circuit 100 and the circuit 300 may have signals from VHGi to VGLj, where i and j are numbers among total number of VGH or VGL.

[0115] The aforementioned circuits may be a circuit in a display. The display mentioned in the present application includes but is not limited to a liquid crystal display (LCD) , a light-emitting diode (LED) display, an organic light-emitting diode (OLED) display, an active-matrix organic light-emitting diode (AMOLED) display, a nanorod LED (nano-LED or nanoLED) display or the like. When the aforementioned circuits are the circuit in the display. The control signals (e.g., the first control signal, the second control signal, and the third control signal) may come from a gate deriver on array (GOA) circuit of the display.

[0116] The display may be a flat panel display, a flexible display, or a micro-electromechanical system (MEMS) -based display, and the present application is not limited thereto.

[0117] The aforementioned circuits may be a pixel circuit. A pixel circuit mentioned in the present application may also be referred to as a pixel, a sub-pixel, a pixel unit, a sub-pixel unit, or the like.

[0118] For convenience, the AMOLED display and the pixel circuit are used for detailed descriptions in the following.

[0119] FIG. 13 shows a structure of an AMOLED display in accordance with some embodiments of the present application. As shown in FIG. 13, an AMOLED display 100 includes a pixel array 1310, a gate driver on array (GOA) circuit 1320, and a data driver circuit 1330.

[0120] The pixel array 1310 includes a plurality of pixel circuits arranged in gate and data directions. In some embodiments, the gate direction can also be referred to as a horizontal direction, a row direction or a row, and the data direction can also be referred to as a vertical direction, a column direction or a column. For ease of description, in the following embodiments, it is assumed that the pixel array 1310 includes X rows and Y columns pixel circuits.

[0121] FIG. 14 shows a pixel circuit in accordance with some embodiments of the present application. A pixel circuit 1400 shown in FIG. 14 is any one of the pixel circuits in the pixel array 1310 shown in FIG. 13.

[0122] As shown in FIG. 14, the pixel circuit 1400 includes five terminals, a terminal 1401, a terminal 1402, a terminal 1403, a terminal 1404, and a terminal 1405.

[0123] The terminal 1401 is configured to obtain an enable signal. ENABLE in FIG. 14 is the enable signal. For convenience, the terminal 1401 can also be referred to as an enable terminal.

[0124] The terminal 1402 is configured to obtain a gate control signal. GN in FIG. 14 is the gate control signal. For  convenience, the terminal 1402 can also be referred to as a GN terminal.

[0125] The terminal 1403 is configured to obtain a display data signal. DATA in FIG. 14 is the display data signal. For convenience, the terminal 1403 can also be referred to as a data terminal.

[0126] The terminal 1404 and the terminal 1405 are configured to obtain power signal. More specifically, the terminal 1404 is configured to obtain a positive power signal, and the terminal 205 is configured to obtain a negative power signal. PVDD in FIG. 14 is the positive power signal, and PVSS in FIG. 14 is the negative power signal. Therefore, the terminal 1404 may be referred to as a PVDD terminal, and the terminal 1405 may be referred to as a PVSS terminal.

[0127] FIG. 15 illustrates a pixel circuit in accordance with some embodiments of the present application. A pixel circuit 1500 shown in FIG. 15 includes 10 TFTs, 1 capacitor, and 1 OLED.

[0128] Referring to FIG. 15, a gate terminal of a TFT 1501 is coupled to an enable signal input terminal, a source terminal of the TFT 1501 or a drain terminal of the TFT 1501 is coupled to a gate terminal of a TFT 1502. When the source terminal of the TFT 1501 is coupled to the gate terminal of the TFT 1502, the drain terminal of the TFT 1501 is coupled to an input terminal S2N. When the drain terminal of the TFT 1501 is coupled to the gate terminal of the TFT 1502, the source terminal of the TFT 1501 is coupled to the gate terminal of the input terminal S2N. The enable signal input terminal is configured to obtain an enable signal, and the input terminal S2N is configured to obtain a second control signal arranged in the horizontal direction.

[0129] A drain terminal of the TFT 1502 is coupled to a node 1531, and a source terminal of the TFT 1502 is coupled to a node 1532.

[0130] A source terminal of a TFT 1503 or a drain terminal of the TFT 1503 is coupled to a gate terminal of a TFT 1504. When the source terminal of the TFT 1053 is coupled to the gate terminal of the TFT 1504, the drain terminal of the TFT 1503 is coupled to an input terminal S4N. When the drain terminal of the TFT 1503 is coupled to the gate terminal of the TFT 1504, the source terminal of the TFT 1503 is coupled to the input terminal S4N. A gate terminal of the TFT 1503 is coupled to the enable signal input terminal. The input terminal S4N is configured to obtain a fourth control signal arranged in the horizontal direction.

[0131] A source terminal of the TFT 1504 is coupled to the node 1531, and a drain terminal of the TFT 1504 is coupled to an input terminal VINI1. The input terminal VINI1 is configured to obtain a first initial voltage.

[0132] A source terminal of a TFT 1505 is coupled to a node 1534, a drain terminal of the TFT 1505 is coupled to a node 1532, a gate terminal of the TFT 1505 is coupled to an input terminal EM, and the input terminal EM is configured to obtain an enable control signal arranged in the horizontal direction.

[0133] A source terminal of a TFT 1506 is coupled to the node 1532, a drain terminal of the TFT 1506 is coupled to a  node 1533, and a gate terminal of the TFT 1506 is coupled to the node 1531.

[0134] A source terminal of a TFT 1507 is coupled to a voltage input terminal PVDD (PVDD terminal) , a drain terminal of the TFT 1507 is coupled to the node 1533, and a gate terminal of the TFT 1507 is coupled to the input terminal EM.

[0135] A source terminal of a TFT 1508 is coupled to the node 1533, a drain terminal of the TFT 1508 is coupled to a data input terminal, and a gate terminal of the TFT 1508 is coupled to an input terminal S1N. The input terminal S1N is configured to obtain a first control signal arranged in the horizontal direction.

[0136] A source terminal of a TFT 1509 is coupled to the node 1533, a drain terminal of the TFT 1509 is coupled to an input terminal VINI3, and a gate terminal of the TFT 1509 is coupled to an input terminal S3N. The input terminal VINI3 is configured to obtain a third initial voltage, and the input terminal S3N is configured to obtain a third control signal arranged in the horizontal direction.

[0137] A source terminal of a TFT 1510 is coupled to the node 1534, a drain terminal of the TFT 1510 is coupled to an input terminal VINI2, and a gate terminal of the TFT 1510 is coupled to the input terminal S3N. The input terminal VINI2 is configured to obtain a second initial voltage.

[0138] A first terminal of a capacitor is coupled to the node 1531, and a second terminal of the capacitor is coupled to the voltage input terminal PVDD.

[0139] A first terminal of a light-emitting diode 1521 is coupled to the node 1534, and a second terminal of the light-emitting diode 1521 is coupled to a voltage input terminal PVSS (PVSS terminal) .

[0140] Referring to FIG. 15, the pixel circuit 1500 includes two PBS control configurations.

[0141] For a first PBS control configuration, a first TFT is the TFT 1502, and a second TFT is the TFT 1501. The TFT 1501 may be a P-channel LTPS TFT, and the TFT 1502 may be an N-channel Oxide TFT. Further, for the first PBS control configuration, a first sub-circuit includes the TFT 1504, a TFT 1504, the capacitor 1511, the voltage input terminal PVDD, the enable signal input terminal, the input terminal EM, the input terminal S4N, and the input terminal VINI1. A second sub-circuit includes the TFT 1505, the TFT 1506, the TFT 1507, the TFT 1508, the TFT 1509, the TFT 1510, an OLED 1521, the input terminal S1N, the input terminal VINI3, the input terminal S3N, the input terminal VINI2, the data input terminal, and a PVSS terminal. A second control signal for controlling the second TFT is the enable signal, and a first control signal is a control signal S2N.

[0142] In some embodiments, the TFT 1509 and the TFT 1510 may be removed. In other words, in some embodiments, the second sub-circuit includes the TFT 1505, the TFT 1506, the TFT 1507, the TFT 1508, the OLED 1521 and terminals coupled to the aforementioned components.

[0143] For a second PBS control configuration, a first TFT is the TFT 1504, and the second TFT is the TFT 1503. The  TFT 1503 may be a P-channel LTPS TFT, and the TFT 1504 may be an N-channel Oxide TFT. Further, for the second PBS control configuration, a first sub-circuit includes the input terminal VINI1, and a second sub-circuit includes the reset components and terminals. A second control signal for controlling the second TFT is the enable signal, and a first control signal is a control signal S4N. In some embodiments, the control signal S4N may be a control signal arranged in the horizontal direction.

[0144] FIG. 16 illustrates another pixel circuit. A pixel circuit 1600 shown in FIG. 16 includes 9 TFTs, 1 capacitor, and 1 OLED.

[0145] Compared with the pixel circuit 1500 and the pixel circuit 1600, the P-channel LTPS TFT 1501 and the P-channel LTPS TFT 1503 are replaced by an N-channel Oxide TFT 1601. For the pixel circuit 1600, a positive enable signal may be applied to a gate terminal of the TFT 1601 for the majority of the time, which may lease to a severe PBS issue. However, for the pixel circuit 1500, the TFT 1501 controls connection between the node 1531 and the node 1532, and the TFT 1503 controls connection between the node 1531 and the input terminal VINI1. If the enable signal is on, so negative for the gate terminal of P-channel LTPS TFT 1501, the P-channel LTPS TFT 1503 passes the control signal S4N to the TFT 1504. If the control signal S4N is positive, the TFT 1504 opens, and the control signal VINI1 may be transmitted to the node 1531. For the P-channel LTPS TFT 1501, both the enable signal and the control signal S2N are on, so the enable signal is negative and the control signal S2N is positive, the TFT 1502 connects the node 1531 and the node 1532. The pixel circuit 1500 may achieve the same function as the pixel circuit 1600, and the PBS issue at the TFT 1601 is removed.

[0146] FIG. 17 illustrates a pixel circuit in accordance with some embodiments of the present application.

[0147] Referring to FIG. 17, a source terminal of a TFT 1701 is coupled to a node 1731, a drain terminal of the TFT 1701 is coupled to a node 1732, and a gate terminal of the TFT 1701 is coupled to a source terminal of a TFT 1702 or a drain terminal of the TFT 1702.

[0148] When the source terminal of the TFT 1702 is coupled to the gate terminal of the TFT 1701, the drain terminal of the TFT 1702 is coupled to an input terminal S2N. When the drain terminal of the TFT 1702 is coupled to the gate terminal of the TFT 1701, the source terminal of the TFT 1702 is coupled to the input terminal input terminal S2N. A gate terminal of the TFT 1702 is coupled to an enable signal input terminal. The enable signal input terminal is configured to obtain an enable signal, and the input terminal S2N is configured to obtain a second control signal arranged in the horizontal direction.

[0149] A source terminal of a TFT 1703 is coupled to a node 1732, a drain terminal of the TFT 1703 is coupled to an input terminal VINI1, and a gate terminal of the TFT 1703 is coupled to an input terminal S4N. The input terminal S4N is configured to obtain a fourth control signal arranged in the horizontal direction. The input terminal VINI1 is configured to obtain a first initial voltage.

[0150] A source terminal of a TFT 1704 is coupled to a voltage input terminal (PVDD terminal) , a drain terminal of the TFT 1704 is coupled to a node 1733, and a gate terminal of the TFT 1704 is coupled to an input terminal EM. The input terminal EM is configured to obtain an enable control signal arranged in the horizontal direction.

[0151] A source terminal of a TFT 1705 is coupled to the node 1733, a drain terminal of the TFT 1705 is coupled to a node 1735, and a gate terminal of the TFT 1705 is coupled to the node 1731.

[0152] A source terminal of a TFT 1706 is coupled to a node 1734, a drain terminal of the TFT 1706 is coupled to the node 1735, and a gate terminal of the TFT 1706 is coupled to the input terminal EM.

[0153] A source terminal of a TFT 1707 is coupled to the node 1734, a drain terminal of the TFT 1707 is coupled to an input terminal VINI2, and a gate terminal of the TFT 1707 is coupled to an input terminal S3N. The input terminal S3N is configured to obtain a third control signal arranged in the horizontal direction. The input terminal VINI2 is configured to obtain a second initial voltage.

[0154] A source terminal of a TFT 1708 is coupled to the node 1735, a drain terminal of the TFT 1708 is coupled to an input terminal VINI3, and a gate terminal of the TFT 1708 is coupled to an input terminal S3N. The input terminal VINI3 is configured to obtain a third initial voltage, and the input terminal S3N is configured to obtain a third control signal arranged in the horizontal direction.

[0155] A source terminal of a TFT 1709 is coupled to the node 1733, a drain terminal of the TFT 1709 is coupled to a data input terminal, and a gate terminal of the TFT 1709 is coupled to an input terminal S1N. The input terminal S1N is configured to obtain a first control signal arranged in the horizontal direction.

[0156] A first terminal of a capacitor 1711 is coupled to the node 1731, and a second terminal of the capacitor 1711 is coupled to the PVDD terminal.

[0157] A first terminal of a light-emitting diode 1721 is coupled to the node 1734, and a second terminal of the light-emitting diode 1721 is coupled to a voltage input terminal PVSS (PVSS terminal) .

[0158] Referring to FIG. 17, a pixel circuit 1700 include one PBS control configuration. A first TFT of the PBS control configuration is the TFT 1701, and a second TFT of the PBS control configuration is the TFT 1702. The TFT 1701 is an N-channel Oxide TFT, and the TFT 1702 is a P-channel LTPS TFT. A first sub-circuit of the PBS control configuration includes the TFT 1703, the TFT 1706, the TFT 1707, the TFT 1708, an OLED 1721, and the input terminal VINI1, the input terminal VINI2, the input terminal VINI3, the PVSS terminal, the input terminal S3N, the input terminal EM, and the input terminal S3N. A second sub-circuit of the PBS control configuration includes the capacitor 1711, the TFT 1705, the TFT 1704, the TFT 1709, the PVDD terminal, an input terminal EM, a DATA terminal, and an input terminal S1N. For the first TFT and the second TFT of the PBS control configuration in the pixel circuit 1700, a first control signal is the control signal S2N, and a second  control signal is the enable signal. The control signal S2N may be a control signal arranged in the horizontal direction.

[0159] In some embodiments, the TFT 1708 may be removed. In other words, in some embodiments, the first sub-circuit includes the TFT 1703, the TFT 1706, the TFT 1707, the TFT 1708, the OLED 1721 and terminals coupled to the aforementioned components.

[0160] FIG. 18 illustrates another pixel circuit. Referring to a pixel circuit 1800 shown in FIG. 18, the TFT 1702 in the pixel circuit 1700 is replaced by a TFT 1802. The TFT 1802 and a TFT 1801 are connected in series. The pixel circuit 1700 may achieve the same function as the pixel circuit 1800. However, compared with the pixel circuit 1700, the TFT 1802 in the pixel circuit 1800 suffers a PBS issue. For example, in block drive case, the duty ratio for the TFT 1802 is very large, because the enable signal is a high level in normal operation mode. If block drive usage is 1%compared to normal operation is 99%, and 2.4 hours per day usage of display, threshold shift may be depicted in FIG. 19. Referring to FIG. 19, the TFT 1802 shows quite large and rapid threshold shift by the PBS, and it cannot be affordable as product.

[0161] An embodiment of the present application further provides a pixel array. The pixel array includes a plurality of circuits (pixels) described above.

[0162] An embodiment of the present application further provides a display panel. The display panel includes the above-mentioned pixel array and a GOA circuit.

[0163] An embodiment of the present application further provides an electronic device. The electronic device includes the above-mentioned display panel. The electronic device may be a smartphone, a tablet, a smart-watch, a television among others.

[0164] It may be clearly understood by a person skilled in the art that, for the purpose of convenient and brief description, for a detailed working process of the foregoing system, apparatus, and unit, refer to a corresponding process in the foregoing method embodiment. Details are not described herein again.

[0165] In the several embodiments provided in the present application, it should be understood that the disclosed system, apparatus, and method may be implemented in other manners. For example, the described apparatus embodiment is merely an example. For example, the unit division is merely logical function division and may be other division in actual implementation. For example, a plurality of units or components may be combined or integrated into another system, or some features may be ignored or not performed. In addition, the displayed or discussed mutual couplings or direct couplings or communication connections may be implemented through some interfaces. The indirect couplings or communication connections between the apparatuses or units may be implemented in electronic, mechanical, or other forms.

[0166] The units described as separate parts may be or may not be physically separate, and parts displayed as units may be or may not be physical units, may be located in one position, or may be distributed on a plurality of network units. Some or  all of the units may be selected based on actual requirements to achieve the objectives of the solutions of the embodiments.

[0167] In addition, functional units in the embodiments of the present application may be integrated into one processing unit, or each of the units may exist alone physically, or two or more units are integrated into one unit.

[0168] The foregoing descriptions are merely specific implementations of the present application, but are not intended to limit the protection scope of the present application. Any variation or replacement readily figured out by a person skilled in the art within the technical scope disclosed in the present application shall fall within the protection scope of the present application. Therefore, the protection scope of the present application shall be subject to the protection scope of the claims.

Claims

1.A circuit, comprising a first thin-film transistor (TFT) , and a second TFT, a first sub-circuit, and a second sub-circuit, wherein, the first TFT is an N-channel TFT, and a gate bias reliability of the second TFT is better than a gate bias reliability of the first TFT,a drain terminal of the first TFT is coupled to the first sub-circuit,a source terminal of the first TFT is coupled to the second sub-circuit,a gate terminal of the first TFT is coupled to a second terminal of the second TFT,a first terminal of the second TFT is configured to obtain a first control signal, anda gate terminal of the second TFT is configured to obtain a second control signal, wherein the first terminal of the second TFT is a drain terminal of the second TFT and the second terminal of the second TFT is a source terminal of the second TFT, or, the first terminal of the second TFT is the source terminal of the second TFT and the second terminal of the second TFT is the drain terminal of the second TFT.2.The circuit according to claim 1, wherein the first TFT is an oxide TFT.3.The circuit according to claim 1 or 2, wherein the second TFT is a low temperature polysilicon (LTPS) TFT.4.The circuit according to claim 3, wherein the second TFT is an N-channel LTPS TFT.5.The circuit according to claim 4, wherein a duty ratio of the second control signal is larger than or equal to a first preset ratio, the first preset ratio is 75%.6.The circuit according to claim 4 or 5, wherein a duration of a high level of the second control signal is longer than a duration of K1 cycles of the first control signal, K1 is a positive integer and greater than two.7.The circuit according to claim 3, wherein the second TFT is a P-channel LTPS TFT.8.The circuit according to claim 7, wherein a duty ratio of the second control signal is smaller than or equal to a second preset ratio, the second preset ration is 25%.9.The circuit according to claim 7 or 8, wherein a duration of a low level of the second control signal is longer than a duration of K2 cycles of the first control signal, K2 is a positive integer and greater than two.10.The circuit according to any one of claims 7 to 9, wherein the circuit further comprises: a third TFT, wherein the third TFT is an N-channel TFT,a first terminal of the third TFT is coupled to the first terminal of the second TFT,a second terminal of the third TFT is configured to obtain the first control signal, andthe gate terminal of the third TFT is configured to obtain a third control signal, wherein the first terminal of the third TFT is a drain terminal of the third TFT and the second terminal of the third TFT is a source terminal of the third TFT, or, the first terminal of the third TFT is the source terminal of the third TFT and the second terminal of the third TFT is the drain terminal of the third TFT.11.The circuit according to claim 10, wherein the third TFT is a LTPS TFT.12.The circuit according to any one of claims 7 to 9, wherein the circuit further comprises: M auxiliary TFTs, wherein each of the M auxiliary TFTs is an N-channel TFT, M is a positive integer greater than one,the M auxiliary TFTs are connected in series,a first terminal of a first auxiliary TFT among the M auxiliary TFTs is coupled to the second terminal of the second TFT, anda first terminal of a Qth auxiliary TFT among the M auxiliary TFTs is configured to obtain the second control signal, wherein the first terminal of the first auxiliary TFT is a source terminal or a drain terminal of the first auxiliary TFT, and the first terminal of the Qth auxiliary TFT is a source terminal or a drain terminal of the Qth auxiliary TFT, Q is a positive integer not greater than M.13.The circuit according to claim 12, wherein the auxiliary TFT is a LTPS TFT.14.The circuit according to any one of claims 1 to 13, wherein the circuit is a pixel circuit.15.The circuit according to any one of claims 1 to 10, wherein the first sub-circuit comprises a fourth TFT, a fifth TFT, and a capacitor, wherein a source terminal or a drain terminal of the fourth TFT is coupled to a gate terminal of the fifth TFT, a source terminal of the fifth TFT is coupled to a first node, a drain terminal of the fifth TFT is coupled to a second input terminal, a first terminal of the capacitor is coupled to the first node, and a second terminal of the capacitor is coupled to a first voltage input terminal;the second sub-circuit comprises a sixth TFT, a seventh TFT, an eighth TFT, a ninth TFT, and a light-emitting diode, a source terminal of the sixth TFT is coupled to a fourth node, a drain terminal of the sixth TFT is coupled to a second node, and a gate terminal of the sixth TFT is couple to a first input terminal, a source terminal of the seventh TFT is coupled to the second node, a drain terminal of the seventh TFT is coupled to a third node, and a gate terminal of the seventh TFT is coupled to the first node, a source terminal of the eighth TFT is coupled to the first voltage input terminal, a drain terminal of the eighth TFT is coupled to the third node, and a gate terminal of the eighth TFT is coupled to the first input terminal, a source terminal of the ninth TFT is coupled to the third node, a drain terminal of the ninth TFT is coupled to a data input terminal, and a gate terminal of the ninth TFT is coupled to a sixth input terminal, a first terminal of the light-emitting diode is coupled to the fourth node, and a second terminal of the light-emitting diode is coupled to a second voltage input terminal.16.The circuit according to any one of claims 1 to 10, wherein the first sub-circuit comprises: a fourth TFT, a fifth TFT, a sixth TFT, a seventh TFT, an eighth TFT, a ninth TFT, a capacitor, and a light-emitting diode, wherein a source terminal or a drain terminal of the fourth TFT is coupled to a gate terminal of the fifth TFT, a source terminal of the fifth TFT is coupled to a first node, a drain terminal of the fifth TFT is coupled to a second input terminal, a first terminal of the capacitor is coupled to the first node, and a second terminal of the capacitor is coupled to a first voltage input terminal, a source terminal of the sixth TFT is coupled to a fourth node, a drain terminal of the sixth TFT is coupled to the second node, and a gate terminal of the sixth TFT is couple to a first input terminal, a source terminal of the seventh TFT is coupled to the second node, a drain terminal of the seventh TFT is coupled to a third node, and a gate terminal of the seventh TFT is coupled to the first node, a source terminal of the eighth TFT is coupled to the first voltage input terminal, a drain terminal of the eighth TFT is coupled to the third node, and a gate terminal of the eighth TFT is coupled to the first input terminal, a source terminal of the ninth TFT is coupled to the third node, a drain terminal of the ninth TFT is coupled to a data input terminal, and a gate terminal of the ninth TFT is coupled to a sixth input terminal, a first terminal of the light-emitting diode is coupled to the fourth node, and a second terminal of the light-emitting diode is coupled to a second voltage input terminal;the second sub-circuit comprises a second input terminal.17.The circuit according to any one of claims 1 to 10, wherein the first sub-circuit comprises a fourth TFT, a seventh TFT, an eighth TFT, and a light-emitting diode, a source terminal of the fourth TFT is coupled is coupled to a second node, a drain terminal of the fourth TFT is coupled to a first input terminal, a gate terminal of the fourth TFT is coupled to a second input terminal, a source terminal of the seventh TFT is coupled to a fourth node, a drain terminal of the seventh TFT is coupled to a second node, a gate terminal of the seventh TFT is coupled to a third input terminal, a source terminal of the eighth TFT is coupled to the fourth node, a drain terminal of the eighth TFT is coupled to a fourth input terminal, a gate terminal of the eighth TFT is coupled to a fifth input terminal, a first terminal of the light-emitting diode is coupled to the fourth node, and a second terminal of the light-emitting diode is coupled to a second voltage input terminal;the second sub-circuit comprises a capacitor, a fifth TFT, a sixth TFT, and a ninth TFT, a first terminal of the capacitor is coupled to a first node, a second terminal of the capacitor is coupled to a first voltage input terminal, a source terminal of the fifth TFT is coupled to the first voltage input terminal, a drain terminal of the fifth TFT is coupled to a third node, a gate terminal of the fifth TFT is coupled to the third input terminal, a source terminal of the sixth TFT is coupled to the third node, a drain terminal of the sixth TFT is coupled to a second node, a gate terminal of the sixth TFT is coupled to the first node, a source terminal of the ninth TFT is coupled to the third node, a drain terminal of the ninth TFT is coupled to a data input terminal, and a gate terminal of the ninth TFT is coupled to a sixth input terminal.18.A pixel array comprising a plurality of the circuits according to any one of claims 1 to 17.19.A display panel comprising the pixel array according to claim 18, the display panel further comprises a gate deriver on array (GOA) circuit.20.An electronic device comprising the display panel according to claim 19.

Images