Heterogeneous assisted text generation with CPU and ai accelerators

Abstract

Systems, apparatuses and methods may provide for technology that generates, by a first processor, a plurality of candidate tokens based on an input prompt to a draft language model, wherein the plurality of candidate tokens are generated in a single decode operation, generates, by the one or more second processors, an output prompt based on the plurality of candidate tokens, the input prompt and a verify language model, wherein the output prompt is generated in a single forward pass operation, and sends the output prompt to the draft language model.

Description

HETEROGENEOUS ASSISTED TEXT GENERATION WITH CPU AND AI ACCELERATORS

[0001] CROSS-REFERENCE TO RELATED APPLICATIONS

[0002] The present application claims the benefit of priority to International Application No. PCT / CN2024 / 083243 filed on March 22, 2024.BACKGROUND

[0003] LLMs (Large Language Models) are popular across various text generation use cases such as, for example, text-to-text, image-to-text and speech-to-text (e.g., automatic speech recognition) applications. While the generation quality of LLMs may be sufficient for some end users, the profit margin economics of LLMs are becoming a consideration. For example, LLM inference operations can be costly from a monetary perspective because the large sizes of LLMs (e.g., tens or hundreds of billion parameters) usually involves the use of multiple graphics processing units (GPUs) and longer GPU execution time, which increases the cost of token generation (e.g., prediction of the next word in a sentence) .BRIEF DESCRIPTION OF THE DRAWINGS

[0004] The various advantages of the embodiments will become apparent to one skilled in the art by reading the following specification and appended claims, and by referencing the following drawings, in which:

[0005] FIG. 1 is a block diagram of an example of an assisted text generation solution according to an embodiment;

[0006] FIG. 2 is a block diagram of an example of an accelerated assisted text generation solution with an expanded width of lookahead tokens in assisted decoding according to an embodiment;

[0007] FIG. 3 is a block diagram of an example of an assisted text generation solution with an expanded length of lookahead tokens in assisted decoding;

[0008] FIG. 4 shows example results in accordance with an embodiment of the present disclosure;

[0009] FIG. 5 is a flowchart of an example of a method of operating a performance-enhanced computing system according to an embodiment;

[0010] FIG. 6 is a block diagram of an example of a performance-enhanced computing system according to an embodiment;

[0011] FIG. 7 is an illustration of an example of a semiconductor package apparatus according to an embodiment;

[0012] FIG. 8 is a block diagram of an example of a processor according to an embodiment; and

[0013] FIG. 9 is a block diagram of an example of a multi-processor based computing system according to an embodiment.DETAILED DESCRIPTION

[0014] To lower token generation cost, many efforts may leverage model compression techniques such as quantization (4-bit and 8-bit) , which may reduce the token latency. At the same time, however, quantization has a negative impact on generation quality. For example, when the BLOOM-176B large language model (LLM) is used for long sequence generation for the prompt “Once upon a time, there existed a little girl, who liked to have adventures. She wanted to go to places and meet new people and have fun. ”

[0015] - For a BF16 (16-bit brain floating point) model, “She wanted to see the world, and she wanted to be a part of it. She wanted to make a difference, and she wanted to make the world” is generated.

[0016] - For an INT8 (8-bit integer) model, “She wanted to learn new things. She wanted to do things she had never done before. She wanted to do things she had never done before. She wanted to” is generated.

[0017] Therefore, in the INT8 model, after ～16 words, the solution starts to repeat the prior outputs, which presents extra challenges to support long-output scenarios. Accordingly, the technology described herein addresses how to accelerate the inference without having a negative impact on the generation quality.

[0018] Assisted text generation as described herein solves this technical problem. The core insight of assisted decoding is that the auto-regression characteristic of a decoder-only LLM is the bottleneck of the performance, and that characteristic imposes a hard constraint of model FLOPS (floating operations per second) utilization (MFU) and makes artificial intelligence (AI) accelerators under-utilized in FLOPS. As an example: decoding 128 tokens auto-regressively using a graphics processing unit (GPU) can take up to ～100× longer than a sequence-level forward pass on the same number of tokens,  which highlights the substantial inefficiency of LLM text generation. Accordingly, the efficiency of LLM forward pass operation FLOPS is 100x that of LLM decoding in this case.

[0019] Assisted text generation as described herein introduces a small language model (e.g., “draft model” ) , which takes over the decoding process with less cost (e.g., because the draft model is smaller in terms of parameters) by drafting K tokens firstly, then feeding the drafted sequence to the original large language model (e.g., “verify model” ) to run a plain model forward pass operation to verify the outputs and obtain the final outputs.

[0020] For example, FIG. 1 demonstrates that a draft model 10 (e.g., small language model / LM) drafts three token outputs for the prompt “the orange cat” , which is “ate the fish” and sends the entire input “the orange cat ate the fish” to a verify model 12 (e.g., large LM) for a sequence forward (e.g., single forward pass operation) . The result is the verify model 12 forward accepting the “ate” but rejecting “the” and replacing “the” with “my” . Therefore, in this case, in one operation, which contains three small LM decoding operations and one large LM forward pass operation, two effective tokens can be generated. In this case, if it can be guaranteed that three small LM decoding operations consumes less time than one large LM decoding operation, the assisted token latency will be accelerated, which is feasible (e.g., attaining 1 / 5, or 1 / 3 acceleration)

[0021] Accordingly, assisted text generation as described herein is a promising solution to accelerate LLM inference while maintaining the same generation quality. Current practice on assisted text generation may involve a pure AI accelerator solution (e.g., both draft model and verify model run on AI accelerators) , which is not cost-optimal:

[0022] 1. Solution-wise, the small draft model 10 and large verify model 12 running on the same device will contend for limited accelerator resources (e.g., compute and memory) and add extra context switching overhead, which leads to sub-optimal latency and adds extra orchestration engineering costs.

[0023] 2. System-wise, each AI instance contains some CPUs (central processing units) , but in current solutions, CPUs are idle except for some light-weight tokenization work. This solution is a waste of resources, especially for CPUs having AI capabilities such as, for example, Advanced Matrix Extensions (AMX) . Accordingly, system-wise costs can be lowered if CPUs (e.g., with AMX) are fully utilized.

[0024] Therefore, previous solutions may place the entire assisted text generation solution on AI accelerators. Such an approach is not latency and cost optimal and does  not fully leverage the entire system, especially if the CPUs have powerful AI accelerators.

[0025] The technology described herein uses heterogenous assisted text generation, where the draft model 10 decoding runs on a CPU and the verify model 12 forward pass runs on AI accelerators. The technology described herein also provides a new draft solution that can attain a similar effective token number per operation with only one draft model 10 operation, which further reduces the latency of the draft model 10 and end-to-end latency. This approach provides unique value by combining a CPU with an AI accelerator to deliver system-level cost reduction and a performance optimized assisted text generation solution. Additionally, customers can experience less latency and lower system cost with this solution through optimal leveraging of the CPU in the system, without compromising text generation quality.

[0026] As already noted, one example of the technology described herein runs the draft model 10 in a CPU and runs the verify model 12 in one or more AI accelerators. Furthermore, embodiments run the draft model 10 in only a single operation / step and generate multiple candidates for the verify model 12 to verify.

[0027] FIG. 2 shows an intra-node heterogeneous assisted text generation system 20. In this system 20, the draft model runs on a CPU 22, which generates multiple candidate tokens 24 ( “candidates” ) and sends the candidate tokens 24 to a large verify model on AI acceleration hardware 26 (e.g., HABANA processing unit / HPU and / or CPU, collectively referred to as XPUs) through an interface 28 such as, for example, a PCIe (Peripheral Component Interconnect Express, e.g., PCI EXPRESS Base Specification 6.0, Version 1.0, January 11, 2022, PCI Special Interest Group) or CXL (COMPUTE EXPRESS LINK, e.g., CXL Specification, Rev. 2.0, October 2020) interface. The verify model will run one model forward pass to select the matched tokens and predict one extra token following the last matched token.

[0028] The latency acceleration ratio of assisted generation over a “vanilla” generation scheme can be defined as:

[0029] Here, lv is the token generation latency of verify model (large LM) , ld is the token generation latency of draft model (small LM) , K is the number of decoding operations in the draft model for each verify model forward pass operation ( “forward” )  and, α is the ratio of draft model generated tokens accepted by the verify model (e.g., acceptance ratio) . Furthermore, αK+1 is defined as the compression ratio, which refers to the number of generated tokens per each verify model forward pass operation.

[0030] From the above formula, the acceleration ratio increases with the compression ratio, and decreases as K increases. Current practices may mainly focus on increasing K to improve the compression ratio (e.g., permit the draft model decode more tokens in one round and then send the tokens together to the verify model in one forward pass) .

[0031] For example, FIG. 3 shows an assisted text generation solution with an expanded length of lookahead tokens in assisted decoding. This approach, however, has two issues:

[0032] 1. Increasing K does not necessarily increase the compression ratio. In FIG. 3, even when K is increased from three to five, all of the later tokens from a draft model 30 are discarded by a verify model 32 no matter the length because the verify model 32 disapproves the second output token “the” .

[0033] 2. Increasing K increases the consumed time of the draft model 30 (e.g., increases the denominator of the acc_ratio) , which makes acc_ratio smaller. This problem is especially outstanding if the draft model 30 is running on a CPU, which operates better with a high α and lower K for TFLOPS (Terra FLOPS) and memory bandwidth constraints.

[0034] Accordingly, the technology described herein proposes a CPU friendly assisted decoding approach that can increase α with only K=1. The intuition behind this approach is although a top-1 alignment between the draft model and the verify model is not guaranteed, if the draft model outputs top-k tokens, the probability that the top-1 token of the verify model being in the top-k of the draft model is much greater. Accordingly, with only one draft model decoding operation, α can be increased, which is very suitable for CPUs.

[0035] Returning to FIG. 2, an enhanced accelerated assisted text generation solution with an expanded width of “lookahead” candidate tokens 24 in assisted decoding is shown according to an embodiment. Expanding the width instead of the length of the candidate tokens 24 in assisted decoding increases the acceptance rate with only one assisted model decoding operation, and leads to a better acc_ratio in “CPU +Accelerator” heterogeneous assisted text generation solution. The procedure is as below:

[0036] Results

[0037] Turning now to FIG. 4, a results table 40 is shown for an example in which a BLOOM-560M model was taken as a draft model, a BLOOM-176B model was taken as a verify model, and an experiment was conducted on the top-200 WIKIPEDIA dataset. The BLOOM-560M model was run on single socket and the BLOOM-176B model was run on 8xA100-PCIE-80GB card with tensor parallelism.

[0038] Heterogeneous assisted text generation achieved 30%latency improvement compared with the baseline. But when increasing K, the latency did not improve and worsened, both because of the sequential verification and because more CPU operations will have a negative impact on overall performance. In the proposed solution, however, the acceptance ratio is improved with no extra draft model latency increase. Additionally, high throughput of the GPU increases the batch size without having a negative impact on latency. Accordingly, the end-to-end ( “e2e” ) steady latency improvement is achieved along with increasing candidate token width from four candidate tokens to sixteen candidate tokens. The technology described herein uses the characteristics and capabilities of both the CPU and the AI accelerators, which leads to an overall better solution and unleashes the entire system capability to the maximum potential.

[0039] FIG. 5 shows a method 50 of operating a performance-enhanced computing system. The method 50 may be implemented in one or more modules as a plurality of logic instructions stored in a machine-or computer-readable storage medium such as random access memory (RAM) , read only memory (ROM) , programmable ROM (PROM) , firmware, flash memory, etc., in hardware, or any combination thereof. For example, hardware implementations may include configurable logic, fixed- functionality logic, or any combination thereof. Examples of configurable logic (e.g., configurable hardware) include suitably configured programmable logic arrays (PLAs) , field programmable gate arrays (FPGAs) , complex programmable logic devices (CPLDs) , and general purpose microprocessors. Examples of fixed-functionality logic (e.g., fixed-functionality hardware) include suitably configured application specific integrated circuits (ASICs) , combinational logic circuits, and sequential logic circuits. The configurable or fixed-functionality logic can be implemented with complementary metal oxide semiconductor (CMOS) logic circuits, transistor-transistor logic (TTL) logic circuits, or other circuits.

[0040] For example, computer program code to carry out operations shown in the method 50 can be written in any combination of one or more programming languages, including an object oriented programming language such as JAVA, SMALLTALK, C++ or the like and conventional procedural programming languages, such as the “C” programming language or similar programming languages. Additionally, logic instructions might include assembler instructions, instruction set architecture (ISA) instructions, machine instructions, machine dependent instructions, microcode, state-setting data, configuration data for integrated circuitry, state information that personalizes electronic circuitry and / or other structural components that are native to hardware (e.g., host processor, central processing unit / CPU, microcontroller, etc. ) .

[0041] Illustrated block 52 provides for generating, by a first processor, a plurality of candidate tokens based on an input prompt to a draft language model, wherein the plurality of candidate tokens are generated in a single decode operation. In one example, the first processor includes a CPU that lacks AI capabilities (e.g., AMX) . Additionally, a width of the plurality of candidate tokens may be greater than one (e.g., four to sixteen) . Block 54 generates, by one or more second processors, an output prompt based on the plurality of candidate tokens, the input prompt and a verify language model, wherein the output prompt is generated in a single forward pass operation. In one example, the second processor (s) include an AI accelerator. Additionally, a number of parameters in the verify language model may be greater than a number of parameters in the draft language model. In an embodiment, the single decode operation is conducted in less time than the single forward pass operation. Moreover, the computing system may exclude memory and compute resources of the second processor (s) from the first processor during the single decode operation. Block 56 sends the output prompt to the draft language model. The method 50 therefore enhances performance  at least to the extent that executing the single decode operation on a CPU and executing the single forward pass operation on one or more AI accelerators provides lower latency and system cost without compromising text generation quality.

[0042] Turning now to FIG. 6, a performance-enhanced computing system 280 is shown. The system 280 may generally be part of an electronic device / platform having computing functionality (e.g., personal digital assistant / PDA, notebook computer, tablet computer, convertible tablet, server) , communications functionality (e.g., smart phone) , imaging functionality (e.g., camera, camcorder) , media playing functionality (e.g., smart television / TV) , wearable functionality (e.g., watch, eyewear, headwear, footwear, jewelry) , vehicular functionality (e.g., car, truck, motorcycle) , robotic functionality (e.g., autonomous robot) , Internet of Things (IoT) functionality, drone functionality, etc., or any combination thereof.

[0043] In the illustrated example, the system 280 includes a host processor 282 (e.g., CPU) having an integrated memory controller (IMC) 284 that is coupled to a system memory 286 (e.g., dual inline memory module / DIMM) . In an embodiment, an IO module 288 is coupled to the host processor 282. The illustrated IO module 288 communicates with, for example, a display 290 (e.g., touch screen, liquid crystal display / LCD, light emitting diode / LED display) , and a network controller 292 (e.g., conducting wired and / or wireless communications) . The host processor 282 may be combined with the IO module 288, a graphics processor 294, and one or more AI accelerators 296 into a system on chip (SoC) 298.

[0044] In an embodiment, the AI accelerator (s) 296, the host processor 282 and / or the SoC 298 execute a plurality of executable program instructions 300 retrieved from mass storage 302 and / or the system memory 286 to perform one or more aspects of the method 50 (FIG. 5) , already discussed. Thus, execution of the instructions 300 causes the host processor 282 to generate a plurality of candidate tokens based on an input prompt to a draft language model, wherein the plurality of candidate tokens are generated in a single decode operation. Execution of the instructions 300 also causes the AI accelerator (s) 296 to generate an output prompt based on the plurality of candidate tokens, the input prompt and a verify language model, wherein the output prompt is generated in a single forward pass operation, and send the output prompt to the draft language model. The computing system 280 is therefore considered performance-enhanced at least to the extent that executing the single decode operation on the host processor 282 and executing the single forward pass operation on the one  or more AI accelerators 296 provides lower latency and system cost without compromising text generation quality.

[0045] FIG. 7 shows a semiconductor apparatus 350 (e.g., chip, die, package) . The illustrated apparatus 350 includes one or more substrates 352 (e.g., silicon, sapphire, gallium arsenide) and logic 354 (e.g., transistor array and other integrated circuit / IC components) coupled to the substrate (s) 352. In an embodiment, the logic 354 implements one or more aspects of the method 50 (FIG. 5) , already discussed.

[0046] The logic 354 may be implemented at least partly in configurable or fixed-functionality hardware. In one example, the logic 354 includes transistor channel regions that are positioned (e.g., embedded) within the substrate (s) 352. Thus, the interface between the logic 354 and the substrate (s) 352 may not be an abrupt junction. The logic 354 may also be considered to include an epitaxial layer that is grown on an initial wafer of the substrate (s) 352.

[0047] FIG. 8 illustrates a processor core 400 according to one embodiment. The processor core 400 may be the core for any type of processor, such as a micro-processor, an embedded processor, a digital signal processor (DSP) , a network processor, or other device to execute code. Although only one processor core 400 is illustrated in FIG. 8, a processing element may alternatively include more than one of the processor core 400 illustrated in FIG. 8. The processor core 400 may be a single-threaded core or, for at least one embodiment, the processor core 400 may be multithreaded in that it may include more than one hardware thread context (or “logical processor” ) per core.

[0048] FIG. 8 also illustrates a memory 470 coupled to the processor core 400. The memory 470 may be any of a wide variety of memories (including various layers of memory hierarchy) as are known or otherwise available to those of skill in the art. The memory 470 may include one or more code 413 instruction (s) to be executed by the processor core 400, wherein the code 413 may implement the method 50 (FIG. 5) , already discussed. The processor core 400 follows a program sequence of instructions indicated by the code 413. Each instruction may enter a front end portion 410 and be processed by one or more decoders 420. The decoder 420 may generate as its output a micro operation such as a fixed width micro operation in a predefined format, or may generate other instructions, microinstructions, or control signals which reflect the original code instruction. The illustrated front end portion 410 also includes register renaming logic 425 and scheduling logic 430, which generally allocate resources and queue the operation corresponding to the convert instruction for execution.

[0049] The processor core 400 is shown including execution logic 450 having a set of execution units 455-1 through 455-N. Some embodiments may include a number of execution units dedicated to specific functions or sets of functions. Other embodiments may include only one execution unit or one execution unit that can perform a particular function. The illustrated execution logic 450 performs the operations specified by code instructions.

[0050] After completion of execution of the operations specified by the code instructions, back end logic 460 retires the instructions of the code 413. In one embodiment, the processor core 400 allows out of order execution but requires in order retirement of instructions. Retirement logic 465 may take a variety of forms as known to those of skill in the art (e.g., re-order buffers or the like) . In this manner, the processor core 400 is transformed during execution of the code 413, at least in terms of the output generated by the decoder, the hardware registers and tables utilized by the register renaming logic 425, and any registers (not shown) modified by the execution logic 450.

[0051] Although not illustrated in FIG. 8, a processing element may include other elements on chip with the processor core 400. For example, a processing element may include memory control logic along with the processor core 400. The processing element may include I / O control logic and / or may include I / O control logic integrated with memory control logic. The processing element may also include one or more caches.

[0052] Referring now to FIG. 9, shown is a block diagram of a computing system 1000 embodiment in accordance with an embodiment. Shown in FIG. 9 is a multiprocessor system 1000 that includes a first processing element 1070 and a second processing element 1080. While two processing elements 1070 and 1080 are shown, it is to be understood that an embodiment of the system 1000 may also include only one such processing element.

[0053] The system 1000 is illustrated as a point-to-point interconnect system, wherein the first processing element 1070 and the second processing element 1080 are coupled via a point-to-point interconnect 1050. It should be understood that any or all of the interconnects illustrated in FIG. 9 may be implemented as a multi-drop bus rather than point-to-point interconnect.

[0054] As shown in FIG. 9, each of processing elements 1070 and 1080 may be multicore processors, including first and second processor cores (i.e., processor cores  1074a and 1074b and processor cores 1084a and 1084b) . Such cores 1074a, 1074b, 1084a, 1084b may be configured to execute instruction code in a manner similar to that discussed above in connection with FIG. 8.

[0055] Each processing element 1070, 1080 may include at least one shared cache 1896a, 1896b. The shared cache 1896a, 1896b may store data (e.g., instructions) that are utilized by one or more components of the processor, such as the cores 1074a, 1074b and 1084a, 1084b, respectively. For example, the shared cache 1896a, 1896b may locally cache data stored in a memory 1032, 1034 for faster access by components of the processor. In one or more embodiments, the shared cache 1896a, 1896b may include one or more mid-level caches, such as level 2 (L2) , level 3 (L3) , level 4 (L4) , or other levels of cache, a last level cache (LLC) , and / or combinations thereof.

[0056] While shown with only two processing elements 1070, 1080, it is to be understood that the scope of the embodiments are not so limited. In other embodiments, one or more additional processing elements may be present in a given processor. Alternatively, one or more of processing elements 1070, 1080 may be an element other than a processor, such as an accelerator or a field programmable gate array. For example, additional processing element (s) may include additional processors (s) that are the same as a first processor 1070, additional processor (s) that are heterogeneous or asymmetric to processor a first processor 1070, accelerators (such as, e.g., graphics accelerators or digital signal processing (DSP) units) , field programmable gate arrays, or any other processing element. There can be a variety of differences between the processing elements 1070, 1080 in terms of a spectrum of metrics of merit including architectural, micro architectural, thermal, power consumption characteristics, and the like. These differences may effectively manifest themselves as asymmetry and heterogeneity amongst the processing elements 1070, 1080. For at least one embodiment, the various processing elements 1070, 1080 may reside in the same die package.

[0057] The first processing element 1070 may further include memory controller logic (MC) 1072 and point-to-point (P-P) interfaces 1076 and 1078. Similarly, the second processing element 1080 may include a MC 1082 and P-P interfaces 1086 and 1088. As shown in FIG. 9, MC’s 1072 and 1082 couple the processors to respective memories, namely a memory 1032 and a memory 1034, which may be portions of main memory locally attached to the respective processors. While the MC 1072 and 1082 is illustrated as integrated into the processing elements 1070, 1080, for alternative embodiments the  MC logic may be discrete logic outside the processing elements 1070, 1080 rather than integrated therein.

[0058] The first processing element 1070 and the second processing element 1080 may be coupled to an I / O subsystem 1090 via P-P interconnects 1076 1086, respectively. As shown in FIG. 9, the I / O subsystem 1090 includes P-P interfaces 1094 and 1098. Furthermore, I / O subsystem 1090 includes an interface 1092 to couple I / O subsystem 1090 with a high performance graphics engine 1038. In one embodiment, bus 1049 may be used to couple the graphics engine 1038 to the I / O subsystem 1090. Alternately, a point-to-point interconnect may couple these components.

[0059] In turn, I / O subsystem 1090 may be coupled to a first bus 1016 via an interface 1096. In one embodiment, the first bus 1016 may be a Peripheral Component Interconnect (PCI) bus, or a bus such as a PCI Express bus or another third generation I / O interconnect bus, although the scope of the embodiments are not so limited.

[0060] As shown in FIG. 9, various I / O devices 1014 (e.g., biometric scanners, speakers, cameras, sensors) may be coupled to the first bus 1016, along with a bus bridge 1018 which may couple the first bus 1016 to a second bus 1020. In one embodiment, the second bus 1020 may be a low pin count (LPC) bus. Various devices may be coupled to the second bus 1020 including, for example, a keyboard / mouse 1012, communication device (s) 1026, and a data storage unit 1019 such as a disk drive or other mass storage device which may include code 1030, in one embodiment. The illustrated code 1030 may implement the method 50 (FIG. 5) , already discussed. Further, an audio I / O 1024 may be coupled to second bus 1020 and a battery 1010 may supply power to the computing system 1000.

[0061] Note that other embodiments are contemplated. For example, instead of the point-to-point architecture of FIG. 9, a system may implement a multi-drop bus or another such communication topology. Also, the elements of FIG. 9 may alternatively be partitioned using more or fewer integrated chips than shown in FIG. 9.

[0062] Additional Notes and Examples:

[0063] Example 1 includes a performance-enhanced computing system comprising a network controller, a first processor coupled to the network controller, one or more second processors coupled to the network controller, and a memory coupled to the first processor and the one or more second processors, the memory including a plurality of executable program instructions, which when executed by the computing system, cause the computing system to generate, by the first processor, a plurality of candidate tokens  based on an input prompt to a draft language model, wherein the plurality of candidate tokens are generated in a single decode operation, generate, by the one or more second processors, an output prompt based on the plurality of candidate tokens, the input prompt and a verify language model, wherein the output prompt is generated in a single forward pass operation, and send the output prompt to the draft language model.

[0064] Example 2 includes the computing system of Example 1, wherein a number of parameters in the verify language model is to be greater than a number of parameters in the draft language model.

[0065] Example 3 includes the computing system of Example 1, wherein the single decode operation is to be conducted in less time than the single forward pass operation.

[0066] Example 4 includes the computing system of any one of Examples 1 to 3, wherein the plurality of executable program instructions, when executed, further cause the computing system to exclude memory and compute resources of the one or more second processors from the first processor during the single decode operation.

[0067] Example 5 includes the computing system of any one of Examples 1 to 3, wherein a width of the plurality of candidate tokens is to be greater than one, wherein the first processor is to include a central processing unit lacking artificial intelligence capabilities, and wherein the one or more second processors is to include an artificial intelligence accelerator.

[0068] Example 6 includes at least one computer readable storage medium comprising a plurality of executable program instructions, which when executed by a computing system, cause the computing system to generate, by a first processor, a plurality of candidate tokens based on an input prompt to a draft language model, wherein the plurality of candidate tokens are generated in a single decode operation, generate, by one or more second processors, an output prompt based on the plurality of candidate tokens, the input prompt and a verify language model, wherein the output prompt is generated in a single forward pass operation, and send the output prompt to the draft language model.

[0069] Example 7 includes the at least one computer readable storage medium of Example 6, wherein a number of parameters in the verify language model is to be greater than a number of parameters in the draft language model.

[0070] Example 8 includes the at least one computer readable storage medium of Example 6, wherein the single decode operation is to be conducted in less time than the single forward pass operation.

[0071] Example 9 includes the at least one computer readable storage medium of Example 6, wherein the plurality of executable program instructions, when executed, further cause the computing system to exclude memory and compute resources of the one or more second processors from the first processor during the single decode operation.

[0072] Example 10 includes the at least one computer readable storage medium of Example 6, wherein the first processor is to lack artificial intelligence capabilities.

[0073] Example 11 includes the at least one computer readable storage medium of any one of Examples 6 to 10, wherein a width of the plurality of candidate tokens is to be greater than one.

[0074] Example 12 includes the at least one computer readable storage medium of any one of Examples 6 to 10, wherein the first processor is to include a central processing unit and the one or more second processors is to include an artificial intelligence accelerator.

[0075] Example 13 includes a semiconductor apparatus comprising one or more substrates, and logic coupled to the one or more substrates, wherein the logic is implemented at least partly in one or more of configurable or fixed-functionality hardware, the logic including a first processor to generate a plurality of candidate tokens based on an input prompt to a draft language model, wherein the plurality of candidate tokens are generated in a single decode operation, one or more second processors to generate an output prompt based on the plurality of candidate tokens, the input prompt and a verify language model, wherein the output prompt is generated in a single forward pass operation, and send the output prompt to the draft language model.

[0076] Example 14 includes the semiconductor apparatus of Example 13, wherein a number of parameters in the verify language model is to be greater than a number of parameters in the draft language model.

[0077] Example 15 includes the semiconductor apparatus of Example 13, wherein the single decode operation is to be conducted in less time than the single forward pass operation.

[0078] Example 16 includes the semiconductor apparatus of Example 13, wherein the logic is to exclude memory and compute resources of the one or more second processors from the first processor during the single decode operation.

[0079] Example 17 includes the semiconductor apparatus of Example 13, wherein the first processor lacks artificial intelligence capabilities.

[0080] Example 18 includes the semiconductor apparatus of any one of Examples 13 to 17, wherein a width of the plurality of candidate tokens is to be greater than one.

[0081] Example 19 includes the semiconductor apparatus of any one of Examples 13 to 17, wherein the first processor includes a central processing unit and the one or more second processors includes an artificial intelligence accelerator.

[0082] Example 20 includes the semiconductor apparatus of any one of Examples 13 to 17, wherein the logic coupled to the one or more substrates includes transistor regions that are positioned within the one or more substrates.

[0083] Example 21 includes a method of operating a performance-enhanced computing system, the method comprising generating, by a first processor, a plurality of candidate tokens based on an input prompt to a draft language model, wherein the plurality of candidate tokens are generated in a single decode operation, generating, by one or more second processors, an output prompt based on the plurality of candidate tokens, the input prompt and a verify language model, wherein the output prompt is generated in a single forward pass operation, and sending the output prompt to the draft language model.

[0084] Example 22 includes an apparatus comprising means for performing the method of Example 21.

[0085] Embodiments are applicable for use with all types of semiconductor integrated circuit ( “IC” ) chips. Examples of these IC chips include but are not limited to processors, controllers, chipset components, programmable logic arrays (PLAs) , memory chips, network chips, systems on chip (SoCs) , SSD / NAND controller ASICs, and the like. In addition, in some of the drawings, signal conductor lines are represented with lines. Some may be different, to indicate more constituent signal paths, have a number label, to indicate a number of constituent signal paths, and / or have arrows at one or more ends, to indicate primary information flow direction. This, however, should not be construed in a limiting manner. Rather, such added detail may be used in connection with one or more exemplary embodiments to facilitate easier understanding of a circuit. Any represented signal lines, whether or not having additional information, may actually comprise one or more signals that may travel in multiple directions and may be implemented with any suitable type of signal scheme, e.g., digital or analog lines implemented with differential pairs, optical fiber lines, and / or single-ended lines.

[0086] Example sizes / models / values / ranges may have been given, although embodiments are not limited to the same. As manufacturing techniques (e.g., photolithography) mature over time, it is expected that devices of smaller size could be manufactured. In addition, well known power / ground connections to IC chips and other components may or may not be shown within the figures, for simplicity of illustration and discussion, and so as not to obscure certain aspects of the embodiments. Further, arrangements may be shown in block diagram form in order to avoid obscuring embodiments, and also in view of the fact that specifics with respect to implementation of such block diagram arrangements are highly dependent upon the computing system within which the embodiment is to be implemented, i.e., such specifics should be well within purview of one skilled in the art. Where specific details (e.g., circuits) are set forth in order to describe example embodiments, it should be apparent to one skilled in the art that embodiments can be practiced without, or with variation of, these specific details. The description is thus to be regarded as illustrative instead of limiting.

[0087] The term “coupled” may be used herein to refer to any type of relationship, direct or indirect, between the components in question, and may apply to electrical, mechanical, fluid, optical, electromagnetic, electromechanical or other connections. In addition, the terms “first” , “second” , etc. may be used herein only to facilitate discussion, and carry no particular temporal or chronological significance unless otherwise indicated.

[0088] As used in this application and in the claims, a list of items joined by the term “one or more of” may mean any combination of the listed terms. For example, the phrases “one or more of A, B or C” may mean A; B; C; A and B; A and C; B and C; or A, B and C.

[0089] Those skilled in the art will appreciate from the foregoing description that the broad techniques of the embodiments can be implemented in a variety of forms. Therefore, while the embodiments have been described in connection with particular examples thereof, the true scope of the embodiments should not be so limited since other modifications will become apparent to the skilled practitioner upon a study of the drawings, specification, and following claims.

Claims

1.A computing system comprising:a network controller;a first processor coupled to the network controller;one or more second processors coupled to the network controller;a memory coupled to the first processor and the one or more second processors, the memory including a plurality of executable program instructions, which when executed by the computing system, cause the computing system to:generate, by the first processor, a plurality of candidate tokens based on an input prompt to a draft language model, wherein the plurality of candidate tokens are generated in a single decode operation,generate, by the one or more second processors, an output prompt based on the plurality of candidate tokens, the input prompt and a verify language model, wherein the output prompt is generated in a single forward pass operation, andsend the output prompt to the draft language model.2.The computing system of claim 1, wherein a number of parameters in the verify language model is to be greater than a number of parameters in the draft language model.3.The computing system of claim 1, wherein the single decode operation is to be conducted in less time than the single forward pass operation.4.The computing system of any one of claims 1 to 3, wherein the plurality of executable program instructions, when executed, further cause the computing system to exclude memory and compute resources of the one or more second processors from the first processor during the single decode operation.5.The computing system of any one of claims 1 to 3, wherein a width of the plurality of candidate tokens is to be greater than one, wherein the first processor is to include a central processing unit lacking artificial intelligence capabilities, and  wherein the one or more second processors is to include an artificial intelligence accelerator.6.At least one computer readable storage medium comprising a plurality of executable program instructions, which when executed by a computing system, cause the computing system to:generate, by a first processor, a plurality of candidate tokens based on an input prompt to a draft language model, wherein the plurality of candidate tokens are generated in a single decode operation;generate, by one or more second processors, an output prompt based on the plurality of candidate tokens, the input prompt and a verify language model, wherein the output prompt is generated in a single forward pass operation; andsend the output prompt to the draft language model.7.The at least one computer readable storage medium of claim 6, wherein a number of parameters in the verify language model is to be greater than a number of parameters in the draft language model.8.The at least one computer readable storage medium of claim 6, wherein the single decode operation is to be conducted in less time than the single forward pass operation.9.The at least one computer readable storage medium of claim 6, wherein the plurality of executable program instructions, when executed, further cause the computing system to exclude memory and compute resources of the one or more second processors from the first processor during the single decode operation.10.The at least one computer readable storage medium of claim 6, wherein the first processor is to lack artificial intelligence capabilities.11.The at least one computer readable storage medium of any one of claims 6 to 10, wherein a width of the plurality of candidate tokens is to be greater than one.12.The at least one computer readable storage medium of any one of claims 6 to 10, wherein the first processor is to include a central processing unit and the one or more second processors is to include an artificial intelligence accelerator.13.A semiconductor apparatus comprising:one or more substrates; andlogic coupled to the one or more substrates, wherein the logic is implemented at least partly in one or more of configurable or fixed-functionality hardware, the logic including:a first processor to generate a plurality of candidate tokens based on an input prompt to a draft language model, wherein the plurality of candidate tokens are generated in a single decode operation;one or more second processors to generate an output prompt based on the plurality of candidate tokens, the input prompt and a verify language model, wherein the output prompt is generated in a single forward pass operation, and send the output prompt to the draft language model.14.The semiconductor apparatus of claim 13, wherein a number of parameters in the verify language model is to be greater than a number of parameters in the draft language model.15.The semiconductor apparatus of claim 13, wherein the single decode operation is to be conducted in less time than the single forward pass operation.16.The semiconductor apparatus of claim 13, wherein the logic is to exclude memory and compute resources of the one or more second processors from the first processor during the single decode operation.17.The semiconductor apparatus of claim 13, wherein the first processor lacks artificial intelligence capabilities.18.The semiconductor apparatus of any one of claims 13 to 17, wherein a width of the plurality of candidate tokens is to be greater than one.19.The semiconductor apparatus of any one of claims 13 to 17, wherein the first processor includes a central processing unit and the one or more second processors includes an artificial intelligence accelerator.20.The semiconductor apparatus of any one of claims 13 to 17, wherein the logic coupled to the one or more substrates includes transistor regions that are positioned within the one or more substrates.

Images