Using tensors in portions of neural network

Abstract

Apparatuses, techniques, and / or software to reduce a number of weight parameter values for one or more neural networks by causing said one or more neural networks to use one or more tensors in two or more portions of the one or more neural networks. For example, apparatuses, techniques, processors, and / or software to generate a linear combination of tensors to approximate two or more layers of aneural netowrk, where said same tensors can be used or repeated to apprximate differnet portions of a neural network. In one or more embodiments, said two or more portions are generated and provided to said one or more neural networks using knowledge distillation techniques.

Description

USING TENSORS IN PORTIONS OF NEURAL NETWORKTECHNICAL FIELD

[0001] At least one embodiment pertains software, processors, and / or circuits for reducing a number of stored parameter values to be used by machine learning models, such neural networks, and / or other forms of artificial intelligence. At least one embodiment pertains to processors or computing systems used to train one or more neural networks and decrease computational resource (e.g., storage) demands of one or more neural networks according to various novel techniques described herein.BACKGROUND

[0002] Performing machine learning software requires significant compute resources. For example, neural networks, such as large language models and large vision models, can use a large number of weights that require significant computing resources (e.g., memory resources, processing resources, power, etc. ) to process and / or store. Consumption of significant computing resources by machine learning software, such as neural networks, can cause latency issues with respect to other tasks that are also being performed by a computing system. In some cases, utilization of processing and / or memory resources by machine learning software can reach capacity causing other types of computing operations to wait until such resources are available. Machine learning models and / or processes can be improved by reducing their demand with respect to computing resources.BRIEF DESCRIPTION OF DRAWINGS

[0003] FIG. 1 illustrates an example of a neural network that includes multiple layers, according to at least one embodiment;

[0004] FIG. 2 illustrates a block diagram illustrating an example system to implement a neural network, according to at least one embodiment;

[0005] FIG. 3 illustrates a block diagram illustrating a transformer model, according to at least one embodiment;

[0006] FIG. 4 illustrates a block diagram illustrating layers of a neural network, according to at least one embodiment;

[0007] FIG. 5 illustrates a block diagram illustrating a method for training a neural network using another neural network, according to at least one embodiment;

[0008] FIG. 6 illustrates a process flow diagram illustrating a process to generate one or more tensors to represent one or more layers of a neural network, according to at least one embodiment;

[0009] FIG. 7 illustrates a process flow diagram illustrating using a first neural network to train a second neural network, according to at least one embodiment;

[0010] FIG. 8 illustrates an example of a system that includes a driver and / or runtime including one or more libraries to provide one or more application programming interfaces (APIs) , according to at least one embodiment;

[0011] FIG. 9 is a block diagram illustrating an example of a processor and modules, according to at least one embodiment;

[0012] FIG. 10A illustrates logic, according to at least one embodiment;

[0013] FIG. 10B illustrates logic, according to at least one embodiment;

[0014] FIG. 11 illustrates training and deployment of a neural network, according to at least one embodiment;

[0015] FIG. 12 illustrates an example data center system, according to at least one embodiment;

[0016] FIG. 13A illustrates an example of an autonomous vehicle, according to at least one embodiment;

[0017] FIG. 13B illustrates an example of camera locations and fields of view for the autonomous vehicle of FIG. 13A, according to at least one embodiment;

[0018] FIG. 13C is a block diagram illustrating an example system architecture for the autonomous vehicle of FIG. 13A, according to at least one embodiment;

[0019] FIG. 13D is a diagram illustrating a system for communication between cloud-based server (s) and the autonomous vehicle of FIG. 13A, according to at least one embodiment;

[0020] FIG. 14 is a block diagram illustrating a computer system, according to at least one embodiment;

[0021] FIG. 15 is a block diagram illustrating a computer system, according to at least one embodiment;

[0022] FIG. 16 illustrates a computer system, according to at least one embodiment;

[0023] FIG. 17 illustrates a computer system, according to at least one embodiment;

[0024] FIG. 18A illustrates a computer system, according to at least one embodiment;

[0025] FIG. 18B illustrates a computer system, according to at least one embodiment;

[0026] FIG. 18C illustrates a computer system, according to at least one embodiment;

[0027] FIG. 18D illustrates a computer system, according to at least one embodiment;

[0028] FIG. 18E and 18F illustrate a shared programming model, according to at least one embodiment;

[0029] FIG. 19 illustrates exemplary integrated circuits and associated graphics processors, according to at least one embodiment;

[0030] FIGS. 20A-20B illustrate exemplary integrated circuits and associated graphics processors, according to at least one embodiment;

[0031] FIGS. 21A-21B illustrate additional exemplary graphics processor logic according to at least one embodiment;

[0032] FIG. 22 illustrates a computer system, according to at least one embodiment;

[0033] FIG. 23A illustrates a parallel processor, according to at least one embodiment;

[0034] FIG. 23B illustrates a partition unit, according to at least one embodiment;

[0035] FIG. 23C illustrates a processing cluster, according to at least one embodiment;

[0036] FIG. 23D illustrates a graphics multiprocessor, according to at least one embodiment;

[0037] FIG. 24 illustrates a multi-graphics processing unit (GPU) system, according to at least one embodiment;

[0038] FIG. 25 illustrates a graphics processor, according to at least one embodiment;

[0039] FIG. 26 is a block diagram illustrating a processor micro-architecture for a processor, according to at least one embodiment;

[0040] FIG. 27 illustrates a deep learning application processor, according to at least one embodiment;

[0041] FIG. 28 is a block diagram illustrating an example neuromorphic processor, according to at least one embodiment;

[0042] FIG. 29 illustrates at least portions of a graphics processor, according to one or more embodiments;

[0043] FIG. 30 illustrates at least portions of a graphics processor, according to one or more embodiments;

[0044] FIG. 31 illustrates at least portions of a graphics processor, according to one or more embodiments;

[0045] FIG. 32 is a block diagram of a graphics processing engine of a graphics processor in accordance with at least one embodiment;

[0046] FIG. 33 is a block diagram of at least portions of a graphics processor core, according to at least one embodiment;

[0047] FIGS. 34A-34B illustrate thread execution logic including an array of processing elements of a graphics processor core according to at least one embodiment;

[0048] FIG. 35 illustrates a parallel processing unit ( “PPU” ) , according to at least one embodiment;

[0049] FIG. 36 illustrates a general processing cluster ( “GPC” ) , according to at least one embodiment;

[0050] FIG. 37 illustrates a memory partition unit of a parallel processing unit ( “PPU” ) , according to at least one embodiment;

[0051] FIG. 38 illustrates a streaming multi-processor, according to at least one embodiment;

[0052] FIG. 39 is an example data flow diagram for an advanced computing pipeline, in accordance with at least one embodiment;

[0053] FIG. 40 is a system diagram for an example system for training, adapting, instantiating and deploying machine learning models in an advanced computing pipeline, in accordance with at least one embodiment;

[0054] FIG. 41 includes an example illustration of an advanced computing pipeline 4010A for processing imaging data, in accordance with at least one embodiment;

[0055] FIG. 42A includes an example data flow diagram of a virtual instrument supporting an ultrasound device, in accordance with at least one embodiment;

[0056] FIG. 42B includes an example data flow diagram of a virtual instrument supporting an CT scanner, in accordance with at least one embodiment;

[0057] FIG. 43A illustrates a data flow diagram for a process to train a machine learning model, in accordance with at least one embodiment;

[0058] FIG. 43B is an example illustration of a client-server architecture to enhance annotation tools with pre-trained annotation models, in accordance with at least one embodiment; and

[0059] FIG. 44 illustrates components of a system to access a large language model, according to at least one embodiment.DETAILED DESCRIPTION

[0060] In at least one embodiment, processors, systems, and / or apparatuses use an original neural network (e.g., teacher neural network, large neural network, initial neural network model, first neural network) to train a target neural network (e.g., student neural network, second neural network, small neural network, lightweight neural network) that uses less computing resources (e.g. processing and / or memory resources) while representing an approximation of the original neural network such that said target neural network can generate outputs with a similar (e.g., within a threshold of accuracy) to said original neural network. In at least one embodiment, implementations of neural networks may be represented as transformer models which include, but are not limited to, large language models, vision transformer models, and other transformer models. While processing and / or memory resources are being used, neural network models can benefit from reducing the memory size of weights and reducing the number of weights. In at least one embodiment, a processor uses a neural network with two or more repeated tensors.

[0061] Prior art techniques have been used to reduce a number of weights in a neural network to reduce an amount of storage required to store weights (e.g., memory) , such as by pruning or quantizing weights (e.g., using less precise numbers such as floating-point-8 instead of floating-point-16) , but this can reduce accuracy. In at least one embodiment, polynomial functions have been used as they provide dimensionality for data representation. In at least one embodiment, however, these polynomial functions are still not accurate  enough and still use a same amount of computational resources as neural networks with all weights; sometimes said polynomial functions use even more computational resources than neural networks with all weights. There is a need to reduce the number of weights in a neural network using polynomial functions with dimensionality, while still maintaining a threshold of accuracy.

[0062] Current neural networks can benefit from dimensionality of polynomial functions. Techniques described herein are methods or techniques to generate polynomial functions for one or more neural network models, in order to decrease memory size and a number of weights used by said neural network models. In at least one embodiment, a machine learning framework is a knowledge distillation framework that uses an original neural network model having original model weights to teach a target neural network model to obtain a new set of weights that approximate a polynomial function.

[0063] Recently, polynomial functions have been investigated for methods or techniques to decrease memory size and are used to represent entire neural networks. However, these polynomial functions can still not be accurate enough and can still use a same amount of computational resources as neural networks with all weights; sometimes polynomial functions use even more computational resources than neural networks with all weights. Current neural networks can benefit from dimensionality of polynomial functions. However, most neural networks are not represented with this dimensionality. There is a need to reduce a number of weights in a neural network using polynomial functions with dimensionality, while still maintaining a threshold of accuracy.

[0064] In at least one embodiment, a technical problem is that, due to a way training of a neural network is performed, tensors in a neural network are all different. In at least one embodiment, this requires a significant amount of storage (e.g., memory, cache) to use said neural network because each different tensor needs to be stored and / or accessed. In at least one embodiment, to solve said technical problem, one or more processors performs a neural network that uses tensors in two or more portions (e.g., repeated tensors, a same tensor in different portions of said neural network, a linear combination of tensors) of said neural network. For example, a processor, comprising: one or more circuits to cause one or more neural networks to use one or more tensors in two or more portions of the one or more neural networks, wherein said two or more portions comprise two or more transformer blocks, wherein at least one of the two or more portions comprises a linear combination of two or  more tensors that are each in at least one other portion of said one or more neural networks, wherein said one or more neural networks comprise one or more transformers, wherein said two or more portions approximates one or more portions of another neural network, wherein said two or more portions each comprise a coefficient of said one or more tensors that is learned during training of said one or more neural networks, and / or wherein each of said two or more portion of said one or more neural networks are selected during training of the one or more neural networks.

[0065] For example, a processor can store and have access to tensors A, B, C, and D, where said processor can use a linear combination of tensors A and B to represent a first layer of a neural network, a linear combination of tensors B and C to represent a second layer of a neural network, a linear combination of tensors C and D to represent a third layer of a neural network, a linear combination of tensors A and C to represent a fourth layer of a neural network, a linear combination of tensors A and a repeated D to represent a fifth layer of a neural network, and a linear combination of tensors B and B to represent a sixth layer of a neural network. In such an example, said processor stores tensors A, B, C, and D, which uses less storage space than all weights used to for said first through sixth layers, which can all be different and use more storage space.

[0066] In at least one embodiment, a portion of a neural network includes one or more layers of said neural network. In at least one embodiment, a portion of a neural network includes layers, which are approximately by one or more tensors, where said one or more tensors are used to approximate, estimate, or otherwise behave as weights (e.g., activation weights, neurons, biases) or parameters of a neural network.

[0067] In at least one embodiment, a tensor is a data structure (e.g., matrix, higher dimensional matrix) that stores values to represent input data, weights of neurons, and outputs across different layers. In at least one embodiment, software uses one or more tensors (e.g., two, three, four, or more) to approximate a layer of a neural network. In at least one embodiment, software uses one or more tensors and coefficients to approximate one or more layers of a neural network.

[0068] FIG. 1 illustrates an example of a neural network 100 that includes multiple layers 102-104, according to at least one embodiment. In at least one embodiment, a processor, data center, or other computing device performs neural network 100 to implement inferencing for one or more applications, and / or implements one or more models, such as large language  models, large video models, and / or others. For example, a processor, data center, or other computing device performs neural network 100 to perform image classification, image generation, object detection, and / or other machine learning task. In at least one embodiment, a processor perform neural network 100 receives inputs 101, and uses layers to process input 101 to generate outputs 105. In at least one embodiment, each of layers 102-104 includes one or more different blocks each with learnable weight parameters such as a tensor. In at least one embodiment, first layer 102 includes block 1, second layer 103 includes block 2, and third layer 104 includes block 3. In at least one embodiment, a processor uses one or more circuits to cause one or more neural networks 100 to use one or more tensors in two or more portions of said one or more neural networks.

[0069] In at least one embodiment, inputs 101 are input into neural network 100 during training and / or learning phases. In at least one embodiment, inputs 101 are preprocessed before being input into neural network 100 and / or are processed by neural network 100 for input into and processing by layers 102-104. In at least one embodiment, such preprocessing and / or processing may include partitioning inputs 101 into partitions, tokenizing inputs 101 before or after partitioning, converting inputs 101 into embeddings before or after partitioning or tokenizing, and / or performing other operations. In at least one embodiment, inputs 101 are provided to encoder and decoder blocks (not shown) that apply self-attention techniques to inputs 101 and / or partitions generated based at least in part on inputs 101. In at least one embodiment, such encoder and decoder blocks (not shown) that are part of neural network 100 and / or a preprocessing component (not shown) . In at least one embodiment, inputs 101 can be video frames input into neural network 100, which is implemented as a vision model, such as a vision transformer model. In at least one embodiment, inputs 101 (e.g., video frames) are converted into embeddings (e.g., tokenized into tokens) . In at least one embodiment, embedding techniques, such as patch embedding or position embedding, can be applied to images to prepare said images for processing by neural network 100 (e.g., implemented as a vision transformer) . In at least one embodiment, inputs 101 are textual input from which words or letter sequences can be partitioned and / or tokenized, and / or embeddings can be obtained and used by neural network 100 to produce outputs 105 (e.g., classifications, predictions, etc. ) .

[0070] In at least one embodiment, with respect to weight parameters, each of at least a portion of blocks 1-3 is assigned one or more weight sets from a group 106 of weight sets (e.g., a group of tensors) . In at least one embodiment, weight sets include a tensor. In at least  one embodiment, group 106 includes, for example, a weight set A (or tensor A) , a weight set B (or tensor B) , and a weight set C (or tensor C) . In at least one embodiment, blocks 1-3 each use one or more weight sets A-C (or one or more tensors of A-C) in group 106. In at least one embodiment, for example, block 1 uses tensors A-C, block 2 uses tensors A and B, and block 3 uses tensors B and C. In at least one embodiment, any tensors of group 106 belonging to a block are combined (e.g., linearly or non-linearly) and used to weight inputs to said block. In at least one embodiment, tensors A, B, and C can be used to approximate a block or layer such that the tensors represent neurons, weights, biases, and activation functions. In at least one embodiment, tensors A, B, and C can be used to approximate only weights of a layer such as block 1. In at least one embodiment, group 106 of weight sets includes weight tensors each storing weight values. In at least one embodiment, weight sets of group 106 are each associated with coefficients used to scale said weight sets. In at least one embodiment, because a linear combination of tensors A, B, and C and coefficients can be used to approximate a large neural network (e.g., an LLM) , said neural network 100 requires less storage because it has fewer and / or less complex values to store and represent. Also, in at least one embodiment, software only needs to store A, B, and C (e.g., those tensors) instead of many (e.g., thousands, millions, or more) different weights or parameters for an equivalent or similar neural network.

[0071] In at least one embodiment, while illustrated as including layers 102-104, neural network 100 may includes any number of layers, including a single layer, each layer may include any number of blocks, including a single block, and each block may use any number and / or combination of weight sets in group 106. In at least one embodiment, design of one or more layers 102-104 of neural network 100 (e.g., number of blocks included in each layer and / or weight sets used by each block) depends on application (s) and / or purpose (s) for which neural network 100 is to be used.

[0072] In at least one embodiment, outputs 105 represent a final result and / or final projection produced by neural network 100. In at least one embodiment, outputs can be, for example, a set of final model weights resulting from training and / or learning phases performed by neural network 100. In at least one embodiment, outputs 105 are a final inference result obtained during an inferencing phase performed by neural network 100. In at least one embodiment, outputs 105 can include a final projection of inputs 101 (e.g., tokenized video frames) , after inputs 101 have been processed by layers 102-104 of neural  network 100 (e.g., over a number of iterations) . In at least one embodiment, outputs 105 may be provided to one or more downstream processes for additional processing.

[0073] In at least one embodiment, a method includes causing one or more neural networks (e.g., neural network 100) to use one or more tensors (e.g., a same tensor) in two or more portions of said one or more neural networks, and / or to perform one or more other operations. In at least one embodiment, a weight set (e.g., stored in a data structure such as a tensor) is used to assign weights for multiple blocks of neural network 100. In at least one embodiment, a weight set used to assign weights for multiple blocks of neural network 100 is scaled for each block by a separate coefficient value associated with a weight set. In at least one embodiment, by using group 106 of weight sets, neural network 100 uses fewer stored parameters (e.g., weights) compared to a neural network (e.g., a vision transformer model, a Large Language Model, etc. ) that does not use a same weight set in multiple blocks within a layer. In at least one embodiment, neural network 100 uses fewer stored parameters (e.g., weights) without experiencing a reduction in accuracy when compared to a neural network (e.g., a vision transformer model, a Large Language Model, etc. ) that does not use a same weight set in multiple blocks within a layer.

[0074] FIG. 2 illustrates a block diagram illustrating an example system 200 to implement neural network 100, in accordance with at least one embodiment. In at least one embodiment, system 200 may be used to perform various tasks, such as Intelligent Video Analytics ( “IVA” ) , surveillance, monitoring, generating a virtual environment (e.g., a video game) , generating text, classifying, predicting, controlling an autonomous or semiautonomous machine (e.g., a vehicle) , and / or others. In at least one embodiment, system 200 includes a computing system 202 in communication with one or more data sources 204 (e.g., one or more sensors) . In at least one embodiment, data source (s) 204 provide inputs 101 (see FIG. 1) to neural network 100. In at least one embodiment, computing system 202 may be a component of one or more of data source (s) 204 (e.g., one or more image capture devices) or vice versa. In at least one embodiment, computing system 202 may be connected to data source (s) 204 by one or more wired and / or wireless connections 206. In at least one embodiment, connection (s) 206 is / are implemented using one or more of any connection (s) depicted in and / or described with respect to FIGS. 10A -44. In at least one embodiment, computing system 202 is implemented using one or more of any computing devices depicted in and / or described with respect to any of FIGS. 10A -44.

[0075] In at least one embodiment, computing system 202 includes one or more processors 210, memory 212, and a user interface 214. In at least one embodiment, memory 212 (e.g., one or more non-transitory processor-readable medium) stores machine executable instructions 220 that when performed by processor (s) 210 implement modeling functionality 222 and / or other functionality described herein.

[0076] In at least one embodiment, processor (s) 210 may include one or more circuits that perform at least a portion of instructions 220 stored in memory 212. In at least one embodiment, processor (s) 210 include one or more parallel processing units ( “PPU (s) ” ) 224, such as one or more graphics processing units ( “GPU (s) ” ) , one or more massively parallel GPU (s) , one or more accelerators, and / or others. In at least one embodiment, massively parallel GPU (s) refer to a collection of one or more GPUs, or any suitable processing units, which may be utilized to perform various processes in parallel. In at least one embodiment, processor (s) 210 may be implemented, for example, using a main central processing unit ( “CPU” ) complex, one or more microprocessors, one or more microcontrollers, PPU (s) (e.g., accelerator (s) , GPU (s) , and / or others) , one or more data processing units ( “DPU (s) ” ) , one or more arithmetic logic units ( “ALU (s) ” ) , and / or others. In at least one embodiment, one or more of processor (s) 210 may be implemented using one or more devices illustrated in and / or described with respect to any of FIGS. 10A -44.

[0077] In at least one embodiment, memory 212 (e.g., one or more non-transitory processor-readable medium) is implemented, for example, using volatile memory (e.g., dynamic random-access memory ( “DRAM” ) ) and / or nonvolatile memory (e.g., a hard drive, a solid-state device ( “SSD” ) , and / or others) . In at least one embodiment, memory 212 (e.g., one or more non-transitory processor-readable medium) may be implemented using one or more memory devices illustrated in and / or described with respect to any of FIGS. 10A -44.

[0078] In at least one embodiment, user interface 214 includes a display device (not shown) that one or more users may use to view information generated and / or displayed by computing system 202. In at least one embodiment, user (s) use user interface 214 to enter user input into computing system 202. In at least one embodiment, user interface 214 may be implemented using one or more devices illustrated in and / or described with respect to any of FIGS. 10A -44.

[0079] In at least one embodiment, processor (s) 210, memory 212, and / or user interface 214 may communicate with one another over connection (s) 226, such as a bus, a Peripheral  Component Interconnect Express ( “PCIe” ) connection (or bus) , and / or others. In at least one embodiment, connection (s) 226 may be implemented using one or more structures illustrated in and / or described with respect to any of FIGS. 10A -44.

[0080] In at least one embodiment, data source (s) 204 include data store (s) , database (s) , file (s) , one or more other computing system (s) , camera (s) , video camera (s) , depth video camera (s) , virtual camera (s) , and / or others. In at least one embodiment, data source (s) 204 include one or more sensors to capture inputs 101 (e.g., images, temperature, depth, pressure, etc. ) . In at least one embodiment, data source (s) 204 may be implemented using any sensor (s) , data store (s) , database (s) , file (s) , and / or device (s) depicted in and / or described with respect to FIGS. 10A -44.

[0081] In at least one embodiment, modeling functionality 222 creates and / or trains neural network 100, and / or uses neural network 100 to perform inferencing with respect to inputs 101 (see FIG. 1) to produce outputs 105 (see FIG. 1) . In at least one embodiment, modeling functionality 222 receives one or more images from data source (s) 204 and processes said image (s) in accordance with one or more tasks (e.g., IVA, surveillance, gaming, and / or others) .

[0082] In at least one embodiment, within a layer of neural network 100, output of a previous block is input to a subsequent block. In at least one embodiment, if each block multiplies its block input by a weight set or combination of weight sets, a block output would include a power of said weight set or combination of weight sets that is increased by one (e.g., W2 -> W3) in each successive block. In at least one embodiment, increasing powers in this manner approximates at least a portion of a Taylor series expansion, which is also referred to as a Taylor series or Taylor expansion. In at least one embodiment, for example, for each partition (e.g., patch, word, etc. ) , each block in a layer of neural network 100 multiples a particular weight set of groups 106 by embeddings associated with each partition, and said layer sums outputs of said blocks to produce a layer output. In at least one embodiment, for a single embedding value (represented by variable EM) , each of a number B of blocks in a layer uses a particular weight (represented by variable PW) in a particular weight set to calculate a layer output. In at least one embodiment, an Equation 1 below is an example of this calculation when for example B > 3. Layer Output= (EM*PW) +PW (EM*PW) +PW (EM*PW2) … Equation 1

[0083] In at least one embodiment, Equation 1 includes a separate term for each block of a layer that processes input (e.g., (PW*EM) corresponds to a first block, PW (PW*EM) corresponds to a second block, and so forth) . In at least one embodiment, Equation 1 is simplified to produce Equation 2 below:

[0084] In at least one embodiment, equation 1 above approximates a Taylor series of an exponential function to a power of particular weight (represented by variable PW) multiplied by a single embedding value (represented by variable EM) , which may be expressed by Equation 2 below.

[0085] In at least one embodiment, if individual terms of Equation 1 are replaced with individual terms of Taylor Series of Equation 2, Equation 3 results when, for example, B > 3.

[0086] In at least one embodiment, Equation 3 includes a separate term for each block in a layer processing input (e.g.,  corresponds to a first block,  corresponds to a second block, and so forth) . In at least one embodiment, factorial terms in Equation 3 above are applied by corresponding blocks (e.g., second block applies 2! , third block applies 3! , etc. ) . In at least one embodiment, factorial terms are precalculated and applied by blocks. In at least one embodiment, factorial terms are omitted, and Equation 2 is used. In at least one embodiment, coefficients are used to scale outputs from blocks before said outputs are summed to obtain a layer output. In at least one embodiment, one or more blocks within a layer are skipped and / or bypassed. In at least one embodiment, input to a layer may be added to Equation 3 to more closely approximate a portion of a Taylor series expressed by Equation 2.

[0087] In at least one embodiment, while one or more of layers of a neural network have been described as implementing and / or approximating a Taylor series expansion, such layer (s) may implement and / or approximate another expansion (e.g., a Maclaurin expansion) , a polynomial, a function, and / or other types of relationships. In at least one embodiment, while one or more of layers of a neural network have been described as implementing and / or approximating a Taylor series expansion of an exponential function to a power of particular weight (represented by variable PW) multiplied by a single embedding value (represented by  variable EM) , one or more of layers of a neural network may implement and / or approximate a Taylor series expansion of a different function.

[0088] In at least one embodiment, modeling functionality 222 creates neural network 100 using an original neural network 230. In at least one embodiment, modeling functionality 222 first obtains original weight parameter values 232 determined for each block of each layer of original neural network 230. In at least one embodiment, original neural network 230 has a number K of layers, and each layer includes a number B of blocks such that said weight parameter values can be represented as W_i, (i = 1, . . ., B) for a particular layer. In at least one embodiment, continuing this example, original weight parameter values 232 may include a number of sets of original weight parameter values equal to a total number of blocks in layers of original neural network 230 when each block includes only a single set of weight parameter values; however, in some circumstances, one or more blocks may include more than one set of weight parameter values. In at least one embodiment, continuing this example, modeling functionality 222 creates group 106 of weight sets, for example, represented by a variable TT_j, (j = 1, . . ., M) . In at least one embodiment, each weight set (e.g., stored as a tensor) of group 106 has a square shape. In at least one embodiment, a total number of weight sets is smaller than a number of layers in original neural network 230, meaning M <<K. In at least one embodiment, a total number of weight sets is smaller than a number of sets of original weight parameter values 232 of original neural network 230.

[0089] In at least one embodiment, modeling functionality 222 creates a new neural network 240 by replacing original weight parameter values 232 (e.g., W_i) for layers i-K with new weights 242 based on one or more weight sets of group 106. In at least one embodiment, by way of an example, W_i of original weight parameter values 232 may be represented by (TT_2) x_i + (TT_M-1) y_i, in which x_i indicates how many times a weight set TT_2 is multiplied by itself, and y_i indicates how many a weight set TT_M-1 is multiplied by itself. In at least one embodiment, in this example, a block includes a linear combination (e.g., sum) of weight sets TT_2 and TT_M-1. In at least one embodiment, when a block is skipped or omitted, a number of times a particular weight set is multiplied by itself may differ from a number of times another weight set is multiplied by itself because different blocks may include different weight sets and / or different combinations of weight sets.

[0090] In at least one embodiment, for new neural network 240, a total number of weight parameter values equals a sum of said number M of weight sets TT_j (j starts from 1 to M) ,  and a number of exponent parameters 244, such as x_i and y_i. Because M << K and original weight parameter values 232 are replaced with weight sets of group 106, a total number of parameter values used by new neural network 240 is reduced significantly when compared to a total number of parameter values used by original neural network 230.

[0091] In at least one embodiment, modeling functionality 222 initializes values of weight sets in group 106 to Gaussian values (e.g., using a random or quasi-random selection method) . In at least one embodiment, modeling functionality 222 uses training data (e.g., labeled training data) to train new neural network 240 using a loss function that includes two loss metrics. In at least one embodiment, a first loss metric is measure of distance (e.g., final output gaps) between original weight parameter values 232 (e.g., W_i) for layers i-K of original neural network 230 and new weights 242 based upon weight sets in group 106 used by new neural network 240. In at least one embodiment, a second loss metric is a parameter-constraint penalty term, which can be defined based at least in part on an expected parameter value of neural network 100. In at least one embodiment, second loss item helps guarantee that new neural network 240 has a similar parameter value during said training process. In at least one embodiment, when said loss function converges to a stable and minimal value, modeling functionality 222 has obtained a final version of neural network 100 that can be substituted for original neural network 230. In at least one embodiment, final version of neural network 100 provides a similar accuracy level as original neural network 230 but uses fewer weight parameters.

[0092] In at least one embodiment, modeling functionality 222 uses knowledge-distillation to train new neural network 240 with original neural network 230 serving as a teacher with frozen weight parameters (e.g., original weight parameter values 232) , and new neural network 240 serving as a target student model. In at least one embodiment, modeling functionality 222 uses a training dataset used to train original neural network 230 to train new neural network 240, to let new neural network 240 learn behaviors of original neural network 230.

[0093] In at least one embodiment, during training, neural network 100 learns weights 250 based on one or more weight sets of group 106 to be used in each block, coefficients 252 to scale weights 250, and gate instructions 254 to instruct gates whether to skip one or more blocks. In at least one embodiment, during inferencing, neural network 100 uses exponent parameters 256 as described herein.

[0094] In at least one embodiment, logic 1015 (see FIGS. 10A and 10B) is used by one or more devices (e.g., computing system 202) to perform operations (e.g., modeling functionality 222) . In at least one embodiment, logic 1015 is used by modeling functionality 222 to implement inferencing and / or training operations with respect to neural network 100.

[0095] In at least one embodiment, modeling functionality 222 uses training framework 1104 (see FIG. 11) to train neural network 100, which in this example corresponds to untrained neural network 1106 and is trained using a training dataset 1102. In at least one embodiment, modeling functionality 222 obtains a trained neural network 1108 after training neural network 100 and may use trained neural network 1108 to generate outputs 105 (e.g., a result 1114) based on inputs 101 (e.g., a new dataset 1112) . In at least one embodiment, trained neural network 1108 includes weights 250 based on one or more weight sets of group 106 to be used in each block, coefficients 252 to scale weights 250, and gate instructions 254 to instruct gates whether to skip one or more blocks.

[0096] In at least one embodiment, a processor (e.g., processor (s) 210) includes one or more circuits to cause one or more neural networks (e.g., neural network 100) to use one or more tensors (e.g., a same tensor) in two or more portions of said one or more neural networks, and / or to perform one or more other operations. In at least one embodiment, a machine-readable medium (e.g., memory 212) having stored thereon a set of instructions (e.g., instructions 220) , which if performed by one or more processors (e.g., processor (s) 210) , cause said one or more processors to at least cause one or more neural networks (e.g., neural network 100) to use one or more tensors (e.g., a same tensor) in two or more portions of said one or more neural networks, and / or to perform one or more other operations. In at least one embodiment, a weight set (e.g., stored in a data structure such as a tensor) is used to assign weight to multiple blocks of neural network 100. In at least one embodiment, a weight set used to assign weight to multiple blocks of neural network 100 is scaled for each block by a separate coefficient value associated with said weight set. In at least one embodiment, by using group 106 of weight sets, neural network 100 uses fewer parameters (e.g., weights) . In at least one embodiment, system 200 uses fewer parameters (e.g., weights) without experiencing a reduction in accuracy of neural network 100.

[0097] FIG. 3 illustrates an example of a transformer model 300, according to at least one embodiment. In at least one embodiment, transformer model 300 is an implementation of neural network 100 (see FIG. 1) and / or may be implemented by system 200 (see FIG. 2) . In  at least one embodiment, modeling functionality 222 (see FIG. 2) trains and / or uses transformer model 300 to perform inferencing with respect to input 302. In at least one embodiment, referring to FIG. 3, transformer model 300 is implemented in accordance with a  transformer model. In at least one embodiment, transformer model 300 receives input 302, and produces a final output 316. In at least one embodiment, input 302 may be in a form of image input, video input, textual input, and / or any other form of digital input that can be processed by a transformer model.

[0098] In at least one embodiment, transformer model 300 has a neural network architecture that includes one or more transformer layers 304-314. In at least one embodiment, transformer layers 304-314 infer a sequence or series of final output 316 (e.g., classifications) using a sequence or series of input 302 (e.g., image frames) . In at least one embodiment, input 302 is data provided to a partitioning and embedding layer 304. In at least one embodiment, partitioning and embedding layer 304 divides data (e.g., an image) into partitions (e.g., patches, words, etc. ) , determines embeddings (e.g., extracts features) for partitions, and / or associates each partition with position information. In at least one embodiment, partitioning and embedding layer 304 determines a structure of input 302 and partitions input 302 into a number of partitions, based on format of input 302 or features associated with input 302. In at least one embodiment, partitioning and embedding layer 304 determines a set of tokenized values for each partition of partitioned input. In at least one embodiment, partitioning and embedding layer 304 organizes tokenized values into vectors of context-specific values that can be prepared for use with group 106 of weight sets.

[0099] In at least one embodiment, transform model 300, performed by one or more processsors as described herein, performs sequence-to-sequence tasks, utilizing a self-attention mechanism to dynamically weigh relevance of different parts of the input data. In at least one embodiment, transformer model 300 includes an encoder and a decoder, each built with layers that include multi-head self-attention and position-wise fully connected feed-forward networks. In at least one embodiment, an encoder, performed by one or more processors, processes an input sequence into a high-dimensional space, while a decoder generates outputs from this encoded data. In at least one embodiment, Additional features include residual connections and layer normalization around each sub-layer, enhancing stability and training efficiency. Positional encodings are also integrated to preserve sequence order. This design allows transformers to handle sequences in parallel, significantly improving processing speeds and the ability to capture long-range dependencies, making  them highly effective for a wide range of applications, from language translation to tasks in image and sound processing.

[0100] In at least one embodiment, transformer model 300 include transformer layers 306-312 that each include one or more blocks. In at least one embodiment, transformer layers 306, 308, and 312 each include two block and transformer layer 310 includes six blocks. In at least one embodiment, each block of transformer layers 306-312 includes a multi-head self-attention block 320, a first layer normalization block 322, a feed forward block 324, and a second layer normalization block 326. In at least one embodiment, the input multi-head self-attention block comprises functionality to processes three weighted data matrices: a key matrix (denoted as ‘K’ ) , a value matrix (denoted as ‘V’ ) , and a query matrix (denoted as ‘Q’ ) . The input multi-head self-attention block 320 then generates a first output. The first layer normalization block 322 performs operations to add a first residual value to the first output and normalize the first output across the dimensions of the three weighed data matrices. Next, the normalized first output is provided as input to a feed forward block 324. The feed forward block 324 processes the normalized first output by performing a linear transformation to generate a transformed output. Next, the feed forward block 324 performs an activation operation to obtain non-linear information about the transformed output. The feed forward block 324 then performs a dropout operation to prevent overfitting and simplify the transformed output into a second output. Finally, the feed forward block 324 provides the second output to a second layer normalization block 326 that adds a second residual value to the second output and normalize the second output across the dimensions of the first output. In at least one embodiment, each block of transformer layers 306-312 includes a pair of blocks consisting of an encoder block and a decoder block, with each respective encoder block and decoder block including an instance of a multi-head self-attention block 320, a first layer normalization block 322, a feed forward block 324, and a second layer normalization block 326. In at least one embodiment, data is processed from layer 306 to layer 312, with intervening layers in between. At layer 306, the three weighted data matrices are initially input from the portioning and embedding layer 304. At layer 308, a further set of weighted data matrices are input from the previous layer 306. At layer 310, a further set of weighted data matrices are input from the previous layer 308. And at layer 312, a further set of weighted data matrices are input from the previous layer 310. In at least one embodiment, each block of transformer layers 306-312 includes a pair of blocks for an encoder and a decoder.

[0101] In at least one embodiment, ‘K’ is divided into linear blocks 330K, ‘V’ is divided into linear blocks 330V, and ‘Q’ is divided into linear blocks 330Q. Each set of linear blocks 330K, 330V, and 330Q has a weight matrix. Each set of linear blocks is also organized into a head (or triplet) which consists of one linear block 330K, one linear block 330V, and one linear 330Q In at least one embodiment, weight sets of group 106 are included in feed forward block 324 and / or at least one of linear blocks 330K, 330V, 330Q. In at least one embodiment, a scaled dot product attention 332 performs operations for individual heads of linear blocks 330K, 330V, 330Q. In particular, the scaled dot product attention 332 computes a dot product between ‘Q’a nd ‘K’ , thereby generating a set of attentions scores, with one attention score for each head of linear blocks 330K, 330V, 330Q. In at least one embodiment, the concatenate block 334 concatenates the outputs of the individual heads of linear blocks 330K, 330V, 330Q to generate a concatenated output. In at least one embodiment, the linear block 336 generates a final result by multiplying a concatenated output from the concatenate block 334 with a specialized matrix.

[0102] In at least one embodiment, software can use one or more tensors to approximate any portion of transformer model 300. For example, software, performed by a processor, can approximate a layer of said transform model using tensor A and B can and coefficients (e.g., a linear combination of tensors A and B) , and said software can approximate another layer of transformer model 300 using tensors B and C and coefficients, where tensors A, B, and C are stored in shared memory and can be accessed by one or more processors performing, using, or otherwise implementing transform model 300.

[0103] In at least one embodiment, logic 1015 (see FIGS. 10A and 10B) is used by one or more devices (e.g., computing system 202) to perform transformer model 300. In at least one embodiment, logic 1015 is used by modeling functionality 222 to implement inferencing and / or training operations with respect to transformer model 300.

[0104] In at least one embodiment, modeling functionality 222 uses training framework 1104 (see FIG. 11) to train transformer model 300, which in this example corresponds to untrained neural network 1106 and is trained using a training dataset 1102. In at least one embodiment, modeling functionality 222 obtains a trained neural network 1108 after training transformer model 300 and may use trained neural network 1108 to generate final outputs 316 (e.g., a result 1114) based on inputs 302 (e.g., a new dataset 1112) .

[0105] In at least one embodiment, a method includes causing one or more neural networks (e.g., transformer model 300) to use one or more tensors (e.g., a same tensor) in two or more portions of said one or more neural networks, and / or to perform one or more other operations. In at least one embodiment, a weight set (e.g., stored in a data structure such as a tensor) is used to weight multiple blocks of transformer model 300. In at least one embodiment, a weight set used to weight multiple blocks of transformer model 300 is scaled for each block by a separate coefficient value associated with said weight set. In at least one embodiment, by using group 106 of weight sets, transformer model 300 uses fewer parameters (e.g., weights) compared to a neural network (e.g., a vision transformer model, a Large Language Model, etc. ) that does not use a same weight set in multiple blocks within a layer. In at least one embodiment, transformer model 300 uses fewer parameters (e.g., weights) without experiencing a reduction in accuracy when compared to a neural network (e.g., a vision transformer model, a Large Language Model, etc. ) that does not use a same weight set in multiple blocks within a layer.

[0106] FIG. 4 illustrates an example implementation of layer 400 of a neural network, according to at least one embodiment. In at least one embodiment, layer 400 is used to implement at least one of layers 102-104 (see FIG. 1) and / or at least one of layers 306-312 (see FIG. 3) . In at least one embodiment, layer 400 is used to implement layer 310, which includes six blocks. In at least one embodiment, a neural network (e.g., neural network 100, transformer model 300, and / or another model) or other type of machine learning model includes one or more layers like layer 400. While layer 400 is illustrated in FIG. 4 as including blocks 401-406, layer 400 may include any number of blocks, including only a single block.

[0107] In at least one embodiment, one or more of blocks 401-406 of layer 400 each use one or more weight sets of group 106 (see FIG. 1, also referred to as tensors) to calculate an output, and any outputs produced by blocks 401-406 are summed by block 410, and output as a layer output 332. In at least one embodiment, blocks 401-406 use weights 411-416, respectively, obtained from weight sets of group 106. In at least one embodiment, each of weights 411-416 includes one weight set of group 106 or a combination (e.g., linear or otherwise) of weight sets of group 106. In at least one embodiment, weights 411-416 are multiplied by coefficients C1-C6, respectively. In at least one embodiment, each of weight sets of group 106 assigned to a particular block are associated with a coefficient determined during training, and such coefficients are illustrated as one or more of coefficients C1-C6. In  at least one embodiment, C1-C6 can be used to turn on or off a skip connection or direct connection. For example, if a tensor corresponding to C3 is to be used to approximate a layer of a neural network, said value is on (e.g., 1) ; conversely, if a tensor corresponding to C3 is to not be used to approximate a layer of a neural network, said value is off (e.g., 0) .

[0108] In at least one embodiment, layer 400 includes gates 421-426 positioned after blocks 401-406, respectively, and each of gates 421-425 is positioned before a subsequent one of blocks 402-406. In at least one embodiment, gates 421-426 direct data (e.g., input 430) to one or more different destinations within layer 400. In at least one embodiment, gates 421-425 are selectively switched on and off to determine which of blocks 402-406 processes input 430. In at least one embodiment, for example, input 430 flows into block 401. In at least one embodiment, before input 430 enters block 401 any exponent parameters associated with layer 400 are set to an initial value (e.g., zero or one depending upon whether exponent parameters are incremented before or after being used by a block) . In at least one embodiment, before output leaves block 401, any exponent parameters associated with any weight sets of group 106 assigned to block 401 are incremented by one by block 401. In at least one embodiment, in this manner, each time a particular weight set of group 106 is multiplied by itself, an exponent parameter associated with said particular weight set is incremented by one. In at least one embodiment, an exponent parameter associated with a particular weight set may be used to calculate a particular one of weights 411-416 (e.g., by calculating a value of a factorial of an exponent parameter and / or another function based at least in part on a value of said exponent parameter, and multiplying said particular weight set by said calculated value) .

[0109] In at least one embodiment, inside block 401, input 430 is multiplied by coefficient C1 and weights 411, and then output of block 401 flows into gate 421. In at least one embodiment, if gate 421 is open, output of block 401 flows from gate 421 into block 402 and to block 410. In at least one embodiment, if gate 421 is closed, output of block 401 skips block 402 and flows from gate 421 into block 403 and to block 410. Any of block 402-406 that is not skipped process its input in a manner substantially identical to how block 401 processed input 430. In at least one embodiment, which, if any of gates 421-426 is to be closed is determined during training (e.g., and specified by gate instructions 254) . In at least one embodiment, block 410 sums any inputs received by block 410 to obtain layer output 432, and provide layer output 432 to a next layer and / or another process.

[0110] In at least one embodiment, each of blocks 401-406 functions as a portion or term of Taylor series expansion and / or polynomial function block that is scaled by a coefficient. In at least one embodiment, calculations performed by blocks 401-406 define a Taylor series expansion and / or a polynomial function. In at least one embodiment, any weight set of group 106 used within a layer (e.g., layer 400) need only be stored once but may be used by one or more blocks within said layer. In at least one embodiment, any weight set of group 106 used within a first block of a layer (e.g., layer 400) can be stored once by said first layer and used by one or more other blocks within said layer. In at least one embodiment, any weight set of group 106 used within a layer (e.g., layer 400) can be stored by any block of said layer. In at least one embodiment, arrows represent logical and / or physical connections between components of layer 400, such as from a block to a gate, from a gate to a block, from a gate to another gate, from a gate to a subcomponent (e.g., to block 410) .

[0111] In at least one embodiment, logic 1015 (see FIGS. 10A and 10B) is used by one or more devices (e.g., computing system 202) to implement a machine learning model that includes layer 400. In at least one embodiment, logic 1015 implements inferencing and / or training operations with respect to a machine learning model that includes layer 400.

[0112] In at least one embodiment, training framework 1104 (see FIG. 11) is used to train a machine learning model that includes layer 400, which in this example corresponds to untrained neural network 1106 and is trained using a training dataset 1102. In at least one embodiment, training framework 1104 obtains a trained neural network 1108 after training a machine learning model that includes layer 400 and may use trained neural network 1108 to generate a result 1114 based on inputs 302 a new dataset 1112.

[0113] In at least one embodiment, a method includes causing one or more neural networks (e.g., including layer 400) to use one or more tensors (e.g., a same tensor) in two or more portions of said one or more neural networks, and / or to perform one or more other operations. In at least one embodiment, a weight set (e.g., stored in a data structure such as a tensor) is used to weight multiple blocks of layer 400. In at least one embodiment, a weight set used to weight multiple blocks of layer 400 is scaled for each block by a separate coefficient value associated with said weight set. In at least one embodiment, by using group 106 of weight sets, a machine learning model including layer 400 uses fewer parameters (e.g., weights) when compared to a machine learning model (e.g., a vision transformer model, a Large Language Model, etc. ) that does not use a same weight set in multiple blocks within a layer.  In at least one embodiment, a machine learning model including layer 400 uses fewer parameters (e.g., weights) without experiencing a reduction in accuracy when compared to a machine learning model (e.g., a vision transformer model, a Large Language Model, etc. ) that does not use a same weight set in multiple blocks within a layer.

[0114] FIG. 5 illustrates a block diagram illustrating a method 500 for converting an original neural network 502 (e.g., a  tensor transformer) in which weights are not selected from a group 506 into a neural network 504 in which weights (e.g., weights 520-524) are selected from group 506, according to at least one embodiment. In at least one embodiment, method 500 is performed by a training module 508. In at least one embodiment, group 506 is an implementation of group 106 (see FIG. 1) . In at least one embodiment, training module 508 implements at least a portion of modeling functionality 222 (see FIG. 2) .

[0115] In at least one embodiment, original neural network 502 includes a number K of blocks that process input 510 to produce a final output 512. In at least one embodiment, training module 508 creates neural network 504 by replacing original model weights 514-1 to 514-K of original neural network 502 with weights determined based on weights in group 506 that have been initialized (e.g., to store random or quasi-random values) . In at least one embodiment, a training phase is initiated with default values provided for weights used at each block. In at least one embodiment, weights are initialized with Gaussian values selected from a Gaussian distribution. In at least one embodiment, weights are initialized with values selected from another type of distribution, such as a Bernoulli distribution, a Poisson distribution, and / or others.

[0116] In at least one embodiment, group 506 includes weights 520 (illustrated as a white rectangle) , weights 522 (illustrated as a black and white striped rectangle) , and weights 524 (illustrated as a sold black rectangle) . In at least one embodiment, weights 514-1 of a first block of original neural network 502 are replaced with a combination (e.g., a linear combination, such as a sum) of weights 520 and weights 522. In at least one embodiment, a first block of neural network 504 include coefficients 530-1 that include a first coefficient value to be multiplied by weights 520 and a second coefficient value to be multiplied by weights 522 before weights 520 and weights 522 are combined. In at least one embodiment, coefficients 530-1 that include a single coefficient value to be multiplied by weights 520 and weights 522 after they are combined. In at least one embodiment, weights 514-2 of a second block of original neural network 502 are replaced with weights 522 to be multiplied by a  coefficient 530-2. In at least one embodiment, weights 514-3 of a third block of original neural network 502 are replaced with a combination (e.g., a linear combination, such as a sum) of weights 520 and weights 524, which are to be multiplied by coefficients 530-3. In at least one embodiment, weights 514-K-1 of a K-1 block of original neural network 502 are replaced with a combination (e.g., a linear combination, such as a sum) of weights 524 and weights 522, which are to be multiplied by coefficients 530-K-1. In at least one embodiment, weights 514-K of a K block of original neural network 502 are replaced with a combination (e.g., a linear combination, such as a sum) of weights 524 and weights 520, which are to be multiplied by coefficients 530-K.

[0117] In at least one embodiment, after replacing original model weights 514-1 to 514-K, training module 508 uses training data (e.g., labeled training data) to train neural network 504 (e.g., using a loss function that includes two loss metrics described herein) . In at least one embodiment, when said loss function converges to a stable and minimal value, training module 508 determines it has obtained a final version of neural network 504 that can be substituted for original neural network 502. In at least one embodiment, final version of neural network 504 provides a similar accuracy level as original neural network 502 but uses fewer weight parameters.

[0118] In at least one embodiment, training module 508 uses knowledge-distillation to train neural network 504 with original neural network 502 serving as a teacher with frozen weight parameters (e.g., original model weights 514-1 to 514-K) , and neural network 504 serving as a target student model. In at least one embodiment, training module 508 uses a training dataset used to train original neural network 502 to train neural network 504, to let neural network 504 learn behaviors of original neural network 502.

[0119] In at least one embodiment, during training, one or more weights of group 506 to be used in each block of neural network 504 are selected, values of coefficients 530-1 to 530-K are determined, and gate instructions 254 are determined to instruct gates whether to skip one or more blocks.

[0120] In at least one embodiment, during a training phase, neural network 504 iterates over different inputs 510 (e.g., images, text, and / or others) , and at least some weights in blocks of neural network 504 are adjusted, which results in new weight values. In at least one embodiment, a number of iterations preformed for each of block may be either an automatically assigned number or a manually configured number via user input. In at least  one embodiment, weights assigned to each block for a particular iteration may be either an automatically assigned number or a manually configured number via user input.

[0121] In at least one embodiment, training module 508 performs various functionalities, during a training phase, as well as after said training phase. In at least one embodiment, training module 508 trains original neural network 502. In at least one embodiment, for example, during a training phase, training module 508 receives arrays of weight values from original neural network 502 and determines trends in weight adjustments for each block over time. In at least one embodiment, during training, training module 508 adjusts weights assigned to one or more blocks to optimize a loss function. In at least one embodiment, after training, original neural network 502 processes inputs 510 during a deployment phase and provides final output 512 to training module 508. In at least one embodiment, final output 512 is stored, by training module 508 for comparison to final output 518 generated by neural network 504 at a later time. In at least one embodiment, training module 508 trains neural network 504 and during training formulates and / or fine-tunes a polynomial function, with coefficients and / or gate instructions that approximate each block of original neural network 502.

[0122] In at least one embodiment, training module 508 transfers information in a knowledge transfer procedure from original neural network 502 to neural network 504 In at least one embodiment, a knowledge transfer procedure enables a conversion from original neural network 502 to neural network 504.

[0123] In at least one embodiment, logic 1015 (see FIGS. 10A and 10B) is used by one or more devices (e.g., computing system 202) to implement training module 508, original neural network 502, and / or neural network 504. In at least one embodiment, logic 1015 is used by training module 508 to implement inferencing and / or training operations with respect to original neural network 502 and / or neural network 504.

[0124] In at least one embodiment, training module 508 uses training framework 1104 (see FIG. 11) to train one or more neural networks (e.g., original neural network 502 and / or neural network 504) , which in this example each corresponds to untrained neural network 1106 and is trained using a training dataset 1102. In at least one embodiment, training module 508 obtains a trained neural network 1108 after training a neural network (e.g., original neural network 502 or neural network 504) and may use trained neural network 1108 to generate a result 1114 (e.g., final output 512 or final output 518) based on a new dataset 1112 (e.g.,  inputs 510 and inputs 526) . In at least one embodiment, trained neural network 1108 includes weights based on one or more weight of group 506 to be used in each block, coefficients 530-1 to 530-K to scale said weights, and gate instructions to instruct gates whether to skip one or more blocks.

[0125] In at least one embodiment, a processor (e.g., processor (s) 210) includes one or more circuits to cause one or more neural networks (e.g., neural network 504) to use one or more tensors (e.g., a same tensor) in two or more portions of said one or more neural networks, and / or to perform one or more other operations. In at least one embodiment, a machine-readable medium (e.g., memory 212) has stored thereon a set of instructions (e.g., instructions 220) , which if performed by one or more processors (e.g., processor (s) 210) , cause said one or more processors to at least cause one or more neural networks (e.g., neural network 504) to use one or more tensors (e.g., a same tensor) in two or more portions of said neural network (s) , and / or to perform one or more other operations. In at least one embodiment, a weight set (e.g., stored in a data structure such as a tensor) is used to weight multiple blocks of neural network 504. In at least one embodiment, a weight set used to weight multiple blocks of neural network 504 is scaled for each block by a separate coefficient value associated with said weight set. In at least one embodiment, by using group 506 of weight sets, neural network 504 uses fewer parameters (e.g., weights) compared to original neural network 502. In at least one embodiment, neural network 504 uses fewer parameters (e.g., weights) without experiencing a reduction in accuracy of neural network 504 when compared to original neural network 502.

[0126] FIG. 6 illustrates a flow diagram illustrating an example method 600 to be performed by at least a portion (e.g., a layer) of a neural network (e.g., neural network 100, transformer model 300, neural network 504, etc. ) , according to at least one embodiment. In at least one embodiment, method 600 is performed by layer 400 (see FIG. 4) . In at least one embodiment, at block 602, a portion of a neural network obtains input values and initializes an aggregation block. In at least one embodiment, at block 604, said portion of a neural network processes said input values to obtain block output values. In at least one embodiment, at block 606, said portion of the neural network forwards said block output values to an output aggregation block.

[0127] In at least one embodiment, said portion of a neural network determines, at decision block 608, whether it has processed a last block. In at least one embodiment, decision in  decision block 608 is “YES” when said block is a last block, and is “NO” otherwise. In at least one embodiment, when decision in decision block 608 is “NO, ” said portion of a neural network goes to decision block 610, and determines whether a next block must be skipped or not.

[0128] In at least one embodiment, decision in decision block 610 is “YES” when said block is a last block, and is “NO” otherwise. In at least one embodiment, when decision in decision block 610 is “NO, ” said portion of a neural network goes to block 614 and provides block output values to a next block as further input values. Upon providing said block output values to said next block, said portion of a neural network goes to block 604 and processes said further input values to obtain block output values. In at least one embodiment, when decision in decision block 610 is “YES, ” said portion of a neural network goes to block 612 and skips the next block. In at least one embodiment, when decision in decision block 608 is “YES, ” said portion of a neural network goes to decision block 616 and provides a result of an aggregation block.

[0129] FIG. 7 illustrates a flow diagram illustrating an example method 700 of using a first neural network to create and train a second neural network, according to at least one embodiment. In at least one embodiment, method 700 is performed by computing system 202 performing modeling functionality 222 (see FIG. 2) and / or training module 508. In at least one embodiment, at block 702, said computing system obtains a first neural network (e.g., original neural network 230, original neural network 502, and / or neural network) . In at least one embodiment, at block 704, said computing system initializes values of weights of a group (e.g., group 106, group 506, and / or another group) for use with a second neural network. In at least one embodiment, at block 706, said computing system creates said second neural network by replacing weights in one or more blocks of said first neural network with one or more weights of said group initialized in block 704.

[0130] In at least one embodiment, at block 708, said computing system uses said first neural network to train said second neural network as described herein. In at least one embodiment, upon completion of training of said second neural network, said computing system determines, at decision block 710, if the accuracy of said second neural network is above a threshold value. In at least one embodiment, decision in decision block 710 is “YES” when accuracy of said second neural network is above said threshold value, and is “NO” otherwise. In at least one embodiment, when decision in decision block 710 is “NO, ” said  computing system returns to block 708 and continues training said second neural network using said first neural network. In at least one embodiment, when decision in decision block 710 is “YES” , method 700 may terminate and said second neural network used instead of said first neural network.

[0131] In at least one embodiment, logic 1015 (see FIGS. 10A and 10B) is used by one or more devices (e.g., computing system 202) to implement method 600 and / or method 700. In at least one embodiment, training framework 1104 (see FIG. 11) uses method 700 to train one or more neural networks (e.g., said first neural network, said second neural network, etc. ) , which in this example each corresponds to untrained neural network 1106 and is trained using a training dataset 1102. In at least one embodiment, training module 508 obtains a trained neural network 1108 after training a neural network (e.g., said first neural network, said second neural network, etc. ) and may use trained neural network 1108 to generate a result 1114 based on a new dataset 1112. In at least one embodiment, trained neural network 1108 includes weights based on one or more weight of said group to be used in each block, coefficients to scale said weights, and gate instructions to instruct gates whether to skip one or more blocks.

[0132] In at least one embodiment, a system (e.g., computing system 202) includes one or more circuits to cause one or more neural networks (e.g., said second neural network) to use one or more tensors (e.g., a same tensor) in two or more portions of said one or more neural networks, and / or to perform one or more other operations. In at least one embodiment, a weight set (e.g., stored in a data structure such as a tensor) is used to weight multiple blocks of said second neural network. In at least one embodiment, a weight set used to weight multiple blocks of said second neural network is scaled for each block by a separate coefficient value associated with said weight set. In at least one embodiment, by using said group of weight sets, said second neural network uses fewer parameters (e.g., weights) compared to said first neural network. In at least one embodiment, said second neural network uses fewer parameters (e.g., weights) without experiencing a reduction in accuracy when compared to said first neural network.

[0133] FIG. 8A illustrates an example of a system 800 that includes one or more drivers and / or one or more runtimes (illustrated as reference numeral 804) including one or more libraries 806 to provide one or more application programming interfaces ( “API (s) ” ) 810, in accordance with at least one embodiment. In at least one embodiment, system 800 includes  driver (s) 804 and / or runtime (s) 804 including library (ies) 806 to provide to API (s) 810. In at least one embodiment, API (s) 810 is / are sets of software instructions that, if executed, cause one or more processors (e.g., processor (s) 822 illustrated in FIG. 8B) to perform one or more computational operations. In at least one embodiment, one or more of API (s) 810 is / are distributed or otherwise provided as a part of one or more of the library (ies) 806, one or more of the runtime (s) 804, one or more of the driver (s) 804, and / or one or more component of any other grouping of software and / or executable code further described herein. In at least one embodiment, one or more of the API (s) 810 perform one or more computational operations in response to invocation by one or more software programs 802.

[0134] In at least one embodiment, one or more of the software program (s) 802 is / are a software module and / or include (s) one or more software modules. In at least one embodiment, a software module is as further illustrated non-exclusively in FIG. 8B as one or more modules 824 and described with respect thereto. In at least one embodiment, one or more of the software program (s) 802 is / are a collection of software code, commands, instructions, and / or other sequences of text to instruct a computing device (e.g., computing system 202) to perform one or more computational operations and / or invoke one or more other sets of instructions, such as the API (s) 810 or API function (s) 812, to be executed by the computing device. In at least one embodiment, functionality provided by one or more of the API (s) 810 includes the API function (s) 812, such as those usable to accelerate one or more portions of the software program (s) 802 using one or more parallel processing units (PPUs) , such as graphics processing units (GPUs) .

[0135] In at least one embodiment, one or more of the API (s) 810 is / are one or more hardware interfaces to one or more circuits to perform one or more computational operations. In at least one embodiment, one or more of the API (s) 810 described herein are implemented as one or more circuits to perform one or more techniques described in connection with FIGS. 3-7. In at least one embodiment, one or more of the software program (s) 802 include instructions that, if executed, cause one or more hardware devices and / or circuits to perform one or more techniques further described in connection with FIGS. 3-7. In at least one embodiment, the system 800 includes one or more or all components of the system 200 described in relation to FIG. 2, and the system 800 may perform one or more or all of the processes and / or operations that the systems and components of the system 200 perform.

[0136] In at least one embodiment, the software program (s) 802, such as user-implemented software programs, utilize one or more of the API (s) 810 to perform various computing operations, such as memory reservation, matrix multiplication, arithmetic operations, and / or any computing operation performed by PPUs, such as GPUs, as further described herein. In at least one embodiment, the function (s) 812 include a set of callable functions provided by one or more of the API (s) 810 that are referred to herein as APIs, API functions, software functions, and / or functions, that individually perform one or more computing operations, such as computing operations related to parallel computing. In at least one embodiment, one or more of the API (s) 810 perform neural network training operations, tensor-tracking operations, parallel processing operations, transformer layer operations, knowledge distillation operations, weight-grouping operations, coefficient operations, and / or perform other operations described herein (e.g., in connection with FIGS. 3-7) .

[0137] In at least one embodiment, one or more of the software program (s) 802 interact or otherwise communicate with one or more of the API (s) 810 to perform one or more computing operations using one or more processors (e.g., processor (s) 822 illustrated in FIG. 8B) , such as one or more PPUs, such as GPUs. In at least one embodiment, one or more computing operations using one or more PPUs include at least one or more groups of computing operations to be accelerated by execution at least in part by said one or more PPUs. In at least one embodiment, one or more of the software program (s) 802 interact with one or more of the API (s) 810 neural network training operations, tensor-tracking operations, parallel processing operations, transformer layer operations, knowledge distillation operations, weight-grouping operations, coefficient operations, and / or perform other operations described herein (e.g., in connection with FIGS. 3-7) .

[0138] In at least one embodiment, an interface is software instructions that, if executed, provide access to one or more of the function (s) 812 provided by one or more of the API (s) 810. In at least one embodiment, one or more of the software program (s) 802 use (s) a local interface when a software developer compiles one or more of the software program (s) 802 in conjunction with one or more of the library (ies) 806 including or otherwise providing access to one or more of the API (s) 810. In at least one embodiment, one or more of the software program (s) 802 is / are compiled statically in conjunction with one or more pre-compiled ones of the library (ies) 806 and / or uncompiled source code including instructions to perform one or more of the API (s) 810. In at least one embodiment, one or more of the software program (s) 802 are compiled dynamically and the dynamically compiled software program (s)  utilize a linker to link to one or more pre-compiled ones of the library (ies) 806, including one or more of the API (s) 810.

[0139] In at least one embodiment, one or more of the software program (s) 802 use (s) a remote interface when a software developer executes a software program that utilizes or otherwise communicates with at least one of the library (ies) 806 including one or more of the API (s) 810 over a network or other remote communication medium. In at least one embodiment, one or more of the library (ies) 806 including one or more of the API (s) 810 are to be performed by a remote computing service, such as a computing resource services provider. In at least one embodiment, one or more of the library (ies) 806 including one or more particular APIs (of the API (s) 810) is / are to be performed by any other computing host providing the particular API (s) to one or more of the software program (s) 802.

[0140] In at least one embodiment, a processor (e.g., processor (s) 822 illustrated in FIG. 8B) performing or using one or more particular ones of the software program (s) 802 calls, uses, performs, and / or otherwise implements one or more of the API (s) 810 to allocate and otherwise manage memory 814 to be used by the particular software program (s) . In at least one embodiment, one or more particular ones of the software program (s) 802 utilize one or more of the API (s) 810 to allocate and otherwise manage the memory 814 to be used by one or more portions of the particular software program (s) to be accelerated using one or more PPUs, such as GPUs, or any other accelerator or processor further described herein. In at least one embodiment, one or more of the software program (s) 802 request one or more neural networks to perform signal processing using one or more of the function (s) 812 provided by one or more of the API (s) 810. In at least one embodiment, memory 212 (see FIG. 2) implements memory 814.

[0141] In at least one embodiment, one or more of the API (s) 810 is an API to facilitate parallel computing. In at least one embodiment, one or more of the API (s) 810 is any other API further described herein. In at least one embodiment, one or more of the API (s) 810 is / are provided by one or more of the driver (s) 804 and / or one or more of the runtime (s) 804. In at least one embodiment, one or more of the API (s) 810 is / are provided by a CUDA user-mode driver. In at least one embodiment, one or more of the API (s) 810 is / are provided by a CUDA runtime. In at least one embodiment, one or more of the driver (s) 804 is / are data values and software instructions that, if executed, perform and / or otherwise facilitate operation of one or more of the function (s) 812 of one or more of the API (s) 810 during load  and execution of one or more portions of at least one of the software program (s) 802. In at least one embodiment, one or more of the runtime (s) 804 is / are data values and / or software instructions that, if executed, perform or otherwise facilitate operation of one or more of the function (s) 812 of one or more of the API (s) 810 during execution of at least one of the software program (s) 802. In at least one embodiment, one or more particular ones of the software program (s) 802 utilize one or more of the API (s) 810 implemented and / or otherwise provided by one or more of the driver (s) 804 and / or one or more of the runtime (s) 804 to perform combined arithmetic operations by the particular software program (s) during execution by one or more PPUs, such as GPUs.

[0142] In at least one embodiment, one or more of the software program (s) 802 utilize one or more of the API (s) 810 provided by one or more of the driver (s) 804 and / or one or more of the runtime (s) 804 to perform combined arithmetic operations of one or more PPUs, such as GPUs. In at least one embodiment, one or more of the API (s) 810 provide combined arithmetic operations through one or more of the driver (s) 804 and / or one or more of the runtime (s) 804, as described above. In at least one embodiment, one or more of the software program (s) 802 utilize one or more of the API (s) 810 provided by one or more of the driver (s) 804 and / or one or more of the runtime (s) 804 to allocate or otherwise reserve one or more blocks of the memory 814 of one or more PPUs, such as GPUs. In at least one embodiment, one or more of the software program (s) 802 utilize one or more of the API (s) 810 provided by one or more of the driver (s) 804 and / or one or more of the runtime (s) 804 to allocate or otherwise reserve blocks of the memory 814.

[0143] In at least one embodiment, to improve usability of one or more particular ones of the software program (s) 802 and / or improve performance, one or more portions of the particular software programs are to be accelerated by one or more PPUs (such as GPUs) . In at least one embodiment, one or more of the function (s) 812 receive one or more input parameters indicating one or more inputs to one or more neural networks and / or other data to be utilized by the neural network (s) , such as one or more hyperparameters of the neural network (s) . In at least one embodiment, the input parameter (s) include the one or more inputs and / or the other data. In at least one embodiment, the input parameter (s) include one or more pointers to one or more memory locations where the input (s) and / or the other data is / are stored.

[0144] In at least one embodiment, the system 800 includes at least one processor (e.g., processor (s) 822 illustrated in FIG. 8B) including one or more circuits to perform one or more software programs to combine two or more of the API (s) 810 into a single API. In at least one embodiment, the system 800 includes at least one processor (e.g., processor (s) 822 illustrated in FIG. 8B) that uses one or more of the API (s) 810 to neural network training operations, tensor-tracking operations, parallel processing operations, transformer layer operations, knowledge distillation operations, weight-grouping operations, coefficient operations, and / or otherwise perform operations described herein. In at least one embodiment, the system 800 includes at least one processor (e.g., processor (s) 822 illustrated in FIG. 8B) that uses one or more of the API (s) 810 to perform one or more operations illustrated in and / or described with respect to one or more of FIGS. 3-7, such as one or more processes illustrated in FIGS. 3-7 or portion (s) thereof. In at least one embodiment, the system 800 includes at least one processor (e.g., processor (s) 822 illustrated in FIG. 8B) to perform one or more of the function (s) 812, such as those described in connection with 3-7. In at least one embodiment, one or more of the API (s) 810 is to be performed by hardware described in connection with FIGS. 10A -44.

[0145] FIG. 8B is block diagram 820 illustrating example processor (s) 822 and the module (s) 824, according to at least one embodiment. Referring to FIG. 8B, in at least one embodiment, the processor (s) 822 may be implemented by the processor (s) 210. In at least one embodiment, the processor (s) 822 may perform one or more processes such as those described herein with respect to converting an original neural network with original weights into a target neural network with coefficients, weight groups, and a similar or equivalent accuracy as the original neural network, and / or may otherwise perform operations described herein. In at least one embodiment, the processor (s) 822 perform (s) one or more processes such as those described in connection with FIGS. 3-7.

[0146] In at least one embodiment, the processor (s) 822 include one or more processors such as those described in connection with FIGS. 10A -44. In at least one embodiment, processor (s) 822 may be any suitable processing unit and / or combination of processing units, such as one or more CPUs, GPUs, DPUs, GPGPUs, PPUs, and / or variations thereof. In at least one embodiment, processor (s) 822 includes the module (s) 824, which may include a training module 826, a neural network operator module 828, a tensor-generating module 830, and / or 832. In at least one embodiment, module (s) 824 may be distributed among multiple processors that communicate over a bus, network, by writing to shared memory, and / or any  suitable communication process such as those described herein. In at least one embodiment, the module (s) 824 may include processor executable instructions that implement parameter reduction for a target neural network, using coefficients and weight groups to achieve a similar or equivalent accuracy as the original neural network.

[0147] In at least one embodiment, training module 826 is configurable to perform training phases on one or more neural networks disclosed within this specification. In at least one embodiment, neural network operator module 828 is configurable to define neural network specifications, establish iterations and epochs, design encoder-decoder pairs, assign default weight parameters, and provide other details necessary to operate a neural network. In at least one embodiment, tensor-generating module 830 is configurable to generate tensors for a transformer block based on either values established in a tensors group or blocks that represent a polynomial of a target neural network. In at least one embodiment, tensor-tracking module 832 is configurable to log data about tensor operations (e.g., calculations, computations, etc. ) performed by the tensors during the training phase, to track results of operations performed by the tensors, and aggregate statistics of operations performed by the tensors.

[0148] As used in any implementation described herein, unless otherwise clear from context or stated explicitly to contrary, a module refers to any combination of software logic, firmware logic, hardware logic, and / or circuitry configured to provide functionality described herein. Software may be embodied as a software package, code and / or instruction set or instructions, and “hardware, ” as used in any implementation described herein, may include, for example, singly or in any combination, hardwired circuitry, programmable circuitry, state machine circuitry, fixed function circuitry, execution unit circuitry, and / or firmware that stores instructions executed by programmable circuitry. Modules may, collectively or individually, be embodied as circuitry that forms part of a larger system, for example, an integrated circuit (IC) , system on-chip (SoC) , and so forth. a module performs one or more processes in connection with any suitable processing unit and / or combination of processing units, such as one or more CPUs, GPUs, GPGPUs, DPUs, PPUs, and / or variations thereof.

[0149] In at least one embodiment, as used in any implementation described herein, unless otherwise clear from context or stated explicitly to contrary, terms such as “module” and nominalized verbs (e.g., image manager, image analyzer, analytics engine, controller, and / or other terms) each refers to any combination of software logic, firmware logic, hardware logic,  and / or circuitry configured to provide functionality described herein. In at least one embodiment, software may be embodied as a software package, code and / or instruction set or instructions, and “hardware, ” as used in any implementation described herein, may include, for example, singly or in any combination, hardwired circuitry, programmable circuitry, state machine circuitry, fixed function circuitry, execution unit circuitry, and / or firmware that stores instructions executed by programmable circuitry. In at least one embodiment, modules may, collectively or individually, be embodied as circuitry that forms part of a larger system, for example, an integrated circuit (IC) , system on-chip (SoC) , and so forth.

[0150] LOGIC

[0151] FIG. 10A illustrates logic 1015 which, as described elsewhere herein, can be used in one or more devices to perform operations such as those discussed herein in accordance with at least one embodiment. In at least one embodiment, logic 1015 is used to perform inferencing and / or training operations associated with one or more embodiments. In at least one embodiment, logic 1015 is inference and / or training logic. Details regarding logic 1015 are provided below in conjunction with FIGS. 10A and / or 10B. In at least one embodiment, logic refers to any combination of software logic, hardware logic, and / or firmware logic to provide functionality or operations described herein, wherein logic may be, collectively or individually, embodied as circuitry that forms part of a larger system, for example, an integrated circuit (IC) , system-on-chip (SoC) , or one or processors (e.g., CPU, GPU) .

[0152] In at least one embodiment, logic 1015 may include, without limitation, code and / or data storage 1001 to store forward and / or output weight and / or input / output data, and / or other parameters to configure neurons or layers of a neural network trained and / or used for inferencing in aspects of one or more embodiments. In at least one embodiment, logic 1015 may include, or be coupled to code and / or data storage 1001 to store graph code or other software to control timing and / or order, in which weight and / or other parameter information is to be loaded to configure, logic, including integer and / or floating point units (collectively, arithmetic logic units (ALUs) ) . In at least one embodiment, code, such as graph code, loads weight or other parameter information into processor ALUs based on an architecture of a neural network to which such code corresponds. In at least one embodiment, code and / or data storage 1001 stores weight parameters and / or input / output data of each layer of a neural network trained or used in conjunction with one or more embodiments during forward propagation of input / output data and / or weight parameters during training and / or inferencing using aspects of one or more embodiments. In at least one embodiment, any portion of code  and / or data storage 1001 may be included with other on-chip or off-chip data storage, including a processor’s L1, L2, or L3 cache or system memory.

[0153] In at least one embodiment, any portion of code and / or data storage 1001 may be internal or external to one or more processors or other hardware logic devices or circuits. In at least one embodiment, code and / or code and / or data storage 1001 may be cache memory, dynamic randomly addressable memory ( “DRAM” ) , static randomly addressable memory (“SRAM” ) , non-volatile memory (e.g., flash memory) , or other storage. In at least one embodiment, a choice of whether code and / or code and / or data storage 1001 is internal or external to a processor, for example, or comprising DRAM, SRAM, flash or some other storage type may depend on available storage on-chip versus off-chip, latency requirements of training and / or inferencing functions being performed, batch size of data used in inferencing and / or training of a neural network, or some combination of these factors.

[0154] In at least one embodiment, logic 1015 may include, without limitation, a code and / or data storage 1005 to store backward and / or output weight and / or input / output data corresponding to neurons or layers of a neural network trained and / or used for inferencing in aspects of one or more embodiments. In at least one embodiment, code and / or data storage 1005 stores weight parameters and / or input / output data of each layer of a neural network trained or used in conjunction with one or more embodiments during backward propagation of input / output data and / or weight parameters during training and / or inferencing using aspects of one or more embodiments. In at least one embodiment, logic 1015 may include, or be coupled to code and / or data storage 1005 to store graph code or other software to control timing and / or order, in which weight and / or other parameter information is to be loaded to configure, logic, including integer and / or floating point units (collectively, arithmetic logic units (ALUs) ) .

[0155] In at least one embodiment, code, such as graph code, causes the loading of weight or other parameter information into processor ALUs based on an architecture of a neural network to which such code corresponds. In at least one embodiment, any portion of code and / or data storage 1005 may be included with other on-chip or off-chip data storage, including a processor’s L1, L2, or L3 cache or system memory. In at least one embodiment, any portion of code and / or data storage 1005 may be internal or external to one or more processors or other hardware logic devices or circuits. In at least one embodiment, code and / or data storage 1005 may be cache memory, DRAM, SRAM, non-volatile memory (e.g.,  flash memory) , or other storage. In at least one embodiment, a choice of whether code and / or data storage 1005 is internal or external to a processor, for example, or comprising DRAM, SRAM, flash memory or some other storage type may depend on available storage on-chip versus off-chip, latency requirements of training and / or inferencing functions being performed, batch size of data used in inferencing and / or training of a neural network, or some combination of these factors.

[0156] In at least one embodiment, code and / or data storage 1001 and code and / or data storage 1005 may be separate storage structures. In at least one embodiment, code and / or data storage 1001 and code and / or data storage 1005 may be a combined storage structure. In at least one embodiment, code and / or data storage 1001 and code and / or data storage 1005 may be partially combined and partially separate. In at least one embodiment, any portion of code and / or data storage 1001 and code and / or data storage 1005 may be included with other on-chip or off-chip data storage, including a processor’s L1, L2, or L3 cache or system memory.

[0157] In at least one embodiment, logic 1015 may include, without limitation, one or more arithmetic logic unit (s) ( “ALU (s) ” ) 1010, including integer and / or floating point units, to perform logical and / or mathematical operations based, at least in part on, or indicated by, training and / or inference code (e.g., graph code) , a result of which may produce activations (e.g., output values from layers or neurons within a neural network) stored in an activation storage 1020 that are functions of input / output and / or weight parameter data stored in code and / or data storage 1001 and / or code and / or data storage 1005. In at least one embodiment, activations stored in activation storage 1020 are generated according to linear algebraic and or matrix-based mathematics performed by ALU (s) 1010 in response to performing instructions or other code, wherein weight values stored in code and / or data storage 1005 and / or data storage 1001 are used as operands along with other values, such as bias values, gradient information, momentum values, or other parameters or hyperparameters, any or all of which may be stored in code and / or data storage 1005 or code and / or data storage 1001 or another storage on or off-chip.

[0158] In at least one embodiment, ALU (s) 1010 are included within one or more processors or other hardware logic devices or circuits, whereas in another embodiment, ALU (s) 1010 may be external to a processor or other hardware logic device or circuit that uses them (e.g., a co-processor) . In at least one embodiment, ALUs 1010 may be included  within a processor’s execution units or otherwise within a bank of ALUs accessible by a processor’s execution units either within same processor or distributed between different processors of different types (e.g., central processing units, graphics processing units, fixed function units, etc. ) . In at least one embodiment, code and / or data storage 1001, code and / or data storage 1005, and activation storage 1020 may share a processor or other hardware logic device or circuit, whereas in another embodiment, they may be in different processors or other hardware logic devices or circuits, or some combination of same and different processors or other hardware logic devices or circuits. In at least one embodiment, any portion of activation storage 1020 may be included with other on-chip or off-chip data storage, including a processor’s L1, L2, or L3 cache or system memory. Furthermore, inferencing and / or training code may be stored with other code accessible to a processor or other hardware logic or circuit and fetched and / or processed using a processor’s fetch, decode, scheduling, execution, retirement and / or other logical circuits.

[0159] In at least one embodiment, activation storage 1020 may be cache memory, DRAM, SRAM, non-volatile memory (e.g., flash memory) , or other storage. In at least one embodiment, activation storage 1020 may be completely or partially within or external to one or more processors or other logical circuits. In at least one embodiment, a choice of whether activation storage 1020 is internal or external to a processor, for example, or comprising DRAM, SRAM, flash memory or some other storage type may depend on available storage on-chip versus off-chip, latency requirements of training and / or inferencing functions being performed, batch size of data used in inferencing and / or training of a neural network, or some combination of these factors.

[0160] In at least one embodiment, logic 1015 illustrated in FIG. 10A may be used in conjunction with an application-specific integrated circuit ( “ASIC” ) , such as a  Processing Unit from Google, an inference processing unit (IPU) from GraphcoreTM, or a  (e.g., “Lake Crest” ) processor from Intel Corp. In at least one embodiment, logic 1015 illustrated in FIG. 10A may be used in conjunction with central processing unit ( “CPU” ) hardware, graphics processing unit ( “GPU” ) hardware or other hardware, such as field programmable gate arrays ( “FPGAs” ) .

[0161] FIG. 10B illustrates logic 1015, according to at least one embodiment. In at least one embodiment, logic 1015 is inference and / or training logic. In at least one embodiment, logic 1015 may include, without limitation, hardware logic in which computational resources  are dedicated or otherwise exclusively used in conjunction with weight values or other information corresponding to one or more layers of neurons within a neural network. In at least one embodiment, logic 1015 illustrated in FIG. 10B may be used in conjunction with an application-specific integrated circuit (ASIC) , such as  Processing Unit from Google, an inference processing unit (IPU) from GraphcoreTM, or a  (e.g., “Lake Crest” ) processor from Intel Corp. In at least one embodiment, logic 1015 illustrated in FIG. 10B may be used in conjunction with central processing unit (CPU) hardware, graphics processing unit (GPU) hardware or other hardware, such as field programmable gate arrays (FPGAs) . In at least one embodiment, logic 1015 includes, without limitation, code and / or data storage 1001 and code and / or data storage 1005, which may be used to store code (e.g., graph code) , weight values and / or other information, including bias values, gradient information, momentum values, and / or other parameter or hyperparameter information. In at least one embodiment illustrated in FIG. 10B, each of code and / or data storage 1001 and code and / or data storage 1005 is associated with a dedicated computational resource, such as computational hardware 1002 and computational hardware 1006, respectively. In at least one embodiment, each of computational hardware 1002 and computational hardware 1006 comprises one or more ALUs that perform mathematical functions, such as linear algebraic functions, only on information stored in code and / or data storage 1001 and code and / or data storage 1005, respectively, result of which is stored in activation storage 1020.

[0162] In at least one embodiment, each of code and / or data storage 1001 and 1005 and corresponding computational hardware 1002 and 1006, respectively, correspond to different layers of a neural network, such that resulting activation from one storage / computational pair 1001 / 1002 of code and / or data storage 1001 and computational hardware 1002 is provided as an input to a next storage / computational pair 1005 / 1006 of code and / or data storage 1005 and computational hardware 1006, in order to mirror a conceptual organization of a neural network. In at least one embodiment, each of storage / computational pairs 1001 / 1002 and 1005 / 1006 may correspond to more than one neural network layer. In at least one embodiment, additional storage / computation pairs (not shown) subsequent to or in parallel with storage / computation pairs 1001 / 1002 and 1005 / 1006 may be included in logic 1015.

[0163] In at least one embodiment, systems, software, and other components of FIGs. 10A-10B are integrated into FIGs. 1-8. For example, FIGs. 10A-10B include a processor comprising one or more circuits to cause one or more neural networks to use one or more tensors in two or more portions of said one or more neural networks as disclosed in FIGs. 1-8.  NEURAL NETWORK TRAINING AND DEPLOYMENT

[0164] FIG. 11 illustrates training and deployment of a deep neural network, according to at least one embodiment. In at least one embodiment, untrained neural network 1106 is trained using a training dataset 1102. In at least one embodiment, training framework 1104 is a PyTorch framework, whereas in other embodiments, training framework 1104 is a TensorFlow, Boost, Caffe, Microsoft Cognitive Toolkit / CNTK, MXNet, Chainer, Keras, Deeplearning4j, or other training framework. In at least one embodiment, training framework 1104 trains an untrained neural network 1106 and enables it to be trained using processing resources described herein to generate a trained neural network 1108. In at least one embodiment, weights may be chosen randomly or by pre-training using a deep belief network. In at least one embodiment, training may be performed in either a supervised, partially supervised, or unsupervised manner.

[0165] In at least one embodiment, untrained neural network 1106 is trained using supervised learning, wherein training dataset 1102 includes an input paired with a desired output for an input, or where training dataset 1102 includes input having a known output and an output of neural network 1106 is manually graded. In at least one embodiment, untrained neural network 1106 is trained in a supervised manner and processes inputs from training dataset 1102 and compares resulting outputs against a set of expected or desired outputs. In at least one embodiment, errors are then propagated back through untrained neural network 1106. In at least one embodiment, training framework 1104 adjusts weights that control untrained neural network 1106. In at least one embodiment, training framework 1104 includes tools to monitor how well untrained neural network 1106 is converging towards a model, such as trained neural network 1108, suitable to generating correct answers, such as in result 1114, based on input data such as a new dataset 1112. In at least one embodiment, training framework 1104 trains untrained neural network 1106 repeatedly while adjusting weights to refine an output of untrained neural network 1106 using a loss function and adjustment algorithm, such as stochastic gradient descent. In at least one embodiment, training framework 1104 trains untrained neural network 1106 until untrained neural network 1106 achieves a desired accuracy. In at least one embodiment, trained neural network 1108 can then be deployed to implement any number of machine learning operations.

[0166] In at least one embodiment, untrained neural network 1106 is trained using unsupervised learning, wherein untrained neural network 1106 attempts to train itself using unlabeled data. In at least one embodiment, unsupervised learning training dataset 1102 will  include input data without any associated output data or “ground truth” data. In at least one embodiment, untrained neural network 1106 can learn groupings within training dataset 1102 and can determine how individual inputs are related to untrained dataset 1102. In at least one embodiment, unsupervised training can be used to generate a self-organizing map in trained neural network 1108 capable of performing operations useful in reducing dimensionality of new dataset 1112. In at least one embodiment, unsupervised training can also be used to perform anomaly detection, which allows identification of data points in new dataset 1112 that deviate from normal patterns of new dataset 1112.

[0167] In at least one embodiment, semi-supervised learning may be used, which is a technique in which in training dataset 1102 includes a mix of labeled and unlabeled data. In at least one embodiment, training framework 1104 may be used to perform incremental learning, such as through transferred learning techniques. In at least one embodiment, incremental learning enables trained neural network 1108 to adapt to new dataset 1112 without forgetting knowledge instilled within trained neural network 1108 during initial training.

[0168] In at least one embodiment, training framework 1104 is a framework processed in connection with a software development toolkit such as an OpenVINO (Open Visual Inference and Neural network Optimization) toolkit. In at least one embodiment, an OpenVINO toolkit is a toolkit such as those developed by Intel Corporation of Santa Clara, CA. In at least one embodiment, OpenVINO comprises logic 1015 or uses logic 1015 to perform operations described herein. In at least one embodiment, an SoC, integrated circuit, or processor uses OpenVINO to perform operations described herein.

[0169] In at least one embodiment, OpenVINO is a toolkit for facilitating development of applications, specifically neural network applications, for various tasks and operations, such as human vision emulation, speech recognition, natural language processing, recommendation systems, and / or variations thereof. In at least one embodiment, OpenVINO supports neural networks such as convolutional neural networks (CNNs) , recurrent and / or attention-based neural networks, and / or various other neural network models. In at least one embodiment, OpenVINO supports various software libraries such as OpenCV, OpenCL, and / or variations thereof.

[0170] In at least one embodiment, OpenVINO supports neural network models for various tasks and operations, such as classification, segmentation, object detection, face recognition,  speech recognition, pose estimation (e.g., humans and / or objects) , monocular depth estimation, image inpainting, style transfer, action recognition, colorization, and / or variations thereof.

[0171] In at least one embodiment, OpenVINO comprises one or more software tools and / or modules for model optimization, also referred to as a model optimizer. In at least one embodiment, a model optimizer is a command line tool that facilitates transitions between training and deployment of neural network models. In at least one embodiment, a model optimizer optimizes neural network models for execution on various devices and / or processing units, such as a GPU, CPU, PPU, GPGPU, and / or variations thereof. In at least one embodiment, a model optimizer generates an internal representation of a model, and optimizes said model to generate an intermediate representation. In at least one embodiment, a model optimizer reduces a number of layers of a model. In at least one embodiment, a model optimizer removes layers of a model that are utilized for training. In at least one embodiment, a model optimizer performs various neural network operations, such as modifying inputs to a model (e.g., resizing inputs to a model) , modifying a size of inputs of a model (e.g., modifying a batch size of a model) , modifying a model structure (e.g., modifying layers of a model) , normalization, standardization, quantization (e.g., converting weights of a model from a first representation, such as floating point, to a second representation, such as integer) , and / or variations thereof.

[0172] In at least one embodiment, OpenVINO comprises one or more software libraries for inferencing, also referred to as an inference engine. In at least one embodiment, an inference engine is a C++ library, or any suitable programming language library. In at least one embodiment, an inference engine is utilized to infer input data. In at least one embodiment, an inference engine implements various classes to infer input data and generate one or more results. In at least one embodiment, an inference engine implements one or more API functions to process an intermediate representation, set input and / or output formats, and / or execute a model on one or more devices.

[0173] In at least one embodiment, OpenVINO provides various abilities for heterogeneous execution of one or more neural network models. In at least one embodiment, heterogeneous execution, or heterogeneous computing, refers to one or more computing processes and / or systems that utilize one or more types of processors and / or cores. In at least one embodiment, OpenVINO provides various software functions to execute a program on one or more devices.  In at least one embodiment, OpenVINO provides various software functions to execute a program and / or portions of a program on different devices. In at least one embodiment, OpenVINO provides various software functions to, for example, run a first portion of code on a CPU and a second portion of code on a GPU and / or FPGA. In at least one embodiment, OpenVINO provides various software functions to execute one or more layers of a neural network on one or more devices (e.g., a first set of layers on a first device, such as a GPU, and a second set of layers on a second device, such as a CPU) .

[0174] In at least one embodiment, OpenVINO includes various functionality similar to functionalities associated with a CUDA programming model, such as various neural network model operations associated with frameworks such as TensorFlow, PyTorch, and / or variations thereof. In at least one embodiment, one or more CUDA programming model operations are performed using OpenVINO. In at least one embodiment, various systems, methods, and / or techniques described herein are implemented using OpenVINO.

[0175] In at least one embodiment, systems, software, and other components of FIG. 11 is integrated into FIGs. 1-8. For example, FIG. 11 includes a processor comprising one or more circuits to cause one or more neural networks to use one or more tensors in two or more portions of said one or more neural networks as disclosed in FIGs. 1-8.

[0176] DATA CENTER

[0177] FIG. 12 illustrates an example data center 1200, in which at least one embodiment may be used. In at least one embodiment, data center 1200 includes a data center infrastructure layer 1210, a framework layer 1220, a software layer 1230 and an application layer 1240.

[0178] In at least one embodiment, as shown in FIG. 12, data center infrastructure layer 1210 may include a resource orchestrator 1212, grouped computing resources 1214, and node computing resources ( “node C.R.s” ) 1216 (1) -1216 (N) , where “N” represents a positive integer (which may be a different integer “N” than used in other figures) . In at least one embodiment, node C.R.s 1216 (1) -1216 (N) may include, but are not limited to, any number of central processing units ( “CPUs” ) or other processors (including accelerators, field programmable gate arrays (FPGAs) , graphics processors, etc. ) , memory storage devices 1218 (1) -1218 (N) (e.g., dynamic read-only memory, solid state storage or disk drives) , network input / output ( “NW I / O” ) devices, network switches, virtual machines ( “VMs” ) , power modules, and cooling modules, etc. In at least one embodiment, one or more node  C.R.s from among node C.R.s 1216 (1) -1216 (N) may be a server having one or more of above-mentioned computing resources.

[0179] In at least one embodiment, grouped computing resources 1214 may include separate groupings of node C.R.s housed within one or more racks (not shown) , or many racks housed in data centers at various geographical locations (also not shown) . In at least one embodiment, separate groupings of node C.R.s within grouped computing resources 1214 may include grouped compute, network, memory or storage resources that may be configured or allocated to support one or more workloads. In at least one embodiment, several node C.R.s including CPUs or processors may be grouped within one or more racks to provide compute resources to support one or more workloads. In at least one embodiment, one or more racks may also include any number of power modules, cooling modules, and network switches, in any combination.

[0180] In at least one embodiment, resource orchestrator 1212 may configure or otherwise control one or more node C.R.s 1216 (1) -1216 (N) and / or grouped computing resources 1214. In at least one embodiment, resource orchestrator 1212 may include a software design infrastructure ( “SDI” ) management entity for data center 1200. In at least one embodiment, resource orchestrator 1012 may include hardware, software or some combination thereof.

[0181] In at least one embodiment, as shown in FIG. 12, framework layer 1220 includes a job scheduler 1222, a configuration manager 1224, a resource manager 1226 and a distributed file system 1228. In at least one embodiment, framework layer 1220 may include a framework to support software 1232 of software layer 1230 and / or one or more application (s) 1242 of application layer 1240. In at least one embodiment, software 1232 or application (s) 1242 may respectively include web-based service software or applications, such as those provided by Amazon Web Services, Google Cloud and Microsoft Azure. In at least one embodiment, framework layer 1220 may be, but is not limited to, a type of free and open-source software web application framework such as Apache SparkTM (hereinafter “Spark” ) that may utilize distributed file system 1228 for large-scale data processing (e.g., “big data” ) . In at least one embodiment, job scheduler 1222 may include a Spark driver to facilitate scheduling of workloads supported by various layers of data center 1200. In at least one embodiment, configuration manager 1224 may be capable of configuring different layers such as software layer 1230 and framework layer 1220 including Spark and distributed file system 1228 for supporting large-scale data processing. In at least one embodiment, resource  manager 1226 may be capable of managing clustered or grouped computing resources mapped to or allocated for support of distributed file system 1228 and job scheduler 1222. In at least one embodiment, clustered or grouped computing resources may include grouped computing resources 1214 at data center infrastructure layer 1210. In at least one embodiment, resource manager 1226 may coordinate with resource orchestrator 1212 to manage these mapped or allocated computing resources.

[0182] In at least one embodiment, software 1232 included in software layer 1230 may include software used by at least portions of node C.R.s 1216 (1) -1216 (N) , grouped computing resources 1214, and / or distributed file system 1228 of framework layer 1220. In at least one embodiment, one or more types of software may include, but are not limited to, Internet web page search software, e-mail virus scan software, database software, and streaming video content software.

[0183] In at least one embodiment, application (s) 1242 included in application layer 1240 may include one or more types of applications used by at least portions of node C.R.s 1216 (1) -1216 (N) , grouped computing resources 1214, and / or distributed file system 1228 of framework layer 1220. In at least one embodiment, one or more types of applications may include, but are not limited to, any number of a genomics application, a cognitive compute, application and a machine learning application, including training or inferencing software, machine learning framework software (e.g., PyTorch, TensorFlow, Caffe, etc. ) or other machine learning applications used in conjunction with one or more embodiments.

[0184] In at least one embodiment, any of configuration manager 1224, resource manager 1226, and resource orchestrator 1212 may implement any number and type of self-modifying actions based on any amount and type of data acquired in any technically feasible fashion. In at least one embodiment, self-modifying actions may relieve a data center operator of data center 1200 from making possibly bad configuration decisions and possibly avoiding underutilized and / or poor performing portions of a data center.

[0185] In at least one embodiment, data center 1200 may include tools, services, software or other resources to train one or more machine learning models or predict or infer information using one or more machine learning models according to one or more embodiments described herein. For example, in at least one embodiment, a machine learning model may be trained by calculating weight parameters according to a neural network architecture using software and computing resources described above with respect to data  center 1200. In at least one embodiment, trained machine learning models corresponding to one or more neural networks may be used to infer or predict information using resources described above with respect to data center 1200 by using weight parameters calculated through one or more training techniques described herein.

[0186] In at least one embodiment, data center may use CPUs, application-specific integrated circuits (ASICs) , GPUs, FPGAs, or other hardware to perform training and / or inferencing using above-described resources. Moreover, one or more software and / or hardware resources described above may be configured as a service to allow users to train or performing inferencing of information, such as image recognition, speech recognition, or other artificial intelligence services.

[0187] Logic 1015 are used to perform inferencing and / or training operations associated with one or more embodiments. Details regarding logic 1015 are provided herein in conjunction with FIGS. 10A and / or 10B. In at least one embodiment, logic 1015 may be used in data center 1200 for inferencing or predicting operations based, at least in part, on weight parameters calculated using neural network training operations, neural network functions and / or architectures, or neural network use cases described herein.

[0188] In at least one embodiment, systems, software, and other components of FIG. 12 is integrated into FIGs. 1-8. For example, FIG. 12 includes a processor comprising one or more circuits to cause one or more neural networks to use one or more tensors in two or more portions of said one or more neural networks as disclosed in FIGs. 1-8.

[0189] AUTONOMOUS VEHICLE

[0190] FIG. 13A illustrates an example of an autonomous vehicle 1300, according to at least one embodiment. In at least one embodiment, autonomous vehicle 1300 (alternatively referred to herein as “vehicle 1300” ) may be, without limitation, a passenger vehicle, such as a car, a truck, a bus, and / or another type of vehicle that accommodates one or more passengers. In at least one embodiment, vehicle 1300 may be a semi-tractor-trailer truck used for hauling cargo. In at least one embodiment, vehicle 1300 may be an airplane, robotic vehicle, or other kind of vehicle.

[0191] Autonomous vehicles may be described in terms of automation levels, defined by National Highway Traffic Safety Administration ( “NHTSA” ) , a division of US Department of Transportation, and Society of Automotive Engineers ( “SAE” ) “Taxonomy and Definitions for Terms Related to Driving Automation Systems for On-Road Motor Vehicles”  (e.g., Standard No. J3016-201806, published on June 15, 2018, Standard No. J3016-201609, published on September 30, 2016, and previous and future versions of this standard) . In at least one embodiment, vehicle 1300 may be capable of functionality in accordance with one or more of Level 1 through Level 5 of autonomous driving levels. For example, in at least one embodiment, vehicle 1300 may be capable of conditional automation (Level 3) , high automation (Level 4) , and / or full automation (Level 5) , depending on embodiment.

[0192] In at least one embodiment, vehicle 1300 may include, without limitation, components such as a chassis, a vehicle body, wheels (e.g., 2, 4, 6, 8, 18, etc. ) , tires, axles, and other components of a vehicle. In at least one embodiment, vehicle 1300 may include, without limitation, a propulsion system 1350, such as an internal combustion engine, hybrid electric power plant, an all-electric engine, and / or another propulsion system type. In at least one embodiment, propulsion system 1350 may be connected to a drive train of vehicle 1300, which may include, without limitation, a transmission, to enable propulsion of vehicle 1300. In at least one embodiment, propulsion system 1350 may be controlled in response to receiving signals from a throttle / accelerator (s) 1352.

[0193] In at least one embodiment, a steering system 1354, which may include, without limitation, a steering wheel, is used to steer vehicle 1300 (e.g., along a desired path or route) when propulsion system 1350 is operating (e.g., when vehicle 1300 is in motion) . In at least one embodiment, steering system 1354 may receive signals from steering actuator (s) 1356. In at least one embodiment, a steering wheel may be optional for full automation (Level 5) functionality. In at least one embodiment, a brake sensor system 1346 may be used to operate vehicle brakes in response to receiving signals from brake actuator (s) 1348 and / or brake sensors.

[0194] In at least one embodiment, controller (s) 1336, which may include, without limitation, one or more system on chips ( “SoCs” ) (not shown in FIG. 13A) and / or graphics processing unit (s) ( “GPU (s) ” ) , provide signals (e.g., representative of commands) to one or more components and / or systems of vehicle 1300. For instance, in at least one embodiment, controller (s) 1336 may send signals to operate vehicle brakes via brake actuator (s) 1348, to operate steering system 1354 via steering actuator (s) 1356, to operate propulsion system 1350 via throttle / accelerator (s) 1352. In at least one embodiment, controller (s) 1336 may include one or more onboard (e.g., integrated) computing devices that process sensor signals, and output operation commands (e.g., signals representing commands) to enable autonomous  driving and / or to assist a human driver in driving vehicle 1300. In at least one embodiment, controller (s) 1336 may include a first controller for autonomous driving functions, a second controller for functional safety functions, a third controller for artificial intelligence functionality (e.g., computer vision) , a fourth controller for infotainment functionality, a fifth controller for redundancy in emergency conditions, and / or other controllers. In at least one embodiment, a single controller may handle two or more of above functionalities, two or more controllers may handle a single functionality, and / or any combination thereof.

[0195] In at least one embodiment, controller (s) 1336 provide signals for controlling one or more components and / or systems of vehicle 1300 in response to sensor data received from one or more sensors (e.g., sensor inputs) . In at least one embodiment, sensor data may be received from, for example and without limitation, global navigation satellite systems ( “GNSS” ) sensor (s) 1358 (e.g., Global Positioning System sensor (s) ) , RADAR sensor (s) 1360, ultrasonic sensor (s) 1362, LIDAR sensor (s) 1364, inertial measurement unit ( “IMU” ) sensor (s) 1366 (e.g., accelerometer (s) , gyroscope (s) , a magnetic compass or magnetic compasses, magnetometer (s) , etc. ) , microphone (s) 1396, stereo camera (s) 1368, wide-view camera (s) 1370 (e.g., fisheye cameras) , infrared camera (s) 1372, surround camera (s) 1374 (e.g., 360 degree cameras) , long-range cameras (not shown in FIG. 13A) , mid-range camera (s) (not shown in FIG. 13A) , speed sensor (s) 1344 (e.g., for measuring speed of vehicle 1300) , vibration sensor (s) 1342, steering sensor (s) 1340, brake sensor (s) (e.g., as part of brake sensor system 1346) , and / or other sensor types.

[0196] In at least one embodiment, one or more of controller (s) 1336 may receive inputs (e.g., represented by input data) from an instrument cluster 1332 of vehicle 1300 and provide outputs (e.g., represented by output data, display data, etc. ) via a human-machine interface ( “HMI” ) display 1334, an audible annunciator, a loudspeaker, and / or via other components of vehicle 1300. In at least one embodiment, outputs may include information such as vehicle velocity, speed, time, map data (e.g., a High Definition map (not shown in FIG. 13A) ) , location data (e.g., vehicle’s 1300 location, such as on a map) , direction, location of other vehicles (e.g., an occupancy grid) , information about objects and status of objects as perceived by controller (s) 1336, etc. For example, in at least one embodiment, HMI display 1334 may display information about presence of one or more objects (e.g., a street sign, caution sign, traffic light changing, etc. ) , and / or information about driving maneuvers vehicle has made, is making, or will make (e.g., changing lanes now, taking exit 34B in two miles, etc. ) .

[0197] In at least one embodiment, vehicle 1300 further includes a network interface 1324 which may use wireless antenna (s) 1326 and / or modem (s) to communicate over one or more networks. For example, in at least one embodiment, network interface 1324 may be capable of communication over Long-Term Evolution ( “LTE” ) , Wideband Code Division Multiple Access ( “WCDMA” ) , Universal Mobile Telecommunications System ( “UMTS” ) , Global System for Mobile communication ( “GSM” ) , IMT-CDMA Multi-Carrier ( “CDMA2000” ) networks, etc. In at least one embodiment, wireless antenna (s) 1326 may also enable communication between objects in environment (e.g., vehicles, mobile devices, etc. ) , using local area network (s) , such as Bluetooth, Bluetooth Low Energy ( “LE” ) , Z-Wave, ZigBee, etc., and / or low power wide-area network (s) ( “LPWANs” ) , such as LoRaWAN, SigFox, etc. protocols.

[0198] Logic 1015 are used to perform inferencing and / or training operations associated with one or more embodiments. Details regarding logic 1015 are provided herein in conjunction with FIGS. 10A and / or 10B. In at least one embodiment, logic 1015 may be used in vehicle 1300 for inferencing or predicting operations based, at least in part, on weight parameters calculated using neural network training operations, neural network functions and / or architectures, or neural network use cases described herein.

[0199] FIG. 13B illustrates an example of camera locations and fields of view for autonomous vehicle 1300 of FIG. 13A, according to at least one embodiment. In at least one embodiment, cameras and respective fields of view are one example embodiment and are not intended to be limiting. For instance, in at least one embodiment, additional and / or alternative cameras may be included and / or cameras may be located at different locations on vehicle 1300.

[0200] In at least one embodiment, camera types for cameras may include, but are not limited to, digital cameras that may be adapted for use with components and / or systems of vehicle 1300. In at least one embodiment, camera (s) may operate at automotive safety integrity level ( “ASIL” ) B and / or at another ASIL. In at least one embodiment, camera types may be capable of any image capture rate, such as 60 frames per second (fps) , 1220 fps, 240 fps, etc., depending on embodiment. In at least one embodiment, cameras may be capable of using rolling shutters, global shutters, another type of shutter, or a combination thereof. In at least one embodiment, color filter array may include a red clear clear clear ( “RCCC” ) color filter array, a red clear clear blue ( “RCCB” ) color filter array, a red blue green clear  ( “RBGC” ) color filter array, a Foveon X3 color filter array, a Bayer sensors ( “RGGB” ) color filter array, a monochrome sensor color filter array, and / or another type of color filter array. In at least one embodiment, clear pixel cameras, such as cameras with an RCCC, an RCCB, and / or an RBGC color filter array, may be used in an effort to increase light sensitivity.

[0201] In at least one embodiment, one or more of camera (s) may be used to perform advanced driver assistance systems ( “ADAS” ) functions (e.g., as part of a redundant or fail-safe design) . For example, in at least one embodiment, a Multi-Function Mono Camera may be installed to provide functions including lane departure warning, traffic sign assist and intelligent headlamp control. In at least one embodiment, one or more of camera (s) (e.g., all cameras) may record and provide image data (e.g., video) simultaneously.

[0202] In at least one embodiment, one or more cameras may be mounted in a mounting assembly, such as a custom designed (three-dimensional ( “3D” ) printed) assembly, in order to cut out stray light and reflections from within vehicle 1300 (e.g., reflections from dashboard reflected in windshield mirrors) which may interfere with camera image data capture abilities. With reference to wing-mirror mounting assemblies, in at least one embodiment, wing-mirror assemblies may be custom 3D printed so that a camera mounting plate matches a shape of a wing-mirror. In at least one embodiment, camera (s) may be integrated into wing-mirrors. In at least one embodiment, for side-view cameras, camera (s) may also be integrated within four pillars at each corner of a cabin.

[0203] In at least one embodiment, cameras with a field of view that include portions of an environment in front of vehicle 1300 (e.g., front-facing cameras) may be used for surround view, to help identify forward facing paths and obstacles, as well as aid in, with help of one or more of controller (s) 1336 and / or control SoCs, providing information critical to generating an occupancy grid and / or determining preferred vehicle paths. In at least one embodiment, front-facing cameras may be used to perform many similar ADAS functions as LIDAR, including, without limitation, emergency braking, pedestrian detection, and collision avoidance. In at least one embodiment, front-facing cameras may also be used for ADAS functions and systems including, without limitation, Lane Departure Warnings ( “LDW” ) , Autonomous Cruise Control ( “ACC” ) , and / or other functions such as traffic sign recognition.

[0204] In at least one embodiment, a variety of cameras may be used in a front-facing configuration, including, for example, a monocular camera platform that includes a CMOS ( “complementary metal oxide semiconductor” ) color imager. In at least one embodiment, a  wide-view camera 1370 may be used to perceive objects coming into view from a periphery (e.g., pedestrians, crossing traffic or bicycles) . Although only one wide-view camera 1370 is illustrated in FIG. 13B, in other embodiments, there may be any number (including zero) wide-view cameras on vehicle 1300. In at least one embodiment, any number of long-range camera (s) 1398 (e.g., a long-view stereo camera pair) may be used for depth-based object detection, especially for objects for which a neural network has not yet been trained. In at least one embodiment, long-range camera (s) 1398 may also be used for object detection and classification, as well as basic object tracking.

[0205] In at least one embodiment, any number of stereo camera (s) 1368 may also be included in a front-facing configuration. In at least one embodiment, one or more of stereo camera (s) 1368 may include an integrated control unit comprising a scalable processing unit, which may provide a programmable logic ( “FPGA” ) and a multi-core micro-processor with an integrated Controller Area Network ( “CAN” ) or Ethernet interface on a single chip. In at least one embodiment, such a unit may be used to generate a 3D map of an environment of vehicle 1300, including a distance estimate for all points in an image. In at least one embodiment, one or more of stereo camera (s) 1368 may include, without limitation, compact stereo vision sensor (s) that may include, without limitation, two camera lenses (one each on left and right) and an image processing chip that may measure distance from vehicle 1300 to target object and use generated information (e.g., metadata) to activate autonomous emergency braking and lane departure warning functions. In at least one embodiment, other types of stereo camera (s) 1368 may be used in addition to, or alternatively from, those described herein.

[0206] In at least one embodiment, cameras with a field of view that include portions of environment to sides of vehicle 1300 (e.g., side-view cameras) may be used for surround view, providing information used to create and update an occupancy grid, as well as to generate side impact collision warnings. For example, in at least one embodiment, surround camera (s) 1374 (e.g., four surround cameras as illustrated in FIG. 13B) could be positioned on vehicle 1300. In at least one embodiment, surround camera (s) 1374 may include, without limitation, any number and combination of wide-view cameras, fisheye camera (s) , 360 degree camera (s) , and / or similar cameras. For instance, in at least one embodiment, four fisheye cameras may be positioned on a front, a rear, and sides of vehicle 1300. In at least one embodiment, vehicle 1300 may use three surround camera (s) 1374 (e.g., left, right, and  rear) , and may leverage one or more other camera (s) (e.g., a forward-facing camera) as a fourth surround-view camera.

[0207] In at least one embodiment, cameras with a field of view that include portions of an environment behind vehicle 1300 (e.g., rear-view cameras) may be used for parking assistance, surround view, rear collision warnings, and creating and updating an occupancy grid. In at least one embodiment, a wide variety of cameras may be used including, but not limited to, cameras that are also suitable as a front-facing camera (s) (e.g., long-range cameras 1398 and / or mid-range camera (s) 1376, stereo camera (s) 1368, infrared camera (s) 1372, etc., ) as described herein.

[0208] FIG. 13C is a block diagram illustrating an example system architecture for autonomous vehicle 1300 of FIG. 13A, according to at least one embodiment. In at least one embodiment, each of components, features, and systems of vehicle 1300 in FIG. 13C is illustrated as being connected via a bus 1302. In at least one embodiment, bus 1302 may include, without limitation, a CAN data interface (alternatively referred to herein as a “CAN bus” ) . In at least one embodiment, a CAN may be a network inside vehicle 1300 used to aid in control of various features and functionality of vehicle 1300, such as actuation of brakes, acceleration, braking, steering, windshield wipers, etc. In at least one embodiment, bus 1302 may be configured to have dozens or even hundreds of nodes, each with its own unique identifier (e.g., a CAN ID) . In at least one embodiment, bus 1302 may be read to find steering wheel angle, ground speed, engine revolutions per minute ( “RPMs” ) , button positions, and / or other vehicle status indicators. In at least one embodiment, bus 1302 may be a CAN bus that is ASIL B compliant.

[0209] In at least one embodiment, in addition to, or alternatively from CAN, FlexRay and / or Ethernet protocols may be used. In at least one embodiment, there may be any number of busses forming bus 1302, which may include, without limitation, zero or more CAN busses, zero or more FlexRay busses, zero or more Ethernet busses, and / or zero or more other types of busses using different protocols. In at least one embodiment, two or more busses may be used to perform different functions, and / or may be used for redundancy. For example, a first bus may be used for collision avoidance functionality and a second bus may be used for actuation control. In at least one embodiment, each bus of bus 1302 may communicate with any of components of vehicle 1300, and two or more busses of bus 1302 may communicate with corresponding components. In at least one embodiment, each of any  number of system (s) on chip (s) ( “SoC (s) ” ) 1304 (such as SoC 1304 (A) and SoC 1304 (B) ) , each of controller (s) 1336, and / or each computer within vehicle may have access to same input data (e.g., inputs from sensors of vehicle 1300) , and may be connected to a common bus, such CAN bus.

[0210] In at least one embodiment, vehicle 1300 may include one or more controller (s) 1336, such as those described herein with respect to FIG. 13A. In at least one embodiment, controller (s) 1336 may be used for a variety of functions. In at least one embodiment, controller (s) 1336 may be coupled to any of various other components and systems of vehicle 1300, and may be used for control of vehicle 1300, artificial intelligence of vehicle 1300, infotainment for vehicle 1300, and / or other functions.

[0211] In at least one embodiment, vehicle 1300 may include any number of SoCs 1304. In at least one embodiment, each of SoCs 1304 may include, without limitation, central processing units ( “CPU (s) ” ) 1306, graphics processing units ( “GPU (s) ” ) 1308, processor (s) 1310, cache (s) 1312, accelerator (s) 1314, data store (s) 1316, and / or other components and features not illustrated. In at least one embodiment, SoC (s) 1304 may be used to control vehicle 1300 in a variety of platforms and systems. For example, in at least one embodiment, SoC (s) 1304 may be combined in a system (e.g., system of vehicle 1300) with a High Definition ( “HD” ) map 1322 which may obtain map refreshes and / or updates via network interface 1324 from one or more servers (not shown in FIG. 13C) .

[0212] In at least one embodiment, CPU (s) 1306 may include a CPU cluster or CPU complex (alternatively referred to herein as a “CCPLEX” ) . In at least one embodiment, CPU (s) 1306 may include multiple cores and / or level two ( “L2” ) caches. For instance, in at least one embodiment, CPU (s) 1306 may include eight cores in a coherent multi-processor configuration. In at least one embodiment, CPU (s) 1306 may include four dual-core clusters where each cluster has a dedicated L2 cache (e.g., a 2 megabyte (MB) L2 cache) . In at least one embodiment, CPU (s) 1306 (e.g., CCPLEX) may be configured to support simultaneous cluster operations enabling any combination of clusters of CPU (s) 1306 to be active at any given time.

[0213] In at least one embodiment, one or more of CPU (s) 1306 may implement power management capabilities that include, without limitation, one or more of following features: individual hardware blocks may be clock-gated automatically when idle to save dynamic power; each core clock may be gated when such core is not actively executing instructions  due to execution of Wait for Interrupt ( “WFI” )  / Wait for Event ( “WFE” ) instructions; each core may be independently power-gated; each core cluster may be independently clock-gated when all cores are clock-gated or power-gated; and / or each core cluster may be independently power-gated when all cores are power-gated. In at least one embodiment, CPU (s) 1306 may further implement an enhanced algorithm for managing power states, where allowed power states and expected wakeup times are specified, and hardware / microcode determines which best power state to enter for core, cluster, and CCPLEX. In at least one embodiment, processing cores may support simplified power state entry sequences in software with work offloaded to microcode.

[0214] In at least one embodiment, GPU (s) 1308 may include an integrated GPU (alternatively referred to herein as an “iGPU” ) . In at least one embodiment, GPU (s) 1308 may be programmable and may be efficient for parallel workloads. In at least one embodiment, GPU (s) 1308 may use an enhanced tensor instruction set. In at least one embodiment, GPU (s) 1308 may include one or more streaming microprocessors, where each streaming microprocessor may include a level one ( “L1” ) cache (e.g., an L1 cache with at least 96 KB storage capacity) , and two or more streaming microprocessors may share an L2 cache (e.g., an L2 cache with a 512 KB storage capacity) . In at least one embodiment, GPU (s) 1308 may include at least eight streaming microprocessors. In at least one embodiment, GPU (s) 1308 may use compute application programming interface (s) (API (s) ) . In at least one embodiment, GPU (s) 1308 may use one or more parallel computing platforms and / or programming models (e.g., NVIDIA’s CUDA model) .

[0215] In at least one embodiment, one or more of GPU (s) 1308 may be power-optimized for best performance in automotive and embedded use cases. For example, in at least one embodiment, GPU (s) 1308 could be fabricated on Fin field-effect transistor ( “FinFET” ) circuitry. In at least one embodiment, each streaming microprocessor may incorporate a number of mixed-precision processing cores partitioned into multiple blocks. For example, and without limitation, 64 PF32 cores and 32 FP64 cores could be partitioned into four processing blocks. In at least one embodiment, each processing block could be allocated 16 FP32 cores, 8 FP64 cores, 16 INT32 cores, two mixed-precision NVIDIA Tensor cores for deep learning matrix arithmetic, a level zero ( “L0” ) instruction cache, a scheduler (e.g., warp scheduler) or sequencer, a dispatch unit, and / or a 64 KB register file. In at least one embodiment, streaming microprocessors may include independent parallel integer and floating-point data paths to provide for efficient execution of workloads with a mix of  computation and addressing calculations. In at least one embodiment, streaming microprocessors may include independent thread scheduling capability to enable finer-grain synchronization and cooperation between parallel threads. In at least one embodiment, streaming microprocessors may include a combined L1 data cache and shared memory unit in order to improve performance while simplifying programming.

[0216] In at least one embodiment, one or more of GPU (s) 1308 may include a high bandwidth memory ( “HBM” ) and / or a 16 GB HBM2 memory subsystem to provide, in some examples, about 900 GB / second peak memory bandwidth. In at least one embodiment, in addition to, or alternatively from, HBM memory, a synchronous graphics random-access memory ( “SGRAM” ) may be used, such as a graphics double data rate type five synchronous random-access memory ( “GDDR5” ) .

[0217] In at least one embodiment, GPU (s) 1308 may include unified memory technology. In at least one embodiment, address translation services ( “ATS” ) support may be used to allow GPU (s) 1308 to access CPU (s) 1306 page tables directly. In at least one embodiment, embodiment, when a GPU of GPU (s) 1308 memory management unit ( “MMU” ) experiences a miss, an address translation request may be transmitted to CPU (s) 1306. In response, 2 CPU of CPU (s) 1306 may look in its page tables for a virtual-to-physical mapping for an address and transmit translation back to GPU (s) 1308, in at least one embodiment. In at least one embodiment, unified memory technology may allow a single unified virtual address space for memory of both CPU (s) 1306 and GPU (s) 1308, thereby simplifying GPU (s) 1308 programming and porting of applications to GPU (s) 1308.

[0218] In at least one embodiment, GPU (s) 1308 may include any number of access counters that may keep track of frequency of access of GPU (s) 1308 to memory of other processors. In at least one embodiment, access counter (s) may help ensure that memory pages are moved to physical memory of a processor that is accessing pages most frequently, thereby improving efficiency for memory ranges shared between processors.

[0219] In at least one embodiment, one or more of SoC (s) 1304 may include any number of cache (s) 1312, including those described herein. For example, in at least one embodiment, cache (s) 1312 could include a level three ( “L3” ) cache that is available to both CPU (s) 1306 and GPU (s) 1308 (e.g., that is connected to CPU (s) 1306 and GPU (s) 1308) . In at least one embodiment, cache (s) 1312 may include a write-back cache that may keep track of states of lines, such as by using a cache coherence protocol (e.g., MEI, MESI, MSI, etc. ) . In at least  one embodiment, a L3 cache may include 4 MB of memory or more, depending on embodiment, although smaller cache sizes may be used.

[0220] In at least one embodiment, one or more of SoC (s) 1304 may include one or more accelerator (s) 1314 (e.g., hardware accelerators, software accelerators, or a combination thereof) . In at least one embodiment, SoC (s) 1304 may include a hardware acceleration cluster that may include optimized hardware accelerators and / or large on-chip memory. In at least one embodiment, large on-chip memory (e.g., 4 MB of SRAM) , may enable a hardware acceleration cluster to accelerate neural networks and other calculations. In at least one embodiment, a hardware acceleration cluster may be used to complement GPU (s) 1308 and to off-load some of tasks of GPU (s) 1308 (e.g., to free up more cycles of GPU (s) 1308 for performing other tasks) . In at least one embodiment, accelerator (s) 1314 could be used for targeted workloads (e.g., perception, convolutional neural networks ( “CNNs” ) , recurrent neural networks ( “RNNs” ) , etc. ) that are stable enough to be amenable to acceleration. In at least one embodiment, a CNN may include a region-based or regional convolutional neural networks ( “RCNNs” ) and Fast RCNNs (e.g., as used for object detection) or other type of CNN.

[0221] In at least one embodiment, accelerator (s) 1314 (e.g., hardware acceleration cluster) may include one or more deep learning accelerator ( “DLA” ) . In at least one embodiment, DLA (s) may include, without limitation, one or more Tensor processing units ( “TPUs” ) that may be configured to provide an additional ten trillion operations per second for deep learning applications and inferencing. In at least one embodiment, TPUs may be accelerators configured to, and optimized for, performing image processing functions (e.g., for CNNs, RCNNs, etc. ) . In at least one embodiment, DLA (s) may further be optimized for a specific set of neural network types and floating point operations, as well as inferencing. In at least one embodiment, design of DLA (s) may provide more performance per millimeter than a typical general-purpose GPU, and typically vastly exceeds performance of a CPU. In at least one embodiment, TPU (s) may perform several functions, including a single-instance convolution function, supporting, for example, INT8, INT16, and FP16 data types for both features and weights, as well as post-processor functions. In at least one embodiment, DLA (s) may quickly and efficiently execute neural networks, especially CNNs, on processed or unprocessed data for any of a variety of functions, including, for example and without limitation: a CNN for object identification and detection using data from camera sensors; a CNN for distance estimation using data from camera sensors; a CNN for emergency vehicle  detection and identification and detection using data from microphones; a CNN for facial recognition and vehicle owner identification using data from camera sensors; and / or a CNN for security and / or safety related events.

[0222] In at least one embodiment, DLA (s) may perform any function of GPU (s) 1308, and by using an inference accelerator, for example, a designer may target either DLA (s) or GPU (s) 1308 for any function. For example, in at least one embodiment, a designer may focus processing of CNNs and floating point operations on DLA (s) and leave other functions to GPU (s) 1308 and / or accelerator (s) 1314.

[0223] In at least one embodiment, accelerator (s) 1314 may include programmable vision accelerator ( “PVA” ) , which may alternatively be referred to herein as a computer vision accelerator. In at least one embodiment, PVA may be designed and configured to accelerate computer vision algorithms for advanced driver assistance system ( “ADAS” ) 1338, autonomous driving, augmented reality ( “AR” ) applications, and / or virtual reality ( “VR” ) applications. In at least one embodiment, PVA may provide a balance between performance and flexibility. For example, in at least one embodiment, each PVA may include, for example and without limitation, any number of reduced instruction set computer ( “RISC” ) cores, direct memory access ( “DMA” ) , and / or any number of vector processors.

[0224] In at least one embodiment, RISC cores may interact with image sensors (e.g., image sensors of any cameras described herein) , image signal processor (s) , etc. In at least one embodiment, each RISC core may include any amount of memory. In at least one embodiment, RISC cores may use any of a number of protocols, depending on embodiment. In at least one embodiment, RISC cores may execute a real-time operating system ( “RTOS” ) . In at least one embodiment, RISC cores may be implemented using one or more integrated circuit devices, application specific integrated circuits ( “ASICs” ) , and / or memory devices. For example, in at least one embodiment, RISC cores could include an instruction cache and / or a tightly coupled RAM.

[0225] In at least one embodiment, DMA may enable components of PVA to access system memory independently of CPU (s) 1306. In at least one embodiment, DMA may support any number of features used to provide optimization to a PVA including, but not limited to, supporting multi-dimensional addressing and / or circular addressing. In at least one embodiment, DMA may support up to six or more dimensions of addressing, which may  include, without limitation, block width, block height, block depth, horizontal block stepping, vertical block stepping, and / or depth stepping.

[0226] In at least one embodiment, vector processors may be programmable processors that may be designed to efficiently and flexibly execute programming for computer vision algorithms and provide signal processing capabilities. In at least one embodiment, a PVA may include a PVA core and two vector processing subsystem partitions. In at least one embodiment, a PVA core may include a processor subsystem, DMA engine (s) (e.g., two DMA engines) , and / or other peripherals. In at least one embodiment, a vector processing subsystem may operate as a primary processing engine of a PVA, and may include a vector processing unit ( “VPU” ) , an instruction cache, and / or vector memory (e.g., “VMEM” ) . In at least one embodiment, VPU core may include a digital signal processor such as, for example, a single instruction, multiple data ( “SIMD” ) , very long instruction word ( “VLIW” ) digital signal processor. In at least one embodiment, a combination of SIMD and VLIW may enhance throughput and speed.

[0227] In at least one embodiment, each of vector processors may include an instruction cache and may be coupled to dedicated memory. As a result, in at least one embodiment, each of vector processors may be configured to execute independently of other vector processors. In at least one embodiment, vector processors that are included in a particular PVA may be configured to employ data parallelism. For instance, in at least one embodiment, plurality of vector processors included in a single PVA may execute a common computer vision algorithm, but on different regions of an image. In at least one embodiment, vector processors included in a particular PVA may simultaneously execute different computer vision algorithms, on one image, or even execute different algorithms on sequential images or portions of an image. In at least one embodiment, among other things, any number of PVAs may be included in hardware acceleration cluster and any number of vector processors may be included in each PVA. In at least one embodiment, PVA may include additional error correcting code ( “ECC” ) memory, to enhance overall system safety.

[0228] In at least one embodiment, accelerator (s) 1314 may include a computer vision network on-chip and static random-access memory ( “SRAM” ) , for providing a high-bandwidth, low latency SRAM for accelerator (s) 1314. In at least one embodiment, on-chip memory may include at least 4 MB SRAM, comprising, for example and without limitation, eight field-configurable memory blocks, that may be accessible by both a PVA and a DLA.  In at least one embodiment, each pair of memory blocks may include an advanced peripheral bus ( “APB” ) interface, configuration circuitry, a controller, and a multiplexer. In at least one embodiment, any type of memory may be used. In at least one embodiment, a PVA and a DLA may access memory via a backbone that provides a PVA and a DLA with high-speed access to memory. In at least one embodiment, a backbone may include a computer vision network on-chip that interconnects a PVA and a DLA to memory (e.g., using APB) .

[0229] In at least one embodiment, a computer vision network on-chip may include an interface that determines, before transmission of any control signal / address / data, that both a PVA and a DLA provide ready and valid signals. In at least one embodiment, an interface may provide for separate phases and separate channels for transmitting control signals / addresses / data, as well as burst-type communications for continuous data transfer. In at least one embodiment, an interface may comply with International Organization for Standardization ( “ISO” ) 26262 or International Electrotechnical Commission ( “IEC” ) 61508 standards, although other standards and protocols may be used.

[0230] In at least one embodiment, one or more of SoC (s) 1304 may include a real-time ray-tracing hardware accelerator. In at least one embodiment, real-time ray-tracing hardware accelerator may be used to quickly and efficiently determine positions and extents of objects (e.g., within a world model) , to generate real-time visualization simulations, for RADAR signal interpretation, for sound propagation synthesis and / or analysis, for simulation of SONAR systems, for general wave propagation simulation, for comparison to LIDAR data for purposes of localization and / or other functions, and / or for other uses.

[0231] In at least one embodiment, accelerator (s) 1314 can have a wide array of uses for autonomous driving. In at least one embodiment, a PVA may be used for key processing stages in ADAS and autonomous vehicles. In at least one embodiment, a PVA’s capabilities are a good match for algorithmic domains needing predictable processing, at low power and low latency. In other words, a PVA performs well on semi-dense or dense regular computation, even on small data sets, which might require predictable run-times with low latency and low power. In at least one embodiment, such as in vehicle 1300, PVAs might be designed to run classic computer vision algorithms, as they can be efficient at object detection and operating on integer math.

[0232] For example, according to at least one embodiment of technology, a PVA is used to perform computer stereo vision. In at least one embodiment, a semi-global matching-based  algorithm may be used in some examples, although this is not intended to be limiting. In at least one embodiment, applications for Level 3-5 autonomous driving use motion estimation / stereo matching on-the-fly (e.g., structure from motion, pedestrian recognition, lane detection, etc. ) . In at least one embodiment, a PVA may perform computer stereo vision functions on inputs from two monocular cameras.

[0233] In at least one embodiment, a PVA may be used to perform dense optical flow. For example, in at least one embodiment, a PVA could process raw RADAR data (e.g., using a 4D Fast Fourier Transform) to provide processed RADAR data. In at least one embodiment, a PVA is used for time of flight depth processing, by processing raw time of flight data to provide processed time of flight data, for example.

[0234] In at least one embodiment, a DLA may be used to run any type of network to enhance control and driving safety, including for example and without limitation, a neural network that outputs a measure of confidence for each object detection. In at least one embodiment, confidence may be represented or interpreted as a probability, or as providing a relative “weight” of each detection compared to other detections. In at least one embodiment, a confidence measure enables a system to make further decisions regarding which detections should be considered as true positive detections rather than false positive detections. In at least one embodiment, a system may set a threshold value for confidence and consider only detections exceeding threshold value as true positive detections. In an embodiment in which an automatic emergency braking ( “AEB” ) system is used, false positive detections would cause vehicle to automatically perform emergency braking, which is obviously undesirable. In at least one embodiment, highly confident detections may be considered as triggers for AEB. In at least one embodiment, a DLA may run a neural network for regressing confidence value. In at least one embodiment, neural network may take as its input at least some subset of parameters, such as bounding box dimensions, ground plane estimate obtained (e.g., from another subsystem) , output from IMU sensor (s) 1366 that correlates with vehicle 1300 orientation, distance, 3D location estimates of object obtained from neural network and / or other sensors (e.g., LIDAR sensor (s) 1364 or RADAR sensor (s) 1360) , among others.

[0235] In at least one embodiment, one or more of SoC (s) 1304 may include data store (s) 1316 (e.g., memory) . In at least one embodiment, data store (s) 1316 may be on-chip memory of SoC (s) 1304, which may store neural networks to be executed on GPU (s) 1308 and / or a DLA. In at least one embodiment, data store (s) 1316 may be large enough in capacity to  store multiple instances of neural networks for redundancy and safety. In at least one embodiment, data store (s) 1316 may comprise L2 or L3 cache (s) .

[0236] In at least one embodiment, one or more of SoC (s) 1304 may include any number of processor (s) 1310 (e.g., embedded processors) . In at least one embodiment, processor (s) 1310 may include a boot and power management processor that may be a dedicated processor and subsystem to handle boot power and management functions and related security enforcement. In at least one embodiment, a boot and power management processor may be a part of a boot sequence of SoC (s) 1304 and may provide runtime power management services. In at least one embodiment, a boot power and management processor may provide clock and voltage programming, assistance in system low power state transitions, management of SoC (s) 1304 thermals and temperature sensors, and / or management of SoC (s) 1304 power states. In at least one embodiment, each temperature sensor may be implemented as a ring-oscillator whose output frequency is proportional to temperature, and SoC (s) 1304 may use ring-oscillators to detect temperatures of CPU (s) 1306, GPU (s) 1308, and / or accelerator (s) 1314. In at least one embodiment, if temperatures are determined to exceed a threshold, then a boot and power management processor may enter a temperature fault routine and put SoC (s) 1304 into a lower power state and / or put vehicle 1300 into a chauffeur to safe stop mode (e.g., bring vehicle 1300 to a safe stop) .

[0237] In at least one embodiment, processor (s) 1310 may further include a set of embedded processors that may serve as an audio processing engine which may be an audio subsystem that enables full hardware support for multi-channel audio over multiple interfaces, and a broad and flexible range of audio I / O interfaces. In at least one embodiment, an audio processing engine is a dedicated processor core with a digital signal processor with dedicated RAM.

[0238] In at least one embodiment, processor (s) 1310 may further include an always-on processor engine that may provide necessary hardware features to support low power sensor management and wake use cases. In at least one embodiment, an always-on processor engine may include, without limitation, a processor core, a tightly coupled RAM, supporting peripherals (e.g., timers and interrupt controllers) , various I / O controller peripherals, and routing logic.

[0239] In at least one embodiment, processor (s) 1310 may further include a safety cluster engine that includes, without limitation, a dedicated processor subsystem to handle safety  management for automotive applications. In at least one embodiment, a safety cluster engine may include, without limitation, two or more processor cores, a tightly coupled RAM, support peripherals (e.g., timers, an interrupt controller, etc. ) , and / or routing logic. In a safety mode, two or more cores may operate, in at least one embodiment, in a lockstep mode and function as a single core with comparison logic to detect any differences between their operations. In at least one embodiment, processor (s) 1310 may further include a real-time camera engine that may include, without limitation, a dedicated processor subsystem for handling real-time camera management. In at least one embodiment, processor (s) 1310 may further include a high-dynamic range signal processor that may include, without limitation, an image signal processor that is a hardware engine that is part of a camera processing pipeline.

[0240] In at least one embodiment, processor (s) 1310 may include a video image compositor that may be a processing block (e.g., implemented on a microprocessor) that implements video post-processing functions needed by a video playback application to produce a final image for a player window. In at least one embodiment, a video image compositor may perform lens distortion correction on wide-view camera (s) 1370, surround camera (s) 1374, and / or on in-cabin monitoring camera sensor (s) . In at least one embodiment, in-cabin monitoring camera sensor (s) are preferably monitored by a neural network running on another instance of SoC 1304, configured to identify in cabin events and respond accordingly. In at least one embodiment, an in-cabin system may perform, without limitation, lip reading to activate cellular service and place a phone call, dictate emails, change a vehicle’s destination, activate or change a vehicle’s infotainment system and settings, or provide voice-activated web surfing. In at least one embodiment, certain functions are available to a driver when a vehicle is operating in an autonomous mode and are disabled otherwise.

[0241] In at least one embodiment, a video image compositor may include enhanced temporal noise reduction for both spatial and temporal noise reduction. For example, in at least one embodiment, where motion occurs in a video, noise reduction weights spatial information appropriately, decreasing weights of information provided by adjacent frames. In at least one embodiment, where an image or portion of an image does not include motion, temporal noise reduction performed by video image compositor may use information from a previous image to reduce noise in a current image.

[0242] In at least one embodiment, a video image compositor may also be configured to perform stereo rectification on input stereo lens frames. In at least one embodiment, a video image compositor may further be used for user interface composition when an operating system desktop is in use, and GPU (s) 1308 are not required to continuously render new surfaces. In at least one embodiment, when GPU (s) 1308 are powered on and active doing 3D rendering, a video image compositor may be used to offload GPU (s) 1308 to improve performance and responsiveness.

[0243] In at least one embodiment, one or more SoC of SoC (s) 1304 may further include a mobile industry processor interface ( “MIPI” ) camera serial interface for receiving video and input from cameras, a high-speed interface, and / or a video input block that may be used for a camera and related pixel input functions. In at least one embodiment, one or more of SoC (s) 1304 may further include an input / output controller (s) that may be controlled by software and may be used for receiving I / O signals that are uncommitted to a specific role.

[0244] In at least one embodiment, one or more SoC of SoC (s) 1304 may further include a broad range of peripheral interfaces to enable communication with peripherals, audio encoders / decoders ( “codecs” ) , power management, and / or other devices. In at least one embodiment, SoC (s) 1304 may be used to process data from cameras (e.g., connected over Gigabit Multimedia Serial Link and Ethernet channels) , sensors (e.g., LIDAR sensor (s) 1364, RADAR sensor (s) 1360, etc. that may be connected over Ethernet channels) , data from bus 1302 (e.g., speed of vehicle 1300, steering wheel position, etc. ) , data from GNSS sensor (s) 1358 (e.g., connected over a Ethernet bus or a CAN bus) , etc. In at least one embodiment, one or more SoC of SoC (s) 1304 may further include dedicated high-performance mass storage controllers that may include their own DMA engines, and that may be used to free CPU (s) 1306 from routine data management tasks.

[0245] In at least one embodiment, SoC (s) 1304 may be an end-to-end platform with a flexible architecture that spans automation Levels 3-5, thereby providing a comprehensive functional safety architecture that leverages and makes efficient use of computer vision and ADAS techniques for diversity and redundancy, and provides a platform for a flexible, reliable driving software stack, along with deep learning tools. In at least one embodiment, SoC (s) 1304 may be faster, more reliable, and even more energy-efficient and space-efficient than conventional systems. For example, in at least one embodiment, accelerator (s) 1314,  when combined with CPU (s) 1306, GPU (s) 1308, and data store (s) 1316, may provide for a fast, efficient platform for Level 3-5 autonomous vehicles.

[0246] In at least one embodiment, computer vision algorithms may be executed on CPUs, which may be configured using a high-level programming language, such as C, to execute a wide variety of processing algorithms across a wide variety of visual data. However, in at least one embodiment, CPUs are oftentimes unable to meet performance requirements of many computer vision applications, such as those related to execution time and power consumption, for example. In at least one embodiment, many CPUs are unable to execute complex object detection algorithms in real-time, which is used in in-vehicle ADAS applications and in practical Level 3-5 autonomous vehicles.

[0247] Embodiments described herein allow for multiple neural networks to be performed simultaneously and / or sequentially, and for results to be combined together to enable Level 3-5 autonomous driving functionality. For example, in at least one embodiment, a CNN executing on a DLA or a discrete GPU (e.g., GPU (s) 1320) may include text and word recognition, allowing reading and understanding of traffic signs, including signs for which a neural network has not been specifically trained. In at least one embodiment, a DLA may further include a neural network that is able to identify, interpret, and provide semantic understanding of a sign, and to pass that semantic understanding to path planning modules running on a CPU Complex.

[0248] In at least one embodiment, multiple neural networks may be run simultaneously, as for Level 3, 4, or 5 driving. For example, in at least one embodiment, a warning sign stating “Caution: flashing lights indicate icy conditions, ” along with an electric light, may be independently or collectively interpreted by several neural networks. In at least one embodiment, such warning sign itself may be identified as a traffic sign by a first deployed neural network (e.g., a neural network that has been trained) , text “flashing lights indicate icy conditions” may be interpreted by a second deployed neural network, which informs a vehicle’s path planning software (preferably executing on a CPU Complex) that when flashing lights are detected, icy conditions exist. In at least one embodiment, a flashing light may be identified by operating a third deployed neural network over multiple frames, informing a vehicle’s path-planning software of a presence (or an absence) of flashing lights. In at least one embodiment, all three neural networks may run simultaneously, such as within a DLA and / or on GPU (s) 1308.

[0249] In at least one embodiment, a CNN for facial recognition and vehicle owner identification may use data from camera sensors to identify presence of an authorized driver and / or owner of vehicle 1300. In at least one embodiment, an always-on sensor processing engine may be used to unlock a vehicle when an owner approaches a driver door and turns on lights, and, in a security mode, to disable such vehicle when an owner leaves such vehicle. In this way, SoC (s) 1304 provide for security against theft and / or carjacking.

[0250] In at least one embodiment, a CNN for emergency vehicle detection and identification may use data from microphones 1396 to detect and identify emergency vehicle sirens. In at least one embodiment, SoC (s) 1304 use a CNN for classifying environmental and urban sounds, as well as classifying visual data. In at least one embodiment, a CNN running on a DLA is trained to identify a relative closing speed of an emergency vehicle (e.g., by using a Doppler effect) . In at least one embodiment, a CNN may also be trained to identify emergency vehicles specific to a local area in which a vehicle is operating, as identified by GNSS sensor (s) 1358. In at least one embodiment, when operating in Europe, a CNN will seek to detect European sirens, and when in North America, a CNN will seek to identify only North American sirens. In at least one embodiment, once an emergency vehicle is detected, a control program may be used to execute an emergency vehicle safety routine, slowing a vehicle, pulling over to a side of a road, parking a vehicle, and / or idling a vehicle, with assistance of ultrasonic sensor (s) 1362, until emergency vehicles pass.

[0251] In at least one embodiment, vehicle 1300 may include CPU (s) 1318 (e.g., discrete CPU (s) , or dCPU (s) ) , that may be coupled to SoC (s) 1304 via a high-speed interconnect (e.g., PCIe) . In at least one embodiment, CPU (s) 1318 may include an X86 processor, for example. CPU (s) 1318 may be used to perform any of a variety of functions, including arbitrating potentially inconsistent results between ADAS sensors and SoC (s) 1304, and / or monitoring status and health of controller (s) 1336 and / or an infotainment system on a chip ( “infotainment SoC” ) 1330, for example. In at least one embodiment, SoC (s) 1304 includes one or more interconnects, and an interconnect can include a peripheral component interconnect express (PCIe) .

[0252] In at least one embodiment, vehicle 1300 may include GPU (s) 1320 (e.g., discrete GPU (s) , or dGPU (s) ) , that may be coupled to SoC (s) 1304 via a high-speed interconnect (e.g., NVIDIA’s NVLINK channel) . In at least one embodiment, GPU (s) 1320 may provide additional artificial intelligence functionality, such as by executing redundant and / or different  neural networks, and may be used to train and / or update neural networks based at least in part on input (e.g., sensor data) from sensors of a vehicle 1300.

[0253] In at least one embodiment, vehicle 1300 may further include network interface 1324 which may include, without limitation, wireless antenna (s) 1326 (e.g., one or more wireless antennas for different communication protocols, such as a cellular antenna, a Bluetooth antenna, etc. ) . In at least one embodiment, network interface 1324 may be used to enable wireless connectivity to Internet cloud services (e.g., with server (s) and / or other network devices) , with other vehicles, and / or with computing devices (e.g., client devices of passengers) . In at least one embodiment, to communicate with other vehicles, a direct link may be established between vehicle 1300 and another vehicle and / or an indirect link may be established (e.g., across networks and over the Internet) . In at least one embodiment, direct links may be provided using a vehicle-to-vehicle communication link. In at least one embodiment, a vehicle-to-vehicle communication link may provide vehicle 1300 information about vehicles in proximity to vehicle 1300 (e.g., vehicles in front of, on a side of, and / or behind vehicle 1300) . In at least one embodiment, such aforementioned functionality may be part of a cooperative adaptive cruise control functionality of vehicle 1300.

[0254] In at least one embodiment, network interface 1324 may include an SoC that provides modulation and demodulation functionality and enables controller (s) 1336 to communicate over wireless networks. In at least one embodiment, network interface 1324 may include a radio frequency front-end for up-conversion from baseband to radio frequency, and down conversion from radio frequency to baseband. In at least one embodiment, frequency conversions may be performed in any technically feasible fashion. For example, frequency conversions could be performed through well-known processes, and / or using super-heterodyne processes. In at least one embodiment, radio frequency front end functionality may be provided by a separate chip. In at least one embodiment, network interfaces may include wireless functionality for communicating over LTE, WCDMA, UMTS, GSM, CDMA2000, Bluetooth, Bluetooth LE, Wi-Fi, Z-Wave, ZigBee, LoRaWAN, and / or other wireless protocols.

[0255] In at least one embodiment, vehicle 1300 may further include data store (s) 1328 which may include, without limitation, off-chip (e.g., off SoC (s) 1304) storage. In at least one embodiment, data store (s) 1328 may include, without limitation, one or more storage elements including RAM, SRAM, dynamic random-access memory ( “DRAM” ) , video  random-access memory ( “VRAM” ) , flash memory, hard disks, and / or other components and / or devices that may store at least one bit of data.

[0256] In at least one embodiment, vehicle 1300 may further include GNSS sensor (s) 1358 (e.g., GPS and / or assisted GPS sensors) , to assist in mapping, perception, occupancy grid generation, and / or path planning functions. In at least one embodiment, any number of GNSS sensor (s) 1358 may be used, including, for example and without limitation, a GPS using a USB connector with an Ethernet-to-Serial (e.g., RS-232) bridge.

[0257] In at least one embodiment, vehicle 1300 may further include RADAR sensor (s) 1360. In at least one embodiment, RADAR sensor (s) 1360 may be used by vehicle 1300 for long-range vehicle detection, even in darkness and / or severe weather conditions. In at least one embodiment, RADAR functional safety levels may be ASIL B. In at least one embodiment, RADAR sensor (s) 1360 may use a CAN bus and / or bus 1302 (e.g., to transmit data generated by RADAR sensor (s) 1360) for control and to access object tracking data, with access to Ethernet channels to access raw data in some examples. In at least one embodiment, a wide variety of RADAR sensor types may be used. For example, and without limitation, RADAR sensor (s) 1360 may be suitable for front, rear, and side RADAR use. In at least one embodiment, one or more sensor of RADAR sensors (s) 1360 is a Pulse Doppler RADAR sensor.

[0258] In at least one embodiment, RADAR sensor (s) 1360 may include different configurations, such as long-range with narrow field of view, short-range with wide field of view, short-range side coverage, etc. In at least one embodiment, long-range RADAR may be used for adaptive cruise control functionality. In at least one embodiment, long-range RADAR systems may provide a broad field of view realized by two or more independent scans, such as within a 250 m (meter) range. In at least one embodiment, RADAR sensor (s) 1360 may help in distinguishing between static and moving objects, and may be used by ADAS system 1338 for emergency brake assist and forward collision warning. In at least one embodiment, sensors 1360 (s) included in a long-range RADAR system may include, without limitation, monostatic multimodal RADAR with multiple (e.g., six or more) fixed RADAR antennae and a high-speed CAN and FlexRay interface. In at least one embodiment, with six antennae, a central four antennae may create a focused beam pattern, designed to record vehicle’s 1300 surroundings at higher speeds with minimal interference from traffic in  adjacent lanes. In at least one embodiment, another two antennae may expand field of view, making it possible to quickly detect vehicles entering or leaving a lane of vehicle 1300.

[0259] In at least one embodiment, mid-range RADAR systems may include, as an example, a range of up to 160 m (front) or 80 m (rear) , and a field of view of up to 42 degrees (front) or 150 degrees (rear) . In at least one embodiment, short-range RADAR systems may include, without limitation, any number of RADAR sensor (s) 1360 designed to be installed at both ends of a rear bumper. When installed at both ends of a rear bumper, in at least one embodiment, a RADAR sensor system may create two beams that constantly monitor blind spots in a rear direction and next to a vehicle. In at least one embodiment, short-range RADAR systems may be used in ADAS system 1338 for blind spot detection and / or lane change assist.

[0260] In at least one embodiment, vehicle 1300 may further include ultrasonic sensor (s) 1362. In at least one embodiment, ultrasonic sensor (s) 1362, which may be positioned at a front, a back, and / or side location of vehicle 1300, may be used for parking assist and / or to create and update an occupancy grid. In at least one embodiment, a wide variety of ultrasonic sensor (s) 1362 may be used, and different ultrasonic sensor (s) 1362 may be used for different ranges of detection (e.g., 2.5 m, 4 m) . In at least one embodiment, ultrasonic sensor (s) 1362 may operate at functional safety levels of ASIL B.

[0261] In at least one embodiment, vehicle 1300 may include LIDAR sensor (s) 1364. In at least one embodiment, LIDAR sensor (s) 1364 may be used for object and pedestrian detection, emergency braking, collision avoidance, and / or other functions. In at least one embodiment, LIDAR sensor (s) 1364 may operate at functional safety level ASIL B. In at least one embodiment, vehicle 1300 may include multiple LIDAR sensors 1364 (e.g., two, four, six, etc. ) that may use an Ethernet channel (e.g., to provide data to a Gigabit Ethernet switch) .

[0262] In at least one embodiment, LIDAR sensor (s) 1364 may be capable of providing a list of objects and their distances for a 360-degree field of view. In at least one embodiment, commercially available LIDAR sensor (s) 1364 may have an advertised range of approximately 100 m, with an accuracy of 2 cm to 3 cm, and with support for a 100 Mbps Ethernet connection, for example. In at least one embodiment, one or more non-protruding LIDAR sensors may be used. In such an embodiment, LIDAR sensor (s) 1364 may include a small device that may be embedded into a front, a rear, a side, and / or a corner location of  vehicle 1300. In at least one embodiment, LIDAR sensor (s) 1364, in such an embodiment, may provide up to a 120-degree horizontal and 35-degree vertical field-of-view, with a 200 m range even for low-reflectivity objects. In at least one embodiment, front-mounted LIDAR sensor (s) 1364 may be configured for a horizontal field of view between 45 degrees and 135 degrees.

[0263] In at least one embodiment, LIDAR technologies, such as 3D flash LIDAR, may also be used. In at least one embodiment, 3D flash LIDAR uses a flash of a laser as a transmission source, to illuminate surroundings of vehicle 1300 up to approximately 200 m. In at least one embodiment, a flash LIDAR unit includes, without limitation, a receptor, which records laser pulse transit time and reflected light on each pixel, which in turn corresponds to a range from vehicle 1300 to objects. In at least one embodiment, flash LIDAR may allow for highly accurate and distortion-free images of surroundings to be generated with every laser flash. In at least one embodiment, four flash LIDAR sensors may be deployed, one at each side of vehicle 1300. In at least one embodiment, 3D flash LIDAR systems include, without limitation, a solid-state 3D staring array LIDAR camera with no moving parts other than a fan (e.g., a non-scanning LIDAR device) . In at least one embodiment, flash LIDAR device may use a 5 nanosecond class I (eye-safe) laser pulse per frame and may capture reflected laser light as a 3D range point cloud and co-registered intensity data.

[0264] In at least one embodiment, vehicle 1300 may further include IMU sensor (s) 1366. In at least one embodiment, IMU sensor (s) 1366 may be located at a center of a rear axle of vehicle 1300. In at least one embodiment, IMU sensor (s) 1366 may include, for example and without limitation, accelerometer (s) , magnetometer (s) , gyroscope (s) , a magnetic compass, magnetic compasses, and / or other sensor types. In at least one embodiment, such as in six-axis applications, IMU sensor (s) 1366 may include, without limitation, accelerometers and gyroscopes. In at least one embodiment, such as in nine-axis applications, IMU sensor (s) 1366 may include, without limitation, accelerometers, gyroscopes, and magnetometers.

[0265] In at least one embodiment, IMU sensor (s) 1366 may be implemented as a miniature, high performance GPS-Aided Inertial Navigation System ( “GPS / INS” ) that combines micro-electro-mechanical systems ( “MEMS” ) inertial sensors, a high-sensitivity GPS receiver, and advanced Kalman filtering algorithms to provide estimates of position, velocity, and attitude. In at least one embodiment, IMU sensor (s) 1366 may enable vehicle  1300 to estimate its heading without requiring input from a magnetic sensor by directly observing and correlating changes in velocity from a GPS to IMU sensor (s) 1366. In at least one embodiment, IMU sensor (s) 1366 and GNSS sensor (s) 1358 may be combined in a single integrated unit.

[0266] In at least one embodiment, vehicle 1300 may include microphone (s) 1396 placed in and / or around vehicle 1300. In at least one embodiment, microphone (s) 1396 may be used for emergency vehicle detection and identification, among other things.

[0267] In at least one embodiment, vehicle 1300 may further include any number of camera types, including stereo camera (s) 1368, wide-view camera (s) 1370, infrared camera (s) 1372, surround camera (s) 1374, long-range camera (s) 1398, mid-range camera (s) 1376, and / or other camera types. In at least one embodiment, cameras may be used to capture image data around an entire periphery of vehicle 1300. In at least one embodiment, which types of cameras used depends on vehicle 1300. In at least one embodiment, any combination of camera types may be used to provide necessary coverage around vehicle 1300. In at least one embodiment, a number of cameras deployed may differ depending on embodiment. For example, in at least one embodiment, vehicle 1300 could include six cameras, seven cameras, ten cameras, twelve cameras, or another number of cameras. In at least one embodiment, cameras may support, as an example and without limitation, Gigabit Multimedia Serial Link ( “GMSL” ) and / or Gigabit Ethernet communications. In at least one embodiment, each camera might be as described with more detail previously herein with respect to FIG. 13A and FIG. 13B.

[0268] In at least one embodiment, vehicle 1300 may further include vibration sensor (s) 1342. In at least one embodiment, vibration sensor (s) 1342 may measure vibrations of components of vehicle 1300, such as axle (s) . For example, in at least one embodiment, changes in vibrations may indicate a change in road surfaces. In at least one embodiment, when two or more vibration sensors 1342 are used, differences between vibrations may be used to determine friction or slippage of road surface (e.g., when a difference in vibration is between a power-driven axle and a freely rotating axle) .

[0269] In at least one embodiment, vehicle 1300 may include ADAS system 1338. In at least one embodiment, ADAS system 1338 may include, without limitation, an SoC, in some examples. In at least one embodiment, ADAS system 1338 may include, without limitation, any number and combination of an autonomous / adaptive / automatic cruise control ( “ACC” )  system, a cooperative adaptive cruise control ( “CACC” ) system, a forward crash warning ( “FCW” ) system, an automatic emergency braking ( “AEB” ) system, a lane departure warning ( “LDW” ) system, a lane keep assist ( “LKA” ) system, a blind spot warning ( “BSW” ) system, a rear cross-traffic warning ( “RCTW” ) system, a collision warning ( “CW” ) system, a lane centering ( “LC” ) system, and / or other systems, features, and / or functionality.

[0270] In at least one embodiment, ACC system may use RADAR sensor (s) 1360, LIDAR sensor (s) 1364, and / or any number of camera (s) . In at least one embodiment, ACC system may include a longitudinal ACC system and / or a lateral ACC system. In at least one embodiment, a longitudinal ACC system monitors and controls distance to another vehicle immediately ahead of vehicle 1300 and automatically adjusts speed of vehicle 1300 to maintain a safe distance from vehicles ahead. In at least one embodiment, a lateral ACC system performs distance keeping, and advises vehicle 1300 to change lanes when necessary. In at least one embodiment, a lateral ACC is related to other ADAS applications, such as LC and CW.

[0271] In at least one embodiment, a CACC system uses information from other vehicles that may be received via network interface 1324 and / or wireless antenna (s) 1326 from other vehicles via a wireless link, or indirectly, over a network connection (e.g., over the Internet) . In at least one embodiment, direct links may be provided by a vehicle-to-vehicle ( “V2V” ) communication link, while indirect links may be provided by an infrastructure-to-vehicle ( “I2V” ) communication link. In general, V2V communication provides information about immediately preceding vehicles (e.g., vehicles immediately ahead of and in same lane as vehicle 1300) , while I2V communication provides information about traffic further ahead. In at least one embodiment, a CACC system may include either or both I2V and V2V information sources. In at least one embodiment, given information of vehicles ahead of vehicle 1300, a CACC system may be more reliable and it has potential to improve traffic flow smoothness and reduce congestion on road.

[0272] In at least one embodiment, an FCW system is designed to alert a driver to a hazard, so that such driver may take corrective action. In at least one embodiment, an FCW system uses a front-facing camera and / or RADAR sensor (s) 1360, coupled to a dedicated processor, DSP, FPGA, and / or ASIC, that is electrically coupled to provide driver feedback, such as a display, speaker, and / or vibrating component. In at least one embodiment, an FCW system  may provide a warning, such as in form of a sound, visual warning, vibration and / or a quick brake pulse.

[0273] In at least one embodiment, an AEB system detects an impending forward collision with another vehicle or other object, and may automatically apply brakes if a driver does not take corrective action within a specified time or distance parameter. In at least one embodiment, AEB system may use front-facing camera (s) and / or RADAR sensor (s) 1360, coupled to a dedicated processor, DSP, FPGA, and / or ASIC. In at least one embodiment, when an AEB system detects a hazard, it will typically first alert a driver to take corrective action to avoid collision and, if that driver does not take corrective action, that AEB system may automatically apply brakes in an effort to prevent, or at least mitigate, an impact of a predicted collision. In at least one embodiment, an AEB system may include techniques such as dynamic brake support and / or crash imminent braking.

[0274] In at least one embodiment, an LDW system provides visual, audible, and / or tactile warnings, such as steering wheel or seat vibrations, to alert driver when vehicle 1300 crosses lane markings. In at least one embodiment, an LDW system does not activate when a driver indicates an intentional lane departure, such as by activating a turn signal. In at least one embodiment, an LDW system may use front-side facing cameras, coupled to a dedicated processor, DSP, FPGA, and / or ASIC, that is electrically coupled to provide driver feedback, such as a display, speaker, and / or vibrating component. In at least one embodiment, an LKA system is a variation of an LDW system. In at least one embodiment, an LKA system provides steering input or braking to correct vehicle 1300 if vehicle 1300 starts to exit its lane.

[0275] In at least one embodiment, a BSW system detects and warns a driver of vehicles in an automobile’s blind spot. In at least one embodiment, a BSW system may provide a visual, audible, and / or tactile alert to indicate that merging or changing lanes is unsafe. In at least one embodiment, a BSW system may provide an additional warning when a driver uses a turn signal. In at least one embodiment, a BSW system may use rear-side facing camera (s) and / or RADAR sensor (s) 1360, coupled to a dedicated processor, DSP, FPGA, and / or ASIC, that is electrically coupled to driver feedback, such as a display, speaker, and / or vibrating component.

[0276] In at least one embodiment, an RCTW system may provide visual, audible, and / or tactile notification when an object is detected outside a rear-camera range when vehicle 1300 is backing up. In at least one embodiment, an RCTW system includes an AEB system to  ensure that vehicle brakes are applied to avoid a crash. In at least one embodiment, an RCTW system may use one or more rear-facing RADAR sensor (s) 1360, coupled to a dedicated processor, DSP, FPGA, and / or ASIC, that is electrically coupled to provide driver feedback, such as a display, speaker, and / or vibrating component.

[0277] In at least one embodiment, conventional ADAS systems may be prone to false positive results which may be annoying and distracting to a driver, but typically are not catastrophic, because conventional ADAS systems alert a driver and allow that driver to decide whether a safety condition truly exists and act accordingly. In at least one embodiment, vehicle 1300 itself decides, in case of conflicting results, whether to heed result from a primary computer or a secondary computer (e.g., a first controller or a second controller of controllers 1336) . For example, in at least one embodiment, ADAS system 1338 may be a backup and / or secondary computer for providing perception information to a backup computer rationality module. In at least one embodiment, a backup computer rationality monitor may run redundant diverse software on hardware components to detect faults in perception and dynamic driving tasks. In at least one embodiment, outputs from ADAS system 1338 may be provided to a supervisory MCU. In at least one embodiment, if outputs from a primary computer and outputs from a secondary computer conflict, a supervisory MCU determines how to reconcile conflict to ensure safe operation.

[0278] In at least one embodiment, a primary computer may be configured to provide a supervisory MCU with a confidence score, indicating that primary computer’s confidence in a chosen result. In at least one embodiment, if that confidence score exceeds a threshold, that supervisory MCU may follow that primary computer’s direction, regardless of whether that secondary computer provides a conflicting or inconsistent result. In at least one embodiment, where a confidence score does not meet a threshold, and where primary and secondary computers indicate different results (e.g., a conflict) , a supervisory MCU may arbitrate between computers to determine an appropriate outcome.

[0279] In at least one embodiment, a supervisory MCU may be configured to run a neural network (s) that is trained and configured to determine, based at least in part on outputs from a primary computer and outputs from a secondary computer, conditions under which that secondary computer provides false alarms. In at least one embodiment, neural network (s) in a supervisory MCU may learn when a secondary computer’s output may be trusted, and when it cannot. For example, in at least one embodiment, when that secondary computer is a  RADAR-based FCW system, a neural network (s) in that supervisory MCU may learn when an FCW system is identifying metallic objects that are not, in fact, hazards, such as a drainage grate or manhole cover that triggers an alarm. In at least one embodiment, when a secondary computer is a camera-based LDW system, a neural network in a supervisory MCU may learn to override LDW when bicyclists or pedestrians are present and a lane departure is, in fact, a safest maneuver. In at least one embodiment, a supervisory MCU may include at least one of a DLA or a GPU suitable for running neural network (s) with associated memory. In at least one embodiment, a supervisory MCU may comprise and / or be included as a component of SoC (s) 1304.

[0280] In at least one embodiment, ADAS system 1338 may include a secondary computer that performs ADAS functionality using traditional rules of computer vision. In at least one embodiment, that secondary computer may use classic computer vision rules (if-then) , and presence of a neural network (s) in a supervisory MCU may improve reliability, safety and performance. For example, in at least one embodiment, diverse implementation and intentional non-identity makes an overall system more fault-tolerant, especially to faults caused by software (or software-hardware interface) functionality. For example, in at least one embodiment, if there is a software bug or error in software running on a primary computer, and non-identical software code running on a secondary computer provides a consistent overall result, then a supervisory MCU may have greater confidence that an overall result is correct, and a bug in software or hardware on that primary computer is not causing a material error.

[0281] In at least one embodiment, an output of ADAS system 1338 may be fed into a primary computer’s perception block and / or a primary computer’s dynamic driving task block. For example, in at least one embodiment, if ADAS system 1338 indicates a forward crash warning due to an object immediately ahead, a perception block may use this information when identifying objects. In at least one embodiment, a secondary computer may have its own neural network that is trained and thus reduces a risk of false positives, as described herein.

[0282] In at least one embodiment, vehicle 1300 may further include infotainment SoC 1330 (e.g., an in-vehicle infotainment system (IVI) ) . Although illustrated and described as an SoC, infotainment system SoC 1330, in at least one embodiment, may not be an SoC, and may include, without limitation, two or more discrete components. In at least one  embodiment, infotainment SoC 1330 may include, without limitation, a combination of hardware and software that may be used to provide audio (e.g., music, a personal digital assistant, navigational instructions, news, radio, etc. ) , video (e.g., TV, movies, streaming, etc. ) , phone (e.g., hands-free calling) , network connectivity (e.g., LTE, WiFi, etc. ) , and / or information services (e.g., navigation systems, rear-parking assistance, a radio data system, vehicle related information such as fuel level, total distance covered, brake fuel level, oil level, door open / close, air filter information, etc. ) to vehicle 1300. For example, infotainment SoC 1330 could include radios, disk players, navigation systems, video players, USB and Bluetooth connectivity, carputers, in-car entertainment, WiFi, steering wheel audio controls, hands free voice control, a heads-up display ( “HUD” ) , HMI display 1334, a telematics device, a control panel (e.g., for controlling and / or interacting with various components, features, and / or systems) , and / or other components. In at least one embodiment, infotainment SoC 1330 may further be used to provide information (e.g., visual and / or audible) to user (s) of vehicle 1300, such as information from ADAS system 1338, autonomous driving information such as planned vehicle maneuvers, trajectories, surrounding environment information (e.g., intersection information, vehicle information, road information, etc. ) , and / or other information.

[0283] In at least one embodiment, infotainment SoC 1330 may include any amount and type of GPU functionality. In at least one embodiment, infotainment SoC 1330 may communicate over bus 1302 with other devices, systems, and / or components of vehicle 1300. In at least one embodiment, infotainment SoC 1330 may be coupled to a supervisory MCU such that a GPU of an infotainment system may perform some self-driving functions in event that primary controller (s) 1336 (e.g., primary and / or backup computers of vehicle 1300) fail. In at least one embodiment, infotainment SoC 1330 may put vehicle 1300 into a chauffeur to safe stop mode, as described herein.

[0284] In at least one embodiment, vehicle 1300 may further include instrument cluster 1332 (e.g., a digital dash, an electronic instrument cluster, a digital instrument panel, etc. ) . In at least one embodiment, instrument cluster 1332 may include, without limitation, a controller and / or supercomputer (e.g., a discrete controller or supercomputer) . In at least one embodiment, instrument cluster 1332 may include, without limitation, any number and combination of a set of instrumentation such as a speedometer, fuel level, oil pressure, tachometer, odometer, turn indicators, gearshift position indicator, seat belt warning light (s) , parking-brake warning light (s) , engine-malfunction light (s) , supplemental restraint system  (e.g., airbag) information, lighting controls, safety system controls, navigation information, etc. In some examples, information may be displayed and / or shared among infotainment SoC 1330 and instrument cluster 1332. In at least one embodiment, instrument cluster 1332 may be included as part of infotainment SoC 1330, or vice versa.

[0285] FIG. 13D is a diagram of a system for communication between cloud-based server (s) and autonomous vehicle 1300 of FIG. 13A, according to at least one embodiment. In at least one embodiment, system may include, without limitation, server (s) 1378, network (s) 1390, and any number and type of vehicles, including vehicle 1300. In at least one embodiment, server (s) 1378 may include, without limitation, a plurality of GPUs 1384 (A) -1384 (H) (collectively referred to herein as GPUs 1384) , PCIe switches 1382 (A) -1382 (D) (collectively referred to herein as PCIe switches 1382) , and / or CPUs 1380 (A) -1380 (B) (collectively referred to herein as CPUs 1380) . In at least one embodiment, GPUs 1384, CPUs 1380, and PCIe switches 1382 may be interconnected with high-speed interconnects such as, for example and without limitation, NVLink interfaces 1388 developed by NVIDIA and / or PCIe connections 1386. In at least one embodiment, GPUs 1384 are connected via an NVLink and / or NVSwitch SoC and GPUs 1384 and PCIe switches 1382 are connected via PCIe interconnects. Although eight GPUs 1384, two CPUs 1380, and four PCIe switches 1382 are illustrated, this is not intended to be limiting. In at least one embodiment, each of server (s) 1378 may include, without limitation, any number of GPUs 1384, CPUs 1380, and / or PCIe switches 1382, in any combination. For example, in at least one embodiment, server (s) 1378 could each include eight, sixteen, thirty-two, and / or more GPUs 1384.

[0286] In at least one embodiment, server (s) 1378 may receive, over network (s) 1390 and from vehicles, image data representative of images showing unexpected or changed road conditions, such as recently commenced road-work. In at least one embodiment, server (s) 1378 may transmit, over network (s) 1390 and to vehicles, neural networks 1392, updated or otherwise, and / or map information 1394, including, without limitation, information regarding traffic and road conditions. In at least one embodiment, updates to map information 1394 may include, without limitation, updates for HD map 1322, such as information regarding construction sites, potholes, detours, flooding, and / or other obstructions. In at least one embodiment, neural networks 1392, and / or map information 1394 may have resulted from new training and / or experiences represented in data received from any number of vehicles in an environment, and / or based at least in part on training performed at a data center (e.g., using server (s) 1378 and / or other servers) .

[0287] In at least one embodiment, server (s) 1378 may be used to train machine learning models (e.g., neural networks) based at least in part on training data. In at least one embodiment, training data may be generated by vehicles, and / or may be generated in a simulation (e.g., using a game engine) . In at least one embodiment, any amount of training data is tagged (e.g., where associated neural network benefits from supervised learning) and / or undergoes other pre-processing. In at least one embodiment, any amount of training data is not tagged and / or pre-processed (e.g., where associated neural network does not require supervised learning) . In at least one embodiment, once machine learning models are trained, machine learning models may be used by vehicles (e.g., transmitted to vehicles over network (s) 1390) , and / or machine learning models may be used by server (s) 1378 to remotely monitor vehicles.

[0288] In at least one embodiment, server (s) 1378 may receive data from vehicles and apply data to up-to-date real-time neural networks for real-time intelligent inferencing. In at least one embodiment, server (s) 1378 may include deep-learning supercomputers and / or dedicated AI computers powered by GPU (s) 1384, such as a DGX and DGX Station machines developed by NVIDIA. However, in at least one embodiment, server (s) 1378 may include deep learning infrastructure that uses CPU-powered data centers.

[0289] In at least one embodiment, deep-learning infrastructure of server (s) 1378 may be capable of fast, real-time inferencing, and may use that capability to evaluate and verify health of processors, software, and / or associated hardware in vehicle 1300. For example, in at least one embodiment, deep-learning infrastructure may receive periodic updates from vehicle 1300, such as a sequence of images and / or objects that vehicle 1300 has located in that sequence of images (e.g., via computer vision and / or other machine learning object classification techniques) . In at least one embodiment, deep-learning infrastructure may run its own neural network to identify objects and compare them with objects identified by vehicle 1300 and, if results do not match and deep-learning infrastructure concludes that AI in vehicle 1300 is malfunctioning, then server (s) 1378 may transmit a signal to vehicle 1300 instructing a fail-safe computer of vehicle 1300 to assume control, notify passengers, and complete a safe parking maneuver.

[0290] In at least one embodiment, server (s) 1378 may include GPU (s) 1384 and one or more programmable inference accelerators (e.g., NVIDIA’s TensorRT 3 devices) . In at least one embodiment, a combination of GPU-powered servers and inference acceleration may  make real-time responsiveness possible. In at least one embodiment, such as where performance is less critical, servers powered by CPUs, FPGAs, and other processors may be used for inferencing. In at least one embodiment, hardware structure (s) 1015 are used to perform one or more embodiments. Details regarding hardware structure (s) 1015 are provided herein in conjunction with FIGS. 10A and / or 10B.

[0291] In at least one embodiment, systems, software, and other components of FIGs. 13A-13D are integrated into FIGs. 1-8. For example, FIGs. 13A-13D include a processor comprising one or more circuits to cause one or more neural networks to use one or more tensors in two or more portions of said one or more neural networks as disclosed in FIGs. 1-8.

[0292] COMPUTER SYSTEMS

[0293] FIG. 14 is a block diagram illustrating an exemplary computer system, which may be a system with interconnected devices and components, a system-on-a-chip (SOC) or some combination thereof formed with a processor that may include execution units to execute an instruction, according to at least one embodiment. In at least one embodiment, a computer system 1400 may include, without limitation, a component, such as a processor 1402 to employ execution units including logic to perform algorithms for process data, in accordance with present disclosure, such as in embodiment described herein. In at least one embodiment, computer system 1400 may include processors, such as  Processor family, XeonTM,  XScaleTM and / or StrongARMTM,  CoreTM, or  NervanaTM microprocessors available from Intel Corporation of Santa Clara, California, although other systems (including PCs having other microprocessors, engineering workstations, set-top boxes and like) may also be used. In at least one embodiment, computer system 1400 may execute a version of WINDOWS operating system available from Microsoft Corporation of Redmond, Wash., although other operating systems (UNIX and Linux, for example) , embedded software, and / or graphical user interfaces, may also be used.

[0294] Embodiments may be used in other devices such as handheld devices and embedded applications. Some examples of handheld devices include cellular phones, Internet Protocol devices, digital cameras, personal digital assistants ( “PDAs” ) , and handheld PCs. In at least one embodiment, embedded applications may include a microcontroller, a digital signal processor ( “DSP” ) , system on a chip, network computers ( “NetPCs” ) , set-top boxes, network hubs, wide area network ( “WAN” ) switches, or any other system that may perform one or more instructions in accordance with at least one embodiment.

[0295] In at least one embodiment, computer system 1400 may include, without limitation, processor 1402 that may include, without limitation, one or more execution units 1408 to perform machine learning model training and / or inferencing according to techniques described herein. In at least one embodiment, computer system 1400 is a single processor desktop or server system, but in another embodiment, computer system 1400 may be a multiprocessor system. In at least one embodiment, processor 1402 may include, without limitation, a complex instruction set computer ( “CISC” ) microprocessor, a reduced instruction set computing ( “RISC” ) microprocessor, a very long instruction word ( “VLIW” ) microprocessor, a processor implementing a combination of instruction sets, or any other processor device, such as a digital signal processor, for example. In at least one embodiment, processor 1402 may be coupled to a processor bus 1410 that may transmit data signals between processor 1402 and other components in computer system 1400.

[0296] In at least one embodiment, processor 1402 may include, without limitation, a Level 1 (“L1” ) internal cache memory ( “cache” ) 1404. In at least one embodiment, processor 1402 may have a single internal cache or multiple levels of internal cache. In at least one embodiment, cache memory may reside external to processor 1402. Other embodiments may also include a combination of both internal and external caches depending on particular implementation and needs. In at least one embodiment, a register file 1406 may store different types of data in various registers including, without limitation, integer registers, floating point registers, status registers, and an instruction pointer register.

[0297] In at least one embodiment, execution unit 1408, including, without limitation, logic to perform integer and floating point operations, also resides in processor 1402. In at least one embodiment, processor 1402 may also include a microcode ( “ucode” ) read only memory ( “ROM” ) that stores microcode for certain macro instructions. In at least one embodiment, execution unit 1408 may include logic to handle a packed instruction set 1409. In at least one embodiment, by including packed instruction set 1409 in an instruction set of a general-purpose processor, along with associated circuitry to execute instructions, operations used by many multimedia applications may be performed using packed data in processor 1402. In at least one embodiment, many multimedia applications may be accelerated and executed more efficiently by using a full width of a processor’s data bus for performing operations on packed data, which may eliminate a need to transfer smaller units of data across that processor’s data bus to perform one or more operations one data element at a time.

[0298] In at least one embodiment, execution unit 1408 may also be used in microcontrollers, embedded processors, graphics devices, DSPs, and other types of logic circuits. In at least one embodiment, computer system 1400 may include, without limitation, a memory 1420. In at least one embodiment, memory 1420 may be a Dynamic Random Access Memory ( “DRAM” ) device, a Static Random Access Memory ( “SRAM” ) device, a flash memory device, or another memory device. In at least one embodiment, memory 1420 may store instruction (s) 1419 and / or data 1421 represented by data signals that may be executed by processor 1402.

[0299] In at least one embodiment, a system logic chip may be coupled to processor bus 1410 and memory 1420. In at least one embodiment, a system logic chip may include, without limitation, a memory controller hub ( “MCH” ) 1416, and processor 1402 may communicate with MCH 1416 via processor bus 1410. In at least one embodiment, MCH 1416 may provide a high bandwidth memory path 1418 to memory 1420 for instruction and data storage and for storage of graphics commands, data and textures. In at least one embodiment, MCH 1416 may direct data signals between processor 1402, memory 1420, and other components in computer system 1400 and to bridge data signals between processor bus 1410, memory 1420, and a system I / O interface 1422. In at least one embodiment, a system logic chip may provide a graphics port for coupling to a graphics controller. In at least one embodiment, MCH 1416 may be coupled to memory 1420 through high bandwidth memory path 1418 and a graphics / video card 1412 may be coupled to MCH 1416 through an Accelerated Graphics Port ( “AGP” ) interconnect 1414.

[0300] In at least one embodiment, computer system 1400 may use system I / O interface 1422 as a proprietary hub interface bus to couple MCH 1416 to an I / O controller hub ( “ICH” ) 1430. In at least one embodiment, ICH 1430 may provide direct connections to some I / O devices via a local I / O bus. In at least one embodiment, a local I / O bus may include, without limitation, a high-speed I / O bus for connecting peripherals to memory 1420, a chipset, and processor 1402. Examples may include, without limitation, an audio controller 1429, a firmware hub ( “flash BIOS” ) 1428, a wireless transceiver 1426, a data storage 1424, a legacy I / O controller 1423 containing user input and keyboard interfaces 1425, a serial expansion port 1427, such as a Universal Serial Bus ( “USB” ) port, and a network controller 1434. In at least one embodiment, data storage 1424 may comprise a hard disk drive, a floppy disk drive, a CD-ROM device, a flash memory device, or other mass storage device.

[0301] In at least one embodiment, FIG. 14 illustrates a system, which includes interconnected hardware devices or “chips” , whereas in other embodiments, FIG. 14 may illustrate an exemplary SoC. In at least one embodiment, devices illustrated in FIG. 14 may be interconnected with proprietary interconnects, standardized interconnects (e.g., PCIe) or some combination thereof. In at least one embodiment, one or more components of computer system 1400 are interconnected using compute express link (CXL) interconnects.

[0302] Logic 1015 are used to perform inferencing and / or training operations associated with one or more embodiments. Details regarding logic 1015 are provided herein in conjunction with FIGS. 10A and / or 10B. In at least one embodiment, logic 1015 may be used in computer system 1400 for inferencing or predicting operations based, at least in part, on weight parameters calculated using neural network training operations, neural network functions and / or architectures, or neural network use cases described herein.

[0303] In at least one embodiment, systems, software, and other components of FIG. 14 are integrated into FIGs. 1-8. For example, FIG. 14 includes a processor comprising one or more circuits to cause one or more neural networks to use one or more tensors in two or more portions of said one or more neural networks as disclosed in FIGs. 1-8.

[0304] FIG. 15 is a block diagram illustrating an electronic device 1500 for utilizing a processor 1510, according to at least one embodiment. In at least one embodiment, electronic device 1500 may be, for example and without limitation, a notebook, a tower server, a rack server, a blade server, a laptop, a desktop, a tablet, a mobile device, a phone, an embedded computer, or any other suitable electronic device.

[0305] In at least one embodiment, electronic device 1500 may include, without limitation, processor 1510 communicatively coupled to any suitable number or kind of components, peripherals, modules, or devices. In at least one embodiment, processor 1510 is coupled using a bus or interface, such as a I2C bus, a System Management Bus ( “SMBus” ) , a Low Pin Count (LPC) bus, a Serial Peripheral Interface ( “SPI” ) , a High Definition Audio ( “HDA” ) bus, a Serial Advance Technology Attachment ( “SATA” ) bus, a Universal Serial Bus ( “USB” ) (versions 1, 2, 3, etc. ) , or a Universal Asynchronous Receiver / Transmitter ( “UART” ) bus. In at least one embodiment, FIG. 15 illustrates a system, which includes interconnected hardware devices or “chips” , whereas in other embodiments, FIG. 15 may illustrate an exemplary SoC. In at least one embodiment, devices illustrated in FIG. 15 may be interconnected with proprietary interconnects, standardized interconnects (e.g., PCIe) or  some combination thereof. In at least one embodiment, one or more components of FIG. 15 are interconnected using compute express link (CXL) interconnects.

[0306] In at least one embodiment, FIG. 15 may include a display 1524, a touch screen 1525, a touch pad 1530, a Near Field Communications unit ( “NFC” ) 1545, a sensor hub 1540, a thermal sensor 1546, an Express Chipset ( “EC” ) 1535, a Trusted Platform Module ( “TPM” ) 1538, BIOS / firmware / flash memory ( “BIOS, FW Flash” ) 1522, a DSP 1560, a drive 1520 such as a Solid State Disk ( “SSD” ) or a Hard Disk Drive ( “HDD” ) , a wireless local area network unit ( “WLAN” ) 1550, a Bluetooth unit 1552, a Wireless Wide Area Network unit ( “WWAN” ) 1556, a Global Positioning System (GPS) unit 1555, a camera ( “USB 3.0 camera” ) 1554 such as a USB 3.0 camera, and / or a Low Power Double Data Rate ( “LPDDR” ) memory unit ( “LPDDR3” ) 1515 implemented in, for example, an LPDDR3 standard. These components may each be implemented in any suitable manner.

[0307] In at least one embodiment, other components may be communicatively coupled to processor 1510 through components described herein. In at least one embodiment, an accelerometer 1541, an ambient light sensor ( “ALS” ) 1542, a compass 1543, and a gyroscope 1544 may be communicatively coupled to sensor hub 1540. In at least one embodiment, a thermal sensor 1539, a fan 1537, a keyboard 1536, and touch pad 1530 may be communicatively coupled to EC 1535. In at least one embodiment, speakers 1563, headphones 1564, and a microphone ( “mic” ) 1565 may be communicatively coupled to an audio unit ( “audio codec and class D amp” ) 1562, which may in turn be communicatively coupled to DSP 1560. In at least one embodiment, audio unit 1562 may include, for example and without limitation, an audio coder / decoder ( “codec” ) and a class D amplifier. In at least one embodiment, a SIM card ( “SIM” ) 1557 may be communicatively coupled to WWAN unit 1556. In at least one embodiment, components such as WLAN unit 1550 and Bluetooth unit 1552, as well as WWAN unit 1556 may be implemented in a Next Generation Form Factor ( “NGFF” ) .

[0308] Logic 1015 are used to perform inferencing and / or training operations associated with one or more embodiments. Details regarding logic 1015 are provided herein in conjunction with FIGS. 10A and / or 10B. In at least one embodiment, logic 1015 may be used in electronic device 1500 for inferencing or predicting operations based, at least in part, on weight parameters calculated using neural network training operations, neural network functions and / or architectures, or neural network use cases described herein.

[0309] In at least one embodiment, systems, software, and other components of FIG. 15 are integrated into FIGs. 1-8. For example, FIG. 15 includes a processor comprising one or more circuits to cause one or more neural networks to use one or more tensors in two or more portions of said one or more neural networks as disclosed in FIGs. 1-8.

[0310] FIG. 16 illustrates a computer system 1600, according to at least one embodiment. In at least one embodiment, computer system 1600 is configured to implement various processes and methods described throughout this disclosure.

[0311] In at least one embodiment, computer system 1600 comprises, without limitation, at least one central processing unit ( “CPU” ) 1602 that is connected to a communication bus 1610 implemented using any suitable protocol, such as PCI ( “Peripheral Component Interconnect” ) , peripheral component interconnect express ( “PCI-Express” ) , AGP ( “Accelerated Graphics Port” ) , HyperTransport, or any other bus or point-to-point communication protocol (s) . In at least one embodiment, computer system 1600 includes, without limitation, a main memory 1604 and control logic (e.g., implemented as hardware, software, or a combination thereof) and data are stored in main memory 1604, which may take form of random access memory ( “RAM” ) . In at least one embodiment, a network interface subsystem ( “network interface” ) 1622 provides an interface to other computing devices and networks for receiving data from and transmitting data to other systems with computer system 1600.

[0312] In at least one embodiment, computer system 1600, in at least one embodiment, includes, without limitation, input devices 1608, a parallel processing system 1612, and display devices 1606 that can be implemented using a conventional cathode ray tube ( “CRT” ) , a liquid crystal display ( “LCD” ) , a light emitting diode ( “LED” ) display, a plasma display, or other suitable display technologies. In at least one embodiment, user input is received from input devices 1608 such as keyboard, mouse, touchpad, microphone, etc. In at least one embodiment, each module described herein can be situated on a single semiconductor platform to form a processing system.

[0313] Logic 1015 are used to perform inferencing and / or training operations associated with one or more embodiments. Details regarding inference and / or training logic 1015 are provided herein in conjunction with FIGS. 10A and / or 10B. In at least one embodiment, logic 1015 may be used in computer system 1600 for inferencing or predicting operations based, at least in part, on weight parameters calculated using neural network training  operations, neural network functions and / or architectures, or neural network use cases described herein.

[0314] In at least one embodiment, systems, software, and other components of FIG. 16 are integrated into FIGs. 1-8. For example, FIG. 16 includes a processor comprising one or more circuits to cause one or more neural networks to use one or more tensors in two or more portions of said one or more neural networks as disclosed in FIGs. 1-8.

[0315] FIG. 17 illustrates a computer system 1700, according to at least one embodiment. In at least one embodiment, computer system 1700 includes, without limitation, a computer 1710 and a USB stick 1720. In at least one embodiment, computer 1710 may include, without limitation, any number and type of processor (s) (not shown) and a memory (not shown) . In at least one embodiment, computer 1710 includes, without limitation, a server, a cloud instance, a laptop, and a desktop computer.

[0316] In at least one embodiment, USB stick 1720 includes, without limitation, a processing unit 1730, a USB interface 1740, and USB interface logic 1750. In at least one embodiment, processing unit 1730 may be any instruction execution system, apparatus, or device capable of executing instructions. In at least one embodiment, processing unit 1730 may include, without limitation, any number and type of processing cores (not shown) . In at least one embodiment, processing unit 1730 comprises an application specific integrated circuit ( “ASIC” ) that is optimized to perform any amount and type of operations associated with machine learning. For instance, in at least one embodiment, processing unit 1730 is a tensor processing unit ( “TPC” ) that is optimized to perform machine learning inference operations. In at least one embodiment, processing unit 1730 is a vision processing unit ( “VPU” ) that is optimized to perform machine vision and machine learning inference operations.

[0317] In at least one embodiment, USB interface 1740 may be any type of USB connector or USB socket. For instance, in at least one embodiment, USB interface 1740 is a USB 3.0 Type-C socket for data and power. In at least one embodiment, USB interface 1740 is a USB 3.0 Type-A connector. In at least one embodiment, USB interface logic 1750 may include any amount and type of logic that enables processing unit 1730 to interface with devices (e.g., computer 1710) via USB connector 1740.

[0318] Logic 1015 are used to perform inferencing and / or training operations associated with one or more embodiments. Details regarding logic 1015 are provided herein in  conjunction with FIGS. 10A and / or 10B. In at least one embodiment, logic 1015 may be used in computer system 1700 for inferencing or predicting operations based, at least in part, on weight parameters calculated using neural network training operations, neural network functions and / or architectures, or neural network use cases described herein.

[0319] In at least one embodiment, systems, software, and other components of FIG. 17 are integrated into FIGs. 1-8. For example, FIG. 17 includes a processor comprising one or more circuits to cause one or more neural networks to use one or more tensors in two or more portions of said one or more neural networks as disclosed in FIGs. 1-8.

[0320] FIG. 18A illustrates an exemplary architecture in which a plurality of GPUs 1810 (1) -1810 (N) is communicatively coupled to a plurality of multi-core processors 1805 (1) -1805 (M) over high-speed links 1840 (1) -1840 (N) (e.g., buses, point-to-point interconnects, etc. ) . In at least one embodiment, high-speed links 1840 (1) -1840 (N) support a communication throughput of 4 GB / s, 30 GB / s, 80 GB / sor higher. In at least one embodiment, various interconnect protocols may be used including, but not limited to, PCIe 4.0 or 5.0 and NVLink 2.0. In various figures, “N” and “M” represent positive integers, values of which may be different from figure to figure. In at least one embodiment, one or more GPUs in a plurality of GPUs 1810 (1) -1810 (N) includes one or more graphics cores (also referred to simply as “cores” ) 2100 as disclosed in Figures 21A and 21B. In at least one embodiment, one or more graphics cores 2100 may be referred to as streaming multiprocessors ( “SMs” ) , stream processors ( “SPs” ) , stream processing units ( “SPUs” ) , compute units ( “CUs” ) , execution units ( “EUs” ) , and / or slices, where a slice in this context can refer to a portion of processing resources in a processing unit (e.g., 16 cores, a ray tracing unit, a thread director or scheduler) .

[0321] In addition, and in at least one embodiment, two or more of GPUs 1810 are interconnected over high-speed links 1829 (1) -1829 (2) , which may be implemented using similar or different protocols / links than those used for high-speed links 1840 (1) -1840 (N) . Similarly, two or more of multi-core processors 1805 may be connected over a high-speed link 1828 which may be symmetric multi-processor (SMP) buses operating at 20 GB / s, 30 GB / s, 120 GB / sor higher. Alternatively, all communication between various system components shown in FIG. 18A may be accomplished using similar protocols / links (e.g., over a common interconnection fabric) .

[0322] In at least one embodiment, each multi-core processor 1805 is communicatively coupled to a processor memory 1801 (1) -1801 (M) , via memory interconnects 1826 (1) -1826 (M) , respectively, and each GPU 1810 (1) -1810 (N) is communicatively coupled to GPU memory 1820 (1) -1820 (N) over GPU memory interconnects 1850 (1) -1850 (N) , respectively. In at least one embodiment, memory interconnects 1826 and 1850 may utilize similar or different memory access technologies. By way of example, and not limitation, processor memories 1801 (1) -1801 (M) and GPU memories 1820 may be volatile memories such as dynamic random access memories (DRAMs) (including stacked DRAMs) , Graphics DDR SDRAM (GDDR) (e.g., GDDR5, GDDR6) , or High Bandwidth Memory (HBM) and / or may be non-volatile memories such as 3D XPoint or Nano-Ram. In at least one embodiment, some portion of processor memories 1801 may be volatile memory and another portion may be non-volatile memory (e.g., using a two-level memory (2LM) hierarchy) .

[0323] As described herein, although various multi-core processors 1805 and GPUs 1810 may be physically coupled to a particular memory 1801, 1820, respectively, and / or a unified memory architecture may be implemented in which a virtual system address space (also referred to as “effective address” space) is distributed among various physical memories. For example, processor memories 1801 (1) -1801 (M) may each comprise 64 GB of system memory address space and GPU memories 1820 (1) -1820 (N) may each comprise 32 GB of system memory address space resulting in a total of 256 GB addressable memory when M=2 and N=4. Other values for N and M are possible.

[0324] FIG. 18B illustrates additional details for an interconnection between a multi-core processor 1807 and a graphics acceleration module 1846 in accordance with one exemplary embodiment. In at least one embodiment, graphics acceleration module 1846 may include one or more GPU chips integrated on a line card which is coupled to processor 1807 via high-speed link 1840 (e.g., a PCIe bus, NVLink, etc. ) . In at least one embodiment, graphics acceleration module 1846 may alternatively be integrated on a package or chip with processor 1807.

[0325] In at least one embodiment, processor 1807 includes a plurality of cores 1860A-1860D (which may be referred to as “execution units” ) , each with a translation lookaside buffer ( “TLB” ) 1861A-1861D and one or more caches 1862A-1862D. In at least one embodiment, cores 1860A-1860D may include various other components for executing instructions and processing data that are not illustrated. In at least one embodiment, caches  1862A-1862D may comprise Level 1 (L1) and Level 2 (L2) caches. In addition, one or more shared caches 1856 may be included in caches 1862A-1862D and shared by sets of cores 1860A-1860D. For example, one embodiment of processor 1807 includes 24 cores, each with its own L1 cache, twelve shared L2 caches, and twelve shared L3 caches. In this embodiment, one or more L2 and L3 caches are shared by two adjacent cores. In at least one embodiment, processor 1807 and graphics acceleration module 1846 connect with system memory 1814, which may include processor memories 1801 (1) -1801 (M) of FIG. 18A.

[0326] In at least one embodiment, coherency is maintained for data and instructions stored in various caches 1862A-1862D, 1856 and system memory 1814 via inter-core communication over a coherence bus 1864. In at least one embodiment, for example, each cache may have cache coherency logic / circuitry associated therewith to communicate to over coherence bus 1864 in response to detected reads or writes to particular cache lines. In at least one embodiment, a cache snooping protocol is implemented over coherence bus 1864 to snoop cache accesses.

[0327] In at least one embodiment, a proxy circuit 1825 communicatively couples graphics acceleration module 1846 to coherence bus 1864, allowing graphics acceleration module 1846 to participate in a cache coherence protocol as a peer of cores 1860A-1860D. In particular, in at least one embodiment, an interface 1835 provides connectivity to proxy circuit 1825 over high-speed link 1840 and an interface 1837 connects graphics acceleration module 1846 to high-speed link 1840.

[0328] In at least one embodiment, an accelerator integration circuit 1836 provides cache management, memory access, context management, and interrupt management services on behalf of a plurality of graphics processing engines 1831 (1) -1831 (N) of graphics acceleration module 1846. In at least one embodiment, graphics processing engines 1831 (1) -1831 (N) may each comprise a separate graphics processing unit (GPU) . In at least one embodiment, plurality of graphics processing engines 1831 (1) -1831 (N) of graphics acceleration module 1846 include one or more graphics cores 2100 as discussed in connection with Figures 21A and 21B. In at least one embodiment, graphics processing engines 1831 (1) -1831 (N) alternatively may comprise different types of graphics processing engines within a GPU, such as graphics execution units, media processing engines (e.g., video encoders / decoders) , samplers, and blit engines. In at least one embodiment, graphics acceleration module 1846 may be a GPU with a plurality of graphics processing engines 1831 (1) -1831 (N) or graphics  processing engines 1831 (1) -1831 (N) may be individual GPUs integrated on a common package, line card, or chip.

[0329] In at least one embodiment, accelerator integration circuit 1836 includes a memory management unit (MMU) 1839 for performing various memory management functions such as virtual-to-physical memory translations (also referred to as effective-to-real memory translations) and memory access protocols for accessing system memory 1814. In at least one embodiment, MMU 1839 may also include a translation lookaside buffer (TLB) (not shown) for caching virtual / effective to physical / real address translations. In at least one embodiment, a cache 1838 can store commands and data for efficient access by graphics processing engines 1831 (1) -1831 (N) . In at least one embodiment, data stored in cache 1838 and graphics memories 1833 (1) -1833 (M) is kept coherent with core caches 1862A-1862D, 1856 and system memory 1814, possibly using a fetch unit 1844. As mentioned, this may be accomplished via proxy circuit 1825 on behalf of cache 1838 and memories 1833 (1) -1833 (M) (e.g., sending updates to cache 1838 related to modifications / accesses of cache lines on processor caches 1862A-1862D, 1856 and receiving updates from cache 1838) .

[0330] In at least one embodiment, a set of registers 1845 store context data for threads executed by graphics processing engines 1831 (1) -1831 (N) and a context management circuit 1848 manages thread contexts. For example, context management circuit 1848 may perform save and restore operations to save and restore contexts of various threads during contexts switches (e.g., where a first thread is saved and a second thread is stored so that a second thread can be execute by a graphics processing engine) . For example, on a context switch, context management circuit 1848 may store current register values to a designated region in memory (e.g., identified by a context pointer) . It may then restore register values when returning to a context. In at least one embodiment, an interrupt management circuit 1847 receives and processes interrupts received from system devices.

[0331] In at least one embodiment, virtual / effective addresses from a graphics processing engine 1831 are translated to real / physical addresses in system memory 1814 by MMU 1839. In at least one embodiment, accelerator integration circuit 1836 supports multiple (e.g., 4, 8, 16) graphics accelerator modules 1846 and / or other accelerator devices. In at least one embodiment, graphics accelerator module 1846 may be dedicated to a single application executed on processor 1807 or may be shared between multiple applications. In at least one embodiment, a virtualized graphics execution environment is presented in which resources of  graphics processing engines 1831 (1) -1831 (N) are shared with multiple applications or virtual machines (VMs) . In at least one embodiment, resources may be subdivided into “slices” which are allocated to different VMs and / or applications based on processing requirements and priorities associated with VMs and / or applications.

[0332] In at least one embodiment, accelerator integration circuit 1836 performs as a bridge to a system for graphics acceleration module 1846 and provides address translation and system memory cache services. In addition, in at least one embodiment, accelerator integration circuit 1836 may provide virtualization facilities for a host processor to manage virtualization of graphics processing engines 1831 (1) -1831 (N) , interrupts, and memory management.

[0333] In at least one embodiment, because hardware resources of graphics processing engines 1831 (1) -1831 (N) are mapped explicitly to a real address space seen by host processor 1807, any host processor can address these resources directly using an effective address value. In at least one embodiment, one function of accelerator integration circuit 1836 is physical separation of graphics processing engines 1831 (1) -1831 (N) so that they appear to a system as independent units.

[0334] In at least one embodiment, one or more graphics memories 1833 (1) -1833 (M) are coupled to each of graphics processing engines 1831 (1) -1831 (N) , respectively and N=M. In at least one embodiment, graphics memories 1833 (1) -1833 (M) store instructions and data being processed by each of graphics processing engines 1831 (1) -1831 (N) . In at least one embodiment, graphics memories 1833 (1) -1833 (M) may be volatile memories such as DRAMs (including stacked DRAMs) , GDDR memory (e.g., GDDR5, GDDR6) , or HBM, and / or may be non-volatile memories such as 3D XPoint or Nano-Ram.

[0335] In at least one embodiment, to reduce data traffic over high-speed link 1840, biasing techniques can be used to ensure that data stored in graphics memories 1833 (1) -1833 (M) is data that will be used most frequently by graphics processing engines 1831 (1) -1831 (N) and preferably not used by cores 1860A-1860D (at least not frequently) . Similarly, in at least one embodiment, a biasing mechanism attempts to keep data needed by cores (and preferably not graphics processing engines 1831 (1) -1831 (N) ) within caches 1862A-1862D, 1856 and system memory 1814.

[0336] FIG. 18C illustrates another exemplary embodiment in which accelerator integration circuit 1836 is integrated within processor 1807. In this embodiment, graphics processing  engines 1831 (1) -1831 (N) communicate directly over high-speed link 1840 to accelerator integration circuit 1836 via interface 1837 and interface 1835 (which, again, may be any form of bus or interface protocol) . In at least one embodiment, accelerator integration circuit 1836 may perform similar operations as those described with respect to FIG. 18B, but potentially at a higher throughput given its close proximity to coherence bus 1864 and caches 1862A-1862D, 1856. In at least one embodiment, an accelerator integration circuit supports different programming models including a dedicated-process programming model (no graphics acceleration module virtualization) and shared programming models (with virtualization) , which may include programming models which are controlled by accelerator integration circuit 1836 and programming models which are controlled by graphics acceleration module 1846.

[0337] In at least one embodiment, graphics processing engines 1831 (1) -1831 (N) are dedicated to a single application or process under a single operating system. In at least one embodiment, a single application can funnel other application requests to graphics processing engines 1831 (1) -1831 (N) , providing virtualization within a VM / partition.

[0338] In at least one embodiment, graphics processing engines 1831 (1) -1831 (N) , may be shared by multiple VM / application partitions. In at least one embodiment, shared models may use a system hypervisor to virtualize graphics processing engines 1831 (1) -1831 (N) to allow access by each operating system. In at least one embodiment, for single-partition systems without a hypervisor, graphics processing engines 1831 (1) -1831 (N) are owned by an operating system. In at least one embodiment, an operating system can virtualize graphics processing engines 1831 (1) -1831 (N) to provide access to each process or application.

[0339] In at least one embodiment, graphics acceleration module 1846 or an individual graphics processing engine 1831 (1) -1831 (N) selects a process element using a process handle. In at least one embodiment, process elements are stored in system memory 1814 and are addressable using an effective address to real address translation technique described herein. In at least one embodiment, a process handle may be an implementation-specific value provided to a host process when registering its context with graphics processing engine 1831 (1) -1831 (N) (that is, calling system software to add a process element to a process element linked list) . In at least one embodiment, a lower 16-bits of a process handle may be an offset of a process element within a process element linked list.

[0340] FIG. 18D illustrates an exemplary accelerator integration slice 1890. In at least one embodiment, a “slice” comprises a specified portion of processing resources of accelerator integration circuit 1836. In at least one embodiment, an application is effective address space 1882 within system memory 1814 stores process elements 1883. In at least one embodiment, process elements 1883 are stored in response to GPU invocations 1881 from applications 1880 executed on processor 1807. In at least one embodiment, a process element 1883 contains process state for corresponding application 1880. In at least one embodiment, a work descriptor (WD) 1884 contained in process element 1883 can be a single job requested by an application or may contain a pointer to a queue of jobs. In at least one embodiment, WD 1884 is a pointer to a job request queue in an application’s effective address space 1882.

[0341] In at least one embodiment, graphics acceleration module 1846 and / or individual graphics processing engines 1831 (1) -1831 (N) can be shared by all or a subset of processes in a system. In at least one embodiment, an infrastructure for setting up process states and sending a WD 1884 to a graphics acceleration module 1846 to start a job in a virtualized environment may be included.

[0342] In at least one embodiment, a dedicated-process programming model is implementation-specific. In at least one embodiment, in this model, a single process owns graphics acceleration module 1846 or an individual graphics processing engine 1831. In at least one embodiment, when graphics acceleration module 1846 is owned by a single process, a hypervisor initializes accelerator integration circuit 1836 for an owning partition and an operating system initializes accelerator integration circuit 1836 for an owning process when graphics acceleration module 1846 is assigned.

[0343] In at least one embodiment, in operation, a WD fetch unit 1891 in accelerator integration slice 1890 fetches next WD 1884, which includes an indication of work to be done by one or more graphics processing engines of graphics acceleration module 1846. In at least one embodiment, data from WD 1884 may be stored in registers 1845 and used by MMU 1839, interrupt management circuit 1847 and / or context management circuit 1848 as illustrated. For example, one embodiment of MMU 1839 includes segment / page walk circuitry for accessing segment / page tables 1886 within an OS virtual address space 1885. In at least one embodiment, interrupt management circuit 1847 may process interrupt events 1892 received from graphics acceleration module 1846. In at least one embodiment, when  performing graphics operations, an effective address 1893 generated by a graphics processing engine 1831 (1) -1831 (N) is translated to a real address by MMU 1839.

[0344] In at least one embodiment, registers 1845 are duplicated for each graphics processing engine 1831 (1) -1831 (N) and / or graphics acceleration module 1846 and may be initialized by a hypervisor or an operating system. In at least one embodiment, each of these duplicated registers may be included in an accelerator integration slice 1890. Exemplary registers that may be initialized by a hypervisor are shown in Table 1.

[0345] Table 1 –Hypervisor Initialized Registers

[0346] Exemplary registers that may be initialized by an operating system are shown in Table 2.

[0347] Table 2 –Operating System Initialized Registers

[0348] In at least one embodiment, each WD 1884 is specific to a particular graphics acceleration module 1846 and / or graphics processing engines 1831 (1) -1831 (N) . In at least  one embodiment, it contains all information required by a graphics processing engine 1831 (1) -1831 (N) to do work, or it can be a pointer to a memory location where an application has set up a command queue of work to be completed.

[0349] FIG. 18E illustrates additional details for one exemplary embodiment of a shared model. This embodiment includes a hypervisor real address space 1898 in which a process element list 1899 is stored. In at least one embodiment, hypervisor real address space 1898 is accessible via a hypervisor 1896 which virtualizes graphics acceleration module engines for operating system 1895.

[0350] In at least one embodiment, shared programming models allow for all or a subset of processes from all or a subset of partitions in a system to use a graphics acceleration module 1846. In at least one embodiment, there are two programming models where graphics acceleration module 1846 is shared by multiple processes and partitions, namely time-sliced shared and graphics directed shared.

[0351] In at least one embodiment, in this model, system hypervisor 1896 owns graphics acceleration module 1846 and makes its function available to all operating systems 1895. In at least one embodiment, for a graphics acceleration module 1846 to support virtualization by system hypervisor 1896, graphics acceleration module 1846 may adhere to certain requirements, such as (1) an application’s job request must be autonomous (that is, state does not need to be maintained between jobs) , or graphics acceleration module 1846 must provide a context save and restore mechanism, (2) an application’s job request is guaranteed by graphics acceleration module 1846 to complete in a specified amount of time, including any translation faults, or graphics acceleration module 1846 provides an ability to preempt processing of a job, and (3) graphics acceleration module 1846 must be guaranteed fairness between processes when operating in a directed shared programming model.

[0352] In at least one embodiment, application 1880 is required to make an operating system 1895 system call with a graphics acceleration module type, a work descriptor (WD) , an authority mask register (AMR) value, and a context save / restore area pointer (CSRP) . In at least one embodiment, graphics acceleration module type describes a targeted acceleration function for a system call. In at least one embodiment, graphics acceleration module type may be a system-specific value. In at least one embodiment, WD is formatted specifically for graphics acceleration module 1846 and can be in a form of a graphics acceleration module 1846 command, an effective address pointer to a user-defined structure, an effective address  pointer to a queue of commands, or any other data structure to describe work to be done by graphics acceleration module 1846.

[0353] In at least one embodiment, an AMR value is an AMR state to use for a current process. In at least one embodiment, a value passed to an operating system is similar to an application setting an AMR. In at least one embodiment, if accelerator integration circuit 1836 (not shown) and graphics acceleration module 1846 implementations do not support a User Authority Mask Override Register (UAMOR) , an operating system may apply a current UAMOR value to an AMR value before passing an AMR in a hypervisor call. In at least one embodiment, hypervisor 1896 may optionally apply a current Authority Mask Override Register (AMOR) value before placing an AMR into process element 1883. In at least one embodiment, CSRP is one of registers 1845 containing an effective address of an area in an application’s effective address space 1882 for graphics acceleration module 1846 to save and restore context state. In at least one embodiment, this pointer is optional if no state is required to be saved between jobs or when a job is preempted. In at least one embodiment, context save / restore area may be pinned system memory.

[0354] Upon receiving a system call, operating system 1895 may verify that application 1880 has registered and been given authority to use graphics acceleration module 1846. In at least one embodiment, operating system 1895 then calls hypervisor 1896 with information shown in Table 3.

[0355] Table 3 –OS to Hypervisor Call Parameters

[0356] In at least one embodiment, upon receiving a hypervisor call, hypervisor 1896 verifies that operating system 1895 has registered and been given authority to use graphics acceleration module 1846. In at least one embodiment, hypervisor 1896 then puts process  element 1883 into a process element linked list for a corresponding graphics acceleration module 1846 type. In at least one embodiment, a process element may include information shown in Table 4.

[0357] Table 4 –Process Element Information

[0358] In at least one embodiment, hypervisor initializes a plurality of accelerator integration slice 1890 registers 1845.

[0359] As illustrated in FIG. 18F, in at least one embodiment, a unified memory is used, addressable via a common virtual memory address space used to access physical processor memories 1801 (1) -1801 (N) and GPU memories 1820 (1) -1820 (N) . In this implementation, operations executed on GPUs 1810 (1) -1810 (N) utilize a same virtual / effective memory address space to access processor memories 1801 (1) -1801 (M) and vice versa, thereby simplifying programmability. In at least one embodiment, a first portion of a virtual / effective address space is allocated to processor memory 1801 (1) , a second portion to second processor memory 1801 (N) , a third portion to GPU memory 1820 (1) , and so on. In at least one embodiment, an entire virtual / effective memory space (sometimes referred to as an effective address space) is thereby distributed across each of processor memories 1801 and GPU memories 1820, allowing any processor or GPU to access any physical memory with a virtual address mapped to that memory.

[0360] In at least one embodiment, bias / coherence management circuitry 1894A-1894E within one or more of MMUs 1839A-1839E ensures cache coherence between caches of one or more host processors (e.g., 1805) and GPUs 1810 and implements biasing techniques indicating physical memories in which certain types of data should be stored. In at least one embodiment, while multiple instances of bias / coherence management circuitry 1894A-1894E are illustrated in FIG. 18F, bias / coherence circuitry may be implemented within an MMU of one or more host processors 1805 and / or within accelerator integration circuit 1836.

[0361] One embodiment allows GPU memories 1820 to be mapped as part of system memory, and accessed using shared virtual memory (SVM) technology, but without suffering performance drawbacks associated with full system cache coherence. In at least one embodiment, an ability for GPU memories 1820 to be accessed as system memory without onerous cache coherence overhead provides a beneficial operating environment for GPU offload. In at least one embodiment, this arrangement allows software of host processor 1805 to setup operands and access computation results, without overhead of tradition I / O DMA data copies. In at least one embodiment, such traditional copies involve driver calls, interrupts and memory mapped I / O (MMIO) accesses that are all inefficient relative to simple memory accesses. In at least one embodiment, an ability to access GPU memories 1820 without cache coherence overheads can be critical to execution time of an offloaded computation. In at least one embodiment, in cases with substantial streaming write memory traffic, for example, cache coherence overhead can significantly reduce an effective write bandwidth seen by a GPU 1810. In at least one embodiment, efficiency of operand setup, efficiency of results access, and efficiency of GPU computation may play a role in determining effectiveness of a GPU offload.

[0362] In at least one embodiment, selection of GPU bias and host processor bias is driven by a bias tracker data structure. In at least one embodiment, a bias table may be used, for example, which may be a page-granular structure (e.g., controlled at a granularity of a memory page) that includes 1 or 2 bits per GPU-attached memory page. In at least one embodiment, a bias table may be implemented in a stolen memory range of one or more GPU memories 1820, with or without a bias cache in a GPU 1810 (e.g., to cache frequently / recently used entries of a bias table) . Alternatively, in at least one embodiment, an entire bias table may be maintained within a GPU.

[0363] In at least one embodiment, a bias table entry associated with each access to a GPU attached memory 1820 is accessed prior to actual access to a GPU memory, causing following operations. In at least one embodiment, local requests from a GPU 1810 that find their page in GPU bias are forwarded directly to a corresponding GPU memory 1820. In at least one embodiment, local requests from a GPU that find their page in host bias are forwarded to processor 1805 (e.g., over a high-speed link as described herein) . In at least one embodiment, requests from processor 1805 that find a requested page in host processor bias complete a request like a normal memory read. Alternatively, requests directed to a GPU-biased page may be forwarded to a GPU 1810. In at least one embodiment, a GPU may then transition a page to a host processor bias if it is not currently using a page. In at least one embodiment, a bias state of a page can be changed either by a software-based mechanism, a hardware-assisted software-based mechanism, or, for a limited set of cases, a purely hardware-based mechanism.

[0364] In at least one embodiment, one mechanism for changing bias state employs an API call (e.g., OpenCL) , which, in turn, calls a GPU’s device driver which, in turn, sends a message (or enqueues a command descriptor) to a GPU directing it to change a bias state and, for some transitions, perform a cache flushing operation in a host. In at least one embodiment, a cache flushing operation is used for a transition from host processor 1805 bias to GPU bias, but is not for an opposite transition.

[0365] In at least one embodiment, cache coherency is maintained by temporarily rendering GPU-biased pages uncacheable by host processor 1805. In at least one embodiment, to access these pages, processor 1805 may request access from GPU 1810, which may or may not grant access right away. In at least one embodiment, thus, to reduce communication between processor 1805 and GPU 1810 it is beneficial to ensure that GPU-biased pages are those which are required by a GPU but not host processor 1805 and vice versa.

[0366] Hardware structure (s) 1015 are used to perform one or more embodiments. Details regarding a hardware structure (s) 1015 may be provided herein in conjunction with FIGS. 10A and / or 10B.

[0367] In at least one embodiment, systems, software, and other components of FIGs. 18A-18E are integrated into FIGs. 1-8. For example, FIGs. 18A-18E include a processor comprising one or more circuits to cause one or more neural networks to use one or more tensors in two or more portions of said one or more neural networks as disclosed in FIGs. 1-8.

[0368] FIG. 19 illustrates exemplary integrated circuits and associated graphics processors that may be fabricated using one or more IP cores, according to various embodiments described herein. In addition to what is illustrated, other logic and circuits may be included in at least one embodiment, including additional graphics processors / cores, peripheral interface controllers, or general-purpose processor cores.

[0369] FIG. 19 is a block diagram illustrating an exemplary system on a chip integrated circuit 1900 that may be fabricated using one or more IP cores, according to at least one embodiment. In at least one embodiment, integrated circuit 1900 includes one or more application processor (s) 1905 (e.g., CPUs) , at least one graphics processor 1910, and may additionally include an image processor 1915 and / or a video processor 1920, any of which may be a modular IP core. In at least one embodiment, integrated circuit 1900 includes peripheral or bus logic including a USB controller 1925, a UART controller 1930, an SPI / SDIO controller 1935, and an I22S / I22C controller 1940. In at least one embodiment, integrated circuit 1900 can include a display device 1945 coupled to one or more of a high-definition multimedia interface (HDMI) controller 1950 and a mobile industry processor interface (MIPI) display interface 1955. In at least one embodiment, storage may be provided by a flash memory subsystem 1960 including flash memory and a flash memory controller. In at least one embodiment, a memory interface may be provided via a memory controller 1965 for access to SDRAM or SRAM memory devices. In at least one embodiment, some integrated circuits additionally include an embedded security engine 1970.

[0370] Logic 1015 are used to perform inferencing and / or training operations associated with one or more embodiments. Details regarding logic 1015 are provided herein in conjunction with FIGS. 10A and / or 10B. In at least one embodiment, logic 1015 may be used in integrated circuit 1900 for inferencing or predicting operations based, at least in part, on weight parameters calculated using neural network training operations, neural network functions and / or architectures, or neural network use cases described herein.

[0371] In at least one embodiment, systems, software, and other components of FIG. 19 are integrated into FIGs. 1-8. For example, FIG. 19 includes a processor comprising one or more circuits to cause one or more neural networks to use one or more tensors in two or more portions of said one or more neural networks as disclosed in FIGs. 1-8.

[0372] FIGS. 20A-20B illustrate exemplary integrated circuits and associated graphics processors that may be fabricated using one or more IP cores, according to various  embodiments described herein. In addition to what is illustrated, other logic and circuits may be included in at least one embodiment, including additional graphics processors / cores, peripheral interface controllers, or general-purpose processor cores.

[0373] FIGS. 20A-20B are block diagrams illustrating exemplary graphics processors for use within an SoC, according to embodiments described herein. FIG. 20A illustrates an exemplary graphics processor 2010 of a system on a chip integrated circuit that may be fabricated using one or more IP cores, according to at least one embodiment. FIG. 20B illustrates an additional exemplary graphics processor 2040 of a system on a chip integrated circuit that may be fabricated using one or more IP cores, according to at least one embodiment. In at least one embodiment, graphics processor 2010 of FIG. 20A is a low power graphics processor core. In at least one embodiment, graphics processor 2040 of FIG. 20B is a higher performance graphics processor core. In at least one embodiment, each of graphics processors 2010, 2040 can be variants of graphics processor 1910 of FIG. 19.

[0374] In at least one embodiment, graphics processor 2010 includes a vertex processor 2005 and one or more fragment processor (s) 2015A-2015N (e.g., 2015A, 2015B, 2015C, 2015D, through 2015N-1, and 2015N) . In at least one embodiment, graphics processor 2010 can execute different shader programs via separate logic, such that vertex processor 2005 is optimized to execute operations for vertex shader programs, while one or more fragment processor (s) 2015A-2015N execute fragment (e.g., pixel) shading operations for fragment or pixel shader programs. In at least one embodiment, vertex processor 2005 performs a vertex processing stage of a 3D graphics pipeline and generates primitives and vertex data. In at least one embodiment, fragment processor (s) 2015A-2015N use primitive and vertex data generated by vertex processor 2005 to produce a framebuffer that is displayed on a display device. In at least one embodiment, fragment processor (s) 2015A-2015N are optimized to execute fragment shader programs as provided for in an OpenGL API, which may be used to perform similar operations as a pixel shader program as provided for in a Direct 3D API.

[0375] In at least one embodiment, graphics processor 2010 additionally includes one or more memory management units (MMUs) 2020A-2020B, cache (s) 2025A-2025B, and circuit interconnect (s) 2030A-2030B. In at least one embodiment, one or more MMU (s) 2020A-2020B provide for virtual to physical address mapping for graphics processor 2010, including for vertex processor 2005 and / or fragment processor (s) 2015A-2015N, which may reference vertex or image / texture data stored in memory, in addition to vertex or image / texture data  stored in one or more cache (s) 2025A-2025B. In at least one embodiment, one or more MMU (s) 2020A-2020B may be synchronized with other MMUs within a system, including one or more MMUs associated with one or more application processor (s) 1905, image processors 1915, and / or video processors 1920 of FIG. 19, such that each processor 1905-1920 can participate in a shared or unified virtual memory system. In at least one embodiment, one or more circuit interconnect (s) 2030A-2030B enable graphics processor 2010 to interface with other IP cores within SoC, either via an internal bus of SoC or via a direct connection.

[0376] In at least one embodiment, graphics processor 2040 includes one or more shader core (s) 2055A-2055N (e.g., 2055A, 2055B, 2055C, 2055D, 2055E, 2055F, through 2055N-1, and 2055N) as shown in FIG. 20B, which provides for a unified shader core architecture in which a single core or type or core can execute all types of programmable shader code, including shader program code to implement vertex shaders, fragment shaders, and / or compute shaders. In at least one embodiment, a number of shader cores can vary. In at least one embodiment, graphics processor 2040 includes an inter-core task manager 2045, which acts as a thread dispatcher to dispatch execution threads to one or more shader cores 2055A-2055N and a tiling unit 2058 to accelerate tiling operations for tile-based rendering, in which rendering operations for a scene are subdivided in image space, for example to exploit local spatial coherence within a scene or to optimize use of internal caches.

[0377] Logic 1015 are used to perform inferencing and / or training operations associated with one or more embodiments. Details regarding logic 1015 are provided herein in conjunction with FIGS. 10A and / or 10B. In at least one embodiment, logic 1015 may be used in graphics processor 2010 and / or 2040 for inferencing or predicting operations based, at least in part, on weight parameters calculated using neural network training operations, neural network functions and / or architectures, or neural network use cases described herein.

[0378] In at least one embodiment, systems, software, and other components of FIGs. 20A-20B are integrated into FIGs. 1-8. For example, FIGs. 20A-20B include a processor comprising one or more circuits to cause one or more neural networks to use one or more tensors in two or more portions of said one or more neural networks as disclosed in FIGs. 1-8.

[0379] FIGS. 21A-21B illustrate additional exemplary graphics processor logic according to embodiments described herein. In at least one embodiment, components illustrated in and described in connection with FIGS. 21A-21B are integrated into a single system, such as a  graphics processing unit (GPU) , SoC, or another type of processor. FIG. 21A illustrates a graphics core 2100 that may be included within graphics processor 1910 of FIG. 19, in at least one embodiment, and may be a unified shader core 2055A-2055N as in FIG. 20B in at least one embodiment. FIG. 21B illustrates a highly-parallel general-purpose graphics processing unit ( “GPGPU” , which can also be referred to as a “graphics processing unit” ) 2130 suitable for deployment on a multi-chip module in at least one embodiment. In at least one embodiment, graphics processing unit 2130 is a GPGPU that comprises a graphics processor. In at least one embodiment, integrated circuit 1900 comprises graphics core 2100, e.g., to form an integrated circuit and / or to form an SoC, where such an integrated circuit and / or such an SoC perform operations described herein.

[0380] In at least one embodiment, graphics core 2100 includes a shared instruction cache 2102, a texture unit 2118, and a cache / shared memory 2120 (e.g., including L1, L2, L3, last level cache, or other caches) that are common to execution resources within graphics core 2100. In at least one embodiment, graphics core 2100 can include multiple slices 2101A-2101N or a partition for each core, and a graphics processor can include multiple instances of graphics core 2100. In at least one embodiment, each slice 2101A-2101N refers to graphics core 2100. In at least one embodiment, slices 2101A-2101N have sub-slices, which are part of a slice 2101A-2101N. In at least one embodiment, slices 2101A-2101N are independent of other slices or dependent on other slices. In at least one embodiment, slices 2101A-2101N can include support logic including a local instruction cache 2104A-2104N, a thread scheduler (sequencer) 2106A-2106N, a thread dispatcher 2108A-2108N, and a set of registers 2110A-2110N. In at least one embodiment, slices 2101A-2101N can include a set of additional function units (AFUs 2112A-2112N) , floating-point units (FPUs 2114A-2114N) , integer arithmetic logic units (ALUs 2116A-2116N) , address computational units (ACUs 2113A-2113N) , double-precision floating-point units (DPFPUs 2115A-2115N) , and matrix processing units (MPUs 2117A-2117N) . In at least one embodiment, MPUs 2117A-2117N are referred to as matrix engines.

[0381] In at least one embodiment, each slice 2101A-2101N includes one or more engines for floating point and integer vector operations and one or more engines to accelerate convolution and matrix operations in AI, machine learning, or large dataset workloads. In at least one embodiment, one or more slices 2101A-2101N include one or more vector engines to compute a vector (e.g., compute mathematical operations for vectors) . In at least one embodiment, a vector engine can compute a vector operation in 16-bit floating point (also  referred to as “FP16” ) , 32-bit floating point (also referred to as “FP32” ) , or 64-bit floating point (also referred to as “FP64” ) . In at least one embodiment, one or more slices 2101A-2101N includes 16 vector engines that are paired with 16 matrix math units to compute matrix / tensor operations, where vector engines and math units are exposed via matrix extensions. In at least one embodiment, a slice a specified portion of processing resources of a processing unit, e.g., 16 cores and a ray tracing unit or 8 cores, a thread scheduler, a thread dispatcher, and additional functional units for a processor. In at least one embodiment, graphics core 2100 includes one or more matrix engines to compute matrix operations, e.g., when computing tensor operations.

[0382] In at least one embodiment, one or more slices 2101A-2101N includes one or more ray tracing units to compute ray tracing operations (e.g., 16 ray tracing units per slice slices 2101A-2101N) . In at least one embodiment, a ray tracing unit computes ray traversal, triangle intersection, bounding box intersect, or other ray tracing operations.

[0383] In at least one embodiment, one or more slices 2101A-2101N includes a media slice that encodes, decodes, and / or transcodes data; scales and / or format converts data; and / or performs video quality operations on video data.

[0384] In at least one embodiment, one or more slices 2101A-2101N are linked to L2 cache and memory fabric, link connectors, high-bandwidth memory (HBM) (e.g., HBM2e, HDM3) stacks, and a media engine. In at least one embodiment, one or more slices 2101A-2101N include multiple cores (e.g., 16 cores) and multiple ray tracing units (e.g., 16) paired to each core. In at least one embodiment, one or more slices 2101A-2101N has one or more L1 caches. In at least one embodiment, one or more slices 2101A-2101N include one or more vector engines; one or more instruction caches to store instructions; one or more L1 caches to cache data; one or more shared local memories (SLMs) to store data, e.g., corresponding to instructions; one or more samplers to sample data; one or more ray tracing units to perform ray tracing operations; one or more geometries to perform operations in geometry pipelines and / or apply geometric transformations to vertices or polygons; one or more rasterizers to describe an image in vector graphics format (e.g., shape) and convert it into a raster image (e.g., a series of pixels, dots, or lines, which when displayed together, create an image that is represented by shapes) ; one or more a Hierarchical Depth Buffer (Hiz) to buffer data; and / or one or more pixel backends. In at least one embodiment, a slice 2101A-2101N includes a memory fabric, e.g., an L2 cache.

[0385] In at least one embodiment, FPUs 2114A-2114N can perform single-precision (32-bit) and half-precision (16-bit) floating point operations, while DPFPUs 2115A-2115N perform double precision (64-bit) floating point operations. In at least one embodiment, ALUs 2116A-2116N can perform variable precision integer operations at 8-bit, 16-bit, and 32-bit precision, and can be configured for mixed precision operations. In at least one embodiment, MPUs 2117A-2117N can also be configured for mixed precision matrix operations, including half-precision floating point and 8-bit integer operations. In at least one embodiment, MPUs 2117-2117N can perform a variety of matrix operations to accelerate machine learning application frameworks, including enabling support for accelerated general matrix to matrix multiplication (GEMM) . In at least one embodiment, AFUs 2112A-2112N can perform additional logic operations not supported by floating-point or integer units, including trigonometric operations (e.g., sine, cosine, etc. ) .

[0386] Logic 1015 are used to perform inferencing and / or training operations associated with one or more embodiments. Details regarding logic 1015 are provided herein in conjunction with FIGS. 10A and / or 10B. In at least one embodiment, logic 1015 may be used in graphics core 2100 for inferencing or predicting operations based, at least in part, on weight parameters calculated using neural network training operations, neural network functions and / or architectures, or neural network use cases described herein.

[0387] In at least one embodiment, graphics core 2100 includes an interconnect and a link fabric sublayer that is attached to a switch and a GPU-GPU bridge that enables multiple graphics processors 2100 (e.g., 8) to be interlinked without glue to each other with load / store units (LSUs) , data transfer units, and sync semantics across multiple graphics processors 2100. In at least one embodiment, interconnects include standardized interconnects (e.g., PCIe) or some combination thereof.

[0388] In at least one embodiment, graphics core 2100 includes multiple tiles. In at least one embodiment, a tile is an individual die or one or more dies, where individual dies can be connected with an interconnect (e.g., embedded multi-die interconnect bridge (EMIB) ) . In at least one embodiment, graphics core 2100 includes a compute tile, a memory tile (e.g., where a memory tile can be exclusively accessed by different tiles or different chipsets such as a Rambo tile) , substrate tile, a base tile, a HMB tile, a link tile, and EMIB tile, where all tiles are packaged together in graphics core 2100 as part of a GPU. In at least one embodiment, graphics core 2100 can include multiple tiles in a single package (also referred to as a “multi  tile package” ) . In at least one embodiment, a compute tile can have 8 graphics cores 2100, an L1 cache; and a base tile can have a host interface with PCIe 5.0, HBM2e, MDFI, and EMIB, a link tile with 8 links, 8 ports with an embedded switch. In at least one embodiment, tiles are connected with face-to-face (F2F) chip-on-chip bonding through fine-pitched, 36-micron, microbumps (e.g., copper pillars) . In at least one embodiment, graphics core 2100 includes memory fabric, which includes memory, and is tile that is accessible by multiple tiles. In at least one embodiment, graphics core 2100 stores, accesses, or loads its own hardware contexts in memory, where a hardware context is a set of data loaded from registers before a process resumes, and where a hardware context can indicate a state of hardware (e.g., state of a GPU) .

[0389] In at least one embodiment, graphics core 2100 includes serializer / deserializer (SERDES) circuitry that converts a serial data stream to a parallel data stream, or converts a parallel data stream to a serial data stream.

[0390] In at least one embodiment, graphics core 2100 includes a high speed coherent unified fabric (GPU to GPU) , load / store units, bulk data transfer and sync semantics, and connected GPUs through an embedded switch, where a GPU-GPU bridge is controlled by a controller.

[0391] In at least one embodiment, graphics core 2100 performs an API, where said API abstracts hardware of graphics core 2100 and access libraries with instructions to perform math operations (e.g., math kernel library) , deep neural network operations (e.g., deep neural network library) , vector operations, collective communications, thread building blocks, video processing, data analytics library, and / or ray tracing operations.

[0392] FIG. 21B illustrates GPGPU 2130 that can be configured to enable highly-parallel compute operations to be performed by an array of graphics processing units, in at least one embodiment. In at least one embodiment, GPGPU 2130 can be linked directly to other instances of GPGPU 2130 to create a multi-GPU cluster to improve training speed for deep neural networks. In at least one embodiment, GPGPU 2130 includes a host interface 2132 to enable a connection with a host processor. In at least one embodiment, host interface 2132 is a PCI Express interface. In at least one embodiment, host interface 2132 can be a vendor-specific communications interface or communications fabric. In at least one embodiment, GPGPU 2130 receives commands from a host processor and uses a global scheduler 2134 (which may be referred to as a thread sequencer and / or asynchronous compute engine) to  distribute execution threads associated with those commands to a set of compute clusters 2136A-2136H. In at least one embodiment, compute clusters 2136A-2136H share a cache memory 2138. In at least one embodiment, cache memory 2138 can serve as a higher-level cache for cache memories within compute clusters 2136A-2136H. In at least one embodiment, compute clusters 2136A-2136H comprise a slice or are referred to as “slices. ” In at least one embodiment, GPGPU 2130 is part of an SoC such as part of integrated circuit 1900 (FIG. 19) .

[0393] In at least one embodiment, GPGPU 2130 includes memory 2144A-2144B coupled with compute clusters 2136A-2136H via a set of memory controllers 2142A-2142B (e.g., one or more controllers for HBM2e) . In at least one embodiment, memory 2144A-2144B can include various types of memory devices including dynamic random access memory (DRAM) or graphics random access memory, such as synchronous graphics random access memory (SGRAM) , including graphics double data rate (GDDR) memory.

[0394] In at least one embodiment, compute clusters 2136A-2136H each include a set of graphics cores, such as graphics core 2100 of FIG. 21A, which can include multiple types of integer and floating point logic units that can perform computational operations at a range of precisions including suited for machine learning computations. For example, in at least one embodiment, at least a subset of floating point units in each of compute clusters 2136A-2136H can be configured to perform 16-bit or 32-bit floating point operations, while a different subset of floating point units can be configured to perform 64-bit floating point operations.

[0395] In at least one embodiment, multiple instances of GPGPU 2130 can be configured to operate as a compute cluster. In at least one embodiment, communication used by compute clusters 2136A-2136H for synchronization and data exchange varies across embodiments. In at least one embodiment, multiple instances of GPGPU 2130 communicate over host interface 2132. In at least one embodiment, GPGPU 2130 includes an I / O hub 2139 that couples GPGPU 2130 with a GPU link 2140 that enables a direct connection to other instances of GPGPU 2130. In at least one embodiment, GPU link 2140 is coupled to a dedicated GPU-to-GPU bridge that enables communication and synchronization between multiple instances of GPGPU 2130. In at least one embodiment, GPU link 2140 couples with a high-speed interconnect to transmit and receive data to other GPGPUs or parallel processors. In at least one embodiment, multiple instances of GPGPU 2130 are located in  separate data processing systems and communicate via a network device that is accessible via host interface 2132. In at least one embodiment GPU link 2140 can be configured to enable a connection to a host processor in addition to or as an alternative to host interface 2132.

[0396] In at least one embodiment, GPGPU 2130 can be configured to train neural networks. In at least one embodiment, GPGPU 2130 can be used within an inferencing platform. In at least one embodiment, in which GPGPU 2130 is used for inferencing, GPGPU 2130 may include fewer compute clusters 2136A-2136H relative to when GPGPU 2130 is used for training a neural network. In at least one embodiment, memory technology associated with memory 2144A-2144B may differ between inferencing and training configurations, with higher bandwidth memory technologies devoted to training configurations. In at least one embodiment, an inferencing configuration of GPGPU 2130 can support inferencing specific instructions. For example, in at least one embodiment, an inferencing configuration can provide support for one or more 8-bit integer dot product instructions, which may be used during inferencing operations for deployed neural networks.

[0397] Logic 1015 are used to perform inferencing and / or training operations associated with one or more embodiments. Details regarding logic 1015 are provided herein in conjunction with FIGS. 10A and / or 10B. In at least one embodiment, logic 1015 may be used in GPGPU 2130 for inferencing or predicting operations based, at least in part, on weight parameters calculated using neural network training operations, neural network functions and / or architectures, or neural network use cases described herein.

[0398] In at least one embodiment, systems, software, and other components of FIGs. 21A-21B are integrated into FIGs. 1-8. For example, FIGs. 21A-21B include a processor comprising one or more circuits to cause one or more neural networks to use one or more tensors in two or more portions of said one or more neural networks as disclosed in FIGs. 1-8.

[0399] FIG. 22 is a block diagram illustrating a computing system 2200 according to at least one embodiment. In at least one embodiment, computing system 2200 includes a processing subsystem 2201 having one or more processor (s) 2202 and a system memory 2204 communicating via an interconnection path that may include a memory hub 2205. In at least one embodiment, memory hub 2205 may be a separate component within a chipset component or may be integrated within one or more processor (s) 2202. In at least one embodiment, memory hub 2205 couples with an I / O subsystem 2211 via a communication link 2206. In at least one embodiment, I / O subsystem 2211 includes an I / O hub 2207 that  can enable computing system 2200 to receive input from one or more input device (s) 2208. In at least one embodiment, I / O hub 2207 can enable a display controller, which may be included in one or more processor (s) 2202, to provide outputs to one or more display device (s) 2210A. In at least one embodiment, one or more display device (s) 2210A coupled with I / O hub 2207 can include a local, internal, or embedded display device.

[0400] In at least one embodiment, processing subsystem 2201 includes one or more parallel processor (s) 2212 coupled to memory hub 2205 via a bus or other communication link 2213. In at least one embodiment, communication link 2213 may use one of any number of standards based communication link technologies or protocols, such as, but not limited to PCI Express, or may be a vendor-specific communications interface or communications fabric. In at least one embodiment, one or more parallel processor (s) 2212 form a computationally focused parallel or vector processing system that can include a large number of processing cores and / or processing clusters, such as a many-integrated core (MIC) processor. In at least one embodiment, some or all of parallel processor (s) 2212 form a graphics processing subsystem that can output pixels to one of one or more display device (s) 2210A coupled via I / O Hub 2207. In at least one embodiment, parallel processor (s) 2212 can also include a display controller and display interface (not shown) to enable a direct connection to one or more display device (s) 2210B. In at least one embodiment, parallel processor (s) 2212 include one or more cores, such as graphics cores 2100 discussed herein.

[0401] In at least one embodiment, a system storage unit 2214 can connect to I / O hub 2207 to provide a storage mechanism for computing system 2200. In at least one embodiment, an I / O switch 2216 can be used to provide an interface mechanism to enable connections between I / O hub 2207 and other components, such as a network adapter 2218 and / or a wireless network adapter 2219 that may be integrated into platform, and various other devices that can be added via one or more add-in device (s) 2220. In at least one embodiment, network adapter 2218 can be an Ethernet adapter or another wired network adapter. In at least one embodiment, wireless network adapter 2219 can include one or more of a Wi-Fi, Bluetooth, near field communication (NFC) , or other network device that includes one or more wireless radios.

[0402] In at least one embodiment, computing system 2200 can include other components not explicitly shown, including USB or other port connections, optical storage drives, video capture devices, and like, may also be connected to I / O hub 2207. In at least one  embodiment, communication paths interconnecting various components in FIG. 22 may be implemented using any suitable protocols, such as PCI (Peripheral Component Interconnect) based protocols (e.g., PCI-Express) , or other bus or point-to-point communication interfaces and / or protocol (s) , such as NV-Link high-speed interconnect, or interconnect protocols.

[0403] In at least one embodiment, parallel processor (s) 2212 incorporate circuitry optimized for graphics and video processing, including, for example, video output circuitry, and constitutes a graphics processing unit (GPU) , e.g., parallel processor (s) 2212 includes graphics core 2100. In at least one embodiment, parallel processor (s) 2212 incorporate circuitry optimized for general purpose processing. In at least embodiment, components of computing system 2200 may be integrated with one or more other system elements on a single integrated circuit. For example, in at least one embodiment, parallel processor (s) 2212, memory hub 2205, processor (s) 2202, and I / O hub 2207 can be integrated into a system on chip (SoC) integrated circuit. In at least one embodiment, components of computing system 2200 can be integrated into a single package to form a system in package (SIP) configuration. In at least one embodiment, at least a portion of components of computing system 2200 can be integrated into a multi-chip module (MCM) , which can be interconnected with other multi-chip modules into a modular computing system.

[0404] Logic 1015 are used to perform inferencing and / or training operations associated with one or more embodiments. Details regarding logic 1015 are provided herein in conjunction with FIGS. 10A and / or 10B. In at least one embodiment, logic 1015 may be used in computing system 2200 for inferencing or predicting operations based, at least in part, on weight parameters calculated using neural network training operations, neural network functions and / or architectures, or neural network use cases described herein.

[0405] In at least one embodiment, systems, software, and other components of FIG. 22 are integrated into FIGs. 1-8. For example, FIG. 22 includes a processor comprising one or more circuits to cause one or more neural networks to use one or more tensors in two or more portions of said one or more neural networks as disclosed in FIGs. 1-8.

[0406] PROCESSORS

[0407] FIG. 23A illustrates a parallel processor 2300 according to at least one embodiment. In at least one embodiment, various components of parallel processor 2300 may be implemented using one or more integrated circuit devices, such as programmable processors, application specific integrated circuits (ASICs) , or field programmable gate arrays (FPGA) .  In at least one embodiment, illustrated parallel processor 2300 is a variant of one or more parallel processor (s) 2212 shown in FIG. 22 according to an exemplary embodiment. In at least one embodiment, a parallel processor 2300 includes one or more graphics cores 2100.

[0408] In at least one embodiment, parallel processor 2300 includes a parallel processing unit 2302. In at least one embodiment, parallel processing unit 2302 includes an I / O unit 2304 that enables communication with other devices, including other instances of parallel processing unit 2302. In at least one embodiment, I / O unit 2304 may be directly connected to other devices. In at least one embodiment, I / O unit 2304 connects with other devices via use of a hub or switch interface, such as a memory hub 2305. In at least one embodiment, connections between memory hub 2305 and I / O unit 2304 form a communication link 2313. In at least one embodiment, I / O unit 2304 connects with a host interface 2306 and a memory crossbar 2316, where host interface 2306 receives commands directed to performing processing operations and memory crossbar 2316 receives commands directed to performing memory operations.

[0409] In at least one embodiment, when host interface 2306 receives a command buffer via I / O unit 2304, host interface 2306 can direct work operations to perform those commands to a front end 2308. In at least one embodiment, front end 2308 couples with a scheduler 2310 (which may be referred to as a sequencer) , which is configured to distribute commands or other work items to a processing cluster array 2312. In at least one embodiment, scheduler 2310 ensures that processing cluster array 2312 is properly configured and in a valid state before tasks are distributed to a cluster of processing cluster array 2312. In at least one embodiment, scheduler 2310 is implemented via firmware logic executing on a microcontroller. In at least one embodiment, microcontroller implemented scheduler 2310 is configurable to perform complex scheduling and work distribution operations at coarse and fine granularity, enabling rapid preemption and context switching of threads executing on processing array 2312. In at least one embodiment, host software can prove workloads for scheduling on processing cluster array 2312 via one of multiple graphics processing paths. In at least one embodiment, workloads can then be automatically distributed across processing array cluster 2312 by scheduler 2310 logic within a microcontroller including scheduler 2310.

[0410] In at least one embodiment, processing cluster array 2312 can include up to “N” processing clusters (e.g., cluster 2314A, cluster 2314B, through cluster 2314N) , where “N” represents a positive integer (which may be a different integer “N” than used in other figures) .  In at least one embodiment, each cluster 2314A-2314N of processing cluster array 2312 can execute a large number of concurrent threads. In at least one embodiment, scheduler 2310 can allocate work to clusters 2314A-2314N of processing cluster array 2312 using various scheduling and / or work distribution algorithms, which may vary depending on workload arising for each type of program or computation. In at least one embodiment, scheduling can be handled dynamically by scheduler 2310, or can be assisted in part by compiler logic during compilation of program logic configured for execution by processing cluster array 2312. In at least one embodiment, different clusters 2314A-2314N of processing cluster array 2312 can be allocated for processing different types of programs or for performing different types of computations.

[0411] In at least one embodiment, processing cluster array 2312 can be configured to perform various types of parallel processing operations. In at least one embodiment, processing cluster array 2312 is configured to perform general-purpose parallel compute operations. For example, in at least one embodiment, processing cluster array 2312 can include logic to execute processing tasks including filtering of video and / or audio data, performing modeling operations, including physics operations, and performing data transformations.

[0412] In at least one embodiment, processing cluster array 2312 is configured to perform parallel graphics processing operations. In at least one embodiment, processing cluster array 2312 can include additional logic to support execution of such graphics processing operations, including but not limited to, texture sampling logic to perform texture operations, as well as tessellation logic and other vertex processing logic. In at least one embodiment, processing cluster array 2312 can be configured to execute graphics processing related shader programs such as, but not limited to, vertex shaders, tessellation shaders, geometry shaders, and pixel shaders. In at least one embodiment, parallel processing unit 2302 can transfer data from system memory via I / O unit 2304 for processing. In at least one embodiment, during processing, transferred data can be stored to on-chip memory (e.g., parallel processor memory 2322) during processing, then written back to system memory.

[0413] In at least one embodiment, when parallel processing unit 2302 is used to perform graphics processing, scheduler 2310 can be configured to divide a processing workload into approximately equal sized tasks, to better enable distribution of graphics processing operations to multiple clusters 2314A-2314N of processing cluster array 2312. In at least one  embodiment, portions of processing cluster array 2312 can be configured to perform different types of processing. For example, in at least one embodiment, a first portion may be configured to perform vertex shading and topology generation, a second portion may be configured to perform tessellation and geometry shading, and a third portion may be configured to perform pixel shading or other screen space operations, to produce a rendered image for display. In at least one embodiment, intermediate data produced by one or more of clusters 2314A-2314N may be stored in buffers to allow intermediate data to be transmitted between clusters 2314A-2314N for further processing.

[0414] In at least one embodiment, processing cluster array 2312 can receive processing tasks to be executed via scheduler 2310, which receives commands defining processing tasks from front end 2308. In at least one embodiment, processing tasks can include indices of data to be processed, e.g., surface (patch) data, primitive data, vertex data, and / or pixel data, as well as state parameters and commands defining how data is to be processed (e.g., what program is to be executed) . In at least one embodiment, scheduler 2310 may be configured to fetch indices corresponding to tasks or may receive indices from front end 2308. In at least one embodiment, front end 2308 can be configured to ensure processing cluster array 2312 is configured to a valid state before a workload specified by incoming command buffers (e.g., batch-buffers, push buffers, etc. ) is initiated.

[0415] In at least one embodiment, each of one or more instances of parallel processing unit 2302 can couple with a parallel processor memory 2322. In at least one embodiment, parallel processor memory 2322 can be accessed via memory crossbar 2316, which can receive memory requests from processing cluster array 2312 as well as I / O unit 2304. In at least one embodiment, memory crossbar 2316 can access parallel processor memory 2322 via a memory interface 2318. In at least one embodiment, memory interface 2318 can include multiple partition units (e.g., partition unit 2320A, partition unit 2320B, through partition unit 2320N) that can each couple to a portion (e.g., memory unit) of parallel processor memory 2322. In at least one embodiment, a number of partition units 2320A-2320N is configured to be equal to a number of memory units, such that a first partition unit 2320A has a corresponding first memory unit 2324A, a second partition unit 2320B has a corresponding memory unit 2324B, and an N-th partition unit 2320N has a corresponding N-th memory unit 2324N. In at least one embodiment, a number of partition units 2320A-2320N may not be equal to a number of memory units.

[0416] In at least one embodiment, memory units 2324A-2324N can include various types of memory devices, including dynamic random access memory (DRAM) or graphics random access memory, such as synchronous graphics random access memory (SGRAM) , including graphics double data rate (GDDR) memory. In at least one embodiment, memory units 2324A-2324N may also include 3D stacked memory, including but not limited to high bandwidth memory (HBM) , HBM2e, or HDM3. In at least one embodiment, render targets, such as frame buffers or texture maps may be stored across memory units 2324A-2324N, allowing partition units 2320A-2320N to write portions of each render target in parallel to efficiently use available bandwidth of parallel processor memory 2322. In at least one embodiment, a local instance of parallel processor memory 2322 may be excluded in favor of a unified memory design that utilizes system memory in conjunction with local cache memory.

[0417] In at least one embodiment, any one of clusters 2314A-2314N of processing cluster array 2312 can process data that will be written to any of memory units 2324A-2324N within parallel processor memory 2322. In at least one embodiment, memory crossbar 2316 can be configured to transfer an output of each cluster 2314A-2314N to any partition unit 2320A-2320N or to another cluster 2314A-2314N, which can perform additional processing operations on an output. In at least one embodiment, each cluster 2314A-2314N can communicate with memory interface 2318 through memory crossbar 2316 to read from or write to various external memory devices. In at least one embodiment, memory crossbar 2316 has a connection to memory interface 2318 to communicate with I / O unit 2304, as well as a connection to a local instance of parallel processor memory 2322, enabling processing units within different processing clusters 2314A-2314N to communicate with system memory or other memory that is not local to parallel processing unit 2302. In at least one embodiment, memory crossbar 2316 can use virtual channels to separate traffic streams between clusters 2314A-2314N and partition units 2320A-2320N.

[0418] In at least one embodiment, multiple instances of parallel processing unit 2302 can be provided on a single add-in card, or multiple add-in cards can be interconnected. In at least one embodiment, different instances of parallel processing unit 2302 can be configured to interoperate even if different instances have different numbers of processing cores, different amounts of local parallel processor memory, and / or other configuration differences. For example, in at least one embodiment, some instances of parallel processing unit 2302 can include higher precision floating point units relative to other instances. In at least one  embodiment, systems incorporating one or more instances of parallel processing unit 2302 or parallel processor 2300 can be implemented in a variety of configurations and form factors, including but not limited to desktop, laptop, or handheld personal computers, servers, workstations, game consoles, and / or embedded systems.

[0419] FIG. 23B is a block diagram of a partition unit 2320 according to at least one embodiment. In at least one embodiment, partition unit 2320 is an instance of one of partition units 2320A-2320N of FIG. 23A. In at least one embodiment, partition unit 2320 includes an L2 cache 2321, a frame buffer interface 2325, and a ROP 2326 (raster operations unit) . In at least one embodiment, L2 cache 2321 is a read / write cache that is configured to perform load and store operations received from memory crossbar 2316 and ROP 2326. In at least one embodiment, read misses and urgent write-back requests are output by L2 cache 2321 to frame buffer interface 2325 for processing. In at least one embodiment, updates can also be sent to a frame buffer via frame buffer interface 2325 for processing. In at least one embodiment, frame buffer interface 2325 interfaces with one of memory units in parallel processor memory, such as memory units 2324A-2324N of FIG. 23A (e.g., within parallel processor memory 2322) .

[0420] In at least one embodiment, ROP 2326 is a processing unit that performs raster operations such as stencil, z test, blending, etc. In at least one embodiment, ROP 2326 then outputs processed graphics data that is stored in graphics memory. In at least one embodiment, ROP 2326 includes compression logic to compress depth or color data that is written to memory and decompress depth or color data that is read from memory. In at least one embodiment, compression logic can be lossless compression logic that makes use of one or more of multiple compression algorithms. In at least one embodiment, a type of compression that is performed by ROP 2326 can vary based on statistical characteristics of data to be compressed. For example, in at least one embodiment, delta color compression is performed on depth and color data on a per-tile basis.

[0421] In at least one embodiment, ROP 2326 is included within each processing cluster (e.g., cluster 2314A-2314N of FIG. 23A) instead of within partition unit 2320. In at least one embodiment, read and write requests for pixel data are transmitted over memory crossbar 2316 instead of pixel fragment data. In at least one embodiment, processed graphics data may be displayed on a display device, such as one of one or more display device (s) 2210 of  FIG. 22, routed for further processing by processor (s) 2202, or routed f...

Claims

1.A processor, comprising: one or more circuits to cause one or more neural networks to use one or more tensors in two or more portions of the one or more neural networks.2.The processor of claim 1, wherein the two or more portions comprise two or more transformer blocks.3.The processor of claim 1, wherein at least one of the two or more portions comprises a linear combination of two or more tensors that are each in at least one other portion of the one or more neural networks.4.The processor of claim 1, wherein the one or more neural networks comprise one or more transformers.5.The processor of claim 1, wherein the two or more portions approximate one or more portions of another neural network.6.The processor of claim 1, wherein the two or more portions each comprise a coefficient of the one or more tensors that is learned during training of the one or more neural networks.7.The processor of claim 1, wherein the one or more circuits are to select the two or more portions of the one or more neural networks during training of the one or more neural networks.8.A system comprising: one or more processors to cause one or more neural networks to use one or more tensors in two or more portions of the one or more neural networks.9.The system of claim 8, wherein a tensor of the one or more tensors comprises a set of weights, the one or more neural networks comprise a particular neural network comprising the two or more portions, and the one or more processors are to calculate outputs of the two or more portions based, at least in part, on a set of input values and the set of weights.10.The system of claim 8, the one or more processors are to select a combination of two or more tensors from a group of tensors to use in a particular portion of the two or more portions, and at least one of the two or more tensors is used another of the two or more portions.11.The system of claim 8, wherein the one or more neural networks comprise one or more transformers.12.The system of claim 8, wherein the one or more neural networks comprises a first number of blocks, and the one or more processors are to select the one or more tensors from a group of tensors comprising a second number of tensors that is less than the first number.13.The system of claim 8, wherein one or more processors of the system are to select the two or more portions of the one or more neural networks during training of the one or more neural networks.14.A machine-readable medium having stored thereon a set of instructions, which if performed by one or more processors, cause the one or more processors to at least:cause one or more neural networks to use one or more tensors in two or more portions of the one or more neural networks.15.The machine-readable medium of claim 14, further comprising a set of instructions, which if performed by the one or more processors, cause the one or more processors to select the two or more portions of the one or more neural networks during training of the one or more neural networks.16.The machine-readable medium of claim 14, wherein a tensor of the one or more tensors comprises a set of weights, the one or more neural networks comprise a neural network comprising the two or more portions.17.The machine-readable medium of claim 14, wherein the one or more processors are to select a combination of two or more tensors from a group of tensors to use in a portion of the two or more portions, and at least one of the two or more tensors is used another of the two or more portions.18.The machine-readable medium of claim 15, further comprising a set of instructions, which if performed by the one or more processors, cause the one or more processors to calculate outputs of the two or more portions based at least in part on the one or more tensors, a set of input values, and two or more coefficients be learned during training of the one or more neural networks.19.The machine-readable medium of claim 16, wherein the one or more neural networks comprise one or more transformers.20.The machine-readable medium of claim 16, wherein the one or more neural networks comprises a first number of blocks, and the one or more processors are to select the one or more tensors from a group of tensors comprising a second number of tensors that is less than the first number.

Images