A FIN field-effect transistor

Abstract

A fin field-effect transistor device includes a substrate, a fin formed on the substrate, a first layer formed over the fin, a second layer formed over the first layer, a third layer formed over the second layer, a fourth layer formed over the third layer, a fifth layer formed over the fourth layer, a sixth layer formed over the fifth layer, and a gate structure. The second layer forms a first metallic gate layer and the sixth layer forms a second metallic gate layer, and the gate structure is provided in contact with the first and second metallic gate layers.

Description

A FIN FIELD-EFFECT TRANSISTORTECHNICAL FIELD

[0001] The present disclosure relates, in general, to a fin field-effect transistor. Aspects of the disclosure relate to a multi-channel covered fin-like two-dimensional (2D) field effect transistor.BACKGROUND

[0002] Advancements in integrated circuits technology depend on the scaling of complementary metal-oxide-semiconductor (CMOS) transistors in accordance with Moore’s law. The predominant device architecture, silicon (Si) fin-oxide heterostructures, integrated by vertical fin-shaped channels and high-k oxide dielectrics, has driven CMOS scaling to the 3-nanometer (nm) technology node. Further CMOS scaling to the 2-nm technology node and below is anticipated to rely on gate-all-around (GAA) nanosheet (NS) structures.

[0003] High-mobility two-dimensional (2D) layered semiconductors, due to their intrinsic free-standing and dangling-bond-free nature, have significant potential to function as next-generation fin channels in ultra-scaled transistors. These semiconductors enable excellent electrostatic gate control and high drive current. Vertically standing 2D fin-oxide heterostructures, comprising 2D layered semiconductor fins surrounded by three-sided or all-around oxide dielectrics, are essential for realizing 2D Fin Field-Effect Transistors (FinFETs) , Vertical Transport Field-Effect Transistors (VTFETs) , or Vertical Gate-All-Around (VGAA) transistors with high transistor density, energy efficiency, and performance. These structures are complementary components in CMOS scaling.

[0004] Potential solutions for achieving higher on-state currents (I_ON) remain critical for high-performance computing (HPC) applications.SUMMARY

[0005] An objective of the present disclosure is to provide a semiconductor device having an increased effective width without increasing footprint.

[0006] The foregoing and other objectives are achieved by the features of the independent claims.

[0007] Further implementation forms are apparent from the dependent claims, the description and the Figures.

[0008] A first aspect of the present disclosure provides a fin field-effect transistor (fin-FET) device comprising a substrate, a fin formed on the substrate, wherein the fin comprises a first material, a first layer formed over the fin, wherein the first layer comprises a second material, wherein the second material comprises a material with a high dielectric constant, a second layer formed over the first layer, wherein the second layer comprises a metallic material, wherein the second layer forms a first metallic gate layer for the fin-FET device, a third layer formed over the second layer, wherein the third layer comprises a third material with a high dielectric constant, a fourth layer formed over the third layer, wherein the fourth layer comprises the first material, a fifth layer formed over the fourth layer, wherein the fifth layer comprises the third material, a sixth layer formed over the fifth layer, wherein the sixth layer comprises the metallic material, wherein the sixth layer forms a second metallic gate layer for the fin-FET device, and a gate structure provided in contact with the first and second metallic gate layers, wherein the gate structure is electrically isolated from at least the third, fourth, and fifth layers.

[0009] Accordingly, compared to other solutions (for example, GAA) , the effective width of the transistor can be increased without increasing footprint. Increasing footprint is not desired because it consumes more chip area, while an improved effective width is advantageous as it enhances the drive current and overall performance of the device. Furthermore, fewer transfer and  deposition processes are required. Additionally, due to the direct deposition of the interlayer dielectric, the high dielectric constant and the metal stack, fewer interface defects are present in the device.

[0010] The first material may comprise a transition-metal dichalcogenide.

[0011] The fin may have a thickness in a range of 0.7 nanometres to 3.5 nanometres.

[0012] The fourth layer may have a thickness in a range of 5 nanometres to 10 nanometres.

[0013] The metallic material may comprise at least one of titanium nitride, aluminium, and / or tungsten.

[0014] The second material and / or the third material may comprise at least one of hafnium oxide, silicon dioxide and / or aluminium oxide.

[0015] At least one of the second material, the third material and / or the first metallic gate layer may comprise multiple sub-layers. The fin-FET device may further comprise a seventh layer formed over the sixth layer, the seventh layer comprising a material with a high dielectric constant, and an eighth layer formed over the seventh layer, the eighth layer comprising the first material. The fin may comprise a first channel, and the fourth layer may comprise a second channel.

[0016] A second aspect of the present disclosure provides method for fabricating a fin field-effect transistor, Fin-FET, device, the method comprising providing a substrate, forming a fin on the substrate, wherein the fin comprises a first material, forming a first layer comprising a high-dielectric-constant material over at least a portion of the fin, forming a second layer comprising a metallic material over at least a portion the first layer, wherein the second layer forms a first metallic gate layer for the semiconductor fin-FET device, forming a third layer over the second layer, the third layer comprising a high-dielectric-constant material, forming a fourth layer comprising the first material over at least a portion of the third layer, forming a fifth layer comprising a high-dielectric-constant material over at least a portion of the fourth layer, forming a sixth layer comprising a metallic material over at least a portion of the fifth layer, wherein the sixth layer comprises a second gate layer for the Fin-FET device, exposing a portion of the first gate layer by selectively etching at least: the sixth layer, the fifth layer, the fourth layer, and the third layer to provide a first via, and providing an electrically isolated region inside the first via, such that at least the fifth layer, the fourth layer, and the third layer are electrically isolated from the first gate layer and the second gate layer.

[0017] Forming the first, third and / or fifth layer of the high-dielectric-constant material may comprise growing the high-dielectric-constant material and / or depositing the high-dielectric-constant material.

[0018] Depositing the high-dielectric-constant material may comprise performing atomic layer deposition and / or chemical vapour deposition.

[0019] The fin may have a thickness in a range of 0.7 nanometres to 3.5 nanometres.

[0020] The fourth layer may have a thickness in a range of 5 nanometres to 10 nanometres.

[0021] The first material may comprise a transition-metal dichalcogenide.

[0022] These and other aspects of the present disclosure will be apparent from the embodiment (s) described below.BRIEF DESCRIPTION OF THE DRAWINGS

[0023] In order that the present disclosure may be more readily understood, embodiments of the disclosure will now be described, by way of example, with reference to the accompanying drawings, in which:

[0024] Figures 1a-1h are schematical representations of a method of fabrication according to an example; and

[0025] Figure 2 is a flow chart of a method according to an example.DETAILED DESCRIPTION

[0026] Example embodiments are described below in sufficient detail to enable those of ordinary skill in the art to embody and implement the systems and processes herein described. It is important to understand that embodiments can be provided in many alternate forms and should not be construed as limited to the examples set forth herein.

[0027] Accordingly, while embodiments can be modified in various ways and take on various alternative forms, specific embodiments thereof are shown in the drawings and described in detail below as examples. There is no intent to limit to the particular forms disclosed. On the contrary, all modifications, equivalents, and alternatives falling within the scope of the appended claims should be included. Elements of the example embodiments are consistently denoted by the same reference numerals throughout the drawings and detailed description where appropriate.

[0028] The terminology used herein to describe embodiments is not intended to limit the scope. The articles “a, ” “an, ” and “the” are singular in that they have a single referent, however the use of the singular form in the present document should not preclude the presence of more than one referent. In other words, elements referred to in the singular can number one or more, unless the context clearly indicates otherwise. It will be further understood that the terms “comprises, ” “comprising, ” “includes, ” and / or “including, ” when used herein, specify the presence of stated features, items, steps, operations, elements, and / or components, but do not preclude the presence or addition of one or more other features, items, steps, operations, elements, components, and / or groups thereof.

[0029] Unless otherwise defined, all terms (including technical and scientific terms) used herein are to be interpreted as is customary in the art. It will be further understood that terms in common usage should also be interpreted as is customary in the relevant art and not in an idealized or overly formal sense unless expressly so defined herein.

[0030] Integrated circuits technology advancements rely heavily on the continuous scaling of complementary metal-oxide-semiconductor (CMOS) transistors, a trend historically predicted by Moore’s law. The predominant device architecture driving this advancement has been the silicon (Si) fin-oxide heterostructure, characterised by its vertical fin-shaped channels and high-k oxide dielectrics. This architecture has successfully propelled CMOS technology to the 3-nanometre (nm) technology node. However, as progress continues towards even smaller scales, specifically the 2-nm technology node and beyond, the industry is increasingly looking towards gate-all-around (GAA) nanosheet (NS) structures to sustain this miniaturisation trend. High-mobility two-dimensional (2D) layered semiconductors have emerged as promising candidates for the next generation of fin channels in ultra-scaled transistors. These materials are particularly attractive due to their intrinsic properties, such as free-standing nature and absence of dangling bonds, which contribute to their high mobility. These characteristics enable excellent electrostatic gate control and high drive current, making them ideal for use in future transistor designs. To realise the full potential of 2D semiconductors in CMOS technology, vertically standing 2D fin-oxide heterostructures have been developed. These structures consist of 2D layered semiconductor fins surrounded by three-sided or all-around oxide dielectric. Such configurations are crucial for the creation of 2D FinFETs, VTFETs, or VGAA transistors, which offer high transistor density, energy efficiency, and performance. These advanced transistor designs are essential components in the continued scaling of CMOS technology.

[0031] Potential solutions for achieving higher on-state currents (ION) remain a focal point, especially for high-performance computing (HPC) applications. Enhanced on-state currents are vital for improving the overall performance and efficiency of integrated circuits, ensuring that they meet the increasing demands of modern computational tasks.

[0032] According to an example, there is provided a semiconductor device having an increased effective width, without the disadvantage of having an increased footprint. Increasing the effective width (Weff) of transistors is highly desired because it directly enhances the drive current capability of the device, leading to improved performance. A larger Weff allows for a greater current flow through the channel when the transistor is in the 'on' state, which in turn increases the switching speed and overall processing power of the integrated circuit. This is particularly crucial in high-performance computing applications, such as in data centres and advanced computing systems, where the demand for rapid and efficient processing is continually growing. An increased Weff also contributes to better electrostatic control over the channel, reducing short-channel effects and improving device reliability. At the same time, increasing the footprint of a transistor is not desirable as it compromises the overall integration density of the chip. A larger footprint means that fewer transistors can be placed within a given area, which undermines the benefits of Moore's law that aims for higher performance through scaling down device dimensions. This not only leads to larger chip sizes, which are more costly to manufacture, but also results in higher power consumption and reduced efficiency.

[0033] Additionally, the fabrication method described herein results in fewer interface defects being present in the device, due to the direct deposition of the interlayer dielectric, the high dielectric constant and the metal stack. Interface defects in transistors are highly undesirable because they can significantly degrade the performance and reliability of the device. These defects, which often occur at the boundary between different materials, can trap charge carriers, leading to increased scattering and reduced carrier mobility. This results in higher threshold voltages, increased leakage currents, and lower drive currents, which collectively impair the efficiency and speed of the transistor.

[0034] Examples in the present disclosure can be provided as methods, systems or machine-readable instructions, such as any combination of software, hardware, firmware or the like. Such machine-readable instructions may be included on a computer readable storage medium (including but not limited to disc storage, CD-ROM, optical storage, etc. ) having computer readable program codes therein or thereon.

[0035] The present disclosure is described with reference to flow charts and / or block diagrams of the method, devices and systems according to examples of the present disclosure. Although the flow diagrams described above show a specific order of execution, the order of execution may differ from that which is depicted. Blocks described in relation to one flow chart may be combined with those of another flow chart. In some examples, some blocks of the flow diagrams may not be necessary and / or additional blocks may be added. It shall be understood that each flow and / or block in the flow charts and / or block diagrams, as well as combinations of the flows and / or diagrams in the flow charts and / or block diagrams can be realized by machine readable instructions.

[0036] The machine-readable instructions may, for example, be executed by a machine such as a general-purpose computer, user equipment such as a smart device, e.g., a smart phone, a special purpose computer, an embedded processor or processors of other programmable data processing devices to realize the functions described in the description and diagrams. In particular, a processor or processing apparatus may execute the machine-readable instructions. Thus, modules of apparatus (for example, a module implementing a comparator unit, or a firewall structure and so on) may be implemented by a processor executing machine readable instructions stored in a memory, or a processor operating in accordance with instructions embedded in logic circuitry. The term 'processor' is to be interpreted broadly to include a CPU, processing unit, ASIC, logic unit, or programmable gate set etc. The methods and modules may all be performed by a single processor or divided amongst several processors.

[0037] Such machine-readable instructions may also be stored in a computer readable storage that can guide the computer or other programmable data processing devices to operate in a specific mode. For example, the instructions may be provided on a non-transitory computer readable storage medium encoded with instructions, executable by a processor.

[0038] Figures 1a-1h are schematical representations of a method of fabrication according to an example. Figure 1a shows the provision (i.e., deposition) of a substrate 101. The substrate 101 may comprise, for example, a silicon substrate. Figure 1b shows a fin 102 vertically grown on the substrate 101. The fin comprises a first material. The first material may comprise, for example, a transition metal dichalcogenide (TMD) . The fin 102 may comprise a narrow, vertical structure that rises above the substrate 101, forming a channel through which current flows. In particular, the fin 102 may comprise a first channel.

[0039] The fin 102 may comprise a two-dimensional fin. In the context of this disclosure, the term “two-dimensional” may refer to a two-dimensional layered material that exhibits exceptional electrical properties, such as high mobility and excellent electrostatic control. These materials can be characterised by their atomic-scale thickness and planar structure, which allows for the formation of ultra-thin and uniform semiconductor channels. As such, due to the negligible thickness of the material forming the fin 102, the fin 102 may be considered to be effectively two-dimensional.

[0040] The process of growing the 2D fin 102 vertically on top of the substrate 101 may involve any suitable fabrication technique. This growth can be achieved using methods such as chemical vapour deposition (CVD) , molecular beam epitaxy (MBE) , or atomic layer deposition (ALD) . As part of this process, the substrate 101 may be prepared and cleaned to ensure a suitable surface for the deposition of the 2D material. A precursor gas or molecular beam may be introduced, and the conditions such as temperature, pressure, and flow rates may be controlled to facilitate the vertical growth of the 2D fin 102. This process may  also include steps to define the fin's width and height to meet the specific requirements of the FinFET design. The fin 102 may have a thickness in a range of 0.7 nanometres to 3.5 nanometres.

[0041] Figure 1c depicts a first layer 103 formed over the fin 102. The first layer 103 comprises a second material, wherein the first material comprises a high-k material. The high-k material may comprise any material having a high dielectric constant, for example, hafnium oxide, silicon dioxide, and / or aluminium oxide. For example, the high-k material may comprise a material having a dielectric constant higher than 3.

[0042] The first layer 103 comprising the high-k material may be formed over the fin 102 using either epitaxial high-k deposition, atomic layer deposition (ALD) , or chemical vapour deposition (CVD) , but the disclosure is not limited thereto. Here, “epitaxial high-k deposition” may refer to the deposition of a high-k dielectric material using epitaxy, a process where the deposited film grows in a crystalline fashion, maintaining a specific orientation relative to the underlying substrate. On the other hand, "ALD / CVD high-k" refers to the deposition of the high-k dielectric layer using ALD or CVD.

[0043] During the deposition process, the fin 102, previously grown on the substrate 101, may be exposed to the precursor materials used in either epitaxial, ALD, or CVD processes. In epitaxial high-k deposition, the precursor materials may react to form a uniform first layer 103 that aligns perfectly with the crystalline structure of the fin 102. For ALD high-k deposition, the process may involve the sequential exposure of the fin 102 to different precursor gases. Each precursor may react with the surface of the fin 102 in a self-limiting manner, allowing for the deposition of the first layer 103. Similarly, during CVD high-k deposition, the fin 102 may be exposed to a mixture of precursor gases that react chemically on the surface to form the first layer 103. Figure 1d shows a second layer 104 formed over the first layer 103, and a third layer 105 formed over the second layer 104. The second layer 104 comprises a metallic material. The second layer 104 forms a first metallic gate layer for forming the gate structure. The metallic material may comprise at least one of titanium nitride, aluminium, and / or tungsten. The metallic material may be selected based on its compatibility with the high-k dielectric and its ability to provide the desired electrical characteristics for the device.

[0044] The third layer 105 comprises a third material. The third material comprises a high-k material. The high-k material of the third layer 105 may comprise the same material as the high-k material of the first layer 103, but the disclosure is not limited thereto. The metallic gate may comprise any one of TiN (titanium nitride) , TiAl (titanium aluminium) , and W (tungsten) , or a combination thereof. The gate dielectric may comprise a combination of SiO2 (silicon dioxide) and HfOx (hafnium oxide) , optionally also including dipoles for work-function adjustments.

[0045] At least one of the second material, the third material and / or the first metallic gate layer may comprise multiple sub-layers. In other words, the 2D material may be either monolayer, bilayer or trilayer (i.e., 1, 2 or 3 layers of same material, respectively) . The second layer 104 (i.e., the first metallic gate layer) may be formed using any suitable technique, such as physical vapour deposition (PVD) or sputtering. PVD may involve the vaporization of the metallic material within a vacuum chamber. The substrate 101, prepared with the first high-k dielectric layer 103 on the semiconductor fin 102, may be placed in this environment. The metallic material may be heated until it reaches its vaporisation point, forming a vapour cloud within the chamber. These vapourised metal atoms may then travel through the vacuum environment and condense onto the first layer 103, adhering thereto. As a result, a thin and uniform second layer 104 may be formed.

[0046] Conversely, during sputtering, a target composed of the metallic material may be prepared within the sputtering system. The semiconductor substrate 101, with the first high-k dielectric layer 103 placed over the fin 102, may be positioned opposite the target within a vacuum chamber. Gas ions may be ionised and accelerated towards the target. Upon striking the target surface, the ionised gas atoms may dislodge (sputter) metal atoms from the target material. The sputtered metal atoms may travel across the vacuum chamber and deposit onto the first layer 103, adhering thereto.

[0047] Figure 1e depicts a fourth layer 106 formed over the third layer 105. The fourth layer 106 comprises the same material as the fin 102, i.e., the first material. Similar to the fin 102, the fourth layer 106 may also be two-dimensional. The fourth layer 106 may have a thickness in a range of 5 nanometres to 10 nanometres. Importantly, the fourth layer 106 may comprise a second channel. In other words, the fin 102 comprises multiple layers; that is, the fin 102 comprises a stacked fin.

[0048] The process of deposition / transfer of the fourth layer 106 may follow the same methodology as that employed for the fin 102, and therefore, detailed description of this step is considered redundant. While Figures 1a-1h depict only two 2D layers (i.e., the fin 102 and the fourth layer 106) , the skilled person would appreciate that the disclosure is not limited thereto, and that any number of 2D layers may be present in the device.

[0049] Figure 1f depicts a fifth layer 107 formed over the fourth layer 106. The fifth layer 107 may comprise a high-k material. The high-k material may include the same high-k material used for the first layer 103 and / or the third layer 105. Figure 1f also depicts a sixth layer 108 formed over the fifth layer 107. The sixth layer 108 may comprise the same metallic material as the second layer 104, forming the second metallic gate layer.

[0050] Figure 1g depicts a vertical interconnect access (via) hole 109. The via hole may be created by selectively removing material layers down to a specified stopping point. Any suitable etching technique may be employed, for example, reactive ion etching or other plasma-based etching methods.

[0051] The term "selective etching" as used herein refers to the process of precisely removing specific material layers while leaving other areas intact. Selective etching may involve the use of a mask that defines the regions to be etched to guide the etching process. In this case, the etch progresses from the topmost layers, penetrating through the sixth layer 108, the fifth layer 107, the fourth layer 106 and the third layer 105, halting on the first metallic gate layer 104. The via hole 109 may serve as a conduit for subsequent metal interconnects or contacts, enabling electrical connections between different layers and components within the FinFET transistor. The via hole 109 is not a via itself; rather, the via hole 109 depicts the necessary space for the subsequent formation of the first via 111, described below.

[0052] Finally, Figure 1h depicts the final device -the semiconductor device comprising side dielectric isolation 110 and a metal gate via 111. The side dielectric isolation 110 may be formed by depositing and patterning a dielectric material along the sides of the via hole 109 created in the previous step. This isolation may serve to electrically insulate the via sidewalls, preventing unintended electrical contact.

[0053] The metal gate via 111 may be formed through deposition of a metal layer over the structure, filling the via hole 109 and covering the exposed metal gate layers. The deposition may be achieved using methods such as PVD and CVD, described above. The deposited metal layer may undergo planarisation to achieve a flat surface, using, for example, chemical mechanical polishing (CMP) to remove excess metal. Further photolithography and etching processes may be applied to the metal gate via 111 to selectively removing metal from unwanted areas, leaving intact the metal via that establishes contact with the underlying metal gate layers (that is, the second layer 104 and the sixth layer 108) .

[0054] Advantageously, at this stage, all of the metallic gate layers for all the multiple 2D layers can be connected. That is, the gates for all the fins can be connected, thereby achieving the maximum Weff.

[0055] Figure 2 is a flow chart of a method according to an example. The method comprises, in block 201, providing a substrate. That is, block 201 corresponds to Figure 1a, therefore, detailed description of this block is considered redundant.

[0056] In block 202, the method comprises forming a fin on the substrate, wherein the fin comprises a first material. This block corresponds to Figure 1b discussed above. The method comprises, in block 203, forming a first layer comprising a high-dielectric-constant material over at least a portion of the fin. This is also depicted in Figure 1c. The term "at least a portion of" as used herein refers to the deposition of a layer over a part of the fin structure. This implies that the layer may cover any part of the fin, ranging from a minimal segment to the entirety of the fin. It is not required for the layer to fully encapsulate or completely surround the fin. The layer may be selectively deposited to cover specific regions of the fin based on design requirements.

[0057] In block 204, the method comprises forming a second layer comprising a metallic material over at least a portion the first layer, wherein the second layer forms a first metallic gate layer for the semiconductor fin-FET device. Similarly to above, the term "at least a portion of" as used herein in the context of forming a second layer over a first layer refers to the formation / application of the second layer on any part of the first layer, which can range from a minimal segment to the entirety of the first layer. In block 205, the method comprises forming a third layer over the second layer, the third layer comprising a high-dielectric-constant material. Blocks 204 and 205 are depicted in Figure 1d described earlier in the application.

[0058] In block 206, the method comprises forming a fourth layer comprising the first material over at least a portion of the third layer. This is depicted in Figure 1e and described in relation thereto. In block 207, the method comprises forming a fifth layer comprising a high-dielectric-constant material over at least a portion of the fourth layer. In block 208, the method comprises forming a sixth layer comprising a metallic material over at least a portion of the fifth layer, wherein the sixth layer comprises a second gate layer for the Fin-FET device. Blocks 207 and 208 are depicted in Figure 1f.

[0059] In block 209, the method comprises exposing a portion of the first gate layer by selectively etching at least: the sixth layer, the fifth layer, the fourth layer, and the third layer to provide a first via. The term "portion" of the first gate layer as used herein refers to any part of the first gate layer, which can range from a small segment to the entirety of the first gate layer. This means that the process may involve exposing a specific region of the first gate layer without necessitating the exposure of the entire layer. It is important to note that this step does not directly create the first via; rather, it provides the necessary space for the subsequent formation of the first via. In the following block, metal may be deposited into the created space, thereby forming the first via and establishing the required electrical connection. In block 210, the method comprises providing an electrically isolated region inside the first via, such that at least the fifth layer, the fourth layer, and the third layer are electrically isolated from the first gate layer and the second gate layer. Blocks 209 and 210 relate to Figure 1g, therefore, detailed description of these blocks is considered redundant.

[0060] While various embodiments have been described and / or illustrated herein in the context of fully functional computing systems, one or more of these exemplary embodiments may be distributed as a program product in a variety of forms, regardless of the particular type of computer-readable-storage media used to actually carry out the distribution. The embodiments disclosed herein may also be implemented using software modules that perform certain tasks. These software modules may include script, batch, or other executable files that may be stored on a computer-readable storage medium or in a computing system. In some embodiments, these software modules may configure a computing system to perform one or more of the exemplary embodiments disclosed herein. In addition, one or more of the modules described herein may transform data, physical devices, and / or representations of physical devices from one form to another.

[0061] The preceding description has been provided to enable others skilled in the art to best utilize various aspects of the exemplary embodiments disclosed herein. This exemplary description is not intended to be exhaustive or to be limited to any precise form disclosed. Many modifications and variations are possible without departing from the spirit and scope of the instant disclosure. The embodiments disclosed herein should be considered in all respects illustrative and not restrictive. Reference should be made to the appended claims and their equivalents in determining the scope of the instant disclosure.

Claims

1.A fin field-effect transistor, Fin-FET, device comprising:a substrate (101) ;a fin (102) formed on the substrate (101) , wherein the fin (102) comprises a first material;a first layer (103) formed over at least a portion of the fin (102) , wherein the first layer (103) comprises a second material, wherein the second material comprises a material with a high dielectric constant;a second layer (104) formed over at least a portion of the first layer (103) , wherein the second layer comprises a metallic material, wherein the second layer forms a first metallic gate layer for the fin-FET device;a third layer (105) formed over at least a portion of the second layer (104) , wherein the third layer (105) comprises a third material with a high dielectric constant;a fourth layer (106) formed over at least a portion of the third layer (105) , wherein the fourth layer (106) comprises the first material;a fifth layer (107) formed over at least a portion of the fourth layer (106) , wherein the fifth layer comprises the third material;a sixth layer (108) formed over at least a portion of the fifth layer (107) , wherein the sixth layer (108) comprises the metallic material, wherein the sixth layer forms a second metallic gate layer for the fin-FET device; anda gate structure (111) provided in contact with the first and second metallic gate layers, wherein the gate structure is electrically isolated from at least the third, fourth, and fifth layers.2.The fin-FET device of claim 1, wherein the first material comprises a transition-metal dichalcogenide.3.The fin-FET device of claim 1 or 2, wherein the fin (102) has a thickness in a range of 0.7 nanometres to 3.5 nanometres.4.The fin-FET device of claim 1, 2 or 3, wherein the fourth layer (106) has a thickness in a range of 5 nanometres to 10 nanometres.5.The fin-FET device according to any one of claims 1 to 4, wherein the metallic material comprises at least one of titanium nitride, aluminium, and / or tungsten.6.The fin-FET device according to any one of claims 1 to 5, wherein the second material and / or the third material comprises at least one of hafnium oxide, silicon dioxide and / or aluminium oxide.7.The fin-FET device according to any one of claims 1 to 6, wherein at least one of the second material, the third material and / or the first metallic gate layer comprises multiple sub-layers.8.The fin-FET device according to any one of claims 1 to 7, further comprising:a seventh layer formed over the sixth layer (108) , the seventh layer comprising a material with a high dielectric constant; and an eighth layer formed over the seventh layer, the eighth layer comprising the first material.9.The fin-FET device of any one of claims 1 to 8, wherein the fin (102) comprises a first channel, wherein the fourth layer (106) comprises a second channel.10.A method for fabricating a fin field-effect transistor, Fin-FET, device, the method comprising:providing a substrate (201) ;forming a fin on the substrate, wherein the fin comprises a first material (202) ;forming a first layer comprising a high-dielectric-constant material over at least a portion of the fin (203) ;forming a second layer comprising a metallic material over at least a portion the first layer, wherein the second layer forms a first metallic gate layer for the semiconductor fin-FET device (204) ;forming a third layer over the second layer, the third layer comprising a high-dielectric-constant material (205) ;forming a fourth layer comprising the first material over at least a portion of the third layer (206) ;forming a fifth layer comprising a high-dielectric-constant material over at least a portion of the fourth layer (207) ;forming a sixth layer comprising a metallic material over at least a portion of the fifth layer, wherein the sixth layer comprises a second gate layer for the Fin-FET device (208) ;exposing a portion of the first gate layer by selectively etching at least: the sixth layer, the fifth layer, the fourth layer, and the third layer to provide a first via (209) ; andproviding an electrically isolated region inside the first via, such that at least the fifth layer, the fourth layer, and the third layer are electrically isolated from the first gate layer and the second gate layer (210) .11.The method of claim 10, wherein forming the first, third and / or fifth layer of the high-dielectric-constant material comprises growing the high-dielectric-constant material and / or depositing the high-dielectric-constant material.12.The method of claim 11, wherein depositing the high-dielectric-constant material comprises performing atomic layer deposition and / or chemical vapour deposition.13.The method of claim 10, 11 or 12, wherein the fin has a thickness in a range of 0.7 nanometres to 3.5 nanometres.14.The method of any one of claims 10 to 13, wherein the fourth layer has a thickness in a range of 5 nanometres to 10 nanometres.15.The method of any one of claims 10 to 14, wherein the first material comprises a transition-metal dichalcogenide.

Images