Packaging method and structure for chips of different types

Abstract

A packaging method and a package structure for chips of different types are provided. The method includes: Providing a silicon plate, a substrate, and multiple sets of chips of different types, wherein the chips of different types include a memory chip and a system-on-chip (SoC); forming multiple through-silicon vias (TSVs) in the silicon plate and forming a first redistribution layer on a first surface of the silicon plate; placing front sides of a first set of chips of different types on the first redistribution layer and encapsulating the first set of chips of different types in a first molding layer; forming a second redistribution layer on a second surface of the silicon plate, arranging a second set of chips of different types and a second molding layer on the second redistribution layer, and forming through molding vias (TMVs) in the second molding layer; forming a third redistribution layer on a surface of the molding layer opposite to the silicon plate, and forming solder balls on the third redistribution layer; and bonding the third redistribution layer to the substrate through the solder balls.

Description

PACKAGING METHOD AND STRUCTURE FOR CHIPS OF DIFFERENT TYPESCROSS-REFERENCE TO RELATED APPLICATION

[0001] This application claims the priority of Chinese Patent Applications No. 202411040174.0, filed on July 31, 2024, No. 202411047116.0, filed on July 31, 2024, No. 202411047154.6, filed on July 31, 2024, No. 202411047340. X, filed on July 31, 2024, No. 202411047767. X, filed on July 31, 2024, the contents of all of which are incorporated herein by reference in their entirety.TECHNICAL FIELD

[0002] The present disclosure generally relates to the field of semiconductor packaging and, more particularly, relates to packaging chips of different types using a stacking method and through molding vias (TMVs) .BACKGROUND

[0003] Currently in chip packaging composed of memory chips and system-on-chips (SoCs) , memory chips are stacked using through-silicon vias (TSVs) for vertical interconnections. The more chips are stacked, the greater the storage capacity. Meanwhile, memory chips and SoCs are placed side by side on an interposer to enable data transmission between chips of different types.

[0004] As the number of stacked memory chips increases, the alignment difficulty between two adjacent layers significantly rises, imposing higher demands on manufacturing processes. It limits the increase in the number of stacking layers, affecting the improvement of storage capacity. Additionally, the use of an interposer does not allow direct communication between chips of different types.

[0005] Common 3D high-density interconnect structures include the TSV, TMV, and through glass via (TGV) . Among these interconnect structures, TMV features the lowest cost and technical difficulty due to a simple fabrication process involving laser drilling and electroplating on molding compounds. However, when drilling in thin molding compounds, because the aperture is small and the aspect ratio is high, the plating solution's surface tension can cause a concave depression at the top of the TMV, affecting surface uniformity. It can lead to poor soldering and compromise product reliability. Thus, there are a need for improved TMVs and a need for an improved method to fabricate TMVs.

[0006] The disclosed structures and methods are directed to at least partially alleviating problems set forth above and to solving other problems in the art.SUMMARY

[0007] One aspect of the present disclosure provides a method for packaging chips of different types. The method includes providing a silicon plate, a substrate, and sets of chips of different types, wherein the chips of different types include a memory chip and an SoC, and the sets of chips of different types include a first set of chips of different types and a second set of chips of different types; forming TSVs in the silicon plate, and forming a first redistribution layer on a first surface of the silicon plate; placing a front side of the first set of chips of different types on the first redistribution layer, and encapsulating the first set of chips of different types with a first molding layer; forming a second redistribution layer on a second surface of the silicon plate, placing the second set of chips of different types on the second redistribution layer, forming a second molding layer on the second redistribution layer, and forming an TMV in the second molding layer; forming a third redistribution layer on a surface of the second molding layer opposite to the silicon plate, and forming solder balls on the third redistribution layer; and bonding the third redistribution layer on the substrate through the solder balls.

[0008] In another aspect of the present disclosure, a chip package structure includes a first molding layer, a silicon plate, a second molding layer, and a substrate. The first molding layer, silicon plate, second molding layer, and substrate are sequentially arranged from top to bottom in a vertical direction. The silicon plate includes TSVs. The first molding layer includes a first set of chips of different types. The second molding layer includes a second set of chips of different types and a TMV. The chips of different types include a memory chip and an SoC. Afirst redistribution layer is disposed between the first molding layer and the silicon plate. Asecond redistribution layer is disposed between the silicon plate and the second molding layer. Athird redistribution layer is disposed between the second molding layer and the substrate. The third redistribution layer is bonded on the substrate through solder balls. A front side of the first set of chips of different types is bonded on the first redistribution layer. A front side of the second set of chips of different types is bonded on the second redistribution layer.

[0009] In another aspect of the present disclosure, a chip package structure includes a substrate, a first molding layer over the substrate, a silicon plate over the second molding layer, and a second molding layer over the silicon plate. The silicon plate includes TSVs. The first molding layer includes a first set of chips of different types and a TMV. The second molding layer includes a second set of chips of different types. A first redistribution layer is disposed between the first molding layer and the silicon plate. A second redistribution layer is disposed between the silicon plate and the second molding layer. A third redistribution layer is disposed between the first molding layer and the substrate. A front side of the first set of chips of different types is bonded on the first redistribution layer. A front side of the second set of chips of different types is bonded on the second redistribution layer.

[0010] Other aspects or embodiments of the present disclosure can be understood by those skilled in the art in light of the description, the claims, and the drawings of the present disclosure.BRIEF DESCRIPTION OF THE DRAWINGS

[0011] The following drawings are merely examples for illustrative purposes according to various disclosed embodiments and are not intended to limit the scope of the present disclosure.

[0012] FIG. 1 is a diagram showing a packaging structure for chips of different types in conventional technologies.

[0013] FIG. 2 shows a process flow for forming a TMV in conventional technologies.

[0014] FIG. 3 is a schematic flow diagram illustrating a method for preparing TMVs according to various disclosed embodiments of the present disclosure.

[0015] FIG. 4 is a schematic diagram illustrating a process for forming a first pillar according to various disclosed embodiments of the present disclosure.

[0016] FIG. 5 is a schematic diagram illustrating a process for forming a dielectric pillar according to various disclosed embodiments of the present disclosure.

[0017] FIG. 6 is a schematic diagram illustrating a process for forming a molding layer and a second pillar according to various disclosed embodiments of the present disclosure.

[0018] FIG. 7 is a schematic diagram illustrating a process for forming a dielectric pillar according to various disclosed embodiments of the present disclosure.

[0019] FIG. 8 is a schematic diagram illustrating a process for forming a molding layer and a second pillar according to various disclosed embodiments of the present disclosure.

[0020] FIG. 9 is a schematic diagram illustrating a process for forming a dielectric pillar according to various disclosed embodiments of the present disclosure.

[0021] FIG. 10 is a schematic diagram illustrating a process for forming a molding layer and a second pillar according to various disclosed embodiments of the present disclosure.

[0022] FIG. 11 is a schematic flow diagram illustrating a method for packaging chips of different types according to various disclosed embodiments of the present disclosure.

[0023] FIGS. 12A to 12D are schematic diagrams of some packaging processes for chips of different types according to various disclosed embodiments of the present disclosure.

[0024] FIGS. 13A and 13B are schematic diagrams of some packaging processes for chips of different types according to various disclosed embodiments of the present disclosure.

[0025] FIGS. 14A to 14C are schematic diagrams of some packaging processes for chips of different types according to various disclosed embodiments of the present disclosure.

[0026] FIGS. 15A to 15D are schematic diagrams of some packaging processes for chips of different types according to various disclosed embodiments of the present disclosure.

[0027] FIGS. 16A to 16D are schematic diagrams of some packaging processes for chips of different types according to various disclosed embodiments of the present disclosure.

[0028] FIGS. 17A and 17B are schematic diagrams of some packaging processes for chips of different types according to various disclosed embodiments of the present disclosure.

[0029] FIG. 18 is a schematic diagram of some packaging process for chips of different types according to various disclosed embodiments of the present disclosure.

[0030] FIG. 19 is a schematic structural diagram of a packaging structure for chips of different types according to various disclosed embodiments of the present disclosure.

[0031] FIG. 20 is a schematic flow diagram illustrating a method for packaging chips of different types according to various disclosed embodiments of the present disclosure.

[0032] FIGS. 21A to 21D are schematic diagrams of some packaging processes for chips of different types according to various disclosed embodiments of the present disclosure.

[0033] FIGS. 22A to 22D are schematic diagrams of some packaging processes for chips of different types according to various disclosed embodiments of the present disclosure.

[0034] FIGS. 23A to 23D are schematic diagrams of some packaging processes for chips of different types according to various disclosed embodiments of the present disclosure.

[0035] FIGS. 24A to 24D are schematic diagrams of some packaging processes for chips of different types according to various disclosed embodiments of the present disclosure.

[0036] FIGS. 25A to 25D are schematic diagrams of some packaging processes for chips of different types according to various disclosed embodiments of the present disclosure.

[0037] FIGS. 26A to 26C are schematic diagrams of some packaging processes for chips of different types according to various disclosed embodiments of the present disclosure.

[0038] FIGS. 27A and 27B are schematic diagrams of some packaging processes for chips of different types according to various disclosed embodiments of the present disclosure.

[0039] FIG. 28 is a schematic diagram of some packaging process for chips of different types according to various disclosed embodiments of the present disclosure.

[0040] FIG. 29 is a schematic structural diagram of a packaging structure for chips of different types according to various disclosed embodiments of the present disclosure.

[0041] FIG. 30 is a schematic flow diagram illustrating a method for packaging chips of different types according to various disclosed embodiments of the present disclosure.

[0042] FIGS. 31A to 31D are schematic diagrams of some packaging processes for chips of different types according to various disclosed embodiments of the present disclosure.

[0043] FIGS. 32A to 32G are schematic diagrams of some packaging processes for chips of different types according to various disclosed embodiments of the present disclosure.

[0044] FIGS. 33A to 33H are schematic diagrams of some packaging processes for chips of different types according to various disclosed embodiments of the present disclosure.

[0045] FIGS. 34A to 34C are schematic diagrams of some packaging processes for chips of different types according to various disclosed embodiments of the present disclosure.

[0046] FIGS. 35A to 35D are schematic diagrams of some packaging processes for chips of different types according to various disclosed embodiments of the present disclosure.

[0047] FIGS. 36A to 36D are schematic diagrams of some packaging processes for chips of different types according to various disclosed embodiments of the present disclosure.

[0048] FIGS. 37A and 37B are schematic diagrams of some packaging processes for chips of different types according to various disclosed embodiments of the present disclosure.

[0049] FIG. 38 is a schematic diagram of some packaging process for chips of different types according to various disclosed embodiments of the present disclosure.

[0050] FIG. 39 is a schematic structural diagram of a packaging structure for chips of different types according to various disclosed embodiments of the present disclosure.

[0051] FIG. 40 is a schematic flow diagram illustrating a method for packaging chips of different types according to various disclosed embodiments of the present disclosure.

[0052] FIG. 41 is a schematic structural diagram of a chip module according to various disclosed embodiments of the present disclosure.

[0053] FIG. 42 is a schematic structural diagram of a chip module according to various disclosed embodiments of the present disclosure.

[0054] FIG. 43 is a schematic structural diagram of a chip module according to various disclosed embodiments of the present disclosure.

[0055] FIGS. 44A to 44D are schematic diagrams of some packaging processes for chips of different types according to various disclosed embodiments of the present disclosure.

[0056] FIGS. 45A to 45E are schematic diagrams of some packaging processes for chips of different types according to various disclosed embodiments of the present disclosure.

[0057] FIGS. 46A to 46E are schematic diagrams of some packaging processes for chips of different types according to various disclosed embodiments of the present disclosure.

[0058] FIGS. 47A to 47C are schematic diagrams of some packaging processes for chips of different types according to various disclosed embodiments of the present disclosure.

[0059] FIGS. 48A to 48D are schematic diagrams of some packaging processes for chips of different types according to various disclosed embodiments of the present disclosure.

[0060] FIGS. 49A to 49D are schematic diagrams of some packaging processes for chips of different types according to various disclosed embodiments of the present disclosure.

[0061] FIGS. 50A to 50C are schematic diagrams of some packaging processes for chips of different types according to various disclosed embodiments of the present disclosure.

[0062] FIG. 51 is a schematic structural diagram of a packaging structure for chips of different types according to various disclosed embodiments of the present disclosure.

[0063] FIG. 52 is a schematic structural diagram of a packaging structure for chips of different types according to various disclosed embodiments of the present disclosure.

[0064] FIG. 53 is a schematic structural diagram of a packaging structure for chips of different types according to various disclosed embodiments of the present disclosure.DETAILED DESCRIPTION

[0065] Reference will now be made in detail to exemplary embodiments of the disclosure, which are illustrated in the accompanying drawings. Wherever possible, the same reference numbers will be used throughout the drawings to refer to the same or like parts.

[0066] It is evident that the described embodiments are merely a part of the embodiments of the present disclosure, rather than all of them. Based on the embodiments of the present disclosure, all other embodiments obtained by those of ordinary skill in the art without creative efforts shall fall within the protection scope of the present disclosure.

[0067] Furthermore, the described features, structures, or characteristics may be combined in any suitable manner in one or more embodiments. In the following description, numerous specific details are provided to give a thorough understanding of the embodiments of the present disclosure. However, those skilled in the art will recognize that the technical solutions of the present disclosure may be practiced without one or more of the specific details, or other methods, components, devices, steps, etc. may be employed. In other instances, well-known methods, devices, implementations, or operations are not shown or described in detail to avoid obscuring aspects of the present disclosure.

[0068] The flow diagrams shown in the accompanying drawings are merely illustrative and do not necessarily include all content and operations / steps, nor must they be executed in the described order. For example, some operations / steps may be further broken down, while others may be combined or partially combined. Therefore, the actual execution order may vary depending on the circumstances.

[0069] It should be understood that although terms such as first, second, and third may be used in the present disclosure to describe various components, these components should not be limited by these terms. These terms are only used to distinguish one component from another. Thus, a first component discussed below may be referred to as a second component without departing from the teachings of the present disclosure. As used herein, the term "and / or" includes any one of the associated listed items and all combinations thereof.

[0070] Those skilled in the art may understand that the accompanying drawings are merely schematic diagrams of exemplary embodiments. The modules or processes in the drawings are not necessarily required for implementing the present disclosure and therefore should not be construed as limiting the protection scope of the present disclosure.

[0071] Embodiments of the present disclosure provide methods and structures for packaging chips of different types. The method includes:

[0072] Providing a silicon plate, a substrate, and sets of chips of different types, wherein the sets of chips of different types include memory chips and SoCs;

[0073] Forming multiple TSVs in the silicon plate, and forming a first redistribution layer on a first surface of the silicon plate;

[0074] Placing front sides of a first set of chips of different types on the first redistribution layer, and encapsulating the first set of chips of different types with a first molding layer;

[0075] Forming a second redistribution layer on a second surface of the silicon plate, placing a second set of chips of different types on the second redistribution layer, forming a second molding layer on the second redistribution layer, and forming TMVs in the second molding layer;

[0076] Forming a third redistribution layer on a surface of the molding layer opposite to the silicon plate, and forming solder balls on the third redistribution layer; and

[0077] Bonding the third redistribution layer on the substrate through the solder balls.

[0078] Further, forming the TSVs in the silicon plate includes:

[0079] Fixing the silicon plate on a temporary carrier substrate;

[0080] Forming multiple first vias in the silicon plate; and

[0081] Electroplating conductive material in the first vias respectively to form the TSVs.

[0082] Optionally, placing the second set of chips of different types and forming the second molding layer on the second redistribution layer and forming the TMVs in the second molding layer includes:

[0083] Placing front sides of the second set of chips of different types on the second redistribution layer, and forming first conductive pillars on the second redistribution layer;

[0084] Forming dielectric vias on the first conductive pillars;

[0085] Forming the second molding layer to encapsulate the second set of chips of different types, the first conductive pillars, and the dielectric vias; and

[0086] Removing the dielectric vias and forming second conductive pillars on the first conductive pillars to obtain the TMVs.

[0087] Optionally, placing the second set of chips of different types and forming the second molding layer on the second redistribution layer and forming the TMVs in the second molding layer includes:

[0088] Placing front sides of the second set of chips of different types on the second redistribution layer;

[0089] Encapsulating the second set of chips of different types to form the second molding layer;

[0090] Forming second vias extending to the second redistribution layer from a surface of the second molding layer opposite to the silicon plate; and

[0091] Electroplating conductive material in the second vias to form the TMVs.

[0092] Optionally, after bonding the third redistribution layer on the substrate through the solder balls, the method further includes:

[0093] Filling underfill between the third redistribution layer and the substrate.

[0094] Another aspect of the present disclosure provides a packaging structure for chips of different types. The packaging structure may be made through the aforementioned packaging method for chips of different types.

[0095] The packaging structure sequentially includes, from top to bottom: A first molding layer, a silicon plate, a second molding layer, and a substrate. The silicon plate contains TSVs.

[0096] The first molding layer contains a first set of chips of different types. The second molding layer contains a second set of chips of different types and TMVs. The chips of different types include memory chips and SoCs.

[0097] A first redistribution layer is disposed between the first molding layer and the silicon plate. A second redistribution layer is disposed between the silicon plate and the second molding layer. A third redistribution layer is disposed between the second molding layer and the substrate. The third redistribution layer is bonded on the substrate through solder balls.

[0098] Front sides of the first set of chips of different types are bonded to the first redistribution layer. Front sides of the second set of chips of different types are bonded to the second redistribution layer.

[0099] Optionally, edges of the first redistribution layer and the second redistribution layer do not extend beyond edges of the silicon plate.

[0100] Optionally, edges of the first molding layer and the second molding layer do not extend beyond edges of the silicon plate.

[0101] Optionally, underfill is filled between the third redistribution layer and the substrate.

[0102] Optionally, solder balls are disposed on a side of the substrate opposite to the third redistribution layer.

[0103] The present disclosure provides packaging methods and structures for chips of different types. The packaging structure achieves horizontal connection among chips of different types through TSVs and redistribution layers, and vertical connection among chip modules through TMVs. While costs are reduced, alignment accuracy and stability are maintained. It enables comprehensive and efficient data flow. The silicon interposer (e.g., silicon plate) with double-sided wiring achieves highly integrated chip design in both horizontal and vertical directions through TSVs and wiring layers, allowing multiple chips to be placed on both sides of the silicon interposer. This reduces alignment precision requirements, enhances stability, and achieves comprehensive connection in both directions. By avoiding extensive chip-level TSV processes, chips made by an advanced process may be replaced by multiple lower-performance chips placed on both sides of the silicon interposer, reducing costs. The TMV-through method transmits interlayer signals, which are then output to chips through the silicon plate and redistribution layers, resulting in short signal transmission paths and high transmission rates.

[0104] In addition, embodiments of the present disclosure also provide improved structures of TMVs and improved methods of making TMVs. The method includes providing a temporary carrier substrate, forming first pillars on the temporary carrier substrate, forming dielectric pillars on the first pillars, forming a molding layer encapsulating the first pillars and dielectric pillars on the temporary carrier substrate, removing the dielectric pillars to form blind holes in the molding layer, and forming second pillars in the blind holes. The second pillars are electrically connected to the first pillars to form TMVs, respectively. The terms “first pillar” and “second pillar” , as used herein, indicate electrically conductive pillars.

[0105] Optionally, the diameter of the dielectric pillar is equal to that of the first pillar.

[0106] Optionally, the diameter of the dielectric pillar is smaller than that of the first pillar.

[0107] Optionally, the central axis of the dielectric pillar is coaxial with the central axis of the first pillar.

[0108] Optionally, the central axis of the dielectric pillar is non-coaxial with the central axis of the first pillar.

[0109] Optionally, forming the first pillars on the temporary carrier substrate includes forming a first photoresist layer on the temporary carrier substrate, performing exposure and development on the first photoresist layer to form openings in the first photoresist layer, forming the first pillars in the openings through an electroplating process, and removing the first photoresist layer surrounding the first pillars.

[0110] Optionally, forming the dielectric pillars on the first pillars includes forming a second photoresist layer encapsulating the first pillars on the temporary carrier substrate, and performing exposure and development on the second photoresist layer to form the dielectric pillars on the first pillars.

[0111] Optionally, after forming the molding layer, the method further includes thinning the molding layer to expose the dielectric pillars.

[0112] Optionally, removing the dielectric pillars includes etching the dielectric pillars to expose the first pillars.

[0113] Optionally, forming the second pillars in the blind holes includes forming the second pillars on the exposed first pillars in the blind holes through sputtering or electroplating processes.

[0114] Another aspect of the present disclosure provides TMVs, which may be made using the aforementioned method.

[0115] The method of fabricating TMVs includes forming first pillars on a temporary carrier substrate, forming dielectric pillars on the first pillars, forming a molding layer encapsulating the first pillars and dielectric pillars on the temporary carrier substrate, removing the dielectric pillars to form blind holes in the molding layer, and forming second pillars in the blind holes. The second pillars are electrically connected to the first pillars respectively to form the TMVs. By pre-forming the first pillars, the aspect ratio of the blind holes is optimized during the formation of the TMVs. It improves the surface uniformity of the second pillars formed in the blind holes, and ensures a flatter surface of the TMVs. Consequently, the precision of subsequent layer stacking is enhanced. It improves the accuracy of electrical signal transmission and the reliability of the overall structure.

[0116] In order to make the objects, features, and advantages of the present disclosure more obvious and understandable, exemplary embodiments of the present disclosure will be described in detail below in conjunction with the accompanying drawings.

[0117] A conventional packaging structure is introduced first, followed by fabrication methods of making TMVs. Then, improved packaging structures and methods for chips of different types are illustrated.

[0118] FIG. 1 is a diagram showing a packaging structure for chips of different types in conventional technologies. The chips include memory chips and SoCs. As shown in FIG. 1, memory chips 5 are arranged in a stacked configuration. Vertical connection is achieved through TSVs. An SoC 4 and the memory chips 5 are laterally connected through a silicon interposer 7, which is bonded to a substrate 6. The packaging structure is formed through underfill dispensing and encapsulation. The TSV-based vertical connection method imposes high alignment accuracy requirements for each layer. As the number of stacked layers increases, TSV alignment errors accumulate, adversely affecting the performance of the memory chips 5. Consequently, the stacking layers of memory chips 5 are limited. It restricts the increase of storage capacity. Additionally, data transmission between the SoC 4 and memory chip 5 must first pass through the silicon interposer 7 to the substrate 6 and then be relayed back, preventing direct communication between chips of different types. This results in slow communication speeds, making it difficult to meet the ever-increasing demands for chip performance.

[0119] To address these technical challenges, embodiments of the present disclosure provide improved packaging methods and structures for chips of different types. Because TMVs play an important role, before illustrating the improved packaging methods and structures, methods to make TMVs and structures of TMVs are described.

[0120] FIG. 2 shows a process flow of forming a TMV 3 using a conventional method. First a through hole 2 is drilled in a thin molding compound 1, and then conductive material is electroplated in the through hole 2 to form the TMV 3. Due to the small aperture and high aspect ratio of the through hole 2, the surface tension of the plating solution tends to cause a concave depression at the top of the TMV 3. It affects surface uniformity, compromises the reliability of the TMV 3, and results in poor soldering performance.

[0121] FIG. 3 is a schematic flow diagram illustrating a method S09 for preparing TMVs according to various embodiments of the present disclosure. FIG. 4 is a schematic diagram illustrating a process for forming a first pillar 12 according to various embodiments of the present disclosure. The method S09 includes the following.

[0122] At S10, a temporary carrier substrate is provided. As shown in FIG. 4, atemporary carrier substrate 10 is arranged. A temporary bonding adhesive layer 11 is formed on the surface of the temporary carrier substrate 10.

[0123] At S20, first pillars are formed on the temporary carrier substrate. As shown in FIG. 4, a process for forming the first pillar 12 at S20 is as follows.

[0124] At S21, a first photoresist layer 13 is formed on a temporary carrier substrate 10. Optionally, the first photoresist layer 13 is formed on the temporary bonding adhesive layer 11 over the temporary carrier substrate 10 through processes such as spin coating, spray coating, physical vapor deposition (PVD) , or chemical vapor deposition (CVD) . The first photoresist layer 13 may be a positive photoresist or a negative photoresist. For example, the first photoresist layer 13 may be a polymer such as polyimide (PI) , polybenzoxazole (PBO) , or benzocyclobutene (BCB) . In embodiments illustrated below, the first photoresist layer 13 is exemplified as a positive photoresist.

[0125] At S22, exposure and development are performed on the first photoresist layer 13 to form an opening in the first photoresist layer. For example, a first photomask 21 is provided, which has a predefined pattern matching the shape and size of the first pillar 12. The first photomask 21 is placed over the first photoresist layer 13, and the first photoresist layer 13 is exposed and developed using the first photomask 21 as a mask.

[0126] In some embodiments, since the first photoresist layer 13 is a positive photoresist, the portion of the first photoresist layer 13 shielded by the first photomask 21 remains insoluble in the developer, while the unshielded portions dissolve, thereby forming an opening 19 in the first photoresist layer 13. Thus, the predefined pattern of the first pillar 12 is transferred from the first photomask 21 to the first photoresist layer 13.

[0127] At S23, the first pillar 12 is formed in the opening 19 via an electroplating process and the first photoresist layer surrounding the first pillar 12 is removed.

[0128] Exemplarily, a copper plating solution is electroplated in the opening 19 to form the first pillar 12. That is, the first pillar 12 may be a copper TMV. The first photoresist layer 13 surrounding the first pillar 12 is then removed using, e.g., an etching process.

[0129] FIGS. 5 to 10 are schematic diagrams illustrating processes for forming dielectric pillars, molding layers, and second pillars according to various disclosed embodiments of the present disclosure.

[0130] Returning to FIG. 3. At S30, dielectric pillars are formed on the first pillars.

[0131] As shown in FIGS. 5, 7, and 9, exemplary processes of forming a dielectric pillar 14 at S30 are as follows. At S31, a second photoresist layer 15 is formed to encapsulate the first pillar 12 on the temporary carrier substrate.

[0132] Optionally, the second photoresist layer 15 is formed on the temporary bonding adhesive layer 11 of the temporary carrier substrate 10 through processes such as spin coating, spray coating, PVD, or CVD. The second photoresist layer 15 may be a positive photoresist or a negative photoresist. For example, the second photoresist layer 15 may be a polymer such as PI, PBO, or BCB. In the following embodiments, the second photoresist layer 15 is exemplified as a negative photoresist.

[0133] At S32, exposure and development are performed on the second photoresist layer 15 to form the dielectric pillar 14 on the first pillar 12.

[0134] Optionally, a second photomask 22 is provided, which has a predefined pattern matching the shape of the dielectric pillar 14. The second photomask 22 is placed over the second photoresist layer 15. The position of the predefined pattern of the second photomask 22 corresponds to the position of the first pillar 12. The second photoresist layer 15 is then exposed and developed using the second photomask 22 as a mask.

[0135] Since the second photoresist layer 15 is a negative photoresist, portions of the second photoresist layer 15 shielded by the second photomask 22 dissolve in the developer, while the unshielded portions remain insoluble, thereby forming the dielectric pillar 14 on the first pillar 12. That is, the dielectric pillar 14 is a photoresist pillar. The material of the dielectric pillar 14 is not specifically limited and may be selected according to actual requirements.

[0136] As shown in FIG. 5, in some embodiments, the diameter of the dielectric pillar 14 may equal or approximately equal that of the first pillar 12. In some other cases as shown in FIG. 7,the diameter of the dielectric pillar 14 may be smaller than that of the first pillar 12, and their central axes may be non-coaxial. Optionally, the left sidewall of the dielectric pillar 14 may align with the left sidewall of the first pillar 12. In some embodiments, as shown in FIG. 9, the diameter of the dielectric pillar 14 is smaller than that of the first pillar 12, and their central axes are coaxial. Exemplarily, the dielectric pillar 14 may be centered on the first pillar 12.

[0137] It should be noted that the embodiments do not specifically limit the height dimensions of the dielectric pillar 14 and the first pillar 12. The height of the dielectric pillar 14 may be the same as or different from that of the first pillar 12, depending on actual requirements.

[0138] In some embodiments, the diameter of the dielectric pillar is smaller than that of the first pillar. On one hand, this reserves alignment tolerance adjustment space on the surface of the first pillar, optimizing tolerance control. On the other hand, the diameter of the second pillar prepared according to the size of the dielectric pillar is also reduced. When the first and second pillars are firmly and accurately connected, it improves the signal transmission speed and enhances the reliability of the TMV.

[0139] At S40, a molding layer is formed to encapsulate the first pillars and the dielectric pillars on the temporary carrier substrate. Optionally, as shown in FIGS. 6, 8, and 10, a molding layer 16 may be formed on the temporary bonding adhesive layer 11 on the temporary carrier substrate 10 using processes such as compression molding or injection molding. The molding layer 16 encapsulates the first pillar 12 and the dielectric pillar 14, providing protection for them.

[0140] After forming the molding layer, the method further includes thinning the molding layer 16 to expose the dielectric pillar 14. Specifically, the side of the molding layer 16 opposite to the temporary carrier substrate 10 may be thinned using processes such as grinding, so that the dielectric pillar 14 is exposed and its surface is flush with the surface of the molding layer 16.

[0141] At S50, the dielectric pillars are removed to form blind holes in the molding layer. Exemplarily, the dielectric pillar 14 is removed by an etching process to expose the first pillar 12, thereby forming a blind hole 17 in the molding layer 16. The dimensions of the blind hole 17 may match those of the dielectric pillar 14.

[0142] At S60, second pillars are formed in the blind holes. The second pillars are formed on and electrically connected to the first pillars, respectively. Further, the dimensions of second pillar may match those of the dielectric pillar 14, and the position and orientation of second pillar may match those of the dielectric pillar 14.

[0143] In some embodiments, a copper plating solution is electroplated on the exposed first pillar 12 in the blind hole 17 to form a second pillar 18 on the first pillar 12. That is, the second pillar 18 may be a copper pillar. The second pillar 18 and the first pillar 12 are electrically connected to jointly form a TMV A. The TMV A is configured in the molding layer 16.When the second pillar 18 is relatively thin, a sputtering process may also be used to form the second pillar 18 on the exposed first pillar 12 in the blind hole 17.

[0144] As shown in FIG. 6, in some cases, the diameter of the second pillar 18 may be the same as that of the first pillar 12. As shown in FIG. 8, in some other cases, the diameter of the second pillar 18 may be smaller than that of the first pillar 12, and the central axis of the second pillar 18 is not coaxial with that of the first pillar 12. Optionally, the left sidewall of the second pillar 18 may be flush with the left sidewall of the first pillar 12.

[0145] As shown in FIG. 10, in some cases, the diameter of the second pillar 18 may be smaller than that of the first pillar 12, and the central axis of the second pillar 18 may be coaxial with that of the first pillar 12. Optionally, the second pillar 18 may be located at the center of the first pillar 12. It should be noted that the relationship between the height of the first pillar 12 and the height of the second pillar 18 is not specifically limited and may be selected according to actual requirements.

[0146] In some embodiments, the diameter of the second pillar is smaller than that of the first pillar. Although the diameter of the second pillar is smaller, it does not affect the signal transmission speed and the reliability of the TMV.

[0147] In some embodiments, the surface of the molding layer 16 exposes the second pillar 18, enabling the TMV A to be soldered with other packaging modules for electrical connection. As illustrated above, the TMV A may be formed through two plating steps. The first plating forms the first pillar 12 on the temporary carrier substrate 10, and the second plating forms the second pillar 18 in the blind hole 17 of the molding layer 16. The second pillar 18 may be formed by electroplating or sputtering. For example, when the second pillar 18 is relatively thin, a sputtering process may be used to form it in the blind hole 17.

[0148] The method for preparing TMVs according to embodiments of the present disclosure includes forming a first pillar on a temporary carrier substrate, forming a dielectric pillar on the first pillar, forming a molding layer encapsulating the first pillar and the dielectric pillar on the temporary carrier substrate, removing the dielectric pillar to form a blind hole in the molding layer, and forming a second pillar in the blind hole. The second pillar is electrically connected to the first pillar to form the TMV. By pre-forming the first pillar, the aspect ratio of the blind hole is optimized during the formation of the TMV. It improves the surface uniformity of the second pillar formed in the blind hole, ensures a flatter surface of the TMV, enhances the precision of subsequent layer stacking, and improves the accuracy of electrical signal transmission as well as the reliability of the overall structure.

[0149] Exemplarily, as shown in FIGS. 6, 8, and 10, another aspect of the embodiments of the present disclosure provides a TMV A, which is prepared using the aforementioned TMV fabrication method S09. The specific preparation process of the method S09 has been described in detail earlier and will not be repeated here.

[0150] The TMVs according to embodiments of the present disclosure include the first pillar and the second pillar. The second pillar exhibits excellent surface uniformity, ensuring high reliability of the TMVs and enabling better soldering with packaging modules.

[0151] FIG. 11 is a schematic flow diagram illustrating a method S100 for packaging chips of different types according to various embodiments of the present disclosure. FIGS. 12A to 12D are schematic diagrams of some packaging processes for chips of different types according to various embodiments of the present disclosure. FIGS. 13A and 13B are schematic diagrams of some packaging processes for chips of different types according to various embodiments of the present disclosure.

[0152] Referring to FIG. 11. At S110, a silicon plate, a substrate, and multiple sets of chips of different types are provided.

[0153] Optionally, the chips of different types include at least two types: A first chip is an SoC, typically fabricated using advanced processes; and a second chip is a memory chip, whose quantity determines the storage capacity of the packaging structure.

[0154] At S120, multiple TSVs are formed in the silicon plate and a first redistribution layer is formed on a first surface of the silicon plate.

[0155] Optionally, as shown in FIGS. 12A to 12D, first a silicon plate 139 is fixed on a temporary carrier substrate 103 using adhesive 126. As used herein, the term “silicon plate” indicates a plate-shaped object that has low electrical conductivity and may include undoped single crystalline silicon, undoped polysilicon, or undoped amorphous silicon. Optionally, the silicon plate may also contain other insulating or low-conductivity material, including inorganic or organic material.

[0156] Laser drilling is performed on a side of the silicon plate 139 opposite to the temporary carrier substrate 103 to form multiple first vias. Then conductive material is electroplated in the first vias to form TSVs 140. TSVs 140 function as electrically conductive channels extending from one surface of the silicon plate 139 to an opposite surface of the silicon plate 139. A silicon plate with TSVs is a connection component. Finally, a first redistribution layer 136 is formed on a side of the silicon plate 139 opposite to the temporary carrier substrate 103. The edges of the first redistribution layer 136 do not extend beyond the edges of the silicon plate 139 and remain within the edges of the silicon plate 139.

[0157] At S130, front sides of a first set of chips of different types are placed on the first redistribution layer and the first set of chips of different types are encapsulated using a first molding layer.

[0158] Assuming the first set of chips of different types includes a chip A and a chip B that are different types. Optionally, as shown in FIGS. 13A and 13B, front sides of the chips A and B are flip-chip mounted on the first redistribution layer 136. Exemplarily, the front sides of the chips A and B are pre-fabricated with pads, copper pillars, and solder for bonding with the redistribution layer 136. A first molding layer 134 is formed on the redistribution layer 136, encapsulating the chips A and B. The encapsulation boundary of the first molding layer 134 does not extend beyond the edges of the silicon plate 139 and remains within the edges of the silicon plate 139.

[0159] FIGS. 14A to 14C are schematic diagrams of some packaging processes for chips of different types according to various embodiments of the present disclosure. FIGS. 15A to 15D are schematic diagrams of some packaging processes for chips of different types according to various embodiments of the present disclosure. FIGS. 16A to 16D are schematic diagrams of some packaging processes for chips of different types according to various embodiments of the present disclosure.

[0160] Referring back to FIG. 11. At S140, a second redistribution layer is formed on a second surface of the silicon plate. A second set of chips of different types and a second molding layer are arranged on the second redistribution layer. TMVs in the second molding layer are formed.

[0161] Optionally, as shown in FIGS. 14A to 14C, another temporary carrier substrate 103A is fixed on a surface of the first molding layer 134 opposite to the silicon plate 139 using adhesive 126. The entire structure formed through the above steps is flipped, and then the temporary carrier substrate 103 is removed. A second redistribution layer 137 is formed on a surface of the silicon plate 139 opposite to the temporary carrier substrate 103A.

[0162] Subsequent steps are shown in FIGS. 15A to 15D. Front sides of a second set of chips of different types are flip-chip mounted on the second redistribution layer 137. The second set of chips of different types includes a chip C and a chip D that are different types. First conductive pillars 115 are formed on the second redistribution layer 137. The front sides of the chips are similarly pre-fabricated with pads, copper pillars, and solder for bonding with the redistribution layer 137. Then photoresist (PR) is applied and patterned on the first conductive pillars 115 to form dielectric vias 117 on the first conductive pillars 115. A second molding layer 135 is formed to encapsulate the second set of chips of different types, the first conductive pillars 115, and the dielectric vias 117. Finally the dielectric vias 117 is removed and secondary electroplating is performed on the first conductive pillars 115 to form second conductive pillars 116, thereby forming TMVs 119 composed of the first conductive pillars 115 and second conductive pillars 116.

[0163] As used herein, the terms “first pillar” and “first conductive pillar” have the same meaning and are exchangeable, and the terms “second pillar” and “second conductive pillar” have the same meaning and are exchangeable. As used herein, the terms “dielectric pillar” and “dielectric via” have the same meaning and are exchangeable.

[0164] By way of example, the steps shown in FIGS. 15A to 15D may be replaced with TMV preparation steps shown in FIGS. 16A to 16D. After flip-chip mounting the front sides of the second set of chips of different types on the second redistribution layer 137, a second molding layer 135 is formed to encapsulate the chips C and D. Then, laser drilling is performed from the surface of the second molding layer 135 opposite to the silicon plate 139 to form second vias 141 extending to the second redistribution layer 137. Finally conductive material is electroplated in the second vias 141 in one step to form TMVs 119.

[0165] FIGS. 17A and 17B are schematic diagrams of some packaging processes for chips of different types according to various embodiments of the present disclosure. FIG. 18 is a schematic diagram of some packaging process for chips of different types according to various disclosed embodiments of the present disclosure.

[0166] At S150, a third redistribution layer is formed on the surface of the second molding layer opposite to the silicon plate. Solder balls are formed on the third redistribution layer.

[0167] Optionally, as shown in FIGS. 17A and 17B, a third redistribution layer 138 is formed on a surface of the second molding layer 135 opposite to the silicon plate 139 prepared at S140. Then solder is applied on the third redistribution layer 138 and reflow is performed to form solder balls 106.

[0168] At S160, the third redistribution layer is bonded on the substrate through the solder balls.

[0169] Optionally, as shown in FIG. 18, the structure formed through the above steps is flipped and bonded on a substrate 121 through the solder balls 106 on the third redistribution layer 138. Finally, underfill 125 is filled between the third redistribution layer 138 and substrate 121 for reinforcement. Solder balls 106A are formed on the side of the substrate opposite to the underfill 125 for electrical connection with other external devices. The temporary carrier substrate at the top of the structure is removed to obtain the packaging structure for chips of different types as shown in FIG. 18.

[0170] Embodiments of this disclosure provide packaging methods and structures for chips of different types. It achieves horizontal connection among chips of different types through TSVs and redistribution layers, and vertical interconnection between chip modules through TMVs. While costs are reduced, alignment accuracy and stability are maintained, enabling comprehensive and efficient data flow. The double-sided wiring silicon interposer (e.g., the silicon plate) achieves highly integrated chip design in both horizontal and vertical directions through its TSVs and wiring layers, allowing multiple chips to be placed on both sides of the silicon interposer. This reduces alignment precision requirements, enhances stability, and achieves comprehensive connection in both directions. By avoiding extensive chip-level TSV processes, advanced-process chips may be replaced by multiple lower-performance chips placed on both sides of the silicon interposer. It reduces costs. The TMV-through method transmits interlayer signals, which are then output to the chips through the silicon plate and redistribution layers, resulting in short signal transmission paths and high transmission rates.

[0171] FIG. 19 is a schematic structural diagram of a packaging structure for chips of different types according to various embodiments of the present disclosure. Embodiment of the present disclosure provides a packaging structure for chips of different types. The packaging structure may be fabricated through the aforementioned packaging method. As shown in FIG. 19, the packaging structure sequentially includes, from top to bottom: A first molding layer 134, asilicon plate 139, a second molding layer 135, and a substrate 121. The silicon plate 139 contains TSVs 140. The first molding layer 134 contains a first set of chips of different types (e.g., chips A and B of different types) . The second molding layer 135 contains a second set of chips of different types (e.g., chips C and D of different types) and TMVs 119. The chips of different types include memory chips and SoCs.

[0172] A first redistribution layer 136 is disposed between the first molding layer 134 and the silicon plate 139. A second redistribution layer 137 is disposed between the silicon plate 139 and the second molding layer 135. A third redistribution layer 138 is disposed between the second molding layer 135 and the substrate 121. The third redistribution layer 138 is bonded on the substrate 121 through solder balls 106. Front sides of the first set of chips of different types (e.g., chips A and B) are bonded to the first redistribution layer 136, and front sides of the second set of chips of different types (e.g., chips C and D) are bonded to the second redistribution layer 137.

[0173] By way of example, as shown in FIG. 19, edges of the first redistribution layer 136 and second redistribution layer 137 do not extend beyond edges of the silicon plate 139.

[0174] By way of example, as shown in FIG. 19, edges of the first molding layer 134 and second molding layer 135 do not extend beyond edges of the silicon plate 139.

[0175] By way of example, as shown in FIG. 19, underfill 125 is filled between the third redistribution layer 138 and the substrate 121.

[0176] By way of example, as shown in FIG. 19, solder balls 106A are disposed on a side of the substrate 121 opposite to the third redistribution layer 138.

[0177] Another aspect of the present disclosure provides a packaging method for chips of different types. The method includes:

[0178] Providing a silicon plate, a substrate, and multiple sets of chips of different types, wherein the chips of different types include memory chips and SoCs;

[0179] Forming multiple TSVs in the silicon plate and forming a first redistribution layer on a first surface of the silicon plate;

[0180] Placing front sides of a first set of the chips of different types on the first redistribution layer, forming a first molding layer to encapsulate the first set of chips of different types, and forming an electromagnetic shielding cover on the first molding layer;

[0181] Forming a second redistribution layer on a second surface of the silicon plate, placing front sides of a second set of the chips of different types on the second redistribution layer, forming a second molding layer to encapsulate the second set of chips of different types, and forming TMVs in the second molding layer;

[0182] Forming a third redistribution layer on a surface of the second molding layer opposite to the silicon plate, and forming solder balls on the third redistribution layer; and

[0183] Bonding the third redistribution layer on the substrate through the solder balls.

[0184] Further, forming the TSVs in the silicon plate includes:

[0185] Fixing the silicon plate on a temporary carrier substrate;

[0186] Forming multiple first vias in the silicon plate; and

[0187] Electroplating conductive material in the first vias respectively to form the TSVs.

[0188] Optionally, forming the first molding layer to encapsulate the first set of chips of different types and forming the electromagnetic shielding cover on the first molding layer includes:

[0189] Forming first conductive pillars on the first redistribution layer and forming first dielectric vias on the first conductive pillars;

[0190] Forming the first molding layer to encapsulate the first set of chips of different types, the first conductive pillars, and the first dielectric vias; and

[0191] Removing the first dielectric vias and forming the electromagnetic shielding cover on the first conductive pillars and on a surface of the first molding layer opposite to the first redistribution layer.

[0192] Optionally, forming the first molding layer to encapsulate the first set of chips of different types and forming the electromagnetic shielding cover on the first molding layer includes:

[0193] Forming the first molding layer to encapsulate the first set of chips of different types;

[0194] Forming second vias extending to the first redistribution layer from a surface of the first molding layer opposite to the silicon plate; and

[0195] Electroplating conductive material in the second vias and on a surface of the first molding layer opposite to the first redistribution layer to form the electromagnetic shielding cover.

[0196] Optionally, forming the second molding layer to encapsulate the second set of chips of different types and forming the TMVs in the second molding layer includes:

[0197] Forming second conductive pillars on the second redistribution layer and forming second dielectric vias on the second conductive pillars;

[0198] Forming the second molding layer to encapsulate the second set of chips of different types, the second conductive pillars, and the second dielectric vias; and

[0199] Removing the second dielectric vias and forming third conductive pillars on the second conductive pillars to form the TMVs.

[0200] Optionally, forming the second molding layer to encapsulate the second set of chips of different types and forming the TMVs in the second molding layer includes:

[0201] Forming the second molding layer to encapsulating the second set of chips of different types;

[0202] Forming third vias extending to the second redistribution layer from a surface of the second molding layer opposite to the silicon plate; and

[0203] Electroplating conductive material in the third vias to form the TMVs.

[0204] Optionally, after bonding the third redistribution layer to the substrate through the solder balls, the method further includes:

[0205] Filling underfill between the third redistribution layer and the substrate.

[0206] Another aspect of the present disclosure provides a packaging structure for chips of different types. The packaging structure is made through the aforementioned packaging method for chips of different types.

[0207] The packaging structure sequentially includes, from top to bottom: A first molding layer, a silicon plate, a second molding layer, and a substrate. The silicon plate contains TSVs.

[0208] The first molding layer includes a first set of chips of different types and an electromagnetic shielding cover. The second molding layer contains a second set of chips of different types and TMVs. The chips of different types include memory chips and SoCs.

[0209] A first redistribution layer is disposed between the first molding layer and the silicon plate. A second redistribution layer is disposed between the silicon plate and the second molding layer. A third redistribution layer is disposed between the second molding layer and the substrate. The third redistribution layer is bonded on the substrate through solder balls.

[0210] Front sides of the first set of chips of different types are bonded on the first redistribution layer. Front sides of the second set of chips of different types are bonded on the second redistribution layer.

[0211] Optionally, underfill is filled between the third redistribution layer and the substrate.

[0212] Optionally, solder balls are disposed on a side of the substrate opposite to the third redistribution layer.

[0213] Embodiments of present disclosure provide packaging methods and structures for chips of different types. It achieves horizontal connection between chips of different types through TSVs and redistribution layers, and vertical connection between chips through TMVs. While chip performance is improved through stacking, alignment accuracy and stability are maintained, enabling comprehensive and efficient data flow. The silicon interposer with double-sided wiring (e.g., the silicon plate) achieves highly integrated chip design in both horizontal and vertical directions through TSVs and wiring layers, allowing multiple chips to be placed on both sides of the silicon interposer. This reduces alignment precision requirements, enhances stability, and achieves comprehensive interconnection in both directions. By avoiding extensive chip-level TSV processes, advanced-process chips may be replaced by multiple lower-performance chips placed on both sides of the silicon interposer. The cost is reduced. The TMV-through method transmits interlayer signals, which are then output to chips through the silicon plate and redistribution layers, resulting in short signal transmission paths and high transmission rates. Additionally, the electromagnetic shielding cover over the chips blocks electromagnetic interference to and from the chips of different types.

[0214] FIG. 20 is a schematic flow diagram illustrating a method S200 for packaging chips of different types according to various embodiments of the present disclosure. FIGS. 21A to 21D are schematic diagrams of some packaging processes for chips of different types according to various embodiments of the present disclosure. FIGS. 22A to 22D are schematic diagrams of some packaging processes for chips of different types according to various embodiments of the present disclosure. FIGS. 23A to 23D are schematic diagrams of some packaging processes for chips of different types according to various embodiments of the present disclosure.

[0215] Referring to FIG. 20. At S210, a silicon plate, a substrate, and multiple sets of chips of different types are provided.

[0216] Optionally, the chips of different types include at least two types: A first chip is an SoC, typically fabricated using advanced processes, and a second chip is a memory chip, whose quantity determines the storage capacity of the packaging structure.

[0217] At S220, multiple TSVs are formed in the silicon plate and a first redistribution layer is formed on a first surface of the silicon plate.

[0218] Optionally, as shown in FIGS. 21A to 21D, first a silicon plate 239 is fixed on a temporary carrier substrate 203 using adhesive 226. Laser drilling is performed on a side of the silicon plate 239 opposite to the temporary carrier substrate 203 to form multiple first vias. Then conductive material is electroplated in the first vias to form multiple TSVs 240. Finally, a first redistribution layer 236 is formed on a side of the silicon plate 239 opposite to the temporary carrier substrate 203. The edges of the first redistribution layer 236 do not extend beyond the edges of the silicon plate 239 and remain within the edges of the silicon plate 239.

[0219] At S230, front sides of a first set of chips of different types are placed on the first redistribution layer. A first molding layer is formed to encapsulate the first set of chips of different types. An electromagnetic shielding cover is formed on the first molding layer.

[0220] Assuming the first set of chips of different types includes a chip A and a chip B that are different types. Optionally, as shown in FIGS. 22A to 22D, front sides of the chips A and B are flip-chip mounted on the first redistribution layer 236. Exemplarily, the front sides of the chips are pre-fabricated with pads, copper pillars, and solder for bonding with the first redistribution layer 236. First conductive pillars 215 are formed on the first redistribution layer. Photoresist (PR) is applied and patterned on the first conductive pillars 215 to form first dielectric vias 244. A first molding layer 234 is formed on the first redistribution layer 236, encapsulating the chips A and B, the first conductive pillars 215, and the first dielectric vias 244. The encapsulation boundary of the first molding layer 234 does not extend beyond the edges of the silicon plate 239 and remains within the edges of the silicon plate 239. Then the first dielectric vias 244 is removed. Conductive material 246 is electroplated on the first conductive pillars 215 and on the surface of the first molding layer 234 opposite to the first redistribution layer 236, thereby forming an electromagnetic shielding cover 247 containing the first conductive pillars 215 and conductive material 246. The electromagnetic shielding cover 247 is formed on the first molding layer 234. The encapsulation boundary of the first molding layer 234 does not extend beyond the edges of the silicon plate 239 and remains within the edges of the silicon plate 239.

[0221] By way of example, the electromagnetic shielding cover may also be formed through processes shown in FIGS. 23A to 23D. First, front sides of the chips A and B are flip-chip mounted on the first redistribution layer 236. Then a first molding layer 234 is formed to encapsulate the chips A and B. Second vias extending to the first redistribution layer 236 are formed from the surface of the first molding layer 234 opposite to the silicon plate 239 through laser drilling. Finally, conductive material is electroplated in the second vias and on the surface of the first molding layer 234 opposite to the first redistribution layer 236 in one step to form the electromagnetic shielding cover 247.

[0222] FIGS. 24A to 24D are schematic diagrams of some packaging processes for chips of different types according to various embodiments of the present disclosure. FIGS. 25A to 25D are schematic diagrams of some packaging processes for chips of different types according to various embodiments of the present disclosure. FIGS. 26A to 26C are schematic diagrams of some packaging processes for chips of different types according to various embodiments of the present disclosure. Referring back to FIG. 20. At S240, a second redistribution layer is formed on a second surface of the silicon plate. Front sides of a second set of chips of different types are placed on the second redistribution layer. A second molding layer is formed to encapsulate the second set of chips of different types. TMVs are formed in the second molding layer.

[0223] Optionally, as shown in FIGS. 24A to 24D, another temporary carrier substrate 203A is fixed on a surface of the first molding layer 234 opposite to the silicon plate 239 using adhesive 226. The entire structure formed through the above steps is flipped, and then the temporary carrier substrate 203 is removed. A second redistribution layer 237 is formed on a second surface of the silicon plate 239 that is opposite to the temporary carrier substrate 203A. The edges of the second redistribution layer 237 do not extend beyond the edges of the silicon plate 239 and remain within the edges of the silicon plate 239.

[0224] Subsequent steps are shown in FIGS. 25A to 25D. Assuming the second set of chips of different types includes a chip C and a chip D that are different types. Front sides of the chips C and D are flip-chip mounted on the second redistribution layer 237. Second conductive pillars 243 are formed on the second redistribution layer 237. The front sides of the chips C and D may be pre-fabricated with pads, copper pillars, and solder for bonding with the second redistribution layer 237. Then photoresist (PR) is applied and patterned on the second conductive pillars 243 to form second dielectric vias 245 on the second conductive pillars 243. A second molding layer 235 is formed to encapsulate the chips C and D, the second conductive pillars 243, and the second dielectric vias 245. Finally the second dielectric vias 245 is removed and secondary electroplating is performed on the second conductive pillars 243 to form third conductive pillars 248, thereby forming TMVs 252 composed of the second conductive pillars 243 and third conductive pillars 248. The encapsulation boundary of the second molding layer 235 does not extend beyond the edges of the silicon plate 239 and remains within the edges of the silicon plate 239.

[0225] By way of example, the steps shown in FIG. FIGS. 25A to 25D may be replaced with certain TMV preparation steps shown in FIGS. 26A to 26C. After flip-chip mounting the front sides of the chips C and D on the second redistribution layer 237, the second molding layer 235 is formed to encapsulate the chips C and D. Then laser drilling is performed from a surface of the second molding layer 235 opposite to the silicon plate 239 to form third vias extending to the second redistribution layer 237. Finally conductive material is electroplated in the third vias in one step to form TMVs 252.

[0226] FIGS. 27A and 27B are schematic diagrams of some packaging processes for chips of different types according to various embodiments of the present disclosure. FIG. 28 is a schematic diagram of some packaging process for chips of different types according to various embodiments of the present disclosure.

[0227] At S250, a third redistribution layer is formed on a surface of the second molding layer opposite to the silicon plate, and solder balls are formed on the third redistribution layer.

[0228] Optionally, as shown in FIGS. 27A and 27B, a third redistribution layer 238 is formed on a surface of the second molding layer 235 opposite to the silicon plate 239. Then solder is applied on the third redistribution layer 238 and reflow is performed to form solder balls 206.

[0229] At S260, the third redistribution layer is bonded on the substrate through the solder balls.

[0230] Optionally, as shown in FIG. 28, the structure formed through the above steps is flipped and bonded on a substrate 221 through solder balls 206 on the third redistribution layer 238. Underfill 225 may be filled between the third redistribution layer 238 and substrate 221 for reinforcement. Solder balls 206A may be formed on a side of substrate 221 opposite to the underfill 225 for electrical connection with external devices. Finally, the temporary carrier substrate is removed at the top of the structure to obtain a packaging structure for chips of different types as shown in FIG. 28.

[0231] Another embodiment of the present disclosure provides a packaging structure for chips of different types. The packaging structure may be made through the aforementioned packaging method for chips of different types. FIG. 29 is a schematic structural diagram of a packaging structure for chips of different types according to various embodiments of the present disclosure. As shown in FIG. 29, the packaging structure sequentially includes, from top to bottom: A first molding layer 234, a silicon plate 239, a second molding layer 235, and a substrate 221. The silicon plate 239 contains TSVs 240. The first molding layer 234 includes a first set of chips of different types (e.g., chips A and B of different types) and an electromagnetic shielding cover 247. The second molding layer 235 contains a second set of chips of different types (e.g., chips C and D of different types) and TMVs 252. The chips of different types include memory chips and SoCs.

[0232] A first redistribution layer 236 is disposed between the first molding layer 234 and the silicon plate 239. A second redistribution layer 237 is disposed between the silicon plate 239 and the second molding layer 235. A third redistribution layer 238 is disposed between the second molding layer 235 and the substrate 221. The third redistribution layer 238 is bonded to the substrate 221 through solder balls 206. Front sides of the chips A and B of the first set are bonded to the first redistribution layer 236. Front sides of the chips C and D of the second set are bonded to the second redistribution layer 237.

[0233] It is understood that, as shown in FIG. 29, the encapsulation boundaries of the first molding layer 234 and second molding layer 235 do not extend beyond the edges of the silicon plate 239. The edges of the first redistribution layer 236 and the second redistribution layer 237 do not extend beyond the edges of the silicon plate 239.

[0234] By way of example, as shown in FIG. 29, underfill 225 is filled between the third redistribution layer 238 and the substrate 221.

[0235] By way of example, as shown in FIG. 29, solder balls 206A are disposed on a side of the substrate 221 opposite to the third redistribution layer 238.

[0236] Optionally, the packaging structure for chips of different types in this embodiment may be obtained through the above-described packaging methods. The specific process flow has been described in detail above and will not be repeated here.

[0237] The present disclosure provides packaging structures and methods for chips of different types. The disclosed embodiments achieve horizontal connection between chips of different types through TSVs and redistribution layers, and vertical connection between chips through TMVs. While improving chip performance through stacking, alignment accuracy and stability are maintained, enabling comprehensive and efficient data flow.

[0238] The silicon interposer (e.g., silicon plate) with double-sided wiring layers achieves highly integrated chip design in both horizontal and vertical directions through TSVs and wiring layers, allowing multiple chips to be placed on both sides of the silicon interposer. This reduces alignment precision requirements, enhances stability, and achieves comprehensive interconnection in both directions. By avoiding extensive chip-level TSV processes, advanced-process chips may be replaced by multiple lower-performance chips placed on both sides of the silicon interposer, reducing costs. The TMV-through method transmits interlayer signals, which are then output to chips through the silicon plate and redistribution layers, resulting in short signal transmission paths and high transmission rates. Additionally, the electromagnetic shielding cover over the chips blocks electromagnetic interference to and from the chips of different types.

[0239] Another aspect of the present disclosure provides a packaging method for chips of different types. The method includes:

[0240] Providing a silicon plate, a substrate, and multiple sets of chips of different types, wherein the chips of different types include a memory chip and an SoC;

[0241] Forming multiple TSVs in the silicon plate and forming a first redistribution layer on a first surface of the silicon plate;

[0242] Placing front sides of a first set of the chips of different types on the first redistribution layer, forming a first molding layer on the first redistribution layer, forming first TMVs in the first molding layer, and forming a heat dissipation layer on the first molding layer;

[0243] Forming a second redistribution layer on a second surface of the silicon plate, placing front sides of a second set of chips of different types on the second redistribution layer, forming a second molding layer to encapsulate the second set of chips of different types, and forming second TMVs in the second molding layer;

[0244] Forming a third redistribution layer on a surface of the second molding layer opposite to the silicon plate, and forming solder balls on the third redistribution layer; and

[0245] Bonding the third redistribution layer on the substrate through the solder balls.

[0246] Further, forming the multiple TSVs in the silicon plate includes:

[0247] Fixing the silicon plate on a temporary carrier substrate;

[0248] Forming multiple first vias in the silicon plate; and

[0249] Electroplating conductive material in the multiple first vias respectively to form the multiple TSVs.

[0250] Optionally, forming the first molding layer on the first redistribution layer, forming the first TMVs in the first molding layer, and forming the heat dissipation layer on the first molding layer includes:

[0251] Forming first conductive pillars on the first redistribution layer and forming cushion layers on the first conductive pillars and on back sides of the first set of chips of different types;

[0252] Forming the first molding layer to encapsulate the first set of chips of different types, the first conductive pillars, and the cushion layers;

[0253] Removing the cushion layers and forming second conductive pillars on the first conductive pillars to obtain first TMVs;

[0254] Forming a conductive layer on a surface of the first molding layer opposite to the silicon plate and on the back sides of the first set of chips of different types; and

[0255] Forming another thermal conductive layer on the conductive layer and arranging the heat dissipation layer on the other thermal conductive layer.

[0256] Optionally, forming the first molding layer on the first redistribution layer, forming the first TMVs in the first molding layer, and forming the heat dissipation layer on the first molding layer includes:

[0257] Forming cushion layers on back sides of the first set of chips of different types and forming the first molding layer to encapsulate the first set of chips of different types;

[0258] Forming second vias extending to the first redistribution layer from a surface of the first molding layer opposite to the silicon plate;

[0259] Electroplating conductive material in the second vias to form first TMVs;

[0260] Removing the cushion layers and forming a conductive layer on a surface of the first molding layer opposite to the silicon plate and on back sides of the first set of chips of different types; and

[0261] Forming a thermal conductive layer on the conductive layer and arranging a heat dissipation layer on the thermal conductive layer.

[0262] Optionally, forming the second molding layer to encapsulate the second set of chips of different types and forming the second TMVs in the second molding layer includes:

[0263] Forming third conductive pillars on the second redistribution layer and forming dielectric vias on the third conductive pillars;

[0264] Forming the second molding layer to encapsulate the second set of chips of different types, the third conductive pillars, and the dielectric vias; and

[0265] Removing the dielectric vias and forming fourth conductive pillars on the third conductive pillars to form the second TMVs.

[0266] Optionally, forming the second molding layer to encapsulate the second set of chips of different types and forming the second TMVs in the second molding layer includes:

[0267] Forming the second molding layer to encapsulate the second set of chips of different types;

[0268] Forming third vias extending to the second redistribution layer from a surface of the second molding layer opposite to the silicon plate; and

[0269] Electroplating conductive material in the third vias to form the second TMVs.

[0270] Optionally, after bonding the third redistribution layer to the substrate through the solder balls, the method further includes:

[0271] Filling underfill between the third redistribution layer and the substrate; and / or

[0272] Forming solder balls on a side of the substrate opposite to the third redistribution layer.

[0273] One aspect of the disclosure provides a packaging structure of chips of different types. The packaging structure may be made by the packaging method of chips of different types described above. The packaging structure sequentially includes, from top to bottom, a first molding layer, a silicon plate, a second molding layer, and a substrate. The silicon plate includes TSVs;

[0274] The first molding layer includes a first set of chips of different types, first TMVs, and a heat dissipation layer. The second molding layer includes a second set of chips of different types and second TMVs. The chips of different types include a memory chip and an SoC. Afirst redistribution layer is arranged between the first molding layer and the silicon plate. Asecond redistribution layer is arranged between the silicon plate and the second molding layer. Athird redistribution layer is arranged between the second molding layer and the substrate. The third redistribution layer is bonded to the substrate through solder balls.

[0275] Front sides of the first set of chips of different types are bonded to the first redistribution layer, and front side of the second set of chips of different types are bonded to the second redistribution layer. Optionally, the heat dissipation layer is arranged on the back sides of the first set of chips of different types and is electrically connected to the first TMVs. Aconductive layer and a thermal conductive layer are sequentially arranged between the back sides of the first set of chips of different types and the heat dissipation layer. Optionally, an underfill is filled between the third redistribution layer and the substrate, and / or solder balls are arranged on a side of the substrate opposite to the third redistribution layer.

[0276] In embodiments of the present disclosure, packaging methods and structures of chips of different types are provided, achieving lateral connection of chips of different types and vertical connection of chips through TSVs, redistribution layers, and TMVs, respectively. While stacking improves chip performance, alignment accuracy and stability are maintained, achieving efficient data flow in all directions. The silicon interposer with double-sided wiring (e.g., the silicon plate) realizes a highly integrated design of chips in both horizontal and vertical directions through TSVs and wiring layers, allowing multiple chips to be placed on both sides of the silicon interposer. It reduces alignment accuracy requirements and improves stability, achieving full interconnection in all directions. Since extensive chip-level TSV processes are not required, chips of advanced processes may be replaced by multiple lower-performance chips arranged on both sides of the silicon interposer and costs are reduced. Signal transmission between layers is achieved through TMVs, and then the signals are output to chips through the silicon plate and redistribution layer, resulting in a short signal transmission path and high transmission rate. By arranging a heat dissipation layer on back sides of chips of different types, the heat generated by the chips is effectively dissipated.

[0277] FIG. 30 is a schematic flow diagram illustrating a method S300 for packaging chips of different types according to various embodiments of the present disclosure. FIGS. 31A to 31D are schematic diagrams of some packaging processes for chips of different types according to various embodiments of the present disclosure. FIGS. 32A to 32G are schematic diagrams of some packaging processes for chips of different types according to various embodiments of the present disclosure. FIGS. 33A to 33H are schematic diagrams of some packaging processes for chips of different types according to various embodiments of the present disclosure.

[0278] Referring to FIG. 30. At S310, a silicon plate, a substrate, and multiple sets of chips of different types are provided.

[0279] Optionally, the chips of different types include at least two types of chips, such as a first chip and a second chip. The first chip is an SoC, typically fabricated using a more advanced process. The second chip is a memory chip, the quantity of which in a packaging structure determines the storage capacity of the packaging structure.

[0280] At S320, multiple TSVs are formed in the silicon plate and a first redistribution layer is formed on a first surface of the silicon plate.

[0281] Optionally, as shown in FIGS. 31A to 31D, first, a silicon plate 339 is fixed on a temporary carrier substrate 303 using adhesive 326. Laser drilling is performed on a side of the silicon plate 339 opposite to the temporary carrier substrate 303 to form multiple first vias. Then, conductive material is electroplated in the first vias to form multiple TSVs 340. Finally, a first redistribution layer 336 is formed on a side of the silicon plate 339 opposite to the temporary carrier substrate 303. Edges of the first redistribution layer 336 do not exceed edges of the silicon plate 339 and remain within the edges of the silicon plate 339.

[0282] At S330, front sides of a first set of chips of different types are placed on the first redistribution layer. A first molding layer is formed on the first redistribution layer. First TMVs are formed in the first molding layer. A heat dissipation layer is formed on the first molding layer.

[0283] Assuming the first set of chips of different types contains a chip A and a chip B of different types. Optionally, as shown in FIGS. 32A to 32G, front sides of the chips A and B are flip-chip mounted on the first redistribution layer 336. Exemplarily, the front sides of the chips A and B may be pre-arranged with pads, copper pillars, and solder for bonding with the first redistribution layer 336. First conductive pillars 315 are electroplated on the first redistribution layer 336. Photoresist (PR) is applied and patterned on the back sides of the chips A and B and the first conductive pillars 315 to form cushion layers 349A and 349B. The cushion layers 349B are dielectric vias. A first molding layer 334 is formed on the first redistribution layer 336 to encapsulate the chips A and B, the first conductive pillars 315, and the cushion layers 349A and 349B. The encapsulation line of the first molding layer 334 does not exceed the edges of the silicon plate 339 and remains within the edges of the silicon plate 339. Subsequently, the cushion layers 349A and 349B are removed. Secondary electroplating is performed on the first conductive pillars 315 to form second conductive pillars 316, thereby forming first TMVs 351 that contains the first conductive pillars 315 and the second conductive pillars 316. Then, conductive material is sputtered on the side of the first molding layer 334 opposite to the silicon plate 339 and the back sides of the chips A and B to form a conductive layer 353. Thermal interface material deposit (TIM) is deposited on the conductive layer 353 to form a thermal conductive layer 354. Finally, a metal heat sink is attached to the thermal conductive layer 354 to form a heat dissipation layer 355. The heat dissipation layer 355 is formed on the first molding layer 334.

[0284] Optionally, the first TMVs and heat dissipation layer may also be made through processes shown in FIGS. 33A to 33H. First, the front sides of the chips A and B are flip-chip mounted on the first redistribution layer 336. Then, photoresist (PR) is applied and patterned on the back sides of the chips A and B to form cushion layers 349. A first molding layer 334 is formed to encapsulate the chips A and B and the cushion layers 349. The encapsulation line of the first molding layer 334 does not exceed the edges of the silicon plate 339 and remains within the edges of the silicon plate 339. Laser drilling is performed from a surface of the first molding layer 334 opposite to the silicon plate 339 to form second vias leading to the first redistribution layer 336. Conductive material is electroplated in the second vias to form first TMVs 351. Subsequently, the cushion layer 349 is removed and conductive material is sputtered on the surface of the first molding layer 334 opposite to the silicon plate 339 and the back sides of the chips A and B to form a conductive layer 353. TIM is deposited on the conductive layer 353 to form a thermal conductive layer 354. Finally, a metal heat sink is attached to the thermal conductive layer 354 to form a heat dissipation layer 355.

[0285] FIGS. 34A to 34C are schematic diagrams of some packaging processes for chips of different types according to various embodiments of the present disclosure. FIGS. 35A to 35D are schematic diagrams of some packaging processes for chips of different types according to various embodiments of the present disclosure. FIGS. 36A to 36D are schematic diagrams of some packaging processes for chips of different types according to various embodiments of the present disclosure.

[0286] Referring back to FIG. 30. At S340, a second redistribution layer is formed on a second surface of the silicon plate. Front sides of a second set of chips of different types are placed on the second redistribution layer. A second molding layer is formed to encapsulate the second set of chips of different types. Second TMVs are formed in the second molding layer.

[0287] Optionally, as shown in FIGS. 34A to 34C, another temporary carrier substrate 303A is formed on a surface of the first molding layer 334 opposite to the silicon plate 339 using adhesive 326. The entire structure formed through the above steps is flipped, and then the temporary carrier substrate 303 is removed. A second redistribution layer 337 is formed on a second surface of the silicon plate 339, i.e., a surface opposite to the temporary carrier substrate 303A. Edges of the second redistribution layer 337 do not exceed the edges of the silicon plate 339 and remain within the edges of the silicon plate 339.

[0288] Assuming the second set of chips of different types contain a chip C and a chip D of different types. As shown in FIGS. 35A to 35D, front sides of the chips C and D are flip-chip mounted on the second redistribution layer 337. Third conductive pillars 343 are formed on the second redistribution layer 337. The front sides of the chips C and D may be pre-arranged with pads, copper pillars, and solder for bonding with the second redistribution layer 337. Then, photoresist (PR) is applied and patterned on the third conductive pillar 343 to form the dielectric via 345. A second molding layer 335 is formed to encapsulate the chips C and D, the third conductive pillars 343, and the dielectric vias 345. Finally, the dielectric vias 345 are removed and secondary electroplating is performed on the third conductive pillars 343 to form fourth conductive pillars 348, thereby forming second TMVs 352. The second TMV 352 contains the third conductive pillar 343 and the fourth conductive pillar 348 that are electrically connected. The encapsulation line of the second molding layer 335 does not exceed the edges of the silicon plate 339 and remains within the edges of the silicon plate 339.

[0289] Optionally, the steps shown in FIGS. 35A to 35D may be replaced with preparation steps for the second TMVs shown in FIGS. 36A to 36D. After flip-chip mounting the front sides of the chips C and D on the second redistribution layer 337, a second molding layer 335 is formed to encapsulate the chips C and D. Then laser drilling is performed from the surface of the second molding layer 335 opposite to the silicon plate 339 to form third vias leading to the second redistribution layer 337. Then conductive material is electroplated in the third vias in a single step to form the second TMVs 352.

[0290] FIGS. 37A and 37B are schematic diagrams of some packaging processes for chips of different types according to various embodiments of the present disclosure. FIG. 38 is a schematic diagram of some packaging process for chips of different types according to various embodiments of the present disclosure. Referring back to FIG. 30. At S350, a third redistribution layer is formed on a surface of the second molding layer opposite to the silicon plate. Solder balls are formed on the third redistribution layer.

[0291] Optionally, as shown in FIGS. 37A and 37B, a third redistribution layer 338 is formed on a surface of the second molding layer 335 opposite to the silicon plate 339. The second molding layer 335 may be formed at S340. Solder is applied on the third redistribution layer 338 and reflow is performed to form solder balls 306.

[0292] At S360, the third redistribution layer is bonded on the substrate through the solder balls.

[0293] Optionally, as shown in FIG. 38, the structure formed in the above steps is flipped and bonded on the substrate 321 through the solder balls 306 on the third redistribution layer 338. Underfill 325 is filled between the third redistribution layer 338 and the substrate 321 for reinforcement. Solder balls 306A are formed on a side of the substrate 321 opposite to the underfill 325 for electrical connection with external devices. After removing the temporary carrier substrate on the top of the structure, a packaging structure of chips of different types as shown in FIG. 38 is obtained.

[0294] FIG. 39 is a schematic structural diagram of a packaging structure for chips of different types according to various embodiments of the present disclosure. Another aspect of the disclosure provides a packaging structure of chips of different types. The packaging structure may be built by the packaging method of chips of different types described above. As shown in FIG. 39, the packaging structure sequentially includes, from top to bottom, a first molding layer 334, a silicon plate 339, a second molding layer 335, and a substrate 321. The silicon plate 339 includes TSVs 340.

[0295] The first molding layer 334 includes chips A and B, first TMVs 351, and a heat dissipation layer 355. The second molding layer 335 includes chips C and D and second TMVs 352. The chips of different types include a memory chip and an SoC.

[0296] A first redistribution layer 336 is arranged between the first molding layer 334 and the silicon plate 339. A second redistribution layer 337 is arranged between the silicon plate 339 and the second molding layer 335. A third redistribution layer 338 is arranged between the second molding layer 335 and the substrate 321. The third redistribution layer 338 is bonded on the substrate 321 through solder balls 306.

[0297] Front sides of the chips A and B are bonded on the first redistribution layer 336, and front sides of the chips C and D are bonded on the second redistribution layer 337.

[0298] It may be understood that, as shown in FIG. 39, the encapsulation lines at the edges of the first molding layer 334 and the second molding layer 335 do not exceed the edges of the silicon plate 339. The edges of the first redistribution layer 336 and the second redistribution layer 337 do not exceed the edges of the silicon plate 339.

[0299] Optionally, as shown in FIG. 39, the heat dissipation layer 355 is arranged on the back sides of the chips A and B and is electrically connected to the first TMVs 351. A conductive layer 353 and a thermal conductive layer 354 are sequentially arranged between the back sides of the chips A and B and the heat dissipation layer 355.

[0300] Optionally, as shown in FIG. 29, underfill 325 is filled between the third redistribution layer 338 and the substrate 321. Solder balls 306A are arranged on a side of the substrate 321 opposite to the third redistribution layer 338.

[0301] Optionally, the packaging structure of chips of different types in this embodiment of the disclosure is obtained through the packaging method described in the above embodiments. The specific process flow has been described in detail above and will not be repeated here.

[0302] Embodiments of the present disclosure provide packaging methods and structures for chips of different types. It achieves lateral connection of chips of different types and vertical connection of chips through TSVs, redistribution layers, and TMVs, respectively. While stacking improves chip performance, alignment accuracy and stability are maintained, achieving efficient data flow in all directions. The silicon interposer (e.g., the silicon plate) has double-sided wiring, which realizes a highly integrated design of chips in both horizontal and vertical directions through TSVs and wiring layers, allowing multiple chips to be placed on both sides of the silicon interposer. It reduces alignment accuracy requirements and improves stability, achieving full interconnection in all directions. Since extensive chip-level TSV processes are not required, chips of advanced processes may be replaced by multiple lower-performance chips arranged on both sides of the silicon interposer and the costs are reduced. Signal transmission between layers is achieved through TMVs, and then the signals are output to chips through the silicon plate and redistribution layer, resulting in a short signal transmission path and high transmission rate. By arranging a heat dissipation layer on back sides of chips of different types, the heat generated by the chips is effectively dissipated.

[0303] Another aspect of the present disclosure provides a packaging method for chips of different types. The method includes:

[0304] Providing a first silicon plate, a substrate, multiple sets of chips of different types, and chip modules, wherein the chips of different types include a memory chip and an SoC;

[0305] Forming multiple TSVs in the first silicon plate and forming a first redistribution layer on a first surface of the first silicon plate;

[0306] Placing front sides of a first set of chips of different types on the first redistribution layer, forming a first molding layer to encapsulate the first set of chips of different types, forming first TMVs in the first molding layer, and forming a second redistribution layer on a surface of the first molding layer opposite to the first silicon plate;

[0307] Forming a third redistribution layer on a second surface of the first silicon plate, placing front sides of a second set of chips of different types on the third redistribution layer, forming a second molding layer to encapsulate the second set of chips of different types, and forming second TMVs in the second molding layer;

[0308] Forming a fourth redistribution layer on a surface of the second molding layer opposite to the first silicon plate, forming solder balls on the fourth redistribution layer, and bonding the fourth redistribution layer on the substrate through the solder balls; and

[0309] Stacking the chip modules on the second redistribution layer to electrically connect the chip modules with the substrate.

[0310] Furthermore, forming the TSVs in the first silicon plate includes:

[0311] Fixing the first silicon plate on a temporary carrier substrate;

[0312] Forming multiple first vias in the first silicon plate; and

[0313] Electroplating conductive material in the first vias respectively to form the TSVs.

[0314] Optionally, forming the first molding layer to encapsulate the first set of chips of different types and forming the first TMVs in the first molding layer includes:

[0315] Forming first conductive pillars on the first redistribution layer and forming first dielectric vias on the first conductive pillars;

[0316] Forming the first molding layer to encapsulate the first set of chips of different types, the first conductive pillars, and the first dielectric vias; and

[0317] Removing the first dielectric vias and forming second conductive pillars on the first conductive pillars to obtain the first TMVs.

[0318] Optionally, forming the first molding layer to encapsulate the first set of chips of different types and forming the first TMVs in the first molding layer includes:

[0319] Forming the first molding layer to encapsulate the first set of chips of different types;

[0320] Forming second vias leading to the first redistribution layer from the surface of the first molding layer opposite to the first silicon plate; and

[0321] Electroplating conductive material in the second vias to form the first TMVs.

[0322] Optionally, forming the second molding layer to encapsulate the second set of chips of different types and forming the second TMVs in the second molding layer includes:

[0323] Forming third conductive pillars on the third redistribution layer and forming second dielectric vias on the third conductive pillars;

[0324] Form the second molding layer to encapsulate the second set of chips of different types, the third conductive pillars, and the second dielectric vias; and

[0325] Removing the second dielectric vias and forming fourth conductive pillars on the third conductive pillars to form the second TMVs.

[0326] Optionally forming the second molding layer to encapsulate the second set of chips of different types and forming the second TMVs in the second molding layer includes:

[0327] Forming the second molding layer to encapsulate the second set of chips of different types;

[0328] Forming third vias leading to the third redistribution layer from the surface of the second molding layer opposite to the first silicon plate; and

[0329] Electroplating conductive material in the third vias to form the second TMVs.

[0330] Optionally, the chip module sequentially includes, from top to bottom, a third molding layer, a second silicon plate, and a fourth molding layer. The second silicon plate includes TSV.

[0331] The third molding layer includes a third set of chips of different types. The fourth molding layer includes a fourth set of chips of different types and third TMVs. The chips of different types include memory chips and SoCs;

[0332] A fifth redistribution layer is arranged between the third molding layer and the second silicon plate. A sixth redistribution layer is arranged between the second silicon plate and the fourth molding layer. A seventh redistribution layer is arranged on a surface of the fourth molding layer opposite to the second silicon plate. Solder balls are arranged on the surface of the seventh redistribution layer.

[0333] Front sides of the third set of chips of different types are bonded on the fifth redistribution layer. Front sides of the fourth set of chips of different types are bonded on the sixth redistribution layer.

[0334] Optionally, the chip module sequentially includes, from top to bottom, a third molding layer, a second silicon plate, and a fourth molding layer. The silicon plate includes TSVs.

[0335] The third molding layer includes a third set of chips of different types and an electromagnetic shielding cover. The fourth molding layer includes a fourth set of chips of different types and third TMVs. The chips of different types include memory chips and SoCs.

[0336] A fifth redistribution layer is arranged between the third molding layer and the second silicon plate. A sixth redistribution layer is arranged between the second silicon plate and the fourth molding layer. A seventh redistribution layer is arranged on the surface of the fourth molding layer opposite to the second silicon plate. Solder balls are arranged on the surface of the seventh redistribution layer.

[0337] Front sides of the third set of chips of different types are bonded on the fifth redistribution layer. Front sides of the fourth set of chips of different types are bonded on the sixth redistribution layer.

[0338] Optionally, the chip module sequentially includes, from top to bottom, a third molding layer, a second silicon plate, and a fourth molding layer. The silicon plate includes TSVs.

[0339] The third molding layer includes a third set of chips of different types, third TMVs, a thermal conductive layer, and a heat dissipation layer. The fourth molding layer includes a fourth set of chips of different types and fourth TMVs. The chips of different types include memory chips and SoCs.

[0340] A fifth redistribution layer is arranged between the third molding layer and the second silicon plate. A sixth redistribution layer is arranged between the second silicon plate and the fourth molding layer. A seventh redistribution layer is arranged on a surface of the fourth molding layer opposite to the second silicon plate. Solder balls are arranged on the surface of the seventh redistribution layer.

[0341] Front sides of the third set of chips of different types are bonded on the fifth redistribution layer. Front sides of the fourth set of chips of different types are bonded on the sixth redistribution layer.

[0342] Another aspect of the disclosure provides a packaging structure of chips of different types. The packaging structure is made by the packaging method of chips of different types described above.

[0343] Embodiments of the present disclosure provide a packaging method and structure for chips of different types. It achieves lateral connection of chips of different types and vertical connection of chips through the silicon plate, redistribution layers, and TMVs, respectively. While stacking improves chip performance, alignment accuracy and stability are maintained, achieving efficient data flow in all directions. Chips are connected vertically through TMVs with larger diameters that bond pads, while the silicon plate and redistribution layers enable high-density lateral integration of chips, reducing the number of stacked chip layers for equivalent performance, lowering alignment accuracy requirements, and improving stability. It achieves full connection in all directions. Extensive TSV processes are not required, and chips with advanced processes may be replaced by multiple lower-performance stacked chips. It reduces costs. The signal transmission between layers is achieved through TMVs, and then the signals are output to the chips through the silicon plate and redistribution layers, resulting in short signal transmission paths and high transmission rates.

[0344] FIG. 40 is a schematic flow diagram illustrating a method S400 for packaging chips of different types according to various embodiments of the present disclosure. FIG. 41 is a schematic structural diagram of a chip module according to various embodiments of the present disclosure. FIG. 42 is a schematic structural diagram of a chip module according to various embodiments of the present disclosure. FIG. 43 is a schematic structural diagram of a chip module according to various embodiments of the present disclosure. Referring to FIG. 40. At S410, a first silicon plate, a substrate, multiple sets of chips of different types, and chip modules are provided.

[0345] Optionally, the chips of different types include at least two types of chips, e.g., afirst chip and a second chip. The first chip is an SoC, typically fabricated using a more advanced process. The second chip is a memory chip, the quantity of which in a packaging structure determines the storage capacity of the packaging structure.

[0346] The chip modules are pre-prepared chip packaging subassembly. Embodiments of the present disclosure provide three types of chip packaging subassemblies as three types of chip modules. The chip packaging subassembly may contain SoCs and memory chips and be stacked to create a packaging structure.

[0347] As shown in FIG. 41, a first chip module sequentially includes, from top to bottom, a molding layer 434, a silicon plate 439, and another molding layer 435. The silicon plate 439 includes TSVs 440. The molding layer 434 includes chips A and B of different types. The molding layer 435 includes chips C and D of different types and TMVs 419. A redistribution layer 436 is arranged between the molding layer 434 and the silicon plate 439. A redistribution layer 437 is arranged between the silicon plate 439 and the molding layer 435. A redistribution layer 438 is arranged on a surface of the molding layer 418 opposite to the silicon plate 439. Solder balls 406 are arranged on a surface of the redistribution layer 438. Front sides of chips A and B are bonded to the redistribution layer 436, and front sides of chips C and D are bonded to the redistribution layer 437.

[0348] As shown in FIG. 42, a second a chip module sequentially includes, from top to bottom, a molding layer 434, a silicon plate 439, and another molding layer 435. The silicon plate 439 includes TSVs 440. The molding layer 434 includes chips A and B and an electromagnetic shielding cover 447. The molding layer 435 includes chips C and D and TMVs 452. A redistribution layer 436 is arranged between the molding layer 434 and the silicon plate 439. A redistribution layer 437 is arranged between the silicon plate 439 and the molding layer 435. A redistribution layer 438 is arranged on a surface of the molding layer 435 opposite to the silicon plate 439. Solder balls 406 are arranged on a surface of the redistribution layer 438. Front sides of chips A and B are bonded to the redistribution layer 436. Front sides of chips of C and D are bonded to the redistribution layer 437.

[0349] As shown in FIG. 43, a third chip module sequentially includes, from top to bottom, a molding layer 434, a silicon plate 439, and a molding layer 435. The silicon plate 439 includes TSVs 440. The molding layer 434 includes chips A and B, TMVs 451, a thermal conductive layer 454, and a heat dissipation layer 455. The molding layer 435 includes chips C and D and TMVs 452. A redistribution layer 436 is arranged between the molding layer 434 and the silicon plate 439. A redistribution layer 437 is arranged between the silicon plate 439 and the molding layer 435. A redistribution layer 438 is arranged on a surface of the molding layer 435 opposite to the silicon plate 439. Solder balls 406 are arranged on the surface of the redistribution layer 438. Front sides of chips A and B are bonded to the redistribution layer 436. Front sides of chips C and D are bonded to the redistribution layer 437.

[0350] FIGS. 44A to 44D are schematic diagrams of some packaging processes for chips of different types according to various embodiments of the present disclosure. FIGS. 45A to 45E are schematic diagrams of some packaging processes for chips of different types according to various embodiments of the present disclosure. Referring back to FIG. 40. At S420, multiple TSVs are formed in the first silicon plate and a first redistribution layer is formed on a first surface of the first silicon plate.

[0351] Optionally, as shown in FIGS. 44A to 44D, a silicon plate 439 is fixed on a temporary carrier substrate 403 using adhesive 426. Laser drilling is performed on a side of the silicon plate 439 opposite to the temporary carrier substrate 403 to form multiple first vias. Then conductive material is electroplated in the first vias to form multiple TSVs 440. Finally, a first redistribution layer 436 is formed on a side of the silicon plate 439 opposite to the temporary carrier substrate 403. Edges of the first redistribution layer 436 do not exceed edges of the silicon plate 439 and remain within the edges of the silicon plate 439.

[0352] At S430, front sides of a first set of chips of different types are placed on the first redistribution layer. A first molding layer is formed to encapsulate the first set of chips of different types. First TMVs are formed in the first molding layer. A second redistribution layer is formed on a surface of the first molding layer opposite to the first silicon plate.

[0353] Assuming the first set of chips of different types has a chip A and a chip B of different types. Optionally, as shown in FIGS. 45A to 45E, front sides of the chips A and B are flip-chip mounted on the first redistribution layer 436. The front sides of the chips A and B may be pre-arranged with pads, copper pillars, and solder for bonding with the first redistribution layer 436. First conductive pillars 415 are electroplated on the first redistribution layer 436. Photoresist (PR) is applied and patterned on the first conductive pillars 415 to form first dielectric vias 444. A first molding layer 434 is formed on the first redistribution layer 436 to encapsulate the chips A and B, the first conductive pillars 415, and the first dielectric vias 444. The encapsulation line of the first molding layer 434 does not exceed edges of the silicon plate 439 and remains within the edges of the silicon plate 439. Subsequently, the first dielectric via 444 is removed and secondary electroplating is performed on the first conductive pillars 415 to form second conductive pillars 416, thereby forming first TMVs 451. The first TMV 451 contains the first conductive pillar 415 and the second conductive pillar 416 that are electrically connected. Finally, a second redistribution layer 437 is formed on a surface of the first molding layer 434 opposite to the first silicon plate 439.

[0354] FIGS. 46A to 46E are schematic diagrams of some packaging processes for chips of different types according to various embodiments of the present disclosure. FIGS. 47A to 47C are schematic diagrams of some packaging processes for chips of different types according to various embodiments of the present disclosure. Optionally, the first TMVs may also be created through process shown in FIGS. 46A to 46E. First, front sides of the chips A and B are flip-chip mounted on the first redistribution layer 436. A first molding layer 434 is formed to encapsulate the chips A and B. The encapsulation line of the first molding layer 434 does not exceed the edges of the silicon plate 439 and remains within the edges of the silicon plate 439. Subsequently, laser drilling is performed from a surface of the first molding layer 434 opposite to the silicon plate 439 to form second vias leading to the first redistribution layer 436. Conductive material is electroplated in the second vias in a single step to form first TMVs 451. Finally a second redistribution layer 437 is formed on the surface of the first molding layer 434 opposite to the first silicon plate 439.

[0355] At S440, a third redistribution layer is formed on a second surface of the first silicon plate. Front sides of a second set of chips of different types are placed on the third redistribution layer. A second molding layer is formed to encapsulate the second set of chips of different types. Second TMVs are formed in the second molding layer.

[0356] Optionally, as shown in FIGS. 47A to 47C, another temporary carrier substrate 403A is formed on a surface of the first molding layer 434 opposite to the silicon plate 439 using adhesive 426. The structure formed through the above steps is flipped, and then the temporary carrier substrate 403 is removed. A third redistribution layer 438 is formed on a second surface of the silicon plate 439, i.e., the surface opposite to the temporary carrier substrate 403A. The edge of the third redistribution layer 438 does not exceed edges of the silicon plate 439 and remains within the edges of the silicon plate 439.

[0357] FIGS. 48A to 48D are schematic diagrams of some packaging processes for chips of different types according to various embodiments of the present disclosure. FIGS. 49A to 49D are schematic diagrams of some packaging processes for chips of different types according to various embodiments of the present disclosure. FIGS. 50A to 50C are schematic diagrams of some packaging processes for chips of different types according to various embodiments of the present disclosure.

[0358] Certain subsequent steps are shown in FIGS. 48A to 48D. Front sides of the chips C and D are flip-chip mounted on the third redistribution layer 438. Third conductive pillars 443 are formed on the third redistribution layer 438. The front sides of the chips C and D may also be pre-equipped with pads, copper pillars, and solder for bonding with the third redistribution layer 438. Then, photoresist (PR) is applied and patterned on the third conductive pillar 443 to form second dielectric vias 445. A second molding layer 435 is formed to encapsulate the chips C and D, the third conductive pillars 443, and the second dielectric vias 445. Finally, the second dielectric vias 445 are removed and secondary electroplating is performed on the third conductive pillar 443 to form fourth conductive pillars 448. Second TMVs 452 are made that is a combination of the third conductive pillar 443 and fourth conductive pillar 448. The encapsulation line of the second molding layer 435 does not exceed edges of the silicon plate 439 and remains within the edges of the silicon plate 439.

[0359] Optionally, the second TMVs may also be formed by processes as shown in FIG. FIGS. 49A to 49D. After the front sides of the chips C and D are flip-chip mounted on the third redistribution layer 438, a second molding layer 435 is formed to encapsulate the chips C and chip D. Then laser drilling is performed from a surface of the second molding layer 435 opposite to the silicon plate 439 to form third vias leading to the third redistribution layer 438. Finally, conductive material is electroplated in the third vias in a single step to form the second TMVs 452.

[0360] At S450, a fourth redistribution layer is on a surface of the second molding layer opposite to the first silicon plate. Solder balls are formed on the fourth redistribution layer, and the fourth redistribution layer is bonded on the substrate through the solder balls.

[0361] Optionally, as shown in FIGS. 50A to 50C, a fourth redistribution layer 456 is formed on the surface of the second molding layer 435 opposite to the silicon plate 439, which is formed at S440, and then solder is applied on the fourth redistribution layer 456 and reflow is performed to form solder balls 406. Subsequently, the structure formed in the above steps is flipped and bonded on a substrate 421 through the solder balls 406 on the fourth redistribution layer 456.

[0362] FIGS. 51, 52, and 53 are schematic structural diagrams of packaging structures for chips of different types according to various embodiments of the present disclosure. At S460, chip modules are stacked on the second redistribution layer to electrically connect the chip modules with the substrate.

[0363] Optionally, any of the pre-prepared chip modules from S410 may be stacked on the second redistribution layer through the solder balls. Underfill may be optionally filled in gaps at solder ball connections for reinforcement. Additional solder balls may be formed on the bottom surface of the substrate for external connections, which completes the final packaging structure of chips of different types. The three types of chip modules in the embodiments, when stacked on the second redistribution layer through the above-described steps, form exemplary packaging structures for chips of different types as shown in FIG. 51, FIG. 52, and FIG. 53 respectively.

[0364] The present disclosure provides packaging methods and methods for chips of different types. The embodiments achieve lateral interconnection between chips of different types and vertical interconnection between chips through TSVs, redistribution layers, and TMVs, respectively. While improving chip performance through stacking, it maintains alignment accuracy and stability, enabling comprehensive high-efficiency data flow. Chip modules are connected vertically through TMVs with larger diameters that connect certain pads. The silicon interposer (e.g., the silicon plate) has double-sided wiring and enables highly integrated horizontal and vertical chip designs. This allows multiple chips to be configured on both sides of the silicon interposer, reduces alignment accuracy requirements, and improves the stability. Connections in horizontal and vertical directions are achieved. The method eliminates the need for extensive chip-level TSV processes. Advanced-process chips may be replaced by multiple lower-performance chips arranged on both sides of the silicon interposer. The cost is reduced. By adopting the TMV connection method for inter-layer signal transmission and then outputting signals to chips through the silicon plate and redistribution layers, the signal transmission path is shortened and transmission rates are increased.

[0365] As illustrated above, a TMV in a chip package structure may contain a first pillar and a second pillar (or a first conductive pillar and a second conductive pillar) . The first and second pillars are formed separately. The first pillar is fabricated first, and then a dielectric pillar is formed on top of the first pillar. The dielectric pillar is etched to make a blind hole in a molding layer. At the bottom of the blind hole, a top surface of the first pillar is exposed. Further, the blind hole is filled by an electrically conductive material, such as a metallic material. Exemplarily, the blind hole may be filled by a sputtering process or electroplating process. The filled blind hole becomes the second pillar. Since the second pillar is formed by directly depositing the electrically conductive material on the top surface of the first pillar, the first and second pillars are physically and electrically connected. Examples include the first pillar 12 and second pillar 18 in FIG. 6, the first conductive pillar 115 and second conductive pillar 116 in FIG. 15D, and the first conductive pillar 243 and second conductive pillar 248 in FIG. 25D. In some cases, as illustrated above, the first pillar and second pillar may have the same dimensions and same conductive material. The dimensions may include the diameter and height of the first and second pillars. For example as shown in FIG. 6, the diameter of the first pillar 12 may be the same as that of the second pillar 18. Optionally, also as described above, e.g., as shown in FIGS. 8 and 10, the diameter of the first pillar may be larger than that of the second pillar. Further, in some cases, the first and second pillars may be coaxial along the vertical direction. And in some other cases, the first and second pillars may be non-coaxial along the vertical direction.

[0366] Further, in some embodiments, the diameter of the first pillar may be smaller than that of the second pillar in a chip package structure. When the diameter of the second pillar is larger than the diameter of the first pillar, it means the diameter of the dielectric pillar and the blind hole (e.g., the blind hole 17 shown in FIG. 6) is larger than the diameter of the first pillar. When the diameter of the dielectric pillar is larger than the diameter of the first pillar, it is easier to align the dielectric pillar with the first pillar. Further, when the diameter of the blind hole is larger than the diameter of the first pillar, it is easier to expose the whole top surface of the first pillar, and easier to connect the first and second pillars through the whole top surface of the first pillar. As such, the larger diameter of the second pillar may be utilized to facilitate an alignment process between the dielectric pillar and the first pillar and improve the mechanical and electrical connection between the first and second pillars.

[0367] Optionally, when the diameter of the second pillar is larger than the diameter of the first pillar, the first and second pillars may be coaxial along the vertical direction in some cases, or non-coaxial along the vertical direction in some other cases. Optionally, the first and second pillars may be made of different conductive materials, such as different metallic materials. In some embodiments, the fabrication process may be simplified when the first and second pillars contain the same material. In some other embodiments, a fabrication process or a chip package structure may require that the first and second pillars contain different conductive materials to satisfy certain process needs or mechanical needs. It may provide more options for designing and fabricating a chip package structure. It may also provide additional methods to improve functionality and reliability of chip package structures.

[0368] Referring back to FIGS. 5 and 6, where the dielectric pillar 14 is arranged as a temporary intermediate structure for forming the blind hole 17. As the dielectric pillar 14 is not part of a TMV or a final package structure, the making of the dielectric pillar 14 may not be configured in some embodiments. Optionally, after formation of the first pillar 12, the second pillar 18 may be made without forming the dielectric pillar 14.

[0369] For example, as shown in FIG. 5, a photoresist layer (e.g., the second photoresist layer 15) may be formed to encapsulate the first pillar 12 over the temporary carrier substrate 10. A photomask (e.g., the photomask 21 or 22) may be used to create an opening (e.g., the opening 17)in the photoresist layer. The opening exposes the first pillar 12 and may be used as a blind hole. Further, a plating solution (e.g., a copper plating solution) may be electroplated on the exposed first pillar 12 in the opening to form the second pillar 18 on the first pillar 12. The second pillar 18 and first pillar 12 are electrically and physically connected to jointly form a TMV. When the second pillar 18 is relatively thin, a sputtering process may also be used to form the second pillar 18 on the exposed first pillar 12 in the opening. Thereafter, the photoresist layer may be removed and a molding layer (e.g., the molding layer 16) may be deposited to encapsulate the first and second pillars 12 and 18. Since the dielectric pillar 14 is not fabricated, it may reduce process steps. The first and second pillars, which are made as illustrated above, may have the same characteristics as those of first and second pillars made using a dielectric pillar. The above-described method of making the first and second pillars may apply to embodiments of the present disclosure when there is no conflict.

[0370] Referring back to FIGS. 15A to 15D, where the dielectric pillars 117 are temporary intermediate structures on top of the first conductive pillars 115 and arranged for forming the blind holes and then making the second conductive pillars 116. Similar to that illustrated above, in some embodiments, after formation of the first conductive pillars 115, the second conductive pillars 116 may be made without making the dielectric pillars 117.

[0371] Optionally, with reference to FIGS. 22A to 22D, assuming a molding layer (e.g., the molding layer 234) is formed to encapsulate the chips A and B and first conductive pillars 215. The molding layer may have the same thickness and same molding material as the molding layer 234, but the dielectric pillars 244 are not formed on the first conductive pillars 215 and thus do not exist in the molding layer. If the dielectric pillars 244 are in the molding later, blind holes may be formed by removing the dielectric pillars 244 in an etch process such as a wet etch process. Ifthe dielectric pillars 244 do not exist in the molding layer, blind holes may be created by directly etching or drilling the molding layer, such as through a dry etching process or a laser drilling process. For example for a dry etching process, a photoresist layer may be applied to cover the molding layer. A photomask may be arranged over the photoresist layer. The photoresist layer are exposed and developed to form openings. With the developed photoresist layer as a mask, the dry etch process may be performed to create blind holes in the molding layer. Thereafter, the developed photoresist layer may be removed and the second pillars may be formed in the blind holes through a sputtering or electroplating method.

[0372] Therefore, the second pillar of a TMV may be made without forming a dielectric pillar first. The first pillar may be made at the beginning. The second pillar may be fabricated by forming a photoresist layer or molding layer to encapsulate the first pillar, forming a blind hole by etching the photoresist layer or molding layer to expose the first pillar, and then depositing conductive materials in the blind hole to form the second pillar. When the second pillar is made in the photoresist layer, the process may further include removing the photoresist layer, and depositing molding materials to form a molding layer to encapsulate the first and second pillars. The above-illustrated methods of making the first and second pillars may be combined with other methods described above and applied to embodiments of the present disclosure when there is no conflict.

[0373] Although the present disclosure is illustrated as above, the present disclosure is not limited thereto. Any person skilled in the art may make various changes and modifications without departing from the spirit and scope of the present disclosure. Therefore, the protection scope of the present disclosure should be subject to the scope defined by the claims.

Claims

1.A method for packaging, comprising:providing a silicon plate, a substrate, and a plurality of sets of chips of different types, wherein the chips of different types include a memory chip and a system-on-chip (SoC) , and the plurality of sets of chips of different types include a first set of chips of different types and a second set of chips of different types;forming a plurality of through-silicon vias (TSVs) in the silicon plate, and forming a first redistribution layer on a first surface of the silicon plate;placing a front side of the first set of chips of different types on the first redistribution layer, and encapsulating the first set of chips of different types with a first molding layer;forming a second redistribution layer on a second surface of the silicon plate, placing the second set of chips of different types on the second redistribution layer, forming a second molding layer on the second redistribution layer, and forming a through molding via (TMV) in the second molding layer;forming a third redistribution layer on a surface of the second molding layer opposite to the silicon plate, and forming a plurality of solder balls on the third redistribution layer; andbonding the third redistribution layer on the substrate through the solder balls.2.The method according to claim 1, wherein forming the plurality of TSVs in the silicon plate includes:fixing the silicon plate on a temporary carrier substrate;forming a plurality of first vias in the silicon plate; andelectroplating conductive material in the plurality of first vias respectively to form the plurality of TSVs.3.The method according to claim 1, wherein placing the second set of chips of different types on the second redistribution layer, forming the second molding layer on the second redistribution layer, and forming the TMV in the second molding layer includes:placing a front side of the second set of chips of different types on the second redistribution layer, and forming a first conductive pillar on the second redistribution layer;forming a dielectric via on the first conductive pillar;forming the second molding layer to encapsulate the second set of chips of different types, the first conductive pillar, and the dielectric via; andremoving the dielectric via and forming a second conductive pillar on the first conductive pillar to obtain the TMV.4.The method according to claim 1, wherein placing the second set of chips of different types on the second redistribution layer, forming the second molding layer on the second redistribution layer, and forming the TMV in the second molding layer includes:placing a front side of the second set of chips of different types on the second redistribution layer;encapsulating the second set of chips of different types to form the second molding layer;forming a second via extending to the second redistribution layer from a surface of the second molding layer opposite to the silicon plate; andelectroplating conductive material in the second via to form the TMV.5.The method according to claim 1, wherein after bonding the third redistribution layer on the substrate through the solder balls, the method further comprises:filling underfill between the third redistribution layer and the substrate.6.The method according to claim 1, wherein the TMV comprises:a first conductive pillar; anda second conductive pillar arranged on and connected to the first conductive pillar.7.The method according to claim 6, wherein a diameter of the first conductive pillar is different from a diameter of the second conductive pillar.8.A chip package structure, comprising:a first molding layer;a silicon plate;a second molding layer; anda substrate, wherein the first molding layer, silicon plate, second molding layer, and substrate are sequentially arranged from top to bottom in a vertical direction, the silicon plate includes a plurality of through-silicon vias (TSVs) , the first molding layer includes a first set of chips of different types, the second molding layer includes a second set of chips of different types and a through molding via (TMV) , the chips of different types include a memory chip and a system on a chip (SoC) , a first redistribution layer is disposed between the first molding layer and the silicon plate, a second redistribution layer is disposed between the silicon plate and the second molding layer, a third redistribution layer is disposed between the second molding layer and the substrate, the third redistribution layer is bonded on the substrate through a plurality of solder balls, a front side of the first set of chips of different types is bonded on the first redistribution layer, and a front side of the second set of chips of different types is bonded on the second redistribution layer.9.The structure according to claim 8, wherein an edge of the first redistribution layer and an edge of the second redistribution layer do not extend beyond an edge of the silicon plate.10.The structure according to claim 8, wherein an edge of the first molding layer and an edge of the second molding layer do not extend beyond an edge of the silicon plate.11.The structure according to claim 8, wherein underfill is filled between the third redistribution layer and the substrate.12.The structure according to claim 8, further comprising:a plurality of solder balls disposed on a side of the substrate opposite to the third redistribution layer.13.The structure according to claim 8, wherein the TMV comprises:a first conductive pillar; anda second conductive pillar arranged on and connected to the first conductive pillar.14.The structure according to claim 13, wherein a diameter of the first conductive pillar is different from a diameter of the second conductive pillar.15.A chip package structure, comprising:a substrate;a first molding layer over the substrate;a silicon plate over the second molding layer; anda second molding layer over the silicon plate, wherein the silicon plate includes a plurality of through-silicon vias (TSVs) , the first molding layer includes a first set of chips of different types and a through molding via (TMV) , the second molding layer includes a second set of chips of different types, a first redistribution layer is disposed between the first molding layer and the silicon plate, a second redistribution layer is disposed between the silicon plate and the second molding layer, a third redistribution layer is disposed between the first molding layer and the substrate, a front side of the first set of chips of different types is bonded on the first redistribution layer, and a front side of the second set of chips of different types is bonded on the second redistribution layer.16.The structure according to claim 15, further comprising:one or more chip modules including different types of chips and stacked over the second molding layer.17.The structure according to claim 15, further comprising:an electromagnetic shielding cover over the second molding layer.18.The structure according to claim 15, further comprising:a heat dissipation layer over the second molding layer.19.The structure according to claim 15, wherein the TMV comprises:a first conductive pillar; anda second conductive pillar arranged on and connected to the first conductive pillar.20.The structure according to claim 18, wherein a diameter of the first conductive pillar is different from a diameter of the second conductive pillar.

Images