Packaging method and structure for chips of different types

Abstract

A packaging method and a structure for chips of different types are provided. The method includes providing a substrate, wiring blocks, and chips of different types, wherein the chips of different types include a first chip and a second chip; arranging the first chip and the second chip on the wiring blocks respectively to enable electrical connection between the first and second chips through the wiring blocks, and forming a set of chips of different types; forming a molding layer to encapsulate the set of chips of different types, and forming through molding vias (TMVs) electrically connected to the wiring blocks in the molding layer; forming a redistribution layer on a side of the molding layer opposite to a first carrier substrate; performing ball placement on the side of the set of chips of different types and the TMVs opposite to the redistribution layer to obtain a first chip module; and sequentially stacking multiple first chip modules on the substrate to enable electrical interconnection between the first chip modules and the substrate through the TMVs. Embodiments of the present disclosure maintain the alignment accuracy and stability while improving chip performance through stacking, achieving comprehensive and efficient data flow.

Description

PACKAGING METHOD AND STRUCTURE FOR CHIPS OF DIFFERENT TYPESCROSS-REFERENCE TO RELATED APPLICATION

[0001] This application claims the priority of Chinese Patent Applications No. 202411046751.7, filed on July 31, 2024, No. 202411047120.7, filed on July 31, 2024, No. 202411047154.6, filed on July 31, 2024, No. 202411047740.0, filed on July 31, 2024, No. 202411047827.8, filed on July 31, 2024, the contents of all of which are incorporated herein by reference in their entirety.TECHNICAL FIELD

[0002] The present disclosure generally relates to the field of semiconductor packaging and, more particularly, relates to packaging chips of different types using a stacking method and through molding vias (TMVs) .BACKGROUND

[0003] Currently in chip packaging composed of memory chips and system-on-chips (SoCs) , memory chips are stacked using through-silicon vias (TSVs) for vertical interconnections. The more chips are stacked, the greater the storage capacity. Meanwhile, memory chips and SoCs are placed side by side on an interposer to enable data transmission between chips of different types.

[0004] As the number of stacked memory chips increases, the alignment difficulty between two adjacent layers significantly rises, imposing higher demands on manufacturing processes. It limits the increase in the number of stacking layers, affecting the improvement of storage capacity. Additionally, the use of an interposer does not allow direct communication between chips of different types.

[0005] Common 3D high-density interconnect structures include the TSV, TMV, and through glass via (TGV) . Among these interconnect structures, TMV features the lowest cost and technical difficulty due to a simple fabrication process involving laser drilling and electroplating on molding compounds. However, when drilling in thin molding compounds, because the aperture is small and the aspect ratio is high, the plating solution's surface tension can cause a concave depression at the top of the TMV, affecting surface uniformity. It can lead to poor soldering and compromise product reliability. Thus, there are a need for improved TMVs and a need for an improved method to fabricate TMVs.

[0006] The disclosed structures and methods are directed to at least partially alleviating problems set forth above and to solving other problems in the art.SUMMARY

[0007] One aspect of the present disclosure provides a method for packaging chips of different types. The method includes providing a substrate, wiring blocks, and chips of different types that include a first chip and a second chip; fixing the wiring blocks on a first carrier substrate, arranging the first chip and the second chip on the wiring blocks, respectively, forming a set of chips of different types, and electrically connecting the first chip and the second chip through the wiring blocks; forming a molding layer to encapsulate the set of chips of different types, and forming TMVs in the molding layer that are electrically connected to the wiring blocks; forming a redistribution layer on a side of the molding layer opposite to the first carrier substrate; removing the first carrier substrate, and performing ball placement on a side of the set of chips of different types and the TMVs opposite to the redistribution layer to obtain a first chip module; and stacking first chip modules sequentially on the substrate. The first chip modules and the substrate are electrically connected through the TMVs.

[0008] In another aspect of the present disclosure, a chip package structure includes a substrate and multiple first chip modules stacked sequentially on the substrate. The first chip modules include a set of chips of different types, a first molding layer, and a TMV. The set of chips of different types includes a first chip and multiple second chips electrically connected through connection components. The TMV penetrates the first molding layer and is connected to the connection components. A redistribution layer is arranged on a backside of the first chip module. A solder ball is formed on a front side of the first chip module. The first chip modules and the substrate are electrically connected through the TMV.

[0009] In another aspect of the present disclosure, a chip package structure includes a substrate and a first chip module over the substrate. The first chip module includes a first connection component connected to the substrate, chips of different types over the first connection component, a first TMV, a second TMV, and a first molding layer. The first molding layer encapsulates the first connection component, the chips of different types, and the first and second TMVs. The first TMV penetrates the first molding layer with an end bonded on the substrate and the other end bonded on a first redistribution layer on a surface of the first molding layer opposite to the substrate. The second TMV penetrates the first molding layer with an end bonded on the first connection component and the other end bonded on the first redistribution layer. The chips of different types include a first chip and multiple second chips electrically connected to the first connection component. The first chip module and the substrate are electrically connected through the first connection component.

[0010] Other aspects or embodiments of the present disclosure can be understood by those skilled in the art in light of the description, the claims, and the drawings of the present disclosure.BRIEF DESCRIPTION OF THE DRAWINGS

[0011] The following drawings are merely examples for illustrative purposes according to various disclosed embodiments and are not intended to limit the scope of the present disclosure.

[0012] FIG. 1 is a diagram showing a packaging structure for chips of different types in conventional technologies.

[0013] FIG. 2 shows a process flow for forming a TMV in conventional technologies.

[0014] FIG. 3 is a schematic flow diagram illustrating a method for preparing TMVs according to various disclosed embodiments of the present disclosure.

[0015] FIG. 4 is a schematic diagram illustrating a process for forming a first pillar according to various disclosed embodiments of the present disclosure.

[0016] FIG. 5 is a schematic diagram illustrating a process for forming a dielectric pillar according to various disclosed embodiments of the present disclosure.

[0017] FIG. 6 is a schematic diagram illustrating a process for forming a molding layer and a second pillar according to various disclosed embodiments of the present disclosure.

[0018] FIG. 7 is a schematic diagram illustrating a process for forming a dielectric pillar according to various disclosed embodiments of the present disclosure.

[0019] FIG. 8 is a schematic diagram illustrating a process for forming a molding layer and a second pillar according to various disclosed embodiments of the present disclosure.

[0020] FIG. 9 is a schematic diagram illustrating a process for forming a dielectric pillar according to various disclosed embodiments of the present disclosure.

[0021] FIG. 10 is a schematic diagram illustrating a process for forming a molding layer and a second pillar according to various disclosed embodiments of the present disclosure.

[0022] FIG. 11 is a schematic flow diagram illustrating a method for packaging chips of different types according to various disclosed embodiments of the present disclosure.

[0023] FIGS. 12A and 12B are schematic diagrams of a fabrication process for making a set of chips of different types according to various disclosed embodiments of the present disclosure.

[0024] FIGS. 13A to 13G are schematic diagrams illustrating a process of forming multiple chips for a first chip module according to various disclosed embodiments of the present disclosure.

[0025] FIGS. 14A and 14B are top view diagrams showing sets of chips of different types according to various disclosed embodiments of the present disclosure.

[0026] FIGS. 15A to 15F are schematic diagrams of some fabrication processes for a first chip module according to various disclosed embodiments of the present disclosure.

[0027] FIGS. 16A to 16F are schematic diagrams of some fabrication processes for a first chip module according to various disclosed embodiments of the present disclosure.

[0028] FIG. 17 is a schematic structural diagram of a first chip module according to various disclosed embodiments of the present disclosure.

[0029] FIGS. 18A and 18C are schematic diagrams of a stacking process according to various disclosed embodiments of the present disclosure.

[0030] FIGS. 19A to 19G are schematic diagrams of a fabrication process for a second chip module according to various disclosed embodiments of the present disclosure.

[0031] FIG. 20 is a schematic structural diagram of a second chip module according to various disclosed embodiments of the present disclosure.

[0032] FIGS. 21A to 21E are schematic diagrams illustrating a process of forming multiple chips for a second chip module according to various disclosed embodiments of the present disclosure.

[0033] FIG. 22 is a schematic structural diagram of a packaging structure for chips of different types according to various disclosed embodiments of the present disclosure.

[0034] FIG. 23 is a schematic flow diagram illustrating a method for packaging chips of different types according to various disclosed embodiments of the present disclosure.

[0035] FIGS. 24A and 24B are schematic diagrams of some fabrication processes for packaging chips of different types according to various disclosed embodiments of the present disclosure.

[0036] FIGS. 25A to 25C are schematic diagrams of some fabrication processes for packaging chips of different types according to various disclosed embodiments of the present disclosure.

[0037] FIGS. 26A to 26G are schematic diagrams of a fabrication process for chips of a first chip module according to various disclosed embodiments of the present disclosure.

[0038] FIGS. 27A to 27C are schematic diagrams of some fabrication processes for packaging chips of different types according to various disclosed embodiments of the present disclosure.

[0039] FIGS. 28A to 28C are schematic diagrams of some fabrication processes for packaging chips of different types according to various disclosed embodiments of the present disclosure.

[0040] FIG. 29 is a schematic structural diagram of a first chip module according to various disclosed embodiments of the present disclosure.

[0041] FIGS. 30A to 30C are schematic diagrams of a stacking process according to various disclosed embodiments of the present disclosure.

[0042] FIGS. 31A to 31G are schematic diagrams of a fabrication process for a second chip module according to various disclosed embodiments of the present disclosure.

[0043] FIG. 32 is a schematic structural diagram of a second chip module according to various disclosed embodiments of the present disclosure.

[0044] FIGS. 33A to 33E are schematic diagrams illustrating a process of forming chips of a second chip module according to various disclosed embodiments of the present disclosure.

[0045] FIG. 34 is a schematic structural diagram of a packaging structure for chips of different types according to various disclosed embodiments of the present disclosure.

[0046] FIGS. 35A and 35B are schematic top views illustrating connections using silicon bridges according to various disclosed embodiments of the present disclosure.

[0047] FIG. 36 is a schematic flow diagram illustrating a method for packaging chips of different types according to various disclosed embodiments of the present disclosure.

[0048] FIG. 37 is a schematic structural diagram of a first chip module according to various disclosed embodiments of the present disclosure.

[0049] FIGS. 38A and 38B are schematic diagrams of some fabrication processes for a first chip module according to various disclosed embodiments of the present disclosure.

[0050] FIGS. 39A to 39F are schematic diagrams of some fabrication processes for a first chip module according to various disclosed embodiments of the present disclosure.

[0051] FIGS. 40A and 40F are schematic diagrams of some fabrication processes for a first chip module according to various disclosed embodiments of the present disclosure.

[0052] FIG. 41 is a schematic structural diagram of a second chip module according to various disclosed embodiments of the present disclosure.

[0053] FIGS. 42A and 42B are schematic diagrams of some fabrication processes for a second chip module according to various disclosed embodiments of the present disclosure.

[0054] FIGS. 43A to 43C are schematic diagrams of some fabrication processes for a second chip module according to various disclosed embodiments of the present disclosure.

[0055] FIGS. 44A to 44C are schematic diagrams of some fabrication processes for a second chip module according to various disclosed embodiments of the present disclosure.

[0056] FIGS. 45A to 45C are schematic diagrams of some fabrication processes for a second chip module according to various disclosed embodiments of the present disclosure.

[0057] FIG. 46 is a schematic structural diagram of a third chip module according to various disclosed embodiments of the present disclosure.

[0058] FIGS. 47A to 47G are schematic diagrams of a fabrication process for a third chip module according to various disclosed embodiments of the present disclosure.

[0059] FIGS. 48A and 48B are schematic diagrams of a fabrication process for chips of different types according to various disclosed embodiments of the present disclosure.

[0060] FIG. 49 is a schematic diagram showing packaging chips of different types according to various disclosed embodiments of the present disclosure.

[0061] FIGS. 50A to 50F are schematic diagrams of a fabrication process for chips of different types according to various disclosed embodiments of the present disclosure.

[0062] FIG. 51 is a schematic structural diagram of a packaging structure for chips of different types according to various disclosed embodiments of the present disclosure.

[0063] FIG. 52 is a schematic structural diagram of a packaging structure for chips of different types according to various disclosed embodiments of the present disclosure.

[0064] FIGS. 53A to 53G are schematic diagrams of a fabrication process for chips according to various disclosed embodiments of the present disclosure.

[0065] FIGS. 54A to 54E are schematic diagrams of a fabrication process for chips according to various disclosed embodiments of the present disclosure.

[0066] FIGS. 55A and 55B are schematic top views illustrating connections of chips of different types according to various disclosed embodiments of the present disclosure.

[0067] FIG. 56 is a schematic flow diagram illustrating a method for packaging chips of different types according to various disclosed embodiments of the present disclosure.

[0068] FIG. 57 is a schematic structural diagram of a first chip module according to various disclosed embodiments of the present disclosure.

[0069] FIGS. 58A and 58B are schematic diagrams of some fabrication processes for a first chip module according to various disclosed embodiments of the present disclosure.

[0070] FIGS. 59A to 59F are schematic diagrams of some fabrication processes for a first chip module according to various disclosed embodiments of the present disclosure.

[0071] FIGS. 60A and 60F are schematic diagrams of some fabrication processes for a first chip module according to various disclosed embodiments of the present disclosure.

[0072] FIG. 61 is a schematic structural diagram of a second chip module according to various disclosed embodiments of the present disclosure.

[0073] FIGS. 62A and 62B are schematic diagrams of some fabrication processes for a second chip module according to various disclosed embodiments of the present disclosure.

[0074] FIGS. 63A to 63C are schematic diagrams of some fabrication processes for a second chip module according to various disclosed embodiments of the present disclosure.

[0075] FIGS. 64A to 64C are schematic diagrams of some fabrication processes for a second chip module according to various disclosed embodiments of the present disclosure.

[0076] FIGS. 65A to 65C are schematic diagrams of some fabrication processes for a second chip module according to various disclosed embodiments of the present disclosure.

[0077] FIG. 66 is a schematic structural diagram of a third chip module according to various disclosed embodiments of the present disclosure.

[0078] FIGS. 67A to 67G are schematic diagrams of a fabrication process for a third chip module according to various disclosed embodiments of the present disclosure.

[0079] FIGS. 68A and 68B are schematic diagrams of a packaging process for chips of different types according to various disclosed embodiments of the present disclosure.

[0080] FIG. 69 is a schematic structural diagram of a packaging structure for chips of different types according to various disclosed embodiments of the present disclosure.

[0081] FIGS. 70A to 70G are schematic diagrams of a packaging process for chips of different types according to various disclosed embodiments of the present disclosure.

[0082] FIG. 71 is a schematic structural diagram of a packaging structure for chips of different types according to various disclosed embodiments of the present disclosure.

[0083] FIG. 72 is a schematic structural diagram of a packaging structure for chips of different types according to various disclosed embodiments of the present disclosure.

[0084] FIGS. 73A to 73G are schematic diagrams of a fabrication process for chips according to various disclosed embodiments of the present disclosure.

[0085] FIGS. 74A to 74E are schematic diagrams of a fabrication process for chips according to various disclosed embodiments of the present disclosure.

[0086] FIGS. 75A and 75B are schematic top views illustrating connections of chips of different types according to various disclosed embodiments of the present disclosure.DETAILED DESCRIPTION

[0087] Reference will now be made in detail to exemplary embodiments of the disclosure, which are illustrated in the accompanying drawings. Wherever possible, the same reference numbers will be used throughout the drawings to refer to the same or like parts.

[0088] It is evident that the described embodiments are merely a part of the embodiments of the present disclosure, rather than all of them. Based on the embodiments of the present disclosure, all other embodiments obtained by those of ordinary skill in the art without creative efforts shall fall within the protection scope of the present disclosure.

[0089] Furthermore, the described features, structures, or characteristics may be combined in any suitable manner in one or more embodiments. In the following description, numerous specific details are provided to give a thorough understanding of the embodiments of the present disclosure. However, those skilled in the art will recognize that the technical solutions of the present disclosure may be practiced without one or more of the specific details, or other methods, components, devices, steps, etc. may be employed. In other instances, well-known methods, devices, implementations, or operations are not shown or described in detail to avoid obscuring aspects of the present disclosure.

[0090] The flow diagrams shown in the accompanying drawings are merely illustrative and do not necessarily include all content and operations / steps, nor must they be executed in the described order. For example, some operations / steps may be further broken down, while others may be combined or partially combined. Therefore, the actual execution order may vary depending on the circumstances.

[0091] It should be understood that although terms such as first, second, and third may be used in the present disclosure to describe various components, these components should not be limited by these terms. These terms are only used to distinguish one component from another. Thus, a first component discussed below may be referred to as a second component without departing from the teachings of the present disclosure. As used herein, the term "and / or" includes any one of the associated listed items and all combinations thereof.

[0092] Those skilled in the art may understand that the accompanying drawings are merely schematic diagrams of exemplary embodiments. The modules or processes in the drawings are not necessarily required for implementing the present disclosure and therefore should not be construed as limiting the protection scope of the present disclosure.

[0093] Embodiments of the present disclosure provide methods and structures for packaging chips of different types. The method includes:

[0094] Providing a substrate, wiring blocks, and chips of different types, wherein the chips of different types include a first chip and a second chip;

[0095] Fixing the wiring blocks on a first carrier substrate, and arranging the first chip and the second chip on the wiring blocks, respectively, so that the first and second chips are electrically connected through the wiring blocks, forming a set of chips of different types;

[0096] Forming a molding layer to encapsulate the set of chips of different types, and forming TMVs in the molding layer that are electrically connected to the wiring blocks; forming a redistribution layer on a side of the molding layer opposite to the first carrier substrate; removing the first carrier substrate, and performing ball placement on a side of the set of chips of different types and the TMVs opposite to the redistribution layer to obtain a first chip module; and

[0097] Stacking multiple first chip modules sequentially on the substrate, so that the multiple first chip modules and the substrate are electrically connected through the TMVs.

[0098] Further, forming the molding layer to encapsulate the set of chips of different types and forming the TMVs in the molding layer that are electrically connected to the wiring blocks includes:

[0099] Forming first pillars on the first carrier substrate and the wiring blocks, respectively, and forming dielectric vias on the first pillars;

[0100] Forming the molding layer to encapsulate the first pillars, the dielectric vias, and the set of chips of different types; and

[0101] Removing the dielectric vias and forming second pillars on the first pillars to obtain the TMVs.

[0102] Furthermore, in some embodiments, forming the molding layer to encapsulate the set of chips of different types and forming the TMVs in the molding layer that are electrically connected to the wiring blocks includes:

[0103] Forming the molding layer to encapsulate the set of chips of different types;

[0104] Forming vias extending to the wiring block from the side of the molding layer opposite to the first carrier substrate;

[0105] Electroplating conductive material in the vias to form the TMVs.

[0106] Furthermore, the first chip is an SoC, and the second chip is a memory chip.

[0107] Arranging the first chip and the second chips on the wiring blocks respectively to electrically connect the first and second chips through the wiring blocks includes:

[0108] Placing the wiring blocks on the first chip and placing the second chips correspondingly on the wiring blocks, respectively, so that the first chip is electrically connected to the second chips through the multiple wiring blocks.

[0109] Furthermore, the method also includes:

[0110] Fixing a front side of the second chip on a second carrier substrate and encapsulating the second chip; and

[0111] Removing the second carrier substrate and performing ball placement on the front side of the second chip to obtain a second chip module.

[0112] After stacking multiple first chip modules sequentially on the substrate, the method further includes:

[0113] Stacking the second chip module on the topmost first chip module.

[0114] Optionally, after stacking multiple first chip modules sequentially on the substrate, the method further includes:

[0115] Filling underfill between the multiple first chip modules and the substrate.

[0116] Another aspect of the present disclosure provides a packaging structure of chips of different types. The packaging structure may be obtained by the aforementioned packaging method for chips of different types. The packaging structure includes:

[0117] A substrate and multiple first chip modules stacked sequentially on the substrate.

[0118] The first chip module includes a set of chips of different types, a molding layer, and TMVs. The set of chips of different types includes a first chip and multiple second chips electrically connected through wiring blocks. The TMVs penetrate through the molding layer and is connected to the wiring blocks.

[0119] A redistribution layer is disposed on the backside of the first chip module, and solder balls are disposed on the front side of the first chip module.

[0120] The multiple first chip modules and the substrate are electrically connected through the TMVs.

[0121] Furthermore, the first chip is an SoC, and the second chip is a memory chip. The wiring blocks are arranged on the first chip, and the second chips are correspondingly arranged on the wiring blocks, respectively. The first chip and multiple second chips are electrically connected through the wiring blocks.

[0122] Furthermore, the packaging structure also includes a second chip module. The second chip module includes second chips and a molding layer. The front side of the second chip module is provided with solder balls. The second chip module is stacked on the topmost first chip module.

[0123] Optionally, underfill is filled between the first chip modules and the substrate.

[0124] The embodiments of the present disclosure provide a packaging method and structure for chips of different types. By utilizing wiring blocks and TMVs, horizontal connection between chips of different types and vertical connection between chip modules are achieved. While the chip performance is improved through stacking, the alignment accuracy and stability are maintained, and it enables comprehensive and efficient data flow.

[0125] Chip modules are connected through TMVs with larger diameters. The TMVs butt pads, respectively. The wiring blocks enable a highly integrated horizontal design for the chips. It reduces the number of stacked chip layers required for equivalent performance, lowers alignment precision requirements, enhances stability, and achieves comprehensive connection in both horizontal and vertical directions.

[0126] By connecting chips of different types through wiring blocks, complex TSV processes are avoided, and advanced-process chips may be decomposed into multiple lower-performance chips stacked together. It reduces costs. The TMV-through method transmits interlayer signals to the wiring blocks, which then output the signals to the chips. This results in short signal transmission paths and high transmission rates.

[0127] In addition, embodiments of the present disclosure also provide improved structures of TMVs and improved methods of making TMVs. The method includes providing a temporary carrier substrate, forming first pillars on the temporary carrier substrate, forming dielectric pillars on the first pillars, forming a molding layer encapsulating the first pillars and dielectric pillars on the temporary carrier substrate, removing the dielectric pillars to form blind holes in the molding layer, and forming second pillars in the blind holes. The second pillars are electrically connected to the first pillars to form TMVs, respectively. The terms “first pillar” and “second pillar” , as used herein, indicate electrically conductive pillars.

[0128] Optionally, the diameter of the dielectric pillar is equal to that of the first pillar.

[0129] Optionally, the diameter of the dielectric pillar is smaller than that of the first pillar.

[0130] Optionally, the central axis of the dielectric pillar is coaxial with the central axis of the first pillar.

[0131] Optionally, the central axis of the dielectric pillar is non-coaxial with the central axis of the first pillar.

[0132] Optionally, forming the first pillars on the temporary carrier substrate includes forming a first photoresist layer on the temporary carrier substrate, performing exposure and development on the first photoresist layer to form openings in the first photoresist layer, forming the first pillars in the openings through an electroplating process, and removing the first photoresist layer surrounding the first pillars.

[0133] Optionally, forming the dielectric pillars on the first pillars includes forming a second photoresist layer encapsulating the first pillars on the temporary carrier substrate, and performing exposure and development on the second photoresist layer to form the dielectric pillars on the first pillars.

[0134] Optionally, after forming the molding layer, the method further includes thinning the molding layer to expose the dielectric pillars.

[0135] Optionally, removing the dielectric pillars includes etching the dielectric pillars to expose the first pillars.

[0136] Optionally, forming the second pillars in the blind holes includes forming the second pillars on the exposed first pillars in the blind holes through sputtering or electroplating processes.

[0137] Another aspect of the present disclosure provides TMVs, which may be made using the aforementioned method.

[0138] The method of fabricating TMVs includes forming first pillars on a temporary carrier substrate, forming dielectric pillars on the first pillars, forming a molding layer encapsulating the first pillars and dielectric pillars on the temporary carrier substrate, removing the dielectric pillars to form blind holes in the molding layer, and forming second pillars in the blind holes. The second pillars are electrically connected to the first pillars respectively to form the TMVs. By pre-forming the first pillars, the aspect ratio of the blind holes is optimized during the formation of the TMVs. It improves the surface uniformity of the second pillars formed in the blind holes, and ensures a flatter surface of the TMVs. Consequently, the precision of subsequent layer stacking is enhanced. It improves the accuracy of electrical signal transmission and the reliability of the overall structure.

[0139] In order to make the objects, features, and advantages of the present disclosure more obvious and understandable, exemplary embodiments of the present disclosure will be described in detail below in conjunction with the accompanying drawings.

[0140] A conventional packaging structure is introduced first, followed by fabrication methods of making TMVs. Then, improved packaging structures and methods for chips of different types are illustrated.

[0141] FIG. 1 is a diagram showing a packaging structure for chips of different types in conventional technologies. The chips include memory chips and SoCs. As shown in FIG. 1, memory chips 5 are arranged in a stacked configuration. Vertical connection is achieved through TSVs. An SoC 4 and the memory chips 5 are laterally connected through a silicon interposer 7, which is bonded to a substrate 6. The packaging structure is formed through underfill dispensing and encapsulation. The TSV-based vertical connection method imposes high alignment accuracy requirements for each layer. As the number of stacked layers increases, TSV alignment errors accumulate, adversely affecting the performance of the memory chips 5. Consequently, the stacking layers of memory chips 5 are limited. It restricts the increase of storage capacity. Additionally, data transmission between the SoC 4 and memory chip 5 must first pass through the silicon interposer 7 to the substrate 6 and then be relayed back, preventing direct communication between chips of different types. This results in slow communication speeds, making it difficult to meet the ever-increasing demands for chip performance.

[0142] To address these technical challenges, embodiments of the present disclosure provide improved packaging methods and structures for chips of different types. Because TMVs play an important role, before illustrating the improved packaging methods and structures, methods to make TMVs and structures of TMVs are described.

[0143] FIG. 2 shows a process flow of forming a TMV 3 using a conventional method. First a through hole 2 is drilled in a thin molding compound 1, and then conductive material is electroplated in the through hole 2 to form the TMV 3. Due to the small aperture and high aspect ratio of the through hole 2, the surface tension of the plating solution tends to cause a concave depression at the top of the TMV 3. It affects surface uniformity, compromises the reliability of the TMV 3, and results in poor soldering performance.

[0144] FIG. 3 is a schematic flow diagram illustrating a method S09 for preparing TMVs according to various embodiments of the present disclosure. FIG. 4 is a schematic diagram illustrating a process for forming a first pillar 12 according to various embodiments of the present disclosure. The method S09 includes the following.

[0145] At S10, a temporary carrier substrate is provided. As shown in FIG. 4, a temporary carrier substrate 10 is arranged. A temporary bonding adhesive layer 11 is formed on the surface of the temporary carrier substrate 10.

[0146] At S20, first pillars are formed on the temporary carrier substrate. As shown in FIG. 4, a process for forming the first pillar 12 at S20 is as follows.

[0147] At S21, a first photoresist layer 13 is formed on a temporary carrier substrate 10. Optionally, the first photoresist layer 13 is formed on the temporary bonding adhesive layer 11 over the temporary carrier substrate 10 through processes such as spin coating, spray coating, physical vapor deposition (PVD) , or chemical vapor deposition (CVD) . The first photoresist layer 13 may be a positive photoresist or a negative photoresist. For example, the first photoresist layer 13 may be a polymer such as polyimide (PI) , polybenzoxazole (PBO) , or benzocyclobutene (BCB) . In embodiments illustrated below, the first photoresist layer 13 is exemplified as a positive photoresist.

[0148] At S22, exposure and development are performed on the first photoresist layer 13 to form an opening in the first photoresist layer. For example, a first photomask 21 is provided, which has a predefined pattern matching the shape and size of the first pillar 12. The first photomask 21 is placed over the first photoresist layer 13, and the first photoresist layer 13 is exposed and developed using the first photomask 21 as a mask.

[0149] In some embodiments, since the first photoresist layer 13 is a positive photoresist, the portion of the first photoresist layer 13 shielded by the first photomask 21 remains insoluble in the developer, while the unshielded portions dissolve, thereby forming an opening 19 in the first photoresist layer 13. Thus, the predefined pattern of the first pillar 12 is transferred from the first photomask 21 to the first photoresist layer 13.

[0150] At S23, the first pillar 12 is formed in the opening 19 via an electroplating process and the first photoresist layer surrounding the first pillar 12 is removed.

[0151] Exemplarily, a copper plating solution is electroplated in the opening 19 to form the first pillar 12. That is, the first pillar 12 may be a copper TMV. The first photoresist layer 13 surrounding the first pillar 12 is then removed using, e.g., an etching process.

[0152] FIGS. 5 to 10 are schematic diagrams illustrating processes for forming dielectric pillars, molding layers, and second pillars according to various disclosed embodiments of the present disclosure.

[0153] Returning to FIG. 3. At S30, dielectric pillars are formed on the first pillars.

[0154] As shown in FIGS. 5, 7, and 9, exemplary processes of forming a dielectric pillar 14 at S30 are as follows. At S31, a second photoresist layer 15 is formed to encapsulate the first pillar 12 on the temporary carrier substrate.

[0155] Optionally, the second photoresist layer 15 is formed on the temporary bonding adhesive layer 11 of the temporary carrier substrate 10 through processes such as spin coating, spray coating, PVD, or CVD. The second photoresist layer 15 may be a positive photoresist or a negative photoresist. For example, the second photoresist layer 15 may be a polymer such as PI, PBO, or BCB. In the following embodiments, the second photoresist layer 15 is exemplified as a negative photoresist.

[0156] At S32, exposure and development are performed on the second photoresist layer 15 to form the dielectric pillar 14 on the first pillar 12.

[0157] Optionally, a second photomask 22 is provided, which has a predefined pattern matching the shape of the dielectric pillar 14. The second photomask 22 is placed over the second photoresist layer 15. The position of the predefined pattern of the second photomask 22 corresponds to the position of the first pillar 12. The second photoresist layer 15 is then exposed and developed using the second photomask 22 as a mask.

[0158] Since the second photoresist layer 15 is a negative photoresist, portions of the second photoresist layer 15 shielded by the second photomask 22 dissolve in the developer, while the unshielded portions remain insoluble, thereby forming the dielectric pillar 14 on the first pillar 12. That is, the dielectric pillar 14 is a photoresist pillar. The material of the dielectric pillar 14 is not specifically limited and may be selected according to actual requirements.

[0159] As shown in FIG. 5, in some embodiments, the diameter of the dielectric pillar 14 may equal or approximately equal that of the first pillar 12. In some other cases as shown in FIG. 7, the diameter of the dielectric pillar 14 may be smaller than that of the first pillar 12, and their central axes may be non-coaxial. Optionally, the left sidewall of the dielectric pillar 14 may align with the left sidewall of the first pillar 12. In some embodiments, as shown in FIG. 9, the diameter of the dielectric pillar 14 is smaller than that of the first pillar 12, and their central axes are coaxial. Exemplarily, the dielectric pillar 14 may be centered on the first pillar 12.

[0160] It should be noted that the embodiments do not specifically limit the height dimensions of the dielectric pillar 14 and the first pillar 12. The height of the dielectric pillar 14 may be the same as or different from that of the first pillar 12, depending on actual requirements.

[0161] In some embodiments, the diameter of the dielectric pillar is smaller than that of the first pillar. On one hand, this reserves alignment tolerance adjustment space on the surface of the first pillar, optimizing tolerance control. On the other hand, the diameter of the second pillar prepared according to the size of the dielectric pillar is also reduced. When the first and second pillars are firmly and accurately connected, it improves the signal transmission speed and enhances the reliability of the TMV.

[0162] At S40, a molding layer is formed to encapsulate the first pillars and the dielectric pillars on the temporary carrier substrate. Optionally, as shown in FIGS. 6, 8, and 10, a molding layer 16 may be formed on the temporary bonding adhesive layer 11 on the temporary carrier substrate 10 using processes such as compression molding or injection molding. The molding layer 16 encapsulates the first pillar 12 and the dielectric pillar 14, providing protection for them.

[0163] After forming the molding layer, the method further includes thinning the molding layer 16 to expose the dielectric pillar 14. Specifically, the side of the molding layer 16 opposite to the temporary carrier substrate 10 may be thinned using processes such as grinding, so that the dielectric pillar 14 is exposed and its surface is flush with the surface of the molding layer 16.

[0164] At S50, the dielectric pillars are removed to form blind holes in the molding layer. Exemplarily, the dielectric pillar 14 is removed by an etching process to expose the first pillar 12, thereby forming a blind hole 17 in the molding layer 16. The dimensions of the blind hole 17 may match those of the dielectric pillar 14.

[0165] At S60, second pillars are formed in the blind holes. The second pillars are formed on and electrically connected to the first pillars, respectively. Further, the dimensions of second pillar may match those of the dielectric pillar 14, and the position and orientation of second pillar may match those of the dielectric pillar 14.

[0166] In some embodiments, a copper plating solution is electroplated on the exposed first pillar 12 in the blind hole 17 to form a second pillar 18 on the first pillar 12. That is, the second pillar 18 may be a copper pillar. The second pillar 18 and the first pillar 12 are electrically connected to jointly form a TMV A. The TMV A is configured in the molding layer 16. When the second pillar 18 is relatively thin, a sputtering process may also be used to form the second pillar 18 on the exposed first pillar 12 in the blind hole 17.

[0167] As shown in FIG. 6, in some cases, the diameter of the second pillar 18 may be the same as that of the first pillar 12. As shown in FIG. 8, in some other cases, the diameter of the second pillar 18 may be smaller than that of the first pillar 12, and the central axis of the second pillar 18 is not coaxial with that of the first pillar 12. Optionally, the left sidewall of the second pillar 18 may be flush with the left sidewall of the first pillar 12.

[0168] As shown in FIG. 10, in some cases, the diameter of the second pillar 18 may be smaller than that of the first pillar 12, and the central axis of the second pillar 18 may be coaxial with that of the first pillar 12. Optionally, the second pillar 18 may be located at the center of the first pillar 12. It should be noted that the relationship between the height of the first pillar 12 and the height of the second pillar 18 is not specifically limited and may be selected according to actual requirements.

[0169] In some embodiments, the diameter of the second pillar is smaller than that of the first pillar. Although the diameter of the second pillar is smaller, it does not affect the signal transmission speed and the reliability of the TMV.

[0170] In some embodiments, the surface of the molding layer 16 exposes the second pillar 18, enabling the TMV A to be soldered with other packaging modules for electrical connection. As illustrated above, the TMV A may be formed through two plating steps. The first plating forms the first pillar 12 on the temporary carrier substrate 10, and the second plating forms the second pillar 18 in the blind hole 17 of the molding layer 16. The second pillar 18 may be formed by electroplating or sputtering. For example, when the second pillar 18 is relatively thin, a sputtering process may be used to form it in the blind hole 17.

[0171] The method for preparing TMVs according to embodiments of the present disclosure includes forming a first pillar on a temporary carrier substrate, forming a dielectric pillar on the first pillar, forming a molding layer encapsulating the first pillar and the dielectric pillar on the temporary carrier substrate, removing the dielectric pillar to form a blind hole in the molding layer, and forming a second pillar in the blind hole. The second pillar is electrically connected to the first pillar to form the TMV. By pre-forming the first pillar, the aspect ratio of the blind hole is optimized during the formation of the TMV. It improves the surface uniformity of the second pillar formed in the blind hole, ensures a flatter surface of the TMV, enhances the precision of subsequent layer stacking, and improves the accuracy of electrical signal transmission as well as the reliability of the overall structure.

[0172] Exemplarily, as shown in FIGS. 6, 8, and 10, another aspect of the embodiments of the present disclosure provides a TMV A, which is prepared using the aforementioned TMV fabrication method S09. The specific preparation process of the method S09 has been described in detail earlier and will not be repeated here.

[0173] The TMVs according to embodiments of the present disclosure include the first pillar and the second pillar. The second pillar exhibits excellent surface uniformity, ensuring high reliability of the TMVs and enabling better soldering with packaging modules.

[0174] FIG. 11 is a schematic flow diagram illustrating a method S100 for packaging chips of different types according to various embodiments of the present disclosure. FIGS. 12A and 12B are schematic diagrams of a fabrication process for making a set of chips of different types according to various embodiments of the present disclosure. FIGS. 13A to 13G are schematic diagrams illustrating a process of forming multiple chips for a first chip module according to various embodiments of the present disclosure. FIGS. 14A and 14B are top view diagrams showing sets of chips of different types according to various embodiments of the present disclosure. FIGS. 15A to 15F are schematic diagrams of some fabrication processes for a first chip module according to various embodiments of the present disclosure. FIGS. 16A to 16F are also schematic diagrams of some fabrication processes for a first chip module according to various embodiments of the present disclosure. FIG. 17 is a schematic structural diagram of a first chip module according to various embodiments of the present disclosure.

[0175] Referring to FIG. 11. At S110, a substrate, wiring blocks, and chips of different types are provided. The wiring blocks may be considered as connection components for connecting chips of the same type and different types.

[0176] Optionally, the wiring block is a pre-fabricated interconnect component primarily consisting of a high-density redistribution layer (RDL) for connection between chips of different types. In detail, both upper and lower surfaces of the wiring block are provided with pads. Pads on a first surface are used for electrical connection to the substrate or other stacked packaging components, while pads on a second surface are used to connect chips of different types as well as other conductive components mounted thereon. The chips of different types include at least two types. The first chip may be an SoC, typically fabricated using more advanced processes, and the second chip may be a memory chip. The quantity of the memory chips determines the storage capacity of the packaging structure.

[0177] At S120, the wiring blocks are fixed on a first carrier substrate. The first chip and second chip are arrange on the wiring blocks, respectively, so that the first and second chips are electrically connected through the wiring blocks, forming a set of chips of different types.

[0178] Specifically, as shown in FIGS. 12A and 12B, pre-fabricated wiring blocks 101 are fixed on a temporary carrier substrate 103 using temporary bonding adhesive 102. The first and second chips, i.e., an SOC 104 and memory chips 105, are then electrically connected to the wiring blocks 101, respectively. Each wiring block 101 connects with an SoC 104 and a memory chip 105. The front sides of the chips are pre-arranged with solder balls 106 and conductive pillars 107 (e.g., copper pillars) , where the solder balls 106 are used for bonding with the RDL of the wiring block 101, and the conductive pillars 107 are flush with the first surface of the wiring block 101. When the chips are connected to the wiring blocks 101 fixed on the temporary carrier substrate 103, they are simultaneously secured to the temporary carrier substrate 103 via the conductive pillars 107. The wiring blocks 101 enable lateral connection of the chips of different types, forming a set of chips of different types. The set of chips of different types includes the wiring blocks 101, the first chip 104, and the second chip 105.

[0179] As shown in FIGS. 13A-13G, the aforementioned first chip 104 and second chip 105 may be prepared through the following steps. First, a wafer 108 is obtained, and pads 109 and a passivation layer 110 are formed on the front side of the wafer 108. Then, photoresist (PR) 111 is spin-coated over the pads 109 and passivation layer 110, and openings are patterned to expose the pads 109 for connecting to the wiring blocks 101. Next, conductive bumps 112 are electroplated on the pads 109 and solder 113 is applied on the conductive bumps 112. After the photoresist (PR) 111 is removed and reflow is performed, the solder 113 melts and cools to form solder balls 106. Subsequently, photoresist (PR) 111 is spin-coated again and openings are patterned to expose remaining pads 109. Then, copper pillars 114 are electroplated on the pads 109 and the photoresist (PR) 111 is removed. Finally, the wafer 108 is diced to obtain multiple chips 133 ready for packaging.

[0180] The set of chips of different types in embodiments of the present disclosure may include various configurations. As shown in the top-views of FIGS. 14A and 14B, the set of chips of different types may adopt a form illustrated in FIG. 14A, where four wiring blocks 101 are arranged on the four sides of the first chip 104 (i.e., in four directions) , and four second chips 105 are correspondingly placed on the wiring blocks 101. It enables the first chip 104 to electrically connect to the second chips 105 on all four sides (i.e., in four directions) via the four wiring blocks 101. Alternatively, as shown in FIG. 14B, six wiring blocks 101 may be arranged on both sides of the first chip 104, with six second chips 105 correspondingly placed on the wiring blocks 101, allowing the first chip 104 to electrically connect to the six second chips 105 on both sides via the six wiring blocks 101.

[0181] At S130, a molding layer is formed to encapsulate the set of chips of different types. TMVs are formed in the molding layer that are electrically connected to the wiring blocks. A redistribution layer is formed on a side of the molding layer opposite to the first carrier substrate. The first carrier substrate is removed and ball placement is performed on a side of the set of chips of different types and the TMVs opposite to the redistribution layer to obtain a first chip module.

[0182] Specifically, as shown in FIGS. 15A-15F, S130 continues from the formation of the set of chips of different types on the temporary carrier substrate 103 at S120. First, first conductive pillars (e.g., copper pillars) 115 are electroplated on the temporary carrier substrate 103 and the pads 109 of the wiring blocks 101. Then, a photoresist (PR) layer is applied and patterned to form dielectric vias 117 on the first conductive pillars 115. As used herein, the terms “dielectric pillar” and “dielectric via” have the same meaning and are exchangeable.

[0183] A molding layer 118 is formed on the temporary carrier substrate 103, encapsulating the first conductive pillars 115, dielectric vias 117, and the set of chips of different types. To reduce the final package thickness, the side of the molding layer 118 opposite to the temporary carrier substrate 103 may be ground and thinned until the backside of the chips is exposed. Subsequently, the dielectric vias 117 are removed, and the second conductive pillars 116 are electroplated on the first conductive pillars 115, thereby forming the TMVs 119, which consist of the first conductive pillars 115 and the second conductive pillars 116 combined and connected. As used herein, the terms “first pillar” and “first conductive pillar” have the same meaning and are exchangeable, and the terms “second pillar” and “second conductive pillar” have the same meaning and are exchangeable.

[0184] Certain subsequent steps are shown in FIGS. 16A to 16F. A redistribution layer 120 is formed on a side of the molding layer 118 opposite to the temporary carrier substrate 103. Another temporary carrier substrate 103A is then arranged on top of the redistribution layer 120. The entire structure formed in the above steps is flipped, placing the temporary carrier substrate 103A at the bottom, and the temporary carrier substrate 103 at the top is removed.

[0185] Finally, through steps such as PR layer patterning to create openings, solder electroplating, PR layer removal, and reflow, solder balls 106 are formed on the side of the set of chips of different types and the TMVs 119 opposite to the redistribution layer 120. The temporary carrier substrate 103A is removed, yielding a first chip module 123 as shown in FIG. 17.

[0186] By way of example, the TMVs in this embodiment may alternatively be fabricated using the following process. First, a set of chips of different types is encapsulated to form a molding layer. Then, laser drilling is performed from a side of the molding layer opposite to the first carrier substrate to create vias extending to the wiring blocks. Finally, conductive material is electroplated in the vias in, e.g., a single step, to form the TMVs.

[0187] FIGS. 18A and 18C are schematic diagrams of a stacking process according to various embodiments of the present disclosure. FIGS. 19A to 19G are schematic diagrams of a fabrication process for a second chip module according to various embodiments of the present disclosure. FIG. 20 is a schematic structural diagram of a second chip module according to various embodiments of the present disclosure. FIGS. 21A to 21E are schematic diagrams illustrating a process of forming multiple chips for a second chip module according to various embodiments of the present disclosure. FIG. 22 is a schematic structural diagram of a packaging structure for chips of different according to various embodiments of the present disclosure

[0188] Referring back to FIG. 11. At S140, multiple first chip modules are stacked sequentially on the substrate. The multiple first chip modules are electrically connected to the substrate through the TMVs.

[0189] Optionally, as shown in FIGS. 18A-18C, when the first chip modules are stacked, in order to avoid damaging internal components and ensure operability, a temporary carrier substrate on the backside of the first chip module (i.e., the backside of the chips within the module) may either be retained or reattached. The front side of the first chip module is then bonded to the substrate, after which the temporary carrier substrate may be removed. The same steps may be repeated to bond a first chip module of the second layer to the first chip module of the first layer, and so on, until a predetermined number of layers are achieved. It results in a packaging structure for chips of different types.

[0190] The TMVs in each layer of the first chip module are aligned to ensure electrical connection between all first chip modules and the substrate, enabling rapid signal transmission.

[0191] It is understandable that an SoC may be paired with multiple memory chips. Therefore, additional memory modules may be stacked on top of the packaging structure shown in FIG. 18C schematically. Since signals of a memory module only need to interact downward with a chip module containing SoCs at a lower level, the storage capacity may be further increased. As illustrated in FIGS. 19A-19G, second chip modules 124 for stacking on top of a packaging structure may be prepared as follows.

[0192] First, multiple second chips (e.g., memory chips 105) are taken, and the front sides of the memory chips 105 are bonded and fixed to a temporary carrier substrate 103 using temporary bonding adhesive 102. The memory chips 105 are then encapsulated to form a molding layer 118. Another temporary carrier substrate 103A is attached to a side of the molding layer 118 opposite to the temporary carrier substrate 103 using temporary bonding adhesive 102A. After flipping, the temporary carrier substrate 103 is removed to expose the front sides of the memory chips 105.

[0193] Next, photoresist 111 is spin-coated on the molding layer 118 to cover the front sides of the memory chips 105. Openings are patterned to expose conductive bumps 112 of the memory chips 105. Solder 113 is electroplated on the exposed conductive bumps 112. The photoresist 111 is then removed, and reflow is performed to melt and solidify the solder 113, forming solder balls 106. Finally, the temporary carrier substrate 103A is removed, yielding the second chip module 124 as shown in FIG. 20.

[0194] The second chips 105 in the aforementioned second chip module may be prepared in advance through steps shown in FIGS. 21A-21E. First, a wafer 108 is obtained, and pads 109 and a passivation layer 110 are formed on the front side of the wafer 108. Then, photoresist 111 is spin-coated over the pads 109 and passivation layer 110. Openings are patterned to expose the pads 109. Next, conductive bumps 112 are electroplated on the pads 109 and the photoresist 111 is removed. Finally, the wafer 108 is diced as required to obtain multiple second chips 105.

[0195] The second chip module 124 is stacked on top of the multiple layers of the first chip modules 123. Underfill is filled between adjacent first chip modules and between the bottom first chip module and the substrate for reinforcement. Finally, ball placement and singulation are performed on the side of the substrate opposite to the chip modules to obtain a packaging structure for chips of different types as shown in FIG. 22.

[0196] Embodiments of the present disclosure provide a packaging method for chips of different types. By utilizing wiring blocks and TMVs, horizontal connection between chips of different types and vertical connection between chip modules are achieved. While chip performance is improved through stacking, alignment accuracy and stability are maintained. It enables comprehensive and efficient data flow.

[0197] The chip modules are connected through larger-diameter TMVs that butt pads, and the wiring blocks enable a highly integrated design for the chips in the horizontal direction. This reduces the number of stacked layers required for equivalent performance, lowers alignment precision requirements, and enhances stability. It achieves comprehensive connection or interconnection in both horizontal and vertical directions.

[0198] By connecting chips of different types through wiring blocks, complex TSV processes are avoided, and advanced-process chips may be decomposed into multiple lower-performance stacked chips. The costs are reduced. The TMV-through method transmits interlayer signals to the wiring blocks, which then output the signals to the chips. This results in short signal transmission paths and high transmission rates.

[0199] As shown in FIG. 22, embodiments of the present disclosure provide a packaging structure for chips of different types. The packaging structure may be obtained through the aforementioned packaging method for chips of different types.

[0200] The packaging structure includes a substrate 121 and multiple first chip modules 123 sequentially stacked on the substrate 121. The first chip module 123 includes a set of chips of different types, molding layers 118, and TMVs 119. The set of chips of different types includes a first chip 104 and second chips 105 electrically connected through the wiring blocks 101. Some TMVs 119 penetrate through the molding layer 118 and are arranged on the wiring blocks 101. The first chip modules 123 and the substrate 121 are electrically connected through the TMVs 119.

[0201] Optionally as shown in FIG. 22, the backside of the first chip module 123 is provided with a redistribution layer 120, and the front side of the first chip module 123 is provided with solder balls 106.

[0202] Optionally, as shown in FIG. 22, the first chip 104 may be an SoC, and the second chip 105 may be a memory chip. The first chip 104 is arranged on the wiring blocks 101, and the second chips 105 are correspondingly arranged on the wiring blocks 101. It enables the first chip 104 to electrically connect to the multiple second chips 105 through the wiring blocks 101.

[0203] Optionally, as shown in FIG. 22, the packaging structure further includes a second chip module 124. The second chip module 124 includes second chips 105 and a molding layer 118. The front side of the second chip module 124 is provided with solder balls 106. The second chip module 124 is stacked on the topmost first chip module 123 and is electrically connected to the first chip modules 123 and the substrate 121 through the TMVs 119.

[0204] Exemplarily, as shown in FIG. 22, some TMVs 119 (e.g., the far left one in FIG. 22) have an end on the back side of the molding layer 118 and bonded on the redistribution layer 120, and the other end on the front side of the molding layer 118 and contacting the solder ball 106. Some TMVs 119 (e.g., the middle ones in FIG. 22) have an end on the back side of the molding layer 118 and bonded on the redistribution layer 120, and the other end bonded on the wiring block 101.

[0205] Optionally, as shown in FIG. 22, underfill 125 is filled between the multiple first chip modules 123 and the substrate 121. When the second chip module 124 is stacked on the top layer, underfill 125 may also be filled between the second chip module 124 and the first chip module 123 below it to reinforce the packaging structure for chips of different types.

[0206] Optionally, as shown in FIG. 22, the side of the substrate 121 opposite to the chip modules 123 and 124 is provided with solder balls 106A, enabling the packaging structure for chips of different types in the embodiment to electrically connect with other external devices.

[0207] Another aspect of the present disclosure provides a packaging method for chips of different types. The method includes:

[0208] Providing a substrate, a carrier substrate, silicon bridges, and chips of different types, wherein the chips of different types include a first chip and a second chip;

[0209] Forming a redistribution layer on the carrier substrate, and arranging the backside of the first chip and the second chip on the redistribution layer;

[0210] Forming first conductive pillars on the redistribution layer, and electrically connecting the silicon bridges to the first conductive pillars, the first chip, and the second chip respectively;

[0211] Forming a molding layer to encapsulating the silicon bridges, the first conductive pillars, the first chip, and the second chip, and forming TMVs based on the first conductive pillars;

[0212] Performing ball placement on a side of the molding layer opposite to the carrier substrate, and removing the carrier substrate to form a first chip module;

[0213] Stacking multiple first chip modules sequentially on the substrate, and electrically connecting the first chip modules with the substrate through the TMVs.

[0214] Further, forming the TMVs based on the first conductive pillars includes:

[0215] Forming dielectric vias on the first conductive pillars before the encapsulation process;

[0216] Forming the molding layer to encapsulating the first conductive pillars and the dielectric vias; and

[0217] Removing the dielectric vias and forming second conductive pillars on the first conductive pillars to form the TMVs.

[0218] Further, before removing the dielectric vias, the method additionally includes:

[0219] Thinning a side of the molding layer opposite to the carrier substrate until the silicon bridges are exposed.

[0220] Further, the first chip is an SoC, and the second chip is a memory chip.

[0221] Electrically connecting the silicon bridges to the first and second chips respectively includes:

[0222] Arranging multiple silicon bridges on the first chip, and correspondingly arranging multiple second chips on the silicon bridges respectively. It enables the first chip to electrically connect to the multiple second chips through the multiple silicon bridges.

[0223] Further, the method additionally includes:

[0224] Fixing the front side of the second chip to a second carrier substrate and encapsulating the second chip; and

[0225] Removing the second carrier substrate and performing ball placement on the front side of the second chip to form a second chip module.

[0226] After stacking multiple first chip modules sequentially on the substrate, the method further includes:

[0227] Stacking the second chip module on the topmost first chip module.

[0228] Optionally, the method further includes:

[0229] Filling underfill between multiple first chip modules and the substrate.

[0230] Another aspect of the present disclosure provides a packaging structure for chips of different types. The packaging structure may be formed by the aforementioned packaging method. The packaging structure includes a substrate and multiple first chip modules stacked sequentially on the substrate. The first chip module includes chips of different types, silicon bridges, a molding layer, and TMVs. The chips of different types include a first chip and a second chip electrically connected through the silicon bridges. The TMVs penetrate the molding layer and connect to the silicon bridges.

[0231] The backside of the first chip module is provided with a redistribution layer, and the front side of the first chip module is provided with solder balls.

[0232] Multiple first chip modules and the substrate are electrically connected through the TMVs.

[0233] Further, the first chip is an SoC, and the second chip is a memory chip.

[0234] Multiple silicon bridges are arranged on the first chip, and multiple second chips are correspondingly arranged on the silicon bridges, enabling the first chip to electrically connect to the second chips through the silicon bridges.

[0235] Further, the packaging structure also includes a second chip module.

[0236] The second chip module includes a second chip and a molding layer.

[0237] The front side of the second chip module is provided with solder balls;

[0238] The second chip module is stacked on the topmost first chip module.

[0239] Optionally, underfill is filled between multiple first chip modules and the substrate.

[0240] Embodiments of this disclosure provide a packaging method and structure for chips of different types. It achieves horizontal connection between chips of different types through silicon bridges and vertical connection between chip modules through TMVs. While the chip performance is improved through stacking, alignment accuracy and stability are maintained. It enables comprehensive and efficient data flow.

[0241] Chip modules are connected through TMVs with larger diameters butting pads. The silicon bridges enable highly integrated chip design in the horizontal direction. This reduces the number of stacked layers required for equivalent performance, lowers alignment precision requirements, and enhances stability. It achieves comprehensive connection in both horizontal and vertical directions.

[0242] By connecting chips of different types through silicon bridges, complex TSV processes are avoided. Advanced-process chips may be decomposed into multiple lower-performance stacked chips, reducing costs. The TMV-through method transmits interlayer signals to the silicon bridges, which then output the signals to the chips. This results in short signal transmission paths and high transmission rates.

[0243] FIG. 23 is a schematic flow diagram illustrating a method S200 for packaging chips of different types according to various embodiments of the present disclosure. FIGS. 24A and 24B are schematic diagrams of some fabrication processes for packaging chips of different types according to various embodiments of the present disclosure. FIGS. 25A to 25C are schematic diagrams of some fabrication processes for packaging chips of different types according to various embodiments of the present disclosure. FIGS. 26A to 26G are schematic diagrams of a fabrication process for chips of a first chip module according to various embodiments of the present disclosure. FIGS. 27A to 27C are schematic diagrams of some fabrication processes for packaging chips of different types according to various embodiments of the present disclosure. FIGS. 28A to 28C are schematic diagrams of some fabrication processes for packaging chips of different types according to various embodiments of the present disclosure. FIG. 29 is a schematic structural diagram of a first chip module according to various embodiments of the present disclosure.

[0244] Referring to FIG. 23, the method S200 includes the following.

[0245] At S210, a substrate, a carrier substrate, silicon bridges, and chips of different types are provided. The silicon bridges may also be considered as connection components for connecting chips of the same type and different types.

[0246] Optionally, the silicon bridge is a pre-fabricated interconnect component featuring TSVs for connecting external devices. The silicon bridge has pads on its upper and lower surfaces, e.g., a first surface and a second surface. The pads on the first surface are used for electrical connections to the substrate or other stacked packaging components, while the pads on the second surface connect to chips of different types and other conductive components. The chips of different types include at least two types, e.g., a first chip and a second chip. The first chip may be an SoC fabricated using advanced processes, while the second chip may be a memory chip whose quantity determines the storage capacity of the packaging structure.

[0247] At S220, a redistribution layer is formed on the carrier substrate and the backsides of the first and second chips are placed on the redistribution layer.

[0248] Optionally, as shown in FIGS. 24A and 24B, first a carrier substrate 227 is provided and a redistribution layer 220 is formed on the carrier substrate 227. The backsides of the chips of different types are then fixed to the redistribution layer 220 at predetermined positions using adhesive 226.

[0249] At S230, first conductive pillars are formed on the redistribution layer. The silicon bridges are electrically connected to the first conductive pillars, the first chip, and the second chip.

[0250] Optionally, as shown in FIG. 25A to 25C, copper pillars (i.e., first conductive pillars 215) are electroplated at corresponding positions on the redistribution layer 220. The height of the first conductive pillars 215 depends on the TMV process used. If a two-step electroplating process is employed, the height of the first conductive pillars 215 after the first electroplating should not exceed that of other components. A photoresist (PR) layer is then applied and patterned to form dielectric vias 217 on the first conductive pillars 215, ensuring the combined height of the first conductive pillar 215 and dielectric via 217 matches the final required TMV height.

[0251] Next, silicon bridges 228 are positioned and electrically connected to the first conductive pillars 215 and the respective chips of different types. Note that the first conductive pillars 215 connected to the silicon bridges 228 are electroplated to a required height in a single step for bonding with the silicon bridges 228, eliminating the need for secondary electroplating. Each silicon bridge 228 connects with two different types of chips. Solder balls and conductive pillars (e.g., copper pillars) are pre-arranged on the chips'front sides. The solder balls facilitate bonding with the silicon bridges 228, while the conductive pillars are flush with the first surface of the silicon bridge 228.

[0252] As shown in FIGS. 26A to 26G, chips of different types may be prepared through the following steps. First, a wafer 208 is obtained, and pads 209 and a passivation layer 210 are formed on the front side of the wafer 208. Then, photoresist (PR) 211 is spin-coated over the pads 209 and passivation layer 210. Openings are patterned to expose the pads 209 for connecting to the silicon bridges. Next, conductive bumps 212 are electroplated on the pads 209 and solder 213 is applied on the conductive bumps 212. After the PR 211 is removed and reflow is performed, the solder 213 melts and cools to form solder balls 206. Subsequently, PR 211 is spin-coated again and openings are patterned to expose the remaining pads 209. Then, copper pillars 214 are electroplated on the pads 209 and the PR 211 is removed. Finally, the wafer 208 is diced to obtain chips 233 ready for packaging.

[0253] At S240, a molding layer is formed to encapsulate the silicon bridges, first conductive pillars, first chip, and second chip. The TMVs are formed based on the first conductive pillars.

[0254] As shown in FIGS. 27A to 27C, a molding layer 218 is formed to encapsulate the components prepared in the previous steps. The first conductive pillars 215 or dielectric vias 217 may protrude beyond the silicon bridges 228, and the molding layer 218 may also cover the upper surface of the entire structure. Optionally, a side of the molding layer 218 opposite to the carrier substrate 227 may be ground and thinned to expose the required conductive structures, such as the pads on the surface of the silicon bridges 228. Subsequently, if the dielectric vias 217 are formed in previous steps, the dielectric vias 217 are removed. Then, second conductive pillars 216 are formed on the first conductive pillars 215. As illustrated above, the first conductive pillars 215 and second conductive pillars 216 are connected together to constitute the TMVs. Optionally, some first conductive pillars 215 that are connected to the silicon bridges 228 may also serve as TMVs (i.e., TMVs without the second conductive pillars) .

[0255] At S250, ball placement is performed on a side of the molding layer opposite to the carrier substrate. The carrier substrate is removed, and the first chip module is obtained.

[0256] Optionally, as shown in FIGS. 28A to 28C, a PR layer 229 is spin-coated on the side of the molding layer 218 opposite to the carrier substrate 227. Openings are patterned to expose conductive structures, e.g., the TMVs, the conductive pillars on the front side of the chips, and the copper pillars on the pads of the first surface of the silicon bridges. Then, solder 213 is electroplated in the openings. Finally, the PR layer 229 is removed and reflow is performed to form solder balls 206. The carrier substrate 227 is removed to obtain the first chip module 223 as shown in FIG. 29.

[0257] FIGS. 30A to 30C are schematic diagrams of a stacking process according to various embodiments of the present disclosure. FIGS. 31A to 31G are schematic diagrams of a fabrication process for a second chip module according to various embodiments of the present disclosure. FIG. 32 is a schematic structural diagram of a second chip module according to various embodiments of the present disclosure. FIGS. 33A to 33E are schematic diagrams illustrating a process of forming chips of a second molding layer according to various embodiments of the present disclosure. FIG. 34 is a schematic structural diagram of a packaging structure for chips of different types according to various embodiments of the present disclosure. FIGS. 35A and 35B are schematic top views illustrating connections using silicon bridges according to various embodiments of the present disclosure.

[0258] Referring back to FIG. 23. At S260, multiple first chip modules are stacked sequentially on the substrate. Electrical connection between the multiple first chip modules and the substrate is achieved through the TMVs.

[0259] Optionally, as shown in FIGS. 30A to 30C, when the first chip modules are stacked, in order to avoid damaging internal components and ensure operability, a carrier substrate on the backside of the first chip module (i.e., the backside of the chips inside the module) may either be retained or reattached. The front side of the first chip module is then bonded to the substrate, after which the carrier substrate may be removed. The same steps may be repeated to bond the second layer of the first chip module to the first layer, and so on, until a predetermined number of layers are achieved. It results in the packaging structure for chips of different types. The TMVs in each layer of the first chip module are aligned to ensure electrical connection between the first chip modules and the substrate, enabling rapid signal transmission.

[0260] It is understandable that an SoC may be paired with multiple memory chips. Additional memory modules may be stacked on top of the packaging structure shown in FIG. 30C. In some embodiments, signals from the top memory modules only need to interact with chip modules below that contain the SoCs. Optionally, the storage capacity of the packaging structure may be further increased. As illustrated in FIGS. 31A to 31G, the second chip module 224 for stacking on top of the packaging structure may be prepared as follows.

[0261] First, multiple second chips (e.g., memory chips 205) are provided and their front sides are bonded to a temporary carrier substrate 203 using temporary bonding adhesive 202. A molding layer 218 is formed to encapsulate the memory chips 205. Then, another temporary carrier substrate 203A is attached to the side of the molding layer 218 opposite to the first temporary carrier substrate 203 using temporary bonding adhesive 202A. After flipping, the temporary carrier substrate 203 is removed to expose the front sides of the memory chips 205.

[0262] Next, photoresist 211 is spin-coated on the molding layer 218 to cover the front sides of the memory chips 205 and openings are patterned to expose the conductive bumps 212 of the memory chips 205. Solder 213 is electroplated on the exposed conductive bumps 212. The photoresist 211 is removed and reflow is performed to melt and solidify the solder 213, forming solder balls 206. Finally, the temporary carrier substrate 203A is removed to obtain the second chip module 224 as shown in FIG. 32.

[0263] The second chips 205 in the second chip module may be prepared in advance through steps shown in FIGS. 33A to 33E. First, a wafer 208 is obtained, and pads 209 and a passivation layer 210 are formed on the front side of the wafer 208. Then, photoresist 211 is spin-coated over the pads 209 and passivation layer 210. Openings are patterned to expose the pads 209. Next, conductive bumps 212 are electroplated on the pads 209 and the photoresist 211 is removed. Finally, the wafer 208 is diced as required to obtain the second chips 205.

[0264] The second chip module 224 is stacked on top of the multiple layers of the first chip modules 223. Underfill 225 is filled between adjacent first chip modules 223 and between the bottom first chip module 223 and the substrate 221 for reinforcement. Finally, placement of balls 206 is performed. Singulation is made on the side of the substrate 221 opposite to the chip modules to obtain the packaging structure for chips of different types as shown in FIG. 34.

[0265] Chips of different types in the embodiments of this disclosure may include various configurations, as shown in the top views of FIGS. 35A and 35B. For example, chips of different types may adopt the form illustrated in FIG. 35A, where four silicon bridges 228 are arranged on four sides of the first chip 204 in four directions, and four second chips 205 are correspondingly placed on the silicon bridges 228. It enables the first chip 204 to electrically connect to the second chips 205 on all four sides via the four silicon bridges 228 in four directions. Alternatively, as shown in FIG. 35B, six silicon bridges 228 may be arranged on both sides of the first chip 204, with six second chips 205 correspondingly placed on the silicon bridges 228, allowing the first chip 204 to electrically connect to the six second chips 205 on both sides via the six silicon bridges 228. The figures also include TMVs 219 connected to the silicon bridges.

[0266] Embodiments of this disclosure provide a packaging method for chips of different types. It achieves horizontal connection between chips of different types through the silicon bridges and vertical connection between chip modules through the TMVs. While the chip performance is improved through stacking, the alignment accuracy and stability are maintained, enabling comprehensive and efficient data flow. The chip modules are connected through the larger-diameter TMVs butting pads. The silicon bridges enable a highly integrated horizontal design for the chips. This reduces the number of stacked layers required for equivalent performance, lowers alignment precision requirements, and enhances stability, achieving comprehensive connection in both horizontal and vertical directions. By connecting chips of different types through the silicon bridges, complex TSV processes are avoided, and advanced-process chips may be decomposed into multiple lower-performance stacked chips. It reduces costs. The TMV-through method transmits interlayer signals to the silicon bridges, which then output the signals to the chips. This results in short signal transmission paths and high transmission rates.

[0267] As shown in FIG. 34, embodiments of the present disclosure provide a packaging structure for chips of different types. The packaging structure is obtained through the aforementioned packaging method for chips of different types. The packaging structure includes a substrate 221 and multiple first chip modules 223 sequentially stacked on the substrate 221. The first chip module 223 includes chips of different types, silicon bridges 228, a molding layer 218, and TMVs 219. The chips of different types include a first chip 204 and a second chip 205 electrically connected through the silicon bridge 228. The backside of the first chip module 223 is provided with a redistribution layer 220, and the front side of the first chip module 223 is provided with solder balls 206. The TMVs 219 penetrate the molding layer 218 and connect to the silicon bridges 228 or solder balls 206. The first chip modules 223 and the substrate 221 are electrically connected through the TMVs 219 and the silicon bridges 228.

[0268] By way of example, as shown in FIG. 34, the first chip 204 may be an SoC, and the second chip 205 may be a memory chip. Multiple silicon bridges 228 are arranged on the first chip 204, and multiple second chips 205 are correspondingly arranged on the silicon bridges 228, enabling the first chip 204 to electrically connect to the second chips 205 through the silicon bridges 228.

[0269] By way of example, as shown in FIG. 34, some TMVs 219 (e.g., the far left one in FIG. 34) have an end on the back side of the molding layer 218 and bonded on the redistribution layer 220, and the other end on the front side of the molding layer 218 and contacting the solder ball 206. Some TMVs 219 (e.g., the middle ones in FIG. 34) have an end on the back side of the molding layer 218 and bonded on the redistribution layer 220, and the other end bonded on the silicon bridge 228.

[0270] By way of example, as shown in FIG. 34, the packaging structure further includes a second chip module 224. The second chip module 224 includes second chips 205 and another molding layer 218. The front side of the second chip module 224 is provided with solder balls 206. The second chip module 224 is stacked on the topmost first chip module 223 and electrically connected to each first chip module 223 and the substrate 221 through TMVs 219.

[0271] By way of example, as shown in FIG. 34, underfill layer 225 is filled between the first chip modules 223 and the substrate 221. When a second chip module 224 is stacked on the top layer, underfill 225 may also be filled between the second chip module 224 and the first chip module 223 below it to reinforce the packaging structure for chips of different types in the embodiments.

[0272] By way of example, as shown in FIG. 34, the side of the substrate 221 opposite to the chip modules 223 and 224 is provided with solder balls 206, enabling the packaging structure for chips of different types in the embodiments to electrically connect with other external devices.

[0273] Another aspect of the present disclosure provides a packaging method for chips of different types. The method includes:

[0274] Providing a substrate, a carrier substrate, pre-packaged chip modules, and chips of different types, wherein the chips of different types include a first chip and a second chip;

[0275] Fixing the substrate on the carrier substrate, and forming wiring blocks on the substrate;

[0276] Placing the front sides of the first chip and second chip on the substrate and wiring blocks, securing the first and second chips on the substrate, and electrically connecting the first and second chips through the wiring blocks;

[0277] Forming a molding layer to encapsulate the first chip, second chip, and wiring blocks, forming TMVs in the molding layer that are electrically connected to the substrate and wiring blocks, and forming a redistribution layer on a side of the molding layer opposite to the substrate; and

[0278] Stacking the chip modules on the redistribution layer to enable electrical connection among the chip modules, the substrate, and the chips of different types through the TMVs.

[0279] Further, the first chip is an SoC and the second chip is a memory chip;

[0280] The process of placing the front sides of the first and second chips on the wiring blocks to electrically connect the first and second chips through the wiring blocks includes:

[0281] Arranging multiple wiring blocks on the first chip and correspondingly placing multiple second chips on the wiring blocks, enabling the first chip to electrically connect with the second chips through the wiring blocks.

[0282] Optionally, forming a molding layer to encapsulate the first chip, second chip, and wiring blocks and forming the TMVs in the molding layer that are electrically connected to the substrate and wiring blocks includes:

[0283] Forming first conductive pillars on the substrate and wiring blocks and forming dielectric vias on the first conductive pillars;

[0284] Forming the molding layer to encapsulate the first conductive pillars, dielectric vias, first chip, second chip, and wiring blocks; and

[0285] Removing the dielectric vias and forming second conductive pillars on the first conductive pillars to create TMVs.

[0286] Optionally, forming the molding layer to encapsulate the first chip, second chip, and wiring blocks and forming the TMVs in the molding layer that are electrically connected to the substrate and wiring blocks includes:

[0287] Forming a molding layer to encapsulate the first chip, second chip, and wiring blocks;

[0288] Forming vias connected to the substrate and wiring blocks from a side of the molding layer opposite to the substrate; and

[0289] Electroplating conductive material in the vias to form the TMVs.

[0290] Optionally, the pre-packaged chip module includes a set of chips of different types, a molding layer, and TMVs. The set of chips of different types includes the first chip and second chip electrically connected through the wiring blocks. The TMVs penetrate the molding layer and connect to the wiring blocks. The backside of the chip module is provided with a redistribution layer, and the front side of the chip module is provided with solder balls.

[0291] Optionally, the pre-packaged chip module includes chips of different types, silicon bridges, a molding layer, and TMVs. The chips of different types include the first chip and second chip electrically connected through the silicon bridges. The TMVs penetrate through the molding layer and connect to the silicon bridges. The backside of the chip module is provided with a redistribution layer. The front side of the chip module is provided with solder balls.

[0292] Optionally, the pre-packaged chip module includes the second chip and a molding layer. The front side of the chip module is provided with solder balls.

[0293] Further, the process of stacking the chip modules on the redistribution layer includes:

[0294] Filling underfill between the chip modules and the redistribution layer.

[0295] Further, after filling underfill between the chip modules and the redistribution layer, the method additionally includes:

[0296] Removing the carrier substrate and performing ball placement on a side of the substrate opposite to the chip module.

[0297] Embodiments of the present disclosure provide a packaging structure for chips of different types. The packaging structure may be obtained through the aforementioned packaging method for chips of different types.

[0298] The packaging method and structure are arranged for chips of different types. It achieves horizontal connection between chips of different types through connection components and vertical interconnection between chip modules through TMVs. While improving chip performance through stacking, alignment accuracy and stability are maintained, enabling comprehensive and efficient data flow. The chip modules are connected through larger-diameter TMVs butting pads. The connection components enable highly integrated horizontal chip design. This reduces the number of stacked layers required for equivalent performance, lowers alignment precision requirements, and enhances stability, achieving comprehensive interconnection in both horizontal and vertical directions.

[0299] By connecting chips of different types through connection components, complex TSV processes are avoided, and advanced-process chips may be decomposed into multiple lower-performance stacked chips, reducing costs. The TMV-through method transmits interlayer signals to the connection components, which then output the signals to the chips. This results in short signal transmission paths and high transmission rates.

[0300] FIG. 36 is a schematic flow diagram illustrating a method S300 for packaging chips of different types according to various embodiments of the present disclosure. FIG. 37 is a schematic structural diagram of a first chip module according to various embodiments of the present disclosure. FIGS. 38A and 38B are schematic diagrams of some fabrication processes for a first chip module according to various embodiments of the present disclosure. FIGS. 39A to 39F are schematic diagrams of some fabrication processes for a first chip module according to various embodiments of the present disclosure. FIGS. 40A and 40F are schematic diagrams of some fabrication processes for a first chip module according to various embodiments of the present disclosure.

[0301] As shown in FIG. 36, the present disclosure provides a packaging method for chips of different types. The method S300 is illustrated as follows.

[0302] At S310, a substrate, carrier substrates, pre-packaged chip modules, and chips of different types are provided.

[0303] Optionally, the chips of different types include at least a first chip and a second chip. Exemplarily, the first chip may be an SoC fabricated using advanced processes, and the second chip may be a memory chip whose quantity determines the storage capacity of the packaging structure.

[0304] The pre-packaged chip modules are used for stacking on a packaging assembly to obtain the final packaging structure. The packaging assembly may be formed by the packaging method for chips of different types. The chip modules in embodiments of the present disclosure may include various types, each pre-packaged through different processes.

[0305] In some embodiments, as shown in FIG. 37, the pre-packaged first chip module includes a set 331 of chips of different types, a molding layer 318, and TMVs 319. The set 331 includes a first chip 304 and a second chip 305 electrically connected through wiring blocks 301. The TMVs 319 penetrate the molding layer 318 and connect to the wiring blocks 301. The backside of the chip module is provided with a redistribution layer 320, and the front side of the first chip module is provided with solder balls 306.

[0306] As aforementioned, the wiring block is a connection component primarily consisting of a high-density redistribution layer (RDL) for connecting chips of different types. Specifically, the wiring block has pads on both its upper and lower surfaces. The pads on a first surface are used for electrical connections to the substrate or other stacked packaging components, while the pads on a second surface connect to chips of different types and other conductive components mounted thereon.

[0307] The first chip module may be fabricated through the following process. As shown in FIGS. 38A and 38B, pre-fabricated wiring blocks 301 are fixed on a temporary carrier substrate 303 using temporary bonding adhesive 302. The first and second chips (e.g., an SoC 304 and memory chips 305) are then electrically connected to the wiring blocks 301, respectively. Each wiring block 301 connects one SoC 304 and one memory chip 305. The front sides of the chips are pre-arranged with solder balls 306 and conductive pillars 307 (e.g., copper pillars) . The solder balls 306 bond with the RDL of the wiring blocks 301, and the conductive pillars 307 are aligned flush with the first surface of the wiring blocks 301. When the chips connect to wiring blocks 301 fixed on the temporary carrier substrate 303, the chips are simultaneously secured on the temporary carrier substrate 303 via the conductive pillars 307. The wiring blocks 301 enable horizontal connection of chips of different types, forming a set of chips of different types that includes the wiring blocks 301, first chip 304, and second chip 305.

[0308] As shown in FIGS. 39A to 39F, first conductive pillars 315 (e.g., copper pillars) are electroplated on pads of the temporary carrier substrate 303 and wiring blocks 301. A photoresist (PR) layer is then applied and patterned to form dielectric vias 317 on the first conductive pillars 315. A molding layer 318 is formed on the temporary carrier substrate 303, encapsulating the first conductive pillars 315, dielectric vias 317, and the set of chips of different types. To reduce final package thickness, the side of molding layer 318 opposite to temporary carrier substrate 303 is ground and thinned until the chip’s backside is exposed. The dielectric vias 317 are then removed, and second conductive pillars 316 are electroplated on the first conductive pillars 315, forming TMVs 319 that contain the first conductive pillars 315 and second conductive pillars 316.

[0309] Subsequent steps are shown in FIGS. 40A to 40F. A redistribution layer 320 is formed on a side of a molding layer 318 opposite to the temporary carrier substrate 303. Another temporary carrier substrate 303A is fixed on top of the redistribution layer 320. The entire structure is then flipped, placing the temporary carrier substrate 303A at the bottom. The temporary carrier substrate 303 at the top is removed. Finally, through PR layer patterning, solder electroplating, PR removal and reflow processes, solder balls 306 are formed on a side of the set of chips of different types and TMVs 319 opposite to redistribution layer 320. After removing temporary carrier substrate 303A, a chip module as shown in FIG. 37 is obtained.

[0310] FIG. 41 is a schematic structural diagram of a second chip module according to various embodiments of the present disclosure. FIGS. 42A and 42B are schematic diagrams of some fabrication processes for a second chip module according to various embodiments of the present disclosure. FIGS. 43A to 43C are schematic diagrams of some fabrication processes for a second chip module according to various embodiments of the present disclosure. FIGS. 44A to 44C are schematic diagrams of some fabrication processes for a second chip module according to various embodiments of the present disclosure. FIGS. 45A to 45C are schematic diagrams of some fabrication processes for a second chip module according to various embodiments of the present disclosure.

[0311] As shown in FIG. 41, the pre-packaged second chip module includes a set 330 of chips of different types, silicon bridges 328, a molding layer 318, and TMVs 319. The set 330 includes a first chip 304 and second chips 305 electrically connected through the silicon bridges 328. The TMVs 319 penetrate through the molding layer 318 and connect to the silicon bridges 328. The backside of the second chip module is provided with a redistribution layer 320, and the front side of the second chip module is provided with solder balls 306. As described above, the silicon bridge is a pre-fabricated connection component featuring TSVs for connecting external devices. Optionally, the silicon bridge has pads on its upper and lower surfaces. The pads on a first surface are used for electrical connections to the substrate or other stacked packaging components, while the pads on a second surface connect to chips of different types and other conductive components mounted thereon.

[0312] The second chip module may be fabricated through the following process. As shown in FIGS. 42A and 42B, first a carrier substrate 327 is obtained and a redistribution layer 320 is formed on the carrier substrate 327. The backsides of the chips of different types are then fixed on the redistribution layer 320 at predetermined positions using adhesive 326. Subsequently, as shown in FIGS. 43A to 43C, copper pillars (i.e., first conductive pillars 315) are electroplated at corresponding positions on the redistribution layer 320. The height of the first conductive pillars 315 depends on the TMV process used. If a two-step electroplating process is employed, the height of the first conductive pillars 315 after the first electroplating should not exceed that of other components. A photoresist (PR) layer is then applied and patterned to form dielectric vias 317 on the first conductive pillars 315, ensuring the combined height of the first conductive pillars 315 and dielectric vias 317 matches the final required TMV height.

[0313] Next, silicon bridges 328 are positioned and electrically connected to the first conductive pillars 315 and the chips of different types. Note that some first conductive pillars 315 connected to the silicon bridges 328 are electroplated to a required height in a single step for bonding with the silicon bridges 328. It eliminates the need for secondary electroplating. Each silicon bridge 328 connects with two different types of chips, with solder balls and conductive pillars (e.g., copper pillars) pre-arranged on the chips'front sides. The solder balls facilitate bonding with the silicon bridges 328, while the conductive pillars are aligned flush with the first surface of the silicon bridges 328.

[0314] Subsequent steps are shown in FIGS. 44A to 44C. A molding layer 318 is formed to encapsulate the components. The first conductive pillars 315 or dielectric vias 317 may protrude beyond the silicon bridges 328, and the molding layer 318 may cover the upper surface of the entire structure. In some cases, the side of the molding layer 318 opposite to the carrier substrate 327 may be ground and thinned to expose required conductive structures, such as the pads on the surface of the silicon bridges 328. Subsequently, if dielectric vias 317 were formed in previous steps, they are removed. Second conductive pillars 316 are made on the first conductive pillars 315, so that the first conductive pillars 315 and second conductive pillars 316 are connected and together constitute the TMVs. It is understood that some first conductive pillars 315 that are connected to the silicon bridges 328 also serve as TMVs.

[0315] Then, as shown in FIGS. 45A to 45C, a PR layer 329 is spin-coated on a side of the molding layer 318 opposite to the carrier substrate 327 and openings are patterned to expose the conductive structures, such as the TMVs, the conductive pillars on the front side of the chips, and the copper pillars on the pads of the first surface of the silicon bridges. Then, solder 313 is electroplated in the openings, the PR layer 329 is removed, and reflow is performed to form solder balls 306. Finally, the carrier substrate 327 is removed to obtain a second chip module similar to or the same as that shown in FIG. 41.

[0316] FIG. 46 is a schematic structural diagram of a third chip module according to various embodiments of the present disclosure. FIGS. 47A to 47G are schematic diagrams of a fabrication process for a third chip module according to various embodiments of the present disclosure. FIGS. 48A and 48B are schematic diagrams of a fabrication process for chips of different types according to various embodiments of the present disclosure. FIG. 49 is a schematic diagram showing packaging chips of different types according to various embodiments of the present disclosure.

[0317] As shown in FIG. 46, the pre-packaged third chip module includes second chips 305 and a molding layer 318. The front side of the third chip module is provided with solder balls 306. Optionally, the third chip module may be used for stacking on the top layer of a packaging structure, and may contain only memory chips. The third chip module may interact with an underlying chip module containing an SoC to further increase the storage capacity of the packaging structure.

[0318] The third chip module may be fabricated through the following processes. As shown in FIGS. 47A to 47G, first multiple second chips (e.g., memory chips 305) are taken and the front sides of the chips 305 are bonded to a temporary carrier substrate 303 using temporary bonding adhesive 302. A molding layer 318 is created to encapsulate the memory chips 305. Then another temporary carrier substrate 303A is attached to a side of the molding layer 318 opposite to the first temporary carrier substrate 303 using temporary bonding adhesive 302A. After flipping, the temporary carrier substrate 303 is removed to expose the front sides of the memory chips 305. Next, photoresist 311 is spin-coated on the molding layer 318 to cover the front sides of the memory chips 305 and openings are patterned to expose conductive bumps 312 of the memory chips 305. Solder 313 is electroplated on the exposed conductive bumps 312. Then the photoresist 311 is removed and reflow is done to melt and solidify the solder 313, forming solder balls 306. Finally, the temporary carrier substrate 303A is removed to obtain a second chip module similar to or the same as that shown in FIG. 46.

[0319] At S320, the substrate is fixed on the carrier substrate and wiring blocks are formed on the substrate.

[0320] Optionally, as shown in FIGS. 48A and 48B, a substrate 321 is fixed on a carrier substrate 327 using adhesive 326. Then wiring blocks 301 are formed at predetermined positions on the substrate 321. The wiring blocks 301 have pads for electrically connecting to the first chip and second chip, respectively.

[0321] At S330, the front sides of the first and second chips are place on the substrate and wiring blocks. The first and second chips are secured on the substrate and electrically connected through the wiring blocks.

[0322] Exemplarily, as shown in FIG. 49, conductive pillars (e.g., copper pillars) on the front sides of the first chip 304 and the second chip 305 are connected to corresponding pads on the substrate 321, while the pads on the front sides of the first chip 304 and the second chip 305 are connected to corresponding pads on the wiring blocks 301 through solder balls. The first chip 304 and the second chip 305 may be electrically connected through the wiring blocks 301. The first and second chips 304 and 305 may also be electrically connected to the substrate 321 through the wiring blocks 301, respectively.

[0323] FIGS. 50A to 50F are schematic diagrams of a fabrication process for chips of different types according to various embodiments of the present disclosure. FIG. 51 is a schematic structural diagram of a packaging structure for chips of different types according to various embodiments of the present disclosure. FIG. 52 is a schematic structural diagram of a packaging structure for chips of different types according to various embodiments of the present disclosure. FIGS. 53A to 53G are schematic diagrams of a fabrication process for chips according to various embodiments of the present disclosure.

[0324] At S340, a molding layer is formed to encapsulate the first chip, second chip, and wiring blocks. In the molding layer, TMVs are fabricated that electrically connect to the substrate and the wiring blocks. Then a redistribution layer is formed on a side of the molding layer opposite to the substrate.

[0325] Optionally, as shown in FIGS. 50A to 50F, following S340, first conductive pillars 315 (e.g., copper pillars) are electroplated on the pads of the substrate 321 and the wiring blocks 301. Then a PR layer is applied and patterned to form dielectric vias 317 on the first conductive pillars 315. A molding layer 318 is formed on the substrate 321, encapsulating the first conductive pillars 315, dielectric vias 317, and chips of different types. The side of the molding layer 318 opposite to the substrate 321 is ground and thinned until the dielectric vias 317 are exposed. Then the dielectric vias 317 are removed and secondary electroplating is performed on the first conductive pillars 315 to form second conductive pillars 316. The first conductive pillars 315 and the second conductive pillars 316 are connected and together constitute TMVs 319, as illustrated above. Subsequently, a redistribution layer 320 is formed on the side of the molding layer 318 opposite to the substrate 321.

[0326] By way of example, this step may alternatively adopt the following process. A molding layer is formed to encapsulate the first chip, second chip, and wiring blocks. Then laser drilling is used to form vias connected to the substrate and the wiring blocks from a side of the molding layer opposite to the substrate. Conductive material is electroplated in the vias in one step to form TMVs. Finally, a redistribution layer is formed on the side of the molding layer opposite to the substrate.

[0327] At S350, the chip modules are stacked on the redistribution layer. Electrical connection among the chip modules, the substrate, and the chips of different types are achieved through the TMVs.

[0328] Optionally, any one or several types of the pre-packaged chip modules obtained from S310 may be stacked on the redistribution layer formed at S340, resulting in packaging structures for chips of different types as exemplified in FIGS. 51 and 52.

[0329] The packaging structure shown in FIG. 51 is obtained by sequentially stacking the first chip modules and the third chip module described above, filling underfill between adjacent chip modules and between the chip modules and the redistribution layer, and finally removing the bottom carrier substrate and performing ball placement. Exemplarily as shown in FIG. 51, TMVs 361 have an end on the back side of a molding layer 362 (or a surface of the molding layer 362 opposite to a substrate 364) and bonded on a redistribution layer 363, and the other end on the front side of the molding layer 362 and formed or bonded on the substrate 364. TMVs 365 have an end on the back side of the molding layer 362 and bonded on the redistribution layer 363, and the other end formed or bonded on a connection component 366 (e.g., a silicon bridge or wiring block) .

[0330] The packaging structure shown in FIG. 52 is obtained by sequentially stacking the second chip modules and the third chip module described above, filling underfill between adjacent chip modules and between the chip modules and the redistribution layer, and finally removing the bottom carrier substrate and performing ball placement.

[0331] It should be noted that the first and second chip modules mentioned at S310 of this embodiment, as well as the chips used at S330, may be pre-fabricated through the process shown in FIGS. 53A to 53G. First, a wafer 308 is obtained and pads 309 and a passivation layer 310 are formed on the front side of the wafer 308. Then, photoresist (PR) 311 is spin-coated over the pads 309 and passivation layer 310. Openings are patterned to expose the pads 309 for connecting to the silicon bridges. Next, conductive bumps 312 are electroplated on the pads 309 and solder 313 is applied on the conductive bumps 312. The photoresist (PR) 311 is removed and reflow is performed to melt and cool the solder 313, forming solder balls 306.

[0332] Subsequently, PR 311 is spin-coated again and openings are patterned to expose the remaining pads 309. Copper pillars 314 are electroplated on the pads 309 and the PR 311 is removed. Finally, the wafer 308 is diced to obtain chips 333 ready for packaging.

[0333] FIGS. 54A to 54E are schematic diagrams of a fabrication process for chips according to various embodiments of the present disclosure. FIGS. 55A and 55B are schematic top views illustrating interconnections of chips of different types according to various embodiments of the present disclosure. Chips used in the third chip module obtained at S310 may be pre-fabricated through exemplary processes shown in FIGS. 54A to 54E. First, a wafer 308 is obtained, and pads 309 and a passivation layer 310 are formed on the front side of the wafer 308. Then, photoresist 311 is spin-coated over the pads 309 and passivation layer 310, and openings are patterned to expose the pads 309. Next, conductive bumps 312 are electroplated on the pads 309 and the photoresist 311 is removed. Finally, the wafer 308 is diced as required to obtain second chips 305.

[0334] The chips of different types in embodiments of this disclosure may include various configurations. As shown in the top views of FIGS. 55A and 55B, connection components (e.g., wiring blocks and / or silicon bridges) and devices connected by the connection components are illustrated. Chips of different types may adopt the configuration shown in FIG. 55A, where four connection components 328 are arranged on four sides of the first chip 304 in four directions, and four second chips 305 are correspondingly placed on the connection components 328, enabling the first chip to electrically connect to the second chips on all four sides via the four connection components 328. Alternatively, as shown in FIG. 55B, six connection components 328 may be arranged on both sides of the first chip 304, with six second chips 305 correspondingly placed on the connection components 328, allowing the first chip to electrically connect to the six second chips on both sides via the six connection components 328. The figures also include TMVs 319 connected to each connection component 328.

[0335] The present disclosure provides packaging methods for chips of different types. It achieves horizontal interconnection between chips of different types through the connection components and vertical interconnection between chip modules through the TMVs. While improving chip performance through stacking, alignment accuracy and stability are maintained, enabling comprehensive and efficient data flow. The chip modules are connected through TMVs with larger diameters, and the connection components enable highly integrated horizontal chip design. This reduces the number of stacked layers required for equivalent performance, lowers alignment precision requirements, and enhances stability. It achieves comprehensive interconnection in both horizontal and vertical directions. By connecting chips of different types through the connection components, complex TSV processes are avoided, and advanced-process chips may be decomposed into multiple lower-performance stacked chips. It reduces costs. The TMV-through method transmits interlayer signals to the connection components, which then output the signals to the chips. This results in short signal transmission paths and high transmission rates.

[0336] Another aspect of the present disclosure provides a packaging method for chips of different types. The method includes:

[0337] Providing a substrate with grooves, a carrier substrate, silicon bridges, pre-packaged chip modules, and chips of different types, wherein the chips of different types include a first chip and a second chip;

[0338] Fixing the substrate with grooves on the carrier substrate and placing the silicon bridges in the grooves of the substrate;

[0339] Placing the front sides of the first chip and second chip on the substrate and silicon bridges, securing the first and second chips on the substrate, and electrically connecting the first and second chips through the silicon bridges;

[0340] Filling underfill in the grooves of the substrate, forming a molding layer on the substrate, creating TMVs in the molding layer that are electrically connected to the substrate and silicon bridges, and forming a redistribution layer on a side of the molding layer opposite to the substrate; and

[0341] Stacking the chip module on the redistribution layer, enabling electrical connection among the chip modules, the substrate, and the chips of different types through the TMVs.

[0342] Further, the first chip is an SoC, and the second chip is a memory chip.

[0343] The process of placing the front sides of the first and second chips on the silicon bridges to electrically connect the first and second chips includes:

[0344] Arranging multiple silicon bridges on the first chip and correspondingly placing the second chips on the silicon bridges, enabling the first chip to electrically connect with the second chips through the silicon bridges.

[0345] Optionally, filling underfill in the grooves of the substrate, forming the molding layer, and creating the TMVs connected to the substrate and silicon bridges includes:

[0346] Forming first conductive pillars on the substrate and silicon bridges, and forming dielectric vias on the first conductive pillars;

[0347] Filling underfill in the substrate grooves to form an underfill layer;

[0348] Forming the molding layer to encapsulate the first conductive pillars, dielectric vias, first chip, second chip, and underfill layer; and

[0349] Removing the dielectric vias and forming second conductive pillars on the first conductive pillars to create TMVs.

[0350] Optionally, filling underfill in the grooves of the substrate, forming the molding layer, and creating TMVs connected to the substrate and silicon bridges includes:

[0351] Filling underfill in the grooves to form an underfill layer;

[0352] Encapsulating the first chip, second chip, and underfill layer to form the molding layer;

[0353] Forming vias connected to the substrate and silicon bridges from the side of the molding layer opposite to the substrate; and

[0354] Electroplating conductive material in the vias to form the TMVs.

[0355] Optionally, the pre-packaged chip module includes a set of chips of different types, a molding layer, and TMVs. The set of chips of different types includes a first chip and a second chip electrically connected through wiring blocks. The TMVs penetrate the molding layer and connect to the wiring blocks. The backside of the chip module is provided with a redistribution layer, and the front side of the chip module is provided with solder balls.

[0356] In some embodiments, the pre-packaged chip module includes chips of different types, silicon bridges, a molding layer, and TMVs. The chips of different types include a first chip and a second chip electrically connected through the silicon bridges. The TMVs penetrate the molding layer and connect to the silicon bridges. The backside of the chip module is provided with a redistribution layer, and the front side of the chip module is provided with solder balls.

[0357] Optionally, the pre-packaged chip module includes second chips and a molding layer. The front side of the chip module is provided with solder balls.

[0358] Further, the process of stacking the chip module on the redistribution layer includes:

[0359] Filling underfill between the chip module and the redistribution layer.

[0360] Further, after filling underfill between the chip module and the redistribution layer, the method additionally includes:

[0361] Removing the carrier substrate and performing ball placement on a side of the substrate opposite to the chip module.

[0362] Another aspect of the present disclosure provides a packaging structure for chips of different types. The packaging structure may be obtained through the aforementioned packaging method for chips of different types.

[0363] FIG. 56 is a schematic flow diagram illustrating a method S400 for packaging chips of different types according to various embodiments of the present disclosure. The method S400 includes the following.

[0364] At S410, a substrate with grooves, a carrier substrate, silicon bridges, pre-packaged chip modules, and chips of different types are provided.

[0365] Optionally, the chips of different types include at least a first chip and a second chip. The first chip may include an SoC fabricated using advanced processes, and the second chip may include a memory chip whose quantity determines the storage capacity of the packaging structure. As aforementioned, the silicon bridge is a pre-fabricated connection component featuring TSVs for connecting external devices. The silicon bridge has pads on both upper and lower surfaces. The pads on a first surface are used for electrical connections to the substrate, while the pads on a second surface connect to chips of different types and other conductive components mounted thereon.

[0366] The pre-packaged chip modules are used for stacking on a packaging structure formed by the packaging method for chips of different types to obtain a final packaging structure. The chip modules in embodiments of this disclosure may include the various types, which may be pre-packaged through different processes.

[0367] FIG. 57 is a schematic structural diagram of a first chip module according to various embodiments of the present disclosure. FIGS. 58A and 58B are schematic diagrams of some fabrication processes for a first chip module according to various embodiments of the present disclosure. FIGS. 59A to 59F are schematic diagrams of some fabrication processes for a first chip module according to various embodiments of the present disclosure. FIGS. 60A to 60F are schematic diagrams of some fabrication processes for a first chip module according to various embodiments of the present disclosure.

[0368] As shown in FIG. 57, a pre-packaged first chip module includes a set 431 of chips of different types, a molding layer 418, and TMVs 419. The set 431 of chips of different types includes a first chip 404 and a second chip 405 electrically connected through wiring blocks 401. The TMVs 419 penetrate the molding layer 418 and connect to the wiring blocks 401. The backside of the chip module is provided with a redistribution layer 420, and the front side of the first chip module is provided with solder balls 406. The wiring block is a connection component primarily consisting of a high-density RDL for connecting chips of different types. Optionally, the wiring block has pads on its upper and lower surfaces. The pads on a first surface are used for electrical connections to the substrate or other stacked packaging components, while the pads on a second surface connect to chips of different types and other conductive components mounted thereon.

[0369] The first chip module may be fabricated through the following process. As shown in FIGS. 58A and 58B, pre-fabricated wiring blocks 401 are fixed on a temporary carrier substrate 403 using temporary bonding adhesive 402. The first and second chips (e.g., an SoC 404 and a memory chip 405) are then electrically connected to the wiring blocks 401, respectively. The wiring block 401 connects to the SoC 404 and memory chip 405. The front sides of the chips are pre-arranged with solder balls 406 and conductive pillars 407 (e.g., copper pillars) , where the solder balls 406 are used to bond with the RDL of the wiring blocks 401. The conductive pillars 407 are aligned flush with the first surface of the wiring blocks 401. When the chips connect to wiring blocks 401 fixed on the temporary carrier substrate 403, they are simultaneously secured on the temporary carrier substrate 403 via the conductive pillars 407. The wiring blocks 401 enable horizontal connection of chips of different types, forming a set of chips of different types. The set of chips of different types includes the wiring blocks 401, first chip 404, and second chip 405.

[0370] As shown in FIGS. 59A to 59F, the first conductive pillars 415 (e.g., copper pillars) are electroplated on the pads of temporary carrier substrate 403 and the wiring blocks 401. A photoresist (PR) layer is then applied and patterned to form dielectric vias 417 on the first conductive pillars 415. A molding layer 418 is formed on the temporary carrier substrate 403, encapsulating the first conductive pillars 415, the dielectric vias 417 and the set of chips of different types. To reduce the final package thickness, a side of molding layer 418 opposite to temporary carrier substrate 403 is ground and thinned until the chip backside is exposed. The dielectric vias 417 are then removed, and second conductive pillars 416 are electroplated on the first conductive pillars 415, forming TMVs 419 that contains the first conductive pillars 415 and second conductive pillars 416 connected together, as illustrated above.

[0371] Subsequent steps are shown in FIGS. 60A to 60F. A redistribution layer 420 is formed on a side of molding layer 418 opposite to a temporary carrier substrate 403. Another temporary carrier substrate 403A is formed on top of the redistribution layer 420. The entire structure is then flipped, placing the temporary carrier substrate 403A at the bottom. The temporary carrier substrate 403 now at the top is removed. Finally, through PR layer patterning, solder electroplating, PR removal and reflow processes, solder balls 406 are formed on the side of the set of chips of different types and TMVs 419 opposite to redistribution layer 420. After removing the temporary carrier substrate 403A, a first chip module similar to or the same as that shown in FIG. 57 is obtained.

[0372] FIG. 61 is a schematic structural diagram of a second chip module according to various embodiments of the present disclosure. FIGS. 62A and 62B are schematic diagrams of some fabrication processes for a second chip module according to various embodiments of the present disclosure. FIGS. 63A to 63C are schematic diagrams of some fabrication processes for a second chip module according to various embodiments of the present disclosure. FIGS. 64A to 64C are schematic diagrams of some fabrication processes for a second chip module according to various embodiments of the present disclosure. FIGS. 65A to 65C are schematic diagrams of some fabrication processes for a second chip module according to various embodiments of the present disclosure.

[0373] As shown in FIG. 61, a pre-packaged second chip module includes a set 430 of chips of different types, silicon bridges 428, a molding layer 418, and TMVs 419. The set 430 of chips of different types include a first chip 404 and a second chip 405 electrically connected through the silicon bridges 428. The TMVs 419 penetrate the molding layer 418 and connect to the silicon bridges 428. The backside of the second chip module is provided with a redistribution layer 420, and the front side of the second chip module is provided with solder balls 406.

[0374] The second chip module may be fabricated through the following process. As shown in FIGS. 62A and 62B, first a carrier substrate 427 is taken and a redistribution layer 420 is formed on it. The backsides of chips of different types are then fixed to the redistribution layer 420 at predetermined positions using adhesive 426. Subsequently, as shown in FIGS. 63A to 63C, copper pillars (i.e., first conductive pillars 415) are electroplated at corresponding positions on the redistribution layer 420. The height of the first conductive pillars 415 depends on the TMV process used. If a two-step electroplating process is employed, the height of the first conductive pillars 415 after the first electroplating should not exceed that of other components. A PR layer is then applied and patterned to form dielectric vias 417 on the first conductive pillars 415, ensuring the combined height of the first conductive pillars 415 and dielectric vias 417 matches a final required TMV height.

[0375] Next, the silicon bridges 428 are positioned and electrically connected to the first conductive pillars 415 and the respective chips of different types. Note that some first conductive pillars 415 connected to the silicon bridges 428 are electroplated to the required height in a single step for bonding with the silicon bridges 428, eliminating the need for secondary electroplating. Each silicon bridge 428 connects with two different types of chips. Solder balls and conductive pillars (e.g., copper pillars) are pre-made on the chips'front sides. The solder balls facilitate bonding with the silicon bridges 428, while the conductive pillars align flush with the first surface of the silicon bridges 428.

[0376] Subsequent steps are shown in FIGS. 64A to 64C. A molding layer 418 is formed to encapsulate the components. The first conductive pillars 415 or dielectric vias 417 may protrude beyond the silicon bridges 428, and the molding layer 418 may cover the upper surface of the entire structure. Optionally, a side of the molding layer 418 opposite to the carrier substrate 427 may be ground and thinned to expose certain required conductive structures, such as the pads on the surface of the silicon bridges 428. Subsequently, if the dielectric vias 417 were formed in previous steps, they are removed and second conductive pillars 416 are formed on the first conductive pillars 415. The first conductive pillars 415 and second conductive pillars 416 together constitute the TMVs. It is understood that the first conductive pillars 415 connected to the silicon bridges 428 may also serve as TMVs.

[0377] As shown in FIGS. 65A to 65C, a PR layer 429 is spin-coated on the side of the molding layer 418 opposite to the carrier substrate 427 and openings are patterned to expose the conductive structures, e.g., the TMVs, the conductive pillars on the front side of the chips, and the copper pillars on the pads of the first surface of the silicon bridges. Solder 413 is electroplated in the openings. The PR layer 429 is removed, and reflow is performed to form solder balls 406. Finally, the carrier substrate 427 is removed to obtain a second chip module similar to or the same as that shown in FIG. 61.

[0378] FIG. 66 is a schematic structural diagram of a third chip module according to various embodiments of the present disclosure. FIGS. 67A to 67G are schematic diagrams of a fabrication process for a third chip module according to various embodiments of the present disclosure. FIGS. 68A and 68B are schematic diagrams of a packaging process for chips of different types according to various embodiments of the present disclosure.

[0379] As shown in FIG. 66, a pre-packaged third chip module includes second chips 405 and a molding layer 418. The front side of the third chip module is provided with solder balls 406. Note that the third chip module is used or only used for stacking on the top layer of the packaging structure. The third chip module may contain only memory chips that interact with an underlying chip module containing an SoC. It may further increase the storage capacity of the packaging structure.

[0380] The third chip module may be fabricated through the following process. As shown in FIGS. 67A to 67G, first multiple second chips (e.g., memory chips 405) are provided and the chips’ front sides are bonded to a temporary carrier substrate 403 using temporary bonding adhesive 402. A molding layer 418 is made to encapsulate the memory chips 405. Then a temporary carrier substrate 403A is attach to the side of the molding layer 418 opposite to the first temporary carrier substrate 403 using temporary bonding adhesive 402A. After flipping, the temporary carrier substrate 403 on the top is removed to expose the front sides of the memory chips 405. Next, photoresist 411 is spin-coated on the molding layer 418 to cover the front sides of the memory chips 405. Openings are patterned to expose conductive bumps 412 of the memory chips 405. Solder 413 is electroplated on the exposed conductive bumps 412. After removing the photoresist 411 and performing reflow to melt and solidify the solder 413, solder balls 406 are formed. Finally, the temporary carrier substrate 403A is removed to obtain a third chip module similar to or the same as that shown in FIG. 66.

[0381] Referring back to FIG. 56. At S420, the substrate with grooves is fixed on the carrier substrate and the silicon bridges are placed in the grooves of the substrate.

[0382] Optionally, as shown in FIG. 68A and 68B, first a substrate 421 with grooves is fixed on the carrier substrate 427 using adhesive 426. Then the pads on the first surface of the silicon bridges 428 are soldered and then fixed on the pads in the grooves of the substrate.

[0383] At S430, the front sides of the first chip and second chip are placed on the substrate and silicon bridges. The first and second chips are secured on the substrate and electrically connected through the silicon bridges.

[0384] FIG. 69 is a schematic structural diagram of a packaging structure for chips of different types according to various embodiments of the present disclosure. FIGS. 70A to 70G are schematic diagrams of a packaging process for chips of different types according to various embodiments of the present disclosure. As shown in FIG. 69, the front sides of a first chip 404 and second chips 405 are bonded and fixed to corresponding pads on a substrate 421 and corresponding pads on the second surface of silicon bridges 428. The first chip 404 and second chip 405 may be electrically connected through the silicon bridges 428, and electrically connected to the substrate 421 via the silicon bridges 428, respectively.

[0385] At S440, underfill is filled in the grooves of the substrate. A molding layer is formed on the substrate. TMVs are created in the molding layer that are electrically connected to the substrate and silicon bridges. Then, a redistribution layer is formed on a side of the molding layer opposite to the substrate.

[0386] Optionally, as shown in FIGS. 70A to 70G, following S440, first conductive pillars 415 (e.g., copper pillars) are electroplated on the pads of substrate 421 and silicon bridges 428. A PR layer is applied and patterned to form dielectric vias 417 on the first conductive pillars 415. Underfill is filled in the grooves of substrate 421 to encapsulate the silicon bridges 428 within the grooves and fill gaps between the chips and substrate 421, forming an underfill layer 425. A molding layer 418 is formed on substrate 421, encapsulating the first conductive pillars 415, dielectric vias 417, the chips, and the underfill layer 425. A side of the molding layer 418 opposite to substrate 421 is ground and thinned until the dielectric vias 417 are exposed. The dielectric vias 417 is removed and secondary electroplating is performed on the first conductive pillars 415 to form second conductive pillars 416. The first conductive pillars 415 and second conductive pillars 416 together constitute TMVs 419. Finally, a redistribution layer 420 is formed on the side of molding layer 418 opposite to substrate 421.

[0387] By way of example, this step may alternatively adopt the following process. First underfill is filled in the grooves of the substrate to encapsulate the silicon bridges within the grooves and fill gaps between the chips and the substrate. An underfill layer is formed. Then the first chip, the second chip, and the underfill layer are encapsulated. Subsequently, laser drilling is used to form vias connected to the substrate and silicon bridges from a side of the molding layer opposite to the substrate. Conductive material is electroplated in the vias in one step to form TMVs. Finally, a redistribution layer is formed on the side of the molding layer opposite to the substrate.

[0388] FIG. 71 is a schematic structural diagram of a packaging structure for chips of different types according to various embodiments of the present disclosure. FIG. 72 is another schematic structural diagram of a packaging structure for chips of different types according to various embodiments of the present disclosure.

[0389] At S450, the chip modules are stacked on the redistribution layer, enabling electrical interconnection among the chip modules, the substrate, and the chips of different types through the TMVs.

[0390] Optionally, one or more types of pre-packaged chip modules from S410 may be stacked on the redistribution layer formed at S440, resulting in packaging structures for chips of different types as exemplified in FIGS. 71 and 72. The packaging structure shown in FIG. 71 is obtained by sequentially stacking the first chip modules and the third chip module described above, filling underfill between adjacent chip modules and between the chip modules and the redistribution layer, and finally removing the bottom carrier substrate and performing ball placement. The packaging structure shown in FIG. 72 is obtained by sequentially stacking the second chip modules and the third chip module described above, filling underfill between adjacent chip modules and between the chip modules and the redistribution layer, and finally removing the bottom carrier substrate and performing ball placement.

[0391] FIGS. 73A to 73G are schematic diagrams of a fabrication process for chips according to various embodiments of the present disclosure. FIGS. 74A to 74E are schematic diagrams of a fabrication process for chips according to various embodiments of the present disclosure. FIGS. 75A and 75B are schematic top views illustrating connections of chips of different types according to various embodiments of the present disclosure.

[0392] Optionally, chips used in the first chip module and second chip module mentioned at S410 may be pre-fabricated through processes shown in FIGS. 73A to 73G. First, a wafer 408 is obtained, and pads 409 and a passivation layer 410 are formed on the front side of the wafer 408. Then, PR 411 is spin-coated over the pads 409 and passivation layer 410, and openings are patterned to expose the pads 409 for connecting with silicon bridges. Next, conductive bumps 412 are electroplated on the pads 409 and solder 413 is applied on the conductive bumps 412. The PR 411 is removed and reflow is performed to melt and cool the solder 413, forming solder balls 406. Subsequently, PR 411 is spin-coated again and openings are patterned to expose the remaining pads 409. Copper pillars 414 are electroplated on the pads 409 and the PR 411 is removed. Finally, by dicing the wafer 408, chips 433 ready for packaging are obtained.

[0393] Chips used in the third module mentioned at S410, as well as those used at S430, may be pre-fabricated through processes shown in FIGS. 74A to 74E. First, a wafer 408 is obtained, and pads 409 and a passivation layer 410 are formed on the front side of the wafer 408. Then, PR 411 is spin-coated over the pads 409 and passivation layer 410, and openings are patterned to expose the pads 409. Next, conductive bumps 412 are electroplated on the pads 409 and the PR 411 is removed. Finally, the wafer 408 is diced as required to obtain second chips 405.

[0394] Chips of different types in embodiments of this disclosure may include various configurations. As shown in the top views of FIGS. 75A and 75B, connection components (e.g., wiring blocks or silicon bridges) and their connected devices are illustrated. Chips of different types may adopt a form shown in FIG. 75A, where four connection components 428 are arranged on four sides of a first chip 404 in four directions, and four second chips 405 are correspondingly placed on the connection components 428, enabling the first chip to electrically connect to the second chips on all four sides via the four connection components 428. Alternatively, as shown in FIG. 75B, six connection components 428 may be arranged on both sides of a first chip 404, with six second chips 405 correspondingly placed on the connection components 428, allowing the first chip to electrically connect to the six second chips on both sides via the six connection components 428. The figures also include TMVs 419 connected to each connection component 428.

[0395] Embodiments of the present disclosure provide packaging structures for chips of different types. The packaging structures may be obtained through the packaging methods described in the above embodiments, such as those shown in FIGS. 51, 52, 71, and 72, respectively. The fabrication processes have been described in detail and will not be repeated here.

[0396] Packaging structures in embodiments of this disclosure achieve horizontal connection between chips of different types through connection components and vertical connection between chip modules through TMVs. While chip performance is improved through stacking, alignment accuracy and stability are maintained, enabling comprehensive and efficient data flow. The chip modules are connected through TMVs with larger diameters butting pads, and the connection components enable highly integrated horizontal chip design. This reduces the number of stacked layers required for equivalent performance, lowers alignment precision requirements, and enhances stability. It achieves comprehensive interconnection in both horizontal and vertical directions. By connecting chips of different types through connection components, complex TSV processes are avoided, and advanced-process chips may be decomposed into multiple lower-performance stacked chips. Costs are reduced. The TMV-through method transmits interlayer signals to the connection components, which then output the signals to the chips. It results in short signal transmission paths and high transmission rates.

[0397] As illustrated above, a TMV in a chip package structure may contain a first pillar and a second pillar (or a first conductive pillar and a second conductive pillar) . The first and second pillars are formed separately. The first pillar is fabricated first, and then a dielectric pillar is formed on top of the first pillar. The dielectric pillar is etched to make a blind hole in a molding layer. At the bottom of the blind hole, a top surface of the first pillar is exposed. Further, the blind hole is filled by an electrically conductive material, such as a metallic material. Exemplarily, the blind hole may be filled by a sputtering process or electroplating process. The filled blind hole becomes the second pillar. Since the second pillar is formed by directly depositing the electrically conductive material on the top surface of the first pillar, the first and second pillars are physically and electrically connected. Examples include the first pillar 12 and second pillar 18 in FIG. 6, the first conductive pillar 115 and second conductive pillar 116 in FIGS. 15A and 15F, and the first conductive pillar 215 and second conductive pillar 216 in FIG. 27C. In some cases, as illustrated above, the first pillar and second pillar may have the same dimensions and same conductive material. The dimensions may include the diameter and height of the first and second pillars. For example as shown in FIG. 6, the diameter of the first pillar 12 may be the same as that of the second pillar 18. Optionally, also as described above, e.g., as shown in FIGS. 8 and 10, the diameter of the first pillar may be larger than that of the second pillar. Further, in some cases, the first and second pillars may be coaxial along the vertical direction. And in some other cases, the first and second pillars may be non-coaxial along the vertical direction.

[0398] Further, in some embodiments, the diameter of the first pillar may be smaller than that of the second pillar in a chip package structure. When the diameter of the second pillar is larger than the diameter of the first pillar, it means the diameter of the dielectric pillar and the blind hole (e.g., the blind hole 17 shown in FIG. 6) is larger than the diameter of the first pillar. When the diameter of the dielectric pillar is larger than the diameter of the first pillar, it is easier to align the dielectric pillar with the first pillar. Further, when the diameter of the blind hole is larger than the diameter of the first pillar, it is easier to expose the whole top surface of the first pillar, and easier to connect the first and second pillars through the whole top surface of the first pillar. As such, the larger diameter of the second pillar may be utilized to facilitate an alignment process between the dielectric pillar and the first pillar and improve the mechanical and electrical connection between the first and second pillars.

[0399] Optionally, when the diameter of the second pillar is larger than the diameter of the first pillar, the first and second pillars may be coaxial along the vertical direction in some cases, or non-coaxial along the vertical direction in some other cases. Optionally, the first and second pillars may be made of different conductive materials, such as different metallic materials. In some embodiments, the fabrication process may be simplified when the first and second pillars contain the same material. In some other embodiments, a fabrication process or a chip package structure may require that the first and second pillars contain different conductive materials to satisfy certain process needs or mechanical needs. It may provide more options for designing and fabricating a chip package structure. It may also provide additional methods to improve functionality and reliability of chip package structures.

[0400] Referring back to FIGS. 5 and 6, where the dielectric pillar 14 is arranged as a temporary intermediate structure for forming the blind hole 17. As the dielectric pillar 14 is not part of a TMV or a final package structure, the making of the dielectric pillar 14 may not be configured in some embodiments. Optionally, after formation of the first pillar 12, the second pillar 18 may be made without forming the dielectric pillar 14.

[0401] For example, as shown in FIG. 5, a photoresist layer (e.g., the second photoresist layer 15) may be formed to encapsulate the first pillar 12 over the temporary carrier substrate 10. A photomask (e.g., the photomask 21 or 22) may be used to create an opening (e.g., the opening 17) in the photoresist layer. The opening exposes the first pillar 12 and may be used as a blind hole. Further, a plating solution (e.g., a copper plating solution) may be electroplated on the exposed first pillar 12 in the opening to form the second pillar 18 on the first pillar 12. The second pillar 18 and first pillar 12 are electrically and physically connected to jointly form a TMV. When the second pillar 18 is relatively thin, a sputtering process may also be used to form the second pillar 18 on the exposed first pillar 12 in the opening. Thereafter, the photoresist layer may be removed and a molding layer (e.g., the molding layer 16) may be deposited to encapsulate the first and second pillars 12 and 18. Since the dielectric pillar 14 is not fabricated, it may reduce process steps. The first and second pillars, which are made as illustrated above, may have the same characteristics as those of first and second pillars made using a dielectric pillar. The above-described method of making the first and second pillars may apply to embodiments of the present disclosure when there is no conflict.

[0402] Referring back to FIGS. 15A to 15F, where the dielectric pillars 117 are temporary intermediate structures on top of the first conductive pillars 115 and arranged for forming the blind holes and then making the second conductive pillars 116. Similar to that illustrated above, in some embodiments, after formation of the first conductive pillars 115, the second conductive pillars 116 may be made without making the dielectric pillars 117.

[0403] Optionally, with reference to FIG. 27A, assuming a molding layer (e.g., the molding layer 218) is formed to encapsulate the chips and first conductive pillars 215. The molding layer may have the same thickness and same molding material as the molding layer 218, but the dielectric pillars 217 are not formed on the first conductive pillars 215 and thus do not exist in the molding layer. If the dielectric pillars 217 are in the molding later, blind holes may be formed by removing the dielectric pillars 217 in an etch process such as a wet etch process. If the dielectric pillars 217 do not exist in the molding layer, blind holes may be created by directly etching or drilling the molding layer, such as through a dry etching process or a laser drilling process. For example for a dry etching process, a photoresist layer may be applied to cover the molding layer. A photomask may be arranged over the photoresist layer. The photoresist layer are exposed and developed to form openings. With the developed photoresist layer as a mask, the dry etch process may be performed to create blind holes in the molding layer. Thereafter, the developed photoresist layer may be removed and the second pillars may be formed in the blind holes through a sputtering or electroplating method.

[0404] Therefore, the second pillar of a TMV may be made without forming a dielectric pillar first. The first pillar may be made at the beginning. The second pillar may be fabricated by forming a photoresist layer or molding layer to encapsulate the first pillar, forming a blind hole by etching the photoresist layer or molding layer to expose the first pillar, and then depositing conductive materials in the blind hole to form the second pillar. When the second pillar is made in the photoresist layer, the process may further include removing the photoresist layer, and depositing molding materials to form a molding layer to encapsulate the first and second pillars. The above-illustrated methods of making the first and second pillars may be combined with other methods described above and applied to embodiments of the present disclosure when there is no conflict.

[0405] Although the present disclosure is illustrated as above, the present disclosure is not limited thereto. Any person skilled in the art may make various changes and modifications without departing from the spirit and scope of the present disclosure. Therefore, the protection scope of the present disclosure should be subject to the scope defined by the claims.

Claims

A method for packaging a plurality of chips of different types, comprising:providing a substrate, a plurality of wiring blocks, and the plurality of chips of different types, the plurality of chips of different types including a first chip and a second chip;fixing the plurality of wiring blocks on a first carrier substrate, arranging the first chip and the second chip on the plurality of wiring blocks, respectively, and forming a set of chips of different types, the first chip and the second chip electrically connected through the plurality of wiring blocks;forming a molding layer to encapsulate the set of chips of different types, and forming a plurality of through molding vias (TMVs) in the molding layer that are electrically connected to the plurality of wiring blocks; forming a redistribution layer on a side of the molding layer opposite to the first carrier substrate; removing the first carrier substrate, and performing ball placement on a side of the set of chips of different types and the plurality of TMVs opposite to the redistribution layer to obtain a first chip module; andstacking a plurality of first chip modules sequentially on the substrate, the plurality of first chip modules and the substrate electrically connected through the plurality of TMVs.The method according to claim 1, wherein forming the molding layer to encapsulate the set of chips of different types and forming the plurality of TMVs in the molding layer that are electrically connected to the plurality of wiring blocks includes:forming a plurality of first pillars on the first carrier substrate and the plurality of wiring blocks, respectively, and forming a plurality of dielectric vias on the plurality of first pillars;forming the molding layer to encapsulate the plurality of first pillars, the plurality of dielectric vias, and the set of chips of different types; andremoving the plurality of dielectric vias and forming a plurality of second pillars on the plurality of first pillars to obtain the plurality of TMVs.The method according to claim 1, wherein forming the molding layer to encapsulate the set of chips of different types and forming the plurality of TMVs in the molding layer that are electrically connected to the plurality of wiring blocks includes:forming the molding layer to encapsulate the set of chips of different types;forming a via extending to the plurality of wiring blocks from the side of the molding layer opposite to the first carrier substrate; andelectroplating conductive material in the via to form the TMV.The method according to claim 1, wherein the first chip is a system on a chip (SoC) , the second chip is a memory chip, and arranging the first chip and the second chip on the plurality of wiring blocks respectively to electrically connect the first and second chips through the plurality of wiring blocks includes:placing the plurality of wiring blocks on the first chip and placing a plurality of second chips correspondingly on the plurality of wiring blocks, respectively, the first chip electrically connected to the plurality of second chips through the plurality of wiring blocks.The method according to claim 1, further comprising:fixing a front side of the second chip on a second carrier substrate and encapsulating the second chip; andremoving the second carrier substrate and performing ball placement on a front side of the second chip to obtain a second chip module, wherein after stacking the plurality of first chip modules sequentially on the substrate, the method further comprising:stacking the second chip module on a topmost first chip module.The method according to claim 1, further comprising:filling underfill between the plurality of first chip modules and the substrate.The method according to claim 2, wherein the plurality of first pillars and the plurality of second pillars have different diameter values.A chip package structure, comprising:a substrate and a plurality of first chip modules stacked sequentially on the substrate, wherein the plurality of first chip modules include a set of chips of different types, a first molding layer, and a through molding via (TMV) , the set of chips of different types includes a first chip and a plurality of second chips electrically connected through a plurality of connection components, the TMV penetrates the first molding layer and is connected to the plurality of connection components, a redistribution layer is arranged on a backside of the first chip module, a solder ball is formed on a front side of the first chip module, and the plurality of first chip modules and the substrate are electrically connected through the TMV.The structure according to claim 8, wherein the first chip is a system on a chip (SoC) , the plurality of second chips include memory chips, the plurality of connection components are arranged on the first chip, and a part of the plurality of second chips are correspondingly arranged on the plurality of connection components, respectively, and the first chip and the part of the plurality of second chips are electrically connected through the plurality of connection components.The structure according to claim 9, further comprising:a second chip module, wherein the second chip module includes another part of the plurality of second chips and a second molding layer, a front side of the second chip module is provided with a solder ball, and the second chip module is stacked on a topmost first chip module.The structure according to claim 8, further comprising:underfill between the plurality of first chip modules and the substrate.The structure according to claim 8, wherein the TMV includes a first pillar and a second pillar that are electrically connected.The structure according to claim 12, wherein a diameter of the second pillar is smaller than a diameter of the first pillar.The structure according to claim 12, wherein a diameter of the second pillar is larger than a diameter of the first pillar.A chip package structure, comprising:a substrate; anda first chip module over the substrate, the first chip module including:a first connection component connected to the substrate;a plurality of chips of different types over the first connection component;a first through molding via (TMV) penetrating the first molding layer with an end bonded on the substrate and another end bonded on a first redistribution layer on a surface of the first molding layer opposite to the substrate;a second TMV penetrating the first molding layer with an end bonded on the first connection component and another end bonded on the first redistribution layer; anda first molding layer encapsulating the first connection component, the plurality of chips of different types, and the first and second TMVs, wherein the plurality of chips of different types include a first chip and a plurality of second chips electrically connected to the first connection component, and the first chip module and the substrate are electrically connected through the first connection component.The structure according to claim 15, wherein the first chip is a system on a chip (SoC) and the plurality of second chips include memory chips.The structure according to claim 15, further comprising:a second chip module stacked over the first chip module, wherein the second chip module includes a second molding layer encapsulating a second connection component and a plurality of other chips of different types, the plurality of other chips of different types are connected to the second connection component, and a front side of the second chip module is provided with a plurality of solder balls.The structure according to claim 17, wherein the second chip module further comprises:a third TMV penetrating the second molding layer with an end on the front side and contacting one of the plurality of solder balls and another end bonded on a second redistribution layer on a back side of the second molding layer; anda fourth TMV penetrating the second molding layer with an end bonded on the second connection component and another end bonded on the second redistribution layer.The structure according to claim 15, wherein the first TMV includes a first pillar and a second pillar that are electrically connected.The structure according to claim 19, wherein a diameter of the first pillar is different from a diameter of the second pillar.

Images