Light emitting element, array substrate, display apparatus, and method of fabricating light emitting element

Abstract

A light emitting element is provided. The light emitting element includes a first conductive layer; a barrier layer on the first conductive layer; and a plurality of pillars spaced apart from each other by the barrier layer. A respective pillar of the plurality of pillars includes a first semiconductor material layer on the first conductive layer; a multiple quantum wells layer on a side of the first semiconductor material layer away from the first conductive layer; and a second semiconductor material layer on a side of the barrier layer and the multiple quantum wells layer away from the first semiconductor material layer. An angle of light emission of the light emitting element is within ± 20 degrees.

Description

LIGHT EMITTING ELEMENT, ARRAY SUBSTRATE, DISPLAY APPARATUS, AND METHOD OF FABRICATING LIGHT EMITTING ELEMENTTECHNICAL FIELD

[0001] The present invention relates to display technology, more particularly, to a light emitting element, an array substrate, a display apparatus, and a method of fabricating a light emitting element.BACKGROUND

[0002] In recent years, advancements in augmented reality (AR) and virtual reality (VR) technology have driven the development of more sophisticated and efficient display systems. AR / VR devices increasingly rely on high-brightness, high-efficiency light sources to create immersive and visually compelling experiences. These developments have paved the way for more compact, lightweight, and power-efficient AR / VR systems that offer improved visual quality and user comfort, contributing to the widespread adoption and growth of AR / VR applications.SUMMARY

[0003] In one aspect, the present disclosure provides a light emitting element, comprising a first conductive layer; a barrier layer on the first conductive layer; and a plurality of pillars spaced apart from each other by the barrier layer; wherein a respective pillar of the plurality of pillars comprises a first semiconductor material layer on the first conductive layer; a multiple quantum wells layer on a side of the first semiconductor material layer away from the first conductive layer; and a second semiconductor material layer on a side of the barrier layer and the multiple quantum wells layer away from the first semiconductor material layer; wherein, an angle of light emission of the light emitting element is within ± 20 degrees.

[0004] Optionally, the light emitting element further comprises an insulating layer forming a tube configured to receive the plurality of pillars; wherein an inner side wall of the insulating layer is in contact with the second semiconductor material layer.

[0005] Optionally, the light emitting element further comprises a second conductive layer on a side of the insulating layer and the second semiconductor material layer away from the first conductive layer.

[0006] Optionally, the first conductive layer, the second conductive layer, and the insulating layer encapsulate the plurality of pillars.

[0007] Optionally, the light emitting element further comprises a back plate; a bonding layer on the back plate; and a first electrode layer on a side of the bonding layer away from the back  plate; wherein the first electrode layer is connected to the first conductive layer; and the first electrode layer is bonded to the back plate through the bonding layer.

[0008] Optionally, the light emitting element further comprises a second electrode layer on a side of the bonding layer away from the back plate; and an insulating layer on a side of the first electrode layer and the second electrode layer away from the bonding layer; wherein the bonding layer comprises a first bonding block and a second bonding block spaced apart from each other; the first electrode layer is bonded to the back plate through the first bonding block; the second electrode layer is bonded to the back plate through the second bonding block; and the second electrode layer is connected to the second semiconductor material layer through a via extending through the insulating layer.

[0009] Optionally, the light emitting element further comprises a lens; wherein an orthographic projection of the lens on a base substrate substantially covers an orthographic projection of the plurality of pillars on the base substrate.

[0010] Optionally, the lens is a lenticular lens.

[0011] Optionally, the lens has a first central optical axis; the light emitting element has a second central optical axis; and the first central optical axis and the second central optical axis are non-overlapping with each other.

[0012] Optionally, the lens is a diffractive converging lens.

[0013] Optionally, the light emitting element further comprises a first distributed Bragg reflector layer on a side of the first conductive layer away from the first semiconductor material layer; and a second distributed Bragg reflector layer on a side of the second semiconductor material layer away from the multiple quantum wells layer; wherein an orthographic projection of the first distributed Bragg reflector layer on a base substrate substantially covers an orthographic projection of the plurality of pillars on the base substrate; and an orthographic projection of the second distributed Bragg reflector layer on the base substrate substantially covers an orthographic projection of the plurality of pillars on the base substrate.

[0014] Optionally, the light emitting element further comprises a reflective side wall configured to converge light emitted from the plurality of pillars in the light emitting element; wherein an orthographic projection of the reflective side wall on a base substrate substantially surrounds an orthographic projection of the plurality of pillars in the light emitting element on the base substrate.

[0015] Optionally, the light emitting element further comprises a second conductive layer on a side of the second semiconductor material layer away from the first semiconductor material layer, the reflective side wall being on a side of the second conductive layer away from the base substrate; and a planarization layer on a side of the second conductive layer away from the  base substrate; wherein the planarization layer fills in a gap between the second conductive layer and the reflective side wall.

[0016] Optionally, the light emitting element further comprises a first lens; and a second lens; wherein an orthographic projection of the first lens on a base substrate substantially covers an orthographic projection of the plurality of pillars on the base substrate; an orthographic projection of the second lens on the base substrate substantially covers an orthographic projection of the plurality of pillars on the base substrate; the first lens is on a side of the second semiconductor material layer away from the first conductive layer; the second lens is on a side of the first lens away from the first conductive layer; the first lens is a lenticular lens; and the second lens is a diffractive deflecting lens.

[0017] Optionally, widths of the plurality of pillars along a first direction sequentially decreases, wherein the first direction is a direction along a plane intersecting the barrier layer, the first semiconductor material layer, the multiple quantum wells layer, and the second semiconductor material layer, and perpendicular to a surface of the first conductive layer.

[0018] In another aspect, the present disclosure provides an array substrate, comprising a stacked structure comprising a plurality of light emitting elements, wherein the plurality of light emitting elements comprises the light emitting element described herein or fabricated by a method described herein; a plurality of first vias; a plurality of second vias; and a back plate; wherein orthographic projections of the plurality of light emitting elements on the back plate at least partially overlap with each other; one or more first electrode layers of the plurality of light emitting elements are electrically connected to the back plate through the plurality of first vias; and second electrode layers of the plurality of light emitting elements are electrically connected to each other through the plurality of second vias.

[0019] In another aspect, the present disclosure provides an array substrate, comprising a plurality of light emitting elements, wherein the plurality of light emitting elements comprises the light emitting element described herein or fabricated by a method described herein; a color conversion layer configured convert a color of light emitted from at least one light emitting element into a different color; a transparent layer through which light emitted from at least one light emitting element transmit without color conversation; wherein orthographic projections of the plurality of light emitting elements on a base substrate are non-overlapping with each other; and the plurality of light emitting elements are configured to emit light of a same color.

[0020] In another aspect, the present disclosure provides a display apparatus, comprising the light emitting element described herein or fabricated by a method described herein, and one or more integrated circuits.

[0021] Optionally, the display apparatus comprises a plurality of display panels configured to emit light of different colors, respectively, and an X-prism configured to combine beams from the plurality of display panels; wherein a respective display panel of the plurality of display  panels comprises the light emitting element described herein or fabricated by a method described herein.

[0022] In another aspect, the present disclosure provides a method of fabricating a light emitting element, comprising forming a first conductive layer; forming a barrier layer on the first conductive layer; and forming a plurality of pillars spaced apart from each other by the barrier layer; wherein forming a respective pillar of the plurality of pillars comprising forming a first semiconductor material layer on the first conductive layer; forming a multiple quantum wells layer on a side of the first semiconductor material layer away from the first conductive layer; and forming a second semiconductor material layer on a side of the barrier layer and the multiple quantum wells layer away from the first semiconductor material layer; wherein, an angle of light emission of the light emitting element is within ± 20 degrees.

[0023] BRIEF DESCRIPTION OF THE FIGURES

[0024] The following drawings are merely examples for illustrative purposes according to various disclosed embodiments and are not intended to limit the scope of the present invention.

[0025] FIG. 1 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure.

[0026] FIG. 2 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure.

[0027] FIG. 3A is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure.

[0028] FIG. 3B illustrates a convergence cone angle of a respective lens in some embodiments according to the present disclosure.

[0029] FIG. 4 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure.

[0030] FIG. 5 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure.

[0031] FIG. 6 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure.

[0032] FIG. 7 is a perspective view of a diffractive converging lens in some embodiments according to the present disclosure.

[0033] FIG. 8 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure.

[0034] FIG. 9 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure.

[0035] FIG. 10A is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure.

[0036] FIG. 10B is a schematic diagram illustrating an arrangement of a plurality of pillars in an array substrate in some embodiments according to the present disclosure.

[0037] FIG. 10C is a schematic diagram illustrating an arrangement of a plurality of pillars in an array substrate in some embodiments according to the present disclosure.

[0038] FIG. 11A to FIG. 11I illustrate a method of fabricating an array substrate in some embodiments according to the present disclosure.

[0039] FIG. 12 is a schematic diagram illustrating the structure of a display apparatus in some embodiments according to the present disclosure.

[0040] FIG. 13 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure.

[0041] FIG. 14 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure.

[0042] FIG. 15A to FIG. 15B illustrate a method of fabricating an array substrate in some embodiments according to the present disclosure.

[0043] FIG. 16 is a schematic diagram illustrating the structure of a plurality of pillars in some embodiments according to the present disclosure.

[0044] FIG. 17 is a schematic diagram illustrating the structure of a plurality of pillars in some embodiments according to the present disclosure.

[0045] FIG. 18 is a schematic diagram illustrating the structure of a plurality of pillars in some embodiments according to the present disclosure.DETAILED DESCRIPTION

[0046] The disclosure will now be described more specifically with reference to the following embodiments. It is to be noted that the following descriptions of some embodiments are presented herein for purpose of illustration and description only. It is not intended to be exhaustive or to be limited to the precise form disclosed.

[0047] In recent years, AR / VR technology has rapidly developed, and the corresponding AR / VR headsets have continually evolved. Since AR / VR headsets are worn on the head, their size and weight must be minimized to ensure user comfort. The display screen, which serves as the crucial image output component in AR / VR headsets, has seen a reduction in pixel size over time.

[0048] Micro light emitting diode (micro-LED) technology, known for its high brightness and self-emissive properties, is considered one of the most promising candidates for AR / VR  headset displays. However, LEDs exhibit a size effect, where a decrease in pixel size leads to an increased proportion of edge area, enhancing non-radiative recombination and reducing light efficiency.

[0049] Moreover, AR / VR headsets, being portable devices, typically have display power consumption in the range of hundreds of milliwatts, limiting the maximum brightness of Micro-LED displays. Additionally, the Lambertian emission characteristic of Micro-LEDs is not well-matched with AR / VR optical systems, causing some light to not enter the human eye, thus reducing the optical efficiency of the AR / VR system.

[0050] Due to these limitations, the brightness perceived by the user in AR / VR headsets is far from ideal, resulting in suboptimal display quality. Therefore, a high-efficiency Micro-LED pixel structure and an AR / VR near-eye display optical system are proposed to address these challenges.

[0051] Under normal circumstances, LEDs exhibit Lambertian emission with a divergence angle of ±60°. In AR / VR optical systems, the required divergence angle for display pixels is within ±20°. Consequently, a significant amount of light does not enter the human eye. The display panel according to the present disclosure controls the LED light emission angle and divergence angle to match the requirements of AR / VR optical systems, effectively enhancing the efficiency of the AR / VR optical system.

[0052] Accordingly, the present disclosure provides, inter alia, a light emitting element, an array substrate, a display apparatus, and a method of fabricating a light emitting element that substantially obviate one or more of the problems due to limitations and disadvantages of the related art. In one aspect, the present disclosure provides a light emitting element. In some embodiments, the light emitting element includes a first conductive layer; a barrier layer on the first conductive layer; a plurality of pillars spaced apart from each other by the barrier layer. Optionally, a respective pillar of the plurality of pillars includes a first semiconductor material layer on the first conductive layer; a multiple quantum wells layer on a side of the first semiconductor material layer away from the first conductive layer; and a second semiconductor material layer on a side of the barrier layer and the multiple quantum wells layer away from the first semiconductor material layer. Optionally, an angle of light emission of the light emitting element is within ± 20 degrees.

[0053] As used herein, the term “pillar” refers to a substantially upright shaft where the height is much greater than the width, e.g., at least 1.5 times greater than the width, at least 2 times greater than the width, at least 2.5 times greater than the width, at least 3 times greater than the width, at least 3.5 times greater than the width, at least 4 times greater than the width, at least 4.5 times greater than the width, at least 5 times greater than the width, at least 5.5 times greater than the width, at least 6 times greater than the width, at least 6.5 times greater than the width, at least 7 times greater than the width, at least 7.5 times greater than the width, at least 8 times greater than the width, at least 8.5 times greater than the width, at least 9 times  greater than the width, at least 9.5 times greater than the width, or at least 10 times greater than the width. In some embodiments, the pillar is a nanopillar, e.g., a nanoscale pillar. As used herein, the term “nanoscale” refers to any structure between 1 nm and 1000 nm (e.g., 1 nm to 100 nm, 100 nm to 200 nm, 200 nm to 300 nm, 300 nm to 400 nm, 400 nm to 500 nm, 500 nm to 600 nm, 600 nm to 700 nm, 700 nm to 800 nm, 800 nm to 900 nm, or 900 nm to 1000 nm) in width.

[0054] Various appropriate implementations may be practiced in the present disclosure. For example, the pillar may have various appropriate shapes. The pillar can be either a cube or a cylinder, but due to manufacturing considerations, it is generally cylindrical. In one example, the pillar has a cubic shape having a length of less than 1 μm, a width of less than 1 μm, and a height in a range of 0.1 μm to 5 μm. In another example, the pillar has a cylindrical shape having a diameter of less than 1 μm, and a height in a range of 0.1 μm to 5 μm.

[0055] In some embodiments, adjacent pillars of the plurality of pillars are spaced apart by a distance greater than 0.04 μm. In some embodiments, a total number of the plurality of pillars in a respective light emitting element is greater than 4. The spacing can be adjusted according to the brightness requirements of the LED device. For cylindrical nanopillars, the number of nanopillars can be calculated as the nanopillar area divided by the square of the sum of the nanopillar diameter and the spacing.

[0056] As used herein, the term “angle of light emission” refers to an angle at which the light intensity emitted by the light emitting element is half of the light intensity emitted by the light emitting element along a normal direction. The term “angle of light emission” does not indicate that there is no light emission beyond this angle.

[0057] FIG. 1 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 1, the array substrate in some embodiments includes a back plate BP, a bonding layer BL on the back plate BP, a first electrode layer E1 on a side of the bonding layer BL away from the back plate BP, a first conductive layer CL1 on a side of the first electrode layer E1 away from the back plate BP, a first semiconductor material layer SML1 on a side of the first conductive layer CL1 away from the back plate BP, a multiple quantum wells layer MQW on a side of the first semiconductor material layer SML1 away from the back plate BP, a second semiconductor material layer SML2 on a side of the multiple quantum wells layer MQW away from the back plate BP, an insulating layer IN on a side of the second semiconductor material layer SML2 away from the back plate BP, a second conductive layer CL2 on a side of the insulating layer IN away from the back plate BP, and a second electrode layer E2 on a side of the second conductive layer CL2 away from the back plate BP.

[0058] In some embodiments, the first conductive layer CL1 connects the first electrode layer E1 to the first semiconductor material layer SML1. In some embodiments, the second  conductive layer CL2 connects the second electrode layer E2 to the second semiconductor material layer SML2.

[0059] In some embodiments, the back plate BP includes a plurality of transistors configured to drive light emission in a plurality of light emitting elements in the array substrate. In one example, FIG. 1 depicts a respective light emitting element of the plurality of light emitting elements in the array substrate.

[0060] In some embodiments, the bonding layer BL is configured to bond the plurality of light emitting elements to the back plate BP. The bonding layer BL ensures a stable connection and efficient transmission of electrical signals.

[0061] In some embodiments, the array substrate includes a plurality of pillars NP spaced apart from each other by a barrier layer BRL. A respective pillar of the plurality of pillars NP includes a stacked structure comprising a portion of the first semiconductor material layer SML1, a portion of the multiple quantum wells layer MQW on the portion of the first semiconductor material layer SML1, and a portion of the second semiconductor material layer SML2 on a side of the portion of the multiple quantum wells layer MQW away from the portion of the first semiconductor material layer SML1.

[0062] In some embodiments, the first semiconductor material layer SML1 and the second semiconductor material layer SML2 include two different materials selected from a p-doped semiconductor material and an n-doped semiconductor material. In some embodiments, the first semiconductor material layer SML1 includes a p-doped semiconductor material, and the second semiconductor material layer SML2 includes an n-doped semiconductor material. In alternative embodiments, the first semiconductor material layer SML1 includes an n-doped semiconductor material, and the second semiconductor material layer SML2 includes a p-doped semiconductor material. Examples of appropriate p-doped semiconductor materials include one or more of a Group III semiconductor element, Group IV semiconductor element, and Group V semiconductor element, doped with a hole. Specific examples of p-doped semiconductor materials include a p-doped gallium nitride and a p-doped gallium phosphide. Examples of appropriate n-doped semiconductor materials include one or more of a Group III semiconductor element, Group IV semiconductor element, and Group V semiconductor element, doped with an electron. Specific examples of n-doped semiconductor materials include an n-doped gallium nitride and an n-doped gallium phosphide.

[0063] In some embodiments, the multiple quantum wells layer MQW includes a stacked structure comprising multiple sublayers of semiconductor materials, a respective sublayer of the multiple sublayers includes one or more of a Group III semiconductor element, Group IV semiconductor element, and Group V semiconductor element, for example, indium gallium nitride or aluminum indium gallium phosphide. Electrons and holes recombine in the multiple quantum wells layer MQW to emit light.

[0064] In some embodiments, the first electrode layer E1, the second electrode layer E2, and the bonding layer BL are made of a metallic material.

[0065] In some embodiments, the first conductive layer CL1 and the second conductive layer CL2 are made of a transparent conductive material such as indium tin oxide. The first conductive layer CL1 and the second conductive layer CL2 are configured to perform current spreading.

[0066] In some embodiments, the first conductive layer CL1, the second conductive layer CL2, and the insulating layer IN encapsulate the plurality of pillars NP. The insulating layer IN forms a side wall of the encapsulation. In some embodiments, the insulating layer IN forms a tube configured to receive the plurality of pillars NP. Optionally, an inner side wall of the insulating layer IN is in contact with the second semiconductor material layer SML2. As used herein, the term “tube” refers to a hollow structure to at least partially (e.g., completely) enclose the plurality of pillars NP within the respective light emitting element. The tube's inner side wall is in contact with the second semiconductor material layer SML2, forming part of the overall structural and electrical isolation within the device. The tube’s primary function is to provide physical support and electrical insulation for the plurality of pillars NP while maintaining close contact with other material layers within the respective light emitting element. In one example, the tube has a cylindrical shape. Other examples of shapes of the tube include a square tube shape, a rectangular tube shape, an oval tube shape, a tube triangular shape, and an octagonal tube shape.

[0067] In some embodiments, a respective light emitting element has a length in a range of 1 μm to 2000 μm, a width in a range of 1 μm to 2000 μm, and a height in a range of 0.5 μm to 10 μm, e.g., 0.5 μm to 1 μm, 1 μm to 2 μm, 2 μm to 3 μm, 3 μm to 4 μm, 4 μm to 5 μm, 5 μm to 6 μm, 6 μm to 7 μm, 7 μm to 8 μm, 8 μm to 9 μm, or 9 μm to 10 μm. In one example, the height of the respective light emitting element is in a range of 5 μm to 6 μm.

[0068] FIG. 2 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure. FIG. 2 depicts an array substrate including micro light emitting diodes having an inverted structure. Referring to FIG. 2, the array substrate in some embodiments includes a back plate BP, a bonding layer BL on the back plate BP, a first electrode layer E1 and a second electrode layer E2 on a side of the bonding layer BL away from the back plate BP, an insulating layer IN on a side of the first electrode layer E1 and the second electrode layer E2 away from the back plate BP, a first conductive layer CL1 on a side of the first electrode layer E1 away from the back plate BP, a first semiconductor material layer SML1 on a side of the first conductive layer CL1 away from the back plate BP, a multiple quantum wells layer MQW on a side of the first semiconductor material layer SML1 away from the back plate BP, a second semiconductor material layer SML2 on a side of the multiple quantum wells layer MQW away from the back plate BP, and a base substrate BS on a side of the second semiconductor material layer SML2 away from the back plate BP.

[0069] In some embodiments, the first conductive layer CL1 connects the first electrode layer E1 to the first semiconductor material layer SML1. In some embodiments, the second electrode layer E2 connects to the second semiconductor material layer SML2 through a via extending through the insulating layer IN.

[0070] In some embodiments, the back plate BP includes a plurality of transistors configured to drive light emission in a plurality of light emitting elements in the array substrate. In one example, FIG. 2 depicts a respective light emitting element of the plurality of light emitting elements in the array substrate.

[0071] In some embodiments, the bonding layer BL is configured to bond the plurality of light emitting elements to the back plate BP. The bonding layer BL ensures a stable connection and efficient transmission of electrical signals.

[0072] In some embodiments, the array substrate includes a plurality of pillars NP spaced apart from each other by a barrier layer BRL. A respective pillar of the plurality of pillars NP includes a stacked structure comprising a portion of the first semiconductor material layer SML1, a portion of the multiple quantum wells layer MQW on the portion of the first semiconductor material layer SML1, and a portion of the second semiconductor material layer SML2 on a side of the portion of the multiple quantum wells layer MQW away from the portion of the first semiconductor material layer SML1.

[0073] In some embodiments, the first semiconductor material layer SML1 and the second semiconductor material layer SML2 include two different materials selected from a p-doped semiconductor material and an n-doped semiconductor material. In some embodiments, the first semiconductor material layer SML1 includes a p-doped semiconductor material, and the second semiconductor material layer SML2 includes an n-doped semiconductor material. In alternative embodiments, the first semiconductor material layer SML1 includes an n-doped semiconductor material, and the second semiconductor material layer SML2 includes a p-doped semiconductor material. Examples of appropriate p-doped semiconductor materials include one or more of a Group III semiconductor element, Group IV semiconductor element, and Group V semiconductor element, doped with a hole. Specific examples of p-doped semiconductor materials include a p-doped gallium nitride and a p-doped gallium phosphide. Examples of appropriate n-doped semiconductor materials include one or more of a Group III semiconductor element, Group IV semiconductor element, and Group V semiconductor element, doped with an electron. Specific examples of n-doped semiconductor materials include an n-doped gallium nitride and an n-doped gallium phosphide.

[0074] In some embodiments, the multiple quantum wells layer MQW includes a stacked structure comprising multiple sublayers of semiconductor materials, a respective sublayer of the multiple sublayers includes one or more of a Group III semiconductor element, Group IV semiconductor element, and Group V semiconductor element, for example, indium gallium  nitride or aluminum indium gallium phosphide. Electrons and holes recombine in the multiple quantum wells layer MQW to emit light.

[0075] In some embodiments, the first electrode layer E1, the second electrode layer E2, and the bonding layer BL are made of a metallic material.

[0076] In some embodiments, the first conductive layer CL1 is made of a transparent conductive material such as indium tin oxide. The first conductive layer CL1 is configured to perform current spreading.

[0077] In some embodiments, the base substrate BS is made of an insulating material such as sapphire, silicon, and silicon carbide.

[0078] The inventors of the present disclosure discover that the array substrate depicted in FIG. 2 offers a simple manufacturing process and high light emission efficiency.

[0079] FIG. 3A is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 3A, the array substrate in some embodiments includes a back plate BP, a bonding layer BL on the back plate BP, a first electrode layer E1 on a side of the bonding layer BL away from the back plate BP, a first conductive layer CL1 on a side of the first electrode layer E1 away from the back plate BP, a first semiconductor material layer SML1 on a side of the first conductive layer CL1 away from the back plate BP, a multiple quantum wells layer MQW on a side of the first semiconductor material layer SML1 away from the back plate BP, a second semiconductor material layer SML2 on a side of the multiple quantum wells layer MQW away from the back plate BP, an insulating layer IN on a side of the second semiconductor material layer SML2 away from the back plate BP, a second conductive layer CL2 on a side of the insulating layer IN away from the back plate BP, and a second electrode layer E2 on a side of the second conductive layer CL2 away from the back plate BP.

[0080] In some embodiments, the array substrate further includes a plurality of lenses. A respective lens LEN of the plurality of lenses is shown in FIG. 3A. In some embodiments, the array substrate further includes a planarization layer PLN on a side of the second conductive layer CL2 away from the back plate BP, a respective lens LEN on a side of the planarization layer PLN away from the back plate BP, and an encapsulating layer EN on a side of the respective lens LEN away from the back plate BP.

[0081] In some embodiments, the first conductive layer CL1 connects the first electrode layer E1 to the first semiconductor material layer SML1. In some embodiments, the second conductive layer CL2 connects the second electrode layer E2 to the second semiconductor material layer SML2.

[0082] In some embodiments, the back plate BP includes a plurality of transistors configured to drive light emission in a plurality of light emitting elements in the array substrate. In one  example, FIG. 3A depicts a respective light emitting element of the plurality of light emitting elements in the array substrate.

[0083] In some embodiments, the bonding layer BL is configured to bond the plurality of light emitting elements to the back plate BP. The bonding layer BL ensures a stable connection and efficient transmission of electrical signals.

[0084] In some embodiments, the array substrate includes a plurality of pillars NP spaced apart from each other by a barrier layer BRL. A respective pillar of the plurality of pillars NP includes a stacked structure comprising a portion of the first semiconductor material layer SML1, a portion of the multiple quantum wells layer MQW on the portion of the first semiconductor material layer SML1, and a portion of the second semiconductor material layer SML2 on a side of the portion of the multiple quantum wells layer MQW away from the portion of the first semiconductor material layer SML1.

[0085] In some embodiments, an orthographic projection of the respective lens LEN on the back plate BP substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) covers an orthographic projection of the plurality of pillars NP on the back plate BP.

[0086] In some embodiments, the first semiconductor material layer SML1 and the second semiconductor material layer SML2 include two different materials selected from a p-doped semiconductor material and an n-doped semiconductor material. In some embodiments, the first semiconductor material layer SML1 includes a p-doped semiconductor material, and the second semiconductor material layer SML2 includes an n-doped semiconductor material. In alternative embodiments, the first semiconductor material layer SML1 includes an n-doped semiconductor material, and the second semiconductor material layer SML2 includes a p-doped semiconductor material. Examples of appropriate p-doped semiconductor materials include one or more of a Group III semiconductor element, Group IV semiconductor element, and Group V semiconductor element, doped with a hole. Specific examples of p-doped semiconductor materials include a p-doped gallium nitride and a p-doped gallium phosphide. Examples of appropriate n-doped semiconductor materials include one or more of a Group III semiconductor element, Group IV semiconductor element, and Group V semiconductor element, doped with an electron. Specific examples of n-doped semiconductor materials include an n-doped gallium nitride and an n-doped gallium phosphide.

[0087] In some embodiments, the multiple quantum wells layer MQW includes a stacked structure comprising multiple sublayers of semiconductor materials, a respective sublayer of the multiple sublayers includes one or more of a Group III semiconductor element, Group IV semiconductor element, and Group V semiconductor element, for example, indium gallium nitride or aluminum indium gallium phosphide. Electrons and holes recombine in the multiple quantum wells layer MQW to emit light.

[0088] In some embodiments, the first electrode layer E1, the second electrode layer E2, and the bonding layer BL are made of a metallic material.

[0089] In some embodiments, the first conductive layer CL1 and the second conductive layer CL2 are made of a transparent conductive material such as indium tin oxide. The first conductive layer CL1 and the second conductive layer CL2 are configured to perform current spreading.

[0090] In some embodiments, the respective lens LEN can be made of an insulating material such as silicon oxide, silicon nitride, and organic adhesive materials. The respective lens LEN can be fabricated using processes such as exposure, heat melting, and etching. In some embodiments, the respective lens LEN is a lenticular lens.

[0091] In some embodiments, the first conductive layer CL1, the second conductive layer CL2, and the insulating layer IN encapsulate the plurality of pillars NP. The insulating layer IN forms a side wall of the encapsulation.

[0092] In some embodiments, a base diameter of the respective lens LEN is greater than a sum of widths of the multiple quantum wells layer MQW in the plurality of pillars NP in the respective lens LEN. In some embodiments, the sum of widths of the multiple quantum wells layer MQW in the plurality of pillars NP in the respective lens LEN is in a range of 0.5 μm to 1000 μm. In some embodiments, the base diameter of the respective lens LEN is in a range of 1 μm to 2000 μm. In some embodiments, a height of the respective lens LEN is in a range of 0.1 μm to 1000 μm. FIG. 3B illustrates a convergence cone angle of a respective lens in some embodiments according to the present disclosure. In some embodiments, referring to FIG. 3B, the multiple quantum wells layer MQW is within the convergence cone angle CA of the respective lens LEN. By placing the multiple quantum wells layer MQW within the convergence cone angle CA of the respective lens LEN, the light can be converged to the normal viewing angle. The convergence cone angle of the respective lens LEN depends on the focal length of the respective lens LEN, which ranges from 0.1 μm to 1000 μm.

[0093] FIG. 4 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 4, the array substrate in some embodiments includes a first distributed Bragg reflector layer DBR1, a first electrode layer E1 and a second electrode layer E2 on the first distributed Bragg reflector layer DBR1, a first conductive layer CL1 on a side of the first electrode layer E1 away from the first distributed Bragg reflector layer DBR1, a first semiconductor material layer SML1 on a side of the first conductive layer CL1 away from the first distributed Bragg reflector layer DBR1, a multiple quantum wells layer MQW on a side of the first semiconductor material layer SML1 away from the first distributed Bragg reflector layer DBR1, a second semiconductor material layer SML2 on a side of the multiple quantum wells layer MQW away from the first distributed Bragg reflector layer DBR1, a second distributed Bragg reflector layer DBR2 on a side of the second semiconductor material layer SML2 away from the first distributed Bragg  reflector layer DBR1, and a base substrate BS on a side of the second distributed Bragg reflector layer DBR2 away from the first distributed Bragg reflector layer DBR1.

[0094] In some embodiments, the first distributed Bragg reflector layer DBR1 or the second distributed Bragg reflector layer DBR2 includes silicon oxide sub-layers and titanium oxide sub-layers alternately arranged. In one example, a number of sub-layers in the first distributed Bragg reflector layer DBR1 and a number of sub-layers in the second distributed Bragg reflector layer DBR2 are the same. In alternative example, a number of sub-layers in the first distributed Bragg reflector layer DBR1 and a number of sub-layers in the second distributed Bragg reflector layer DBR2 are different from each other. In some embodiments, the first distributed Bragg reflector layer DBR1 or the second distributed Bragg reflector layer DBR2 has a thickness in a range of 0.5 μm to 10 μm. In some embodiments, an orthographic projection of the first distributed Bragg reflector layer DBR1 on the back plate BP covers an orthographic projection of multiple quantum wells layer in the plurality of pillars on the back plate. In some embodiments, an orthographic projection of the second distributed Bragg reflector layer DBR2 on the back plate BP covers an orthographic projection of multiple quantum wells layer in the plurality of pillars on the back plate. In some embodiments, a width of the first distributed Bragg reflector layer DBR1 is 1.5 times a distance between two farthest sub-layers in the first distributed Bragg reflector layer DBR1. In some embodiments, a width of the first distributed Bragg reflector layer DBR1 is in a range of 1 μm to 2000 μm. In some embodiments, a width of the second distributed Bragg reflector layer DBR2 is 1.5 times a distance between two farthest sub-layers in the second distributed Bragg reflector layer DBR2. In some embodiments, a width of the second distributed Bragg reflector layer DBR2 is in a range of 1 μm to 2000 μm.

[0095] In some embodiments, the array substrate further includes an insulating layer IN on a side of the first electrode layer E1 and the second electrode layer E2 away from the first distributed Bragg reflector layer DBR1. The second electrode layer E2 connects to the second semiconductor material layer SML2 through a via extending through the insulating layer IN.

[0096] In some embodiments, the first conductive layer CL1 connects the first electrode layer E1 to the first semiconductor material layer SML1. In some embodiments, the second electrode layer E2 connects to the second semiconductor material layer SML2 through a via extending through the insulating layer IN.

[0097] In some embodiments, the array substrate includes a plurality of light emitting elements. In one example, FIG. 4 depicts a respective light emitting element of the plurality of light emitting elements in the array substrate.

[0098] In some embodiments, the array substrate includes a plurality of pillars NP spaced apart from each other by a barrier layer BRL. A respective pillar of the plurality of pillars NP includes a stacked structure comprising a portion of the first semiconductor material layer SML1, a portion of the multiple quantum wells layer MQW on the portion of the first  semiconductor material layer SML1, and a portion of the second semiconductor material layer SML2 on a side of the portion of the multiple quantum wells layer MQW away from the portion of the first semiconductor material layer SML1.

[0099] In some embodiments, an orthographic projection of the first distributed Bragg reflector layer DBR1 on the base substrate BS substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) covers an orthographic projection of the plurality of pillars NP on the base substrate BS. In some embodiments, an orthographic projection of second distributed Bragg reflector layer DBR2 on the base substrate BS substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) covers an orthographic projection of the plurality of pillars NP on the base substrate BS.

[0100] In some embodiments, the first semiconductor material layer SML1 and the second semiconductor material layer SML2 include two different materials selected from a p-doped semiconductor material and an n-doped semiconductor material. In some embodiments, the first semiconductor material layer SML1 includes a p-doped semiconductor material, and the second semiconductor material layer SML2 includes an n-doped semiconductor material. In alternative embodiments, the first semiconductor material layer SML1 includes an n-doped semiconductor material, and the second semiconductor material layer SML2 includes a p-doped semiconductor material. Examples of appropriate p-doped semiconductor materials include one or more of a Group III semiconductor element, Group IV semiconductor element, and Group V semiconductor element, doped with a hole. Specific examples of p-doped semiconductor materials include a p-doped gallium nitride and a p-doped gallium phosphide. Examples of appropriate n-doped semiconductor materials include one or more of a Group III semiconductor element, Group IV semiconductor element, and Group V semiconductor element, doped with an electron. Specific examples of n-doped semiconductor materials include an n-doped gallium nitride and an n-doped gallium phosphide.

[0101] In some embodiments, the multiple quantum wells layer MQW includes a stacked structure comprising multiple sublayers of semiconductor materials, a respective sublayer of the multiple sublayers includes one or more of a Group III semiconductor element, Group IV semiconductor element, and Group V semiconductor element, for example, indium gallium nitride or aluminum indium gallium phosphide. Electrons and holes recombine in the multiple quantum wells layer MQW to emit light.

[0102] In some embodiments, the first electrode layer E1 and the second electrode layer E2 are made of a metallic material.

[0103] In some embodiments, the first conductive layer CL1 is made of a transparent conductive material such as indium tin oxide. The first conductive layer CL1 is configured to perform current spreading.

[0104] In some embodiments, the first distributed Bragg reflector layer DBR1 and the second distributed Bragg reflector layer DBR2 are configured to converge light emitted from the respective light emitting element. The first distributed Bragg reflector layer DBR1 and the second distributed Bragg reflector layer DBR2 may be made of materials comprising one or more of a Group III-V element, silicon, nitrogen, and oxide.

[0105] In some embodiments, the first distributed Bragg reflector layer DBR1 has a multi-layer structure comprising one or more high refractive index sub-layers and one or more low refractive index sub layers alternatively arranged. In one example, the first distributed Bragg reflector layer DBR1 has a HL . . . HL structure, wherein H stands for a sub-layer having a high refractive index, and L stands for a sub-layer having a low refractive index. Optionally, the distributed Bragg reflector is a quarter-wave reflector, where a thickness of a respective one of the plurality of sub-layers is relevant to one quarter of the wavelength which a light reflected by the distributed Bragg reflector has. In one example, the H sub-layer includes titanium oxide and the L sub-layer includes silicon oxide. In another example, the H sub-layer includes hafnium oxide and the L sub-layer includes silicon oxide. In another example, the H sub-layer includes gallium nitride and the L sub-layer includes aluminum nitride. In another example, the H sub-layer includes aluminum gallium nitride and the L sub-layer includes gallium nitride. In another example, the H sub-layer includes aluminum gallium arsenide and the L sub-layer includes gallium arsenide.

[0106] In some embodiments, the second distributed Bragg reflector layer DBR2 has a multi-layer structure comprising one or more high refractive index sub-layers and one or more low refractive index sub layers alternatively arranged. In one example, the second distributed Bragg reflector layer DBR2 has a HL . . . HL structure, wherein H stands for a sub-layer having a high refractive index, and L stands for a sub-layer having a low refractive index. Optionally, the distributed Bragg reflector is a quarter-wave reflector, where a thickness of a respective one of the plurality of sub-layers is relevant to one quarter of the wavelength which a light reflected by the distributed Bragg reflector has. In one example, the H sub-layer includes titanium oxide and the L sub-layer includes silicon oxide. In another example, the H sub-layer includes hafnium oxide and the L sub-layer includes silicon oxide. In another example, the H sub-layer includes gallium nitride and the L sub-layer includes aluminum nitride. In another example, the H sub-layer includes aluminum gallium nitride and the L sub-layer includes gallium nitride. In another example, the H sub-layer includes aluminum gallium arsenide and the L sub-layer includes gallium arsenide.

[0107] Optionally, a thickness of a respective one of the plurality of sub-layers of the distributed Bragg reflector can be calculated using the follow equation: d=λ / 4η

[0108] wherein d represents a thickness of a respective one of the plurality of sub-layers of the distributed Bragg reflector; λ represents a main wavelength a light reflected by the distributed Bragg reflector has; and η is a reflective index of the respective one of the plurality of sub-layers of the distributed Bragg reflector.

[0109] For example, a light reflected by a distributed Bragg reflector has a main wavelength of 450 nm (e.g., a blue light) . The distributed Bragg reflector has a plurality of H sub-layers having high refractive index, and a plurality of L sub-layers having low refractive index. A respective one of the plurality of H sub-layers includes titanium oxide, and a respective one of the plurality of L sub-layers includes silicon oxide. A refractive index of the respective one of the plurality of L sub-layers including silicon oxide is 1.47, so the thickness of the respective one of the plurality of L sub-layers is 76.5 nm. A refractive index of the respective one of the plurality of H sub-layers includes titanium oxide is 2.52, so the thickness of the respective one of the plurality of H sub-layers is 44.64 nm.

[0110] In some embodiments, a number of the plurality of H sub-layers and a number of the plurality of L sub-layers in the distributed Bragg reflector are the same. In alternative embodiments, a number of the plurality of H sub-layers and a number of the plurality of L sub-layers in the distributed Bragg reflector are different from each other.

[0111] In some embodiments, a thickness of a respective H sub-layer of the plurality of H sub-layers is in a range of 0.5 μm-10 μm, and a thickness of a respective L sub-layer of the plurality of L sub-layers is in a range of 0.5 μm-10 μm.

[0112] In some embodiments, a width of the distributed Bragg reflector is greater than a width of the multiple quantum wells layer MQW. Optionally, the width of the distributed Bragg reflector is equal to or greater than 1.5 times of the width of the multiple quantum wells layer MQW, to reduce light emission from the sidewalls. In some embodiments, the width of the distributed Bragg reflector is in a range of 1 μm-2000 μm.

[0113] FIG. 5 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 5, the array substrate in some embodiments includes a back plate BP, a bonding layer BL on the back plate BP, a first electrode layer E1 on a side of the bonding layer BL away from the back plate BP, a first conductive layer CL1 on a side of the first electrode layer E1 away from the back plate BP, a first semiconductor material layer SML1 on a side of the first conductive layer CL1 away from the back plate BP, a multiple quantum wells layer MQW on a side of the first semiconductor material layer SML1 away from the back plate BP, a second semiconductor material layer SML2 on a side of the multiple quantum wells layer MQW away from the back plate BP, an insulating layer IN on a side of the second semiconductor material layer SML2 away from the back plate BP, and a second conductive layer CL2 on a side of the insulating layer IN away from the back plate BP. Optionally, the array substrate in some embodiments further includes  a second electrode layer on a side of the second conductive layer CL2 away from the back plate BP.

[0114] In some embodiments, the back plate BP includes a plurality of transistors configured to drive light emission in a plurality of light emitting elements in the array substrate. In one example, FIG. 5 depicts a respective light emitting element of the plurality of light emitting elements in the array substrate.

[0115] In some embodiments, the array substrate includes a plurality of pillars NP spaced apart from each other by a barrier layer BRL. A respective pillar of the plurality of pillars NP includes a stacked structure comprising a portion of the first semiconductor material layer SML1, a portion of the multiple quantum wells layer MQW on the portion of the first semiconductor material layer SML1, and a portion of the second semiconductor material layer SML2 on a side of the portion of the multiple quantum wells layer MQW away from the portion of the first semiconductor material layer SML1.

[0116] In some embodiments, the array substrate further includes a reflective side wall RSW on a side of the second conductive layer CL2 away from the back plate BP. The reflective side wall RSW is configured to converge light emitted from the respective light emitting element. In some embodiments, an orthographic projection of the reflective side wall RSW on the back plate BP substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) surrounds an orthographic projection of the plurality of pillars NP in a respective light emitting element on the back plate BP.

[0117] In some embodiments, the reflective side wall RSW is made of a metallic material.

[0118] In some embodiments, the reflective side wall RSW is distributed Bragg reflector. In some embodiments, the reflective side wall RSW has a multi-layer structure comprising one or more high refractive index sub-layers and one or more low refractive index sub layers alternatively arranged. In one example, the reflective side wall RSW has a HL ... HL structure, wherein H stands for a sub-layer having a high refractive index, and L stands for a sub-layer having a low refractive index. Optionally, the reflective side wall RSW is a quarter-wave reflector, where a thickness of a respective one of the plurality of sub-layers is relevant to one quarter of the wavelength which a light reflected by the reflective side wall RSW has. In one example, the H sub-layer includes titanium oxide and the L sub-layer includes silicon oxide. In another example, the H sub-layer includes hafnium oxide and the L sub-layer includes silicon oxide. In another example, the H sub-layer includes gallium nitride and the L sub-layer includes aluminum nitride. In another example, the H sub-layer includes aluminum gallium nitride and the L sub-layer includes gallium nitride. In another example, the H sub-layer includes aluminum gallium arsenide and the L sub-layer includes gallium arsenide.

[0119] In some embodiments, the reflective side wall RSW has a height in a range of 2 μm-10 μm. The height of the reflective side wall RSW relative to the back plate BP is greater than a height of the multiple quantum wells layer MQW relative to the back plate BP.

[0120] In some embodiments, the reflective side wall RSW has a side wall inclination angle in a range of 30 degrees to 90 degrees, optionally in a range of 60 degrees to 80 degrees.

[0121] In some embodiments, the array substrate further includes a planarization layer PLN on a side of the second conductive layer CL2 away from the back plate BP. Optionally, the planarization layer PLN fills in a gap between the second conductive layer CL2 and the reflective side wall RSW.

[0122] In some embodiments, the first conductive layer CL1 connects the first electrode layer E1 to the first semiconductor material layer SML1. In some embodiments, the second conductive layer CL2 connects the second electrode layer to the second semiconductor material layer SML2.

[0123] In some embodiments, the bonding layer BL is configured to bond the plurality of light emitting elements to the back plate BP. The bonding layer BL ensures a stable connection and efficient transmission of electrical signals.

[0124] In some embodiments, the first semiconductor material layer SML1 and the second semiconductor material layer SML2 include two different materials selected from a p-doped semiconductor material and an n-doped semiconductor material. In some embodiments, the first semiconductor material layer SML1 includes a p-doped semiconductor material, and the second semiconductor material layer SML2 includes an n-doped semiconductor material. In alternative embodiments, the first semiconductor material layer SML1 includes an n-doped semiconductor material, and the second semiconductor material layer SML2 includes a p-doped semiconductor material. Examples of appropriate p-doped semiconductor materials include one or more of a Group III semiconductor element, Group IV semiconductor element, and Group V semiconductor element, doped with a hole. Specific examples of p-doped semiconductor materials include a p-doped gallium nitride and a p-doped gallium phosphide. Examples of appropriate n-doped semiconductor materials include one or more of a Group III semiconductor element, Group IV semiconductor element, and Group V semiconductor element, doped with an electron. Specific examples of n-doped semiconductor materials include an n-doped gallium nitride and an n-doped gallium phosphide.

[0125] In some embodiments, the multiple quantum wells layer MQW includes a stacked structure comprising multiple sublayers of semiconductor materials, a respective sublayer of the multiple sublayers includes one or more of a Group III semiconductor element, Group IV semiconductor element, and Group V semiconductor element, for example, indium gallium nitride or aluminum indium gallium phosphide. Electrons and holes recombine in the multiple quantum wells layer MQW to emit light.

[0126] In some embodiments, the first electrode layer E1, the second electrode layer, and the bonding layer BL are made of a metallic material.

[0127] In some embodiments, the first conductive layer CL1 and the second conductive layer CL2 are made of a transparent conductive material such as indium tin oxide. The first conductive layer CL1 and the second conductive layer CL2 are configured to perform current spreading.

[0128] In some embodiments, the first conductive layer CL1, the second conductive layer CL2, and the insulating layer IN encapsulate the plurality of pillars NP. The insulating layer IN forms a side wall of the encapsulation.

[0129] FIG. 6 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 6, the array substrate in some embodiments includes a back plate BP, a bonding layer BL on the back plate BP, a first electrode layer E1 on a side of the bonding layer BL away from the back plate BP, a first conductive layer CL1 on a side of the first electrode layer E1 away from the back plate BP, a first semiconductor material layer SML1 on a side of the first conductive layer CL1 away from the back plate BP, a multiple quantum wells layer MQW on a side of the first semiconductor material layer SML1 away from the back plate BP, a second semiconductor material layer SML2 on a side of the multiple quantum wells layer MQW away from the back plate BP, an insulating layer IN on a side of the second semiconductor material layer SML2 away from the back plate BP, and a second conductive layer CL2 on a side of the insulating layer IN away from the back plate BP. Optionally, the array substrate further includes a second electrode layer on a side of the second conductive layer CL2 away from the back plate BP.

[0130] In some embodiments, the array substrate further includes a plurality of lenses. A respective lens LEN of the plurality of lenses is shown in FIG. 6. In some embodiments, the array substrate further includes a planarization layer PLN on a side of the second conductive layer CL2 away from the back plate BP, a respective lens LEN on a side of the planarization layer PLN away from the back plate BP, and an encapsulating layer EN on a side of the respective lens LEN away from the back plate BP.

[0131] In some embodiments, the first conductive layer CL1 connects the first electrode layer E1 to the first semiconductor material layer SML1. In some embodiments, the second conductive layer CL2 connects the second electrode layer to the second semiconductor material layer SML2.

[0132] In some embodiments, the back plate BP includes a plurality of transistors configured to drive light emission in a plurality of light emitting elements in the array substrate. In one example, FIG. 6 depicts a respective light emitting element of the plurality of light emitting elements in the array substrate.

[0133] In some embodiments, the bonding layer BL is configured to bond the plurality of light emitting elements to the back plate BP. The bonding layer BL ensures a stable connection and efficient transmission of electrical signals.

[0134] In some embodiments, the array substrate includes a plurality of pillars NP spaced apart from each other by a barrier layer BRL. A respective pillar of the plurality of pillars NP includes a stacked structure comprising a portion of the first semiconductor material layer SML1, a portion of the multiple quantum wells layer MQW on the portion of the first semiconductor material layer SML1, and a portion of the second semiconductor material layer SML2 on a side of the portion of the multiple quantum wells layer MQW away from the portion of the first semiconductor material layer SML1.

[0135] In some embodiments, an orthographic projection of the respective lens LEN on the back plate BP substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) covers an orthographic projection of the plurality of pillars NP on the back plate BP.

[0136] In some embodiments, the first semiconductor material layer SML1 and the second semiconductor material layer SML2 include two different materials selected from a p-doped semiconductor material and an n-doped semiconductor material. In some embodiments, the first semiconductor material layer SML1 includes a p-doped semiconductor material, and the second semiconductor material layer SML2 includes an n-doped semiconductor material. In alternative embodiments, the first semiconductor material layer SML1 includes an n-doped semiconductor material, and the second semiconductor material layer SML2 includes a p-doped semiconductor material. Examples of appropriate p-doped semiconductor materials include one or more of a Group III semiconductor element, Group IV semiconductor element, and Group V semiconductor element, doped with a hole. Specific examples of p-doped semiconductor materials include a p-doped gallium nitride and a p-doped gallium phosphide. Examples of appropriate n-doped semiconductor materials include one or more of a Group III semiconductor element, Group IV semiconductor element, and Group V semiconductor element, doped with an electron. Specific examples of n-doped semiconductor materials include an n-doped gallium nitride and an n-doped gallium phosphide.

[0137] In some embodiments, the multiple quantum wells layer MQW includes a stacked structure comprising multiple sublayers of semiconductor materials, a respective sublayer of the multiple sublayers includes one or more of a Group III semiconductor element, Group IV semiconductor element, and Group V semiconductor element, for example, indium gallium nitride or aluminum indium gallium phosphide. Electrons and holes recombine in the multiple quantum wells layer MQW to emit light.

[0138] In some embodiments, the first electrode layer E1, the second electrode layer E2, and the bonding layer BL are made of a metallic material.

[0139] In some embodiments, the first conductive layer CL1 and the second conductive layer CL2 are made of a transparent conductive material such as indium tin oxide. The first conductive layer CL1 and the second conductive layer CL2 are configured to perform current spreading.

[0140] In some embodiments, the first conductive layer CL1, the second conductive layer CL2, and the insulating layer IN encapsulate the plurality of pillars NP. The insulating layer IN forms a side wall of the encapsulation.

[0141] In some embodiments, the respective lens LEN can be made of an insulating material such as silicon oxide, silicon nitride, and organic adhesive materials. In some embodiments, the respective lens LEN is a diffractive converging lens. FIG. 7 is a perspective view of a diffractive converging lens in some embodiments according to the present disclosure. In some embodiments, the diffractive converging lens includes a plurality of micro-pillars MP. Optionally, a respective micro-pillar of the plurality of micro-pillars MP has a diameter less than 1000 nm. The phases of micro-pillars of different diameters vary. Specific micro-pillar diameters are configured to meet the phase requirements of a spherical lens or to satisfy off-axis aberration correction phases, resulting in collimated light beams. The diffractive converging lens can be fabricated using nanoimprint or photolithography techniques.

[0142] The diffractive converging lens is an optical component that focuses or converges light waves to a point or along a specific path using the principles of diffraction. Similar to a traditional lens, it aims to bring parallel light rays to a single focal point. However, it achieves this through the use of micro-structured patterns on its surface, which create phase shifts in the light waves passing through. These phase shifts cause the light to interfere in a manner that results in convergence.

[0143] Various appropriate implementations may be practiced in the present disclosure. The plurality of micro-pillars MP may have various appropriate shapes. Examples of appropriate shapes include cylindrical or rectangular shapes. In some embodiments, an array period of the plurality of micro-pillars MP is less than 1 μm. In some embodiments, a diameter or a width of a respective micro-pillar of the plurality of micro-pillars MP is smaller than the period. The plurality of micro-pillars MP can be made from dielectric materials such as SiO2, SiN, Al2O3, GaN, etc.

[0144] The micro-pillars can be transmission phase type or geometric phase type. The transmission phase typically refers to the phase shift modulation that light undergoes when passing through the plurality of micro-pillars MP, where the plurality of micro-pillars MP act as truncated dielectric waveguides with low-reflectivity upper or lower interfaces. The phase shift can be adjusted by varying factors such as the height of the plurality of micro-pillars MP, cross-sectional size, lattice spacing, and constituent materials. The geometric phase, also known as the Pancharatnam-Berry phase, usually applies to situations where circularly polarized light interacts with an array of anisotropic micro-pillars of the same size but with  different orientation angles. The cross-circularly polarized component of the transmitted light will be imparted with twice the phase modulation of the micro-pillars, achieving phase shifts by varying the orientation angles of the plurality of micro-pillars MP. The arrangement of the plurality of micro-pillars MP follows a specific phase distribution, which can be a hyperbolic phase distribution or a complex phase distribution. In some embodiments, a phase of the plurality of micro-pillars MP is expressed as:

[0145] wherein f is a focal length of the metasurface, λ is a wavelength of light emitted from the respective light emitting element, and (x, y) are coordinates of the plurality of micro-pillars MP. In some embodiments, the metasurface refers to a planar lens structure composed of the plurality of micro-pillars MP, with the height of the plurality of micro-pillars MP ranging from the nanometer to the micrometer scale. Macroscopically, it appears as a surface structure; microscopically, it is a three-dimensional structure, not just a simple surface but rather a collection of micropillars. The metasurface is configured to collimate the light from the respective light emitting element, and functions as a lens with a focal length f. In one example, the focal length f of the metasurface is a distance between the multiple quantum wells layer MQW and a bottom surface of the plurality of micro-pillars MP.

[0146] In some embodiments, the diffractive converging lens has a diameter or a width in a range of 1 μm to 2000 μm. In some embodiments, a number of the plurality of micro-pillars MP is approximately the same as the diameter or the width divided by the period. An orthographic projection of the diffractive converging lens on a base substrate at least partially overlaps with an orthographic projection of the respective light emitting element on the base substrate, with their optical axes coinciding.

[0147] FIG. 8 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure. FIG. 8 depicts an angle-deflecting array substrate. Referring to FIG. 8, the array substrate in some embodiments includes a back plate BP, a bonding layer BL on the back plate BP, a first electrode layer E1 on a side of the bonding layer BL away from the back plate BP, a first conductive layer CL1 on a side of the first electrode layer E1 away from the back plate BP, a first semiconductor material layer SML1 on a side of the first conductive layer CL1 away from the back plate BP, a multiple quantum wells layer MQW on a side of the first semiconductor material layer SML1 away from the back plate BP, a second semiconductor material layer SML2 on a side of the multiple quantum wells layer MQW away from the back plate BP, an insulating layer IN on a side of the second semiconductor material layer SML2 away from the back plate BP, a second conductive layer CL2 on a side of the insulating layer IN away from the back plate BP, and a second electrode layer E2 on a side of the second conductive layer CL2 away from the back plate BP.

[0148] In some embodiments, the array substrate further includes a plurality of lenses. A respective lens LEN of the plurality of lenses is shown in FIG. 8. In some embodiments, the  array substrate further includes a planarization layer PLN on a side of the second conductive layer CL2 away from the back plate BP, and a respective lens LEN on a side of the planarization layer PLN away from the back plate BP.

[0149] In some embodiments, the first conductive layer CL1 connects the first electrode layer E1 to the first semiconductor material layer SML1. In some embodiments, the second conductive layer CL2 connects the second electrode layer E2 to the second semiconductor material layer SML2.

[0150] In some embodiments, the back plate BP includes a plurality of transistors configured to drive light emission in a plurality of light emitting elements in the array substrate. In one example, FIG. 8 depicts a respective light emitting element of the plurality of light emitting elements in the array substrate.

[0151] In some embodiments, the bonding layer BL is configured to bond the plurality of light emitting elements to the back plate BP. The bonding layer BL ensures a stable connection and efficient transmission of electrical signals.

[0152] In some embodiments, the array substrate includes a plurality of pillars NP spaced apart from each other by a barrier layer BRL. A respective pillar of the plurality of pillars NP includes a stacked structure comprising a portion of the first semiconductor material layer SML1, a portion of the multiple quantum wells layer MQW on the portion of the first semiconductor material layer SML1, and a portion of the second semiconductor material layer SML2 on a side of the portion of the multiple quantum wells layer MQW away from the portion of the first semiconductor material layer SML1.

[0153] In some embodiments, an orthographic projection of the respective lens LEN on the back plate BP substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) covers an orthographic projection of the plurality of pillars NP on the back plate BP.

[0154] In some embodiments, the first semiconductor material layer SML1 and the second semiconductor material layer SML2 include two different materials selected from a p-doped semiconductor material and an n-doped semiconductor material. In some embodiments, the first semiconductor material layer SML1 includes a p-doped semiconductor material, and the second semiconductor material layer SML2 includes an n-doped semiconductor material. In alternative embodiments, the first semiconductor material layer SML1 includes an n-doped semiconductor material, and the second semiconductor material layer SML2 includes a p-doped semiconductor material. Examples of appropriate p-doped semiconductor materials include one or more of a Group III semiconductor element, Group IV semiconductor element, and Group V semiconductor element, doped with a hole. Specific examples of p-doped semiconductor materials include a p-doped gallium nitride and a p-doped gallium phosphide. Examples of appropriate n-doped semiconductor materials include one or more of a Group III  semiconductor element, Group IV semiconductor element, and Group V semiconductor element, doped with an electron. Specific examples of n-doped semiconductor materials include an n-doped gallium nitride and an n-doped gallium phosphide.

[0155] In some embodiments, the multiple quantum wells layer MQW includes a stacked structure comprising multiple sublayers of semiconductor materials, a respective sublayer of the multiple sublayers includes one or more of a Group III semiconductor element, Group IV semiconductor element, and Group V semiconductor element, for example, indium gallium nitride or aluminum indium gallium phosphide. Electrons and holes recombine in the multiple quantum wells layer MQW to emit light.

[0156] In some embodiments, the first electrode layer E1, the second electrode layer E2, and the bonding layer BL are made of a metallic material.

[0157] In some embodiments, the first conductive layer CL1 and the second conductive layer CL2 are made of a transparent conductive material such as indium tin oxide. The first conductive layer CL1 and the second conductive layer CL2 are configured to perform current spreading.

[0158] In some embodiments, the first conductive layer CL1, the second conductive layer CL2, and the insulating layer IN encapsulate the plurality of pillars NP. The insulating layer IN forms a side wall of the encapsulation.

[0159] In some embodiments, the respective lens LEN can be made of an insulating material such as silicon oxide, silicon nitride, and organic adhesive materials. The respective lens LEN can be fabricated using processes such as exposure, heat melting, and etching. In some embodiments, the respective lens LEN is a lenticular lens.

[0160] In some embodiments, the respective lens LEN has a first central optical axis AX1, the respective light emitting element has a second central optical axis AX2, and the first central optical axis AX1 and the second central optical axis AX2 are non-overlapping with each other. As used herein, the term “non-overlapping” refers to that the first central optical axis AX1 is non-parallel (e.g., at an angle greater than 5 degrees, greater than 10 degrees, greater than 15 degrees, greater than 20 degrees, or greater than 25 degrees) to the second central optical axis AX2. In one example, the respective lens LEN is tilted with respect to the respective light emitting element so that the first central optical axis AX1 and the second central optical axis AX2 are non-overlapping with each other. In another example, the respective lens LEN is shaped in a way that redirects the light so that the first central optical axis AX1 and the second central optical axis AX2 are non-overlapping with each other.

[0161] In some embodiments, an orthographic projection of the first central optical axis AX1 on the back plate BP is spaced apart from an orthographic projection of the second central optical axis AX2 on the back plate BP by a distance less than a diameter of the respective lens LEN. Optionally, the orthographic projection of the first central optical axis AX1 on the back  plate BP is spaced apart from the orthographic projection of the second central optical axis AX2 on the back plate BP by a distance less than half of the diameter of the respective lens LEN. Optionally, the orthographic projection of the first central optical axis AX1 on the back plate BP is spaced apart from the orthographic projection of the second central optical axis AX2 on the back plate BP by a distance in a range of 0.1 to 0.5 times (e.g., 0.1 to 0.2 times, 0.2 to 0.3 times, 0.3 to 0.4 times, or 0.4 to 0.5 times) of the diameter of the respective lens LEN.

[0162] As the light passes through the respective lens LEN, the curvature and orientation of the respective lens LEN cause the light rays to bend. This bending is due to the refraction, which is governed by Snell's Law. The refractive index differences between the lens material and the surrounding medium cause the light to change direction. The deflection mechanism allows the light to be directed at specific angles, which can be precisely controlled. By deflecting the light at controlled angles, the array substrate improves the efficiency of light usage, ensuring more light is directed towards the desired viewing angle or optical path. This deflection reduces light losses that occur when light is emitted in unwanted directions, thereby enhancing the overall brightness and efficiency of the array substrate.

[0163] The inventors of the present disclosure discovers that the structure of the array substrate provides a simple and cost-effective way of making an angle-deflecting array substrate. By deflecting light at specific angles, the array substrate ensures that more light is used effectively, enhancing brightness and reducing waste. The array substrate can be customized to achieve specific light patterns and angles, making the technology versatile for various applications. This approach to light deflection in LEDs is particularly useful in applications where precise control of light direction is crucial, such as in AR / VR displays, where the light needs to be directed accurately to the user's eyes for optimal visual experience.

[0164] FIG. 9 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 9, the array substrate in some embodiments includes a back plate BP, a bonding layer BL on the back plate BP, a first electrode layer E1 on a side of the bonding layer BL away from the back plate BP, a first conductive layer CL1 on a side of the first electrode layer E1 away from the back plate BP, a first semiconductor material layer SML1 on a side of the first conductive layer CL1 away from the back plate BP, a multiple quantum wells layer MQW on a side of the first semiconductor material layer SML1 away from the back plate BP, a second semiconductor material layer SML2 on a side of the multiple quantum wells layer MQW away from the back plate BP, an insulating layer IN on a side of the second semiconductor material layer SML2 away from the back plate BP, a second conductive layer CL2 on a side of the insulating layer IN away from the back plate BP, and a second electrode layer E2 on a side of the second conductive layer CL2 away from the back plate BP.

[0165] In some embodiments, the array substrate further includes a plurality of first lenses. A respective first lens LEN1 of the plurality of first lenses is shown in FIG. 9. In some  embodiments, the array substrate further includes a planarization layer PLN on a side of the second conductive layer CL2 away from the back plate BP, a respective first lens LEN1 on a side of the planarization layer PLN away from the back plate BP, and a first encapsulating layer EN1 on a side of the respective first lens LEN1 away from the back plate BP.

[0166] In some embodiments, the array substrate further includes a plurality of second lenses. A respective second lens LEN2 of the plurality of second lenses is shown in FIG. 9. In some embodiments, a respective second lens LEN2 is on a side of the first encapsulating layer EN1 away from the back plate BP, and a second encapsulating layer EN2 is on a side of the respective second lens LEN2 away from the back plate BP.

[0167] In some embodiments, the first conductive layer CL1 connects the first electrode layer E1 to the first semiconductor material layer SML1. In some embodiments, the second conductive layer CL2 connects the second electrode layer E2 to the second semiconductor material layer SML2.

[0168] In some embodiments, the back plate BP includes a plurality of transistors configured to drive light emission in a plurality of light emitting elements in the array substrate. In one example, FIG. 9 depicts a respective light emitting element of the plurality of light emitting elements in the array substrate.

[0169] In some embodiments, the bonding layer BL is configured to bond the plurality of light emitting elements to the back plate BP. The bonding layer BL ensures a stable connection and efficient transmission of electrical signals.

[0170] In some embodiments, the array substrate includes a plurality of pillars NP spaced apart from each other by a barrier layer BRL. A respective pillar of the plurality of pillars NP includes a stacked structure comprising a portion of the first semiconductor material layer SML1, a portion of the multiple quantum wells layer MQW on the portion of the first semiconductor material layer SML1, and a portion of the second semiconductor material layer SML2 on a side of the portion of the multiple quantum wells layer MQW away from the portion of the first semiconductor material layer SML1.

[0171] In some embodiments, an orthographic projection of the respective first lens LEN1 on the back plate BP substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) covers an orthographic projection of the plurality of pillars NP on the back plate BP.

[0172] In some embodiments, an orthographic projection of the respective second lens LEN2 on the back plate BP substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) covers an orthographic projection of the plurality of pillars NP on the back plate BP.

[0173] In some embodiments, the first semiconductor material layer SML1 and the second semiconductor material layer SML2 include two different materials selected from a p-doped semiconductor material and an n-doped semiconductor material. In some embodiments, the first semiconductor material layer SML1 includes a p-doped semiconductor material, and the second semiconductor material layer SML2 includes an n-doped semiconductor material. In alternative embodiments, the first semiconductor material layer SML1 includes an n-doped semiconductor material, and the second semiconductor material layer SML2 includes a p-doped semiconductor material. Examples of appropriate p-doped semiconductor materials include one or more of a Group III semiconductor element, Group IV semiconductor element, and Group V semiconductor element, doped with a hole. Specific examples of p-doped semiconductor materials include a p-doped gallium nitride and a p-doped gallium phosphide. Examples of appropriate n-doped semiconductor materials include one or more of a Group III semiconductor element, Group IV semiconductor element, and Group V semiconductor element, doped with an electron. Specific examples of n-doped semiconductor materials include an n-doped gallium nitride and an n-doped gallium phosphide.

[0174] In some embodiments, the multiple quantum wells layer MQW includes a stacked structure comprising multiple sublayers of semiconductor materials, a respective sublayer of the multiple sublayers includes one or more of a Group III semiconductor element, Group IV semiconductor element, and Group V semiconductor element, for example, indium gallium nitride or aluminum indium gallium phosphide. Electrons and holes recombine in the multiple quantum wells layer MQW to emit light.

[0175] In some embodiments, the first electrode layer E1, the second electrode layer E2, and the bonding layer BL are made of a metallic material.

[0176] In some embodiments, the first conductive layer CL1 and the second conductive layer CL2 are made of a transparent conductive material such as indium tin oxide. The first conductive layer CL1 and the second conductive layer CL2 are configured to perform current spreading.

[0177] In some embodiments, the first conductive layer CL1, the second conductive layer CL2, and the insulating layer IN encapsulate the plurality of pillars NP. The insulating layer IN forms a side wall of the encapsulation.

[0178] In some embodiments, the respective first lens LEN1 or the respective second lens LEN2 can be made of an insulating material such as silicon oxide, silicon nitride, and organic adhesive materials. The respective first lens LEN1 can be fabricated using processes such as exposure, heat melting, and etching. In some embodiments, the respective first lens LEN1 is a lenticular lens. In some embodiments, the respective second lens LEN2 is a diffractive deflecting lens. In some embodiments, the diffractive deflecting lens includes a plurality of micro-pillars. Optionally, a respective micro-pillar of the plurality of micro-pillars has a diameter less than 1000 nm. The phases of micro-pillars of different diameters vary. Specific  micro-pillar diameters are configured to meet the phase requirements of a spherical lens or to satisfy off-axis aberration correction phases, resulting in collimated light beams. The diffractive deflecting lens can be fabricated using nanoimprint or photolithography techniques.

[0179] Various appropriate implementations may be practiced in the present disclosure. The plurality of micro-pillars may have various appropriate shapes. Examples of appropriate shapes include cylindrical or rectangular shapes. In some embodiments, an array period of the plurality of micro-pillars is less than 1 μm. In some embodiments, a diameter or a width of a respective micro-pillar of the plurality of micro-pillars is smaller than the period. The plurality of micro-pillars can be made from dielectric materials such as SiO2, SiN, Al2O3, GaN, etc.

[0180] The micro-pillars can be transmission phase type or geometric phase type. The transmission phase typically refers to the phase shift modulation that light undergoes when passing through the plurality of micro-pillars, where the plurality of micro-pillars act as truncated dielectric waveguides with low-reflectivity upper or lower interfaces. The phase shift can be adjusted by varying factors such as the height of the plurality of micro-pillars, cross-sectional size, lattice spacing, and constituent materials. The geometric phase, also known as the Pancharatnam-Berry phase, usually applies to situations where circularly polarized light interacts with an array of anisotropic micro-pillars of the same size but with different orientation angles. The cross-circularly polarized component of the transmitted light will be imparted with twice the phase modulation of the micro-pillars, achieving phase shifts by varying the orientation angles of the plurality of micro-pillars. The arrangement of the plurality of micro-pillars follows a specific phase distribution, which can be a hyperbolic phase distribution or a complex phase distribution.

[0181] In some embodiments, the diffractive deflecting lens has a diameter or a width in a range of 1 μm to 2000 μm. In some embodiments, a number of the plurality of micro-pillars MP is approximately the same as the diameter or the width divided by the period. An orthographic projection of the diffractive deflecting lens on a base substrate at least partially overlaps with an orthographic projection of the respective light emitting element on the base substrate, with their optical axes coinciding.

[0182] In some embodiments, a phase of the diffractive deflecting lens is a deflecting phase, configured to deflect the light. The diffractive deflecting lens is an optical element configured to redirect or deflect light waves through diffraction. Unlike traditional lenses that rely on refraction to change the direction of light, diffractive deflecting lenses use micro-structures, typically in the form of a series of grooves or patterns etched onto the surface. These micro-structures cause light to interfere constructively and destructively at specific angles, resulting in a controlled deflection of the light beam. Diffractive deflecting lenses are often used in applications requiring precise light manipulation, such as beam steering in optical communications and laser systems.

[0183] In some embodiments, the phase distribution for the diffraction deflecting lens is:

[0184] wherein θ is a deflection angle of the metasurface, λ is a wavelength of light emitted from the respective light emitting element, and x is a coordinate of the plurality of micro-pillars MP. Adjusting the phase distribution can change the deflection angle, which can be achieved by varying the diameter / side length of the micro-pillars. As used herein, the term deflection angle refers to an angle reflected by the metasurface with respect to an incident light emitted from a respective light emitting element. In some embodiments, the metasurface refers to a planar lens structure composed of the plurality of micro-pillars MP, with the height of the plurality of micro-pillars MP ranging from the nanometer to the micrometer scale. Macroscopically, it appears as a surface structure; microscopically, it is a three-dimensional structure, not just a simple surface but rather a collection of micropillars. The metasurface is configured to collimate the light from the respective light emitting element, and functions as a lens with a focal length f. In one example, the focal length f of the metasurface is a distance between the multiple quantum wells layer MQW and a bottom surface of the plurality of micro-pillars MP.

[0185] The array substrate depicted in FIG. 9 uses a combination of the respective first lens LEN1 and the respective second lens LEN2. The array substrate allows for highly accurate control over the direction of the light beam. This precision is crucial for applications like AR / VR displays where light needs to be directed precisely to the user's eyes. By converging and then deflecting the light, the array substrate ensures that more of the emitted light is utilized effectively, reducing losses and increasing the overall brightness and efficiency of the LED. The array substrate is relatively simple and cost-effective to manufacture. The use of the respective first lens LEN1 and the respective second lens LEN2 can be integrated into existing fabrication processes, making it suitable for large-scale production. The array substrate can be adapted to various applications that require precise light control. The diffractive deflecting lens can be customized to achieve different deflection angles and patterns, providing flexibility in design.

[0186] FIG. 10A is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 10A, the array substrate in some embodiments includes a back plate BP, a bonding layer BL on the back plate BP, a first electrode layer E1 on a side of the bonding layer BL away from the back plate BP, a first conductive layer CL1 on a side of the first electrode layer E1 away from the back plate BP, a first semiconductor material layer SML1 on a side of the first conductive layer CL1 away from the back plate BP, a multiple quantum wells layer MQW on a side of the first semiconductor material layer SML1 away from the back plate BP, a second semiconductor material layer SML2 on a side of the multiple quantum wells layer MQW away from the back plate BP, an insulating layer IN on a side of the second semiconductor material layer SML2 away from the back plate BP, a second conductive layer CL2 on a side of the insulating layer IN away from the back plate BP, a second electrode layer E2 on a side of the second  conductive layer CL2 away from the back plate BP, and a planarization layer PLN on a side of the second conductive layer CL2 away from the back plate BP.

[0187] In some embodiments, the first conductive layer CL1 connects the first electrode layer E1 to the first semiconductor material layer SML1. In some embodiments, the second conductive layer CL2 connects the second electrode layer E2 to the second semiconductor material layer SML2.

[0188] In some embodiments, the back plate BP includes a plurality of transistors configured to drive light emission in a plurality of light emitting elements in the array substrate. In one example, FIG. 10A depicts a respective light emitting element of the plurality of light emitting elements in the array substrate.

[0189] In some embodiments, the bonding layer BL is configured to bond the plurality of light emitting elements to the back plate BP. The bonding layer BL ensures a stable connection and efficient transmission of electrical signals.

[0190] In some embodiments, the array substrate includes a plurality of pillars NP spaced apart from each other by a barrier layer BRL. A respective pillar of the plurality of pillars NP includes a stacked structure comprising a portion of the first semiconductor material layer SML1, a portion of the multiple quantum wells layer MQW on the portion of the first semiconductor material layer SML1, and a portion of the second semiconductor material layer SML2 on a side of the portion of the multiple quantum wells layer MQW away from the portion of the first semiconductor material layer SML1.

[0191] Various appropriate implementations may be practiced in the present disclosure. For example, the pillar may have various appropriate shapes. The pillar can be either a cube or a cylinder, but due to manufacturing considerations, it is generally cylindrical. In one example, the pillar has a cubic shape having a length of less than 1 μm, a width of less than 1 μm, and a height in a range of 0.1 μm to 5 μm. In another example, the pillar has a cylindrical shape having a diameter of less than 1 μm, and a height in a range of 0.1 μm to 5 μm.

[0192] In some embodiments, adjacent pillars of the plurality of pillars are spaced apart by a distance greater than 0.04 μm. In some embodiments, a total number of the plurality of pillars in a respective light emitting element is greater than 4. The spacing can be adjusted according to the brightness requirements of the LED device. For cylindrical nanopillars, the number of nanopillars can be calculated as the nanopillar area divided by the square of the sum of the nanopillar diameter and the spacing.

[0193] In some embodiments, the phase distribution for the pillars of the plurality of pillars is:

[0194] wherein θ is a deflection angle of the metasurface, λ is a wavelength of light emitted from the respective light emitting element, and x is a coordinate of the plurality of micro-pillars MP. Adjusting the phase distribution can change the deflection angle, which can be achieved by varying the diameter / side length of the pillars of the plurality of pillars. In one example, the pillars of the plurality of pillars are made of GaN, a diameter-phase mapping relationship is as follows: when the diameter is 40 / 60 / 80 / 100 / 120 / 160 nm, respectively; the corresponding phase is 0.163 / 0.489 / 1.022 / 1.885 / 3.137 / 4.677 / 6.198 rad, respectively. In some embodiments, the metasurface refers to a planar lens structure composed of the plurality of micro-pillars MP, with the height of the plurality of micro-pillars MP ranging from the nanometer to the micrometer scale. Macroscopically, it appears as a surface structure; microscopically, it is a three-dimensional structure, not just a simple surface but rather a collection of micropillars. The metasurface is configured to collimate the light from the respective light emitting element, and functions as a lens with a focal length f. In one example, the focal length f of the metasurface is a distance between the multiple quantum wells layer MQW and a bottom surface of the plurality of micro-pillars MP.

[0195] FIG. 10B is a schematic diagram illustrating an arrangement of a plurality of pillars in an array substrate in some embodiments according to the present disclosure. In some embodiments, the plurality of pillars are arranged in an array having a square lattice or a hexagonal lattice. In FIG. 10B, the plurality of pillars are arranged in an array having a square lattice. FIG. 10C is a schematic diagram illustrating an arrangement of a plurality of pillars in an array substrate in some embodiments according to the present disclosure. In FIG. 10C, the plurality of pillars are arranged in an array having a hexagonal lattice.

[0196] In some embodiments, the first semiconductor material layer SML1 and the second semiconductor material layer SML2 include two different materials selected from a p-doped semiconductor material and an n-doped semiconductor material. In some embodiments, the first semiconductor material layer SML1 includes a p-doped semiconductor material, and the second semiconductor material layer SML2 includes an n-doped semiconductor material. In alternative embodiments, the first semiconductor material layer SML1 includes an n-doped semiconductor material, and the second semiconductor material layer SML2 includes a p-doped semiconductor material. Examples of appropriate p-doped semiconductor materials include one or more of a Group III semiconductor element, Group IV semiconductor element, and Group V semiconductor element, doped with a hole. Specific examples of p-doped semiconductor materials include a p-doped gallium nitride and a p-doped gallium phosphide. Examples of appropriate n-doped semiconductor materials include one or more of a Group III semiconductor element, Group IV semiconductor element, and Group V semiconductor element, doped with an electron. Specific examples of n-doped semiconductor materials include an n-doped gallium nitride and an n-doped gallium phosphide.

[0197] In some embodiments, the multiple quantum wells layer MQW includes a stacked structure comprising multiple sublayers of semiconductor materials, a respective sublayer of  the multiple sublayers includes one or more of a Group III semiconductor element, Group IV semiconductor element, and Group V semiconductor element, for example, indium gallium nitride or aluminum indium gallium phosphide. Electrons and holes recombine in the multiple quantum wells layer MQW to emit light.

[0198] In some embodiments, the first electrode layer E1, the second electrode layer E2, and the bonding layer BL are made of a metallic material.

[0199] In some embodiments, the first conductive layer CL1 and the second conductive layer CL2 are made of a transparent conductive material such as indium tin oxide. The first conductive layer CL1 and the second conductive layer CL2 are configured to perform current spreading.

[0200] In some embodiments, the first conductive layer CL1, the second conductive layer CL2, and the insulating layer IN encapsulate the plurality of pillars NP. The insulating layer IN forms a side wall of the encapsulation.

[0201] In some embodiments, widths (e.g., diameters) of the plurality of pillars NP along a first direction DR1 sequentially decreases, wherein the first direction DR1 is a direction along a plane intersecting the barrier layer BRL, the first semiconductor material layer SML1, the multiple quantum wells layer MQW, and the second semiconductor material layer SML2, and perpendicular to a surface of the back plate BP. Optionally, the first direction DR1 is from a first side of the respective light emitting element to a second side of the respective light emitting element. In some embodiments, the widths of the plurality of pillars NP along the first direction DR1 gradually decreases. The plurality of pillars NP having the sequentially (e.g., gradually) decreasing widths are configured to have different deflection phases which alter the path of the light rays as they pass through the pillars, and are configured to emit deflected light directly. As the light travels through the plurality of pillars NP, the deflection phases introduced by the varying widths cause the light to be emitted at specific angles. This results in direct light deflection without the need for additional structures.

[0202] The inventors of the present disclosure discover that the array substrate according to the present disclosure provides a simple and cost-effective way of making an angle-deflecting array substrate. The plurality of pillars NP provide precise control over the light deflection, ensuring that more light is directed in the desired direction, improving efficiency. The array substrate can be adapted to various applications requiring precise light control, such as AR / VR displays, where accurate light direction enhances the visual experience.

[0203] FIG. 11A to FIG. 11I illustrate a method of fabricating an array substrate in some embodiments according to the present disclosure. Referring to FIG. 11A, the method includes forming a first layer L1 on a base substrate BS, forming a second layer L2 on a side of the first layer L1 away from the base substrate BS, forming a third layer L3 on a side of the second layer L2 away from the base substrate BS, forming a first conductive material layer CML1 on a  side of the third layer L3 away from the base substrate BS, and forming a photoresist layer PR on a side of the first conductive material layer CML1 away from the base substrate BS.

[0204] In some embodiments, the first layer L1 and the second layer L2 include two different materials selected from a p-doped semiconductor material and an n-doped semiconductor material. In some embodiments, the first layer L1 includes a p-doped semiconductor material, and the second layer L2 includes an n-doped semiconductor material. In alternative embodiments, the first layer L1 includes an n-doped semiconductor material, and the second layer L2 includes a p-doped semiconductor material. Examples of appropriate p-doped semiconductor materials include one or more of a Group III semiconductor element, Group IV semiconductor element, and Group V semiconductor element, doped with a hole. Specific examples of p-doped semiconductor materials include a p-doped gallium nitride and a p-doped gallium phosphide. Examples of appropriate n-doped semiconductor materials include one or more of a Group III semiconductor element, Group IV semiconductor element, and Group V semiconductor element, doped with an electron. Specific examples of n-doped semiconductor materials include an n-doped gallium nitride and an n-doped gallium phosphide.

[0205] In some embodiments, the third layer L3 includes a stacked structure comprising multiple sublayers of semiconductor materials, a respective sublayer of the multiple sublayers includes one or more of a Group III semiconductor element, Group IV semiconductor element, and Group V semiconductor element, for example, indium gallium nitride or aluminum indium gallium phosphide. Electrons and holes recombine in the multiple quantum wells layer MQW to emit light.

[0206] In some embodiments, the first conductive material layer CML1 is made of a transparent conductive material such as indium tin oxide.

[0207] In some embodiments, forming the photoresist layer PR includes nano-printing a plurality of photoresist pillars on the first conductive material layer CML1.

[0208] Referring to FIG. 11B, the method in some embodiments includes patterning the first layer, the second layer, the third layer and the first conductive material layer using the photoresist layer as a mask plate, thereby forming a fourth layer L4, a fifth layer L5, a sixth layer L6, and a second conductive material layer CML2. Subsequent to forming the fourth layer L4, the fifth layer L5, the sixth layer L6, and the second conductive material layer CML2, the array substrate includes a plurality of first pillars NP1. A respective first pillar of the plurality of first pillars NP1 includes a portion of the fourth layer L4, a portion of the fifth layer L5, a portion of the sixth layer L6, and a portion of the second conductive material layer CML2. Optionally, the method further includes annealing the substrate subsequent to the patterning step, and repairing side walls of the plurality of first pillars NP1.

[0209] In some embodiments, the fourth layer L4 and the fifth layer L5 include two different materials selected from a p-doped semiconductor material and an n-doped semiconductor  material. In some embodiments, the fourth layer L4 includes a p-doped semiconductor material, and the fifth layer L5 includes an n-doped semiconductor material. In alternative embodiments, the fourth layer L4 includes an n-doped semiconductor material, and the fifth layer L5 includes a p-doped semiconductor material. Examples of appropriate p-doped semiconductor materials include one or more of a Group III semiconductor element, Group IV semiconductor element, and Group V semiconductor element, doped with a hole. Specific examples of p-doped semiconductor materials include a p-doped gallium nitride and a p-doped gallium phosphide. Examples of appropriate n-doped semiconductor materials include one or more of a Group III semiconductor element, Group IV semiconductor element, and Group V semiconductor element, doped with an electron. Specific examples of n-doped semiconductor materials include an n-doped gallium nitride and an n-doped gallium phosphide.

[0210] In some embodiments, the sixth layer L6 includes a stacked structure comprising multiple sublayers of semiconductor materials, a respective sublayer of the multiple sublayers includes one or more of a Group III semiconductor element, Group IV semiconductor element, and Group V semiconductor element, for example, indium gallium nitride or aluminum indium gallium phosphide. Electrons and holes recombine in the multiple quantum wells layer MQW to emit light.

[0211] In some embodiments, the second conductive material layer CML2 is made of a transparent conductive material such as indium tin oxide.

[0212] Referring to FIG. 11C, the method in some embodiments further includes forming a barrier material layer BRML. The barrier material layer BRML fills in a space between adjacent first pillars of the plurality of first pillars NP1. The barrier material layer BRML includes an insulating material.

[0213] Referring to FIG. 11D, the method in some embodiments further includes depositing a conductive material on the second conductive material layer and the barrier material layer, thereby forming a third conductive material layer CML3; and depositing an electrode material on a side of the third conductive material layer CML3 away from the base substrate BS, thereby forming an electrode material layer EML.

[0214] Referring to FIG. 11E, the method in some embodiments further includes providing a back plate BP comprising a plurality of thin-film transistors TFT, providing a bonding material layer BML to bond the light emitting element to the thin-film transistor TFT through a contact electrode CE , and removing the base substrate BS from the fourth layer L4.

[0215] Referring to FIG. 11F, the method in some embodiments further includes etching the fourth layer L4, the barrier material layer BRML, the fifth layer L5, the sixth layer L6, the third conductive material layer CML3, the electrode material layer EML, and the barrier material layer BML, thereby forming a second semiconductor material layer SML2, a barrier layer BRL,  a multiple quantum wells layer MQW, a first semiconductor material layer SML1, a first conductive layer CL1, a first electrode layer E1, and a bonding layer BL.

[0216] In some embodiments, the first semiconductor material layer SML1 and the second semiconductor material layer SML2 include two different materials selected from a p-doped semiconductor material and an n-doped semiconductor material. In some embodiments, the first semiconductor material layer SML1 includes a p-doped semiconductor material, and the second semiconductor material layer SML2 includes an n-doped semiconductor material. In alternative embodiments, the first semiconductor material layer SML1 includes an n-doped semiconductor material, and the second semiconductor material layer SML2 includes a p-doped semiconductor material. Examples of appropriate p-doped semiconductor materials include one or more of a Group III semiconductor element, Group IV semiconductor element, and Group V semiconductor element, doped with a hole. Specific examples of p-doped semiconductor materials include a p-doped gallium nitride and a p-doped gallium phosphide. Examples of appropriate n-doped semiconductor materials include one or more of a Group III semiconductor element, Group IV semiconductor element, and Group V semiconductor element, doped with an electron. Specific examples of n-doped semiconductor materials include an n-doped gallium nitride and an n-doped gallium phosphide.

[0217] In some embodiments, the multiple quantum wells layer MQW includes a stacked structure comprising multiple sublayers of semiconductor materials, a respective sublayer of the multiple sublayers includes one or more of a Group III semiconductor element, Group IV semiconductor element, and Group V semiconductor element, for example, indium gallium nitride or aluminum indium gallium phosphide. Electrons and holes recombine in the multiple quantum wells layer MQW to emit light.

[0218] In some embodiments, the first electrode layer E1 and the bonding layer BL are made of a metallic material.

[0219] In some embodiments, the first conductive layer CL1 is made of a transparent conductive material such as indium tin oxide.

[0220] Referring to FIG. 11G, the method in some embodiments further includes forming an insulating layer IN exposing a portion of the second semiconductor material layer SML2; and forming a second conductive layer CL2 on a side of the insulating layer IN away from the back plate BP, the second conductive layer CL2 connected to the second semiconductor material layer SML2.

[0221] Referring to FIG. 11H, the method in some embodiments further includes forming a planarization layer PLN on a side of the second conductive layer CL2 away from the back plate BP, forming a lens material layer LML on a side of the planarization layer PLN away from the back plate BP, and forming a lens template TPL on a side of the lens material layer LML away from the back plate BP.

[0222] In some embodiments, forming the lens template TPL includes nanoprinting a template material on the lens material layer LML, performing a heat melting process on the template material to form the lens template TPL.

[0223] In some embodiments, the method further includes etching the lens material layer LML using the lens template TPL as a mask plate, thereby forming a plurality of lens. A respective lens LEN of the plurality of lens is denoted in FIG. 11I.

[0224] FIG. 12 is a schematic diagram illustrating the structure of a display apparatus in some embodiments according to the present disclosure. Referring to FIG. 12, the display apparatus in some embodiments includes a plurality of display panels and an X-prism XP. A respective display panel DP of the plurality of display panels includes an array substrate described herein. In some embodiments, the X-prism XP is configured to combine beams from the plurality of display panels. In some embodiments, the plurality of display panels are configured to emit light of different colors. In one example, a first display panel is configured to emit a red light, a second display panel is configured to emit a green light, and a third display panel is configured to emit a blue light. The X-prism XP is configured to combine light of different colors emitted from the plurality of display panels to create a full-color image.

[0225] The X-prism XP is a specialized optical component designed to combine light beams from different sources. It has a unique structure that allows it to direct and combine light efficiently. In one example, the surfaces of the X-prism XP can be coated with band-pass filters for specific colors, enhancing the transmission of the desired wavelengths while minimizing losses. In another example, each face of the X-prism can be coated with band-pass filters that correspond to the colors emitted by the display panels. These coatings allow only specific wavelengths to pass through, thereby improving the transmission efficiency and color purity. Light from each display panel enters the X-prism XP and is directed by internal reflections and the band-pass coatings to combine into a single beam. The combined beam contains all the color information from the individual display screens, resulting in a full-color image that is directed toward the viewer VE. The use of the X-prism XP with band-pass coatings ensures high optical efficiency. The coatings enhance the transmission of the desired light while minimizing losses due to reflection or absorption. This display apparatus according to the present disclosure is easy to implement and offers high light efficiency, making it suitable for applications requiring bright, full-color displays.

[0226] FIG. 13 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 13, the array substrate in some embodiments includes a stacked structure comprising a plurality of light emitting elements. A respective light emitting element of the plurality of light emitting elements is denoted as LE in FIG. 13. In some embodiments, orthographic projections of the plurality of light emitting elements on the back plate BP at least partially overlap with each other. Optionally, orthographic projections of the plurality of light emitting elements on the back  plate BP at least substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) overlap with each other.

[0227] In some embodiments, the array substrate further includes a plurality of first vias V1. The array substrate includes a back plate BP, one or more first electrode layers of the plurality of light emitting elements are electrically connected to the back plate BP through the plurality of first vias V1, respectively. For example, a first electrode layer of a first light emitting element is electrically connected to the back plate BP through a first relay electrode RE1 extending through a first one of the plurality of first vias V1 to the back plate BP. In another example, a first electrode layer of a second light emitting element is electrically connected to the back plate BP through a second relay electrode RE2 extending through a second one of the plurality of first vias V1 to the back plate BP. In some embodiments, the array substrate further includes a plurality of second vias V2. Second electrode layers of the plurality of light emitting elements are electrically connected to each other through the plurality of second vias V2. In one example, the second electrode layers of the plurality of light emitting elements are electrically connected to each other through a third relay electrode RE3 extending through the plurality of second vias V2. In some embodiments, the array substrate further includes a plurality of lens configured to converge light emitted from the plurality of light emitting elements. A respective lens of the plurality of lens is denoted as LEN in FIG. 13.

[0228] In some embodiments, the plurality of light emitting elements are configured to emit light of different colors. In one example, a first light emitting element is configured to emit a red light, a second light emitting element is configured to emit a green light, and a third light emitting element is configured to emit a blue light. Light of different colors emitted from the plurality of light emitting element are combined and converged through the respective lens LEN.

[0229] The vertically stacked light emitting elements according to the present disclosure allows the integration of various color-emitting light emitting elements within a compact structure. Each light emitting element in the stack is responsible for emitting a specific color, creating a full-color output when combined. This results in a highly integrated structure, significantly reducing the overall size and weight of the display system. The compact structure also allows for smaller pixel sizes, enhancing the resolution and image quality of the display.

[0230] FIG. 14 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 14, the array substrate in some embodiments includes a plurality of light emitting elements. A respective light emitting element of the plurality of light emitting elements is denoted as LE in FIG. 14. In some embodiments, orthographic projections of the plurality of light emitting elements on the back plate BP are non-overlapping with each other.

[0231] In some embodiments, the plurality of light emitting elements are configured to emit light of a same color, e.g., a blue color. The array substrate in some embodiments further  includes a color conversion layer configured convert a color of light emitted from at least one light emitting element into a different color (e.g., a red color or a green color) . Optionally, the array substrate further includes a transparent layer through which light emitted from at least one light emitting element transmit without color conversation.

[0232] In some embodiments, the array substrate further includes a light shielding layer LS in a region between adjacent light emitting elements.

[0233] In some embodiments, the array substrate further includes a color filter CF and a black matrix on a side of the color conversion layer CCL and the transparent layer TL away from the back plate BP.

[0234] FIG. 15A to FIG. 15B illustrate a method of fabricating an array substrate in some embodiments according to the present disclosure. Referring to FIG. 15A, a back plate BP is provided, and a bonding layer BL is formed on the back plate BP. The bonding layer BL includes a plurality of bonding blocks BB spaced apart from each other.

[0235] Referring to FIG. 15B, a light emitting substrate LES is provided and bonded to the back plate BP through the plurality of bonding blocks BB. In regions where the light emitting substrate LES is boned to the plurality of bonding blocks BB, the light emitting substrate LES is configured to emit light. In regions where the light emitting substrate LES is not boned to the plurality of bonding blocks BB, the light emitting substrate LES is not configured to emit light.

[0236] The plurality of pillars may have various appropriate shapes. FIG. 16 is a schematic diagram illustrating the structure of a plurality of pillars in some embodiments according to the present disclosure. Referring to FIG. 16, a respective pillar of the plurality of pillars NP in some embodiments has a hexagonal prism shape. FIG. 17 is a schematic diagram illustrating the structure of a plurality of pillars in some embodiments according to the present disclosure. Referring to FIG. 17, a respective pillar of the plurality of pillars NP in some embodiments has a cylindrical shape.

[0237] FIG. 18 is a schematic diagram illustrating the structure of a plurality of pillars in some embodiments according to the present disclosure. Referring to FIG. 18, the plurality of pillars NP in some embodiments form one-dimensional nanowire grids, which emit polarized light. This makes them suitable for use in polarized AR / VR optical systems, such as the Pancake optics. This configuration can double the light efficiency.

[0238] In another aspect, the present invention provides a display apparatus, including the array substrate described herein or fabricated by a method described herein, and one or more integrated circuits connected to the array substrate. Examples of appropriate display apparatuses include, but are not limited to, an electronic paper, a mobile phone, a tablet computer, a television, a monitor, a notebook computer, a digital album, a GPS, etc. Optionally, the display apparatus is a micro light emitting diode display apparatus.

[0239] In another aspect, the present disclosure provides a method of fabricating an array substrate. In some embodiments, the method includes forming a first conductive layer;

[0240] forming a barrier layer on the first conductive layer; forming a first semiconductor material layer on the first conductive layer; forming a multiple quantum wells layer on a side of the first semiconductor material layer SML1 away from the first conductive layer; and forming a second semiconductor material layer on a side of the barrier layer and the multiple quantum wells layer away from the first semiconductor material layer. Optionally, the method comprises forming a plurality of pillars spaced apart from each other by the barrier layer.

[0241] The foregoing description of the embodiments of the invention has been presented for purposes of illustration and description. It is not intended to be exhaustive or to limit the invention to the precise form or to exemplary embodiments disclosed. Accordingly, the foregoing description should be regarded as illustrative rather than restrictive. Obviously, many modifications and variations will be apparent to practitioners skilled in this art. The embodiments are chosen and described in order to explain the principles of the invention and its best mode practical application, thereby to enable persons skilled in the art to understand the invention for various embodiments and with various modifications as are suited to the particular use or implementation contemplated. It is intended that the scope of the invention be defined by the claims appended hereto and their equivalents in which all terms are meant in their broadest reasonable sense unless otherwise indicated. Therefore, the term “the invention” , “the present invention” or the like does not necessarily limit the claim scope to a specific embodiment, and the reference to exemplary embodiments of the invention does not imply a limitation on the invention, and no such limitation is to be inferred. The invention is limited only by the spirit and scope of the appended claims. Moreover, these claims may refer to use “first” , “second” , etc. following with noun or element. Such terms should be understood as a nomenclature and should not be construed as giving the limitation on the number of the elements modified by such nomenclature unless specific number has been given. Any advantages and benefits described may not apply to all embodiments of the invention. It should be appreciated that variations may be made in the embodiments described by persons skilled in the art without departing from the scope of the present invention as defined by the following claims. Moreover, no element and component in the present disclosure is intended to be dedicated to the public regardless of whether the element or component is explicitly recited in the following claims.

Claims

1.A light emitting element, comprising:a first conductive layer;a barrier layer on the first conductive layer; anda plurality of pillars spaced apart from each other by the barrier layer;wherein a respective pillar of the plurality of pillars comprises:a first semiconductor material layer on the first conductive layer;a multiple quantum wells layer on a side of the first semiconductor material layer away from the first conductive layer; anda second semiconductor material layer on a side of the barrier layer and the multiple quantum wells layer away from the first semiconductor material layer;wherein, an angle of light emission of the light emitting element is within ± 20 degrees.2.The light emitting element of claim 1,wherein the light emitting element further comprises an insulating layer forming a tube configured to receive the plurality of pillars;wherein an inner side wall of the insulating layer is in contact with the second semiconductor material layer.3.The light emitting element of claim 2, further comprising a second conductive layer on a side of the insulating layer and the second semiconductor material layer away from the first conductive layer.4.The light emitting element of claim 3, wherein the first conductive layer, the second conductive layer, and the insulating layer encapsulate the plurality of pillars.5.The light emitting element of claim 1, further comprising:a back plate;a bonding layer on the back plate; anda first electrode layer on a side of the bonding layer away from the back plate;wherein the first electrode layer is connected to the first conductive layer; andthe first electrode layer is bonded to the back plate through the bonding layer.6.The light emitting element of claim 5, further comprising:a second electrode layer on a side of the bonding layer away from the back plate; andan insulating layer on a side of the first electrode layer and the second electrode layer away from the bonding layer;wherein the bonding layer comprises a first bonding block and a second bonding block spaced apart from each other;the first electrode layer is bonded to the back plate through the first bonding block;the second electrode layer is bonded to the back plate through the second bonding block; andthe second electrode layer is connected to the second semiconductor material layer through a via extending through the insulating layer.7.The light emitting element of any one of claims 1 to 6, further comprising a lens;wherein an orthographic projection of the lens on a base substrate substantially covers an orthographic projection of the plurality of pillars on the base substrate.8.The light emitting element of claim 7, wherein the lens is a lenticular lens.9.The light emitting element of claim 7, wherein the lens has a first central optical axis;the light emitting element has a second central optical axis; andthe first central optical axis and the second central optical axis are non-overlapping with each other.10.The light emitting element of claim 7, wherein the lens is a diffractive converging lens.11.The light emitting element of any one of claims 1 to 6, further comprising:a first distributed Bragg reflector layer on a side of the first conductive layer away from the first semiconductor material layer; anda second distributed Bragg reflector layer on a side of the second semiconductor material layer away from the multiple quantum wells layer;wherein an orthographic projection of the first distributed Bragg reflector layer on a base substrate substantially covers an orthographic projection of the plurality of pillars on the base substrate; andan orthographic projection of the second distributed Bragg reflector layer on the base substrate substantially covers an orthographic projection of the plurality of pillars on the base substrate.12.The light emitting element of any one of claims 1 to 6, further comprising a reflective side wall configured to converge light emitted from the plurality of pillars in the light emitting element;wherein an orthographic projection of the reflective side wall on a base substrate substantially surrounds an orthographic projection of the plurality of pillars in the light emitting element on the base substrate.13.The light emitting element of claim 12, further comprising:a second conductive layer on a side of the second semiconductor material layer away from the first semiconductor material layer, the reflective side wall being on a side of the second conductive layer away from the base substrate; anda planarization layer on a side of the second conductive layer away from the base substrate;wherein the planarization layer fills in a gap between the second conductive layer and the reflective side wall.14.The light emitting element of any one of claims 1 to 6, further comprising:a first lens; anda second lens;wherein an orthographic projection of the first lens on a base substrate substantially covers an orthographic projection of the plurality of pillars on the base substrate;an orthographic projection of the second lens on the base substrate substantially covers an orthographic projection of the plurality of pillars on the base substrate;the first lens is on a side of the second semiconductor material layer away from the first conductive layer;the second lens is on a side of the first lens away from the first conductive layer;the first lens is a lenticular lens; andthe second lens is a diffractive deflecting lens.15.The light emitting element of any one of claims 1 to 6, wherein widths of the plurality of pillars along a first direction sequentially decreases, wherein the first direction is a direction along a plane intersecting the barrier layer, the first semiconductor material layer, the multiple quantum wells layer, and the second semiconductor material layer, and perpendicular to a surface of the first conductive layer.16.An array substrate, comprising:a stacked structure comprising a plurality of light emitting elements, wherein the plurality of light emitting elements comprises the light emitting element of any one of claims 1 to 15;a plurality of first vias;a plurality of second vias; anda back plate;wherein orthographic projections of the plurality of light emitting elements on the back plate at least partially overlap with each other;one or more first electrode layers of the plurality of light emitting elements are electrically connected to the back plate through the plurality of first vias; andsecond electrode layers of the plurality of light emitting elements are electrically connected to each other through the plurality of second vias.17.An array substrate, comprising:a plurality of light emitting elements, wherein the plurality of light emitting elements comprises the light emitting element of any one of claims 1 to 15;a color conversion layer configured convert a color of light emitted from at least one light emitting element into a different color; anda transparent layer through which light emitted from at least one light emitting element transmit without color conversation;wherein orthographic projections of the plurality of light emitting elements on a base substrate are non-overlapping with each other; andthe plurality of light emitting elements are configured to emit light of a same color.18.A display apparatus, comprising the light emitting element of any one of claims 1 to 15, and one or more integrated circuits.19.The display apparatus of claim 18, comprising a plurality of display panels configured to emit light of different colors, respectively, and an X-prism configured to combine beams from the plurality of display panels;wherein a respective display panel of the plurality of display panels comprises the light emitting element of any one of claims 1 to 15.20.A method of fabricating a light emitting element, comprising:forming a first conductive layer;forming a barrier layer on the first conductive layer; andforming a plurality of pillars spaced apart from each other by the barrier layer;wherein forming a respective pillar of the plurality of pillars comprising:forming a first semiconductor material layer on the first conductive layer;forming a multiple quantum wells layer on a side of the first semiconductor material layer away from the first conductive layer; andforming a second semiconductor material layer on a side of the barrier layer and the multiple quantum wells layer away from the first semiconductor material layer;wherein, an angle of light emission of the light emitting element is within ± 20 degrees.

Images