Narrow MESA sic mosfet and method of forming

Abstract

A method may include providing a device structure (101) comprising an epitaxial layer (104), a well (108) over the epitaxial layer (104), and a source layer (110) over the well (108), and providing a plurality of trenches (116) through the device structure (101), wherein the plurality of trenches (116) each comprises a bottom surface (122) and a set of sidewalls (124). The method may further include forming a shielding layer (130) in the device structure (101) by directing ions into each trench of the plurality of trenches (116), wherein the ions are directed into the set of sidewalls (124) of each trench of the plurality of trenches (116) at a non-zero angle relative to a perpendicular extending (150) from an upper surface of the device structure (101). The method may further include forming a contact (132) within the device structure (101), wherein the shielding layer (130) is connected with the contact (132).

Description

NARROW MESA SIC MOSFET AND METHOD OF FORMINGTECHNICAL FIELD

[0001] The present embodiments relate to semiconductor device patterning and, more particularly, to trench MOSFET gate shielding using an angled implant to enable advanced device scaling.BACKGROUND

[0002] Low voltage power metal–oxide–semiconductor field-effect transistors (MOSFETs) are often used in load switching applications where reduction of the on-resistance (Rds) of the device is desirable. In some applications, the RdsA of the device is minimized, where RdsA is the on-resistance of the device multiplied by the active area of the device. Additionally, low voltage power MOSFETs are commonly used in high frequency DC-DC applications.

[0003] Trench MOSFET scaling to improve device performance is a continuous goal. In some prior approaches, a narrow mesa structure (e.g., insulated-gate bipolar transistor (IGBT) structure) is provided to overcome SiC low surface mobility limitation through enabling bulk carrier transportation. To fully enable narrow mesa structure benefits, the mesa width should be minimized.

[0004] Accordingly, improved approaches are needed for forming narrow mesa structures in a SiC MOSFET to maximize performance and scalability.SUMMARY

[0005] This Summary is provided to introduce a selection of concepts in a simplified form that are further described below in the Detailed Description. This Summary is not intended to identify key features or essential features of the claimed  subject matter, nor is it intended as an aid in determining the scope of the claimed subject matter.

[0006] In one aspect, a method may include providing a device structure comprising an epitaxial layer, a well over the epitaxial layer, and a source layer over the well, and providing a plurality of trenches through the device structure, wherein the plurality of trenches each comprise a bottom surface and a set of sidewalls. The method may further include forming a shielding layer in the device structure by directing ions into each trench of the plurality of trenches, wherein the ions are directed into the set of sidewalls of each trench of the plurality of trenches at a non-zero angle relative to a perpendicular extending from an upper surface of the device structure. The method may further include forming a contact within the device structure, wherein the shielding layer is connected with the contact.

[0007] In another aspect, a method of forming a metal–oxide–semiconductor field-effect transistor may include providing a device structure comprising an epitaxial layer, a well over the epitaxial layer, and a source layer over the well, and forming a plurality of trenches through the device structure, wherein the plurality of trenches each comprise a bottom surface and a set of sidewalls. The method may further include forming a shielding layer along the bottom surface and along the set of sidewalls each trench of the plurality of trenches by directing ions into the plurality of trenches at a non-zero angle relative to a perpendicular extending from an upper surface of the device structure. The method may further include forming a contact within the device structure, wherein the shielding layer along the set of sidewalls is connected with the contact.

[0008] In yet another aspect, a metal–oxide–semiconductor field-effect transistor may include a device structure comprising an epitaxial layer atop a base, a well over the epitaxial layer, and a source layer over the well. The metal–oxide–semiconductor field-effect transistor may further include a plurality of trenches through the device structure, and a shielding layer along the bottom surface and along the set of sidewalls each trench of the plurality of trenches, wherein the shielding layer is formed by directing ions into the plurality of trenches at a non-zero angle relative to a  perpendicular extending from an upper surface of the device structure. The metal–oxide–semiconductor field-effect transistor may further include a contact within the device structure, wherein the shielding layer along the set of sidewalls is connected with the contact.BRIEF DESCRIPTION OF DRAWINGS

[0009] The accompanying drawings illustrate exemplary approaches of the disclosure, including the practical application of the principles thereof, as follows:

[0010] FIG. 1A is a top view of a device structure according to embodiments of the present disclosure;

[0011] FIG. 1B is a side cross-sectional view, along cutline X-X’ of FIG. 1A, illustrating the device structure, according to embodiments of the present disclosure;

[0012] FIG. 1C is a side cross-sectional view, along cutline Y-Y’ of FIG. 1A, illustrating the device structure, according to embodiments of the present disclosure;

[0013] FIG. 2A is a top view of a stack of layers of a device structure, according to embodiments of the present disclosure;

[0014] FIG. 2B is a side cross-sectional view, along cutline X-X’ of FIG. 2A, of a stack of layers of the device structure, according to embodiments of the present disclosure;

[0015] FIG. 3A is a top view of a stack of layers of a device structure following formation of a patterned P+ layer, according to embodiments of the present disclosure;

[0016] FIG. 3B is a side cross-sectional view, along cutline X-X’ of FIG. 3A, according to embodiments of the present disclosure;

[0017] FIG. 4A is a top view of a stack of layers of a device structure following formation of a plurality of trenches, according to embodiments of the present disclosure;

[0018] FIG. 4B is a side cross-sectional view, along cutline X-X’ of FIG. 4A, according to embodiments of the present disclosure;

[0019] FIG. 5A is a top view of a stack of layers of a device structure following formation of a blocking layer along a bottom of each of the plurality of trenches using  a first implant, according to embodiments of the present disclosure;

[0020] FIG. 5B is a side cross-sectional view, along cutline X-X’ of FIG. 5A, according to embodiments of the present disclosure;

[0021] FIG. 6A is a top view of a stack of layers of a device structure following formation of a blocking layer along a set of sidewalls of each of the plurality of trenches using a second implant and a third implant, according to embodiments of the present disclosure;

[0022] FIG. 6B is a side cross-sectional view, along cutline Y-Y’ of FIG. 6A, according to embodiments of the present disclosure;

[0023] FIG. 7A is a top view of a stack of layers of a device structure following formation of a set of contacts, according to embodiments of the present disclosure;

[0024] FIG. 7B is a side cross-sectional view, along cutline Y-Y’ of FIG. 7A, according to embodiments of the present disclosure;

[0025] FIG. 8 illustrates a schematic diagram of a processing apparatus according to embodiments of the present disclosure.

[0026] The drawings are not necessarily to scale. The drawings are merely representations, not intended to portray specific parameters of the disclosure. The drawings are intended to depict exemplary embodiments of the disclosure, and therefore are not to be considered as limiting in scope. In the drawings, like numbering represents like elements.

[0027] Furthermore, certain elements in some of the figures may be omitted, or illustrated not-to-scale, for illustrative clarity. The cross-sectional views may be in the form of "slices" , or "near-sighted" cross-sectional views, omitting certain background lines otherwise visible in a "true" cross-sectional view, for illustrative clarity. Furthermore, for clarity, some reference numbers may be omitted in certain drawings.DESCRIPTION OF EMBODIMENTS

[0028] Methods and devices in accordance with the present disclosure will now be described more fully hereinafter with reference to the accompanying drawings, where  various embodiments are shown. The methods and devices may be embodied in many different forms and are not to be construed as being limited to the embodiments set forth herein. Instead, these embodiments are provided so the disclosure will be thorough and complete, and will fully convey the scope of the methods to those skilled in the art.

[0029] Embodiments described herein advantageously provide improved MOSFET chip performance by providing P-type trench shielding between and under the gates. In some embodiments, the shielding layer may be formed using a directional ion implant after trenches have been formed. The ion implant may impact both the sidewalls and the bottom of each trench to increase shielding beneath the gates to protect trench corner breakdown, while also connecting the shielding layer with a plurality of contacts to ground the shielding and gate, thus improving switching speed of the device.

[0030] FIG. 1A is a simplified top view, and FIGs. 1B and 1C are cross-sectional views along cutlines X-X’ and Y-Y’, respectively, of a semiconductor device (hereinafter “device” ) 100, such as a MOSFET, according to one or more embodiments of the disclosure. The device 100 may include a device stack or structure 101 including a base or substrate 102, an epitaxial layer 104 over the substrate 102, a current spreading layer (CSL) 106 formed over the epitaxial layer 104, a well 108 formed over the CSL 106, and a source region or layer 110 formed over the well 108. Although non-limiting, the epitaxial layer 104 may be a silicon carbide (SiC) n-type drift layer, the well 108 may be a p-type well, and the source layer 110 may be an N+ source layer. Shown as a single layer, the epitaxial layer 104 may include multiple layers in other embodiments. As known, each of the layers of the device structure 101 may be formed using a plurality of doping and / or epitaxy steps.

[0031] The device 100 further includes a plurality of gate structures 112 each including an oxide layer 114 within a trench 116, a gate material 118 formed over the oxide layer 114, and a dielectric capping layer 120 over the gate material 118. Between adjacent gate structures 112 is a narrow mesa 113 (FIG. 1B) . Each trench 116 may be defined by a bottom surface 122 and a set of sidewalls 124 connected to the bottom surface 122. Beneath the plurality of gates structures 112 is a shielding layer 130, which  may be a p-type shielding layer. As best shown in FIG. 1C, the shielding layer 130 also extends along the set of sidewalls 124 of the trenches 116 and connects with contacts 132, which are formed in the device structure 101. The shielding layer 130 may be formed to a first thickness along the bottom surface 122 of each of the plurality of trenches 116 and to a second thickness along the set of sidewalls 124 of each of the plurality of trenches 116. In the embodiment shown, the first thickness is greater than the second thickness.

[0032] FIGs. 2A is a top view, and FIG. 2B is a side cross sectional view along cutline X-X’ of FIG. 2A, of an approach for forming the device 100 according to embodiments of the disclosure. The device structure 101 may include the substrate 102, the epitaxial layer 104 over the substrate 102, the CSL 106 formed over the epitaxial layer 104, the well 108 formed over the CSL 106, and the source layer 110 formed over the well 108.

[0033] As shown in FIGs. 3A -3B, an implant 134 may be performed to form a patterned P+ layer 136 over the well 108. Although not shown, a patterned masking layer may be formed atop the source layer 110, and then ions of the implant 134 may be directed into the exposed source layer 110 to form the P+ layer 136. The patterned masking layer may then be removed.

[0034] As shown in FIGs. 4A -4B, a hardmask 138, such as SiO2, SiN, spin-on carbon, may be formed over the device structure 101, and an etch process 140 may form a plurality of trenches 116 in the device structure 101. In some embodiments, the trenches 116 may be formed through each of the source layer 110, the well 108, and the CSL 106. In this example, the trenches 116 do not extend into the epitaxial layer 104. The trenches 116 are defined by the bottom surface 122 and the set of sidewalls 124.

[0035] As shown in FIGs. 5A -5B, a first implant process may be performed in which ions 142 are delivered into the trenches 116 to form the shielding layer 130 in / beneath the bottom surface 122 thereof. As shown, the shielding layer 130 may extend through the CSL 106 and into the epitaxial layer 104. In some embodiments, the ions 142 of the first implant process may be aluminum (Al) or boron (B) ions, which  may be delivered substantially vertically into the device structure 101. The shielding layer 130 may be a p-type shielding layer.

[0036] As shown in FIGs. 6A -6B, a second implant process may be performed to the device 100 to direct ions into the trenches 116. As shown in FIG. 6B, the second implant process may include first ions 148 delivered to the trenches 116 at a first non-zero angle φ relative to a perpendicular 150 extending from a top surface 149 of the device structure 101. The first ions may form the shielding layer 130 along a first sidewall 151 of each trench 116.

[0037] Second ions 152 may then be delivered to the trenches 116 at a second non-zero angle β relative to the perpendicular 150. In some embodiments, the first non-zero angle φ and the second non-zero angle β are the same, or substantially the same. As shown, the second ions 152 may form the shielding layer 130 along a second sidewall 154 of each trench 116. Although non-limiting, the first ions 148 and the second ions 152 may be Al or B directed into the device structure 101 at an energy between 10KeV and 3000KeV and with a dose between mid E13 and E15. In some embodiments, a shallow high-dose (e.g., as high as E15) Al or Boron implant may be included when forming the shielding layer 130 to increase oxidation rate and increase Vt, thus avoid parasitic channeling during on-stage of the device 100. In other embodiments, the second implant process may be performed before the first implant process, demonstrated in FIG. 5B.

[0038] Next, as shown in FIGs. 7A -7B, a blocking layer 158, such as a photoresist, may be formed over the device structure 101. In some embodiments, the blocking layer 158 may also be deposited within each of the trenches 116. A plurality of contact trenches 160 may then be formed (e.g., etched) through the blocking layer 158, and the contacts 132 may be formed within one or more of the contact trenches 160. As shown, the contacts 132 may be connect with the shielding layer 130 formed along the set of sidewalls 124 of the trenches 116. In some embodiments, the contacts 132 may be formed using an ion implant (e.g., Al and B) delivered through the contact trenches 160 at a medium energy (e.g., from 10KeV to 1MeV) .

[0039] Next, the blocking layer 158 may be removed, and the plurality of gate structures 112 may be formed, as described above and shown in FIGs. 1A -1C.

[0040] FIG. 8 illustrates a schematic diagram of a processing apparatus 200 useful to perform processes described herein. The processing apparatus 200 may include an ion source 201 for generating ions. For example, the ion source 201 may generate ions, such as the ions of the first and second implant processes, as shown in FIGs. 5B and 6B. The processing apparatus 200 may also include a series of beam-line components. Examples of beam-line components may include extraction electrodes 203, a magnetic mass analyzer 211, a plurality of lenses 213, and a beam parallelizer 217. The processing apparatus 200 may also include a platen 219 for supporting a substrate 202 to be processed. The substrate 202 may be the same as the substrate 102 described above. The substrate 202 may be moved in one or more dimensions (e.g. translate, rotate, tilt, etc. ) by a component sometimes referred to as a “roplat” (not shown) . It is also contemplated that the processing apparatus 200 may be configured to perform heated implantation processes to provide for improved control of implantation characteristics, such as the ion trajectory and implantation energy utilized to dope the substrate.

[0041] In operation, ions of the desired species, for example, dopant ions, are generated and extracted from the ion source 201. Thereafter, the extracted ions 235 travel in a beam-like state along the beam-line components and may be implanted in the substrate 202. Similar to a series of optical lenses that manipulate a light beam, the beam-line components manipulate the extracted ions 235 along the ion beam. In such a manner, the extracted ions 235 are manipulated by the beam-line components while the extracted ions 235 are directed toward the substrate 202. It is contemplated that the apparatus 200 may provide for improved mass selection to implant desired ions while reducing the probability of undesirable ions (impurities) being implanted in the substrate 202.

[0042] In some embodiments, the processing apparatus 200 can be controlled by a processor-based system controller such as controller 230. For example, the controller 230 may be configured to control beam-line components and processing parameters  associated with beam-line ion implantation processes. The controller 230 may include a programmable central processing unit (CPU) 232 that is operable with a memory 234 and a mass storage device, an input control unit, and a display unit (not shown) , such as power supplies, clocks, cache, input / output (I / O) circuits, and the like, coupled to the various components of the processing apparatus 200 to facilitate control of the substrate processing. The controller 230 also includes hardware for monitoring substrate processing through sensors in the processing apparatus 200, including sensors monitoring the substrate position and sensors configured to receive feedback from and control a heating apparatus coupled to the processing apparatus 200. Other sensors that measure system parameters such as substrate temperature and the like, may also provide information to the controller 230.

[0043] To facilitate control of the processing apparatus 200 described above, the CPU 232 may be one of any form of general-purpose computer processor that can be used in an industrial setting, such as a programmable logic controller (PLC) , for controlling various chambers and sub-processors. The memory 234 is coupled to the CPU 232 and the memory 234 is non-transitory and may be one or more of readily available memory such as random access memory (RAM) , read only memory (ROM) , floppy disk drive, hard disk, or any other form of digital storage, local or remote. Support circuits 236 may be coupled to the CPU 232 for supporting the processor in a conventional manner. Implantation and other processes are generally stored in the memory 234, typically as a software routine. The software routine may also be stored and / or executed by a second CPU (not shown) that is remotely located from the hardware being controlled by the CPU 232.

[0044] The memory 234 is in the form of computer-readable storage media that contains instructions, that when executed by the CPU 232, facilitates the operation of the apparatus 200. The instructions in the memory 234 are in the form of a program product such as a program that implements the method of the present disclosure. The program code may conform to any one of a number of different programming languages. In one example, the disclosure may be implemented as a program product stored on  computer-readable storage media for use with a computer system. Such computer-readable storage media, when carrying computer-readable instructions that direct the functions of the methods described herein, are embodiments of the present disclosure.

[0045] For the sake of convenience and clarity, terms such as "top, " "bottom, " "upper, " "lower, " "vertical, " "horizontal, " "lateral, " and "longitudinal" will be understood as describing the relative placement and orientation of components and their constituent parts as appearing in the figures. The terminology will include the words specifically mentioned, derivatives thereof, and words of similar import.

[0046] As used herein, an element or operation recited in the singular and proceeded with the word "a" or "an" is to be understood as including plural elements or operations, until such exclusion is explicitly recited. Furthermore, references to "one embodiment" of the present disclosure are not intended as limiting. Additional embodiments may also incorporate the recited features.

[0047] Furthermore, the terms “substantial” or “substantially, ” as well as the terms “approximate” or “approximately, ” can be used interchangeably in some embodiments, and can be described using any relative measures acceptable by one of ordinary skill in the art. For example, these terms can serve as a comparison to a reference parameter, to indicate a deviation capable of providing the intended function. Although non-limiting, the deviation from the reference parameter can be, for example, in an amount of less than 1%, less than 3%, less than 5%, less than 10%, less than 15%, less than 20%, and so on.

[0048] Still furthermore, one of ordinary skill will understand when an element such as a layer, region, or substrate is referred to as being formed on, deposited on, or disposed “on, ” “over” or “atop” another element, the element can be directly on the other element or intervening elements may also be present. In contrast, when an element is referred to as being “directly on, ” “directly over” or “directly atop” another element, no intervening elements are present.

[0049] While certain embodiments of the disclosure have been described herein, the disclosure is not limited thereto, as the disclosure is as broad in scope as the art will  allow and the specification may be read likewise. Therefore, the above description is not to be construed as limiting. Instead, the above description is merely as exemplifications of particular embodiments. Those skilled in the art will envision other modifications within the scope and spirit of the claims appended hereto.

Claims

1.A method, comprising:providing a device structure comprising an epitaxial layer, a well over the epitaxial layer, and a source layer over the well;providing a plurality of trenches through the device structure, wherein each trench of the plurality of trenches comprises a bottom surface and a set of sidewalls;forming a shielding layer in the device structure by directing ions into each trench of the plurality of trenches, wherein the ions are directed into the set of sidewalls of each trench of the plurality of trenches at a non-zero angle relative to a perpendicular extending from an upper surface of the device structure; andforming a contact within the device structure, wherein the shielding layer is connected with the contact.2.The method of claim 1, further comprising:forming a blocking layer over the device structure including within the plurality of trenches; andforming a plurality of contact trenches through the blocking layer, wherein the contact is formed within one or more of the plurality of contact trenches.3.The method of claim 2, further comprising:forming an oxide layer within each of the plurality of trenches after the blocking layer is removed;forming a gate material atop the oxide layer within each of the plurality of trenches; andforming a dielectric capping layer over the gate material.4.The method of claim 1, further comprising providing a current spreading layer atop the epitaxial layer, wherein the plurality of trenches are formed through the source layer, the well, and the current spreading layer.5.The method of claim 4, wherein the plurality of trenches are formed only partially through the current spreading layer.6.The method of claim 1, wherein directing the ions into the set of sidewalls of each trench of the plurality of trenches comprises:directing first ions into a first sidewall of the set of sidewalls; anddirecting second ions into a second sidewall of the set of sidewalls after directing the first ions into the first sidewall.7.The method of claim 6, further comprising directing third ions into the bottom of the plurality of trenches.8.The method of claim 1, wherein the epitaxial layer is a silicon carbide layer, the well is a p-type well, and the source layer is an N+ source layer.9.The method of claim 1, wherein the ions are aluminum or boron.10.A method of forming a metal–oxide–semiconductor field-effect transistor, the method comprising:providing a device structure comprising an epitaxial layer, a well over the epitaxial layer, and a source layer over the well;forming a plurality of trenches through the device structure, wherein each trench of the plurality of trenches comprises a bottom surface and a set of sidewalls;forming a shielding layer along the bottom surface and along the set of sidewalls each trench of the plurality of trenches by directing ions into the plurality of trenches at a non-zero angle relative to a perpendicular extending from an upper surface of the device structure; andforming a contact within the device structure, wherein the shielding layer along the set of sidewalls is connected with the contact.11.The method of claim 10, further comprising:forming a blocking layer over the device structure including within the plurality of trenches;forming a plurality of contact trenches through the blocking layer, wherein the contact is formed within one or more of the plurality of contact trenches;forming an oxide layer within each of the plurality of trenches after the blocking layer is removed;forming a gate material atop the oxide layer within each of the plurality of trenches; andforming a dielectric capping layer over the gate material.12.The method of claim 10, further comprising providing a current spreading layer atop the epitaxial layer, wherein the plurality of trenches are formed through the source layer, the well, and the current spreading layer, and wherein the shielding layer extends into the current spreading layer and the epitaxial layer.13.The method of claim 12, wherein the plurality of trenches are formed only partially through the current spreading layer.14.The method of claim 10, wherein directing ions into the plurality of trenches comprises:directing first ions into a first sidewall of the set of sidewalls;directing second ions into a second sidewall of the set of sidewalls; anddirecting third ions into the bottom of the plurality of trenches.15.The method of claim 10, wherein the epitaxial layer is a silicon carbide layer, wherein the well is a p-type well, wherein the source layer is an N+ source layer, and wherein the ions are aluminum or boron.16.The method of claim 10, wherein forming the shielding layer comprises:forming the shielding layer to a first thickness along the bottom surface of each of the plurality of trenches; andforming the shielding layer to a second thickness along the set of sidewalls of each of the plurality of trenches, wherein the first thickness is greater than the second thickness.17.A metal–oxide–semiconductor field-effect transistor, comprising:a device structure comprising an epitaxial layer atop a base, a well over the epitaxial layer, and a source layer over the well;a plurality of trenches through the device structure;a shielding layer along a bottom surface of each trench of the plurality of trenches and along a set of sidewalls of each trench of the plurality of trenches, wherein the shielding layer is formed along the set of sidewalls by directing ions into the plurality of trenches at a non-zero angle relative to a perpendicular extending from an upper surface of the device structure; anda contact within the device structure, wherein the shielding layer along the set of sidewalls is connected with the contact.18.The metal–oxide–semiconductor field-effect transistor of claim 17, wherein the epitaxial layer is a silicon carbide layer, wherein the well is a p-type well, wherein the source layer is an N+ source layer, and wherein the ions are aluminum or boron.19.The metal–oxide–semiconductor field-effect transistor of claim 17, further comprising:a gate material and an oxide layer within each of the plurality of trenches; anda dielectric capping layer formed over the gate material.20.The metal–oxide–semiconductor field-effect transistor of claim 17, further comprising a current spreading layer atop the epitaxial layer, wherein the plurality of trenches are formed through the source layer, the well, and the current spreading layer, and wherein the shielding layer extends into the current spreading layer and the epitaxial layer.

Images