Method and circuit for controlling interleave full bridge, and apparatus including the circuit

Abstract

Embodiments of the present disclosure relate to a method and circuit for controlling an interleave full bridge, and an apparatus including the circuit. According to an embodiment, the interleave full bridge may comprise a high side bridge and a low side bridge. The method comprises sensing (601) a voltage difference between a first voltage sensed at a first point of a primary side of the low side bridge and a second voltage sensed at a second point of the primary side of the low side bridge. The method further comprises generating (602) at least one master driving signal based on the voltage difference. The method further comprises driving (603) at least one switching component in the primary side of the low side bridge with the at least one master driving signal.

Description

METHOD AND CIRCUIT FOR CONTROLLING INTERLEAVE FULL BRIDGE, AND APPARATUS INCLUDING THE CIRCUITTechnical Field

[0001] Embodiments of the present disclosure generally relate to electric technology, and more particularly, to a method and circuit for controlling an interleave full bridge, and an apparatus including the circuit.Background

[0002] This section introduces aspects that may facilitate better understanding of the present disclosure. Accordingly, the statements of this section are to be read in this light and are not to be understood as admissions about what is in the prior art or what is not in the prior art.

[0003] Direct Current (DC) to DC converter using hard switching full bridge is widely used in -48V input system (-36V～-72VDC) when the output power is 400～1200W. Considering cost and reliability issue, the maximum output power of the DC to DC converter in 48V input system is limited to 1200W, especially with a PCB based planar transformer design.Summary

[0004] This summary is provided to introduce a selection of concepts in a simplified form that are further described below in the detailed description. This summary is not intended to identify key features or essential features of the claimed subject matter, nor is it intended to be used to limit the scope of the claimed subject matter.

[0005] For -48V input power supply system, the output power of traditional full bridge with PCB planar transformer is limited to about 1200W. A DC to DC converter with two or more full bridges can be used for higher output power, but with cost, size and weight penalty. One of the objects of the present disclosure is to provide an improved solution for a DC to DC converter with high output power. In particular, one of the problems to be solved by the present disclosure is to make the converter more reliable and have better dynamic performance.

[0006] In a first aspect of the present disclosure, there is provided a method for controlling an interleave full bridge. The interleave full bridge may comprise a high side bridge and a low side bridge. The method may comprise sensing a voltage difference between a first voltage sensed at a first point of a primary side of the low side bridge and a second voltage sensed at a second point of the primary side of the low side bridge. The method may further comprise generating at least one master driving signal based on the voltage difference. The method may further comprise driving at least one switching component in the primary side of the low side bridge with the at least one master driving signal.

[0007] With the first aspect, the converter would be more reliable and have better dynamic performance.

[0008] In an embodiment of the present disclosure, the generating the at least one master driving signal based on the voltage difference comprises generating a feedforward voltage based on the voltage difference. The generating the at least one master driving signal based on the voltage difference further comprises comparing a reference voltage and the feedforward voltage to generate the at least one master driving signal.

[0009] In an embodiment of the present disclosure, the reference voltage is generated by sensing an output voltage of the interleave full bridge and transforming the output voltage into the reference voltage.

[0010] In an embodiment of the present disclosure, the transforming the output voltage into the reference voltage comprises transforming the output voltage with at least a proportion integral derivative (PID) controller.

[0011] In an embodiment of the present disclosure, the slew rate of the feedforward voltage is proportional to an input voltage of the interleave full bridge.

[0012] In an embodiment of the present disclosure, the first point is a middle point between a first switching component and a second switching component in the primary side of the low side bridge. The second point is a middle point between a third switching component and a fourth switching component in the primary side of the low side bridge.

[0013] In an embodiment of the present disclosure, the generating the feedforward voltage comprises transforming the voltage difference into a transformed voltage and rectifying the transformed voltage to generate a rectified voltage for the feedforward voltage.

[0014] In an embodiment of the present disclosure, the voltage difference is transformed by a coupled inductor.

[0015] In an embodiment of the present disclosure, the generating the feedforward voltage further comprises generating the feedforward voltage based on the rectified voltage and the at least one master driving signal.

[0016] In an embodiment of the present disclosure, the voltage difference is the input voltage.

[0017] In an embodiment of the present disclosure, the generating the feedforward voltage comprises amplifying the voltage difference into an amplified voltage for the feedforward voltage.

[0018] In an embodiment of the present disclosure, the generating the feedforward voltage further comprises generating the feedforward voltage based on the amplified voltage and the at least one master driving signal.

[0019] In an embodiment of the present disclosure, the at least one master driving signal comprises a first master driving signal and a second master driving signal. The driving the at least one switching component in the primary side of the low side bridge with the at least one master driving signal comprises driving the first switching component and the fourth switching component with the first master driving signal. The driving the at least one switching component in the primary side of the low side bridge with the at least one master driving signal comprises driving the second switching component and the third switching component with the second master driving signal.

[0020] In an embodiment of the present disclosure, the method further comprises generating at least one slave driving signal based on the at least one master driving signal. The method may further comprise driving at least one switching component in a secondary side of the low side bridge of the interleave full bridge and in the high side bridge of the interleave full bridge with the at least one slave driving signal.

[0021] In an embodiment of the present disclosure, the at least one slave driving signal has equal duty cycle as the at least one master driving signal, or the at least one slaving driving signal is reverse to the at least one master driving signal.

[0022] In an embodiment of the present disclosure, the at least one slave driving signal comprises a first slave driving signal and a second slave driving signal. The first slave driving signal is reverse to the second slave driving signal.

[0023] In a second aspect of the present disclosure, there is provided a circuit for controlling an interleave full bridge. The interleave full bridge may comprise a high side bridge and a low side bridge. The circuit may comprise a sensing unit, configured to sense a voltage difference between a first voltage sensed at a first point of a primary side of the low side bridge and a second voltage sensed at a second point of the primary side of the low side bridge. The circuit may further comprise a driving signal generating unit, configured to generate at least one master driving signal based on the voltage difference. The circuit may be configured to drive at least one switching component in the primary side of the low side bridge with the at least one master driving signal.

[0024] With the second aspect, the converter would be more reliable and have better dynamic performance.

[0025] In an embodiment of the present disclosure, the driving signal generating unit comprises a feedforward volage generating unit, configured to generate a feedforward voltage based on the voltage difference. The driving signal generating unit further comprises a master driving signal generating unit, configured to compare a reference voltage and the feedforward voltage to generate the at least one master driving signal.

[0026] In an embodiment of the present disclosure, the master driving signal generating unit comprises a PID controller, configured to transform an output voltage of the interleave full bridge into the reference voltage. The master driving signal generating unit further comprises a pulse width modulation (PWM) comparator, configured to compare the reference voltage and the feedforward voltage, resulting a comparing result. The master driving signal generating unit further comprises at least one digital pulse width modulator (DPWM) configured to modulate the comparing result, resulting the at least one master driving signal.

[0027] In an embodiment of the present disclosure, the feedforward voltage generating unit comprises a coupled inductor, configured to transform the voltage difference into a transformed voltage. The feedforward voltage generating unit further comprises at least one rectifying element, configured to rectify the transformed voltage to generate a rectified voltage.

[0028] In an embodiment of the present disclosure, the feedforward voltage generating unit further comprises a fifth switching component, configured to generate the feedforward voltage based on the rectified voltage and the at least one master driving signal.

[0029] In an embodiment of the present disclosure, the feedforward voltage generating unit comprises an isolated amplifier configured to amplify the voltage difference into an amplified voltage for the feedforward voltage.

[0030] In an embodiment of the present disclosure, the feedforward voltage generating unit further comprises a fifth switching component, configured to generate the feedforward voltage based on the amplified voltage and the at least one master driving signal.

[0031] In an embodiment of the present disclosure, the driving signal generating unit comprises a slave driving signal generating unit, configured to generate at least one slave driving signal based on the at least one master driving signal. The circuit may be further configured to drive at least one switching component in a secondary side of the low side bridge of the interleave full bridge and in the high side bridge of the interleave full bridge with the at least one slave driving signal.

[0032] In an embodiment of the present disclosure, the slave driving signal generating unit comprises at least one DPWM.

[0033] In an embodiment of the present discosure, the circuit for controlling an interleave full bridge may be configured to perform the methods according to any the embodiments of the first aspect.

[0034] In a third aspect of the present disclosure, there is provided a power supply apparatus. The apparatus may comprise a DC to DC converter. The converter may an interleave full bridge. The apparatus may further comprise the circuit for controlling the interleave full bridge according to any of the above-mentioned embodiments of the second aspect.

[0035] With the third aspect, the converter would be more reliable and have better dynamic performance.

[0036] In an embodiment of the present disclosure, the high side bridge connects at least one inductor.

[0037] In an embodiment of the present disclosure, the at least one inductor is between the high side bridge and the low side bridge.

[0038] Embodiments herein afford many advantages. For example, improved circuit and method for controlling an interleave full bridge, and an apparatus including the circuit are provided. Particularly, a DC to DC converter using an interleave full bridge can support wide input / output voltage range and high output power with high reliability while keep very high efficiency. In radio products, the DC to DC converter using an interleave full bridge can support both GaN and Laterally Diffused Metal Oxide Semiconductor (LDMOS) Power Amplifier (PA) transistors without Bill of Materials (BOM) and layout change. Moreover, the interleave full bridge with two -output-inductor combination can reduce the disturbance between two bridges. A Pulse Width Modulation (PWM) control strategy is generated by the method for controlling an interleave full bridge of the present disclosure, which avoids magnetic unbalance issue and makes the output power sharing equally between the two bridges of the interleave full bridge. Better dynamic response can be achieved by a feedforward circuit in the circuit for controlling an interleave full bridge. The apparatus including the circuit may work at low cost and smaller size. A person skilled in the art will recognize additional features and advantages upon reading the following detailed Description.Brief Description of the Drawings

[0039] These and other objects, features and advantages of the disclosure will become apparent from the following detailed description of illustrative embodiments thereof, which are to be read in connection with the accompanying drawings.

[0040] FIG. 1 is an exemplary circuit diagram showing a full bridge;

[0041] FIG. 2 is an exemplary circuit diagram showing an interleave full bridge;

[0042] FIG. 3 is an exemplary block diagram showing a control logic for the interleave full bridge, such as the interleave full bridge in FIG. 2;

[0043] FIG. 4 is an exemplary time sequence diagram showing PWM driving signals generated by the control logic of FIG. 3;

[0044] FIG. 5 is an exemplary block diagram showing a control logic for the interleave full bridge, according to embodiments of the present disclosure;

[0045] FIG. 6 is a flowchart showing a method for controlling the interleave full bridge according to embodiments of the present disclosure;

[0046] FIG. 7 is a flowchart showing additional steps of the method for controlling the interleave full bridge according to embodiments of the present disclosure;

[0047] FIG. 8 is a flowchart showing other additional steps of the method for controlling the interleave full bridge according to embodiments of the present disclosure;

[0048] FIG. 9 shows a block diagram for a circuit for controlling the interleave full bridge, such as the interleave full bridge shown in FIG. 2, according to embodiments of the present disclosure;

[0049] FIG. 10 shows an exemplary feedforward circuit;

[0050] FIG. 11A shows an exemplary circuit for the feedforward voltage generating unit, according to embodiments of the present disclosure;

[0051] FIG. 11B shows another exemplary circuit for the feedforward voltage generating unit, according to embodiments of the present disclosure;

[0052] FIG. 12 shows an exemplary circuit for the driving signal generating unit, according to embodiments of the present disclosure;

[0053] FIG. 13 shows an exemplary time sequence diagram showing PWM driving signals generated by the circuit for controlling the interleave full bridge according to embodiments of the present disclosure;

[0054] FIG. 14 shows an exemplary power supply apparatus comprising the circuit for controlling the interleave full bridge according to embodiments of the present disclosure.Detailed Description

[0055] Some of the embodiments contemplated herein will now be described more fully with reference to the accompanying drawings. Other embodiments, however, are contained within the scope of the subject matter disclosed herein, the disclosed subject matter should not be construed as limited to only the embodiments set forth herein; rather, these embodiments are provided by way of example to convey the scope of the subject matter to those skilled in the art.

[0056] Generally, all terms used herein are to be interpreted according to their ordinary meaning in the relevant technical field, unless a different meaning is clearly given and / or is implied from the context in which it is used. All references to a / an / the element, apparatus, component, means, step, etc. are to be interpreted openly as referring to at least one instance of the element, apparatus, component, means, step, etc., unless explicitly stated otherwise. The steps of any methods disclosed herein do not have to be performed in the exact order disclosed, unless a step is explicitly described as following or preceding another step and / or where it is implicit that a step must follow or precede another step. Any feature of any of the embodiments disclosed herein may be applied to any other embodiment, wherever appropriate. Likewise, any advantage of any of the embodiments may apply to any other embodiments, and vice versa. Other objectives, features and advantages of the enclosed embodiments will be apparent from the following Description.

[0057] Reference throughout this specification to features, advantages, or similar language does not imply that all of the features and advantages that may be realized with the present disclosure should be or are in any single embodiment of the disclosure. Rather, language referring to the features and advantages is understood to mean that a specific feature, advantage, or characteristic described in connection with an embodiment is included in at least one embodiment of the present disclosure. Furthermore, the described features, advantages, and characteristics of the disclosure may be combined in any suitable manner in one or more embodiments. One skilled in the relevant art will recognize that the disclosure may be practiced without one or more of the specific features or advantages of a particular embodiment. In other instances, additional features and advantages may be recognized in certain embodiments that may not be present in all embodiments of the disclosure.

[0058] As used herein, the terms “first” , “second” and so forth refer to different elements. The singular forms “a” and “an” are intended to include the plural forms as well, unless the context clearly indicates otherwise. The terms “comprises” , “comprising” , “has” , “having” , “includes” and / or “including” as used herein, specify the presence of stated features, elements, and / or components and the like, but do not preclude the presence or addition of one or more other features, elements, components and / or combinations thereof. The term “based on” is to be read as “based at least in part on” . The term “one embodiment” and “an embodiment” are to be read as “at least one embodiment” . The term “another embodiment” is to be read as “at least one other embodiment” . Other definitions, explicit and implicit, may be included below.

[0059] The term ‘unit’ may have conventional meaning in the field of electronics, electrical devices and / or electronic devices and may include, for example, electrical and / or electronic circuitry, modules, processors, components for carrying out respective tasks, procedures, computations, outputs, and / or any other kinds of signal converting / processing, and so on, as such as those described herein.

[0060] An interleave full bridge utilized in a DC to DC converter will be used as an example for illustration. It should be understood the embodiments of the present disclosure may be applied to any interleave full bridge in any other kind of circuit, without limitation.

[0061] FIG. 1 is an exemplary circuit diagram showing a full bridge. At present, the full bridge is widely used in DC to DC power supply. FIG. 1 is the circuit for one kind of DC to DC converter.

[0062] The full bridge comprises: a primary side bridge circuit comprising four Metal-Oxide-Semiconductor Field-Effect Transistors (MOSFET) Q1, Q2, Q3 and Q4; a secondary side bridge circuit comprising four MOSFETs Q5, Q6, Q7 and Q8; a transformer T coupled between the primary side bridge circuit and the second side bridge circuit.

[0063] Vin is the input voltage to the primary side of the full bridge, and also is considered as the input voltage of the full bridge. Vin may be a DC voltage, and is converted by a primary side bridge circuit, to an alternative current (AC) voltage, which is inputted to the transformer T, Cb is a block capacitor. The AC voltage may be converted by a secondary side bridge circuit, to a DC voltage.

[0064] A resonant circuit including an output inductor Lout and an output capacitance Cout is coupled between the secondary side of the full bridge and the output load resistance R.

[0065] Vo is the output voltage of the full bridge.

[0066] For -48V input power supply system, the output power of traditional full bridge with PCB planar transformer is limited to about 1200W. Two or more full bridge converters can be used for higher output power, but with cost, size and weight penalty. A topology called interleave full bridge can be used for higher output power with higher efficiency and lower cost.

[0067] FIG. 2 is an exemplary circuit diagram showing an interleave full bridge. The interleave full bridge comprises two bridges.

[0068] The primary side of the two bridges are connected in parallel and the secondary sides of the two bridges are connected in series to achieve wider output voltage range. The primary side of the high side bridge comprises four MOSFETs Q1_T, Q2_T, Q3_T and Q4_T. The secondary side of the high side bridge comprises four MOSFETs SR1_T, SR2_T, SR3_T and SR4_T. A transformer T1 is coupled between the primary side of the high side bridge and the secondary side of the high side bridge. The output voltage VpriH of the primary side of the high side bridge is transformed by the transformer T1 into the input voltage VsecH of the secondary side of the high side bridge L1 is an inductor connected between the drain of SR 3_T and an output load resistor RL.

[0069] The primary side of the low side bridge comprises four MOSFETs Q1_B, Q2_B, Q3_B and Q4_B. The secondary side of the high side bridge comprises four MOSFETs SR1_B, SR2_B, SR3_B and SR4_B. A transformer T2 is coupled between the primary side of the low side bridge and the secondary side of the low side bridge. The output voltage VpriL of the primary side of the low side bridge is transformed by the transformer T2 into the input voltage VsecL of the secondary side of the low side bridge.

[0070] Vin is the input voltage to the interleave full bridge. Cin is an input capacitor. Similar to the full bridge in FIG. 1, Cb_T and Cb_L are block capacitors. A resonant circuit including an output inductor Lo and an output capacitance Co is coupled between the secondary sides of the interleave full bridge and the output load resistance RL.

[0071] Vo is the output voltage of the interleave full bridge.

[0072] The key issue for controlling the interleave full bridge is to control the on / off status of the MOSFETs in the interleave full bridge.

[0073] FIG. 3 is an exemplary block diagram showing a control logic for the interleave full bridge. In FIG. 3, the output voltage Vo of the interleave bridge and the average output current Io_average of the interleave full bridge are used for generating driving signals for the MOSFETs Q1_T, Q2_T, Q3_T, Q4_T, SR1_T, SR2_T, SR3_T, SR4_T, Q1_B, Q2_B, Q3_B, Q4_B, SR1_B, SR2_B, SR3_B and SR4_B.

[0074] The output voltage Vo and the average output current Io_average may be inputted into an Error Amplifier (EA) respectively. For example, the output voltage Vo may be inputted into EA0. The voltage generated from the average output current Io_average may be inputted into EA1. Analog-to-Digital Converting (ADC) ADC1 and ADC2 are performed to the output of EA0 and the output of EA1 respectively. Then the outputs of ADC1 and ADC2 are inputted into a proportion integral derivative (PID) section to generate a transformed voltage. The transformed voltage is inputted into at least one digital pulse width modulator (DPWM) to generate the driving signals for the MOSFETs Q1_T, Q2_T, Q3_T, Q4_T, SR1_T, SR2_T, SR3_T, SR4_T, Q1_B, Q2_B, Q3_B, Q4_B, SR1_B, SR2_B, SR3_B and SR4_B.

[0075] For example, the signal DPWM0A generated by DPWM0 is a master driving signal for driving Q1_B and Q4_B and is also referred to as Master0_Q1, 4B or DPWM0A_Q1, 4B; the signal DPWM0B generated by DPWM0 is a slave driving signal for driving SR1_B and SR4_B and is also referred to as Slave0_SR1, 4B or DPWM0B_SR1, 4B; the signal DPWM1A generated by DPWM1 is a master driving signal for driving Q1_T and Q4_T and is also referred to as Master1_Q1, 4T or DPWM1A_Q1, 4T; the signal DPWM1B generated by DPWM1 is a slave driving signal for driving SR1_T and SR4_T and is also referred to as Slave1_SR1, 4T or DPWM1B_SR1, 4T; the signal DPWM2A generated by DPWM2 is a master driving signal for driving Q2_B and Q3_B and is also referred to as Master2_Q2, 3B or DPWM2A_Q2, 3B; the signal DPWM2B generated by DPWM2 is a slave driving signal for driving SR2_B and SR3_B and is also referred to as Slave2_SR2, 3B or DPWM2B_SR2, 3B; the signal DPWM3A generated by DPWM3 is a master driving signal for driving Q2_T and Q3_T and is also referred to as Master3_Q2, 3T or DPWM3A_Q2, 3T; the signal DPWM3B generated by DPWM3 is a slave driving signal for driving SR2_T and SR3_T and is also referred to as Slave3_SR2, 3T or DPWM3B_SR2, 3T. DPWMAs (DPWM0A, DPWM1A, DPWM2A and DPWM 3A) and DPWMBs (DPWM0B, DPWM1B, DPWM2B and DPWM 3B) are complementary. These components in the control logic may be implemented by hardware, or software, or a combination of both.

[0076] In view of above, in the traditional Vo plus Io_average control logic, cycle by cycle control cannot be realized by the average current Io_average to get fast response. With this control method, the volt-second balance cannot be guaranteed, and magnetic unbalance risk may happen. Therefore, power stage instantaneous disturbance may not be corrected.

[0077] FIG. 4 is an exemplary time sequence diagram showing PWM driving signals generated by the control logic of FIG. 3. The time sequence diagram may have following time periods.

[0078] Period t1 is dead time from secondary side MOSFETs turning off to the primary side counterparts turning on in the interleave full bridge. Period t2 is dead time from the primary side MOSFETs turning off to the secondary side counterparts turning on in the interleave full bridge.

[0079] Phase1: At the beginning of a processing cycle, MOSFETs Q1_B and Q4_B in the primary side of the low side bridge turn on. The pulse width of DPWM0A_Q1, 4B is Ton1. The on / off status of the counterparts of the secondary side is reverse to that of the primary side. Therefore, MOSFETs SR1_B and SR4_B in the secondary side of the low side bridge turn off.

[0080] Phase2: At 1 / 4 cycle, Q1_T and Q4_T in the primary side of the high side bridge turn on. MOSFETs SR1_T and SR4_T in the secondary side of the high side bridge turn off.

[0081] Phase3: At 1 / 2 cycle, Q2_B and Q3_B in the primary side of the low side bridge turn on. MOSFETs SR2_B and SR3_B in the secondary side of the low side bridge turn off.

[0082] Phase4: At 3 / 4 cycle, Q2_T and Q3_T in the primary side of the high side bridge turn on. MOSFETs SR2_T and SR3_T in the secondary side of the high side bridge turn off.

[0083] Phase5: After one cycle, the next cycle repeats the phase1 to phase4. The driving signals of all the secondary side MOSFETs are reverse to their primary side counterparts. The dead time t1 and t2 are kept to avoid the current overshoot.

[0084] In view of above, no magnetic unbalance control is operated and short Circuit Protection (SCP) is easily triggered during Power Line Disturbance (PLD) . A PWM timing control solution with a feedforward circuit is proposed to make the converter more reliable and obtain better dynamic performance.

[0085] Certain aspects of the present disclosure and their embodiments may provide further solutions to these or other challenges.

[0086] FIG. 5 is an exemplary block diagram showing a control logic for the interleave full bridge, such as the interleave full bridge shown in FIG. 2, according to embodiments of the present disclosure.

[0087] In FIG. 5, the output voltage Vo of the interleave bridge and a feedforward voltage VFF_Ramp are used for generating driving signals for the MOSFETs Q1_T, Q2_T, Q3_T, Q4_T, SR1_T, SR2_T, SR3_T , SR4_T, Q1_B, Q2_B, Q3_B , Q4_B, SR1_B, SR2_B, SR3_B and SR4_B.

[0088] The Vo may be inputted into a Error Amplifier (EA) EA0. The output of the EA0 is transformed by a PID section into a transformed voltage VPID. ADC and Digital-to-Analog Converting (DAC) may be further performed before and after the PID section. The VFF_Ramp and VPID are compared by a comparator to generate a comparison result. The comparison result is inputted into at least one DPWM to generate the driving signals for the MOSFETs Q1_T, Q2_T, Q3_T, Q4_T, SR1_T, SR2_T, SR3_T, SR4_T, Q1_B, Q2_B, Q3_B, Q4_B, SR1_B, SR2_B, SR3_B and SR4_B.

[0089] For example, the signal DPWM0A generated by DPWM0 is a slave driving signal for driving SR1_B and SR4_B and is also referred to as Slave_SR1, 4B or DPWM0A_SR1, 4B; the signal DPWM0B generated by DPWM0 is a slave driving signal for driving SR1_T and SR4_T and is also referred to as Slave_SR1, 4T or DPWM0B_SR1, 4T; the signal DPWM1A generated by DPWM1 is a master driving signal for driving Q1_B and Q4_B and is also referred to as Master_Q1, 4B or DPWM1A_Q1, 4B; the signal DPWM1B generated by DPWM1 is a slave driving signal for driving Q1_T and Q4_T and is also referred to as Slave_Q1, 4T or DPWM1B_Q1, 4T; the signal DPWM2A generated by DPWM2 is a slave driving signal for driving SR2_B and SR3_B and is also referred to as Slave_SR2, 3B or DPWA2A_SR2, 3B; the signal DPWM2B generated by DPWM2 is a slave driving signal for driving SR2_T and SR3_T and is also referred to as Slave_SR2, 3T or DPWM2B_SR2, 3T; the signal DPWM3A generated by DPWM3 is a master driving signal for driving Q2_B and Q3_B and is also referred to as Master_Q2, 3B or DPWM3A_Q2, 3B; the signal DPWM3B generated by DPWM3 is a slave driving signal for driving Q2_T and Q3_T and is also referred to as Slave_Q2, 3T or DPWM3B_Q2, 3T. DPWMAs (DPWM0A, DPWM1A, DPWM2A and DPWM 3A) and DPWMBs (DPWM0B, DPWM1B, DPWM2B and DPWM 3B) are equal and phase shift in 90 degrees respectively. These components in the control logic may be implemented by hardware, or software, or a combination of both.

[0090] FIG. 6 is a flowchart showing a method for controlling the interleave full bridge according to embodiments of the present disclosure. The interleave full bridge, such as the interleave full bridge shown in FIG. 2 may be controlled by the method. In addition, the method may be operated to realize the control logic shown in FIG. 5.

[0091] At block 601, the method may comprise sensing a voltage difference between a first voltage sensed at a first point of a primary side of the low side bridge and a second voltage sensed at a second point of the primary side of the low side bridge. In an embodiment, the first point is a middle point between a first switching component, e.g. Q1_B, and a second switching component, e.g., Q2_B, in the primary side of the low side bridge; and the second point is a middle point between a third switching component , e.g. Q3_B, and a fourth switching component e.g., Q4_B, in the primary side of the low side bridge. In another embodiment, the voltage difference is the input voltage Vin.

[0092] At block 602, the method may comprise generating at least one master driving signal based on the voltage difference. For example, the method may comprise generating master driving signals DPWM1A_Q1, 4B and DPWM3A_Q2, 3B based on the voltage difference.

[0093] At block 603, the method may comprise driving at least one switching component in the primary side of the low side bridge with the at least one master driving signal. For example, the method may comprise driving the MOSFETs Q1_B and Q4_B with DPWM1A_Q1, 4B. The method may further comprise driving the MOSFETs Q2_B and Q3_B with DPWM3A_Q2, 3B.

[0094] FIG. 7 is a flowchart showing additional steps of the method for controlling the interleave full bridge according to embodiments of the present disclosure.

[0095] According to embodiments of the present disclosure, the driving at least one switching component in the primary side of the low side bridge with the at least one master driving signal may comprise a block 6021, generating a feedforward voltage based on the voltage difference. For example, the method may comprise generating the feedforward voltage VFF_Ramp based on the voltage difference. The driving at least one switching component in the primary side of the low side bridge with the at least one master driving signal may further comprise a block 6022, comparing a reference voltage and the feedforward voltage to generate the at least one master driving signal. For example, the method may comprise comparing VPID and VFF_Ramp to generate the master driving signals DPWM1A_Q1, 4B and DPWM3A_Q2, 3B.

[0096] FIG. 8 is a flowchart showing other additional steps of the method for controlling the interleave full bridge according to embodiments of the present disclosure.

[0097] According to embodiments of the present disclosure, the method may further comprise a block 604, generating at least one slave driving signal based on the at least one master driving signal. For example, the method may comprise generating the slave driving signals DPWM0A_SR1, 4B, DPWM0B_SR1, 4T, DPWM1B_Q1, 4T, DPWM3B_Q2, 3T, DPWM2A_SR2, 3B, DPWM2B_SR2, 3T based on the master driving signals DPWM1A_Q1, 4B and DPWM3A_Q2, 3B. The method may further comprise a block 605, driving at least one switching component in a secondary side of the low side bridge and in the high side bridge with the at least one slave driving signal. For example, the method may further comprise driving the MOSFETs SR1_B and SR4_B with the slave driving signal DPWM0A_SR1, 4B. The method may further comprise driving the MOSFETs SR1_T and SR4_T with the slave driving signal DPWM0B_SR1, 4T. The method may further comprise driving the MOSFETs Q1_T and Q4_T with the slave driving signal DPWM1B_Q1, 4T. The method may further comprise driving the MOSFETs Q2_T and Q3_T with the slave driving signal DPWM3B_Q2, 3T. The method may further comprise driving the MOSFETs SR2_B and SR3_B with the slave driving signal DPWM2A_SR2, 3B. The method may further comprise driving the MOSFETs SR2_T and SR3_T with the slave driving signal DPWM2B_SR2, 3T.

[0098] As described hereinbefore, a PWM control strategy is generated by the method for controlling an interleave full bridge of the present disclosure, which avoids magnetic unbalance issue and makes the output power sharing equally between the two bridges of the interleave full bridge. Better dynamic response can be achieved by a feedforward voltage in the circuit for controlling an interleave full bridge.

[0099] FIG. 9 shows a block diagram for a circuit for controlling the interleave full bridge, such as the interleave full bridge shown in FIG. 2, according to embodiments of the present disclosure.

[0100] In FIG. 9, the circuit for controlling the interleave full bridge 90 may comprise a sensing unit 901, configured to sense a voltage difference between a first voltage sensed at a first point of a primary side of the low side bridge and a second voltage sensed at a second point of the primary side of the low side bridge. For example, the sensing unit 901 may be configured to perform the above block 601. The circuit may further comprise a driving signal generating unit 902, configured to generate at least one master driving signal based on the voltage difference. For example, the driving signal generating unit 902 may be configured to perform the above block 602.

[0101] In some embodiments, the driving signal generating unit 902 may comprise a feedforward voltage generating unit 9021, configured to generate a feedforward voltage based on the voltage difference. For example, the feedforward voltage generating unit 9021 may be configured to perform the above block 6021.

[0102] In some embodiments, the driving signal generating unit 902 may comprise a master driving signal generating unit 9022, configured to compare a reference voltage and the feedforward voltage to generate the at least one master driving signal. For example, the master driving signal generating unit 9022 may be configured to perform the above 6022.

[0103] In some embodiments, the driving signal generating unit 902 may comprise a slave driving signal generating unit 9023, configured to generate at least one slave driving signal based on the at least one master driving signal. For example, the slave driving signal generating unit 9023 may be configured to perform the above 604.

[0104] FIG. 10 shows an exemplary feedforward circuit.

[0105] The feedforward circuit comprises: a power transformer T; voltage divider resistors R1 and R2; R3 and a capacitor C1 used for generating a feedforward voltage. This circuit can achieve good feedforward performance in a single full bridge converter. However, if this feedforward circuit is used in the interleave full bridge, magnetic imbalance may happen and MOSFETs might be broken.

[0106] VFF_Ramp and the voltage on Cb should be decoupled to solve the problem. In the present disclosure, a circuit for the feedforward voltage generating unit is proposed to solve this problem.

[0107] FIG. 11A shows an exemplary circuit diagram for the feedforward voltage generating unit, according to embodiments of the present disclosure. For example, HS1 is the voltage between Q1_B and Q2_B. HS2 is the voltage between Q3_B and Q4_B. Tsignal is a coupled inductor. For example, the coupled inductor may be a signal transformer.

[0108] The AC voltage on the primary side of Tsignal is +Vin or -Vin, respectively, when Q2_B  / Q3_B or Q1_B  / Q4_B switch on. The AC voltage on the primary side of Tsignal is transferred to the secondary side of Tsignal and is rectified to a DC voltage Va by diodes D1～D4. A resistor R and a capacitor C are filter components. Va is proportional to Vin. DPWM1A and DPWM3A are combined by an NOR gate to generate a driving signal in square wave form, which is used for driving the MOSFET Qd.

[0109] Va charges the capacitor Cff through resistors R1～R3 when MOSFETs Q2_B  / Q3_B or Q1_B  / Q4_B switch on. When MOSFETs Q2_B  / Q3_B and Q1_B  / Q4_B switch off, Cff is discharged by Qd at the same time. In this way, VFF_Ramp is generated in a sawtooth wave form and the duty cycle of the driving signals DPWM1A and DPWM3A are decided.

[0110] In view of above, the VFF_Ramp is better matched with the input voltage Vin. The voltage on the capacitor C can follow the input voltage Vin well. Therefore, the slew rate of VFF_Ramp can be proportional to the input voltage Vin.

[0111] FIG. 11B shows another exemplary circuit diagram for the feedforward voltage generating unit, according to embodiments of the present disclosure.

[0112] An isolated amplifier may be used to generate the feedforward voltage VFF_Ramp. In FIG. 11B, the voltage difference sensed at HS1 and HS2 maybe the input voltage Vin of the interleave full bridge. The voltage difference is sensed by a voltage divider circuit with resistors R6 and R7. The sensed voltage is the input to the isolated amplifier. Therefore, the output voltage Va of the isolated amplifier is proportional to the sensed voltage. The elements R1, R2, R3, Cff and Qd work in the same way as that in FIG. 11A.

[0113] Generally, a proper circuit for the feedforward unit can help avoid magnetic imbalance issue and make the interleave full bridge more reliable. With the circuit for the feedforward unit, better dynamic performance with the input voltage of the interleave full bridge changing can be achieved, since duty cycle can adjust rapidly based on the input voltage. Therefore, the output voltage overshoot or under shoot can be avoid. Besides, the reverse current can be mitigated and the risk of MOSFET being broken is significantly reduced when the input voltage suddenly drops.

[0114] FIG. 12 shows an exemplary circuit diagram for the driving signal generating unit, according to embodiments of the present disclosure.

[0115] During each PWM cycle, the output voltage Vo of the interleave full bridge is sampled and sensed by a circuit with resistors R4 and R5. The voltage difference between the sampled Vo and a target voltage Vtarget is inputted to an Error Amplifer (EA) . The output of the EA is converted by an ADC and calculated by a PID section to generate a transformed voltage VPID. VPID is converted by a DAC to generate a reference voltage VPID. VPID and VFF_Ramp are compared by a PWM comparator to generate a control signal for the DPWM module. For example, the DPWM module comprises DPWM0, DPWM1, DPWM2 and DPWM3 shown in FIG. 5. When VFF_Ramp reaches VPID, the output of the PWM comparator will control the DPWM module to turn off the MOSFETs Q2_B  / Q3_B or Q1_B  / Q4_B.

[0116] FIG. 13 shows an exemplary time sequence diagram showing PWM driving signals generated by the circuit for controlling the interleave full bridge according to the embodiments of the present disclosure.

[0117] The driving signals for the MOSFETs Q1_T ～ Q4_T in the primary side of the high side bridge and the driving signals for the MOSFETs Q1_B ～ Q4_B in the primary side of the low side bridge are 90deg shift. The duty cycle of the MOSFETs Q1_B ～ Q4_B in the primary side of the low side bridge is decided by the feedforward voltage VFF_Ramp and the output voltage VPID. Besides, the duty cycle of the driving signals for the MOSFETs Q1_T ～ Q4_T in the primary side of the high side bridge are forced to be equal to that for the MOSFETs in the primary sides of the low side bridge MOSFETs Q1_B ～ Q4_B.

[0118] The working process is as below:

[0119] Phase1: At the beginning of a processing cycle, MOSFETs Q1_B and Q4_B in the primary side of the low side bridge turn on. At the same time, VFF_Ramp begins to rise linearly. When VFF_Ramp is equal to VPID, both Q1_B and Q4_B turn off. At this moment, Cff is fully discharged by Qd. The pulse width Ton1 of DPWM1A_Q1, 4B is decided.

[0120] Phase2: At 1 / 4 cycle, MOSFETs Q1_T and Q4_T in the primary side of the high side bridge turn on. The duty cycle of DPWM1B_Q1, 4T is forced to be equal to the duty cycle of DPWM1A_Q1, 4B.

[0121] Phase3: At 1 / 2 cycle, Q2_B and Q3_B turn on. The pulse width of DPWM3A_Q2, 3B is decided by VFF_Ramp and VPID.

[0122] Phase4: At 3 / 4 cycle, Q2_T and Q3_T turn on. The pulse width of DPWM3B_Q2, 3T is forced to be equal to the pulse width of DPWM3A_Q2, 3.

[0123] Phase5: After one cycle, the next cycle repeats the phase1 to phase4.

[0124] The driving signals of all the secondary side MOSFETs are reverse to their primary side counterparts and keep the dead time t1 and t2 to avoid the current overshoot.

[0125] The slew rate of VFF_Ramp is proportional to Vin. Vin is sampled twice in every cycle, which happens when the primary side of the low side bridge is transferring energy to the secondary side of the low side bridge. Therefore, the pulse width of the driving signals for the MOSFETs in the primary sides are decided. If the input voltage Vin changes, the slew rate of VFF_ramp and the duty cycle of the driving signals for MOSFETs in the low side bridge will change accordingly, but keep Vin *pulse width unchanged, which means voltage-second balance. For example, as shown in FIG. 13, V1*Ton1=V2*Ton2.

[0126] FIG. 14 shows an exemplary power supply apparatus comprising the circuit for controlling the interleave full bridge according to embodiments of the present disclosure.

[0127] The apparatus 140 may comprise a DC to DC converter with an interleave full bridge, such as illustrated in FIG. 2. The apparatus 140 may further comprise a control circuit 90 for controlling the interleave bridge, according to any embodiments of the above aspects. It should be understood the way of connection between the DC to DC converter and the control circuit is an example for illustration, without limitation. Output inductors are a combination of an inductor Lo at uH level and an inductor L1 at nH level. Small inductor L1, e.g., 20～50nH can effectively reduce the likelihood that the MOSFETs in the primary side of the low side bridge primary will be disturbed by the MOSFETs in the high side bridge.

[0128] The present disclosure includes any novel feature or combination of features disclosed herein either explicitly or any generalization thereof. Various modifications and adaptations to the foregoing exemplary embodiments of this disclosure may become apparent to those skilled in the relevant arts in view of the foregoing description, when read in conjunction with the accompanying drawings. However, any and all modifications will still fall within the scope of the non-Limiting and exemplary embodiments of this disclosure.

Claims

1.A method for controlling an interleave full bridge, wherein the interleave full bridge comprises a high side bridge and a low side bridge, andwherein the method comprises:sensing (601) a voltage difference between a first voltage sensed at a first point of a primary side of the low side bridge and a second voltage sensed at a second point of the primary side of the low side bridge;generating (602) at least one master driving signal based on the voltage difference; anddriving (603) at least one switching component in the primary side of the low side bridge with the at least one master driving signal.2.The method of claim 1, wherein the generating (602) the at least one master driving signal based on the voltage difference comprises:generating (6021) a feedforward voltage based on the voltage difference; andcomparing (6022) a reference voltage and the feedforward voltage to generate the at least one master driving signal.3.The method of claim 2, wherein the reference voltage is generated by:sensing an output voltage of the interleave full bridge; andtransforming the output voltage into the reference voltage.4.The method of claim 3, wherein the transforming the output voltage into the reference voltage comprises:transforming the output voltage with at least a proportion integral derivative, PID, controller.5.The method of any of claims 2-4, wherein the slew rate of the feedforward voltage is proportional to an input voltage of the interleave full bridge.6.The method of any of claims 2-5, wherein the first point is a middle point between a first switching component and a second switching component in the primary side of the low side bridge; andthe second point is a middle point between a third switching component and a fourth switching component in the primary side of the low side bridge.7.The method of claim 6, wherein the generating (6021) the feedforward voltage comprises:transforming the voltage difference into a transformed voltage; andrectifying the transformed voltage to generate a rectified voltage for the feedforward voltage.8.The method of claim 7, wherein the voltage difference is transformed by a coupled inductor.9.The method of claim 7 or 8, wherein the generating (6021) the feedforward voltage further comprises:generating the feedforward voltage based on the rectified voltage and the at least one master driving signal.10.The method of claim 5, wherein the voltage difference is the input voltage.11.The method of claim 10, wherein the generating (6021) the feedforward voltage comprises:amplifying the voltage difference into an amplified voltage for the feedforward voltage.12.The method of claim 11, wherein the generating (6021) the feedforward voltage further comprises:generating the feedforward voltage based on the amplified voltage and the at least one master driving signal.13.The method of any of claims 6-12, wherein the at least one master driving signal comprises a first master driving signal and a second master driving signal; andwherein the driving (603) the at least one switching component in the primary side of the low side bridge with the at least one master driving signal comprises:driving the first switching component and the fourth switching component with the first master driving signal; anddriving the second switching component and the third switching component with the second master driving signal.14.The method of any of claims 1-13, further comprising:generating (604) at least one slave driving signal based on the at least one master driving signal; anddriving (605) at least one switching component in a secondary side of the low side bridge of the interleave full bridge and in the high side bridge of the interleave full bridge with the at least one slave driving signal.15.The method of claim 14, wherein the at least one slave driving signal has equal duty cycle as the at least one master driving signal, or the at least one slaving driving signal is reverse to the at least one master driving signal.16.The method of claim 14 or 15, wherein the at least one slave driving signal comprises a first slave driving signal and a second slave driving signal; andthe first slave driving signal is reverse to the second slave driving signal.17.A circuit (90) for controlling an interleave full bridge, wherein the interleave full bridge comprises a high side bridge and a low side bridge; andwherein the circuit (90) comprises:a sensing unit (901) , configured to sense a voltage difference between a first voltage sensed at a first point (HS1) of a primary side of the low side bridge and a second voltage sensed at a second point (HS2) of the primary side of the low side bridge; anda driving signal generating unit (902) , configured to generate at least one master driving signal based on the voltage difference,wherein the circuit (90) is configured to drive at least one switching component in the primary side of the low side bridge with the at least one master driving signal.18.The circuit (90) of claim 17, wherein the driving signal generating unit (902) comprises:a feedforward volage generating unit (9021) , configured to generate a feedforward voltage (VFF_Ramp) based on the voltage difference; anda master driving signal generating unit (9022) , configured to compare a reference voltage (VPID) and the feedforward voltage (VFF_Ramp) to generate the at least one master driving signal.19.The circuit (90) of claim 18, wherein the master driving signal generating unit (9022) comprises:a proportion integral derivative, PID, controller, configured to transform an output voltage (Vo) of the interleave full bridge into the reference voltage (VPID) ;a pulse width modulation, PWM, comparator, configured to compare the reference voltage (VPID) and the feedforward voltage (VFF_Ramp) , resulting a comparing result; andat least one digital pulse width modulator, DPWM, configured to modulate the comparing result, resulting the at least one master driving signal.20.The circuit (90) of any of claims 17-19, wherein the slew rate of the feedforward voltage (VFF_Ramp) is proportional to an input voltage (Vin) of the interleave full bridge.21.The circuit (90) of any of claims 17-20, wherein the first point (HS1) is a middle point between a first switching component (Q1_B) and a second switching component (Q2_B) in the primary side of the low side bridge; andthe second point (HS2) is a middle point between a third switching component (Q3_B) and a fourth switching component (Q4_B) in the primary side of the low side bridge.22.The circuit (90) of claim 21, wherein the feedforward voltage generating unit (9021) comprises:a coupled inductor (Tsignal) , configured to transform the voltage difference into a transformed voltage; andat least one rectifying element, configured to rectify the transformed voltage to generate a rectified voltage.23.The circuit (90) of claim 22, wherein the feedforward voltage generating unit (9021) further comprises:a fifth switching component (Qd) , configured to generate the feedforward voltage (VFF_Ramp) based on the rectified voltage and the at least one master driving signal.24.The circuit (90) of claim 20, wherein the voltage difference is the input voltage (Vin) .25.The circuit (90) of claim 24, wherein the feedforward voltage generating unit (9021) comprises:an isolated amplifier configured to amplify the voltage difference into an amplified voltage for the feedforward voltage (VFF_Ramp) .26.The circuit (90) of claim 25, wherein the feedforward voltage generating unit (9021) further comprises:a fifth switching component (Qd) , configured to generate the feedforward voltage (VFF_Ramp) based on the amplified voltage and the at least one master driving signal.27.The circuit (90) of any of claims 17-26, wherein the driving signal generating unit (902) comprises:a slave driving signal generating unit (9023) , configured to generate at least one slave driving signal based on the at least one master driving signal; andwherein the circuit (90) is further configured to drive at least one switching component in a secondary side of the low side bridge of the interleave full bridge and in the high side bridge of the interleave full bridge with the at least one slave driving signal.28.The circuit (90) of claim 27, wherein the slave driving signal generating unit (9023) comprises at least one DPWM.29.The circuit (90) of claim 27 or 28, wherein the at least one slave driving signal has equal duty circle as the at least one master driving signal, or the at least one slaving driving signal is reverse to the at least one master driving signal.30.The circuit (90) of any of claims 27 to 29, wherein the at least one slave driving signal comprises a first slave driving signal and a second driving signal; andwherein the first slave driving signal is reverse to the second driving signal.31.A power supply apparatus (140) , comprising:a direct current, DC, to DC converter, wherein the converter is an interleave full bridge; andthe circuit (90) for controlling the interleave full bridge according to any of claims 17-30.32.The apparatus (140) of claim 31, wherein the high side bridge connects at least one inductor.33.The apparatus (140) of claim 32, wherein the at least one inductor (Lo) is between the high side bridge and the low side bridge.

Images