Dual-boost hardware solution for mitigating neutral point voltage fluctuations

Abstract

A system and method for mitigating neutral point voltage fluctuations in an inverter circuit. The system comprises an adder circuit configured to receive a first input signal and a second input signal and provide a first output signal; a subtractor circuit configured to receive the first input signal and the second input signal and provide a second output signal; a first comparator circuit configured to receive the first output signal as a first input and a first control signal as a second input and provide a third output signal; a second comparator circuit configured to receive the second output signal as a first input and a second control signal as a second input and provide a fourth output signal; and a dual boost converter configured to receive the third and fourth output signals, the dual boost converter comprising a first boost converter and a second boost converter connected in series, wherein a midpoint between the first boost converter and the second boost converter is connectable to a neutral point of an inverter circuit. The first input signal is a DC input signal and the second input signal is based on a voltage differential between the first and second capacitors provided on opposite sides of the neutral point.

Description

DUAL-BOOST HARDWARE SOLUTION FOR MITIGATING NEUTRAL POINT VOLTAGE FLUCTUATIONS

[0001] Field of Disclosure

[0002] The present application relates to hardware solutions for mitigating neutral point voltage fluctuations in inverters, and in particular but not exclusively to such hardware solutions for 3L-NPC inverters applied to solar applications.Background

[0003] Three-Level Neutral Point Clamped (3L-NPC) inverters are commonly used as a multi-level topology in high-power applications, for example in solar and railway related applications. A 3L-NPC is a voltage source inverter configuration used for converting DC input signals to AC output signals.

[0004] Some inverter topologies, particularly multi-level NPC inverters, comprise a floating neutral point at a mid-point of one or more branches. As the neutral point of the 3L-NPC inverter is floating, during operations it may deviate from the desired or intended voltage levels. These deviations or fluctuations are called neutral point voltage fluctuations (NPVF) , and are an inherent problem in some 3L-NPC invertors topologies. The NPVF may arise for several reasons, including, for example, a mismatch in the values of the passive elements, inconsistencies in switching devices characteristics, and / or unbalanced grid voltages and currents.

[0005] During the operation of the inverter, if the NPVF is not corrected or maintained within tolerance limits, it can defoliate the performance of the inverter. This in turn can further lead to the failure of the inverter switching devices.

[0006] Existing solutions for mitigating NPVF in 3L-NPC inverters include hardware based solutions such as those depicted in published Chinese patent application CN103051228A, “Enhanced Buck–Boost Neutral-Point-Clamped Inverters With Simple Capacitive-Voltage Balancing” (IEEE TRANSACTIONS ON INDUSTRY APPLICATIONS, VOL. 46, NO. 3, MAY / JUNE 2010) , and “A Front end Switched Rectifier DC Source for Neutral Point Balancing of A NPC Three-Level Inverter for The Full Modulation Range” (IEEE Power Electron. 2, (5) , pp. 527–534, 2009) . However, these solutions each require separate hardware to implement, and hence increasing the cost and size of the overall inverter package.

[0007] Software based solutions have also been attempted, such as those in published Chinese patent application CN104506065A and published US patents US8441820B2 and US9755546B2. However, these software-based algorithms are typically applied on a pulse-width modulation (PWM) scheme on the AC-DC side of the inverter. This results in a poor balancing performance for the NPVF at a higher modulation index. This is a particular issue when the inverter is used for applications which result in the inverter frequently operating in the high modulation index, as solar applications. Additionally, the software-based algorithms may increase the total harmonic distortion (THD) in the inverter output voltages and currents.

[0008] The Applicant has therefore recognised a need for improved solutions to mitigate NPVF in inverters such as 3L-NPC inverters.Summary

[0009] Aspects and preferred features are outlined in the accompanying claims.

[0010] The present application generally relates to a hardware solution for mitigating the neutral point voltage fluctuations in inverters, such as 3L-NPC inverters for high power (e.g. solar, railway, etc. ) applications.

[0011] According to a first aspect of the present disclosure, there is provided a system for mitigating neutral point voltage fluctuations in an inverter circuit, the system comprising:

[0012] an adder circuit configured to receive a first input signal and a second input signal and provide a first output signal;

[0013] a subtractor circuit configured to receive the first input signal and the second input signal and provide a second output signal;

[0014] a first comparator circuit configured to receive the first output signal as a first input and a first control signal as a second input and provide a third output signal;

[0015] a second comparator circuit configured to receive the second output signal as a first input and a second control signal as a second input and provide a fourth output signal; and

[0016] a dual boost converter configured to receive the third and fourth output signals, the dual boost converter comprising a first boost converter and a second boost converter connected in series, wherein a midpoint between the first boost converter and the second boost converter is connectable to a neutral point of an inverter circuit;

[0017] wherein:

[0018] the first input signal is a DC input signal;

[0019] the second input signal is based on a voltage differential between the first and second capacitors provided on opposite sides of the neutral point.

[0020] The hardware-based system of the present disclosure may mitigate the NPVF of an inverter circuit without increasing the Total Harmonics Distortion (THD) of the output current and voltage of the inverter. The THD is a sum of all the harmonics measured in a voltage source inverter's output. Higher THDs can result in significant issues for an inverter, including excessive heating, overvoltage, resonances, etc., some of which may even lead to premature component failures within the inverter.

[0021] In implementations, the first input signal is an output of a photovoltaic (PV) system. Advantageously, the system of the present disclosure may mitigate the NPVF from the low to full modulation index of a 3L-NPC inverter. In contrast, known software based solutions fail to provide the required performance at a higher modulation index. As such, the system may be particularly beneficial for use with solar or other photovoltaic linked inverters, as such solar inverters may frequently operate in a high modulation index. As would be understood by the skilled person, the modulation index of the inverter represents the ratio of the fundamental component amplitude of the line-to-neutral inverter output voltage to one-half of the available DC bus voltage.

[0022] In implementations, first input signal is an output of a maximum power point tracking (MPPT) algorithm. The system may utilise a MPPT algorithm to keep the inverter system operating at, or close to, the peak power point of e.g. a PV panel under varying conditions.

[0023] In implementations, the second control signal is inversely proportional to the first control signal to thereby interleave the duty cycle of the first and second boost converters. Advantageously, by interleaving the operations of the dual boost DC-DC converter the system may reduce the input DC harmonics, and thereby reduce the effects of electromagnetic interference (EMI) or other Electromagnetic compatibility (EMC) issues.

[0024] In implementations, the first and second boost converters each comprise:

[0025] an inductor configured to receive the first input signal;

[0026] a diode connected in series with the inductor; and

[0027] a switch connected between the midpoint of the first boost converter and the second boost converter and a midpoint of the inductor and the diode.

[0028] Optionally, the first and / or second boost converters may each comprise multiple inductor, diode or switch elements. In one implementation, the first and second boost converters each comprise first and second diode a connected in series with the inductor, and first and second switches connected in series a switch connected between the midpoint of the first and second boost converters and a midpoint of the inductor and the first and second diodes.

[0029] The first and second boost controllers may be respectively configured to receive the third and fourth output signals as switch control signals, and / or the switches of the first and second boost controllers may comprise anti-parallel diodes.

[0030] According to a second aspect of the present disclosure, there is provided a DC to AC inverter comprising:

[0031] an inverter circuit; and

[0032] the system according to the first aspect, wherein:

[0033] the inverter circuit comprises a floating neutral point between first and second capacitors; and

[0034] the midpoint between the first boost converter and the second boost converter is connected to the neutral point of the inverter circuit.

[0035] In implementations, the inverter is a Three-Level Neutral Point Clamped (3L-NPC) inverter. The NPVF mitigation system may be applied to 3L-NPC with boost converters with minimal changes to the existing architecture. Hence, it is low cost and has a smaller impact on the overall size of an inverter package compared to existing NPVF mitigation systems.

[0036] Each arm of the 3L-NPC inverter may comprise:

[0037] a first branch comprising first, second, third and fourth switches connected in series, wherein each of the first, second, third and fourth switches comprises an anti-parallel diode;

[0038] a second branch connected in parallel to the first branch, the second branch comprising two neutral clamped diodes, wherein the second branch is electrically connected to the first branch between the first and second switches and between the third and fourth switches;

[0039] wherein a midpoint between the two neutral clamped diodes is directly electrically connected to the neutral point.

[0040] The inverter may be configured to receive a DC input signal from a DC source, wherein the DC input signal is the first input signal of the mitigation system. In implementations, the DC source is a photovoltaic supply, such as a solar array or other photovoltaic panel.

[0041] In implementations, the inverter (e.g. an output of the inverter) is connected to a (power) grid supply, for example to provide solar power to a national grid for use by consumers. Optionally, a filter circuit may be provided between the inverter output and the grid supply.

[0042] According to a third aspect of the present disclosure, there is provided method for mitigating neutral point voltage fluctuations in an inverter circuit, the method comprising:

[0043] receiving a first input signal, wherein the first input signal is a DC input signal;

[0044] receiving a second input signal, the second input signal is based on a voltage differential between the first and second capacitors provided on opposite sides of a neutral point of an inverter circuit;

[0045] providing a first output signal by summing the first input signal and the second input signal;

[0046] providing a second output signal by subtracting the second input signal from the first input signal;

[0047] providing third and fourth output signals by interleaving the first and second output signals such that at a first time the third output signal is a null signal and the fourth output signal is a non-null signal, and at a second time the third output signal is a non-null signal and the fourth output signal is a null signal; and

[0048] providing the third and fourth output signals to a dual boost converter, the dual boost converter comprising:

[0049] a first boost converter configured to receive the third output signal as a witching signal;

[0050] a second boost converter configured to receive the fourth output signal as a switching signal, wherein:

[0051] the first and second boost converters are connected in series and a midpoint between the first boost converter and the second boost converter is connected to the neutral point of the inverter circuit.

[0052] Brief Description of the Figures

[0053] Some preferred embodiments of the invention will now be described, by way of example only and with reference to the accompanying drawings, in which:

[0054] Fig. 1 illustrates a schematic circuit diagram of an example 3L-NPC inverter for solar application.

[0055] Fig. 2 illustrates a schematic circuit diagram of system for mitigating NPVF in a 3L-NPC inverter according to implementations of the present application.

[0056] Fig. 3 illustrates a schematic control circuit block diagram for controlling the dual-boost hardware circuit.

[0057] Figs. 4a and b illustrate schematic circuit diagram of example dual-boost hardware circuits.

[0058] Figs. 5a and b illustrate schematic circuit diagram of further example dual-boost hardware circuit.

[0059] Fig. 6 illustrates simulated outputs of a 3L-NPC inverter before and after mitigation of the NPVF.

[0060] Detailed Description of the Embodiments

[0061] Fig. 1 depicts an example 3L-NPC inverter topology. The inverter topology may be suitable for high power applications, such as solar application. Each bridge leg or arm of the 3L-NPC consists of four switches 1e, 1f, 1g and 1h with anti-parallel diodes. There are two neutral clamped diodes 1i and 1j per bridge leg, and the midpoint of each bridge leg is connected to the three phases of the grid supply 1l. While only a single inverter arm is depicted, it will be understood that a three-level inverter may comprise three such arms, i.e. one for each output phase.

[0062] The topology further includes two capacitors 1b and 1c which are connected in series, and having their mid-point 1d connected to each of the arms of the inverter between the two neutral clamped diodes 1i and 1j. The input of the photovoltaic (PV) supply 1a is connected to the capacitors 1b and 1c.

[0063] Topologies such as that depicted in Fig. 1 provide several advantages which make it attractive for us in higher power applications. For example, the topology provides lower voltage stress across the switches 1e, 1f, 1g, 1h which facilitates the use of smaller rating devices. Additionally, fewer voltage harmonics arise due to a generally reduced voltage-level compared to other topologies, thereby reducing the weight, size and cost of the passive elements employed for harmonics reduction. Furthermore, the topology may provide high quality inverter output voltages and currents relative to many other inverter topologies.

[0064] However, in the topology of Fig. 1, the mid-point 1d, which is also called the neutral point, may be kept floating. When the neutral point 1d of the 3L-NPC inverter is floating, during operations it may deviate from the desired or intended voltage levels resulting in NPVF.

[0065] The grid-tied 3L-NPC inverter is connected with the grid supply via filter circuit 1k and 1l, which may cause uneven charging and discharging of the top and bottom capacitors 1b, 1c. As such, if the NPVF is not corrected or maintained within tolerance limits, it can defoliate the performance of the inverter leading to the failure of some or all of the switching devices 1e, 1f, 1g, 1h.

[0066] Fig. 2 schematically illustrates a circuit diagram of a system for providing NPVF mitigation for a 3L-NPC inverter circuit according to implementations of the present invention. The system comprises a PV supply 2a, capacitors 2b, 2c, filter circuit 2i and 2j, which may each correspond to the corresponding respective components 1a, 1b, 1c, 1k and 1l depicted in Fig. 1.3L-NPC inverter 2h may comprise the arms of the inverter topology, for example as depicted by switches 1e, 1f, 1g, 1h and diodes 1i, 1j of Fig. 1. The inverter circuit may be further connected to a grid supply via the filter circuit 2i and 2j, for supplying power to e.g. a national power grid.

[0067] Relative to the circuit of Fig. 1, the topology of Fig. 2 additionally comprises additionally boost and capacitor branches connected in parallel to the DC capacitor 2b, 2c branch. The additional capacitor branch comprises second top and bottom capacitors 2f, 2g on either side of the mid-point of the branch, while the boost branch comprises boost circuits or converters 2d and 2e on either side of the mid-point of the branch. The mid-points of each additional branch is connected to the neutral point of the inverter topology (i.e. the mid-point between capacitors 2b, 2c) .

[0068] In the system presented in Fig. 2, the passive components along with the switch configuration of the boost converters are used to control the NPVF at the mid-point of the DC link capacitors 2b, 2c in the high power application. The first stage of the system is provided by dual DC / DC boost converter 2d, 2e, while the second stage is DC / AC stage which is implemented using a 3L-NPC inverter 2h connected to the grid supply 2j.

[0069] Fig. 3 illustrates schematically a control block diagram and the working of the dual-boost DC-DC converter. A maximum power point tracking (MPPT) algorithm 3a generates the combined duty cycle for the boost converters based on the current IPV and voltage VPV from a PV supply. The MPPT algorithm is used to extract maximum power from the Photo-Voltaic Module. Any  suitable MPPT algorithm familiar to the skilled person may be utilised in conjunction with the systems and methods of the present disclosure.

[0070] A NPFV algorithm 3b correspondingly generates a control signal D based on input voltages Vdc1 and Vdc2, corresponding to the voltages across the DC link capacitors (e.g. capacitors 2b, 2c of Fig. 2) . In one example implementation, the difference between Vdc1 and Vdc2 is passed to a proportional or hysteresis controller. The output processed signal from the controller is the control signal D, also called the Duty Cycle, that is used to control the ON time of the switches. Thus, the control signal D is used to modulate the duty cycle of the individual boost converters 3i and 3j (corresponding to components 2d, 2e of Fig. 2) . Adder and subtractor blocks 3c, 3d equally distribute the duty-cycle to each modulating signal for dual boost converters, and the duty cycle of each of the boost converters is then interleaved by comparator circuits 3e, 3f. For example, each of the comparator circuits 3e and 3f may respectively receive the output signals of the adder and subtractor circuits as a first input and a control signal as a second input. To interleave the duty cycles, the control signals provided to the comparator circuits may be inverted or inversely proportional, e.g. such that when the first control signal is a non-null value (e.g. 1) the second control signal is null (e.g. 0) and vice-versa.

[0071] As would be understood by the skilled person, adder and subtractor circuits are logical circuits configured to sum (or subtract) inputs.

[0072] Fig. 4a illustrates a schematic circuit diagram of an example boost converter 4, such as top boost converter 2d of Fig. 2. The boost converter 4 comprises an inductor 4a, diode 4b and a switch 4c. One end of the switch 4c is connected between the inductor 4a / diode 4b, and the other end of the switch 4c is connected to a mid-point 4d of the boost converter branch. A corresponding topology for a bottom boost converter (e.g. boost converter 2e of Fig. 2) is depicted in Fig. 4b.

[0073] In operation, the MPPT algorithm the outputs of the boost controllers by switching the switches of the top and bottom boost converters independently. In this way, neutral point control is implemented in hardware by the independent control of the switches of the dual boost converters, to thereby maintain the voltage level at the neutral point at or close to a desired value.

[0074] It will be understood that other boost converter topologies, for example a dual 3L-Flying capacitor booster, can be used in place of the topologies depicted in Figs. 4a and b.

[0075] Fig. 5a illustrates a schematic circuit diagram of a further example boost converter 5, such as top boost converter 2d of Fig. 2. The boost converter 5 comprises an inductor 5a, first and second diodes 5b, 5c, and first and second switches 5d, 5e. The first and second diodes are connection in series with each other and the inductor 5a.

[0076] The first and second switches 5d and 5e are also connected in series, with one end of e.g. the first switch 5d connected between the inductor 5a / first diode 5b. Similarly to boost converter 4, an end of the second switch 5e is connected to a mid-point 5f of the boost converter branch. A corresponding topology 5g for a bottom boost converter (e.g. boost converter 2e of Fig. 2) is depicted in Fig. 5b.

[0077] It will be understood that further implementations may include additional diode, switch and / or inductor elements, for example 2, 3, 4, 5 or more diode elements, 2, 3, 4, 5 or more switch elements, and / or 2, 3, 4, 5 or more inductor elements.

[0078] Fig. 6 depicts a comparison of simulated output signals from a 3L-NPC inverter circuit with and without the NPVF mitigation systems of the present invention. As shown in Fig. 6, the NPVF fluctuations 6a without the mitigation system have a greater amplitude than the NPVF fluctuations 6b with the mitigation system. Relative to software solutions, the hardware solution discussed above may also reduce total harmonic distortions of the inverter circuit.

[0079] The skilled person will understand that in the preceding description and appended claims, positional terms such as ‘top’ , ‘bottom’ , etc. are made with reference to conceptual illustrations of an apparatus. These terms are used for ease of reference but are not intended to be of limiting nature. These terms are therefore to be understood as referring to a device when in an orientation as shown in the accompanying drawings.

[0080] Although the disclosure has been described in terms of preferred embodiments as set forth above, it should be understood that these embodiments are illustrative only and that the claims are not limited to those embodiments. Those skilled in the art will be able to make modifications and alternatives in view of the disclosure, which are contemplated as falling within the scope of the appended claims. Each feature disclosed or illustrated in the present specification may be incorporated in the disclosure, whether alone or in any appropriate combination with any other feature disclosed or illustrated herein.

Claims

1.A system for mitigating neutral point voltage fluctuations in an inverter circuit, the system comprising:an adder circuit configured to receive a first input signal and a second input signal and provide a first output signal;a subtractor circuit configured to receive the first input signal and the second input signal and provide a second output signal;a first comparator circuit configured to receive the first output signal as a first input and a first control signal as a second input and provide a third output signal;a second comparator circuit configured to receive the second output signal as a first input and a second control signal as a second input and provide a fourth output signal; anda dual boost converter configured to receive the third and fourth output signals, the dual boost converter comprising a first boost converter and a second boost converter connected in series, wherein a midpoint between the first boost converter and the second boost converter is connectable to a neutral point of an inverter circuit;wherein:the first input signal is a DC input signal;the second input signal is based on a voltage differential between the first and second capacitors provided on opposite sides of the neutral point.2.The system of claim 1, wherein the first input signal is an output of a photovoltaic system.3.The system of claim 1 or 2, wherein the first input signal is an output of a maximum power point tracking algorithm.4.The system of any preceding claim, wherein the second control signal is inversely proportional to the first control signal to thereby interleave the duty cycle of the first and second boost converters.5.The system of any preceding claim, wherein the first and second boost converters each comprise:an inductor configured to receive the first input signal;a diode connected in series with the inductor; anda switch connected between the midpoint of the first and second boost converters and a midpoint of the inductor and the diode.6.The system of claim 5, wherein the diode is a first diode and the switch is a first switch, the first and second boost converters each comprising:a second diode connected in series with the first diode, wherein the first diode is electrically connected between the inductor and the second diode; anda second switch connected in series with the first switch.7.The system of claim 5 or 6, wherein the first and second boost controllers are respectively configured to receive the third and fourth output signals as switch control signals.8.The system of any one of claims 5 to 7, wherein the switches of the first and second boost controllers comprise anti-parallel diodes.9.A DC to AC inverter comprising:an inverter circuit; andthe system of any preceding claim, wherein:the inverter circuit comprises a floating neutral point between first and second capacitors; andthe midpoint between the first boost converter and the second boost converter is connected to the neutral point of the inverter circuit.10.The inverter of claim 9, wherein the inverter is a Three-Level Neutral Point Clamped inverter.11.The inverter of claim 9 or 10, wherein an arm of the inverter comprises:a first branch comprising first, second, third and fourth switches connected in series, wherein each of the first, second, third and fourth switches comprises an anti-parallel diode;a second branch connected in parallel to the first branch, the second branch comprising two neutral clamped diodes, wherein the second branch is electrically connected to the first branch between the first and second switches and between the third and fourth switches;wherein a midpoint between the two neutral clamped diodes is directly electrically connected to the neutral point.12.The inverter of any of claims 9 to 11, wherein the inverter is configured to receive a DC input signal from a DC source, wherein the DC input signal is the first input signal.13.The inverter of claim 12, wherein the DC source is a photovoltaic supply.14.The inverter of any of claims 9 to 13, wherein an output of the inverter is connected to a grid supply.15.The inverter of any one of claims 9 to 14, further comprising a filter circuit for receiving an output of the inverter.16.A method for mitigating neutral point voltage fluctuations in an inverter circuit, the method comprising:receiving a first input signal, wherein the first input signal is a DC input signal;receiving a second input signal, the second input signal is based on a voltage differential between the first and second capacitors provided on opposite sides of a neutral point of an inverter circuit;providing a first output signal by summing the first input signal and the second input signal;providing a second output signal by subtracting the second input signal from the first input signal;providing third and fourth output signals by interleaving the first and second output signals such that at a first time the third output signal is a null signal and the fourth output signal is a non-null signal, and at a second time the third output signal is a non-null signal and the fourth output signal is a null signal; andproviding the third and fourth output signals to a dual boost converter, the dual boost converter comprising:a first boost converter configured to receive the third output signal as a witching signal;a second boost converter configured to receive the fourth output signal as a switching signal, wherein:the first and second boost converters are connected in series and a midpoint between the first boost converter and the second boost converter is connected to the neutral point of the inverter circuit; andproviding the first input signal as an input for an inverter circuit.

Images