Neural network modification

Abstract

Apparatuses, systems, and techniques are to modify a neural network according to hardware type. In at least one embodiment, one or more masks are used with a neural network to be deployed on a specific GPU hardware platform.

Description

NEURAL NETWORK MODIFICATIONTECHNICAL FIELD

[0001] At least one embodiment pertains to processing resources used to perform neural network models. For example, a processor comprising one or more circuits are to modify a neural network model to be performed on different hardware resources.BACKGROUND

[0002] Neural network models can perform differently on different hardware resources. For example, a neural network model may exhibit suboptimal performance on one hardware resource but not on another hardware resource due to different hardware resource constraints. Therefore, improvements can be made to neural network model performance.BRIEF DESCRIPTION OF DRAWINGS

[0003] FIG. 1A illustrates a block diagram of a system comprising one or more processors to modify a neural network model to be deployed on different hardware resources, according to at least one embodiment;

[0004] FIG. 1B illustrates a database that stores efficiency lists used in selecting masks to insert into a neural network model; according to at least one embodiment;

[0005] FIG. 2 illustrates a block diagram of modifications made to a residual block of a neural network model to be used, in part, to generate efficiency lists, according to at least one embodiment;

[0006] FIG. 3 illustrates a block diagram of modifications made to a self-attention block of a neural network model to be used, in part, to generate efficiency lists, according to at least one embodiment;

[0007] FIG. 4 illustrates a block diagram of a neural network model dry runs system, according to at least one embodiment;

[0008] FIG. 5 illustrates a block diagram of a neural network model masking system, according to at least one embodiment;

[0009] FIG. 6 illustrates a block diagram of an efficient neural network model deployment system, according to at least one embodiment;

[0010] FIG. 7 illustrates a process of modifying a neural network model to achieve cross-GPU-platform efficiency, according to at least one embodiment;

[0011] FIG. 8A illustrates a block diagram of a driver and / or runtime used to achieve cross-GPU-platform efficiency, according to at least one embodiment;

[0012] FIG. 8B illustrates a block diagram of a processor and various modules used to achieve cross-GPU-platform efficiency, according to at least one embodiment;

[0013] FIG. 9A illustrates logic, according to at least one embodiment;

[0014] FIG. 9B illustrates logic, according to at least one embodiment;

[0015] FIG. 10 illustrates training and deployment of a neural network model, according to at least one embodiment;

[0016] FIG. 11 illustrates an example data center system, according to at least one embodiment;

[0017] FIG. 12A illustrates an example of an autonomous vehicle, according to at least one embodiment;

[0018] FIG. 12B illustrates an example of camera locations and fields of view for the autonomous vehicle of FIG. 12A, according to at least one embodiment;

[0019] FIG. 12C is a block diagram illustrating an example system architecture for the autonomous vehicle of FIG. 12A, according to at least one embodiment;

[0020] FIG. 12D is a diagram illustrating a system for communication between cloud-based server (s) and the autonomous vehicle of FIG. 12A, according to at least one embodiment;

[0021] FIG. 13 is a block diagram illustrating a computer system, according to at least one embodiment;

[0022] FIG. 14 is a block diagram illustrating a computer system, according to at least one embodiment;

[0023] FIG. 15 illustrates a computer system, according to at least one embodiment;

[0024] FIG. 16 illustrates a computer system, according to at least one embodiment;

[0025] FIG. 17A illustrates a computer system, according to at least one embodiment;

[0026] FIG. 17B illustrates a computer system, according to at least one embodiment;

[0027] FIG. 17C illustrates a computer system, according to at least one embodiment;

[0028] FIG. 17D illustrates a computer system, according to at least one embodiment;

[0029] FIGS. 17E and 17F illustrate a shared programming model, according to at least one embodiment;

[0030] FIG. 18 illustrates exemplary integrated circuits and associated graphics processors, according to at least one embodiment;

[0031] FIGS. 19A-19B illustrate exemplary integrated circuits and associated graphics processors, according to at least one embodiment;

[0032] FIGS. 20A-20B illustrate additional exemplary graphics processor logic according to at least one embodiment;

[0033] FIG. 21 illustrates a computer system, according to at least one embodiment;

[0034] FIG. 22A illustrates a parallel processor, according to at least one embodiment;

[0035] FIG. 22B illustrates a partition unit, according to at least one embodiment;

[0036] FIG. 22C illustrates a processing cluster, according to at least one embodiment;

[0037] FIG. 22D illustrates a graphics multiprocessor, according to at least one embodiment;

[0038] FIG. 23 illustrates a multi-graphics processing unit (GPU) system, according to at least one embodiment;

[0039] FIG. 24 illustrates a graphics processor, according to at least one embodiment;

[0040] FIG. 25 is a block diagram illustrating a processor micro-architecture for a processor, according to at least one embodiment;

[0041] FIG. 26 illustrates a deep learning application processor, according to at least one embodiment;

[0042] FIG. 27 is a block diagram illustrating an example neuromorphic processor, according to at least one embodiment;

[0043] FIG. 28 illustrates at least portions of a graphics processor, according to one or more embodiments;

[0044] FIG. 29 illustrates at least portions of a graphics processor, according to one or more embodiments;

[0045] FIG. 30 illustrates at least portions of a graphics processor, according to one or more embodiments;

[0046] FIG. 31 is a block diagram of a graphics processing engine of a graphics processor in accordance with at least one embodiment;

[0047] FIG. 32 is a block diagram of at least portions of a graphics processor core, according to at least one embodiment;

[0048] FIGS. 33A-33B illustrate thread execution logic including an array of processing elements of a graphics processor core according to at least one embodiment;

[0049] FIG. 34 illustrates a parallel processing unit ( “PPU” ) , according to at least one embodiment;

[0050] FIG. 35 illustrates a general processing cluster ( “GPC” ) , according to at least one embodiment;

[0051] FIG. 36 illustrates a memory partition unit of a parallel processing unit ( “PPU” ) , according to at least one embodiment;

[0052] FIG. 37 illustrates a streaming multi-processor, according to at least one embodiment;

[0053] FIG. 38 is an example data flow diagram for an advanced computing pipeline, in accordance with at least one embodiment;

[0054] FIG. 39 is a system diagram for an example system for training, adapting, instantiating and deploying machine learning models in an advanced computing pipeline, in accordance with at least one embodiment;

[0055] FIG. 40 includes an example illustration of an advanced computing pipeline 3910A for processing imaging data, in accordance with at least one embodiment;

[0056] FIG. 41A includes an example data flow diagram of a virtual instrument supporting an ultrasound device, in accordance with at least one embodiment;

[0057] FIG. 41B includes an example data flow diagram of a virtual instrument supporting an CT scanner, in accordance with at least one embodiment;

[0058] FIG. 42A illustrates a data flow diagram for a process to train a machine learning model, in accordance with at least one embodiment;

[0059] FIG. 42B is an example illustration of a client-server architecture to enhance annotation tools with pre-trained annotation models, in accordance with at least one embodiment; and

[0060] FIG. 43 illustrates components of a system to access a large language model, according to at least one embodiment.DETAILED DESCRIPTION

[0061] In the following description, numerous specific details are set forth to provide a more thorough understanding of at least one embodiment. However, it will be apparent to one skilled in the art that the inventive concepts may be practiced without one or more of these specific details, and that two or more aspects of any one or more embodiments described herein may be combined.

[0062] In at least one embodiment, a processor comprising one or more circuits are to select one or more masks (described further herein at least in conjunction with FIG. 5) to be used with a neural network model based, at least in part, on one or more hardware resources that are to perform that neural network model. In at least one embodiment, a processor comprising one or more circuits are to modify a neural network model to be performed by a specific hardware resource based, at least in part, on a previous performance of that neural network model on a different hardware resource. In at least one embodiment, a processor comprising one or more circuits are to modify a neural network model such that different graphics processing unit (GPU) platforms can perform that modified neural network model to meet and / or exceed one or more threshold levels of performance, such as levels of inferencing accuracy and / or inferencing speed.  In at least one embodiment, a processor comprising one or more circuits are used to modify a neural network model to be performed on a specific GPU hardware platform reduces or eliminates training time of that neural network model normally required without that modification. In at least one embodiment, a processor comprising one or more circuits are used to modify a neural network model so that one or more specific (GPU) platforms perform that modified neural network model to meet and / or exceed one or more threshold levels of performance is referred to as a neural network model optimization method to achieve cross-GPU-platform efficiency. In at least one embodiment, a processor comprising one or more circuits are to collect performance metrics related to different variations of an efficient neural network model performed by different hardware platforms so that those performance metrics can be used to inform how to make a neural model efficient and perform well on a specific hardware platform, while minimizing and / or eliminating a need to train that efficient neural model prior to deploying it on that specific hardware platform.

[0063] In at least one embodiment, a processor comprising one or more circuits are to modify a neural network model includes generating different variations of a neural network model by quantizing (converting data formats) and / or pruning (removing components) different layers of that neural network model with each variation, which is described further herein. In at least one embodiment, dry runs (e.g., practice runs) of different variations of a neural network model are performed by different GPU hardware platforms and performance metrics are collected as a result of those dry runs. In at least one embodiment, performance metrics generated by dry runs of different variations of a neural network model are used to insert data conversion masks and sparse pruning masks into a trained, dense neural network model to create a masked super neural network model. In at least one embodiment, a masked super neural network model is further trained using input data to improve that masked super neural network model’s performance in terms of inferencing accuracy. In at least one embodiment, inferencing accuracy is referred to as accuracy. In at least one embodiment, a masked super neural network model is referred to as a masked super neural model.

[0064] In at least one embodiment, a masked super neural network model is used as a base neural network model to be deployed on different GPU hardware platforms. In at least one embodiment, a masked super neural network model is further modified based on performance  metrics of dry runs of different variations of neural network models performed by a specific type of GPU hardware platform that is also to perform that masked super neural network model. In at least one embodiment, a masked super neural network model that has been modified based on a specific type of GPU hardware is referred to as an efficient neural network model for deployment. In at least one embodiment, an efficient neural network model for deployment is modified by using one or more techniques of knowledge distillation, which is described further herein.

[0065] FIG. 1A illustrates, as a block diagram, a system 100 comprising one or more processors used to modify a neural network model so that different hardware resources perform that modified neural network model to meet and / or exceed one or more threshold levels of performance. In at least one embodiment, a hardware resource is an artificial intelligence (AI) hardware platform and / or a graphics processing unit (GPU) hardware platform. In at least one embodiment, an AI hardware platform and / or a GPU hardware platform is a system of one or more GPUs, one or more central processing units (CPUs) , one or more deep learning (DL) accelerators, one or more memory components, firmware, software, or some combination thereof, configured to perform neural network model training and / or inferencing. In at least one embodiment, a GPU hardware platform is an GPU hardware platform that uses one or more specific types of GPUs. In at least one embodiment, for example, a GPU hardware platform is an  Jetson AGX Orin TM Developer Kit AI Edge Computer or an InstinctTM MI300 accelerator. In at least one embodiment, a hardware platform is referred to as a system.

[0066] In at least one embodiment, one or more aspects of one or more embodiments described herein in conjunction with FIG. 1A are combined with one or more aspects of one or more embodiments described herein, including those described at least in conjunction with FIGS. 2-8B. In at least one embodiment, one or more processors perform one or more operations used as part of system 100. In at least one embodiment, one or more processors that perform one or more operations used as part of system 100 are any one processor, or combination of processors, described herein, including processor (s) 822 described in conjunction with FIG. 8B, accelerator (s) 1214 described in conjunction with FIG. 12C, graphics processor 1910 described in conjunction with FIG. 19A, and parallel processing unit ( “PPU” ) 3400 described in conjunction with FIG. 34. In at least one embodiment, processor (s) 822 performs an operation used by masking module  114, such as inserting masks into a neural network model. In at least one embodiment, processor (s) 822 performs an operation used by efficiency lists module 110, such as fusing efficiency lists, which is described further herein.

[0067] In at least one embodiment, as used in any implementation described herein, unless otherwise clear from context or stated explicitly to contrary, terms such as “system” and “module, ” and nominalized verbs (e.g., compiler, and / or other terms) each refers to any combination of software logic, firmware logic, hardware logic, and / or circuitry configured to provide functionality described herein. In at least one embodiment, any combination of software logic, firmware logic, hardware logic, and / or circuitry configured to provide functionality described herein is referred to as a component. In at least one embodiment, any component described herein are combined and / or communicatively connected with at least one other component, regardless of how such components are described to be combined and / or communicatively connected in other embodiments. In at least one embodiment, software may be embodied as a software package, code, and / or instruction set or instructions. In at least one embodiment, hardware includes, singly or in any combination, hardwired circuitry, programmable circuitry, state machine circuitry, fixed function circuitry, execution unit circuitry, and / or firmware that stores instructions executed by programmable circuitry. In at least one embodiment, modules may, collectively or individually, be embodied as circuitry that forms part of a larger system, for example, an integrated circuit (IC) , system on-chip (SoC) , and so forth.

[0068] In at least one embodiment, system 100 as depicted in FIG. 1A provides an overview of a system comprising one or more processors used to modify a neural network model so that different hardware resources perform that modified neural network model to meet and / or exceed one or more threshold levels of performance. In at least one embodiment, system 100 is referred to as a process, method, system, algorithm, series of operations, series of tasks, or some combination thereof.

[0069] In at least one embodiment, a neural network model is referred to as a neural network or a neural model. In at least one embodiment, a neural model includes one or more neural models. In at least one embodiment, a neural model is a deep learning network or deep neural network (DNN) . In at least one embodiment, a neural model includes any neural model discussed herein, including those discussed in conjunction with FIGS. 9 and 10C. In at least one  embodiment, a portion of a neural model is a component of a neural model. In at least one embodiment, a portion of a neural model is a layer, a node, a function, a value, or some combination thereof. In at least one embodiment, a neural model includes processors, memory, functions, and neural model parameters used to make inferences based on input data. In at least one embodiment, neural model parameters include values that affect inferencing performance of a neural model, values such as weights, coefficients, biases, or some combination thereof. In at least one embodiment, values are referred to as data values. In at least one embodiment, neural model parameters are regularly modified based on a reward generated during a deep learning reinforcement neural model training process. In at least one embodiment, neural model parameters include parameters that indicate learning rates of a neural model, local iterations of a neural model, aggregation weights of a neural model, a number of neurons of neural model, or some combination thereof.

[0070] In at least one embodiment, a neural model is a recurrent neural model (RNN) , a convolutional neural model (CNN) , generative adversarial network (GAN) , transformer, graph neural model (GNN) , or some combination thereof. In at least one embodiment, a neural model is a CNN such as U-Net with a 5-level encoder-decoder network architecture with residual blocks at every level. In at least one embodiment, a residual block is a stack of neural model layers, where an output of a layer is added to another layer deeper in that residual block. In at least one embodiment, a layer is a structure or network topology that contains nodes corresponding to a feature extracted from a dataset. In at least one embodiment, an encoder-decoder network includes two recurrent neural models, one to encode input data and another to decode encoded data. In at least one embodiment, a recurrent network is a neural model that uses sequential data. In at least one embodiment, a training system uses training data to train an untrained neural model to generate a trained neural model, using systems and methods such as those described herein. In at least one embodiment, an untrained neural model is a neural model which has been partially trained, and for which additional training is to occur. In at least one embodiment, training data is a training dataset. In at least one embodiment, a trained neural model is a neural model that has undergone a process of learning from a dataset by, at least in part, adjusting weights of that neural model in order to cause that neural model to perform inferences on previously unseen input data at a level acceptable to a user and / or an application.

[0071] In at least one embodiment, a neural model, such as efficient neural model for deployment 660, is applied in one or more fields, such as deep learning super sampling (DLSS) , autonomous vehicle navigation, medical segmentation, object classification, natural language processing (NLP) , physics modeling, image processing, financial services, robotics, or some combination thereof.

[0072] In at least one embodiment, a dense neural model is a neural model where each neuron in a layer is connected to every neuron in a preceding layer. In at least one embodiment, a first neuron in one layer is considered to be connected to a second neuron in a preceding layer when an output of that second neuron is used as an input to that first neuron. In at least one embodiment, a neuron (node) is a portion of a layer in a neural model. In at least one embodiment, a neuron includes a function that outputs a weighted sum of input values multiplied by corresponding weights and sends that weighted sum as input to an activation function.

[0073] In at least one embodiment, an efficient neural model is any neural model that has been modified to reduce computational complexity and / or memory requirements of that neural model. In at least one embodiment, an efficient neural model is referred to as a compressed, optimized, sparse, or quantized neural model. In at least one embodiment, an efficient neural model that has been created based on a dense neural model is referred to as an efficient variation of a dense neural model. In at least one embodiment, a modification to a neural model refers to any change, removal, insertion, alteration, or some combination thereof, of one or more portions of a neural model. In at least one embodiment, an efficient neural model is a sparse neural model. In at least one embodiment, a sparse neural model is a neural model where at least a portion of neural model, such as a set of neurons of a layer, is only connected to a subset of neurons in a previous layer. In at least one embodiment, a sparse layer is a layer of a neural model where at least one or more values of that layer are zero. In at least one embodiment, a sparse neural model or sparse layer is referred to as exhibiting sparsity. In at least one embodiment, a sparse neural model is a neural model that includes at least one sparse layer, which is a layer in which at least one of its values has been changed to zero. In at least one embodiment, a sparse neural model is generated by changing one or more neural model values, such as weights, to zero. In at least one embodiment, a sparse neural model is generated by modifying a neural model’s architecture, such as by removing a layer of a neural model. In at least one embodiment, a sparse neural model  is generated by using an activation function that increase chances that an output of that function is zero. In at least one embodiment, a sparse neural model is generated when a number of features in its feature maps, such as those in convolutional neural models (CNNs) , is reduced. In at least one embodiment, changing one or more neural model weights to zero is referred to as pruning. In at least one embodiment, any modifications used to reduce computational complexity and / or memory requirements of that neural model is referred to pruning. In at least one embodiment, to prune a layer of a neural model is to change one or more neural model weights to zero. In at least one embodiment, a neural model that has been modified to reduce computational complexity and / or memory requirements of that neural model is referred to as a compressed neural model. In at least one embodiment, a neural model that has been modified to reduce computational complexity and / or memory requirements of that neural model is referred to as an efficient neural model. In at least one embodiment, any technique used to modify a neural model to reduce computational complexity and / or memory requirements of that neural model is referred to as a neural model compression technique, efficiency technique, or optimization technique.

[0074] In at least one embodiment, an efficient neural model is a quantized neural model. In at least one embodiment, a quantized neural model is a neural model that includes at least one quantized value. In at least one embodiment, quantization is a conversion of a value from one data format to another data format. In at least one embodiment, quantization includes operations to convert a value from a higher-precision data format, such as FP32, to a lower-precision data format, such as INT8. In at least one embodiment, a value that has been converted from a higher-precision data format to a lower-precision data format is referred to as a quantized value. In at least one embodiment, a process of converting a quantized value to a higher-precision and / or its original data format is called dequantization. In at least one embodiment, one or more portions of a neural model has quantized values and / or dequantized values. In at least one embodiment, a process of quantizing and / or dequantizing values causes a processor’s performance of a neural model to slow due to operations required to quantize and / or dequantize. In at least one embodiment, quantizing and / or dequantizing values reduces accuracy of a neural model due to negative side effects such as rounding errors, underflow, overflow, poor mapping between quantized and original values, or some combination thereof. In at least one embodiment, quantizing and / or dequantizing values affects neural model performance due to factors such as  types of quantizing techniques used and types of data formats best suited for a particular processor.

[0075] In at least one embodiment, an efficient neural model includes two or more operations fused together. In at least one embodiment, a process of merging two or more operations into a single software kernel is referred to operator fusion. In at least one embodiment, a neural model that includes at least two or more operations fused together is referred to as a fused neural model. In at least one embodiment, operator fusion allows an activation function to be performed as part of one or more operations in one or more previous layers, such as a convolution and / or batch normalization layer. In at least one embodiment, operator fusion causes increased computational overhead due to factors such as computing resources required to merge two operations, additional memory required by a fused operation, increased kernel launch times due to kernels containing more operations, or some combination thereof.

[0076] In at least one embodiment, an efficient neural model includes two or more fused layers. In at least one embodiment, layer fusion addresses redundant and / or similar layers by combining weights of those layers with corresponding layers. In at least one embodiment, a fused-layer neural model is a neural model with at least two of its layers fused. In at least one embodiment, layer fusion includes freezing (maintaining) values in one of two layers, freezing gradients in one of two layers; calculating a mean value between a pair of layers, using a mean value during backpropagation; interpolating data between two layers; or some combination thereof. In at least one embodiment, layers of a neural model are convolution layers, where, at least conceptually, convolutions are performed and include matrix multiplication of weights with input values. In at least one embodiment, weights of a neural model include hard and soft weights. In at least one embodiment, soft weights are capable of changing after a trained neural model performs a round of inferencing. In at least one embodiment, hard weights do not change after a trained neural model performs a round of inferencing. In at least one embodiment, layer fusion causes additional computational overhead due to factors such as increased computational complexity, increased memory usage, or some combination thereof. In at least one embodiment, computational overhead as a result of layer fusion is an increased amount of time required to perform a certain set of operations. In at least one embodiment, an efficient neural model  includes a some combination of sparsity, quantization, operator fusion, and layer fusion techniques.

[0077] In at least one embodiment, system 100 comprises one or more processors that trains a neural model that will be used, at least in part, to generate NN variations 104a-n, which are described further herein. In at least one embodiment, a neural model is referred to as a neural model. In at least one embodiment, system 100 comprises one or more processors to perform an operation of neural model dry runs module 102 by making modifications to a trained, dense neural model. In at least one embodiment, a trained, dense neural model is dense target neural model (MDT) 412 of FIG. 4. In at least one embodiment, neural model dry runs module 102 generates different variations of a neural model, such as neural model (NN) variations 104a-n, where n represents a number of different variations. In at least one embodiment, NN variations 104a-n are based, at least in part, on a trained, dense neural model. In at least one embodiment, NN variations 104a-n are sparse and / or quantized versions of a trained, dense neural model. In at least one embodiment, neural model dry runs module 102 generates NN variations 104a-n by using a different combination of fused layers and quantized data in each NN variations 104a-n. In at least one embodiment, examples of NN variations 104a-n are described in conjunction with FIGS. 2 and 3.

[0078] In at least one embodiment, neural model dry runs module 102 causes GPU hardware platforms 106 to perform dry runs of NN variations 104a-n. In at least one embodiment, a GPU hardware platform is referred to as an AI hardware platform. In at least one embodiment, a GPU hardware platform is referred to as hardware resource. In at least one embodiment, GPU hardware platforms 106 include different GPU hardware platforms. In at least one embodiment, GPU hardware platforms include different GPUs. In at least one embodiment, GPU hardware platforms 106 include GPU hardware platform 116 and GPU hardware platform 118. In at least one embodiment, GPU hardware platforms 106 do not include GPU hardware platform 116and GPU hardware platform 118.

[0079] In at least one embodiment, GPU hardware platforms perform a same neural model differently due to differing specifications and / or constraints related to hardware and / or software. As an example, in at least one embodiment,  RadeonTM RX 6750 GPUs, which use  software, perform sparse matrix operations differently from HGX A100TM GPUs, which use software despite both and supporting 2: 4 structured sparsity, which is described further herein,  is capable of using an extra column of data that allows skipping of some zero values during computations. As an example, in at least one embodiment,  GPUs that use CDNATM 3 GPU architecture improves inferencing performance for operations using FP16 by 3x and IN8 by 6.8x when compared with GPUs that use CDNATM2 GPU architecture.

[0080] In at least one embodiment, dry runs of NN variations 104a-n on different GPU hardware platforms are simulations of different GPUs performing NN variations 104a-n. In at least one embodiment, dry runs of NN variations 104a-n on different GPU hardware platforms are performed by actual GPUs performing NN variations 104a-n. In at least one embodiment, neural model dry runs module 102 performs dry runs of NN variations 104a-n on different GPU hardware platforms and outputs performance metrics that are received and / or otherwise obtained by efficiency lists module 110 implemented on processor (s) 108.

[0081] In at least one embodiment, processor (s) 108 perform one or more operations of efficiency lists module 110 to cause efficiency lists to be stored in a database. In at least one embodiment, an efficiency list is one or more sets of performance metrics generated by one or more dry runs, which are described further herein at least in conjunction with FIG. 4. In at least one embodiment, efficiency lists, which are described further herein at least in conjunction with FIGS. 1B and 4, include details about how specific neural model compression (efficiency) techniques implemented in a neural model affect performance metrics of that neural model being performed on a specific GPU hardware platform. In at least one embodiment, an efficiency list is a spreadsheet or similar, that includes a column that lists an indication of a layer of a neural model. In at least one embodiment, an efficiency list includes another column that lists a data type (e.g., FP32, INT8) . In at least one embodiment, an efficient list includes another column that lists a hardware type (e.g.,  A100TMGPU) . In at least one embodiment, least one column an efficiency list includes another column that lists an inferencing performance speed up factor.

[0082] In at least one embodiment, efficiency lists module 110 performs operations that combine one or more portions of two or more efficiency lists, where that combination is referred to as a fused efficiency list and is described further herein at least in conjunction with FIG. 4. In  at least one embodiment, efficiency lists module 110 performs operations that analyze a fused efficiency list and outputs that fused efficiency list to masking module 114.

[0083] In at least one embodiment, processor (s) 112 performs one or more operations of masking module 114 to insert masks, described further herein at least in conjunction with FIG. 5, into a trained, dense neural model. In at least one embodiment, when a masking module 114 inserts masks into a trained, dense neural model, that model requires additional training due to a decrease in accuracy of that model. In at least one embodiment, masking module 114 inserts masks into a trained, dense neural model to change that neural model into an untrained, efficient neural model, due to a decrease in accuracy of that neural model below levels acceptable to a user and / or application, and as described further herein at least in conjunction with FIG. 5. Emb In at least one embodiment, an efficient neural model is a quantized and / or sparse neural model. In at least one embodiment, an untrained, efficient neural model is trained using input data. In at least one embodiment, input data used to train a dense neural model is input data also used to train an untrained, efficient neural model based on that dense neural model. In at least one embodiment, an untrained, an efficient neural model is trained to become a trained, efficient neural model, also referred to as a masked super neural model. In at least one embodiment, a masked super neural model is further modified to become a trained, efficient neural model for deployment, described further herein at least in conjunction with FIG. 6.

[0084] In at least one embodiment, a masked super neural model is output by masking module 114 and transferred to GPU hardware platform 116 and / or GPU hardware platform 118. In at least one embodiment, transferring any data, including data of a neural model or a efficiency list, uses any mode of transfer including hardwired connections, wireless connections, portable drives, memory cards, or some combination thereof. In at least one embodiment, a trained, efficient neural model output by masking module 114 is further modified based on efficiency lists associated with an GPU hardware platform identified to perform that modified trained, efficient neural model. In at least one embodiment, GPU hardware platform 116 and / or GPU hardware platform 118 are different GPU hardware platforms using different types of GPUs. In at least one embodiment, a modified trained, efficient neural model is referred to as an efficient neural model for deployment, described further herein at least in conjunction with FIG. 6.

[0085] FIG. 1B illustrates a database 130 that stores efficiency lists to be used by a processor comprising one or more circuits to select one or more masks to be used by one or more neural models, according to at least one embodiment. In at least one embodiment, FIG. 1B illustrates simplified examples of efficiency lists. In at least one embodiment, FIG. 1B illustrates efficiency list 132 and fused efficiency list 134. In at least one embodiment, one or more aspects of one or more embodiments described herein in conjunction with FIG. 1B are combined with one or more aspects of one or more embodiments described herein, including those described at least in conjunction with FIGS. 1A and 3-8B. In at least one embodiment, one or more processors generate one or more efficiency lists and cause those efficiency lists to be stored in database 130. In at least one embodiment, one or more processors that perform one or more operations used to generate and store efficiency lists in database 130 are any one processor, or combination of processors, described herein, including processor (s) 822 described in conjunction with FIG. 8B, accelerator (s) 1214 described in conjunction with FIG. 12C, graphics processor 1910 described in conjunction with FIG. 19A, and parallel processing unit ( “PPU” ) 3400 described in conjunction with FIG. 34. In at least one embodiment, database 130 is any one or combination of databases described herein. In at least one embodiment, database 130 is retrieval database 4314 of FIG. 43. In at least one embodiment, database 130 hardware, firmware, software, or a combination thereof, used to store and organize data to be accessed and / or retrieved by an application and / or processor. In at least one embodiment, database 130 includes memory used to store efficiency lists, memory such as random access memory (RAM) , read only memory (ROM) , a hard disk drive (HDD) , a solid state drive (SDD) , cache memory, flash memory, or some combination thereof. In at least one embodiment, database 130 includes memory 814 of FIG. 8.

[0086] In at least one embodiment, efficiency lists module 110 of FIG. 1 and / or efficiency lists module 410 of FIG. 4 generate efficiency list 132 and fused efficiency list 134. In at least one embodiment, efficiency list 132 and / or efficiency list 134 includes a list of one or more residual block modifications 202 of FIG. 2 applied to a neural model to be used during dry runs.. In at least one embodiment, efficiency list 132 and / or efficiency list 134 includes a list of one or more self-attention block modifications 302 applied to a neural model to be used during dry runs. In at least one embodiment, efficiency list 132 and / or fused efficiency list 134 are used by masking module 540 of FIG. 5 to select masks to insert into a neural model. In at least one embodiment, a processor modifies efficiency list 132 and / or fused efficiency list 134 to generate refreshed  efficiency list 622 of FIG. 6 based on parameters of a GPU hardware platform. In at least one embodiment, processor (s) 822 perform one or more aspects of operation 704of FIG. 7 to generate efficiency list 132. In at least one embodiment, processor (s) 822 performs an API of API (s) 810 of FIG. 8A to cause generation of efficiency list 132 based on dry runs of neural models. In at least one embodiment, processor (s) 822 perform neural model optimization module 824 to generate efficiency list 132 after modifying a neural network using one or more neural model optimization techniques.

[0087] In at least one embodiment, efficiency list 132 is a table and / or spreadsheet. In at least one embodiment, data contained in efficiency list 132 is stored in any format, including charts, graphs, arrays, vectors, matrices, tensors, linked lists, trees, or some combination thereof. In at least one embodiment, efficiency list 132 is one of efficiency list (s) for specific platform 422a-f, which are described further herein at least in conjunction with FIG. 4. In at least one embodiment, efficiency list 132 includes a column that lists an indication of a layer of a neural model. In at least one embodiment, efficiency list 132 includes a column that lists a data format (data type) (e.g., FP32, INT8) used for values in a layer of a neural model. In at least one embodiment, efficiency list 132 includes a column that lists a hardware type (e.g.,  A100TMGPU) . In at least one embodiment, efficiency list 132 includes a column that lists an inferencing performance speed up factor (e.g., 1.1x) . In at least one embodiment, efficiency list 132 indicates a change in inferencing performance of a layer based on modifications made to a layer’s data type used, sparse ratio used, and hardware used. In at least one embodiment, each row of efficiency list 132 indicates modifications made to a specific layer of a neural model, hardware used to perform that layer, and performance results using those modifications and hardware for each dry run of a neural model.

[0088] In at least one embodiment, fused efficiency list 134 is a type of efficiency list, and is described further herein at least in conjunction with fused efficiency lists module 430 of FIG. 4. In at least one embodiment, fused efficiency list 134 is a modification and / or combination of two efficiency lists, such as efficiency list 132. In at least one embodiment, fused efficiency list 134 includes only data related to dry runs using a combination of optimization techniques and hardware that showed an inferencing speed improvement above a certain threshold level (e.g., above a speed up factor of 1.4x) . In at least one embodiment, fused efficiency list 134 includes  only data related to dry runs using a combination of optimization techniques and hardware that showed inferencing speed improvement greater than any other combination of optimization techniques used with that hardware. In at least one embodiment, fused efficiency list 132 includes types of information identical to efficiency list 132, such as indication of layer, data type, sparse ratio, hardware, and inferencing performance speed up factor.

[0089] FIG. 2 illustrates, as a block diagram, a system 200 that makes modifications to a residual block of a neural model to be used in one or more dry runs when generating efficiency lists, according to at least one embodiment. In at least one embodiment, one or more aspects of one or more embodiments described herein in conjunction with FIG. 2 are combined with one or more aspects of one or more embodiments described herein, including those described at least in conjunction with FIGS. 1A-1B and 3-8B. In at least one embodiment, one or more processors perform one or more operations used to make residual block modifications 202. In at least one embodiment, one or more processors that perform one or more operations used to make residual block modifications 202 are any one processor, or combination of processors, described herein, including processor (s) 822 described in conjunction with FIG. 8B, accelerator (s) 1214 described in conjunction with FIG. 12C, graphics processor 1910 described in conjunction with FIG. 19A, and parallel processing unit ( “PPU” ) 3400 described in conjunction with FIG. 34. In at least one embodiment, processor (s) 822 performs an operation to fuse two or more layers as shown in FIG. 2. In at least one embodiment, processor (s) 822 performs an operation to quantize values in a convolution layer as shown in FIG. 2. In at least one embodiment, neural model dry runs module 102 of FIG. 1A performs one or more operations to generate one or more modifications shown in residual block modifications 202 to create efficient variations of a trained, dense neural model. In at least one embodiment, one or more modifications of residual block modifications 202 are combined with self-attention block modifications 302 of FIG. 3. In at least one embodiment, dry runs on various hardware platforms 420 of FIG. 4 use residual block modifications 202 to perform dry runs. In at least one embodiment, efficiency lists of efficiency lists module 210 are used, at least in part, by masking module 540 to insert masks into masked super neural model (MMS) 550. In at least one embodiment, efficiency lists of efficiency lists module 210 are included in refreshed efficiency list for specific platform 622 of FIG. 6. In at least one embodiment, one or more operations of used to generate residual block modifications 202 are used as part of operation 701 to generate efficient variations of neural models based on a trained,  dense neural model. In at least one embodiment, an API of API (s) 810 of FIG. 8A causes modifications to a neural model such as residual block modifications 202. In at least one embodiment, neural model optimization module 824 performs operations to cause modifications to a neural model such as residual block modifications 202.

[0090] In at least one embodiment, residual block 204 is a specific arrangement of layers in a neural model to perform one or more specific functions. In at least one embodiment, residual block 204 is part of a neural model architecture such as a residual network (ResNet) . In at least one embodiment, residual block 204 is used in a convolutional neural model (CNN) . In at least one embodiment, residual block 204 includes multiple layers including convolution layers, such as convolution layer 207. In at least one embodiment, residual block 204 includes a batch normalization layer, such as BatchNorm layer 208, which uses a batch normalization technique to normalize a distribution of values. In at least one embodiment, residual block 204 includes a scale layer, such as scale layer 209, which includes operations that adjust sizes (dimensions) of tensors and / or scales values in one or more dimensions of a tensor. In at least one embodiment, residual block 204 includes a rectified linear unit (ReLu) layer, such as ReLu layer 211, where ReLu is an activation function.

[0091] In at least one embodiment, residual block 204 includes a connection 206 that causes an output of rectified linear unit (ReLu) , an activation function, to skip a set of layers 220 and be input a set of layers 222. In at least one embodiment, neural model dry runs module 102 performs optimization operations to modify different layers of residual block 204 using different combinations of neural model optimization techniques, which are described further herein at least in conjunction with FIGS. 1 and 3. In at least one embodiment, optimization operations are referred to as compression operations or efficiency operations. In at least one embodiment, residual block modifications 202 includes indications of types of optimization techniques that have been applied to a layer, such as overhead / fusion 222, data type 226, and sparse ratio228. In at least one embodiment, an overhead / fusion symbol, such as overhead / fusion 222, and its corresponding arrows indicates an instance of operator fusion applied to operations of two or more layers. In at least one embodiment, an overhead / fusion symbol indicates that computational overhead as a result of operator fusion is being measured by one or more components such as neural model dry runs module 102 and / or efficiency lists module 110 of FIG. 1.

[0092] In at least one embodiment, a data type symbol, such as data type 226, indicates an instance of quantization applied to one or more values in a layer identified by that symbol’s corresponding arrow. In at least one embodiment, quantization converts values from a floating point data format into an integer data format. In at least one embodiment, quantization includes any type of quantization techniques, including dynamic quantization, static quantization, vector quantization, low-bit quantization, ternary quantization, or some combination thereof.

[0093] In at least one embodiment, a sparse ratio symbol, such as sparse ratio 228, indicates an instance of sparsity applied, in accordance with a sparse ratio, to a layer identified by that symbol’s corresponding arrow. In at least one embodiment, a sparse ratio is a number of zero values (elements) per given block in a tensor. In at least one embodiment, a 2: 4 sparse ratio means that two out of each contiguous block of four values in a tensor must be zero. In at least one embodiment, a sparse ratio can be defined in terms of how many values in a given contiguous block are nonzero. In at least one embodiment, a sparse ratio that follows specific constraints, such as a 2: 4 ratio, is referred to as a type of structured sparsity. In at least one embodiment, structured sparsity is a type of specification and / or parameter of a processor.

[0094] In at least one embodiment, residual block modifications 202 include modifications made through operator fusion. In at least one embodiment, multiple operations are fused together, such as those of batch normalization and those of ReLu, as shown by overhead / fusion 222 and dashed arrows pointing to data type symbols that correspond to layers Batch Norm and ReLu as depicted in set of layers 222. As another example, in at least one embodiment, multiple operations are fused together, such as those of batch normalization and those of convolution as shown by overhead / fusion 224 and dashed arrows pointing into data type symbols corresponding to layers Batch Norm and convolution and ReLu depicted in set of layers 222.

[0095] In at least one embodiment, multiple types of optimization techniques are applied to a single layer. In at least one embodiment, optimizations of a neural model is referred to as a modification of a neural model. In at least one embodiment, a layer is modified using quantization, sparsity, operator fusion, and layer fusion techniques. In at least one embodiment, a convolution layer in set of layers 222 is quantized, sparse, and operator fused as shown with data type 226, sparse ratio 228, overhead / fusion 224, and their corresponding arrows.

[0096] In at least one embodiment, residual block modifications 202 are sent to and received, or otherwise obtained, by efficiency lists module 210. In at least one embodiment, efficiency lists module 210 stores neural model optimizations made to one or more portions of a neural`model and correlates those optimizations with performance metrics collected during dry runs as further described at least in conjunction with FIG. 4. In at least one embodiment, a database that includes correlations of one or more neural model optimizations with performance metrics and specific hardware platforms is referred to as an efficiency list, such as any of efficiency list (s) for specific platform 422a-f of FIG. 4.

[0097] FIG. 3 illustrates, as a block diagram, a system 300 that makes modifications to a multi-headed self-attention block of a neural model to be used as part of one or more dry runs when generating efficiency lists, according to at least one embodiment. In at least one embodiment, one or more aspects of one or more embodiments described herein in conjunction with FIG. 3 are combined with one or more aspects of one or more embodiments described herein, including those described at least in conjunction with FIGS. 1A-2, and 4-8B. In at least one embodiment, one or more processors perform one or more operations used to make self-attention block modifications 302. In at least one embodiment, one or more processors that perform one or more operations used to make self-attention block modifications 302 are any one processor, or combination of processors, described herein, including processor (s) 822 described in conjunction with FIG. 8B, accelerator (s) 1214 described in conjunction with FIG. 12C, graphics processor 1910 described in conjunction with FIG. 19A, and parallel processing unit ( “PPU” ) 3400 described in conjunction with FIG. 34. In at least one embodiment, processor (s) 822 performs an operation to fuse two or more operations as shown in FIG. 3. In at least one embodiment, processor (s) 822 performs an operation to quantize values in a matrix-multiplication layer as shown in FIG. 3. In at least one embodiment, neural model dry runs module 102 of FIG. 1A performs one or more operations to generate one or more modifications shown in self-attention block modifications 302 to create efficient variations of a trained, dense neural model. In at least one embodiment, one or more modifications of self-attention block modifications 302 are combined with residual block modifications 202 of FIG. 2. In at least one embodiment, dry runs on various hardware platforms 420 of FIG. 4 use self-attention block modifications 302 to perform dry runs. In at least one embodiment, efficiency lists of efficiency lists module 310 are used, at least in part, by masking module 540 to insert masks into masked super neural model  550. In at least one embodiment, efficiency lists of efficiency lists module 310 are included in refreshed efficiency list for specific platform 622 of FIG. 6. In at least one embodiment, one or more operations used to generate self-attention block modifications 302 are used as part of operation 701 to generate efficient variations of a trained, dense neural model. In at least one embodiment, an API of API (s) 810 of FIG. 8A causes modifications to a neural model, such as self-attention block modifications 302. In at least one embodiment, neural model optimization module 824 performs operations to cause modifications to a neural model, such as self-attention block modifications 302.

[0098] In at least one embodiment, self-attention block 304 is a specific arrangement of neural model layers to perform a specific function. In at least one embodiment, self-attention block 304 is a multi-headed self-attention block. In at least one embodiment, self-attention block 304 is used as part of a neural model designed for natural language processing (NLP) tasks. In at least one embodiment, self-attention block 304 is part of a transformer type neural model architecture. In at least one embodiment, self-attention block 304 uses attention heads 306 to allow a neural model to learn different aspects of an text-based input sequence, such syntactic structure, semantic meaning, or some combination thereof. In at least one embodiment, each attention head of attention heads 306 uses its own parameters and weights to allow a neural model to learn different aspects of an input sequence. In at least one embodiment, attention heads improves a model’s performance and accuracy on various NLP tasks, such as machine translation, text summarization, question answering, text generation, and more.

[0099] In at least one embodiment, self-attention block 304 includes multiple layers including matrix multiplication layers, such as mat-mul layer 307. In at least one embodiment, self-attention block 304 includes a softmax layer, such as softmax layer 308, which uses a softmax function to normalize a distribution of values. In at least one embodiment, self-attention block 304 includes an optional mask layer, such as mask layer 309, which selects which sets of values corresponding to specific positions and / or tokens to ignore. In at least one embodiment, self-attention block 304 includes a scale layer, such as scale layer 311, which includes operations that scales one or more dimensions of tensors and / or scales values of one or more dimensions of a tensor.

[0100] In at least one embodiment, neural model dry runs module 102 performs optimization operations to modify different layers of self-attention block 304 using different combinations of neural model optimization techniques, which are described further herein at least in conjunction with FIGS. 1 and2. In at least one embodiment, optimization operations are referred to as compression operations or efficiency operations. In at least one embodiment, self-attention block modifications 302 includes indicators of which types of optimization techniques have been applied to a layer, such as overhead / fusion 322, data type 326, and sparse ratio 328. In at least one embodiment, an overhead / fusion symbol, such as overhead / fusion 322, and its corresponding arrows indicates an instance of operator fusion applied to a two or more layers. In at least one embodiment, an overhead / fusion symbol indicates a monitoring of how an operator fusion affects computational overhead, where such monitoring is performed by one or more components such as neural model dry runs module 102 and / or efficiency lists module 110 of FIG. 1.

[0101] In at least one embodiment, a data type symbol, such as data type 326, indicates an instance of quantization applied to one or more values in a layer identified by that symbol’s corresponding arrow. In at least one embodiment, quantization converts values from a floating point data format into an integer data format. In at least one embodiment, quantization includes any type of quantization techniques, including dynamic quantization, static quantization, vector quantization, low-bit quantization, ternary quantization, or some combination thereof.

[0102] In at least one embodiment, a sparse ratio symbol, such as sparse ratio 328, indicates an instance of sparsity applied, in accordance with a sparse ratio, to a layer identified by that symbol’s corresponding arrow. In at least one embodiment, a sparse ratio is a number of zero values (elements) per given block in a tensor. In at least one embodiment, a 2: 4 sparse ratio means that two out of each contiguous block of four values in a tensor must be zero. In at least one embodiment, a sparse ratio can be defined in terms of how many values in a given contiguous block are nonzero.

[0103] In at least one embodiment, self-attention block modifications 302 include modifications made through operator fusion. In at least one embodiment, multiple operations are fused together, such as those of mat-mul layer 312 and linear attention heads K and V of attention heads 306, and as shown by dashed arrows pointing in between data type and sparse  ratio symbols correlating to mat-mul layer 312 and attention heads K and V of attention heads 206.

[0104] In at least one embodiment, multiple types of optimization techniques are applied to each of two layers and then fused. In at least one embodiment, fused operations are referred to as a fusion. In at least one embodiment, data type and sparse ratio optimization techniques are applied to mat-mul layer 312. In at least one embodiment, data type and sparse ratio optimization techniques are applied to data values of attention head K of attention heads 306. In at least one embodiment, two layers that have each been optimized using two different optimization techniques, have their operations fused together, such as a fusion shown with overhead fusion symbol 322 and mat-mul layer 312 and attention head K of attention heads 306.

[0105] In at least one embodiment, self-attention block modifications 302 are sent to, or obtained by, efficiency lists module 310. In at least one embodiment, efficiency lists module 310 stores neural model optimizations made to one or more portions of a neural model and correlates those optimizations with performance metrics collected during dry runs as further described at least in conjunction with FIGS. 1 and 4. In at least one embodiment, a database that correlates one or more optimizations made to a neural model with performance metrics is referred to as an efficiency list, such as any of efficiency list (s) for specific platform 422a-f of FIG. 4. In at least one embodiment, an efficiency list is not a list, but a table, spreadsheet, tensor, or some combination thereof.

[0106] FIG. 4 illustrates, as a block diagram, a system that, at least in part, performs dry runs of neural models, according to at least one embodiment. In at least one embodiment, neural model dry runs system 400 comprises one or more processors to perform operations that make modifications to a trained, dense neural model to be used as part of one or more dry runs when generating efficiency lists. In at least one embodiment, a trained, dense neural model used as part of neural model dry runs system 400 is referred to as a dense target neural model. In at least one embodiment, one or more aspects of one or more embodiments described herein in conjunction with FIG. 4 are combined with one or more aspects of one or more embodiments described herein, including those described at least in conjunction with FIGS. 1A-3, and 5-8B. In at least one embodiment, one or more processors perform one or more operations used to generate efficiency lists such as those generated by efficiency lists module 410. In at least one  embodiment, one or more processors that perform one or more operations used as part of neural model dry runs system 400 are any one processor, or combination of processors, described herein, including processor (s) 822 described in conjunction with FIG. 8B, accelerator (s) 1214 described in conjunction with FIG. 12C, graphics processor 1910 described in conjunction with FIG. 19A, and parallel processing unit ( “PPU” ) 3400 described in conjunction with FIG. 34. In at least one embodiment, processor (s) 822 performs an operation to generate an efficiency list of efficiency lists module 410. In at least one embodiment, processor (s) 822 performs an operation of fused efficiency lists module 430. In at least one embodiment, neural model dry runs module 102 of FIG. 1A performs one or more operations to generate one or more modifications of a dense target neural model 412 to be used as part of dry runs on various hardware platforms 420. In at least one embodiment, one or more residual block modifications 202 of FIG. 2 are implemented in dense target neural model 412. In at least one embodiment, one or more of self-attention block modifications 302 of FIG. 3 are implemented in dense target neural model 412. In at least one embodiment, a fused efficiency list of fused efficiency lists module 430 are used, at least in part, by masking module 540 to insert masks into masked super neural model 550. In at least one embodiment, an efficiency list of efficiency lists module 410 is included in a refreshed efficiency list for specific platform 622 of FIG. 6. In at least one embodiment, one or more operations used by efficiency lists module 410 are used as part of operation 704 to generate one or more efficiency lists. In at least one embodiment, an API of API (s) 810 of FIG. 8A causes efficiency lists to be generated by efficiency lists module 410. In at least one embodiment, neural model optimization module 824 performs operations to cause modifications to a dense target neural model 412.

[0107] In at least one embodiment, efficient variations of a dense target neural model 412 are used in dry runs on different hardware platforms. In at least one embodiment, dense target neural model 412 is any one or combination of neural models described further herein. In at least one embodiment, dense target neural model 412 is a convolutional neural model (CNN) , such as any one or combination of CNNs described in connection with FIG. 12C. In at least one embodiment, dense target neural model 412 is a large language model (LLM) , such as LLM4312 described in conjunction with FIG. 43. In at least one embodiment, dense target neural model 412 is a trained model.

[0108] In at least one embodiment, dense target neural model 412 includes input and position embedding block 414. In at least one embodiment, input and position embedding block 414 is part of a transformer type of neural model architecture. In at least one embodiment, input and position embedding block 414 includes an embedding layer that maps input information from a high-dimensional to a lower-dimensional tensor. In at least one embodiment, an embedding layer converts each element of a sequence, such as each word in a sentence, of input data into tensors comprising numerical values that capture semantic and syntactic features of those words. In at least one embodiment, input and position embedding block 414 includes an encoding layer that adds information about a position (location) of each element in a sequence, such as each word in a sentence, used as input data.

[0109] In at least one embodiment, dense target neural model 412 includes a transformer block 416. In at least one embodiment, transformer block is or includes a muti-headed self-attention block such as self-attention block 304 of FIG. 3. In at least one embodiment, transformer block 416 is used in natural language processing tasks, such as such as machine translation, text summarization, text generation, question answering, and sentiment analysis.

[0110] In at least one embodiment, dense target neural model 412 includes final projection block 418. In at least one embodiment, a final projection block includes a final output, such as predictions or inferences, of a transformer type of neural model. In at least one embodiment, a final projection block is used in tasks such as classification of objects identified in images.

[0111] In at least one embodiment, dry runs on various hardware platforms 420 is a set of dry runs of efficient variations of dense target neural model 412. In at least one embodiment, dry runs on various hardware platforms 420 includes dry runs on various GPU hardware platforms. In at least one embodiment, efficient variations of dense target neural model 412 are generated by modifying one or more layers of dense target neural model 412 using neural model dry runs module 102 of FIG. 1A and / or operation 701 of FIG. 7. In at least one embodiment, efficient variations of dense target neural model 412 include one or more modifications described in conjunction with at least FIGS. 2 and 3.

[0112] In at least one embodiment, various hardware platforms include a different processor and / or a different combination of processors between those various hardware platforms. In at least one embodiment, various hardware platform use different GPUs, such as GPUs that have  different sparsity requirements, different data format requirements, different modules that perform quantization and dequantization, or some combination thereof. In at least one embodiment, efficient variations of a dense target neural model are generated using different combinations of data formats, quantization, operator fusion, and layer fusion techniques. In at least one embodiment, an efficient variation of a dense target neural model is run on different hardware platforms. In at least one embodiment, efficient variations of a dense target neural model are run on a single hardware platform. In at least one embodiment, neural model dry runs module 102 of FIG. 1A records and organizes performance results of each dry run of dry runs on various hardware platforms 420. In at least one embodiment, performance results, which include performance metrics, of each dry run are output to efficiency lists module 410. In at least one embodiment, dry runs on various hardware platforms 420 are one or more inferencing operations performed by efficient variations of a dense target neural model that each use a single set of input data, such as a set of images or text, but on different hardware platforms.

[0113] In at least one embodiment, efficiency lists module 410 receives and / or otherwise obtains performance metrics that are recorded and output by neural model dry runs module 102 of FIG. 1. In at least one embodiment, efficient lists module 410 organizes performance metrics and information related to neural model optimizations into efficient lists, such as efficiency list (s) for specific platform 422a-f. In at least one embodiment, efficiency lists module 410 stores efficiency list (s) for specific platform 422a-f in a type of datastore, database, memory, or some combination thereof. In at least one embodiment, each efficiency list of efficiency list (s) for specific platform 422a-f includes performance results of multiple variations of a dense target neural model.

[0114] In at least one embodiment, performance results are indicated by performance metrics that indicate how long a neural model takes to perform one or more inferencing tasks. In at least one embodiment, performance results are indicated by performance metrics that indicate how accurate a neural model is when performing one or more inferencing tasks. In at least one embodiment, performance results are indicated by performance metrics, which are units of measure such as floating point operations per second (FLOPS) , trillion operations per second (TOPS) , throughput, or some combination thereof. In at least one embodiment, a performance metric is inferencing speed, which is a number of elements of input data, such as a number of  image samples, for which a neural model generates an output in a given time. In at least one embodiment, inferencing speed is represented in units of samples per second or inputs per second. In at least one embodiment, throughput refers to a number of operations that can be processed per unit of time. In at least one embodiment, a performance metric is a value, such as a factor, fraction, integer, real number, or percentage, indicating how much faster or slower performance of an efficient neural model is when compared to a dense neural model on a specific hardware resource. In at least one embodiment, a performance metric is a value related to accuracy of a neural model, such as classification accuracy, logarithmic loss, true positives, true negatives, false positives, false negatives, precision, area under curve, mean absolute error, mean squared error, or some combination thereof. In at least one embodiment, how much an efficient neural model improves its inferencing speed and / or accuracy is based on performance metrics of a corresponding dense neural model performed on a specific hardware platform. In at least one embodiment, how much an efficient neural model improves its inferencing speed and / or accuracy over a corresponding dense neural model, is indicated as a times (multiplication) value, such as 1.5x, or 0.75x, which is sometimes referred to as a factor. In at least one embodiment, efficiency list (s) for specific platform 422a-f each include performance metrics for an efficient variation of a dense target neural model that correspond to a set of modifications made to that neural model and a hardware platform that performed that neural model.

[0115] In at least one embodiment, fused efficiency lists module 430 receives and / or otherwise obtains efficiency list (s) for specific platform 422a-f output by efficiency lists module 410. In at least one embodiment, fused efficiency lists module 430 performs an analysis of efficiency list (s) for specific platform 422a-f. In at least one embodiment, analysis of efficiency list (s) for specific platform 422a-f includes one or more identifications of which combination of optimizations applied to dense target neural model 412 cause performance improvements to be greatest, as shown among multiple dry runs, while using a particular hardware platform. In at least one embodiment, analysis of efficiency list (s) for specific platform 422a-f includes one or more identifications of which combination of optimizations applied to dense target neural model 412 cause performance metrics to meet and / or exceed a threshold performance value, as shown among multiple dry runs, while using a particular hardware platform. In at least one embodiment, a threshold performance value is referred to as a threshold performance metric. In at least one embodiment, a threshold performance metric is referred to as a threshold value. In at least one  embodiment, a threshold performance metric is set by a user and / or application. In at least one embodiment, a threshold value indicates a minimum level of acceptable inferencing speed and / or accuracy according to a user and / or application. In at least one embodiment, fused efficiency lists module 430 generates a fused efficiency list, which includes a set of combinations of optimizations and corresponding hardware platforms that cause one or more efficient variations of dense target neural models to perform at or above a threshold level with respect to time and / or accuracy. In at least one embodiment, a threshold level is referred to as a threshold performance value. In at least one embodiment, a threshold performance value is referred to as a threshold performance metric. In at least one embodiment, a metric is a value. In at least one embodiment, fused efficiency lists module 430 outputs a fused efficiency list to masking module 540 of FIG. 5.

[0116] FIG. 5 illustrates, as a block diagram, a system that, at least in part, performs operations that insert optimization masks into a dense target neural model, according to at least one embodiment. In at least one embodiment, super neural model masking system 500 comprises one or more processors to perform operations that insert data conversion masks and sparse pruning masks based on a fused efficiency list output by fused efficiency lists module 450 IG. FIG. 4. In at least one embodiment, one or more aspects of one or more embodiments described herein in conjunction with FIG. 5 are combined with one or more aspects of one or more embodiments described herein, including those described at least in conjunction with FIGS. 1A-4, and 6-8B. In at least one embodiment, one or more processors perform one or more operations used during super neural model masking system 500 such as training masked super neural model 550. In at least one embodiment, one or more processors that perform one or more operations used as part of super neural model masking system 500 are any one processor, or combination of processors, described herein, including processor (s) 822 described in conjunction with FIG. 8B, accelerator (s) 1214 described in conjunction with FIG. 12C, graphics processor 1910 described in conjunction with FIG. 19A, and parallel processing unit ( “PPU” ) 3400 described in conjunction with FIG. 34. In at least one embodiment, processor (s) 822 performs an operation to insert one or more optimization masks to create a masked super neural model 550. In at least one embodiment, masking module 114 of FIG. 1A performs one or more operations of masking module 540. In at least one embodiment, one or more residual block modifications 202 of FIG. 2 are implemented in masked super neural model 550. In at least one embodiment, one or more of self-attention block modifications 302 of FIG. 3 are implemented in masked super neural model 550. In at least  one embodiment, a fused efficiency list of fused efficiency lists module 430 are used, at least in part, by masking module 540 to insert masks into masked super neural model 550. In at least one embodiment, masked super neural model 550 is used, at least in part, in generating efficient neural model for deployment660 of FIG. 6. In at least one embodiment, one or more operations performed by masking module 540 are included as part of operation 708 of FIG. 7. In at least one embodiment, an API of API (s) 810 of FIG. 8A causes masks to be inserted into a neural model by masking module 540. In at least one embodiment, neural model optimization module 824 performs operations to insert masks into a neural model by using masking module 540.

[0117] In at least one embodiment, masking module 540 obtains and / or otherwise receives one or more fused efficiency lists that are output by fused efficiency lists module 430. In at least one embodiment, masking module 540 inserts and / or otherwise implements one or more optimization masks based, at least in part, on one or more fused efficiency lists. In at least one embodiment, masking module 540 inserts one or more data conversion mask (s) 542 and one or more sparse pruning mask (s) 544 into a trained, dense target neural model, such as dense target neural model 412 of FIG. 4. In at least one embodiment, masking module 540 inserts masks into an untrained, dense neural model, a trained sparse neural model, untrained sparse neural model, or some combination thereof. In at least one embodiment, masking module 540 uses fused efficiency lists to insert different combinations of neural model optimizations at different locations, such as before, after, or in specific layers, of a dense, target neural model. In at least one embodiment, FIG. 5 illustrates a simplified example of how and where two types of masks might be inserted into various blocks of a neural model by using arrows and representations of layers within each block.

[0118] In at least one embodiment, a mask is a tensor of values that indicate which parameters and / or values of a neural model should be modified when that neural model performs training and / or inferencing tasks. In at least one embodiment, a mask is a tensor that indicates which nonzero values of one or more neural networks should be set to zero based on performance metrics such as inferencing speed and / or inferencing accuracy. In at least one embodiment, a mask is a tensor comprising binary values such as 0 and 1. In at least one embodiment, a mask is a tensor multiplied with values of a neural model layer to convert one or more of those layers. In at least one embodiment, a mask includes values that indicate which values of a layer should  input into functions that convert those values from one data type into another data type as part of a quantization process. In at least one embodiment, a mask modifies data values of a layer to cause quantization of those data values and / or to convert those data values into zeros. In at least one embodiment, data conversion mask (s) 542 is used to select which values, such as weights, should be quantized and / or dequantized and with which data format (s) . In at least one embodiment, a data conversion mask inserted into a neural model reduces that model’s size and computational requirements. In at least one embodiment, data conversion mask (s) 542 are applied to any values and / or functions of a neural model. In at least one embodiment, data conversion mask (s) 542 inserted into a neural model causes one or more data type modifications as described in further herein and at least in conjunction with FIGS. 2 and 3.

[0119] In at least one embodiment, sparse pruning mask (s) 544 are used to indicate which nonzero parameters and / or values, such as weights, of neural model should be set and / or changed to zero. In at least one embodiment, using sparse pruning mask (s) 544 with weights effectively removes a connection to one or more nodes of a previous neural model layer. In at least one embodiment, a sparse pruning mask is applied to a layer to reduce that layer’s size in terms of a number of nonzero values included in that layer, in terms of dimensions, in terms of data size, or some combination thereof. In at least one embodiment, a sparse pruning mask is referred to as a pruning mask or a sparse mask. In at least one embodiment, a sparse pruning mask (s) 544 are applied to any value and / or function of a neural model. In at least one embodiment, sparse pruning mask (s) 544 inserted into a neural model network causes one or more sparse ratio type modifications as described further herein and at least in conjunction with FIGS. 2 and 3. In at least one embodiment, a single mask is used to implement two or more optimization techniques, such as quantization and sparsity, in a layer of a neural model.

[0120] In at least one embodiment, masked super neural model 550 is created by masking module 540 inserting one or more masks into trained, dense neural model such as dense target neural model 412 of FIG. 4. In at least one embodiment, masked super neural model 550 is a neural model used to generate efficient neural models for deployment, such as efficient neural model for deployment 660 of FIG. 6. In at least one embodiment, after masking module 540 inserts masks into a trained, dense target neural model, that model is considered to be untrained since accuracy of that model is likely to have decreased below a level acceptable to a user and / or  application. In at least one embodiment, a masked neural model is an efficient neural model. In at least one embodiment, a masked, untrained target neural model becomes masked super neural model 550 after being trained. In at least one embodiment, at least conceptually, masked super neural model 550 is considered to be a re-trained, efficient version of trained, dense target neural model 412 of FIG. 4.

[0121] In at least one embodiment, a data conversion mask is inserted at one layer of input and position embedding block 514. In at least one embodiment, a sparse pruning mask is inserted at an output layer of input and position embedding block 514. In at least one embodiment, input and position embedding block 514 shows an arrow pointing towards transformer block 516 to indicate an output of data being used as input data to transformer block 516.

[0122] In at least one embodiment, one or more types of data conversion masks are inserted at three layers of transformer block 516. In at least one embodiment, different types of data conversion masks use different quantization methods, dequantization methods, data formats, or some combination thereof. In at least one embodiment, one or more types of sparse pruning masks are inserted at three layers of transformer block 516. In at least one embodiment, different types of sparse pruning masks use different sparse ratios, cause sparsity in different types of layers, or some combination thereof.

[0123] In at least one embodiment, a data conversion mask is inserted at one layer of final projection block 518. In at least one embodiment, a sparse pruning mask is inserted at one layer final projection block 518. In at least one embodiment, masks inserted in final projection block 518 prepare data output by transformer block 516 to undergo further operations such as classification, fine-tuning, regression, or some combination thereof.

[0124] In at least one embodiment, a masked but untrained neural model is trained with input data 560. In at least one embodiment, input data 560 comprises text. In at least one embodiment, input data 560 comprises image samples (images) . In at least one embodiment, input data 560 comprises input data also used to train a dense, trained neural model, such as dense target neural model 412 of FIG. 4. In at least one embodiment, input data 560 comprises data different from input data used to train a dense, trained neural model, such as dense target neural model 412 of FIG. 4. In at least one embodiment, input data 560 comprises a mix of data used and not used to train a dense, trained neural model, such as dense target neural model 412 of FIG. 4. In at least  one embodiment, masked super neural model 550 are output to eventually become one or more neural models for deployment on specific hardware platforms, such as efficient neural model for deployment (MED) 660 and efficient neural model for deployment (MED) 662 of FIG. 6. In at least one embodiment, input data 560 are used in knowledge distillation, described further herein at least in conjunction with FIG. 6, by one or more neural models for deployment on specific hardware platforms, such as efficient neural model for deployment (MED) 660 and efficient neural model for deployment (MED) 662 of FIG. 6.

[0125] FIG. 6 illustrates, as a block diagram, a system 600 that, at least in part, comprises one or more processors to perform operations that modify a neural model such that a specific GPU hardware platform will perform that neural model to meet and / or exceed a threshold performance metric, according to at least one embodiment. In at least one embodiment, efficient neural model deployment system 600 includes operations that perform knowledge distillation of an efficient neural model to be deployed on a specific GPU hardware platform. In at least one embodiment, one or more aspects of one or more embodiments described herein in conjunction with FIG. 6 are combined with one or more aspects of one or more embodiments described herein, including those described at least in conjunction with FIGS. 1A-5, and 7-8B. In at least one embodiment, one or more processors perform one or more operations used during efficient neural model deployment system 600 such as calculating loss functions such as loss functions 670 used in knowledge distillation of a neural model. In at least one embodiment, one or more processors that perform one or more operations used as part of efficient neural model deployment system 600 are any one processor, or combination of processors, described herein, including processor (s) 822 described in conjunction with FIG. 8B, accelerator (s) 1214 described in conjunction with FIG. 12C, graphics processor 1910 described in conjunction with FIG. 19A, and parallel processing unit ( “PPU” ) 3400 described in conjunction with FIG. 34. In at least one embodiment, processor (s) 822 performs an operation insert one or more optimization masks to create a masked super neural model 550. In at least one embodiment, GPU hardware platform 116 of FIG. 1A performs efficient neural model for deployment 660. In at least one embodiment, one or more residual block modifications 202 of FIG. 2 are implemented in efficient neural model for deployment 660. In at least one embodiment, one or more of self-attention block modifications 302 of FIG. 3 are implemented in efficient neural model for deployment 660. In at least one embodiment, an efficiency list of efficiency lists module 410 are used, at least in part, as  refreshed efficiency list for specific platform 622. In at least one embodiment, masked super neural model 550 of FIG. 5 is used, at least in part, in generating efficient neural model for deployment 660. In at least one embodiment, one or more operations used to perform knowledge distillation as part of efficient neural model for deployment system 600 are included as part of operation 716 of FIG. 7. In at least one embodiment, an API of API (s) 810 of FIG. 8A causes masks to be removed from efficient neural model for deployment 660. In at least one embodiment, neural model optimization module 824 performs operations to remove masks efficient neural model for deployment 660.

[0126] In at least one embodiment, efficient neural model for deployment system 600 includes an identification of one or more GPU hardware platforms that will perform one or more efficient neural models based on masked super neural model 550 of FIG. 5. In at least one embodiment, identified GPU hardware platforms include GPU hardware platform 680 and GPU hardware platform 682. In at least one embodiment, once GPU hardware platforms have been identified to perform efficient neural models, parameters (specifications) of those identified GPU hardware platforms are obtained. In at least one embodiment, obtained parameters of identified GPU hardware platforms are GPU hardware platform parameters 616 and GPU hardware platform parameters 618.

[0127] In at least one embodiment, GPU hardware platform parameters 616 and GPU hardware platform parameters 618 are calibrated by calibration module 620. In at least one embodiment, calibrating GPU hardware platform parameters includes adjusting parameters of a GPU to optimize its performance and efficiency for a type of neural model, such as a CNN or LLM, that will be performed by that GPU. In at least one embodiment, calibration includes adjusting settings of a GPU driver, selecting operations of an application programming interface (API) used to perform neural model operations, or some combination thereof. In at least one embodiment, calibration of GPU hardware platform parameters is based, at least in part, on each GPU’s different capabilities and limitations, such as memory size, power consumption, temperature, utilization, or some combination thereof.

[0128] In at least one embodiment, after calibration module 620 calibrates GPU hardware platform parameters, calibration module 620 outputs a refreshed efficiency list for a specific platform, such as refreshed efficiency list for a specific platform 622 and a refreshed efficiency  list for a specific platform 624. In at least one embodiment, a refreshed efficiency list for a specific platform is one or a combination of efficiency list (s) for specific platform 422a-f of FIG. 4. In at least one embodiment, a refreshed efficiency list for a specific platform is based on performance metrics collected during previous dry runs, as described further herein at least in conjunction with FIGS. 1 and 4. In at least one embodiment, a refreshed efficiency list for a specific platform is based on a comparison of calibrated GPU hardware platform parameters with GPU hardware platform parameters used during dry runs and recorded in efficiency lists.

[0129] In at least one embodiment, a refreshed efficiency list for a specific platform is used to select which masks to remove, retain, modify, or some combination thereof, in an efficient neural model to be deployed on a specific GPU hardware platform. In at least one embodiment, efficient neural models to be deployed on specific GPU hardware platforms include efficient neural model for deployment (MED) 660 and efficient neural model for deployment (MED) 662. In at least one embodiment, efficient neural model for deployment (MED) 660 and efficient neural model for deployment (MED) 662 are modified versions of masked super neural model 550 of FIG. 5, where such modifications include masks that have been retained, removed, modified, or some combination thereof, based on refreshed efficiency lists for specific platforms.

[0130] In at least one embodiment, once masks have been retained, removed, modified, or some combination thereof, in efficient neural models for deployment, knowledge distillation is performed on those efficient neural models for deployment by using, at least in part, dense target neural model 612. In at least one embodiment, knowledge distillation further optimizes efficient neural model for deployment (MED) 660 and efficient neural model for deployment (MED) 662. In at least one embodiment, knowledge distillation uses input data 560 of FIG. 5. In at least one embodiment, further training of efficient neural models for deployment is performed prior to knowledge distillation.

[0131] In at least one embodiment, knowledge distillation includes calculations of loss functions 670, such as hard label distillation loss, soft logits distillation loss, and feature maps distillation loss. In at least one embodiment, hard label distillation loss uses a loss function that measures a difference between predictions of an efficient neural model for deployment and ground-truth labels of a dense neural model on which that efficient neural model is based, such as dense target neural model 612. In at least one embodiment, soft logits distillation loss uses a  loss function that measures a difference between probabilities of correct inferences of an efficient neural model and probabilities of correct inferences of a dense target neural model. In at least one embodiment, logits refer to raw, unnormalized output scores of a last layer of a classification model. In at least one embodiment, logits are input into an activation function to convert them into probabilities. In at least one embodiment, feature maps distillation loss uses a loss function that measures a difference between feature maps of an efficient neural model and feature maps of a dense target neural model. In at least one embodiment, feature maps distillation loss is based on mean-squared error, cross-entropy, focal loss, or some combination thereof. In at least one embodiment, once knowledge distillation has been performed on efficient neural model for deployment (MED) 660 and efficient neural model for deployment (MED) 662, those neural models are ready to be respectively deployed on GPU hardware platform 680 and GPU hardware platform 682.

[0132] FIG. 7 illustrates process 700 to performs operations that modify a neural model such that a specific GPU hardware platform will perform that neural model to meet and / or exceed a threshold performance metric, according to at least one embodiment. In at least one embodiment, one or more operations of process 700 are performed in a different order, combined, omitted, or some combination thereof. In at least one embodiment, one or more aspects of one or more embodiments described herein in conjunction with FIG. 7 are combined with one or more aspects of one or more embodiments described herein, including those described at least in conjunction with FIGS. 1A-6, and 8B. In at least one embodiment, one or more processors perform one or more operations used in process 700, such inserting masks into a target neural model with operation 708. In at least one embodiment, one or more processors that perform one or more operations used as part of process 700 are any one processor, or combination of processors, described herein, including processor (s) 822 described in conjunction with FIG. 8B, accelerator (s) 1214 described in conjunction with FIG. 12C, graphics processor 1910 described in conjunction with FIG. 19A, and parallel processing unit ( “PPU” ) 3400 described in conjunction with FIG. 34. In at least one embodiment, neural model dry runs module 102 of FIG. 1A performs one or more operations of process 700, including performing efficient variations of a target neural model with operation 702. In at least one embodiment, one or more residual block modifications 202 of FIG. 2 are implemented with operation 701. In at least one embodiment, one or more of self-attention block modifications 302 of FIG. 3 are implemented with operation  701. In at least one embodiment, fused efficiency lists module 430 performs one or more operations of process 700, including fusing efficiency lists with operation 706. In at least one embodiment, masking module 540 of FIG. 5 performs one or more operations of process 700, including inserting masks with operation 708. In at least one embodiment, an API of API (s) 810 of FIG. 8A causes operations of process 700 to be performed, including identifying masks to be removed from efficient neural models with operation 714. In at least one embodiment, neural model optimization module 824 performs one or more operations of process 700, including operations to remove masks in an efficient neural model for deployment with operation 714.

[0133] In at least one embodiment, a processor begins process 700 by generating efficient variations of a target neural model with operation 701. In at least one embodiment, an efficient variation of a neural model is a neural model that has been modified using optimization techniques, which are described further herein at least in conjunction with FIGS. 1A-4. In at least one embodiment, generating efficient variations of a target neural model is described further herein at least in conjunction with FIGS. 1 and 4. In at least one embodiment, variations of a target neural model are based on a dense target neural model, such as dense target neural model 412 of FIG. 4.

[0134] In at least one embodiment, a processor continues process 700 by performing efficient variations of a target neural model on various GPU hardware platforms, which is described further herein at least in conjunction with FIGS. 1 and 4. In at least one embodiment, operation 701 includes a processor that performs a dry run on a dense target neural model on various GPU hardware platforms. In at least one embodiment, a processor collects deployment efficiency indicators (metrics) , including per-layer performance, acceleration ratios with a low-precision data format, measures that indicate improvements caused by sparse compression, cross-layer overheads, and indications of performance improvements as a result of operator and / or layer fusion.

[0135] In at least one embodiment, a processor continues process 700 by obtaining an efficiency list for each GPU hardware platform with operation 704. In at least one embodiment, efficiency lists for each GPU hardware platform is used to identify appropriate positions within a neural model to insert masks. In at least one embodiment, efficiency lists for each GPU hardware platform are generated by efficiency lists module 410 of FIG. 4.

[0136] In at least one embodiment, a processor continues process 700 by fusing efficiency lists for each GPU hardware platform with operation 706. In at least one embodiment, fused efficiency lists module 430 of FIG. 4 performs one or more aspects of operation 706. In at least one embodiment, items in efficiency lists, such as performance metrics and optimization techniques, are fused to determine which optimization operations and combinations of those operations will produce performance benefits when an efficient neural model is deployed on a specific GPU hardware platform. In at least one embodiment, common items across efficiency lists for different GPU hardware platforms are combined. In at least one embodiment, combining common items occurs when a specific quantization method works equally as well on a neural model on two different GPU hardware platforms, and those two GPU hardware platforms are included in a single fused efficiency list entry that indicates that quantization method and a performance metric.

[0137] In at least one embodiment, a processor continues process 700 with operation 708 by inserting data conversion and sparse pruning masks into a dense target neural model to generate a masked super neural model such as masked super neural model 550 of FIG. 5. In at least one embodiment, masking module 540 of FIG. 5 performs one or more aspects of operation 708. In at least one embodiment, identifying locations in which to insert masks with operation 708 is based on a fused efficiency list generated with operation 706, where inserting masks is further described herein at least in conjunction with FIG. 5.

[0138] In at least one embodiment, a processor continues process 700 with operation 710 by training a masked super neural model such as masked super neural model 550 of FIG. 5. In at least one embodiment, masked super neural model 550 of FIG. 5 is trained to converge by simultaneously using data conversion and sparse pruning masks inserted with operation 708. In at least one embodiment, training masked super neural model 550 of FIG. 5 to converge improves its accuracy, which was likely negatively impacted by insertion of masks.

[0139] In at least one embodiment, a processor continues process 700 with operation 712 by calibrating a GPU hardware platform and generating a refreshed efficiency list of a specific deployment platform, which is described further herein at least in conjunction with FIG. 6. In at least one embodiment, calibration module 620 of FIG. 6 performs one or more aspects of operation 712.

[0140] In at least one embodiment, a processor continues process 700 by identifying masks to retain, remove, modify, or some combination thereof, with operation 714. In at least one embodiment, a processor uses a refreshed efficiency list of operation 712 to identify masks with operation 714. In at least one embodiment, masked super neural model 550 of FIG. 5, at least conceptually, initializes weight parameters of an efficient neural model for deployment, such as efficient neural model for deployment 660 and efficient neural model for deployment 662 of FIG. 6.

[0141] In at least one embodiment, a processor continues process 700 by performing knowledge distillation on an efficient neural model for deployment with operation 716. In at least one embodiment, operation 716 causes knowledge distillation using hard labels, soft logits, and feature maps. In at least one embodiment, knowledge distillation causes, at least conceptually, a transfer of knowledge of a dense target neural model to improve accuracy of an efficient neural model for deployment, where knowledge distillation is described further herein at least in conjunction with FIG. 6. In at least one embodiment, process 700 ends after knowledge distillation of an efficient neural model for deployment because that neural model has been tailored for, and is ready to be performed by, a specific GPU hardware platform.

[0142] FIG. 8A illustrates a block diagram of a driver and / or runtime comprising one or more libraries to provide one or more application programming interfaces (APIs) , according to at least one embodiment. In at least one embodiment, any one processor, or combination of processors, perform API (s) 810, including processor (s) 822 of FIG. 8B, graphics processor 1910 described in conjunction with FIG. 19A, and parallel processing unit ( “PPU” ) 3400 described in conjunction with FIG. 34. In at least one embodiment, API (s) 810 are described further herein. In at least one embodiment, an invocation of API (s) 810 cause any one or more operations of any one or more modules of FIGS. 1 and 4-6 to be performed. In at least one embodiment, API (s) 810 receives as input, a dense target neural model 412 of FIG. 4, or an indication thereof, and causes neural model dry runs module 102 of FIG. 1A to perform operations that generate different, efficient variations of a target neural model as described further herein. In at least one embodiment, API (s) 810 take two or more efficiency lists as input, or indications thereof, and outputs a fused efficiency list as described further herein at least in conjunction with FIG. 4. In at least one embodiment, API (s) 810 is implemented as part of masking module 540 of FIG. 5 and takes, as  inputs, a fused efficiency list and a target neural model, or indications thereof, which causes masks to be inserted into that target neural model as described further herein at least in conjunction with FIG. 5. In at least one embodiment, API (s) 810 takes masked super neural model 550 of FIG. 5, or indications thereof, as input and causes modifications to that masked super neural model to create an efficient neural model for deployment.

[0143] In at least one embodiment, a software program 802 is a software module. In at least one embodiment, a software program 802 comprises one or more software modules. In at least one embodiment, one or more APIs 810 are sets of software instructions that, if executed, cause one or more processors to perform one or more computational operations. In at least one embodiment, one or more APIs 810 are distributed or otherwise provided as a part of one or more libraries 806, runtimes 804, drivers 804, and / or any other grouping of software and / or executable code further described herein. In at least one embodiment, one or more APIs 810 perform one or more computational operations in response to invocation by software programs 802. In at least one embodiment, a software program 802 is a collection of software code, commands, instructions, or other sequences of text to instruct a computing device to perform one or more computational operations and / or invoke one or more other sets of instructions, such as APIs 810 or API function (s) to cause modification of neural network (s) using masks 812, to be executed. In at least one embodiment, API function (s) to cause modification of neural network (s) using masks 312 include one or more operations and / or functions used to modify a neural network using masks, such as operations and / or functions described in conjunction with masking module 540 of FIG. 5 and operations and / or functions as otherwise described herein at least in conjunction with FIGS. 1A-7 In at least one embodiment, functionality provided by one or more APIs 810 include software functions 812, such as those usable to accelerate one or more portions of software programs 802 using one or more parallel processing units (PPUs) , such as graphics processing units (GPUs) . In at least one embodiment, a software program is a compiler.

[0144] In at least one embodiment, APIs 810 are hardware interfaces to one or more circuits to perform one or more computational operations. In at least one embodiment, one or more software APIs 810 described herein are implemented as one or more circuits to perform one or more techniques described herein. In at least one embodiment, one or more software programs  802 comprise instructions that, if executed, cause one or more hardware devices and / or circuits to perform one or more techniques further described herein.

[0145] In at least one embodiment, software programs 802, such as user-implemented software programs, utilize one or more application programming interfaces (APIs) 810 to perform various computing operations, such as memory reservation, matrix multiplication, arithmetic operations, or any computing operation performed by parallel processing units (PPUs) , such as graphics processing units (GPUs) , as further described herein. In at least one embodiment, one or more APIs 810 provide a set of callable functions 812, referred to herein as APIs, API functions, and / or functions, that individually perform one or more computing operations, such as computing operations related to parallel computing. For example, in an embodiment, one or more APIs 810 provide functions 812 to cause a scheduler to schedule instructions to be performed by processors based on latency of interconnects coupled to these processors.

[0146] In at least one embodiment, one or more software programs 802 interact or otherwise communicate with one or more APIs 810 to perform one or more computing operations using one or more PPUs, such as GPUs. In at least one embodiment, one or more computing operations using one or more PPUs comprise at least one or more groups of computing operations to be accelerated by execution at least in part by said one or more PPUs. In at least one embodiment, one or more software programs 802 interact with one or more APIs 810 to facilitate parallel computing using a remote or local interface.

[0147] In at least one embodiment, an interface is software instructions that, if executed, provide access to one or more functions 812 provided by one or more APIs 810. In at least one embodiment, a software program 802 uses a local interface when a software developer compiles one or more software programs 802 in conjunction with one or more libraries 806 comprising or otherwise providing access to one or more APIs 810. In at least one embodiment, one or more software programs 802 are compiled statically in conjunction with pre-compiled libraries 806 or uncompiled source code comprising instructions to perform one or more APIs 810. In at least one embodiment, one or more software programs 802 are compiled dynamically and said one or more software programs utilize a linker to link to one or more pre-compiled libraries 806 comprising one or more APIs 810.

[0148] In at least one embodiment, a software program 802 uses a remote interface when a software developer executes a software program that utilizes or otherwise communicates with a library 806 comprising one or more APIs 810 over a network or other remote communication medium. In at least one embodiment, one or more libraries 806 comprising one or more APIs 810 are to be performed by a remote computing service, such as a computing resource services provider. In another embodiment, one or more libraries 806 comprising one or more APIs 810 are to be performed by any other computing host providing said one or more APIs 810 to one or more software programs 802.

[0149] In at least one embodiment, a processor performing or using one or more software programs 802 calls, uses, performs, or otherwise implements one or more APIs 810 to allocate and otherwise manage memory to be used by said software programs 802. In at least one embodiment, one or more software programs 802 utilize one or more APIs 810 to allocate and otherwise manage memory to be used by one or more portions of said software programs 802 to be accelerated using one or more PPUs, such as GPUs or any other accelerator or processor further described herein. Those software programs 802 may be performed by one or more processors based, at least in part, on latency of interconnects coupled to one or more processors using functions 812 provided, in an embodiment, by one or more APIs 810.

[0150] In at least one embodiment, an API 810 is an API to facilitate parallel computing. In at least one embodiment, an API 810 is any other API further described herein. In at least one embodiment, an API 810 is provided by a driver and / or runtime 804. In at least one embodiment, an API 810 is provided by a CUDA user-mode driver. In at least one embodiment, an API 810 is provided by a CUDA runtime. In at least one embodiment, a driver 804 is data values and software instructions that, if executed, perform or otherwise facilitate operation of one or more functions 812 of an API 810 during load and execution of one or more portions of a software program 802. In at least one embodiment, a runtime 804 is data values and software instructions that, if executed, perform or otherwise facilitate operation of one or more functions 812 of an API 810 during execution of a software program 802. In at least one embodiment, one or more software programs 802 utilize one or more APIs 810 implemented or otherwise provided by a driver and / or runtime 804 to perform combined arithmetic operations by said one or more software programs 802 during execution by one or more PPUs, such as GPUs.

[0151] In at least one embodiment, one or more software programs 802 utilize one or more APIs 810 provided by a driver and / or runtime 804 to perform combined arithmetic operations of one or more PPUs, such as GPUs. In at least one embodiment, one or more APIs 810 provide combined arithmetic operations through a driver and / or runtime 804, as described above. In at least one embodiment, one or more software programs 802 utilize one or more APIs 810 provided by a driver and / or runtime 804 to allocate or otherwise reserve one or more blocks of memory 814 of one or more PPUs, such as GPUs. In at least one embodiment, one or more software programs 802 utilize one or more APIs 810 provided by a driver and / or runtime 804 to allocate or otherwise reserve blocks of memory. In at least one embodiment, one or more APIs 810 are to perform combined mathematical functions as described herein.

[0152] In at least one embodiment, to improve software programs 802 usability and / or optimization of one or more portions of said software programs 802 to be accelerated by one or more PPUs, such as GPUs, one or more APIs 810 provide one or more API functions 812 to perform a scheduling system usable or used by one or more computing devices as described herein. In at least one embodiment, a processor performs one or more software programs to combine two or more application programming interfaces (APIs) into a single API. In at least one embodiment, a processor uses an API to cause a scheduler to select a thread selection mechanism and / or otherwise perform operations described herein. In at least one embodiment, an API invokes a scheduler to cause a resource allocation. In at least one embodiment, a processor uses an exemplary API to schedule one or more instructions to be performed by one or more processors based, at least in part, on latency of one or more interconnects coupled to these one or more processors.

[0153] In at least one embodiment, memory 814 is system memory 1904 of computing system 1900. In at least one embodiment, memory 814 stores data parameters, such as baseband and RF weights of one or more signals being transmitted. In at least one embodiment, memory 814 stores data parameters used by various modules described herein, modules such as neural model dry runs module 102 of FIG. 1, efficiency lists module 210 of FIG. 2, efficiency lists module 310 of FIG. 3, efficiency lists module 410 of FIG. 4, and masking module 540 of FIG. 5, and calibration module 620 of FIG. 6. In at least one embodiment, memory 814 stores SINR values computed using operation 608.

[0154] In at least one embodiment, memory 814 is a computer readable storage medium and / or code stored on said computer readable storage medium in a form of a computer program including a plurality of computer readable instructions executable by one or more processors. In at least one embodiment, a computer readable storage medium is a non-transitory computer readable medium. In at least one embodiment, at least some computer readable instructions usable to perform operations described in relation to FIG. 1A are not stored solely using transitory signals (e.g., a propagating transient electric or electromagnetic transmission) . In at least one embodiment, a non-transitory computer readable medium does not necessarily include non-transitory data storage circuitry (e.g., buffers, caches, and queues) within transceivers of transitory signals. In at least one embodiment, memory 814 is implemented as a non-transitory computer readable storage medium storing executable instructions that, if executed by one or more processors of a computer system, cause said computer system to insert masks into a neural model to be performed on a specific GPU hardware platform as described further herein at least in conjunction with FIGS. 1A-8A.

[0155] FIG. 8B illustrates block diagram 800 that includes processor (s) 822 used to perform any one or more operations of one or more modules and / or processes described herein at least in conjunction with FIGS. 1A-7, according to at least one embodiment. In at least one embodiment, processor (s) 822 are used to perform modification of a dense target neural model as described further herein. In at least one embodiment, one or more aspects of one or more embodiments described in conjunction with FIG. 8B are combined with one or more aspects of one or more embodiments described herein, including those described at least in conjunction with FIGS. 1A-8A. In at least one embodiment, processor (s) 822 is any one processor, or combination of processors, described herein, including accelerator (s) 1214 described in conjunction with FIG. 12C, graphics processor 1910 described in conjunction with FIG. 19A, and parallel processing unit ( “PPU” ) 3400 described in conjunction with FIG. 34. In at least one embodiment, processor (s) 822 is processor (s) 1902 of computing system 1900.

[0156] In at least one embodiment, one or more modules described herein, including those described at least in conjunction with FIGS. 1A-6, are installed on processor (s) 822. In at least one embodiment, an exemplary module on processor (s) 822 is neural model optimization module 824. In at least one embodiment, neural model optimization module 824 performs any one or  more operations that optimize a dense target neural model as described further herein at least in conjunction with FIG. 1-7. In at least one embodiment, neural model optimization module 824 includes one or more of API (s) 810 of FIG. 8A to perform one or more operations of related to modifying a dense target neural model, such as generating different variations of that neural model as described further herein at least in conjunction with FIG. 1.

[0157] In at least one embodiment, an exemplary module on processor (s) 822 is efficient neural network modification module 826. In at least one embodiment, efficient neural network modification module 826 performs any operation used to retain, remove, modify, or some combination thereof, layers of an efficient neural model and as described further herein at least in conjunction with FIG. 6. In at least one embodiment, efficient neural network modification module 826 performs any operation used in knowledge distillation as described further herein at least in conjunction with FIG. 6. In at least one embodiment, efficient neural network modification module 824 includes one or more of API (s) 810 of FIG. 8A to perform one or more operations related to modifying an efficient neural model such as retaining, removing, modifying, or some combination thereof, layers based on a refreshed efficiency list for a specific GPU hardware platform as described herein at least in conjunction with FIG. 6.

[0158] LOGIC

[0159] FIG. 9A illustrates logic 915 which, as described elsewhere herein, can be used in one or more devices to perform operations such as those discussed herein in accordance with at least one embodiment. In at least one embodiment, logic 915 is used to perform inferencing and / or training operations associated with one or more embodiments. In at least one embodiment, logic 915 is inference and / or training logic. Details regarding logic 915 are provided below in conjunction with FIGS. 9A and / or 9B. In at least one embodiment, logic refers to any combination of software logic, hardware logic, and / or firmware logic to provide functionality or operations described herein, wherein logic may be, collectively or individually, embodied as circuitry that forms part of a larger system, for example, an integrated circuit (IC) , system-on-chip (SoC) , or one or processors (e.g., CPU, GPU) .

[0160] In at least one embodiment, logic 915 may include, without limitation, code and / or data storage 901 to store forward and / or output weight and / or input / output data, and / or other parameters to configure neurons or layers of a neural network trained and / or used for inferencing  in aspects of one or more embodiments. In at least one embodiment, logic 915 may include, or be coupled to code and / or data storage 901 to store graph code or other software to control timing and / or order, in which weight and / or other parameter information is to be loaded to configure, logic, including integer and / or floating point units (collectively, arithmetic logic units (ALUs) ) . In at least one embodiment, code, such as graph code, loads weight or other parameter information into processor ALUs based on an architecture of a neural network to which such code corresponds. In at least one embodiment, code and / or data storage 901 stores weight parameters and / or input / output data of each layer of a neural network trained or used in conjunction with one or more embodiments during forward propagation of input / output data and / or weight parameters during training and / or inferencing using aspects of one or more embodiments. In at least one embodiment, any portion of code and / or data storage 901 may be included with other on-chip or off-chip data storage, including a processor’s L1, L2, or L3 cache or system memory.

[0161] In at least one embodiment, any portion of code and / or data storage 901 may be internal or external to one or more processors or other hardware logic devices or circuits. In at least one embodiment, code and / or code and / or data storage 901 may be cache memory, dynamic randomly addressable memory ( “DRAM” ) , static randomly addressable memory ( “SRAM” ) , non-volatile memory (e.g., flash memory) , or other storage. In at least one embodiment, a choice of whether code and / or code and / or data storage 901 is internal or external to a processor, for example, or comprising DRAM, SRAM, flash or some other storage type may depend on available storage on-chip versus off-chip, latency requirements of training and / or inferencing functions being performed, batch size of data used in inferencing and / or training of a neural network, or some combination of these factors.

[0162] In at least one embodiment, logic 915 may include, without limitation, a code and / or data storage 905 to store backward and / or output weight and / or input / output data corresponding to neurons or layers of a neural network trained and / or used for inferencing in aspects of one or more embodiments. In at least one embodiment, code and / or data storage 905 stores weight parameters and / or input / output data of each layer of a neural network trained or used in conjunction with one or more embodiments during backward propagation of input / output data and / or weight parameters during training and / or inferencing using aspects of one or more  embodiments. In at least one embodiment, logic 915 may include, or be coupled to code and / or data storage 905 to store graph code or other software to control timing and / or order, in which weight and / or other parameter information is to be loaded to configure, logic, including integer and / or floating point units (collectively, arithmetic logic units (ALUs) ) .

[0163] In at least one embodiment, code, such as graph code, causes the loading of weight or other parameter information into processor ALUs based on an architecture of a neural network to which such code corresponds. In at least one embodiment, any portion of code and / or data storage 905 may be included with other on-chip or off-chip data storage, including a processor’s L1, L2, or L3 cache or system memory. In at least one embodiment, any portion of code and / or data storage 905 may be internal or external to one or more processors or other hardware logic devices or circuits. In at least one embodiment, code and / or data storage 905 may be cache memory, DRAM, SRAM, non-volatile memory (e.g., flash memory) , or other storage. In at least one embodiment, a choice of whether code and / or data storage 905 is internal or external to a processor, for example, or comprising DRAM, SRAM, flash memory or some other storage type may depend on available storage on-chip versus off-chip, latency requirements of training and / or inferencing functions being performed, batch size of data used in inferencing and / or training of a neural network, or some combination of these factors.

[0164] In at least one embodiment, code and / or data storage 901 and code and / or data storage 905 may be separate storage structures. In at least one embodiment, code and / or data storage 901 and code and / or data storage 905 may be a combined storage structure. In at least one embodiment, code and / or data storage 901 and code and / or data storage 905 may be partially combined and partially separate. In at least one embodiment, any portion of code and / or data storage 901 and code and / or data storage 905 may be included with other on-chip or off-chip data storage, including a processor’s L1, L2, or L3 cache or system memory.

[0165] In at least one embodiment, logic 915 may include, without limitation, one or more arithmetic logic unit (s) ( “ALU (s) ” ) 910, including integer and / or floating point units, to perform logical and / or mathematical operations based, at least in part on, or indicated by, training and / or inference code (e.g., graph code) , a result of which may produce activations (e.g., output values from layers or neurons within a neural network) stored in an activation storage 920 that are functions of input / output and / or weight parameter data stored in code and / or data storage 901  and / or code and / or data storage 905. In at least one embodiment, activations stored in activation storage 920 are generated according to linear algebraic and or matrix-based mathematics performed by ALU (s) 910 in response to performing instructions or other code, wherein weight values stored in code and / or data storage 905 and / or data storage 901 are used as operands along with other values, such as bias values, gradient information, momentum values, or other parameters or hyperparameters, any or all of which may be stored in code and / or data storage 905 or code and / or data storage 901 or another storage on or off-chip.

[0166] In at least one embodiment, ALU (s) 910 are included within one or more processors or other hardware logic devices or circuits, whereas in another embodiment, ALU (s) 910 may be external to a processor or other hardware logic device or circuit that uses them (e.g., a co-processor) . In at least one embodiment, ALUs 910 may be included within a processor’s execution units or otherwise within a bank of ALUs accessible by a processor’s execution units either within same processor or distributed between different processors of different types (e.g., central processing units, graphics processing units, fixed function units, etc. ) . In at least one embodiment, code and / or data storage 901, code and / or data storage 905, and activation storage 920 may share a processor or other hardware logic device or circuit, whereas in another embodiment, they may be in different processors or other hardware logic devices or circuits, or some combination of same and different processors or other hardware logic devices or circuits. In at least one embodiment, any portion of activation storage 920 may be included with other on-chip or off-chip data storage, including a processor’s L1, L2, or L3 cache or system memory. Furthermore, inferencing and / or training code may be stored with other code accessible to a processor or other hardware logic or circuit and fetched and / or processed using a processor’s fetch, decode, scheduling, execution, retirement and / or other logical circuits.

[0167] In at least one embodiment, activation storage 920 may be cache memory, DRAM, SRAM, non-volatile memory (e.g., flash memory) , or other storage. In at least one embodiment, activation storage 920 may be completely or partially within or external to one or more processors or other logical circuits. In at least one embodiment, a choice of whether activation storage 920 is internal or external to a processor, for example, or comprising DRAM, SRAM, flash memory or some other storage type may depend on available storage on-chip versus off-chip, latency requirements of training and / or inferencing functions being performed, batch size  of data used in inferencing and / or training of a neural network, or some combination of these factors.

[0168] In at least one embodiment, logic 915 illustrated in FIG. 9A may be used in conjunction with an application-specific integrated circuit ( “ASIC” ) , such as a Processing Unit from Google, an inference processing unit (IPU) from GraphcoreTM, or a  (e.g., “Lake Crest” ) processor from Intel Corp. In at least one embodiment, logic 915 illustrated in FIG. 9A may be used in conjunction with central processing unit ( “CPU” ) hardware, graphics processing unit ( “GPU” ) hardware or other hardware, such as field programmable gate arrays ( “FPGAs” ) .

[0169] FIG. 9B illustrates logic 915, according to at least one embodiment. In at least one embodiment, logic 915 is inference and / or training logic. In at least one embodiment, logic 915 may include, without limitation, hardware logic in which computational resources are dedicated or otherwise exclusively used in conjunction with weight values or other information corresponding to one or more layers of neurons within a neural network. In at least one embodiment, logic 915 illustrated in FIG. 9B may be used in conjunction with an application-specific integrated circuit (ASIC) , such as Processing Unit from Google, an inference processing unit (IPU) from GraphcoreTM, or a  (e.g., “Lake Crest” ) processor from Intel Corp. In at least one embodiment, logic 915 illustrated in FIG. 9B may be used in conjunction with central processing unit (CPU) hardware, graphics processing unit (GPU) hardware or other hardware, such as field programmable gate arrays (FPGAs) . In at least one embodiment, logic 915 includes, without limitation, code and / or data storage 901 and code and / or data storage 905, which may be used to store code (e.g., graph code) , weight values and / or other information, including bias values, gradient information, momentum values, and / or other parameter or hyperparameter information. In at least one embodiment illustrated in FIG. 9B, each of code and / or data storage 901 and code and / or data storage 905 is associated with a dedicated computational resource, such as computational hardware 902 and computational hardware 906, respectively. In at least one embodiment, each of computational hardware 902 and computational hardware 906 comprises one or more ALUs that perform mathematical functions, such as linear algebraic functions, only on information stored in code and / or data storage 901 and code and / or data storage 905, respectively, result of which is stored in activation storage 920.

[0170] In at least one embodiment, each of code and / or data storage 901 and 905 and corresponding computational hardware 902 and 906, respectively, correspond to different layers of a neural network, such that resulting activation from one storage / computational pair 901 / 902 of code and / or data storage 901 and computational hardware 902 is provided as an input to a next storage / computational pair 905 / 906 of code and / or data storage 905 and computational hardware 906, in order to mirror a conceptual organization of a neural network. In at least one embodiment, each of storage / computational pairs 901 / 902 and 905 / 906 may correspond to more than one neural network layer. In at least one embodiment, additional storage / computation pairs (not shown) subsequent to or in parallel with storage / computation pairs 901 / 902 and 905 / 906 may be included in logic 915.

[0171] NEURAL NETWORK TRAINING AND DEPLOYMENT

[0172] FIG. 10 illustrates training and deployment of a deep neural network, according to at least one embodiment. In at least one embodiment, untrained neural network 1006 is trained using a training dataset 1002. In at least one embodiment, training framework 1004 is a PyTorch framework, whereas in other embodiments, training framework 1004 is a TensorFlow, Boost, Caffe, Microsoft Cognitive Toolkit / CNTK, MXNet, Chainer, Keras, Deeplearning4j, or other training framework. In at least one embodiment, training framework 1004 trains an untrained neural network 1006 and enables it to be trained using processing resources described herein to generate a trained neural network 1008. In at least one embodiment, weights may be chosen randomly or by pre-training using a deep belief network. In at least one embodiment, training may be performed in either a supervised, partially supervised, or unsupervised manner.

[0173] In at least one embodiment, untrained neural network 1006 is trained using supervised learning, wherein training dataset 1002 includes an input paired with a desired output for an input, or where training dataset 1002 includes input having a known output and an output of neural network 1006 is manually graded. In at least one embodiment, untrained neural network 1006 is trained in a supervised manner and processes inputs from training dataset 1002 and compares resulting outputs against a set of expected or desired outputs. In at least one embodiment, errors are then propagated back through untrained neural network 1006. In at least one embodiment, training framework 1004 adjusts weights that control untrained neural network 1006. In at least one embodiment, training framework 1004 includes tools to monitor how well  untrained neural network 1006 is converging towards a model, such as trained neural network 1008, suitable to generating correct answers, such as in result 1014, based on input data such as a new dataset 1012. In at least one embodiment, training framework 1004 trains untrained neural network 1006 repeatedly while adjust weights to refine an output of untrained neural network 1006 using a loss function and adjustment algorithm, such as stochastic gradient descent. In at least one embodiment, training framework 1004 trains untrained neural network 1006 until untrained neural network 1006 achieves a desired accuracy. In at least one embodiment, trained neural network 1008 can then be deployed to implement any number of machine learning operations.

[0174] In at least one embodiment, untrained neural network 1006 is trained using unsupervised learning, wherein untrained neural network 1006 attempts to train itself using unlabeled data. In at least one embodiment, unsupervised learning training dataset 1002 will include input data without any associated output data or “ground truth” data. In at least one embodiment, untrained neural network 1006 can learn groupings within training dataset 1002 and can determine how individual inputs are related to untrained dataset 1002. In at least one embodiment, unsupervised training can be used to generate a self-organizing map in trained neural network 1008 capable of performing operations useful in reducing dimensionality of new dataset 1012. In at least one embodiment, unsupervised training can also be used to perform anomaly detection, which allows identification of data points in new dataset 1012 that deviate from normal patterns of new dataset 1012.

[0175] In at least one embodiment, semi-supervised learning may be used, which is a technique in which in training dataset 1002 includes a mix of labeled and unlabeled data. In at least one embodiment, training framework 1004 may be used to perform incremental learning, such as through transferred learning techniques. In at least one embodiment, incremental learning enables trained neural network 1008 to adapt to new dataset 1012 without forgetting knowledge instilled within trained neural network 1008 during initial training.

[0176] In at least one embodiment, training framework 1004 is a framework processed in connection with a software development toolkit such as an OpenVINO (Open Visual Inference and Neural network Optimization) toolkit. In at least one embodiment, an OpenVINO toolkit is a toolkit such as those developed by Intel Corporation of Santa Clara, CA. In at least one  embodiment, OpenVINO comprises logic 915 or uses logic 915 to perform operations described herein. In at least one embodiment, an SoC, integrated circuit, or processor uses OpenVINO to perform operations described herein.

[0177] In at least one embodiment, OpenVINO is a toolkit for facilitating development of applications, specifically neural network applications, for various tasks and operations, such as human vision emulation, speech recognition, natural language processing, recommendation systems, and / or variations thereof. In at least one embodiment, OpenVINO supports neural networks such as convolutional neural networks (CNNs) , recurrent and / or attention-based neural networks, and / or various other neural network models. In at least one embodiment, OpenVINO supports various software libraries such as OpenCV, OpenCL, and / or variations thereof.

[0178] In at least one embodiment, OpenVINO supports neural network models for various tasks and operations, such as classification, segmentation, object detection, face recognition, speech recognition, pose estimation (e.g., humans and / or objects) , monocular depth estimation, image inpainting, style transfer, action recognition, colorization, and / or variations thereof.

[0179] In at least one embodiment, OpenVINO comprises one or more software tools and / or modules for model optimization, also referred to as a model optimizer. In at least one embodiment, a model optimizer is a command line tool that facilitates transitions between training and deployment of neural network models. In at least one embodiment, a model optimizer optimizes neural network models for execution on various devices and / or processing units, such as a GPU, CPU, PPU, GPGPU, and / or variations thereof. In at least one embodiment, a model optimizer generates an internal representation of a model, and optimizes said model to generate an intermediate representation. In at least one embodiment, a model optimizer reduces a number of layers of a model. In at least one embodiment, a model optimizer removes layers of a model that are utilized for training. In at least one embodiment, a model optimizer performs various neural network operations, such as modifying inputs to a model (e.g., resizing inputs to a model) , modifying a size of inputs of a model (e.g., modifying a batch size of a model) , modifying a model structure (e.g., modifying layers of a model) , normalization, standardization, quantization (e.g., converting weights of a model from a first representation, such as floating point, to a second representation, such as integer) , and / or variations thereof.

[0180] In at least one embodiment, OpenVINO comprises one or more software libraries for inferencing, also referred to as an inference engine. In at least one embodiment, an inference engine is a C++ library, or any suitable programming language library. In at least one embodiment, an inference engine is utilized to infer input data. In at least one embodiment, an inference engine implements various classes to infer input data and generate one or more results. In at least one embodiment, an inference engine implements one or more API functions to process an intermediate representation, set input and / or output formats, and / or execute a model on one or more devices.

[0181] In at least one embodiment, OpenVINO provides various abilities for heterogeneous execution of one or more neural network models. In at least one embodiment, heterogeneous execution, or heterogeneous computing, refers to one or more computing processes and / or systems that utilize one or more types of processors and / or cores. In at least one embodiment, OpenVINO provides various software functions to execute a program on one or more devices. In at least one embodiment, OpenVINO provides various software functions to execute a program and / or portions of a program on different devices. In at least one embodiment, OpenVINO provides various software functions to, for example, run a first portion of code on a CPU and a second portion of code on a GPU and / or FPGA. In at least one embodiment, OpenVINO provides various software functions to execute one or more layers of a neural network on one or more devices (e.g., a first set of layers on a first device, such as a GPU, and a second set of layers on a second device, such as a CPU) .

[0182] In at least one embodiment, OpenVINO includes various functionality similar to functionalities associated with a CUDA programming model, such as various neural network model operations associated with frameworks such as TensorFlow, PyTorch, and / or variations thereof. In at least one embodiment, one or more CUDA programming model operations are performed using OpenVINO. In at least one embodiment, various systems, methods, and / or techniques described herein are implemented using OpenVINO.

[0183] DATA CENTER

[0184] FIG. 11 illustrates an example data center 1100, in which at least one embodiment may be used. In at least one embodiment, data center 1100 includes a data center infrastructure layer 1110, a framework layer 1120, a software layer 1130 and an application layer 1140.

[0185] In at least one embodiment, as shown in FIG. 11, data center infrastructure layer 1110 may include a resource orchestrator 1112, grouped computing resources 1114, and node computing resources ( “node C.R.s” ) 1116 (1) -1116 (N) , where “N” represents a positive integer (which may be a different integer “N” than used in other figures) . In at least one embodiment, node C.R.s 1116 (1) -1116 (N) may include, but are not limited to, any number of central processing units ( “CPUs” ) or other processors (including accelerators, field programmable gate arrays (FPGAs) , graphics processors, etc. ) , memory storage devices 1118 (1) -1118 (N) (e.g., dynamic read-only memory, solid state storage or disk drives) , network input / output ( “NW I / O” ) devices, network switches, virtual machines ( “VMs” ) , power modules, and cooling modules, etc. In at least one embodiment, one or more node C.R.s from among node C.R.s 1116 (1) -1116 (N) may be a server having one or more of above-mentioned computing resources.

[0186] In at least one embodiment, grouped computing resources 1114 may include separate groupings of node C.R.s housed within one or more racks (not shown) , or many racks housed in data centers at various geographical locations (also not shown) . In at least one embodiment, separate groupings of node C.R.s within grouped computing resources 1114 may include grouped compute, network, memory or storage resources that may be configured or allocated to support one or more workloads. In at least one embodiment, several node C.R.s including CPUs or processors may grouped within one or more racks to provide compute resources to support one or more workloads. In at least one embodiment, one or more racks may also include any number of power modules, cooling modules, and network switches, in any combination.

[0187] In at least one embodiment, resource orchestrator 1112 may configure or otherwise control one or more node C.R.s 1116 (1) -1116 (N) and / or grouped computing resources 1114. In at least one embodiment, resource orchestrator 1112 may include a software design infrastructure ( “SDI” ) management entity for data center 1100. In at least one embodiment, resource orchestrator 912 may include hardware, software or some combination thereof.

[0188] In at least one embodiment, as shown in FIG. 11, framework layer 1120 includes a job scheduler 1122, a configuration manager 1124, a resource manager 1126 and a distributed file system 1128. In at least one embodiment, framework layer 1120 may include a framework to support software 1132 of software layer 1130 and / or one or more application (s) 1142 of application layer 1140. In at least one embodiment, software 1132 or application (s) 1142 may  respectively include web-based service software or applications, such as those provided by Amazon Web Services, Google Cloud and Microsoft Azure. In at least one embodiment, framework layer 1120 may be, but is not limited to, a type of free and open-source software web application framework such as Apache SparkTM (hereinafter “Spark” ) that may utilize distributed file system 1128 for large-scale data processing (e.g., “big data” ) . In at least one embodiment, job scheduler 1122 may include a Spark driver to facilitate scheduling of workloads supported by various layers of data center 1100. In at least one embodiment, configuration manager 1124 may be capable of configuring different layers such as software layer 1130 and framework layer 1120 including Spark and distributed file system 1128 for supporting large-scale data processing. In at least one embodiment, resource manager 1126 may be capable of managing clustered or grouped computing resources mapped to or allocated for support of distributed file system 1128 and job scheduler 1122. In at least one embodiment, clustered or grouped computing resources may include grouped computing resources 1114 at data center infrastructure layer 1110. In at least one embodiment, resource manager 1126 may coordinate with resource orchestrator 1112 to manage these mapped or allocated computing resources.

[0189] In at least one embodiment, software 1132 included in software layer 1130 may include software used by at least portions of node C.R.s 1116 (1) -1116 (N) , grouped computing resources 1114, and / or distributed file system 1128 of framework layer 1120. In at least one embodiment, one or more types of software may include, but are not limited to, Internet web page search software, e-mail virus scan software, database software, and streaming video content software.

[0190] In at least one embodiment, application (s) 1142 included in application layer 1140 may include one or more types of applications used by at least portions of node C.R.s 1116 (1) -1116 (N) , grouped computing resources 1114, and / or distributed file system 1128 of framework layer 1120. In at least one embodiment, one or more types of applications may include, but are not limited to, any number of a genomics application, a cognitive compute, application and a machine learning application, including training or inferencing software, machine learning framework software (e.g., PyTorch, TensorFlow, Caffe, etc. ) or other machine learning applications used in conjunction with one or more embodiments.

[0191] In at least one embodiment, any of configuration manager 1124, resource manager 1126, and resource orchestrator 1112 may implement any number and type of self-modifying  actions based on any amount and type of data acquired in any technically feasible fashion. In at least one embodiment, self-modifying actions may relieve a data center operator of data center 1100 from making possibly bad configuration decisions and possibly avoiding underutilized and / or poor performing portions of a data center.

[0192] In at least one embodiment, data center 1100 may include tools, services, software or other resources to train one or more machine learning models or predict or infer information using one or more machine learning models according to one or more embodiments described herein. For example, in at least one embodiment, a machine learning model may be trained by calculating weight parameters according to a neural network architecture using software and computing resources described above with respect to data center 1100. In at least one embodiment, trained machine learning models corresponding to one or more neural networks may be used to infer or predict information using resources described above with respect to data center 1100 by using weight parameters calculated through one or more training techniques described herein.

[0193] In at least one embodiment, data center may use CPUs, application-specific integrated circuits (ASICs) , GPUs, FPGAs, or other hardware to perform training and / or inferencing using above-described resources. Moreover, one or more software and / or hardware resources described above may be configured as a service to allow users to train or performing inferencing of information, such as image recognition, speech recognition, or other artificial intelligence services.

[0194] Logic 915 are used to perform inferencing and / or training operations associated with one or more embodiments. Details regarding logic 915 are provided herein in conjunction with FIGS. 9A and / or 9B. In at least one embodiment, logic 915 may be used in data center 1100 for inferencing or predicting operations based, at least in part, on weight parameters calculated using neural network training operations, neural network functions and / or architectures, or neural network use cases described herein.

[0195] In at least one embodiment, at least one component shown or described with respect to FIGS. 9A-11 is used to implement techniques and / or functions described in connection with FIGS. 1A-6. In at least one embodiment, logic 915 performs one or more operations related to inserting neural network masks into a trained, dense neural model and / or to creating an efficient  neural model for deployment on a GPU hardware platform as described in conjunction with FIGS. 5 and 6, and as otherwise described herein.

[0196] AUTONOMOUS VEHICLE

[0197] FIG. 12A illustrates an example of an autonomous vehicle 1200, according to at least one embodiment. In at least one embodiment, autonomous vehicle 1200 (alternatively referred to herein as “vehicle 1200” ) may be, without limitation, a passenger vehicle, such as a car, a truck, a bus, and / or another type of vehicle that accommodates one or more passengers. In at least one embodiment, vehicle 1200 may be a semi-tractor-trailer truck used for hauling cargo. In at least one embodiment, vehicle 1200 may be an airplane, robotic vehicle, or other kind of vehicle.

[0198] Autonomous vehicles may be described in terms of automation levels, defined by National Highway Traffic Safety Administration ( “NHTSA” ) , a division of US Department of Transportation, and Society of Automotive Engineers ( “SAE” ) “Taxonomy and Definitions for Terms Related to Driving Automation Systems for On-Road Motor Vehicles” (e.g., Standard No. J3016-201806, published on June 15, 2018, Standard No. J3016-201609, published on September 30, 2016, and previous and future versions of this standard) . In at least one embodiment, vehicle 1200 may be capable of functionality in accordance with one or more of Level 1 through Level 5 of autonomous driving levels. For example, in at least one embodiment, vehicle 1200 may be capable of conditional automation (Level 3) , high automation (Level 4) , and / or full automation (Level 5) , depending on embodiment.

[0199] In at least one embodiment, vehicle 1200 may include, without limitation, components such as a chassis, a vehicle body, wheels (e.g., 2, 4, 6, 8, 18, etc. ) , tires, axles, and other components of a vehicle. In at least one embodiment, vehicle 1200 may include, without limitation, a propulsion system 1250, such as an internal combustion engine, hybrid electric power plant, an all-electric engine, and / or another propulsion system type. In at least one embodiment, propulsion system 1250 may be connected to a drive train of vehicle 1200, which may include, without limitation, a transmission, to enable propulsion of vehicle 1200. In at least one embodiment, propulsion system 1250 may be controlled in response to receiving signals from a throttle / accelerator (s) 1252.

[0200] In at least one embodiment, a steering system 1254, which may include, without limitation, a steering wheel, is used to steer vehicle 1200 (e.g., along a desired path or route) when propulsion system 1250 is operating (e.g., when vehicle 1200 is in motion) . In at least one embodiment, steering system 1254 may receive signals from steering actuator (s) 1256. In at least one embodiment, a steering wheel may be optional for full automation (Level 5) functionality. In at least one embodiment, a brake sensor system 1246 may be used to operate vehicle brakes in response to receiving signals from brake actuator (s) 1248 and / or brake sensors.

[0201] In at least one embodiment, controller (s) 1236, which may include, without limitation, one or more system on chips ( “SoCs” ) (not shown in FIG. 12A) and / or graphics processing unit (s) ( “GPU (s) ” ) , provide signals (e.g., representative of commands) to one or more components and / or systems of vehicle 1200. For instance, in at least one embodiment, controller (s) 1236 may send signals to operate vehicle brakes via brake actuator (s) 1248, to operate steering system 1254 via steering actuator (s) 1256, to operate propulsion system 1250 via throttle / accelerator (s) 1252. In at least one embodiment, controller (s) 1236 may include one or more onboard (e.g., integrated) computing devices that process sensor signals, and output operation commands (e.g., signals representing commands) to enable autonomous driving and / or to assist a human driver in driving vehicle 1200. In at least one embodiment, controller (s) 1236 may include a first controller for autonomous driving functions, a second controller for functional safety functions, a third controller for artificial intelligence functionality (e.g., computer vision) , a fourth controller for infotainment functionality, a fifth controller for redundancy in emergency conditions, and / or other controllers. In at least one embodiment, a single controller may handle two or more of above functionalities, two or more controllers may handle a single functionality, and / or any combination thereof.

[0202] In at least one embodiment, controller (s) 1236 provide signals for controlling one or more components and / or systems of vehicle 1200 in response to sensor data received from one or more sensors (e.g., sensor inputs) . In at least one embodiment, sensor data may be received from, for example and without limitation, global navigation satellite systems ( “GNSS” ) sensor (s) 1258 (e.g., Global Positioning System sensor (s) ) , RADAR sensor (s) 1260, ultrasonic sensor (s) 1262, LIDAR sensor (s) 1264, inertial measurement unit ( “IMU” ) sensor (s) 1266 (e.g., accelerometer (s) , gyroscope (s) , a magnetic compass or magnetic compasses, magnetometer (s) , etc. ) , microphone (s)  1296, stereo camera (s) 1268, wide-view camera (s) 1270 (e.g., fisheye cameras) , infrared camera (s) 1272, surround camera (s) 1274 (e.g., 360 degree cameras) , long-range cameras (not shown in FIG. 12A) , mid-range camera (s) (not shown in FIG. 12A) , speed sensor (s) 1244 (e.g., for measuring speed of vehicle 1200) , vibration sensor (s) 1242, steering sensor (s) 1240, brake sensor (s) (e.g., as part of brake sensor system 1246) , and / or other sensor types.

[0203] In at least one embodiment, one or more of controller (s) 1236 may receive inputs (e.g., represented by input data) from an instrument cluster 1232 of vehicle 1200 and provide outputs (e.g., represented by output data, display data, etc. ) via a human-machine interface ( “HMI” ) display 1234, an audible annunciator, a loudspeaker, and / or via other components of vehicle 1200. In at least one embodiment, outputs may include information such as vehicle velocity, speed, time, map data (e.g., a High Definition map (not shown in FIG. 12A) ) , location data (e.g., vehicle’s 1200 location, such as on a map) , direction, location of other vehicles (e.g., an occupancy grid) , information about objects and status of objects as perceived by controller (s) 1236, etc. For example, in at least one embodiment, HMI display 1234 may display information about presence of one or more objects (e.g., a street sign, caution sign, traffic light changing, etc. ) , and / or information about driving maneuvers vehicle has made, is making, or will make (e.g., changing lanes now, taking exit 34B in two miles, etc. ) .

[0204] In at least one embodiment, vehicle 1200 further includes a network interface 1224 which may use wireless antenna (s) 1226 and / or modem (s) to communicate over one or more networks. For example, in at least one embodiment, network interface 1224 may be capable of communication over Long-Term Evolution ( “LTE” ) , Wideband Code Division Multiple Access ( “WCDMA” ) , Universal Mobile Telecommunications System ( “UMTS” ) , Global System for Mobile communication ( “GSM” ) , IMT-CDMA Multi-Carrier ( “CDMA2000” ) networks, etc. In at least one embodiment, wireless antenna (s) 1226 may also enable communication between objects in environment (e.g., vehicles, mobile devices, etc. ) , using local area network (s) , such as Bluetooth, Bluetooth Low Energy ( “LE” ) , Z-Wave, ZigBee, etc., and / or low power wide-area network (s) ( “LPWANs” ) , such as LoRaWAN, SigFox, etc. protocols.

[0205] Logic 915 are used to perform inferencing and / or training operations associated with one or more embodiments. Details regarding logic 915 are provided herein in conjunction with FIGS. 9A and / or 9B. In at least one embodiment, logic 915 may be used in vehicle 1200 for  inferencing or predicting operations based, at least in part, on weight parameters calculated using neural network training operations, neural network functions and / or architectures, or neural network use cases described herein.

[0206] In at least one embodiment, at least one component shown or described with respect to FIG. 12A is used to implement techniques and / or functions described in connection with FIGS. 1A-8B. In at least one embodiment, wireless antenna (s) 1226 is used to transmit and / or receive one or more wireless signals to be used as inputs into an efficient neural model for deployment that assists with autonomous driving and was generated by inserting and / or removing one or more neural network masks as described in conjunction with FIG. 5, and as otherwise described herein.

[0207] FIG. 12B illustrates an example of camera locations and fields of view for autonomous vehicle 1200 of FIG. 12A, according to at least one embodiment. In at least one embodiment, cameras and respective fields of view are one example embodiment and are not intended to be limiting. For instance, in at least one embodiment, additional and / or alternative cameras may be included and / or cameras may be located at different locations on vehicle 1200.

[0208] In at least one embodiment, camera types for cameras may include, but are not limited to, digital cameras that may be adapted for use with components and / or systems of vehicle 1200. In at least one embodiment, camera (s) may operate at automotive safety integrity level ( “ASIL” ) B and / or at another ASIL. In at least one embodiment, camera types may be capable of any image capture rate, such as 60 frames per second (fps) , 1220 fps, 240 fps, etc., depending on embodiment. In at least one embodiment, cameras may be capable of using rolling shutters, global shutters, another type of shutter, or a combination thereof. In at least one embodiment, color filter array may include a red clear clear clear ( “RCCC” ) color filter array, a red clear clear blue ( “RCCB” ) color filter array, a red blue green clear ( “RBGC” ) color filter array, a Foveon X3 color filter array, a Bayer sensors ( “RGGB” ) color filter array, a monochrome sensor color filter array, and / or another type of color filter array. In at least one embodiment, clear pixel cameras, such as cameras with an RCCC, an RCCB, and / or an RBGC color filter array, may be used in an effort to increase light sensitivity.

[0209] In at least one embodiment, one or more of camera (s) may be used to perform advanced driver assistance systems ( “ADAS” ) functions (e.g., as part of a redundant or fail-safe design) . For example, in at least one embodiment, a Multi-Function Mono Camera may be installed to provide functions including lane departure warning, traffic sign assist and intelligent headlamp control. In at least one embodiment, one or more of camera (s) (e.g., all cameras) may record and provide image data (e.g., video) simultaneously.

[0210] In at least one embodiment, one or more cameras may be mounted in a mounting assembly, such as a custom designed (three-dimensional ( “3D” ) printed) assembly, in order to cut out stray light and reflections from within vehicle 1200 (e.g., reflections from dashboard reflected in windshield mirrors) which may interfere with camera image data capture abilities. With reference to wing-mirror mounting assemblies, in at least one embodiment, wing-mirror assemblies may be custom 3D printed so that a camera mounting plate matches a shape of a wing-mirror. In at least one embodiment, camera (s) may be integrated into wing-mirrors. In at least one embodiment, for side-view cameras, camera (s) may also be integrated within four pillars at each corner of a cabin.

[0211] In at least one embodiment, cameras with a field of view that include portions of an environment in front of vehicle 1200 (e.g., front-facing cameras) may be used for surround view, to help identify forward facing paths and obstacles, as well as aid in, with help of one or more of controller (s) 1236 and / or control SoCs, providing information critical to generating an occupancy grid and / or determining preferred vehicle paths. In at least one embodiment, front-facing cameras may be used to perform many similar ADAS functions as LIDAR, including, without limitation, emergency braking, pedestrian detection, and collision avoidance. In at least one embodiment, front-facing cameras may also be used for ADAS functions and systems including, without limitation, Lane Departure Warnings ( “LDW” ) , Autonomous Cruise Control ( “ACC” ) , and / or other functions such as traffic sign recognition.

[0212] In at least one embodiment, a variety of cameras may be used in a front-facing configuration, including, for example, a monocular camera platform that includes a CMOS ( “complementary metal oxide semiconductor” ) color imager. In at least one embodiment, a wide-view camera 1270 may be used to perceive objects coming into view from a periphery (e.g., pedestrians, crossing traffic or bicycles) . Although only one wide-view camera 1270 is illustrated in FIG. 12B, in other embodiments, there may be any number (including zero) wide-view cameras on vehicle 1200. In at least one embodiment, any number of long-range camera (s)  1298 (e.g., a long-view stereo camera pair) may be used for depth-based object detection, especially for objects for which a neural network has not yet been trained. In at least one embodiment, long-range camera (s) 1298 may also be used for object detection and classification, as well as basic object tracking.

[0213] In at least one embodiment, any number of stereo camera (s) 1268 may also be included in a front-facing configuration. In at least one embodiment, one or more of stereo camera (s) 1268 may include an integrated control unit comprising a scalable processing unit, which may provide a programmable logic ( “FPGA” ) and a multi-core micro-processor with an integrated Controller Area Network ( “CAN” ) or Ethernet interface on a single chip. In at least one embodiment, such a unit may be used to generate a 3D map of an environment of vehicle 1200, including a distance estimate for all points in an image. In at least one embodiment, one or more of stereo camera (s) 1268 may include, without limitation, compact stereo vision sensor (s) that may include, without limitation, two camera lenses (one each on left and right) and an image processing chip that may measure distance from vehicle 1200 to target object and use generated information (e.g., metadata) to activate autonomous emergency braking and lane departure warning functions. In at least one embodiment, other types of stereo camera (s) 1268 may be used in addition to, or alternatively from, those described herein.

[0214] In at least one embodiment, cameras with a field of view that include portions of environment to sides of vehicle 1200 (e.g., side-view cameras) may be used for surround view, providing information used to create and update an occupancy grid, as well as to generate side impact collision warnings. For example, in at least one embodiment, surround camera (s) 1274 (e.g., four surround cameras as illustrated in FIG. 12B) could be positioned on vehicle 1200. In at least one embodiment, surround camera (s) 1274 may include, without limitation, any number and combination of wide-view cameras, fisheye camera (s) , 360 degree camera (s) , and / or similar cameras. For instance, in at least one embodiment, four fisheye cameras may be positioned on a front, a rear, and sides of vehicle 1200. In at least one embodiment, vehicle 1200 may use three surround camera (s) 1274 (e.g., left, right, and rear) , and may leverage one or more other camera (s) (e.g., a forward-facing camera) as a fourth surround-view camera.

[0215] In at least one embodiment, cameras with a field of view that include portions of an environment behind vehicle 1200 (e.g., rear-view cameras) may be used for parking assistance,  surround view, rear collision warnings, and creating and updating an occupancy grid. In at least one embodiment, a wide variety of cameras may be used including, but not limited to, cameras that are also suitable as a front-facing camera (s) (e.g., long-range cameras 1298 and / or mid-range camera (s) 1276, stereo camera (s) 1268, infrared camera (s) 1272, etc., ) as described herein.

[0216] In at least one embodiment, at least one component shown or described with respect to FIG. 12B is used to implement techniques and / or functions described in connection with FIGS. 1A-8B. In at least one embodiment, wireless antenna (s) 1226 are used to transmit and / or receive one or more wireless signals to be used as inputs into an efficient neural model for deployment that assists with autonomous driving and was generated by inserting and / or removing one or more neural network masks as described in conjunction with FIG. 5, and as otherwise described herein.

[0217] FIG. 12C is a block diagram illustrating an example system architecture for autonomous vehicle 1200 of FIG. 12A, according to at least one embodiment. In at least one embodiment, each of components, features, and systems of vehicle 1200 in FIG. 12C is illustrated as being connected via a bus 1202. In at least one embodiment, bus 1202 may include, without limitation, a CAN data interface (alternatively referred to herein as a “CAN bus” ) . In at least one embodiment, a CAN may be a network inside vehicle 1200 used to aid in control of various features and functionality of vehicle 1200, such as actuation of brakes, acceleration, braking, steering, windshield wipers, etc. In at least one embodiment, bus 1202 may be configured to have dozens or even hundreds of nodes, each with its own unique identifier (e.g., a CAN ID) . In at least one embodiment, bus 1202 may be read to find steering wheel angle, ground speed, engine revolutions per minute ( “RPMs” ) , button positions, and / or other vehicle status indicators. In at least one embodiment, bus 1202 may be a CAN bus that is ASIL B compliant.

[0218] In at least one embodiment, in addition to, or alternatively from CAN, FlexRay and / or Ethernet protocols may be used. In at least one embodiment, there may be any number of busses forming bus 1202, which may include, without limitation, zero or more CAN busses, zero or more FlexRay busses, zero or more Ethernet busses, and / or zero or more other types of busses using different protocols. In at least one embodiment, two or more busses may be used to perform different functions, and / or may be used for redundancy. For example, a first bus may be  used for collision avoidance functionality and a second bus may be used for actuation control. In at least one embodiment, each bus of bus 1202 may communicate with any of components of vehicle 1200, and two or more busses of bus 1202 may communicate with corresponding components. In at least one embodiment, each of any number of system (s) on chip (s) ( “SoC (s) ” ) 1204 (such as SoC 1204 (A) and SoC 1204 (B) ) , each of controller (s) 1236, and / or each computer within vehicle may have access to same input data (e.g., inputs from sensors of vehicle 1200) , and may be connected to a common bus, such CAN bus.

[0219] In at least one embodiment, vehicle 1200 may include one or more controller (s) 1236, such as those described herein with respect to FIG. 12A. In at least one embodiment, controller (s) 1236 may be used for a variety of functions. In at least one embodiment, controller (s) 1236 may be coupled to any of various other components and systems of vehicle 1200, and may be used for control of vehicle 1200, artificial intelligence of vehicle 1200, infotainment for vehicle 1200, and / or other functions.

[0220] In at least one embodiment, vehicle 1200 may include any number of SoCs 1204. In at least one embodiment, each of SoCs 1204 may include, without limitation, central processing units ( “CPU (s) ” ) 1206, graphics processing units ( “GPU (s) ” ) 1208, processor (s) 1210, cache (s) 1212, accelerator (s) 1214, data store (s) 1216, and / or other components and features not illustrated. In at least one embodiment, SoC (s) 1204 may be used to control vehicle 1200 in a variety of platforms and systems. For example, in at least one embodiment, SoC (s) 1204 may be combined in a system (e.g., system of vehicle 1200) with a High Definition ( “HD” ) map 1222 which may obtain map refreshes and / or updates via network interface 1224 from one or more servers (not shown in FIG. 12C) .

[0221] In at least one embodiment, CPU (s) 1206 may include a CPU cluster or CPU complex (alternatively referred to herein as a “CCPLEX” ) . In at least one embodiment, CPU (s) 1206 may include multiple cores and / or level two ( “L2” ) caches. For instance, in at least one embodiment, CPU (s) 1206 may include eight cores in a coherent multi-processor configuration. In at least one embodiment, CPU (s) 1206 may include four dual-core clusters where each cluster has a dedicated L2 cache (e.g., a 2 megabyte (MB) L2 cache) . In at least one embodiment, CPU (s) 1206 (e.g., CCPLEX) may be configured to support simultaneous cluster operations enabling any combination of clusters of CPU (s) 1206 to be active at any given time.

[0222] In at least one embodiment, one or more of CPU (s) 1206 may implement power management capabilities that include, without limitation, one or more of following features: individual hardware blocks may be clock-gated automatically when idle to save dynamic power; each core clock may be gated when such core is not actively executing instructions due to execution of Wait for Interrupt ( “WFI” )  / Wait for Event ( “WFE” ) instructions; each core may be independently power-gated; each core cluster may be independently clock-gated when all cores are clock-gated or power-gated; and / or each core cluster may be independently power-gated when all cores are power-gated. In at least one embodiment, CPU (s) 1206 may further implement an enhanced algorithm for managing power states, where allowed power states and expected wakeup times are specified, and hardware / microcode determines which best power state to enter for core, cluster, and CCPLEX. In at least one embodiment, processing cores may support simplified power state entry sequences in software with work offloaded to microcode.

[0223] In at least one embodiment, GPU (s) 1208 may include an integrated GPU (alternatively referred to herein as an “iGPU” ) . In at least one embodiment, GPU (s) 1208 may be programmable and may be efficient for parallel workloads. In at least one embodiment, GPU (s) 1208 may use an enhanced tensor instruction set. In at least one embodiment, GPU (s) 1208 may include one or more streaming microprocessors, where each streaming microprocessor may include a level one ( “L1” ) cache (e.g., an L1 cache with at least 96 KB storage capacity) , and two or more streaming microprocessors may share an L2 cache (e.g., an L2 cache with a 512 KB storage capacity) . In at least one embodiment, GPU (s) 1208 may include at least eight streaming microprocessors. In at least one embodiment, GPU (s) 1208 may use compute application programming interface (s) (API (s) ) . In at least one embodiment, GPU (s) 1208 may use one or more parallel computing platforms and / or programming models (e.g., NVIDIA’s CUDA model) .

[0224] In at least one embodiment, one or more of GPU (s) 1208 may be power-optimized for best performance in automotive and embedded use cases. For example, in at least one embodiment, GPU (s) 1208 could be fabricated on Fin field-effect transistor ( “FinFET” ) circuitry. In at least one embodiment, each streaming microprocessor may incorporate a number of mixed-precision processing cores partitioned into multiple blocks. For example, and without limitation, 64 PF32 cores and 32 FP64 cores could be partitioned into four processing blocks. In at least one embodiment, each processing block could be allocated 16 FP32 cores, 8 FP64 cores, 16  INT32 cores, two mixed-precision NVIDIA Tensor cores for deep learning matrix arithmetic, a level zero ( “L0” ) instruction cache, a scheduler (e.g., warp scheduler) or sequencer, a dispatch unit, and / or a 64 KB register file. In at least one embodiment, streaming microprocessors may include independent parallel integer and floating-point data paths to provide for efficient execution of workloads with a mix of computation and addressing calculations. In at least one embodiment, streaming microprocessors may include independent thread scheduling capability to enable finer-grain synchronization and cooperation between parallel threads. In at least one embodiment, streaming microprocessors may include a combined L1 data cache and shared memory unit in order to improve performance while simplifying programming.

[0225] In at least one embodiment, one or more of GPU (s) 1208 may include a high bandwidth memory ( “HBM” ) and / or a 16 GB HBM2 memory subsystem to provide, in some examples, about 900 GB / second peak memory bandwidth. In at least one embodiment, in addition to, or alternatively from, HBM memory, a synchronous graphics random-access memory ( “SGRAM” ) may be used, such as a graphics double data rate type five synchronous random-access memory ( “GDDR5” ) .

[0226] In at least one embodiment, GPU (s) 1208 may include unified memory technology. In at least one embodiment, address translation services ( “ATS” ) support may be used to allow GPU (s) 1208 to access CPU (s) 1206 page tables directly. In at least one embodiment, embodiment, when a GPU of GPU (s) 1208 memory management unit ( “MMU” ) experiences a miss, an address translation request may be transmitted to CPU (s) 1206. In response, 2 CPU of CPU (s) 1206 may look in its page tables for a virtual-to-physical mapping for an address and transmit translation back to GPU (s) 1208, in at least one embodiment. In at least one embodiment, unified memory technology may allow a single unified virtual address space for memory of both CPU (s) 1206 and GPU (s) 1208, thereby simplifying GPU (s) 1208 programming and porting of applications to GPU (s) 1208.

[0227] In at least one embodiment, GPU (s) 1208 may include any number of access counters that may keep track of frequency of access of GPU (s) 1208 to memory of other processors. In at least one embodiment, access counter (s) may help ensure that memory pages are moved to physical memory of a processor that is accessing pages most frequently, thereby improving efficiency for memory ranges shared between processors.

[0228] In at least one embodiment, one or more of SoC (s) 1204 may include any number of cache (s) 1212, including those described herein. For example, in at least one embodiment, cache (s) 1212 could include a level three ( “L3” ) cache that is available to both CPU (s) 1206 and GPU (s) 1208 (e.g., that is connected to CPU (s) 1206 and GPU (s) 1208) . In at least one embodiment, cache (s) 1212 may include a write-back cache that may keep track of states of lines, such as by using a cache coherence protocol (e.g., MEI, MESI, MSI, etc. ) . In at least one embodiment, a L3 cache may include 4 MB of memory or more, depending on embodiment, although smaller cache sizes may be used.

[0229] In at least one embodiment, one or more of SoC (s) 1204 may include one or more accelerator (s) 1214 (e.g., hardware accelerators, software accelerators, or a combination thereof) . In at least one embodiment, SoC (s) 1204 may include a hardware acceleration cluster that may include optimized hardware accelerators and / or large on-chip memory. In at least one embodiment, large on-chip memory (e.g., 4 MB of SRAM) , may enable a hardware acceleration cluster to accelerate neural networks and other calculations. In at least one embodiment, a hardware acceleration cluster may be used to complement GPU (s) 1208 and to off-load some of tasks of GPU (s) 1208 (e.g., to free up more cycles of GPU (s) 1208 for performing other tasks) . In at least one embodiment, accelerator (s) 1214 could be used for targeted workloads (e.g., perception, convolutional neural networks ( “CNNs” ) , recurrent neural networks ( “RNNs” ) , etc. ) that are stable enough to be amenable to acceleration. In at least one embodiment, a CNN may include a region-based or regional convolutional neural networks ( “RCNNs” ) and Fast RCNNs (e.g., as used for object detection) or other type of CNN.

[0230] In at least one embodiment, accelerator (s) 1214 (e.g., hardware acceleration cluster) may include one or more deep learning accelerator ( “DLA” ) . In at least one embodiment, DLA (s) may include, without limitation, one or more Tensor processing units ( “TPUs” ) that may be configured to provide an additional ten trillion operations per second for deep learning applications and inferencing. In at least one embodiment, TPUs may be accelerators configured to, and optimized for, performing image processing functions (e.g., for CNNs, RCNNs, etc. ) . In at least one embodiment, DLA (s) may further be optimized for a specific set of neural network types and floating point operations, as well as inferencing. In at least one embodiment, design of DLA (s) may provide more performance per millimeter than a typical general-purpose GPU, and  typically vastly exceeds performance of a CPU. In at least one embodiment, TPU (s) may perform several functions, including a single-instance convolution function, supporting, for example, INT8, INT16, and FP16 data types for both features and weights, as well as post-processor functions. In at least one embodiment, DLA (s) may quickly and efficiently execute neural networks, especially CNNs, on processed or unprocessed data for any of a variety of functions, including, for example and without limitation: a CNN for object identification and detection using data from camera sensors; a CNN for distance estimation using data from camera sensors; a CNN for emergency vehicle detection and identification and detection using data from microphones; a CNN for facial recognition and vehicle owner identification using data from camera sensors; and / or a CNN for security and / or safety related events.

[0231] In at least one embodiment, DLA (s) may perform any function of GPU (s) 1208, and by using an inference accelerator, for example, a designer may target either DLA (s) or GPU (s) 1208 for any function. For example, in at least one embodiment, a designer may focus processing of CNNs and floating point operations on DLA (s) and leave other functions to GPU (s) 1208 and / or accelerator (s) 1214.

[0232] In at least one embodiment, accelerator (s) 1214 may include programmable vision accelerator ( “PVA” ) , which may alternatively be referred to herein as a computer vision accelerator. In at least one embodiment, PVA may be designed and configured to accelerate computer vision algorithms for advanced driver assistance system ( “ADAS” ) 1238, autonomous driving, augmented reality ( “AR” ) applications, and / or virtual reality ( “VR” ) applications. In at least one embodiment, PVA may provide a balance between performance and flexibility. For example, in at least one embodiment, each PVA may include, for example and without limitation, any number of reduced instruction set computer ( “RISC” ) cores, direct memory access ( “DMA” ) , and / or any number of vector processors.

[0233] In at least one embodiment, RISC cores may interact with image sensors (e.g., image sensors of any cameras described herein) , image signal processor (s) , etc. In at least one embodiment, each RISC core may include any amount of memory. In at least one embodiment, RISC cores may use any of a number of protocols, depending on embodiment. In at least one embodiment, RISC cores may execute a real-time operating system ( “RTOS” ) . In at least one embodiment, RISC cores may be implemented using one or more integrated circuit devices,  application specific integrated circuits ( “ASICs” ) , and / or memory devices. For example, in at least one embodiment, RISC cores could include an instruction cache and / or a tightly coupled RAM.

[0234] In at least one embodiment, DMA may enable components of PVA to access system memory independently of CPU (s) 1206. In at least one embodiment, DMA may support any number of features used to provide optimization to a PVA including, but not limited to, supporting multi-dimensional addressing and / or circular addressing. In at least one embodiment, DMA may support up to six or more dimensions of addressing, which may include, without limitation, block width, block height, block depth, horizontal block stepping, vertical block stepping, and / or depth stepping.

[0235] In at least one embodiment, vector processors may be programmable processors that may be designed to efficiently and flexibly execute programming for computer vision algorithms and provide signal processing capabilities. In at least one embodiment, a PVA may include a PVA core and two vector processing subsystem partitions. In at least one embodiment, a PVA core may include a processor subsystem, DMA engine (s) (e.g., two DMA engines) , and / or other peripherals. In at least one embodiment, a vector processing subsystem may operate as a primary processing engine of a PVA, and may include a vector processing unit ( “VPU” ) , an instruction cache, and / or vector memory (e.g., “VMEM” ) . In at least one embodiment, VPU core may include a digital signal processor such as, for example, a single instruction, multiple data ( “SIMD” ) , very long instruction word ( “VLIW” ) digital signal processor. In at least one embodiment, a combination of SIMD and VLIW may enhance throughput and speed.

[0236] In at least one embodiment, each of vector processors may include an instruction cache and may be coupled to dedicated memory. As a result, in at least one embodiment, each of vector processors may be configured to execute independently of other vector processors. In at least one embodiment, vector processors that are included in a particular PVA may be configured to employ data parallelism. For instance, in at least one embodiment, plurality of vector processors included in a single PVA may execute a common computer vision algorithm, but on different regions of an image. In at least one embodiment, vector processors included in a particular PVA may simultaneously execute different computer vision algorithms, on one image, or even execute different algorithms on sequential images or portions of an image. In at least  one embodiment, among other things, any number of PVAs may be included in hardware acceleration cluster and any number of vector processors may be included in each PVA. In at least one embodiment, PVA may include additional error correcting code ( “ECC” ) memory, to enhance overall system safety.

[0237] In at least one embodiment, accelerator (s) 1214 may include a computer vision network on-chip and static random-access memory ( “SRAM” ) , for providing a high-bandwidth, low latency SRAM for accelerator (s) 1214. In at least one embodiment, on-chip memory may include at least 4 MB SRAM, comprising, for example and without limitation, eight field-configurable memory blocks, that may be accessible by both a PVA and a DLA. In at least one embodiment, each pair of memory blocks may include an advanced peripheral bus ( “APB” ) interface, configuration circuitry, a controller, and a multiplexer. In at least one embodiment, any type of memory may be used. In at least one embodiment, a PVA and a DLA may access memory via a backbone that provides a PVA and a DLA with high-speed access to memory. In at least one embodiment, a backbone may include a computer vision network on-chip that interconnects a PVA and a DLA to memory (e.g., using APB) .

[0238] In at least one embodiment, a computer vision network on-chip may include an interface that determines, before transmission of any control signal / address / data, that both a PVA and a DLA provide ready and valid signals. In at least one embodiment, an interface may provide for separate phases and separate channels for transmitting control signals / addresses / data, as well as burst-type communications for continuous data transfer. In at least one embodiment, an interface may comply with International Organization for Standardization ( “ISO” ) 26262 or International Electrotechnical Commission ( “IEC” ) 61508 standards, although other standards and protocols may be used.

[0239] In at least one embodiment, one or more of SoC (s) 1204 may include a real-time ray-tracing hardware accelerator. In at least one embodiment, real-time ray-tracing hardware accelerator may be used to quickly and efficiently determine positions and extents of objects (e.g., within a world model) , to generate real-time visualization simulations, for RADAR signal interpretation, for sound propagation synthesis and / or analysis, for simulation of SONAR systems, for general wave propagation simulation, for comparison to LIDAR data for purposes of localization and / or other functions, and / or for other uses.

[0240] In at least one embodiment, accelerator (s) 1214 can have a wide array of uses for autonomous driving. In at least one embodiment, a PVA may be used for key processing stages in ADAS and autonomous vehicles. In at least one embodiment, a PVA’s capabilities are a good match for algorithmic domains needing predictable processing, at low power and low latency. In other words, a PVA performs well on semi-dense or dense regular computation, even on small data sets, which might require predictable run-times with low latency and low power. In at least one embodiment, such as in vehicle 1200, PVAs might be designed to run classic computer vision algorithms, as they can be efficient at object detection and operating on integer math.

[0241] For example, according to at least one embodiment of technology, a PVA is used to perform computer stereo vision. In at least one embodiment, a semi-global matching-based algorithm may be used in some examples, although this is not intended to be limiting. In at least one embodiment, applications for Level 3-5 autonomous driving use motion estimation / stereo matching on-the-fly (e.g., structure from motion, pedestrian recognition, lane detection, etc. ) . In at least one embodiment, a PVA may perform computer stereo vision functions on inputs from two monocular cameras.

[0242] In at least one embodiment, a PVA may be used to perform dense optical flow. For example, in at least one embodiment, a PVA could process raw RADAR data (e.g., using a 4D Fast Fourier Transform) to provide processed RADAR data. In at least one embodiment, a PVA is used for time of flight depth processing, by processing raw time of flight data to provide processed time of flight data, for example.

[0243] In at least one embodiment, a DLA may be used to run any type of network to enhance control and driving safety, including for example and without limitation, a neural network that outputs a measure of confidence for each object detection. In at least one embodiment, confidence may be represented or interpreted as a probability, or as providing a relative “weight” of each detection compared to other detections. In at least one embodiment, a confidence measure enables a system to make further decisions regarding which detections should be considered as true positive detections rather than false positive detections. In at least one embodiment, a system may set a threshold value for confidence and consider only detections exceeding threshold value as true positive detections. In an embodiment in which an automatic emergency braking ( “AEB” ) system is used, false positive detections would cause vehicle to  automatically perform emergency braking, which is obviously undesirable. In at least one embodiment, highly confident detections may be considered as triggers for AEB. In at least one embodiment, a DLA may run a neural network for regressing confidence value. In at least one embodiment, neural network may take as its input at least some subset of parameters, such as bounding box dimensions, ground plane estimate obtained (e.g., from another subsystem) , output from IMU sensor (s) 1266 that correlates with vehicle 1200 orientation, distance, 3D location estimates of object obtained from neural network and / or other sensors (e.g., LIDAR sensor (s) 1264 or RADAR sensor (s) 1260) , among others.

[0244] In at least one embodiment, one or more of SoC (s) 1204 may include data store (s) 1216 (e.g., memory) . In at least one embodiment, data store (s) 1216 may be on-chip memory of SoC (s) 1204, which may store neural networks to be executed on GPU (s) 1208 and / or a DLA. In at least one embodiment, data store (s) 1216 may be large enough in capacity to store multiple instances of neural networks for redundancy and safety. In at least one embodiment, data store (s) 1216 may comprise L2 or L3 cache (s) .

[0245] In at least one embodiment, one or more of SoC (s) 1204 may include any number of processor (s) 1210 (e.g., embedded processors) . In at least one embodiment, processor (s) 1210 may include a boot and power management processor that may be a dedicated processor and subsystem to handle boot power and management functions and related security enforcement. In at least one embodiment, a boot and power management processor may be a part of a boot sequence of SoC (s) 1204 and may provide runtime power management services. In at least one embodiment, a boot power and management processor may provide clock and voltage programming, assistance in system low power state transitions, management of SoC (s) 1204 thermals and temperature sensors, and / or management of SoC (s) 1204 power states. In at least one embodiment, each temperature sensor may be implemented as a ring-oscillator whose output frequency is proportional to temperature, and SoC (s) 1204 may use ring-oscillators to detect temperatures of CPU (s) 1206, GPU (s) 1208, and / or accelerator (s) 1214. In at least one embodiment, if temperatures are determined to exceed a threshold, then a boot and power management processor may enter a temperature fault routine and put SoC (s) 1204 into a lower power state and / or put vehicle 1200 into a chauffeur to safe stop mode (e.g., bring vehicle 1200 to a safe stop) .

[0246] In at least one embodiment, processor (s) 1210 may further include a set of embedded processors that may serve as an audio processing engine which may be an audio subsystem that enables full hardware support for multi-channel audio over multiple interfaces, and a broad and flexible range of audio I / O interfaces. In at least one embodiment, an audio processing engine is a dedicated processor core with a digital signal processor with dedicated RAM.

[0247] In at least one embodiment, processor (s) 1210 may further include an always-on processor engine that may provide necessary hardware features to support low power sensor management and wake use cases. In at least one embodiment, an always-on processor engine may include, without limitation, a processor core, a tightly coupled RAM, supporting peripherals (e.g., timers and interrupt controllers) , various I / O controller peripherals, and routing logic.

[0248] In at least one embodiment, processor (s) 1210 may further include a safety cluster engine that includes, without limitation, a dedicated processor subsystem to handle safety management for automotive applications. In at least one embodiment, a safety cluster engine may include, without limitation, two or more processor cores, a tightly coupled RAM, support peripherals (e.g., timers, an interrupt controller, etc. ) , and / or routing logic. In a safety mode, two or more cores may operate, in at least one embodiment, in a lockstep mode and function as a single core with comparison logic to detect any differences between their operations. In at least one embodiment, processor (s) 1210 may further include a real-time camera engine that may include, without limitation, a dedicated processor subsystem for handling real-time camera management. In at least one embodiment, processor (s) 1210 may further include a high-dynamic range signal processor that may include, without limitation, an image signal processor that is a hardware engine that is part of a camera processing pipeline.

[0249] In at least one embodiment, processor (s) 1210 may include a video image compositor that may be a processing block (e.g., implemented on a microprocessor) that implements video post-processing functions needed by a video playback application to produce a final image for a player window. In at least one embodiment, a video image compositor may perform lens distortion correction on wide-view camera (s) 1270, surround camera (s) 1274, and / or on in-cabin monitoring camera sensor (s) . In at least one embodiment, in-cabin monitoring camera sensor (s) are preferably monitored by a neural network running on another instance of SoC 1204, configured to identify in cabin events and respond accordingly. In at least one embodiment, an  in-cabin system may perform, without limitation, lip reading to activate cellular service and place a phone call, dictate emails, change a vehicle’s destination, activate or change a vehicle’s infotainment system and settings, or provide voice-activated web surfing. In at least one embodiment, certain functions are available to a driver when a vehicle is operating in an autonomous mode and are disabled otherwise.

[0250] In at least one embodiment, a video image compositor may include enhanced temporal noise reduction for both spatial and temporal noise reduction. For example, in at least one embodiment, where motion occurs in a video, noise reduction weights spatial information appropriately, decreasing weights of information provided by adjacent frames. In at least one embodiment, where an image or portion of an image does not include motion, temporal noise reduction performed by video image compositor may use information from a previous image to reduce noise in a current image.

[0251] In at least one embodiment, a video image compositor may also be configured to perform stereo rectification on input stereo lens frames. In at least one embodiment, a video image compositor may further be used for user interface composition when an operating system desktop is in use, and GPU (s) 1208 are not required to continuously render new surfaces. In at least one embodiment, when GPU (s) 1208 are powered on and active doing 3D rendering, a video image compositor may be used to offload GPU (s) 1208 to improve performance and responsiveness.

[0252] In at least one embodiment, one or more SoC of SoC (s) 1204 may further include a mobile industry processor interface ( “MIPI” ) camera serial interface for receiving video and input from cameras, a high-speed interface, and / or a video input block that may be used for a camera and related pixel input functions. In at least one embodiment, one or more of SoC (s) 1204 may further include an input / output controller (s) that may be controlled by software and may be used for receiving I / O signals that are uncommitted to a specific role.

[0253] In at least one embodiment, one or more SoC of SoC (s) 1204 may further include a broad range of peripheral interfaces to enable communication with peripherals, audio encoders / decoders ( “codecs” ) , power management, and / or other devices. In at least one embodiment, SoC (s) 1204 may be used to process data from cameras (e.g., connected over Gigabit Multimedia Serial Link and Ethernet channels) , sensors (e.g., LIDAR sensor (s) 1264,  RADAR sensor (s) 1260, etc. that may be connected over Ethernet channels) , data from bus 1202 (e.g., speed of vehicle 1200, steering wheel position, etc. ) , data from GNSS sensor (s) 1258 (e.g., connected over a Ethernet bus or a CAN bus) , etc. In at least one embodiment, one or more SoC of SoC (s) 1204 may further include dedicated high-performance mass storage controllers that may include their own DMA engines, and that may be used to free CPU (s) 1206 from routine data management tasks.

[0254] In at least one embodiment, SoC (s) 1204 may be an end-to-end platform with a flexible architecture that spans automation Levels 3-5, thereby providing a comprehensive functional safety architecture that leverages and makes efficient use of computer vision and ADAS techniques for diversity and redundancy, and provides a platform for a flexible, reliable driving software stack, along with deep learning tools. In at least one embodiment, SoC (s) 1204 may be faster, more reliable, and even more energy-efficient and space-efficient than conventional systems. For example, in at least one embodiment, accelerator (s) 1214, when combined with CPU (s) 1206, GPU (s) 1208, and data store (s) 1216, may provide for a fast, efficient platform for Level 3-5 autonomous vehicles.

[0255] In at least one embodiment, computer vision algorithms may be executed on CPUs, which may be configured using a high-level programming language, such as C, to execute a wide variety of processing algorithms across a wide variety of visual data. However, in at least one embodiment, CPUs are oftentimes unable to meet performance requirements of many computer vision applications, such as those related to execution time and power consumption, for example. In at least one embodiment, many CPUs are unable to execute complex object detection algorithms in real-time, which is used in in-vehicle ADAS applications and in practical Level 3-5 autonomous vehicles.

[0256] Embodiments described herein allow for multiple neural networks to be performed simultaneously and / or sequentially, and for results to be combined together to enable Level 3-5 autonomous driving functionality. For example, in at least one embodiment, a CNN executing on a DLA or a discrete GPU (e.g., GPU (s) 1220) may include text and word recognition, allowing reading and understanding of traffic signs, including signs for which a neural network has not been specifically trained. In at least one embodiment, a DLA may further include a  neural network that is able to identify, interpret, and provide semantic understanding of a sign, and to pass that semantic understanding to path planning modules running on a CPU Complex.

[0257] In at least one embodiment, multiple neural networks may be run simultaneously, as for Level 3, 4, or 5 driving. For example, in at least one embodiment, a warning sign stating “Caution: flashing lights indicate icy conditions, ” along with an electric light, may be independently or collectively interpreted by several neural networks. In at least one embodiment, such warning sign itself may be identified as a traffic sign by a first deployed neural network (e.g., a neural network that has been trained) , text “flashing lights indicate icy conditions” may be interpreted by a second deployed neural network, which informs a vehicle’s path planning software (preferably executing on a CPU Complex) that when flashing lights are detected, icy conditions exist. In at least one embodiment, a flashing light may be identified by operating a third deployed neural network over multiple frames, informing a vehicle’s path-planning software of a presence (or an absence) of flashing lights. In at least one embodiment, all three neural networks may run simultaneously, such as within a DLA and / or on GPU (s) 1208.

[0258] In at least one embodiment, a CNN for facial recognition and vehicle owner identification may use data from camera sensors to identify presence of an authorized driver and / or owner of vehicle 1200. In at least one embodiment, an always-on sensor processing engine may be used to unlock a vehicle when an owner approaches a driver door and turns on lights, and, in a security mode, to disable such vehicle when an owner leaves such vehicle. In this way, SoC (s) 1204 provide for security against theft and / or carjacking.

[0259] In at least one embodiment, a CNN for emergency vehicle detection and identification may use data from microphones 1296 to detect and identify emergency vehicle sirens. In at least one embodiment, SoC (s) 1204 use a CNN for classifying environmental and urban sounds, as well as classifying visual data. In at least one embodiment, a CNN running on a DLA is trained to identify a relative closing speed of an emergency vehicle (e.g., by using a Doppler effect) . In at least one embodiment, a CNN may also be trained to identify emergency vehicles specific to a local area in which a vehicle is operating, as identified by GNSS sensor (s) 1258. In at least one embodiment, when operating in Europe, a CNN will seek to detect European sirens, and when in North America, a CNN will seek to identify only North American sirens. In at least one embodiment, once an emergency vehicle is detected, a control program may be used to execute  an emergency vehicle safety routine, slowing a vehicle, pulling over to a side of a road, parking a vehicle, and / or idling a vehicle, with assistance of ultrasonic sensor (s) 1262, until emergency vehicles pass.

[0260] In at least one embodiment, vehicle 1200 may include CPU (s) 1218 (e.g., discrete CPU (s) , or dCPU (s) ) , that may be coupled to SoC (s) 1204 via a high-speed interconnect (e.g., PCIe) . In at least one embodiment, CPU (s) 1218 may include an X86 processor, for example. CPU (s) 1218 may be used to perform any of a variety of functions, including arbitrating potentially inconsistent results between ADAS sensors and SoC (s) 1204, and / or monitoring status and health of controller (s) 1236 and / or an infotainment system on a chip ( “infotainment SoC” ) 1230, for example. In at least one embodiment, SoC (s) 1204 includes one or more interconnects, and an interconnect can include a peripheral component interconnect express (PCIe) .

[0261] In at least one embodiment, vehicle 1200 may include GPU (s) 1220 (e.g., discrete GPU (s) , or dGPU (s) ) , that may be coupled to SoC (s) 1204 via a high-speed interconnect (e.g., NVIDIA’s NVLINK channel) . In at least one embodiment, GPU (s) 1220 may provide additional artificial intelligence functionality, such as by executing redundant and / or different neural networks, and may be used to train and / or update neural networks based at least in part on input (e.g., sensor data) from sensors of a vehicle 1200.

[0262] In at least one embodiment, vehicle 1200 may further include network interface 1224 which may include, without limitation, wireless antenna (s) 1226 (e.g., one or more wireless antennas for different communication protocols, such as a cellular antenna, a Bluetooth antenna, etc. ) . In at least one embodiment, network interface 1224 may be used to enable wireless connectivity to Internet cloud services (e.g., with server (s) and / or other network devices) , with other vehicles, and / or with computing devices (e.g., client devices of passengers) . In at least one embodiment, to communicate with other vehicles, a direct link may be established between vehicle 1200 and another vehicle and / or an indirect link may be established (e.g., across networks and over the Internet) . In at least one embodiment, direct links may be provided using a vehicle-to-vehicle communication link. In at least one embodiment, a vehicle-to-vehicle communication link may provide vehicle 1200 information about vehicles in proximity to vehicle 1200 (e.g., vehicles in front of, on a side of, and / or behind vehicle 1200) . In at least one  embodiment, such aforementioned functionality may be part of a cooperative adaptive cruise control functionality of vehicle 1200.

[0263] In at least one embodiment, network interface 1224 may include an SoC that provides modulation and demodulation functionality and enables controller (s) 1236 to communicate over wireless networks. In at least one embodiment, network interface 1224 may include a radio frequency front-end for up-conversion from baseband to radio frequency, and down conversion from radio frequency to baseband. In at least one embodiment, frequency conversions may be performed in any technically feasible fashion. For example, frequency conversions could be performed through well-known processes, and / or using super-heterodyne processes. In at least one embodiment, radio frequency front end functionality may be provided by a separate chip. In at least one embodiment, network interfaces may include wireless functionality for communicating over LTE, WCDMA, UMTS, GSM, CDMA2000, Bluetooth, Bluetooth LE, Wi-Fi, Z-Wave, ZigBee, LoRaWAN, and / or other wireless protocols.

[0264] In at least one embodiment, vehicle 1200 may further include data store (s) 1228 which may include, without limitation, off-chip (e.g., off SoC (s) 1204) storage. In at least one embodiment, data store (s) 1228 may include, without limitation, one or more storage elements including RAM, SRAM, dynamic random-access memory ( “DRAM” ) , video random-access memory ( “VRAM” ) , flash memory, hard disks, and / or other components and / or devices that may store at least one bit of data.

[0265] In at least one embodiment, vehicle 1200 may further include GNSS sensor (s) 1258 (e.g., GPS and / or assisted GPS sensors) , to assist in mapping, perception, occupancy grid generation, and / or path planning functions. In at least one embodiment, any number of GNSS sensor (s) 1258 may be used, including, for example and without limitation, a GPS using a USB connector with an Ethernet-to-Serial (e.g., RS-232) bridge.

[0266] In at least one embodiment, vehicle 1200 may further include RADAR sensor (s) 1260. In at least one embodiment, RADAR sensor (s) 1260 may be used by vehicle 1200 for long-range vehicle detection, even in darkness and / or severe weather conditions. In at least one embodiment, RADAR functional safety levels may be ASIL B. In at least one embodiment, RADAR sensor (s) 1260 may use a CAN bus and / or bus 1202 (e.g., to transmit data generated by RADAR sensor (s) 1260) for control and to access object tracking data, with access to Ethernet channels to access  raw data in some examples. In at least one embodiment, a wide variety of RADAR sensor types may be used. For example, and without limitation, RADAR sensor (s) 1260 may be suitable for front, rear, and side RADAR use. In at least one embodiment, one or more sensor of RADAR sensors (s) 1260 is a Pulse Doppler RADAR sensor.

[0267] In at least one embodiment, RADAR sensor (s) 1260 may include different configurations, such as long-range with narrow field of view, short-range with wide field of view, short-range side coverage, etc. In at least one embodiment, long-range RADAR may be used for adaptive cruise control functionality. In at least one embodiment, long-range RADAR systems may provide a broad field of view realized by two or more independent scans, such as within a 250 m (meter) range. In at least one embodiment, RADAR sensor (s) 1260 may help in distinguishing between static and moving objects, and may be used by ADAS system 1238 for emergency brake assist and forward collision warning. In at least one embodiment, sensors 1260 (s) included in a long-range RADAR system may include, without limitation, monostatic multimodal RADAR with multiple (e.g., six or more) fixed RADAR antennae and a high-speed CAN and FlexRay interface. In at least one embodiment, with six antennae, a central four antennae may create a focused beam pattern, designed to record vehicle’s 1200 surroundings at higher speeds with minimal interference from traffic in adjacent lanes. In at least one embodiment, another two antennae may expand field of view, making it possible to quickly detect vehicles entering or leaving a lane of vehicle 1200.

[0268] In at least one embodiment, mid-range RADAR systems may include, as an example, a range of up to 160 m (front) or 80 m (rear) , and a field of view of up to 42 degrees (front) or 150 degrees (rear) . In at least one embodiment, short-range RADAR systems may include, without limitation, any number of RADAR sensor (s) 1260 designed to be installed at both ends of a rear bumper. When installed at both ends of a rear bumper, in at least one embodiment, a RADAR sensor system may create two beams that constantly monitor blind spots in a rear direction and next to a vehicle. In at least one embodiment, short-range RADAR systems may be used in ADAS system 1238 for blind spot detection and / or lane change assist.

[0269] In at least one embodiment, vehicle 1200 may further include ultrasonic sensor (s) 1262. In at least one embodiment, ultrasonic sensor (s) 1262, which may be positioned at a front, a back, and / or side location of vehicle 1200, may be used for parking assist and / or to create and update  an occupancy grid. In at least one embodiment, a wide variety of ultrasonic sensor (s) 1262 may be used, and different ultrasonic sensor (s) 1262 may be used for different ranges of detection (e.g., 2.5 m, 4 m) . In at least one embodiment, ultrasonic sensor (s) 1262 may operate at functional safety levels of ASIL B.

[0270] In at least one embodiment, vehicle 1200 may include LIDAR sensor (s) 1264. In at least one embodiment, LIDAR sensor (s) 1264 may be used for object and pedestrian detection, emergency braking, collision avoidance, and / or other functions. In at least one embodiment, LIDAR sensor (s) 1264 may operate at functional safety level ASIL B. In at least one embodiment, vehicle 1200 may include multiple LIDAR sensors 1264 (e.g., two, four, six, etc. ) that may use an Ethernet channel (e.g., to provide data to a Gigabit Ethernet switch) .

[0271] In at least one embodiment, LIDAR sensor (s) 1264 may be capable of providing a list of objects and their distances for a 360-degree field of view. In at least one embodiment, commercially available LIDAR sensor (s) 1264 may have an advertised range of approximately 100 m, with an accuracy of 2 cm to 3 cm, and with support for a 100 Mbps Ethernet connection, for example. In at least one embodiment, one or more non-protruding LIDAR sensors may be used. In such an embodiment, LIDAR sensor (s) 1264 may include a small device that may be embedded into a front, a rear, a side, and / or a corner location of vehicle 1200. In at least one embodiment, LIDAR sensor (s) 1264, in such an embodiment, may provide up to a 120-degree horizontal and 35-degree vertical field-of-view, with a 200 m range even for low-reflectivity objects. In at least one embodiment, front-mounted LIDAR sensor (s) 1264 may be configured for a horizontal field of view between 45 degrees and 135 degrees.

[0272] In at least one embodiment, LIDAR technologies, such as 3D flash LIDAR, may also be used. In at least one embodiment, 3D flash LIDAR uses a flash of a laser as a transmission source, to illuminate surroundings of vehicle 1200 up to approximately 200 m. In at least one embodiment, a flash LIDAR unit includes, without limitation, a receptor, which records laser pulse transit time and reflected light on each pixel, which in turn corresponds to a range from vehicle 1200 to objects. In at least one embodiment, flash LIDAR may allow for highly accurate and distortion-free images of surroundings to be generated with every laser flash. In at least one embodiment, four flash LIDAR sensors may be deployed, one at each side of vehicle 1200. In at least one embodiment, 3D flash LIDAR systems include, without limitation, a solid-state 3D  staring array LIDAR camera with no moving parts other than a fan (e.g., a non-scanning LIDAR device) . In at least one embodiment, flash LIDAR device may use a 5 nanosecond class I (eye-safe) laser pulse per frame and may capture reflected laser light as a 3D range point cloud and co-registered intensity data.

[0273] In at least one embodiment, vehicle 1200 may further include IMU sensor (s) 1266. In at least one embodiment, IMU sensor (s) 1266 may be located at a center of a rear axle of vehicle 1200. In at least one embodiment, IMU sensor (s) 1266 may include, for example and without limitation, accelerometer (s) , magnetometer (s) , gyroscope (s) , a magnetic compass, magnetic compasses, and / or other sensor types. In at least one embodiment, such as in six-axis applications, IMU sensor (s) 1266 may include, without limitation, accelerometers and gyroscopes. In at least one embodiment, such as in nine-axis applications, IMU sensor (s) 1266 may include, without limitation, accelerometers, gyroscopes, and magnetometers.

[0274] In at least one embodiment, IMU sensor (s) 1266 may be implemented as a miniature, high performance GPS-Aided Inertial Navigation System ( “GPS / INS” ) that combines micro-electro-mechanical systems ( “MEMS” ) inertial sensors, a high-sensitivity GPS receiver, and advanced Kalman filtering algorithms to provide estimates of position, velocity, and attitude. In at least one embodiment, IMU sensor (s) 1266 may enable vehicle 1200 to estimate its heading without requiring input from a magnetic sensor by directly observing and correlating changes in velocity from a GPS to IMU sensor (s) 1266. In at least one embodiment, IMU sensor (s) 1266 and GNSS sensor (s) 1258 may be combined in a single integrated unit.

[0275] In at least one embodiment, vehicle 1200 may include microphone (s) 1296 placed in and / or around vehicle 1200. In at least one embodiment, microphone (s) 1296 may be used for emergency vehicle detection and identification, among other things.

[0276] In at least one embodiment, vehicle 1200 may further include any number of camera types, including stereo camera (s) 1268, wide-view camera (s) 1270, infrared camera (s) 1272, surround camera (s) 1274, long-range camera (s) 1298, mid-range camera (s) 1276, and / or other camera types. In at least one embodiment, cameras may be used to capture image data around an entire periphery of vehicle 1200. In at least one embodiment, which types of cameras used depends on vehicle 1200. In at least one embodiment, any combination of camera types may be used to provide necessary coverage around vehicle 1200. In at least one embodiment, a number  of cameras deployed may differ depending on embodiment. For example, in at least one embodiment, vehicle 1200 could include six cameras, seven cameras, ten cameras, twelve cameras, or another number of cameras. In at least one embodiment, cameras may support, as an example and without limitation, Gigabit Multimedia Serial Link ( “GMSL” ) and / or Gigabit Ethernet communications. In at least one embodiment, each camera might be as described with more detail previously herein with respect to FIG. 12A and FIG. 12B.

[0277] In at least one embodiment, vehicle 1200 may further include vibration sensor (s) 1242. In at least one embodiment, vibration sensor (s) 1242 may measure vibrations of components of vehicle 1200, such as axle (s) . For example, in at least one embodiment, changes in vibrations may indicate a change in road surfaces. In at least one embodiment, when two or more vibration sensors 1242 are used, differences between vibrations may be used to determine friction or slippage of road surface (e.g., when a difference in vibration is between a power-driven axle and a freely rotating axle) .

[0278] In at least one embodiment, vehicle 1200 may include ADAS system 1238. In at least one embodiment, ADAS system 1238 may include, without limitation, an SoC, in some examples. In at least one embodiment, ADAS system 1238 may include, without limitation, any number and combination of an autonomous / adaptive / automatic cruise control ( “ACC” ) system, a cooperative adaptive cruise control ( “CACC” ) system, a forward crash warning ( “FCW” ) system, an automatic emergency braking ( “AEB” ) system, a lane departure warning ( “LDW” ) system, a lane keep assist ( “LKA” ) system, a blind spot warning ( “BSW” ) system, a rear cross-traffic warning ( “RCTW” ) system, a collision warning ( “CW” ) system, a lane centering ( “LC” ) system, and / or other systems, features, and / or functionality.

[0279] In at least one embodiment, ACC system may use RADAR sensor (s) 1260, LIDAR sensor (s) 1264, and / or any number of camera (s) . In at least one embodiment, ACC system may include a longitudinal ACC system and / or a lateral ACC system. In at least one embodiment, a longitudinal ACC system monitors and controls distance to another vehicle immediately ahead of vehicle 1200 and automatically adjusts speed of vehicle 1200 to maintain a safe distance from vehicles ahead. In at least one embodiment, a lateral ACC system performs distance keeping, and advises vehicle 1200 to change lanes when necessary. In at least one embodiment, a lateral ACC is related to other ADAS applications, such as LC and CW.

[0280] In at least one embodiment, a CACC system uses information from other vehicles that may be received via network interface 1224 and / or wireless antenna (s) 1226 from other vehicles via a wireless link, or indirectly, over a network connection (e.g., over the Internet) . In at least one embodiment, direct links may be provided by a vehicle-to-vehicle ( “V2V” ) communication link, while indirect links may be provided by an infrastructure-to-vehicle ( “I2V” ) communication link. In general, V2V communication provides information about immediately preceding vehicles (e.g., vehicles immediately ahead of and in same lane as vehicle 1200) , while I2V communication provides information about traffic further ahead. In at least one embodiment, a CACC system may include either or both I2V and V2V information sources. In at least one embodiment, given information of vehicles ahead of vehicle 1200, a CACC system may be more reliable and it has potential to improve traffic flow smoothness and reduce congestion on road.

[0281] In at least one embodiment, an FCW system is designed to alert a driver to a hazard, so that such driver may take corrective action. In at least one embodiment, an FCW system uses a front-facing camera and / or RADAR sensor (s) 1260, coupled to a dedicated processor, DSP, FPGA, and / or ASIC, that is electrically coupled to provide driver feedback, such as a display, speaker, and / or vibrating component. In at least one embodiment, an FCW system may provide a warning, such as in form of a sound, visual warning, vibration and / or a quick brake pulse.

[0282] In at least one embodiment, an AEB system detects an impending forward collision with another vehicle or other object, and may automatically apply brakes if a driver does not take corrective action within a specified time or distance parameter. In at least one embodiment, AEB system may use front-facing camera (s) and / or RADAR sensor (s) 1260, coupled to a dedicated processor, DSP, FPGA, and / or ASIC. In at least one embodiment, when an AEB system detects a hazard, it will typically first alert a driver to take corrective action to avoid collision and, if that driver does not take corrective action, that AEB system may automatically apply brakes in an effort to prevent, or at least mitigate, an impact of a predicted collision. In at least one embodiment, an AEB system may include techniques such as dynamic brake support and / or crash imminent braking.

[0283] In at least one embodiment, an LDW system provides visual, audible, and / or tactile warnings, such as steering wheel or seat vibrations, to alert driver when vehicle 1200 crosses lane markings. In at least one embodiment, an LDW system does not activate when a driver  indicates an intentional lane departure, such as by activating a turn signal. In at least one embodiment, an LDW system may use front-side facing cameras, coupled to a dedicated processor, DSP, FPGA, and / or ASIC, that is electrically coupled to provide driver feedback, such as a display, speaker, and / or vibrating component. In at least one embodiment, an LKA system is a variation of an LDW system. In at least one embodiment, an LKA system provides steering input or braking to correct vehicle 1200 if vehicle 1200 starts to exit its lane.

[0284] In at least one embodiment, a BSW system detects and warns a driver of vehicles in an automobile’s blind spot. In at least one embodiment, a BSW system may provide a visual, audible, and / or tactile alert to indicate that merging or changing lanes is unsafe. In at least one embodiment, a BSW system may provide an additional warning when a driver uses a turn signal. In at least one embodiment, a BSW system may use rear-side facing camera (s) and / or RADAR sensor (s) 1260, coupled to a dedicated processor, DSP, FPGA, and / or ASIC, that is electrically coupled to driver feedback, such as a display, speaker, and / or vibrating component.

[0285] In at least one embodiment, an RCTW system may provide visual, audible, and / or tactile notification when an object is detected outside a rear-camera range when vehicle 1200 is backing up. In at least one embodiment, an RCTW system includes an AEB system to ensure that vehicle brakes are applied to avoid a crash. In at least one embodiment, an RCTW system may use one or more rear-facing RADAR sensor (s) 1260, coupled to a dedicated processor, DSP, FPGA, and / or ASIC, that is electrically coupled to provide driver feedback, such as a display, speaker, and / or vibrating component.

[0286] In at least one embodiment, conventional ADAS systems may be prone to false positive results which may be annoying and distracting to a driver, but typically are not catastrophic, because conventional ADAS systems alert a driver and allow that driver to decide whether a safety condition truly exists and act accordingly. In at least one embodiment, vehicle 1200 itself decides, in case of conflicting results, whether to heed result from a primary computer or a secondary computer (e.g., a first controller or a second controller of controllers 1236) . For example, in at least one embodiment, ADAS system 1238 may be a backup and / or secondary computer for providing perception information to a backup computer rationality module. In at least one embodiment, a backup computer rationality monitor may run redundant diverse software on hardware components to detect faults in perception and dynamic driving tasks. In at  least one embodiment, outputs from ADAS system 1238 may be provided to a supervisory MCU. In at least one embodiment, if outputs from a primary computer and outputs from a secondary computer conflict, a supervisory MCU determines how to reconcile conflict to ensure safe operation.

[0287] In at least one embodiment, a primary computer may be configured to provide a supervisory MCU with a confidence score, indicating that primary computer’s confidence in a chosen result. In at least one embodiment, if that confidence score exceeds a threshold, that supervisory MCU may follow that primary computer’s direction, regardless of whether that secondary computer provides a conflicting or inconsistent result. In at least one embodiment, where a confidence score does not meet a threshold, and where primary and secondary computers indicate different results (e.g., a conflict) , a supervisory MCU may arbitrate between computers to determine an appropriate outcome.

[0288] In at least one embodiment, a supervisory MCU may be configured to run a neural network (s) that is trained and configured to determine, based at least in part on outputs from a primary computer and outputs from a secondary computer, conditions under which that secondary computer provides false alarms. In at least one embodiment, neural network (s) in a supervisory MCU may learn when a secondary computer’s output may be trusted, and when it cannot. For example, in at least one embodiment, when that secondary computer is a RADAR-based FCW system, a neural network (s) in that supervisory MCU may learn when an FCW system is identifying metallic objects that are not, in fact, hazards, such as a drainage grate or manhole cover that triggers an alarm. In at least one embodiment, when a secondary computer is a camera-based LDW system, a neural network in a supervisory MCU may learn to override LDW when bicyclists or pedestrians are present and a lane departure is, in fact, a safest maneuver. In at least one embodiment, a supervisory MCU may include at least one of a DLA or a GPU suitable for running neural network (s) with associated memory. In at least one embodiment, a supervisory MCU may comprise and / or be included as a component of SoC (s) 1204.

[0289] In at least one embodiment, ADAS system 1238 may include a secondary computer that performs ADAS functionality using traditional rules of computer vision. In at least one embodiment, that secondary computer may use classic computer vision rules (if-then) , and  presence of a neural network (s) in a supervisory MCU may improve reliability, safety and performance. For example, in at least one embodiment, diverse implementation and intentional non-identity makes an overall system more fault-tolerant, especially to faults caused by software (or software-hardware interface) functionality. For example, in at least one embodiment, if there is a software bug or error in software running on a primary computer, and non-identical software code running on a secondary computer provides a consistent overall result, then a supervisory MCU may have greater confidence that an overall result is correct, and a bug in software or hardware on that primary computer is not causing a material error.

[0290] In at least one embodiment, an output of ADAS system 1238 may be fed into a primary computer’s perception block and / or a primary computer’s dynamic driving task block. For example, in at least one embodiment, if ADAS system 1238 indicates a forward crash warning due to an object immediately ahead, a perception block may use this information when identifying objects. In at least one embodiment, a secondary computer may have its own neural network that is trained and thus reduces a risk of false positives, as described herein.

[0291] In at least one embodiment, vehicle 1200 may further include infotainment SoC 1230 (e.g., an in-vehicle infotainment system (IVI) ) . Although illustrated and described as an SoC, infotainment system SoC 1230, in at least one embodiment, may not be an SoC, and may include, without limitation, two or more discrete components. In at least one embodiment, infotainment SoC 1230 may include, without limitation, a combination of hardware and software that may be used to provide audio (e.g., music, a personal digital assistant, navigational instructions, news, radio, etc. ) , video (e.g., TV, movies, streaming, etc. ) , phone (e.g., hands-free calling) , network connectivity (e.g., LTE, WiFi, etc. ) , and / or information services (e.g., navigation systems, rear-parking assistance, a radio data system, vehicle related information such as fuel level, total distance covered, brake fuel level, oil level, door open / close, air filter information, etc. ) to vehicle 1200. For example, infotainment SoC 1230 could include radios, disk players, navigation systems, video players, USB and Bluetooth connectivity, carputers, in-car entertainment, WiFi, steering wheel audio controls, hands free voice control, a heads-up display ( “HUD” ) , HMI display 1234, a telematics device, a control panel (e.g., for controlling and / or interacting with various components, features, and / or systems) , and / or other components. In at least one embodiment, infotainment SoC 1230 may further be used to provide information (e.g.,  visual and / or audible) to user (s) of vehicle 1200, such as information from ADAS system 1238, autonomous driving information such as planned vehicle maneuvers, trajectories, surrounding environment information (e.g., intersection information, vehicle information, road information, etc. ) , and / or other information.

[0292] In at least one embodiment, infotainment SoC 1230 may include any amount and type of GPU functionality. In at least one embodiment, infotainment SoC 1230 may communicate over bus 1202 with other devices, systems, and / or components of vehicle 1200. In at least one embodiment, infotainment SoC 1230 may be coupled to a supervisory MCU such that a GPU of an infotainment system may perform some self-driving functions in event that primary controller (s) 1236 (e.g., primary and / or backup computers of vehicle 1200) fail. In at least one embodiment, infotainment SoC 1230 may put vehicle 1200 into a chauffeur to safe stop mode, as described herein.

[0293] In at least one embodiment, vehicle 1200 may further include instrument cluster 1232 (e.g., a digital dash, an electronic instrument cluster, a digital instrument panel, etc. ) . In at least one embodiment, instrument cluster 1232 may include, without limitation, a controller and / or supercomputer (e.g., a discrete controller or supercomputer) . In at least one embodiment, instrument cluster 1232 may include, without limitation, any number and combination of a set of instrumentation such as a speedometer, fuel level, oil pressure, tachometer, odometer, turn indicators, gearshift position indicator, seat belt warning light (s) , parking-brake warning light (s) , engine-malfunction light (s) , supplemental restraint system (e.g., airbag) information, lighting controls, safety system controls, navigation information, etc. In some examples, information may be displayed and / or shared among infotainment SoC 1230 and instrument cluster 1232. In at least one embodiment, instrument cluster 1232 may be included as part of infotainment SoC 1230, or vice versa.

[0294] In at least one embodiment, at least one component shown or described with respect to FIG. 12C is used to implement techniques and / or functions described in connection with FIGS. 1A-8B. In at least one embodiment, data store (s) 1216 stores one or more efficiency lists used, at least in part, to select which neural network masks to remove from and / or insert into an efficient neural model for deployment on a specific GPU hardware platform as described in conjunction with FIGS. 4 and 6, and as otherwise described herein.

[0295] FIG. 12D is a diagram of a system for communication between cloud-based server (s) and autonomous vehicle 1200 of FIG. 12A, according to at least one embodiment. In at least one embodiment, system may include, without limitation, server (s) 1278, network (s) 1290, and any number and type of vehicles, including vehicle 1200. In at least one embodiment, server (s) 1278 may include, without limitation, a plurality of GPUs 1284 (A) -1284 (H) (collectively referred to herein as GPUs 1284) , PCIe switches 1282 (A) -1282 (D) (collectively referred to herein as PCIe switches 1282) , and / or CPUs 1280 (A) -1280 (B) (collectively referred to herein as CPUs 1280) . In at least one embodiment, GPUs 1284, CPUs 1280, and PCIe switches 1282 may be interconnected with high-speed interconnects such as, for example and without limitation, NVLink interfaces 1288 developed by NVIDIA and / or PCIe connections 1286. In at least one embodiment, GPUs 1284 are connected via an NVLink and / or NVSwitch SoC and GPUs 1284 and PCIe switches 1282 are connected via PCIe interconnects. Although eight GPUs 1284, two CPUs 1280, and four PCIe switches 1282 are illustrated, this is not intended to be limiting. In at least one embodiment, each of server (s) 1278 may include, without limitation, any number of GPUs 1284, CPUs 1280, and / or PCIe switches 1282, in any combination. For example, in at least one embodiment, server (s) 1278 could each include eight, sixteen, thirty-two, and / or more GPUs 1284.

[0296] In at least one embodiment, server (s) 1278 may receive, over network (s) 1290 and from vehicles, image data representative of images showing unexpected or changed road conditions, such as recently commenced road-work. In at least one embodiment, server (s) 1278 may transmit, over network (s) 1290 and to vehicles, neural networks 1292, updated or otherwise, and / or map information 1294, including, without limitation, information regarding traffic and road conditions. In at least one embodiment, updates to map information 1294 may include, without limitation, updates for HD map 1222, such as information regarding construction sites, potholes, detours, flooding, and / or other obstructions. In at least one embodiment, neural networks 1292, and / or map information 1294 may have resulted from new training and / or experiences represented in data received from any number of vehicles in an environment, and / or based at least in part on training performed at a data center (e.g., using server (s) 1278 and / or other servers) .

[0297] In at least one embodiment, server (s) 1278 may be used to train machine learning models (e.g., neural networks) based at least in part on training data. In at least one embodiment, training data may be generated by vehicles, and / or may be generated in a simulation (e.g., using a game engine) . In at least one embodiment, any amount of training data is tagged (e.g., where associated neural network benefits from supervised learning) and / or undergoes other pre-processing. In at least one embodiment, any amount of training data is not tagged and / or pre-processed (e.g., where associated neural network does not require supervised learning) . In at least one embodiment, once machine learning models are trained, machine learning models may be used by vehicles (e.g., transmitted to vehicles over network (s) 1290) , and / or machine learning models may be used by server (s) 1278 to remotely monitor vehicles.

[0298] In at least one embodiment, server (s) 1278 may receive data from vehicles and apply data to up-to-date real-time neural networks for real-time intelligent inferencing. In at least one embodiment, server (s) 1278 may include deep-learning supercomputers and / or dedicated AI computers powered by GPU (s) 1284, such as a DGX and DGX Station machines developed by NVIDIA. However, in at least one embodiment, server (s) 1278 may include deep learning infrastructure that uses CPU-powered data centers.

[0299] In at least one embodiment, deep-learning infrastructure of server (s) 1278 may be capable of fast, real-time inferencing, and may use that capability to evaluate and verify health of processors, software, and / or associated hardware in vehicle 1200. For example, in at least one embodiment, deep-learning infrastructure may receive periodic updates from vehicle 1200, such as a sequence of images and / or objects that vehicle 1200 has located in that sequence of images (e.g., via computer vision and / or other machine learning object classification techniques) . In at least one embodiment, deep-learning infrastructure may run its own neural network to identify objects and compare them with objects identified by vehicle 1200 and, if results do not match and deep-learning infrastructure concludes that AI in vehicle 1200 is malfunctioning, then server (s) 1278 may transmit a signal to vehicle 1200 instructing a fail-safe computer of vehicle 1200 to assume control, notify passengers, and complete a safe parking maneuver.

[0300] In at least one embodiment, server (s) 1278 may include GPU (s) 1284 and one or more programmable inference accelerators (e.g., NVIDIA’s TensorRT 3 devices) . In at least one embodiment, a combination of GPU-powered servers and inference acceleration may make real- time responsiveness possible. In at least one embodiment, such as where performance is less critical, servers powered by CPUs, FPGAs, and other processors may be used for inferencing. In at least one embodiment, hardware structure (s) 915 are used to perform one or more embodiments. Details regarding hardware structure (s) 915 are provided herein in conjunction with FIGS. 9A and / or 9B.

[0301] COMPUTER SYSTEMS

[0302] FIG. 13 is a block diagram illustrating an exemplary computer system, which may be a system with interconnected devices and components, a system-on-a-chip (SOC) or some combination thereof formed with a processor that may include execution units to execute an instruction, according to at least one embodiment. In at least one embodiment, a computer system 1300 may include, without limitation, a component, such as a processor 1302 to employ execution units including logic to perform algorithms for process data, in accordance with present disclosure, such as in embodiment described herein. In at least one embodiment, computer system 1300 may include processors, such as Processor family, XeonTM,  XScaleTM and / or StrongARMTM,  CoreTM, or NervanaTM microprocessors available from Intel Corporation of Santa Clara, California, although other systems (including PCs having other microprocessors, engineering workstations, set-top boxes and like) may also be used. In at least one embodiment, computer system 1300 may execute a version of WINDOWS operating system available from Microsoft Corporation of Redmond, Wash., although other operating systems (UNIX and Linux, for example) , embedded software, and / or graphical user interfaces, may also be used.

[0303] Embodiments may be used in other devices such as handheld devices and embedded applications. Some examples of handheld devices include cellular phones, Internet Protocol devices, digital cameras, personal digital assistants ( “PDAs” ) , and handheld PCs. In at least one embodiment, embedded applications may include a microcontroller, a digital signal processor ( “DSP” ) , system on a chip, network computers ( “NetPCs” ) , set-top boxes, network hubs, wide area network ( “WAN” ) switches, or any other system that may perform one or more instructions in accordance with at least one embodiment.

[0304] In at least one embodiment, computer system 1300 may include, without limitation, processor 1302 that may include, without limitation, one or more execution units 1308 to  perform machine learning model training and / or inferencing according to techniques described herein. In at least one embodiment, computer system 1300 is a single processor desktop or server system, but in another embodiment, computer system 1300 may be a multiprocessor system. In at least one embodiment, processor 1302 may include, without limitation, a complex instruction set computer ( “CISC” ) microprocessor, a reduced instruction set computing ( “RISC” ) microprocessor, a very long instruction word ( “VLIW” ) microprocessor, a processor implementing a combination of instruction sets, or any other processor device, such as a digital signal processor, for example. In at least one embodiment, processor 1302 may be coupled to a processor bus 1310 that may transmit data signals between processor 1302 and other components in computer system 1300.

[0305] In at least one embodiment, processor 1302 may include, without limitation, a Level 1 ( “L1” ) internal cache memory ( “cache” ) 1304. In at least one embodiment, processor 1302 may have a single internal cache or multiple levels of internal cache. In at least one embodiment, cache memory may reside external to processor 1302. Other embodiments may also include a combination of both internal and external caches depending on particular implementation and needs. In at least one embodiment, a register file 1306 may store different types of data in various registers including, without limitation, integer registers, floating point registers, status registers, and an instruction pointer register.

[0306] In at least one embodiment, execution unit 1308, including, without limitation, logic to perform integer and floating point operations, also resides in processor 1302. In at least one embodiment, processor 1302 may also include a microcode ( “ucode” ) read only memory ( “ROM” ) that stores microcode for certain macro instructions. In at least one embodiment, execution unit 1308 may include logic to handle a packed instruction set 1309. In at least one embodiment, by including packed instruction set 1309 in an instruction set of a general-purpose processor, along with associated circuitry to execute instructions, operations used by many multimedia applications may be performed using packed data in processor 1302. In at least one embodiment, many multimedia applications may be accelerated and executed more efficiently by using a full width of a processor’s data bus for performing operations on packed data, which may eliminate a need to transfer smaller units of data across that processor’s data bus to perform one or more operations one data element at a time.

[0307] In at least one embodiment, execution unit 1308 may also be used in microcontrollers, embedded processors, graphics devices, DSPs, and other types of logic circuits. In at least one embodiment, computer system 1300 may include, without limitation, a memory 1320. In at least one embodiment, memory 1320 may be a Dynamic Random Access Memory ( “DRAM” ) device, a Static Random Access Memory ( “SRAM” ) device, a flash memory device, or another memory device. In at least one embodiment, memory 1320 may store instruction (s) 1319 and / or data 1321 represented by data signals that may be executed by processor 1302.

[0308] In at least one embodiment, a system logic chip may be coupled to processor bus 1310 and memory 1320. In at least one embodiment, a system logic chip may include, without limitation, a memory controller hub ( “MCH” ) 1316, and processor 1302 may communicate with MCH 1316 via processor bus 1310. In at least one embodiment, MCH 1316 may provide a high bandwidth memory path 1318 to memory 1320 for instruction and data storage and for storage of graphics commands, data and textures. In at least one embodiment, MCH 1316 may direct data signals between processor 1302, memory 1320, and other components in computer system 1300 and to bridge data signals between processor bus 1310, memory 1320, and a system I / O interface 1322. In at least one embodiment, a system logic chip may provide a graphics port for coupling to a graphics controller. In at least one embodiment, MCH 1316 may be coupled to memory 1320 through high bandwidth memory path 1318 and a graphics / video card 1312 may be coupled to MCH 1316 through an Accelerated Graphics Port ( “AGP” ) interconnect 1314.

[0309] In at least one embodiment, computer system 1300 may use system I / O interface 1322 as a proprietary hub interface bus to couple MCH 1316 to an I / O controller hub ( “ICH” ) 1330. In at least one embodiment, ICH 1330 may provide direct connections to some I / O devices via a local I / O bus. In at least one embodiment, a local I / O bus may include, without limitation, a high-speed I / O bus for connecting peripherals to memory 1320, a chipset, and processor 1302. Examples may include, without limitation, an audio controller 1329, a firmware hub ( “flash BIOS” ) 1328, a wireless transceiver 1326, a data storage 1324, a legacy I / O controller 1323 containing user input and keyboard interfaces 1325, a serial expansion port 1327, such as a Universal Serial Bus ( “USB” ) port, and a network controller 1334. In at least one embodiment, data storage 1324 may comprise a hard disk drive, a floppy disk drive, a CD-ROM device, a flash memory device, or other mass storage device.

[0310] In at least one embodiment, FIG. 13 illustrates a system, which includes interconnected hardware devices or “chips” , whereas in other embodiments, FIG. 13 may illustrate an exemplary SoC. In at least one embodiment, devices illustrated in FIG. 13 may be interconnected with proprietary interconnects, standardized interconnects (e.g., PCIe) or some combination thereof. In at least one embodiment, one or more components of computer system 1300 are interconnected using compute express link (CXL) interconnects.

[0311] Logic 915 are used to perform inferencing and / or training operations associated with one or more embodiments. Details regarding logic 915 are provided herein in conjunction with FIGS. 9A and / or 9B. In at least one embodiment, logic 915 may be used in computer system 1300 for inferencing or predicting operations based, at least in part, on weight parameters calculated using neural network training operations, neural network functions and / or architectures, or neural network use cases described herein.

[0312] In at least one embodiment, at least one component shown or described with respect to FIGS. 12D-13 is used to implement techniques and / or functions described in connection with FIGS. 1A-8B. In at least one embodiment, processor 1302 performs one or more operations related to inserting neural network masks into a trained, dense target neural model and / or to creating an efficient neural model for deployment on a GPU hardware platform as described in conjunction with FIGS. 5 and 6, and as otherwise described herein.

[0313] FIG. 14 is a block diagram illustrating an electronic device 1400 for utilizing a processor 1410, according to at least one embodiment. In at least one embodiment, electronic device 1400 may be, for example and without limitation, a notebook, a tower server, a rack server, a blade server, a laptop, a desktop, a tablet, a mobile device, a phone, an embedded computer, or any other suitable electronic device.

[0314] In at least one embodiment, electronic device 1400 may include, without limitation, processor 1410 communicatively coupled to any suitable number or kind of components, peripherals, modules, or devices. In at least one embodiment, processor 1410 is coupled using a bus or interface, such as a I2C bus, a System Management Bus ( “SMBus” ) , a Low Pin Count (LPC) bus, a Serial Peripheral Interface ( “SPI” ) , a High Definition Audio ( “HDA” ) bus, a Serial Advance Technology Attachment ( “SATA” ) bus, a Universal Serial Bus ( “USB” ) (versions 1, 2, 3, etc. ) , or a Universal Asynchronous Receiver / Transmitter ( “UART” ) bus. In at least one  embodiment, FIG. 14 illustrates a system, which includes interconnected hardware devices or “chips” , whereas in other embodiments, FIG. 14 may illustrate an exemplary SoC. In at least one embodiment, devices illustrated in FIG. 14 may be interconnected with proprietary interconnects, standardized interconnects (e.g., PCIe) or some combination thereof. In at least one embodiment, one or more components of FIG. 14 are interconnected using compute express link (CXL) interconnects.

[0315] In at least one embodiment, FIG. 14 may include a display 1424, a touch screen 1425, a touch pad 1430, a Near Field Communications unit ( “NFC” ) 1445, a sensor hub 1440, a thermal sensor 1446, an Express Chipset ( “EC” ) 1435, a Trusted Platform Module ( “TPM” ) 1438, BIOS / firmware / flash memory ( “BIOS, FW Flash” ) 1422, a DSP 1460, a drive 1420 such as a Solid State Disk ( “SSD” ) or a Hard Disk Drive ( “HDD” ) , a wireless local area network unit ( “WLAN” ) 1450, a Bluetooth unit 1452, a Wireless Wide Area Network unit ( “WWAN” ) 1456, a Global Positioning System (GPS) unit 1455, a camera ( “USB 3.0 camera” ) 1454 such as a USB 3.0 camera, and / or a Low Power Double Data Rate ( “LPDDR” ) memory unit ( “LPDDR3” ) 1415 implemented in, for example, an LPDDR3 standard. These components may each be implemented in any suitable manner.

[0316] In at least one embodiment, other components may be communicatively coupled to processor 1410 through components described herein. In at least one embodiment, an accelerometer 1441, an ambient light sensor ( “ALS” ) 1442, a compass 1443, and a gyroscope 1444 may be communicatively coupled to sensor hub 1440. In at least one embodiment, a thermal sensor 1439, a fan 1437, a keyboard 1436, and touch pad 1430 may be communicatively coupled to EC 1435. In at least one embodiment, speakers 1463, headphones 1464, and a microphone ( “mic” ) 1465 may be communicatively coupled to an audio unit ( “audio codec and class D amp” ) 1462, which may in turn be communicatively coupled to DSP 1460. In at least one embodiment, audio unit 1462 may include, for example and without limitation, an audio coder / decoder ( “codec” ) and a class D amplifier. In at least one embodiment, a SIM card ( “SIM” ) 1457 may be communicatively coupled to WWAN unit 1456. In at least one embodiment, components such as WLAN unit 1450 and Bluetooth unit 1452, as well as WWAN unit 1456 may be implemented in a Next Generation Form Factor ( “NGFF” ) .

[0317] Logic 915 are used to perform inferencing and / or training operations associated with one or more embodiments. Details regarding logic 915 are provided herein in conjunction with FIGS. 9A and / or 9B. In at least one embodiment, logic 915 may be used in electronic device 1400 for inferencing or predicting operations based, at least in part, on weight parameters calculated using neural network training operations, neural network functions and / or architectures, or neural network use cases described herein.

[0318] In at least one embodiment, at least one component shown or described with respect to FIG. 14 is used to implement techniques and / or functions described in connection with FIGS. 1A-8B. In at least one embodiment, processor 1415 performs one or more operations related to inserting neural network masks into a trained, dense neural model and / or to creating an efficient neural model for deployment on a GPU hardware platform as described in conjunction with FIGS. 5 and 6, and as otherwise described herein.

[0319] FIG. 15 illustrates a computer system 1500, according to at least one embodiment. In at least one embodiment, computer system 1500 is configured to implement various processes and methods described throughout this disclosure.

[0320] In at least one embodiment, computer system 1500 comprises, without limitation, at least one central processing unit ( “CPU” ) 1502 that is connected to a communication bus 1510 implemented using any suitable protocol, such as PCI ( “Peripheral Component Interconnect” ) , peripheral component interconnect express ( “PCI-Express” ) , AGP ( “Accelerated Graphics Port” ) , HyperTransport, or any other bus or point-to-point communication protocol (s) . In at least one embodiment, computer system 1500 includes, without limitation, a main memory 1504 and control logic (e.g., implemented as hardware, software, or a combination thereof) and data are stored in main memory 1504, which may take form of random access memory ( “RAM” ) . In at least one embodiment, a network interface subsystem ( “network interface” ) 1522 provides an interface to other computing devices and networks for receiving data from and transmitting data to other systems with computer system 1500.

[0321] In at least one embodiment, computer system 1500, in at least one embodiment, includes, without limitation, input devices 1508, a parallel processing system 1512, and display devices 1506 that can be implemented using a conventional cathode ray tube ( “CRT” ) , a liquid crystal display ( “LCD” ) , a light emitting diode ( “LED” ) display, a plasma display, or other  suitable display technologies. In at least one embodiment, user input is received from input devices 1508 such as keyboard, mouse, touchpad, microphone, etc. In at least one embodiment, each module described herein can be situated on a single semiconductor platform to form a processing system.

[0322] Logic 915 are used to perform inferencing and / or training operations associated with one or more embodiments. Details regarding inference and / or training logic 915 are provided herein in conjunction with FIGS. 9A and / or 9B. In at least one embodiment, logic 915 may be used in computer system 1500 for inferencing or predicting operations based, at least in part, on weight parameters calculated using neural network training operations, neural network functions and / or architectures, or neural network use cases described herein.

[0323] In at least one embodiment, at least one component shown or described with respect to FIG. 15 is used to implement techniques and / or functions described in connection with FIGS. 1A-8B. In at least one embodiment, computer system 1500 performs one or more operations related to inserting neural network masks into a trained, dense neural model and / or to creating an efficient neural model for deployment on a GPU hardware platform as described in conjunction with FIGS. 5 and 6, and as otherwise described herein.

[0324] FIG. 16 illustrates a computer system 1600, according to at least one embodiment. In at least one embodiment, computer system 1600 includes, without limitation, a computer 1610 and a USB stick 1620. In at least one embodiment, computer 1610 may include, without limitation, any number and type of processor (s) (not shown) and a memory (not shown) . In at least one embodiment, computer 1610 includes, without limitation, a server, a cloud instance, a laptop, and a desktop computer.

[0325] In at least one embodiment, USB stick 1620 includes, without limitation, a processing unit 1630, a USB interface 1640, and USB interface logic 1650. In at least one embodiment, processing unit 1630 may be any instruction execution system, apparatus, or device capable of executing instructions. In at least one embodiment, processing unit 1630 may include, without limitation, any number and type of processing cores (not shown) . In at least one embodiment, processing unit 1630 comprises an application specific integrated circuit ( “ASIC” ) that is optimized to perform any amount and type of operations associated with machine learning. For instance, in at least one embodiment, processing unit 1630 is a tensor processing unit ( “TPC” )  that is optimized to perform machine learning inference operations. In at least one embodiment, processing unit 1630 is a vision processing unit ( “VPU” ) that is optimized to perform machine vision and machine learning inference operations.

[0326] In at least one embodiment, USB interface 1640 may be any type of USB connector or USB socket. For instance, in at least one embodiment, USB interface 1640 is a USB 3.0 Type-C socket for data and power. In at least one embodiment, USB interface 1640 is a USB 3.0 Type-A connector. In at least one embodiment, USB interface logic 1650 may include any amount and type of logic that enables processing unit 1630 to interface with devices (e.g., computer 1610) via USB connector 1640.

[0327] Logic 915 are used to perform inferencing and / or training operations associated with one or more embodiments. Details regarding logic 915 are provided herein in conjunction with FIGS. 9A and / or 9B. In at least one embodiment, logic 915 may be used in computer system 1600 for inferencing or predicting operations based, at least in part, on weight parameters calculated using neural network training operations, neural network functions and / or architectures, or neural network use cases described herein.

[0328] In at least one embodiment, at least one component shown or described with respect to FIG. 16 is used to implement techniques and / or functions described in connection with FIGS. 1A-8B. In at least one embodiment, computer system 1600 performs one or more operations related to inserting neural network masks into a trained, dense neural model and / or to creating an efficient neural model for deployment on a GPU hardware platform as described in conjunction with FIGS. 5 and 6, and as otherwise described herein.

[0329] FIG. 17A illustrates an exemplary architecture in which a plurality of GPUs 1710 (1) -1710 (N) is communicatively coupled to a plurality of multi-core processors 1705 (1) -1705 (M) over high-speed links 1740 (1) -1740 (N) (e.g., buses, point-to-point interconnects, etc. ) . In at least one embodiment, high-speed links 1740 (1) -1740 (N) support a communication throughput of 4 GB / s, 30 GB / s, 80 GB / sor higher. In at least one embodiment, various interconnect protocols may be used including, but not limited to, PCIe 4.0 or 5.0 and NVLink 2.0. In various figures, “N” and “M” represent positive integers, values of which may be different from figure to figure. In at least one embodiment, one or more GPUs in a plurality of GPUs 1710 (1) -1710 (N) includes one or more graphics cores (also referred to simply as “cores” ) 2000 as disclosed in  Figures 20A and 20B. In at least one embodiment, one or more graphics cores 2000 may be referred to as streaming multiprocessors ( “SMs” ) , stream processors ( “SPs” ) , stream processing units ( “SPUs” ) , compute units ( “CUs” ) , execution units ( “EUs” ) , and / or slices, where a slice in this context can refer to a portion of processing resources in a processing unit (e.g., 16 cores, a ray tracing unit, a thread director or scheduler) .

[0330] In addition, and in at least one embodiment, two or more of GPUs 1710 are interconnected over high-speed links 1729 (1) -1729 (2) , which may be implemented using similar or different protocols / links than those used for high-speed links 1740 (1) -1740 (N) . Similarly, two or more of multi-core processors 1705 may be connected over a high-speed link 1728 which may be symmetric multi-processor (SMP) buses operating at 20 GB / s, 30 GB / s, 120 GB / sor higher. Alternatively, all communication between various system components shown in FIG. 17A may be accomplished using similar protocols / links (e.g., over a common interconnection fabric) .

[0331] In at least one embodiment, each multi-core processor 1705 is communicatively coupled to a processor memory 1701 (1) -1701 (M) , via memory interconnects 1726 (1) -1726 (M) , respectively, and each GPU 1710 (1) -1710 (N) is communicatively coupled to GPU memory 1720 (1) -1720 (N) over GPU memory interconnects 1750 (1) -1750 (N) , respectively. In at least one embodiment, memory interconnects 1726 and 1750 may utilize similar or different memory access technologies. By way of example, and not limitation, processor memories 1701 (1) -1701 (M) and GPU memories 1720 may be volatile memories such as dynamic random access memories (DRAMs) (including stacked DRAMs) , Graphics DDR SDRAM (GDDR) (e.g., GDDR5, GDDR6) , or High Bandwidth Memory (HBM) and / or may be non-volatile memories such as 3D XPoint or Nano-Ram. In at least one embodiment, some portion of processor memories 1701 may be volatile memory and another portion may be non-volatile memory (e.g., using a two-level memory (2LM) hierarchy) .

[0332] As described herein, although various multi-core processors 1705 and GPUs 1710 may be physically coupled to a particular memory 1701, 1720, respectively, and / or a unified memory architecture may be implemented in which a virtual system address space (also referred to as “effective address” space) is distributed among various physical memories. For example, processor memories 1701 (1) -1701 (M) may each comprise 64 GB of system memory address space and GPU memories 1720 (1) -1720 (N) may each comprise 32 GB of system memory  address space resulting in a total of 256 GB addressable memory when M=2 and N=4. Other values for N and M are possible.

[0333] FIG. 17B illustrates additional details for an interconnection between a multi-core processor 1707 and a graphics acceleration module 1746 in accordance with one exemplary embodiment. In at least one embodiment, graphics acceleration module 1746 may include one or more GPU chips integrated on a line card which is coupled to processor 1707 via high-speed link 1740 (e.g., a PCIe bus, NVLink, etc. ) . In at least one embodiment, graphics acceleration module 1746 may alternatively be integrated on a package or chip with processor 1707.

[0334] In at least one embodiment, processor 1707 includes a plurality of cores 1760A-1760D (which may be referred to as “execution units” ) , each with a translation lookaside buffer ( “TLB” ) 1761A-1761D and one or more caches 1762A-1762D. In at least one embodiment, cores 1760A-1760D may include various other components for executing instructions and processing data that are not illustrated. In at least one embodiment, caches 1762A-1762D may comprise Level 1 (L1) and Level 2 (L2) caches. In addition, one or more shared caches 1756 may be included in caches 1762A-1762D and shared by sets of cores 1760A-1760D. For example, one embodiment of processor 1707 includes 24 cores, each with its own L1 cache, twelve shared L2 caches, and twelve shared L3 caches. In this embodiment, one or more L2 and L3 caches are shared by two adjacent cores. In at least one embodiment, processor 1707 and graphics acceleration module 1746 connect with system memory 1714, which may include processor memories 1701 (1) -1701 (M) of FIG. 17A.

[0335] In at least one embodiment, coherency is maintained for data and instructions stored in various caches 1762A-1762D, 1756 and system memory 1714 via inter-core communication over a coherence bus 1764. In at least one embodiment, for example, each cache may have cache coherency logic / circuitry associated therewith to communicate to over coherence bus 1764 in response to detected reads or writes to particular cache lines. In at least one embodiment, a cache snooping protocol is implemented over coherence bus 1764 to snoop cache accesses.

[0336] In at least one embodiment, a proxy circuit 1725 communicatively couples graphics acceleration module 1746 to coherence bus 1764, allowing graphics acceleration module 1746 to participate in a cache coherence protocol as a peer of cores 1760A-1760D. In particular, in at least one embodiment, an interface 1735 provides connectivity to proxy circuit 1725 over high- speed link 1740 and an interface 1737 connects graphics acceleration module 1746 to high-speed link 1740.

[0337] In at least one embodiment, an accelerator integration circuit 1736 provides cache management, memory access, context management, and interrupt management services on behalf of a plurality of graphics processing engines 1731 (1) -1731 (N) of graphics acceleration module 1746. In at least one embodiment, graphics processing engines 1731 (1) -1731 (N) may each comprise a separate graphics processing unit (GPU) . In at least one embodiment, plurality of graphics processing engines 1731 (1) -1731 (N) of graphics acceleration module 1746 include one or more graphics cores 2000 as discussed in connection with Figures 20A and 20B. In at least one embodiment, graphics processing engines 1731 (1) -1731 (N) alternatively may comprise different types of graphics processing engines within a GPU, such as graphics execution units, media processing engines (e.g., video encoders / decoders) , samplers, and blit engines. In at least one embodiment, graphics acceleration module 1746 may be a GPU with a plurality of graphics processing engines 1731 (1) -1731 (N) or graphics processing engines 1731 (1) -1731 (N) may be individual GPUs integrated on a common package, line card, or chip.

[0338] In at least one embodiment, accelerator integration circuit 1736 includes a memory management unit (MMU) 1739 for performing various memory management functions such as virtual-to-physical memory translations (also referred to as effective-to-real memory translations) and memory access protocols for accessing system memory 1714. In at least one embodiment, MMU 1739 may also include a translation lookaside buffer (TLB) (not shown) for caching virtual / effective to physical / real address translations. In at least one embodiment, a cache 1738 can store commands and data for efficient access by graphics processing engines 1731 (1) -1731 (N) . In at least one embodiment, data stored in cache 1738 and graphics memories 1733 (1) -1733 (M) is kept coherent with core caches 1762A-1762D, 1756 and system memory 1714, possibly using a fetch unit 1744. As mentioned, this may be accomplished via proxy circuit 1725 on behalf of cache 1738 and memories 1733 (1) -1733 (M) (e.g., sending updates to cache 1738 related to modifications / accesses of cache lines on processor caches 1762A-1762D, 1756 and receiving updates from cache 1738) .

[0339] In at least one embodiment, a set of registers 1745 store context data for threads executed by graphics processing engines 1731 (1) -1731 (N) and a context management circuit  1748 manages thread contexts. For example, context management circuit 1748 may perform save and restore operations to save and restore contexts of various threads during contexts switches (e.g., where a first thread is saved and a second thread is stored so that a second thread can be execute by a graphics processing engine) . For example, on a context switch, context management circuit 1748 may store current register values to a designated region in memory (e.g., identified by a context pointer) . It may then restore register values when returning to a context. In at least one embodiment, an interrupt management circuit 1747 receives and processes interrupts received from system devices.

[0340] In at least one embodiment, virtual / effective addresses from a graphics processing engine 1731 are translated to real / physical addresses in system memory 1714 by MMU 1739. In at least one embodiment, accelerator integration circuit 1736 supports multiple (e.g., 4, 8, 16) graphics accelerator modules 1746 and / or other accelerator devices. In at least one embodiment, graphics accelerator module 1746 may be dedicated to a single application executed on processor 1707 or may be shared between multiple applications. In at least one embodiment, a virtualized graphics execution environment is presented in which resources of graphics processing engines 1731 (1) -1731 (N) are shared with multiple applications or virtual machines (VMs) . In at least one embodiment, resources may be subdivided into “slices” which are allocated to different VMs and / or applications based on processing requirements and priorities associated with VMs and / or applications.

[0341] In at least one embodiment, accelerator integration circuit 1736 performs as a bridge to a system for graphics acceleration module 1746 and provides address translation and system memory cache services. In addition, in at least one embodiment, accelerator integration circuit 1736 may provide virtualization facilities for a host processor to manage virtualization of graphics processing engines 1731 (1) -1731 (N) , interrupts, and memory management.

[0342] In at least one embodiment, because hardware resources of graphics processing engines 1731 (1) -1731 (N) are mapped explicitly to a real address space seen by host processor 1707, any host processor can address these resources directly using an effective address value. In at least one embodiment, one function of accelerator integration circuit 1736 is physical separation of graphics processing engines 1731 (1) -1731 (N) so that they appear to a system as independent units.

[0343] In at least one embodiment, one or more graphics memories 1733 (1) -1733 (M) are coupled to each of graphics processing engines 1731 (1) -1731 (N) , respectively and N=M. In at least one embodiment, graphics memories 1733 (1) -1733 (M) store instructions and data being processed by each of graphics processing engines 1731 (1) -1731 (N) . In at least one embodiment, graphics memories 1733 (1) -1733 (M) may be volatile memories such as DRAMs (including stacked DRAMs) , GDDR memory (e.g., GDDR5, GDDR6) , or HBM, and / or may be non-volatile memories such as 3D XPoint or Nano-Ram.

[0344] In at least one embodiment, to reduce data traffic over high-speed link 1740, biasing techniques can be used to ensure that data stored in graphics memories 1733 (1) -1733 (M) is data that will be used most frequently by graphics processing engines 1731 (1) -1731 (N) and preferably not used by cores 1760A-1760D (at least not frequently) . Similarly, in at least one embodiment, a biasing mechanism attempts to keep data needed by cores (and preferably not graphics processing engines 1731 (1) -1731 (N) ) within caches 1762A-1762D, 1756 and system memory 1714.

[0345] FIG. 17C illustrates another exemplary embodiment in which accelerator integration circuit 1736 is integrated within processor 1707. In this embodiment, graphics processing engines 1731 (1) -1731 (N) communicate directly over high-speed link 1740 to accelerator integration circuit 1736 via interface 1737 and interface 1735 (which, again, may be any form of bus or interface protocol) . In at least one embodiment, accelerator integration circuit 1736 may perform similar operations as those described with respect to FIG. 17B, but potentially at a higher throughput given its close proximity to coherence bus 1764 and caches 1762A-1762D, 1756. In at least one embodiment, an accelerator integration circuit supports different programming models including a dedicated-process programming model (no graphics acceleration module virtualization) and shared programming models (with virtualization) , which may include programming models which are controlled by accelerator integration circuit 1736 and programming models which are controlled by graphics acceleration module 1746.

[0346] In at least one embodiment, graphics processing engines 1731 (1) -1731 (N) are dedicated to a single application or process under a single operating system. In at least one embodiment, a single application can funnel other application requests to graphics processing engines 1731 (1) -1731 (N) , providing virtualization within a VM / partition.

[0347] In at least one embodiment, graphics processing engines 1731 (1) -1731 (N) , may be shared by multiple VM / application partitions. In at least one embodiment, shared models may use a system hypervisor to virtualize graphics processing engines 1731 (1) -1731 (N) to allow access by each operating system. In at least one embodiment, for single-partition systems without a hypervisor, graphics processing engines 1731 (1) -1731 (N) are owned by an operating system. In at least one embodiment, an operating system can virtualize graphics processing engines 1731 (1) -1731 (N) to provide access to each process or application.

[0348] In at least one embodiment, graphics acceleration module 1746 or an individual graphics processing engine 1731 (1) -1731 (N) selects a process element using a process handle. In at least one embodiment, process elements are stored in system memory 1714 and are addressable using an effective address to real address translation technique described herein. In at least one embodiment, a process handle may be an implementation-specific value provided to a host process when registering its context with graphics processing engine 1731 (1) -1731 (N) (that is, calling system software to add a process element to a process element linked list) . In at least one embodiment, a lower 16-bits of a process handle may be an offset of a process element within a process element linked list.

[0349] FIG. 17D illustrates an exemplary accelerator integration slice 1790. In at least one embodiment, a “slice” comprises a specified portion of processing resources of accelerator integration circuit 1736. In at least one embodiment, an application is effective address space 1782 within system memory 1714 stores process elements 1783. In at least one embodiment, process elements 1783 are stored in response to GPU invocations 1781 from applications 1780 executed on processor 1707. In at least one embodiment, a process element 1783 contains process state for corresponding application 1780. In at least one embodiment, a work descriptor (WD) 1784 contained in process element 1783 can be a single job requested by an application or may contain a pointer to a queue of jobs. In at least one embodiment, WD 1784 is a pointer to a job request queue in an application’s effective address space 1782.

[0350] In at least one embodiment, graphics acceleration module 1746 and / or individual graphics processing engines 1731 (1) -1731 (N) can be shared by all or a subset of processes in a system. In at least one embodiment, an infrastructure for setting up process states and sending a  WD 1784 to a graphics acceleration module 1746 to start a job in a virtualized environment may be included.

[0351] In at least one embodiment, a dedicated-process programming model is implementation-specific. In at least one embodiment, in this model, a single process owns graphics acceleration module 1746 or an individual graphics processing engine 1731. In at least one embodiment, when graphics acceleration module 1746 is owned by a single process, a hypervisor initializes accelerator integration circuit 1736 for an owning partition and an operating system initializes accelerator integration circuit 1736 for an owning process when graphics acceleration module 1746 is assigned.

[0352] In at least one embodiment, in operation, a WD fetch unit 1791 in accelerator integration slice 1790 fetches next WD 1784, which includes an indication of work to be done by one or more graphics processing engines of graphics acceleration module 1746. In at least one embodiment, data from WD 1784 may be stored in registers 1745 and used by MMU 1739, interrupt management circuit 1747 and / or context management circuit 1748 as illustrated. For example, one embodiment of MMU 1739 includes segment / page walk circuitry for accessing segment / page tables 1786 within an OS virtual address space 1785. In at least one embodiment, interrupt management circuit 1747 may process interrupt events 1792 received from graphics acceleration module 1746. In at least one embodiment, when performing graphics operations, an effective address 1793 generated by a graphics processing engine 1731 (1) -1731 (N) is translated to a real address by MMU 1739.

[0353] In at least one embodiment, registers 1745 are duplicated for each graphics processing engine 1731 (1) -1731 (N) and / or graphics acceleration module 1746 and may be initialized by a hypervisor or an operating system. In at least one embodiment, each of these duplicated registers may be included in an accelerator integration slice 1790. Exemplary registers that may be initialized by a hypervisor are shown in Table 1.

[0354] Table 1 -Hypervisor Initialized Registers

[0355] Exemplary registers that may be initialized by an operating system are shown in Table 2.

[0356] Table 2 -Operating System Initialized Registers

[0357] In at least one embodiment, each WD 1784 is specific to a particular graphics acceleration module 1746 and / or graphics processing engines 1731 (1) -1731 (N) . In at least on embodiment, it contains all information required by a graphics processing engine 1731 (1) -1731 (N) to do work, or it can be a pointer to a memory location where an application has set up a command queue of work to be completed.

[0358] FIG. 17E illustrates additional details for one exemplary embodiment of a shared model. This embodiment includes a hypervisor real address space 1798 in which a process element list 1799 is stored. In at least one embodiment, hypervisor real address space 1798 is accessible via a hypervisor 1796 which virtualizes graphics acceleration module engines for operating system 1795.

[0359] In at least one embodiment, shared programming models allow for all or a subset of processes from all or a subset of partitions in a system to use a graphics acceleration module 1746. In at least one embodiment, there are two programming models where graphics acceleration module 1746 is shared by multiple processes and partitions, namely time-sliced shared and graphics directed shared.

[0360] In at least one embodiment, in this model, system hypervisor 1796 owns graphics acceleration module 1746 and makes its function available to all operating systems 1795. In at least one embodiment, for a graphics acceleration module 1746 to support virtualization by system hypervisor 1796, graphics acceleration module 1746 may adhere to certain requirements, such as (1) an application’s job request must be autonomous (that is, state does not need to be maintained between jobs) , or graphics acceleration module 1746 must provide a context save and restore mechanism, (2) an application’s job request is guaranteed by graphics acceleration module 1746 to complete in a specified amount of time, including any translation faults, or graphics acceleration module 1746 provides an ability to preempt processing of a job, and (3) graphics acceleration module 1746 must be guaranteed fairness between processes when operating in a directed shared programming model.

[0361] In at least one embodiment, application 1780 is required to make an operating system 1795 system call with a graphics acceleration module type, a work descriptor (WD) , an authority mask register (AMR) value, and a context save / restore area pointer (CSRP) . In at least one embodiment, graphics acceleration module type describes a targeted acceleration function for a system call. In at least one embodiment, graphics acceleration module type may be a system-specific value. In at least one embodiment, WD is formatted specifically for graphics acceleration module 1746 and can be in a form of a graphics acceleration module 1746 command, an effective address pointer to a user-defined structure, an effective address pointer to a queue of commands, or any other data structure to describe work to be done by graphics acceleration module 1746.

[0362] In at least one embodiment, an AMR value is an AMR state to use for a current process. In at least one embodiment, a value passed to an operating system is similar to an application setting an AMR. In at least one embodiment, if accelerator integration circuit 1736 (not shown) and graphics acceleration module 1746 implementations do not support a User Authority Mask  Override Register (UAMOR) , an operating system may apply a current UAMOR value to an AMR value before passing an AMR in a hypervisor call. In at least one embodiment, hypervisor 1796 may optionally apply a current Authority Mask Override Register (AMOR) value before placing an AMR into process element 1783. In at least one embodiment, CSRP is one of registers 1745 containing an effective address of an area in an application’s effective address space 1782 for graphics acceleration module 1746 to save and restore context state. In at least one embodiment, this pointer is optional if no state is required to be saved between jobs or when a job is preempted. In at least one embodiment, context save / restore area may be pinned system memory.

[0363] Upon receiving a system call, operating system 1795 may verify that application 1780 has registered and been given authority to use graphics acceleration module 1746. In at least one embodiment, operating system 1795 then calls hypervisor 1796 with information shown in Table 3.

[0364] Table 3 -OS to Hypervisor Call Parameters

[0365] In at least one embodiment, upon receiving a hypervisor call, hypervisor 1796 verifies that operating system 1795 has registered and been given authority to use graphics acceleration module 1746. In at least one embodiment, hypervisor 1796 then puts process element 1783 into a process element linked list for a corresponding graphics acceleration module 1746 type. In at least one embodiment, a process element may include information shown in Table 4.

[0366] Table 4 -Process Element Information

[0367] In at least one embodiment, hypervisor initializes a plurality of accelerator integration slice 1790 registers 1745.

[0368] As illustrated in FIG. 17F, in at least one embodiment, a unified memory is used, addressable via a common virtual memory address space used to access physical processor memories 1701 (1) -1701 (N) and GPU memories 1720 (1) -1720 (N) . In this implementation, operations executed on GPUs 1710 (1) -1710 (N) utilize a same virtual / effective memory address space to access processor memories 1701 (1) -1701 (M) and vice versa, thereby simplifying programmability. In at least one embodiment, a first portion of a virtual / effective address space is allocated to processor memory 1701 (1) , a second portion to second processor memory 1701 (N) , a third portion to GPU memory 1720 (1) , and so on. In at least one embodiment, an entire virtual / effective memory space (sometimes referred to as an effective address space) is thereby distributed across each of processor memories 1701 and GPU memories 1720, allowing any processor or GPU to access any physical memory with a virtual address mapped to that memory.

[0369] In at least one embodiment, bias / coherence management circuitry 1794A-1794E within one or more of MMUs 1739A-1739E ensures cache coherence between caches of one or more  host processors (e.g., 1705) and GPUs 1710 and implements biasing techniques indicating physical memories in which certain types of data should be stored. In at least one embodiment, while multiple instances of bias / coherence management circuitry 1794A-1794E are illustrated in FIG. 17F, bias / coherence circuitry may be implemented within an MMU of one or more host processors 1705 and / or within accelerator integration circuit 1736.

[0370] One embodiment allows GPU memories 1720 to be mapped as part of system memory, and accessed using shared virtual memory (SVM) technology, but without suffering performance drawbacks associated with full system cache coherence. In at least one embodiment, an ability for GPU memories 1720 to be accessed as system memory without onerous cache coherence overhead provides a beneficial operating environment for GPU offload. In at least one embodiment, this arrangement allows software of host processor 1705 to setup operands and access computation results, without overhead of tradition I / O DMA data copies. In at least one embodiment, such traditional copies involve driver calls, interrupts and memory mapped I / O (MMIO) accesses that are all inefficient relative to simple memory accesses. In at least one embodiment, an ability to access GPU memories 1720 without cache coherence overheads can be critical to execution time of an offloaded computation. In at least one embodiment, in cases with substantial streaming write memory traffic, for example, cache coherence overhead can significantly reduce an effective write bandwidth seen by a GPU 1710. In at least one embodiment, efficiency of operand setup, efficiency of results access, and efficiency of GPU computation may play a role in determining effectiveness of a GPU offload.

[0371] In at least one embodiment, selection of GPU bias and host processor bias is driven by a bias tracker data structure. In at least one embodiment, a bias table may be used, for example, which may be a page-granular structure (e.g., controlled at a granularity of a memory page) that includes 1 or 2 bits per GPU-attached memory page. In at least one embodiment, a bias table may be implemented in a stolen memory range of one or more GPU memories 1720, with or without a bias cache in a GPU 1710 (e.g., to cache frequently / recently used entries of a bias table) . Alternatively, in at least one embodiment, an entire bias table may be maintained within a GPU.

[0372] In at least one embodiment, a bias table entry associated with each access to a GPU attached memory 1720 is accessed prior to actual access to a GPU memory, causing following  operations. In at least one embodiment, local requests from a GPU 1710 that find their page in GPU bias are forwarded directly to a corresponding GPU memory 1720. In at least one embodiment, local requests from a GPU that find their page in host bias are forwarded to processor 1705 (e.g., over a high-speed link as described herein) . In at least one embodiment, requests from processor 1705 that find a requested page in host processor bias complete a request like a normal memory read. Alternatively, requests directed to a GPU-biased page may be forwarded to a GPU 1710. In at least one embodiment, a GPU may then transition a page to a host processor bias if it is not currently using a page. In at least one embodiment, a bias state of a page can be changed either by a software-based mechanism, a hardware-assisted software-based mechanism, or, for a limited set of cases, a purely hardware-based mechanism.

[0373] In at least one embodiment, one mechanism for changing bias state employs an API call (e.g., OpenCL) , which, in turn, calls a GPU’s device driver which, in turn, sends a message (or enqueues a command descriptor) to a GPU directing it to change a bias state and, for some transitions, perform a cache flushing operation in a host. In at least one embodiment, a cache flushing operation is used for a transition from host processor 1705 bias to GPU bias, but is not for an opposite transition.

[0374] In at least one embodiment, cache coherency is maintained by temporarily rendering GPU-biased pages uncacheable by host processor 1705. In at least one embodiment, to access these pages, processor 1705 may request access from GPU 1710, which may or may not grant access right away. In at least one embodiment, thus, to reduce communication between processor 1705 and GPU 1710 it is beneficial to ensure that GPU-biased pages are those which are required by a GPU but not host processor 1705 and vice versa.

[0375] Hardware structure (s) 915 are used to perform one or more embodiments. Details regarding a hardware structure (s) 915 may be provided herein in conjunction with FIGS. 9A and / or 9B.

[0376] FIG. 18 illustrates exemplary integrated circuits and associated graphics processors that may be fabricated using one or more IP cores, according to various embodiments described herein. In addition to what is illustrated, other logic and circuits may be included in at least one embodiment, including additional graphics processors / cores, peripheral interface controllers, or general-purpose processor cores.

[0377] FIG. 18 is a block diagram illustrating an exemplary system on a chip integrated circuit 1800 that may be fabricated using one or more IP cores, according to at least one embodiment. In at least one embodiment, integrated circuit 1800 includes one or more application processor (s) 1805 (e.g., CPUs) , at least one graphics processor 1810, and may additionally include an image processor 1815 and / or a video processor 1820, any of which may be a modular IP core. In at least one embodiment, integrated circuit 1800 includes peripheral or bus logic including a USB controller 1825, a UART controller 1830, an SPI / SDIO controller 1835, and an I22S / I22C controller 1840. In at least one embodiment, integrated circuit 1800 can include a display device 1845 coupled to one or more of a high-definition multimedia interface (HDMI) controller 1850 and a mobile industry processor interface (MIPI) display interface 1855. In at least one embodiment, storage may be provided by a flash memory subsystem 1860 including flash memory and a flash memory controller. In at least one embodiment, a memory interface may be provided via a memory controller 1865 for access to SDRAM or SRAM memory devices. In at least one embodiment, some integrated circuits additionally include an embedded security engine 1870.

[0378] Logic 915 are used to perform inferencing and / or training operations associated with one or more embodiments. Details regarding logic 915 are provided herein in conjunction with FIGS. 9A and / or 9B. In at least one embodiment, logic 915 may be used in integrated circuit 1800 for inferencing or predicting operations based, at least in part, on weight parameters calculated using neural network training operations, neural network functions and / or architectures, or neural network use cases described herein.

[0379] In at least one embodiment, at least one component shown or described with respect to FIGS. 17A-18 is used to implement techniques and / or functions described in connection with FIGS. 1A-8B. In at least one embodiment, SOC 1800 performs one or more operations related to inserting neural network masks into a trained, dense neural model and / or to creating an efficient neural model for deployment on a GPU hardware platform as described in conjunction with FIGS. 5 and 6, and as otherwise described herein.

[0380] FIGS. 19A-19B illustrate exemplary integrated circuits and associated graphics processors that may be fabricated using one or more IP cores, according to various embodiments described herein. In addition to what is illustrated, other logic and circuits may be included in at  least one embodiment, including additional graphics processors / cores, peripheral interface controllers, or general-purpose processor cores.

[0381] FIGS. 19A-19B are block diagrams illustrating exemplary graphics processors for use within an SoC, according to embodiments described herein. FIG. 19A illustrates an exemplary graphics processor 1910 of a system on a chip integrated circuit that may be fabricated using one or more IP cores, according to at least one embodiment. FIG. 19B illustrates an additional exemplary graphics processor 1940 of a system on a chip integrated circuit that may be fabricated using one or more IP cores, according to at least one embodiment. In at least one embodiment, graphics processor 1910 of FIG. 19A is a low power graphics processor core. In at least one embodiment, graphics processor 1940 of FIG. 19B is a higher performance graphics processor core. In at least one embodiment, each of graphics processors 1910, 1940 can be variants of graphics processor 1810 of FIG. 18.

[0382] In at least one embodiment, graphics processor 1910 includes a vertex processor 1905 and one or more fragment processor (s) 1915A-1915N (e.g., 1915A, 1915B, 1915C, 1915D, through 1915N-1, and 1915N) . In at least one embodiment, graphics processor 1910 can execute different shader programs via separate logic, such that vertex processor 1905 is optimized to execute operations for vertex shader programs, while one or more fragment processor (s) 1915A-1915N execute fragment (e.g., pixel) shading operations for fragment or pixel shader programs. In at least one embodiment, vertex processor 1905 performs a vertex processing stage of a 3D graphics pipeline and generates primitives and vertex data. In at least one embodiment, fragment processor (s) 1915A-1915N use primitive and vertex data generated by vertex processor 1905 to produce a framebuffer that is displayed on a display device. In at least one embodiment, fragment processor (s) 1915A-1915N are optimized to execute fragment shader programs as provided for in an OpenGL API, which may be used to perform similar operations as a pixel shader program as provided for in a Direct 3D API.

[0383] In at least one embodiment, graphics processor 1910 additionally includes one or more memory management units (MMUs) 1920A-1920B, cache (s) 1925A-1925B, and circuit interconnect (s) 1930A-1930B. In at least one embodiment, one or more MMU (s) 1920A-1920B provide for virtual to physical address mapping for graphics processor 1910, including for vertex processor 1905 and / or fragment processor (s) 1915A-1915N, which may reference vertex or  image / texture data stored in memory, in addition to vertex or image / texture data stored in one or more cache (s) 1925A-1925B. In at least one embodiment, one or more MMU (s) 1920A-1920B may be synchronized with other MMUs within a system, including one or more MMUs associated with one or more application processor (s) 1805, image processors 1815, and / or video processors 1820 of FIG. 18, such that each processor 1805-1820 can participate in a shared or unified virtual memory system. In at least one embodiment, one or more circuit interconnect (s) 1930A-1930B enable graphics processor 1910 to interface with other IP cores within SoC, either via an internal bus of SoC or via a direct connection.

[0384] In at least one embodiment, graphics processor 1940 includes one or more shader core (s) 1955A-1955N (e.g., 1955A, 1955B, 1955C, 1955D, 1955E, 1955F, through 1955N-1, and 1955N) as shown in FIG. 19B, which provides for a unified shader core architecture in which a single core or type or core can execute all types of programmable shader code, including shader program code to implement vertex shaders, fragment shaders, and / or compute shaders. In at least one embodiment, a number of shader cores can vary. In at least one embodiment, graphics processor 1940 includes an inter-core task manager 1945, which acts as a thread dispatcher to dispatch execution threads to one or more shader cores 1955A-1955N and a tiling unit 1958 to accelerate tiling operations for tile-based rendering, in which rendering operations for a scene are subdivided in image space, for example to exploit local spatial coherence within a scene or to optimize use of internal caches.

[0385] Logic 915 are used to perform inferencing and / or training operations associated with one or more embodiments. Details regarding logic 915 are provided herein in conjunction with FIGS. 9A and / or 9B. In at least one embodiment, logic 915 may be used in graphic processor 1910 and / or 1940 for inferencing or predicting operations based, at least in part, on weight parameters calculated using neural network training operations, neural network functions and / or architectures, or neural network use cases described herein.

[0386] In at least one embodiment, at least one component shown or described with respect to FIGS. 19A-19B is used to implement techniques and / or functions described in connection with FIGS. 1A-8B. In at least one embodiment, graphics processor 1910 performs one or more operations related to inserting neural network masks into a trained, dense neural model and / or to  creating an efficient neural model for deployment on a GPU hardware platform as described in conjunction with FIGS. 5 and 6, and as otherwise described herein.

[0387] FIGS. 20A-20B illustrate additional exemplary graphics processor logic according to embodiments described herein. In at least one embodiment, components illustrated in and described in connection with FIGS. 20A-20B are integrated into a single system, such as a graphics processing unit (GPU) , SoC, or another type of processor. FIG. 20A illustrates a graphics core 2000 that may be included within graphics processor 1810 of FIG. 18, in at least one embodiment, and may be a unified shader core 1955A-1955N as in FIG. 19B in at least one embodiment. FIG. 20B illustrates a highly-parallel general-purpose graphics processing unit ( “GPGPU” , which can also be referred to as a “graphics processing unit” ) 2030 suitable for deployment on a multi-chip module in at least one embodiment. In at least one embodiment, graphics processing unit 2030 is a GPGPU that comprises a graphics processor. In at least one embodiment, integrated circuit 1800 comprises graphics core 2000, e.g., to form an integrated circuit and / or to form an SoC, where such an integrated circuit and / or such an SoC perform operations described herein.

[0388] In at least one embodiment, graphics core 2000 includes a shared instruction cache 2002, a texture unit 2018, and a cache / shared memory 2020 (e.g., including L1, L2, L3, last level cache, or other caches) that are common to execution resources within graphics core 2000. In at least one embodiment, graphics core 2000 can include multiple slices 2001A-2001N or a partition for each core, and a graphics processor can include multiple instances of graphics core 2000. In at least one embodiment, each slice 2001A-2001N refers to graphics core 2000. In at least one embodiment, slices 2001A-2001N have sub-slices, which are part of a slice 2001A-2001N. In at least one embodiment, slices 2001A-2001N are independent of other slices or dependent on other slices. In at least one embodiment, slices 2001A-2001N can include support logic including a local instruction cache 2004A-2004N, a thread scheduler (sequencer) 2006A-2006N, a thread dispatcher 2008A-2008N, and a set of registers 2010A-2010N. In at least one embodiment, slices 2001A-2001N can include a set of additional function units (AFUs 2012A-2012N) , floating-point units (FPUs 2014A-2014N) , integer arithmetic logic units (ALUs 2016A-2016N) , address computational units (ACUs 2013A-2013N) , double-precision floating-point  units (DPFPUs 2015A-2015N) , and matrix processing units (MPUs 2017A-2017N) . In at least one embodiment, MPUs 2017A-2017N are referred to as matrix engines.

[0389] In at least one embodiment, each slice 2001A-2001N includes one or more engines for floating point and integer vector operations and one or more engines to accelerate convolution and matrix operations in AI, machine learning, or large dataset workloads. In at least one embodiment, one or more slices 2001A-2001N include one or more vector engines to compute a vector (e.g., compute mathematical operations for vectors) . In at least one embodiment, a vector engine can compute a vector operation in 16-bit floating point (also referred to as “FP16” ) , 32-bit floating point (also referred to as “FP32” ) , or 64-bit floating point (also referred to as “FP64” ) . In at least one embodiment, one or more slices 2001A-2001N includes 16 vector engines that are paired with 16 matrix math units to compute matrix / tensor operations, where vector engines and math units are exposed via matrix extensions. In at least one embodiment, a slice a specified portion of processing resources of a processing unit, e.g., 16 cores and a ray tracing unit or 8 cores, a thread scheduler, a thread dispatcher, and additional functional units for a processor. In at least one embodiment, graphics core 2000 includes one or more matrix engines to compute matrix operations, e.g., when computing tensor operations.

[0390] In at least one embodiment, one or more slices 2001A-2001N includes one or more ray tracing units to compute ray tracing operations (e.g., 16 ray tracing units per slice slices 2001A-2001N) . In at least one embodiment, a ray tracing unit computes ray traversal, triangle intersection, bounding box intersect, or other ray tracing operations.

[0391] In at least one embodiment, one or more slices 2001A-2001N includes a media slice that encodes, decodes, and / or transcodes data; scales and / or format converts data; and / or performs video quality operations on video data.

[0392] In at least one embodiment, one or more slices 2001A-2001N are linked to L2 cache and memory fabric, link connectors, high-bandwidth memory (HBM) (e.g., HBM2e, HDM3) stacks, and a media engine. In at least one embodiment, one or more slices 2001A-2001N include multiple cores (e.g., 16 cores) and multiple ray tracing units (e.g., 16) paired to each core. In at least one embodiment, one or more slices 2001A-2001N has one or more L1 caches. In at least one embodiment, one or more slices 2001A-2001N include one or more vector engines; one or more instruction caches to store instructions; one or more L1 caches to cache data; one or  more shared local memories (SLMs) to store data, e.g., corresponding to instructions; one or more samplers to sample data; one or more ray tracing units to perform ray tracing operations; one or more geometries to perform operations in geometry pipelines and / or apply geometric transformations to vertices or polygons; one or more rasterizers to describe an image in vector graphics format (e.g., shape) and convert it into a raster image (e.g., a series of pixels, dots, or lines, which when displayed together, create an image that is represented by shapes) ; one or more a Hierarchical Depth Buffer (Hiz) to buffer data; and / or one or more pixel backends. In at least one embodiment, a slice 2001A-2001N includes a memory fabric, e.g., an L2 cache.

[0393] In at least one embodiment, FPUs 2014A-2014N can perform single-precision (32-bit) and half-precision (16-bit) floating point operations, while DPFPUs 2015A-2015N perform double precision (64-bit) floating point operations. In at least one embodiment, ALUs 2016A-2016N can perform variable precision integer operations at 8-bit, 16-bit, and 32-bit precision, and can be configured for mixed precision operations. In at least one embodiment, MPUs 2017A-2017N can also be configured for mixed precision matrix operations, including half-precision floating point and 8-bit integer operations. In at least one embodiment, MPUs 2017-2017N can perform a variety of matrix operations to accelerate machine learning application frameworks, including enabling support for accelerated general matrix to matrix multiplication (GEMM) . In at least one embodiment, AFUs 2012A-2012N can perform additional logic operations not supported by floating-point or integer units, including trigonometric operations (e.g., sine, cosine, etc. ) .

[0394] Logic 915 are used to perform inferencing and / or training operations associated with one or more embodiments. Details regarding logic 915 are provided herein in conjunction with FIGS. 9A and / or 9B. In at least one embodiment, logic 915 may be used in graphics core 2000 for inferencing or predicting operations based, at least in part, on weight parameters calculated using neural network training operations, neural network functions and / or architectures, or neural network use cases described herein.

[0395] In at least one embodiment, graphics core 2000 includes an interconnect and a link fabric sublayer that is attached to a switch and a GPU-GPU bridge that enables multiple graphics processors 2000 (e.g., 8) to be interlinked without glue to each other with load / store units (LSUs) , data transfer units, and sync semantics across multiple graphics processors 2000. In at least one  embodiment, interconnects include standardized interconnects (e.g., PCIe) or some combination thereof.

[0396] In at least one embodiment, graphics core 2000 includes multiple tiles. In at least one embodiment, a tile is an individual die or one or more dies, where individual dies can be connected with an interconnect (e.g., embedded multi-die interconnect bridge (EMIB) ) . In at least one embodiment, graphics core 2000 includes a compute tile, a memory tile (e.g., where a memory tile can be exclusively accessed by different tiles or different chipsets such as a Rambo tile) , substrate tile, a base tile, a HMB tile, a link tile, and EMIB tile, where all tiles are packaged together in graphics core 2000 as part of a GPU. In at least one embodiment, graphics core 2000 can include multiple tiles in a single package (also referred to as a “multi tile package” ) . In at least one embodiment, a compute tile can have 8 graphics cores 2000, an L1 cache; and a base tile can have a host interface with PCIe 5.0, HBM2e, MDFI, and EMIB, a link tile with 8 links, 8 ports with an embedded switch. In at least one embodiment, tiles are connected with face-to-face (F2F) chip-on-chip bonding thr...

Claims

1.A processor comprising:one or more circuits to select one or more masks to be used with one or more neural networks based, at least in part, on one or more hardware resources to use the one or more neural networks.2.The processor of claim 1, wherein the one or more circuits are to select the one or more masks based, at least in part, on one or more metrics generated by performing variations of the one or more neural networks using the one or more hardware resources.3.The processor of claim 1, wherein the one or more circuits are to select the one or more masks to be used with the one or more neural networks to modify one or more data values of the one or more neural networks.4.The processor of claim 1, wherein the one or more circuits are to prune one or more layers of the one or more neural networks using the one or more masks.5.The processor of claim 1, wherein the one or more circuits are to select the one or more masks based, at least in part, on a list that correlates one or more metrics with one or more optimization techniques and one or more parameters of the one or more hardware resources.6.The processor of claim 1, wherein the one or more circuits are to select a mask from the selected one or more masks to be used with the one or more neural networks based, at least in part, on an identification of a hardware resource.7.The processor of claim 1, wherein the one or more circuits are to modify one or more parameters to be used with the one or more neural networks based, at least in part, on one or more dense versions of the one or more neural networks.8.A system, comprising:one or more processors to select one or more masks to be used with one or more neural networks based, at least in part, on one or more hardware resources to use the one or more neural networks.9.The system of claim 8, wherein the one or more processors are to identify the one or more masks based, at least in part, on performance metrics generated by the one or more hardware resources performing the one or more neural networks.10.The system of claim 8, wherein the one or more processors are to quantize one or more values of the one or more neural networks based, at least in part, on the one or more masks.11.The system of claim 8, wherein the one or more processors are to generate one or more sparse neural networks using the selected one or more masks with the one or more neural networks.12.The system of claim 8, wherein the one or more processors are to select the one or more masks based, at least in part, on performance metrics generated by the one or more hardware resources performing the one or more neural networks that exceed one or more threshold performance metrics.13.The system of claim 8, wherein the one or more circuits are to select the one or more masks, based, at least in part, on one or more parameters of a hardware resource.14.The system of claim 8, wherein the one or more circuits are further to train the one or more neural networks using the one or more selected masks.15.A method, comprising:selecting one or more masks to be used with one or more neural networks based, at least in part, on one or more hardware resources to use the one or more neural networks.16.The method of claim 15, wherein the one or more masks is identified based, at least in part, on performance metrics generated by using the one or more hardware resources performing the one or more neural network models modified with a quantization of one or more values.17.The method of claim 15, wherein the one or more masks is to be used with the one or more neural networks to prune one or more portions of the one or more neural networks.18.The method of claim 15, further comprising generating one or more sparse neural networks using the one or more masks to reduce one or more layers of the one or more neural networks.19.The method of claim 15, wherein the one or more neural networks are to be performed by the one or more hardware resources to exceed one or more threshold performance metrics that indicate accuracy and one or more threshold values that indicate inferencing speed.20.The method of claim 15, wherein the one or more masks are one or more tensors that indicate which nonzero values of the one or more neural networks should be set to zero.

Images