Device and method for digital to analog conversion

Abstract

A device for digital to analog conversion, including: a digital filter circuit, configured to generate N digital signals according to an input digital signal, wherein a digital signal k among the N digital signals has a same frequency as the input digital signal, N being a positive integer greater than 1; N DACs, configured to convert the N digital signals to N analog signals, wherein a DAC k among the N DACs is configured to sample the digital signal k based on a sampling clock k among N sampling clocks and to generate an analog signal k among the N analog signals according to a sampling result, wherein the sampling clock k has a phase shift of 2kπ / (NxM) as compared to a sampling clock 0, M being a positive integer, k = 0, 1, …, N-1; and a combiner, configured to combine the N analog signals to generate an output analog signal. According to the above technical solution, image signals which cannot be filtered out by the LPF can be reduced without increasing the sampling frequency.

Description

DEVICE AND METHOD FOR DIGITAL TO ANALOG CONVERSIONTECHNICAL FIELD

[0001] Embodiments of the present application relate to the field of electronic engineering technologies, and more specifically, to a device and method for digital to analog conversion.BACKGROUND

[0002] Digital to analog conversion technology can be used to convert a digital signal to an analog signal, playing an important role in many fields such as communication, audio and video playback, measurement and control, etc.

[0003] Digital to analog converter (DAC) is a circuit used to perform digital to analog conversion. DAC can sample the digital signal based on a sampling clock to generate a corresponding analog signal. However, while generating the analog signal, DACs also generate image signals at integer multiples of the sampling clock frequency. The image signals can interfere with the analog signal, so they need to be suppressed as much as possible.

[0004] By increasing the clock signal frequency of the DAC, the image signals can be generated at a higher frequency, allowing more image signals to be filtered out by a low pass filter (LPF) . However, increasing the sampling clock frequency of the DAC requires a corresponding increase in the frequency of the sampled digital signal, resulting in increased power consumption of the system. Therefore, a low power consumption device and method for suppressing the image signals during the analog to digital conversion is necessary.SUMMARY

[0005] Embodiments of the present application provide a device for digital to analog conversion and related method. According to the present application, an image signal can be suppressed without increasing a frequency of a digital signal.

[0006] According to a first aspect, an embodiment of the present application provides a device for digital to analog conversion, including: a digital filter circuit, configured to generate N digital signals according to an input digital signal, where a digital signal k among the N digital signals has a same frequency as the input digital signal, N being a positive integer greater than 1; N digital to analog converters (DACs) , configured to convert the N digital signals to N analog signals, where a DAC k  among the N DACs is configured to sample the digital signal k based on a sampling clock k among N sampling clocks and to generate an analog signal k among the N analog signals according to a sampling result, where the sampling clock k has a phase shift of as compared to a sampling clock 0, M being a positive integer, k = 0, 1, …, N-1; and a combiner, configured to combine the N analog signals to generate an output analog signal.

[0007] Optionally, an output analog signal may meet the following formula:

[0008] Y (f) is the strength of the analog signal k at frequency f in the spectrum, sinc (f*Ts) is the sampling function, Ts is the sampling time interval (that is, the reciprocal of the frequency of the sampling clock) , W (f) is frequency-domain representation of the unsampled analog input, ΔT0 is the time interval corresponding to the phase shift between the sampling clock 1 and the sampling clock 0, δ (f-n / Ts) is the impulse function, n is a integer, N being a positive integer greater than 1, k = 0, 1, …, N-1.

[0009] According to the above technical solution, without increasing the sampling frequency, the image signal at f=n / Ts on the frequency spectrum of the output analog signal can be suppressed when n=m*M and m≠l*N, where m and l are integers. That is, image signals which cannot be filtered out by the LPF can be reduced with low power consumption.

[0010] With reference to the first aspect, in some embodiments, the sampling clock k has a same frequency as the input digital signal.

[0011] According to the above technical solution, the DAC k may sample all data contained in the digital signal k. In addition, the implementation of the above process does not require increasing the sampling frequency of any DAC among the N DACs, thus the power consumption of the system may be further reduced.

[0012] With reference to the first aspect, in some embodiments, the N sampling clocks have a same duty cycle.

[0013] According to the above technical solution, there is no need for additional processing to adjust the duty cycle of the clock signal, which may reduce the complexity of the clock circuit and improve the efficiency of digital to analog conversion.

[0014] With reference to the first aspect, in some embodiments, the digital filter circuit includes N-1 interpolator (s) , an interpolator p among the N-1 interpolator (s) is configured to calculate a value of a sampling point in a digital signal p according to values of a plurality of sampling points in the input digital signal, p = 1, 2, …, N-1.

[0015] With reference to the first aspect, in some embodiments, a value of the i-th sampling point in the digital signal p meets the following formula:

[0016] x is a time of the i-th sampling point in the digital signal p, y is a value of the i-th sampling point in the digital signal p, xi-1 is a time of the (i-1) -th sampling point in the input digital signal, yi-1 is a value of the (i-1) -th sampling point in the input digital signal, xi is a time of the i-th sampling point in the input digital signal, yi is a value of the i-th sampling point in the input digital signal, xi+1 is a time of the (i+1) -th sampling point in the input digital signal, yi+1 is a value of the (i+1) -th sampling point in the input digital signal, xi+2 is a time of the (i+2) -th sampling point in the input digital signal, yi+2 is a value of the (i+2) -th sampling point in the input digital signal, and i is a positive integer greater than 1.

[0017] According to the above technical solution, the N digital signals may be generated in a simple manner, reducing system complexity and further reducing the cost of suppressing the image signals.

[0018] According to a second aspect, an embodiment of the present application provides a method for digital to analog conversion, including: generating, by a digital filter circuit, N digital signals according to an input digital signal, where a digital signal k among the N digital signals has a same frequency as the input digital signal, N being a positive integer greater than 1; converting, by N digital to analog converters (DACs) , the N digital signals to N analog signals, where a DAC k among the N DACs is configured to sample the digital signal k based on a sampling clock k among N sampling clocks and to generate an analog signal k among the N analog signals according to a sampling result, where the sampling clock k has a phase shift of  as compared to a sampling clock 0, M being a positive integer, k = 0, 1, …, N-1; and combining, by a combiner, the N analog signals to generate an output analog signal.

[0019] Optionally, an output analog signal may meet the following formula:

[0020] Y (f) is the strength of the analog signal k at frequency f in the spectrum, sinc (f*Ts) is the sampling function, Ts is the sampling time interval (that is, the reciprocal of the frequency of the sampling clock) , W (f) is frequency-domain representation of the unsampled analog input, ΔT0 is the time interval corresponding to the phase shift between the sampling clock 1 and the sampling clock 0, δ (f-n / Ts) is the impulse function, n is a integer, N being a positive integer greater than 1, k = 0, 1, …, N-1.

[0021] With reference to the second aspect, in some embodiments, the sampling clock k has a same frequency as the input digital signal.

[0022] With reference to the second aspect, in some embodiments, the N sampling clocks have a same duty cycle.

[0023] With reference to the second aspect, in some embodiments, the digital filter circuit includes N-1 interpolator (s) , and the generating N digital signals according to an input digital signal includes: calculating, by an interpolator p among the N-1 interpolator (s) , a value of a sampling point in a digital signal p according to values of a plurality of sampling points in the  input digital signal, p = 1, 2, …, N-1.

[0024] With reference to the second aspect, in some embodiments, a value of the i-th sampling point in the digital signal p meets the following formula:

[0025] x is a time of the i-th sampling point in the digital signal p, y is a value of the i-th sampling point in the digital signal p, xi-1 is a time of the (i-1) -th sampling point in the input digital signal, yi-1 is a value of the (i-1) -th sampling point in the input digital signal, xi is a time of the i-th sampling point in the input digital signal, yi is a value of the i-th sampling point in the input digital signal, xi+1 is a time of the (i+1) -th sampling point in the input digital signal, yi+1 is a value of the (i+1) -th sampling point in the input digital signal, xi+2 is a time of the (i+2) -th sampling point in the input digital signal, yi+2 is a value of the (i+2) -th sampling point in the input digital signal, and i is a positive integer greater than 1.

[0026] According to a third aspect, an embodiment of the present application provides a computer readable storage medium including instructions. When the instructions run on an electronic device, the electronic device is enabled to perform the method in the second aspect or any possible implementation of the second aspect.

[0027] According to a fourth aspect, an embodiment of the present application provides an electronic device, including a processor and a memory. The processor is connected to the memory. The memory is configured to store instructions, and the processor is configured to execute the instructions. When the processor executes the instructions stored in the memory, the processor is enabled to perform the method in the second aspect or any possible implementation of the second aspect.

[0028] According to a fifth aspect, an embodiment of the present application provides a chip system, where the chip system includes a memory and a processor, and the memory is configured to store a computer program, and the processor is configured to invoke the computer program from the memory and run the computer program, so that an electronic device on which the chip system is disposed performs the method in the second aspect or any possible implementation of the second aspect.

[0029] According to a sixth aspect, an embodiment of the present application provides a computer program product, where when the computer program product runs on an electronic device, the electronic device is enabled to perform the method in the second aspect or any possible implementation of the second aspect.DESCRIPTION OF DRAWINGS

[0030] FIG. 1 illustrates a system used to perform digital to analog conversion.

[0031] FIG. 2 illustrates a frequency spectrum output by DAC.

[0032] FIG. 3 illustrates a schematic diagram of a device for digital to analog conversion provided by some embodiments of the present application.

[0033] FIG. 4 illustrates a schematic diagram of a phase relationship between N sampling clocks.

[0034] FIG. 5 illustrates a schematic diagram of two DACs sampling based on a same sampling clock.

[0035] FIG. 6 illustrates a circuit diagram of a device for digital to analog conversion provided by some embodiments of the present application.

[0036] FIG. 7 illustrates frequency spectrums output with and without using the device provided by the present application.

[0037] FIG. 8 illustrates a flowchart of a method for digital to analog conversion provided by some embodiments of the present application.

[0038] FIG. 9 illustrates a schematic block diagram of an electronic device provided by some embodiments of the present application.DESCRIPTION OF EMBODIMENTS

[0039] The following describes the technical solutions in the present application with reference to the accompanying drawings.

[0040] FIG. 1 illustrates a system used to perform digital to analog conversion. Referring to FIG. 1, a system 100 includes at least a DAC 110 and an LPF 120. During operation, a digital signal is input to the DAC 110. The DAC 110 is configured to sample the digital signal based on a sampling clock to generate a corresponding analog signal. While generating the analog signal, DAC 100 also generates image signals at integer multiples of the sampling clock frequency. FIG. 2 illustrates a frequency spectrum output by DAC. Referring to FIG. 2, when the sampling clock frequency is 75 MHz, there is an analog signal at 0 Hz in the frequency spectrum, and there are image signals at integer multiples of 75 MHz (such as 75 MHz, 150MHz, etc. ) .

[0041] The LPF 120 is configured to filter out a signal with a frequency greater than a threshold in the frequency spectrum. For example, as shown in FIG. 2, assuming that the threshold is 100 MHz, an image signal with a frequency of 150 MHz and higher may be filtered out, and an image signal with a frequency of 75 MHz may not be filtered out. The unfiltered  image signal will interfere with the analog signal.

[0042] One way to suppress more image signals is to increase the clock signal frequency of the DAC. For example, as shown in FIG. 2, if the clock signal frequency of the DAC 110 is increased to 150 MHz, a first image signal will be generated at 150MHz, which makes each image signal be filtered out by a same LPF 120 with the threshold of 100MHz. However, increasing the sampling clock frequency of the DAC 110 requires a corresponding increase in the frequency of the sampled digital signal, resulting in increased power consumption of the system.

[0043] Another way to suppress more image signals is to increase the order of the LPF. For example, the LPF 120 can be replaced from a first-order LPF to a second-order LPF. However, the second-order LPF requires more operational amplifiers compared to the first-order LPF, resulting in increased circuit area and power consumption. In addition, the mismatch between I and Q will also increase.

[0044] It would be desirable, therefore, to have a low power consumption device and method for suppressing the image signals during the analog to digital conversion.

[0045] FIG. 3 illustrates a schematic diagram of a device for digital to analog conversion provided by some embodiments of the present application.

[0046] Referring to FIG. 3, the device 300 may include a digital filter circuit 310, N DACs 320 and a combiner 330, where N is a positive integer greater than 1. The digital filter circuit 310 may include an input end 311 and at least N output ends 312. An input digital signal may be input from the input end 311 into the device 300. The digital filter circuit 310 may be configured to generate N digital signals according to the input digital signal from the input end 311. The N digital signals are one-to-one corresponding to the N output ends 312 and the N output ends 312 are one-to-one corresponding to the N DACs 320. Each output end 312 among the N output ends may be coupled to an input end of the corresponding DAC 320, so that each digital signal among the N digital signals may be input to the corresponding DAC 320 through the corresponding output end 312.

[0047] The N DACs 320 may be configured to convert the N digital signals to N analog signals. Specifically, each DAC 320 among the N DACs may be configured to convert the digital signal from the corresponding output end 312. For example, a DAC k among the N DACs may be configured to convert the digital signal k to an analog signal k among the N analog signals, k = 0, 1, …, N-1. Specifically, the DAC k may be configured to sample the digital signal k based on a sampling clock k among N sampling clocks and to generate an analog signal k among the N analog signals according to a sampling result.

[0048] An output end of each DAC 320 among the N DACs may be coupled to an input end of the combiner 330. The combiner 330 may be configured to combine the N analog signals to generate an output analog signal.

[0049] A digital signal k among the N digital signals has a same frequency as the input digital signal, N being a positive  integer greater than 1. Furthermore, the sampling clock k among the N sampling clocks has a phase shift of as compared to a sampling clock 0, M being a positive integer, k = 0, 1, …, N-1. For example, when N = 2, the phase shift between the sampling clock 1 and the sampling clock 0 may be π. In other words, the time interval between each data point in digital signal 1 being sampled and each data point in digital signal 0 being sampled is π, which means if sampling points in digital signal 0 are located at positions t = 0, 2π, 4π, …, etc. in the time domain, sampling points in digital signal 1 are located at positions t = π, 3π, 5π, …, etc. For another example, when N =3, the phase shift between the sampling clock 1 and the sampling clock 0 may be and the phase shift between the sampling clock 2 and the sampling clock 0 may be which means if sampling points in digital signal 0 are located at positions t = 0, 2π, 4π, …, etc. in the time domain, sampling points in digital signal 1 are located at positions etc. and sampling points in digital signal 2 are located at positions etc. The phase shift may be other values besides the above examples, such as etc. whenN = 2, or etc. when N = 3.

[0050] According to the sampling theory, the analog signal k generated by the DAC k can be expressed as the following equation (EQ. 1) :

[0051] Y (f) is the strength of the analog signal k at frequency f in the spectrum, sinc (f*Ts) is the sampling function, Ts is the sampling time interval (that is, the reciprocal of the frequency of the sampling clock) , W (f) is frequency-domain representation of the unsampled analog input, ΔT0 is the time interval corresponding to the phase shift between the sampling clock 1 and the sampling clock 0, δ (f-n / Ts) is the impulse function, n is a integer, k = 0, 1, …, N-1.

[0052] Therefore, the output analog signal generated by the superposition of the N analog signals can be expressed as the following equation (EQ. 2) :

[0053] YPPDA (f) is the strength of the output analog signal at frequency f in the spectrum.

[0054] The proportional relationship between ΔT0 and Ts in EQ. 2 can be expressed as the proportional relationship between the phase shift of and 2π by the following equation (EQ. 3) :

[0055] Therefore, EQ. 2 can be expressed as the following equation (EQ. 4) :

[0056] The impulse function has characteristics as the following equation (EQ. 5) :

[0057] Ts is the sampling time interval, so 1 / Ts represents the sampling clock frequency of the DAC k. Therefore, when f-n / Ts=0, that is f is an integer multiple of the sampling clock frequency, whether YPPDA (f) equals 0 depends on the value of holds if n=m*M and m≠l*N , where m and l are integers.

[0058] Therefore, when n satisfies the above conditions, the image signal at f=n / Ts on the frequency spectrum of the output analog signal can be suppressed. In addition, the digital signal processed by each DAC among the N DACs has a same frequency as the input digital signal, which means that the frequencies of the digital circuits or analog circuits in the system do not need to be increased.

[0059] To sum up, the device provided by the present application may suppress image signals without increasing the sampling frequency, thereby suppressing image signals with low power consumption.

[0060] In some embodiments, each DAC 320 may sample the digital signal based on a sampling clock with a same frequency. For example, the N sampling clocks may have a same frequency as the input digital signal. In other words, the sampling clock k may have a same frequency as the digital signal k, which makes the DAC k sample all data contained in the digital signal k. In addition, the implementation of the above process does not require increasing the sampling frequency of any DAC among the N DACs, thus the power consumption of the system may be further reduced.

[0061] Further, in some embodiments, the N sampling clocks may have a same duty cycle. Therefore, there is no need for additional processing to adjust the duty cycle of the clock signal, which may reduce the complexity of the clock circuit and improve the efficiency of digital to analog conversion.

[0062] In some embodiments, when the sampling clock k among the N sampling clocks has a phase shift of as compared to a sampling clock 0, the N DACs may sample the digital signal on a same edge of the N sampling clocks.

[0063] FIG. 4 illustrates a schematic diagram of a phase relationship between N sampling clocks. Referring to FIG. 4, when M = 1, the phase shift between the sampling clock 0 and the sampling clock k is k = 0, 1, …, N-1. Suppose the rising edge of the sampling clock k has a same frequency as the input digital signal. Since the digital signal k also has a same frequency as the input digital signal, the digital signal k may have a same frequency as the digital signal k. So, the DAC k among the N DACs may sample the digital signal k on one or more rising edges of the sampling clock k, which makes the time interval between each data point in digital signal k being sampled and each data point in digital signal 0 being sampled be

[0064] It should be noted that the sampling position of the DAC is not limited to the rising edge of the sampling clock. By way of example rather than limitation, the DAC k among the N DACs may sample the digital signal k on one or more  falling edges of the sampling clock k.

[0065] The phase shift between the N sampling clocks may be generated by a delay-locked loop but is not limited thereto. By way of example rather than limitation, when M = 2 and N = 1, that is, the digital signal 0 is the same as the input digital signal and the phase shift between the input digital signal and the digital signal 1 is π, the digital signal 1 may be generated by an inverter.

[0066] According to the foregoing technical solution, the phases of the N sampling clocks may match the N digital signals, allowing the N analog signals generated by the N DACs to be combined correctly.

[0067] In some other embodiments, the N sampling clocks may have a same phase. In other words, the N DACs may sample based on a same sampling clock, and different DACs sample at different positions of the same sampling clock to match the N digital signals. For example, when N = 2, a sampling clock 0 and a sampling clock 1 may have a same phase, and the DAC 0 and the DAC 1 may sample digital signals on different edges of the sampling clock.

[0068] FIG. 5 illustrates a schematic diagram of two DACs sampling based on a same sampling clock. It should be noted that a sampling clock 0 used by the DAC 0 and a sampling clock 1 used by the DAC 1 may be a same sampling clock shown in FIG. 5. When M = 1, the DAC 0 may sample a digital signal 0 on one or more rising edges of the sampling clock (i.e., the sampling clock 0) , and the DAC 1 may sample a digital signal 1 on one or more falling edges of the sampling clock (i.e., the sampling clock 1) , which makes the time interval between each data point in digital signal 1 being sampled and each data point in digital signal 0 being sampled be π.

[0069] It should be noted that the sampling position of the DAC is not limited to the above-mentioned example. By way of example rather than limitation, when M = 2, the DAC 0 can sample a digital signal 0 on one or more falling edges of the sampling clock 0 and the DAC 1 can sample a digital signal 1 on one or more rising edges of the sampling clock.

[0070] According to the foregoing technical solution, the phase of N sampling clocks does not need to be offset, thus the power consumption of the system may be further reduced.

[0071] Optionally, the digital filter circuit 310 may further include a delay alignment 314. The delay alignment 314 may be configured to align the N digital signals. Specifically, the delay alignment 314 may enable sampling points at corresponding positions in the N digital signals to be sampled within a same sampling period. For example, the delay alignment 314 may enable the j-th sampling point of each digital signal in the N digital signals to be sampled within the j-th sampling period, where j is a positive integer.

[0072] Optionally, the digital filter circuit 310 may further include N-1 interpolator (s) 313. Each interpolator 313 among the N-1 interpolator (s) may be configured to generate one digital signal among the N digital signals according to an input digital signal. The generation method includes but is not limited to interpolation. For example, an interpolator p among the N-1  interpolator (s) may be configured to calculate a value of a sampling point in a digital signal p according to values of a plurality of sampling points in the input digital signal, p = 1, 2, …, N-1.

[0073] In some other embodiments, the method for calculating the values of the sampling points in the digital signal p may be the Lagrange interpolation method, such as the third-order Lagrange interpolation method. For example, a value of the i-th sampling point in the digital signal p may meet the following equation (EQ. 6) :

[0074] x is a time of the i-th sampling point in the digital signal p, y is a value of the i-th sampling point in the digital signal p, xi-1 is a time of the (i-1) -th sampling point in the input digital signal, yi-1 is a value of the (i-1) -th sampling point in the input digital signal, xi is a time of the i-th sampling point in the input digital signal, yi is a value of the i-th sampling point in the input digital signal, xi+1 is a time of the (i+1) -th sampling point in the input digital signal, yi+1 is a value of the (i+1) -th sampling point in the input digital signal, xi+2 is a time of the (i+2) -th sampling point in the input digital signal, yi+2 is a value of the (i+2) -th sampling point in the input digital signal, and i is a positive integer greater than 1.

[0075] It should be noted that the method for calculating the values of the sampling points is not limited to the EQ. 6. By way of example rather than limitation, the values of the sampling points may be calculated according to the first-order Lagrange interpolation polynomial or the Newton interpolation polynomial, etc.

[0076] It should be noted that the interpolator in FIG. 3 is only schematic. In some other embodiments, different interpolators may share one or more components.

[0077] According to the foregoing technical solution, the N digital signals may be generated in a simple manner, reducing system complexity and further reducing the cost of suppressing the image signals.

[0078] FIG. 6 illustrates a circuit diagram of a device for digital to analog conversion provided by some embodiments of the present application.

[0079] Referring to FIG. 6, the operations implemented by the interpolator in the digital filter circuit may include addition, multiplication by a constant, and unit delay. Since the digital filter circuit inputs the digital signals generated according to the input digital signal to two DACs, N = 2 in this embodiment. When the i-th sampling point in the input digital signal (as the i-th sampling point in the digital signal 0) is being input to the DAC 0, the i-th sampling point in the digital signal 1 is being input to the DAC 1. According to the circuit shown in FIG. 6, the value of the i-th sampling point in the digital signal meets the following equation (EQ. 7) :

[0080] y is a value of the i-th sampling point in the digital signal 1, yi-1 is a value of the (i-1) -th sampling point in the input digital signal, yi is a value of the i-th sampling point in the input digital signal, yi+1 is a value of the (i+1) -th sampling point in the input digital signal, yi+2 is a value of the (i+2) -th sampling point in the input digital signal, and i is a positive integer greater than 1.

[0081] Suppose there is an equal time interval between the sampling points in the input digital signal, the condition for EQ.6 to be expressed as EQ. 7 is that is, the time of the i-th sampling point in the digital signal 1, the midpoint between the time of the (i-1) -th sampling point in the input digital signal and the time of the i-th sampling point in the input digital signal. In other words, the digital signal 0 is the same as the input digital signal and the phase shift between the input digital signal and the digital signal 1 is π, which means M = 1 in this embodiment.

[0082] According to EQ. 4, in the case of N = 1 and M = 1, YPPDA (f) =0 when n is odd. In other words, the image signal at an odd multiple of the sampling clock frequency can be suppressed. FIG. 7 illustrates frequency spectrums output with and without using the device provided by the present application. Referring to FIG. 2, the sampling clock frequency is 75 MHz. When the device provided by the present application is not used, there are image signals at integer multiples of 75 MHz in the output frequency spectrum. When the device shown in FIG. 6 is used, there are image signals only at integer multiples of 150 MHz in the output frequency spectrum. According to the foregoing technical solution, image signals that cannot be filtered out by the LPF located after the device provided by the present application may be reduced.

[0083] FIG. 8 illustrates a flowchart of a method for digital to analog conversion provided by some embodiments of the present application. In some embodiments, the method illustrated in FIG. 8 may be performed by the device illustrated in FIG. 3. In some other embodiments, the method illustrated in FIG. 8 may be performed by an electronic device including the device illustrated in FIG. 3. The device to perform the method illustrated in FIG. 8 may include a digital filter circuit, N DACs and a combiner, where N is a positive integer greater than 1.

[0084] 801, a digital filter circuit generates N digital signals according to an input digital signal.

[0085] A digital signal k among the N digital signals may have a same frequency as the input digital signal, N being a positive integer greater than 1.

[0086] In some embodiments, the digital filter circuit may include N-1 interpolator (s) . An interpolator p among the N-1 interpolator (s) may calculate a value of a sampling point in a digital signal p according to values of a plurality of sampling points in the input digital signal, p = 1, 2, …, N-1.

[0087] Optionally, a value of the i-th sampling point in the digital signal p may meet the following formula:

[0088] x is a time of the i-th sampling point in the digital signal p, y is a value of the i-th sampling point in the digital signal p, xi-1 is a time of the (i-1) -th sampling point in the input digital signal, yi-1 is a value of the (i-1) -th sampling point in the input digital signal, xi is a time of the i-th sampling point in the input digital signal, yi is a value of the i-th sampling point in the input digital signal, xi+1 is a time of the (i+1) -th sampling point in the input digital signal, yi+1 is a value of the (i+1) -th sampling point in the input digital signal, xi+2 is a time of the (i+2) -th sampling point in the input digital signal, yi+2 is a value of the (i+2) -th sampling point in the input digital signal, and i is a positive integer greater than 1.

[0089] 802, N DACs convert the N digital signals to N analog signals.

[0090] A DAC k among the N DACs may convert the digital signal k to an analog signal k among the N analog signals.

[0091] In some embodiments, the DAC k may sample the digital signal k based on a sampling clock k among N sampling clocks and generate the analog signal k according to a sampling result, where the N sampling clocks may have a same frequency as the input digital signal. Furthermore, the sampling clock k may have a phase shift of as compared to a sampling clock 0.

[0092] In some embodiments, the DAC k may sample the digital signal k on a rising edge of the sampling clock k.

[0093] In some other embodiments, when N = 2, a sampling clock 0 and a sampling clock 1 may have a same phase. A DAC 0 may sample a digital signal 0 on a rising edge of the sampling clock 0, and a DAC 1 may sample a digital signal 1 on a falling edge of the sampling clock 1.

[0094] Optionally, the N sampling clocks may have a same duty cycle.

[0095] 803, the combiner combines the N analog signals to generate an output analog signal.

[0096] Optionally, the output analog signal may meet the following formula:

[0097] Where, Y (f) is the strength of the analog signal k at frequency f in the spectrum, sinc (f*Ts) is the sampling function, Ts is the sampling time interval, W (f) is frequency-domain representation of the unsampled analog input, ΔT0 is the time interval corresponding to the phase shift between the digital signal 1 and the digital signal 0, δ (f-n / Ts) is the impulse function, n is a integer, N being a positive integer greater than 1, k = 0, 1, …, N-1.

[0098] More details on how to process digital to analog conversion may refer to the above-mentioned embodiments and will not be described here.

[0099] FIG. 9 illustrates a schematic block diagram of an electronic device provided by some embodiments of the present application.

[0100] As shown in FIG. 9, an electronic device 900 may include a transceiver 901, a processor 902, and a memory 903. The memory 903 may be configured to store code, instructions, and the like executed by the processor 902.

[0101] It should be understood that the processor 902 may be an integrated circuit chip and has a signal processing capability. In an implementation process, steps of the foregoing method embodiments may be completed by using a hardware integrated logic circuit in the processor, or by using instructions in a form of software. The processor may be a general purpose processor, a central processing unit (CPU) , a graphics processing unit (GPU) , a neural processing unit (NPU) , a system on chip (SoC) or another programmable logic device, a discrete gate or transistor logic device, or a discrete hardware component. The processor may implement or perform the methods, the steps, and the logical block diagrams that are disclosed in the embodiments of the present application. The general purpose processor may be a microprocessor, or the processor may be any conventional processor or the like. The steps of the methods disclosed with reference to the embodiments of the present application may be directly performed and completed by the processor, or may be performed and completed by using a combination of hardware in the processor and a software module. The software module may be located in a mature storage medium in the art, such as a random access memory, a flash memory, a read-only memory, a programmable read-only memory, an electrically erasable programmable memory, or a register. The storage medium is located in the memory, and the processor reads information in the memory and completes the steps of the foregoing methods performed by the encoding device or the decoding device in combination with hardware in the processor.

[0102] It may be understood that the memory 903 in the embodiments of the present application may be a volatile memory or a nonvolatile memory, or may include both a volatile memory and a nonvolatile memory. The nonvolatile memory may be a read-only memory (Read-Only Memory, ROM) , a programmable read-only memory (Programmable ROM, PROM) , an erasable programmable read-only memory (Erasable PROM, EPROM) , an electrically erasable programmable read-only memory (Electrically EPROM, EEPROM) , or a flash memory. The volatile memory may be a random access memory (Random Access Memory, RAM) and is used as an external cache. By way of example rather than limitation, many forms of RAMs may be used, and are, for example, a static random access memory (Static RAM, SRAM) , a dynamic random access memory (Dynamic RAM, DRAM) , a synchronous dynamic random access memory (Synchronous DRAM, SDRAM) , a double data rate synchronous dynamic random access memory (Double Data Rate SDRAM, DDR SDRAM) , an enhanced synchronous dynamic random access memory (Enhanced SDRAM, ESDRAM) , a synchronous link dynamic random access memory (Synchronous link DRAM, SLDRAM) , and a direct rambus random access memory (Direct Rambus RAM, DR RAM) .

[0103] It should be noted that the memory in the electronic device and the methods described in this specification includes but is not limited to these memories and a memory of any other appropriate type.

[0104] The present application provides a computer readable storage medium including instructions. When the  instructions run on an electronic device, the electronic device is enabled to perform the aforementioned method.

[0105] The present application provides a chip system. The chip system includes a memory and a processor, and the memory is configured to store a computer program, and the processor is configured to invoke the computer program from the memory and run the computer program, so that an electronic device on which the chip system is disposed performs the aforementioned method.

[0106] The present application provides a computer program product. When the computer program product runs on an electronic device, the electronic device is enabled to perform the aforementioned method.

[0107] In the embodiments of the present application, “at least one” means one or more, and “aplurality of” means two or more. The term “and / or” describes an association relationship between associated objects and represents that three relationships may exist. For example, A and / or B may represent the following three cases: only A exists, both A and B exist, and only B exists, where A and B may be singular or plural. The character “ / ” generally indicates an “or” relationship between the associated objects. “At least one of the following” and a similar expression thereof refer to any combination of these items, including any combination of one item or a plurality of items. For example, at least one of a, b, and c may indicate: a, b, c, a and b, a and c, b and c, or a, b, and c, where a, b, and c may be singular or plural.

[0108] A person of ordinary skill in the art may be aware that, in combination with the examples described in the embodiments disclosed in this specification, units and algorithm steps can be implemented by electronic hardware or a combination of computer software and electronic hardware. Whether the functions are performed by hardware or software depends on particular applications and design constraints of the technical solutions. A person skilled in the art may use different methods to implement the described functions for each particular application, but it should not be considered that the implementation goes beyond the scope of this application.

[0109] In the several embodiments provided in this application, it should be understood that the disclosed system, apparatus, and method may be implemented in other manners. For example, the described apparatus embodiment is merely an example. For example, the unit division is merely logical function division and may be other division in actual implementation. For example, a plurality of units or components may be combined or integrated into another system, or some features may be ignored or not performed. In addition, the displayed or discussed mutual couplings or direct couplings or communication connections may be implemented through some interfaces. The indirect couplings or communication connections between the apparatuses or units may be implemented in electronic, mechanical, or other forms.

[0110] The units described as separate parts may be or may not be physically separate, and parts displayed as units may be or may not be physical units, may be located in one position, or may be distributed in a plurality of positions. Some or all of the units may be selected based on actual requirements to achieve the objectives of the solutions of the embodiments.

[0111] In addition, functional units in the embodiments of this application may be integrated into one processing unit, or each of the units may exist alone physically, or two or more units are integrated into one unit.

[0112] When the functions are implemented in a form of a software functional unit and sold or used as an independent product, the functions may be stored in a computer readable storage medium. Based on such an understanding, the technical solutions in this application essentially, or the part contributing to the prior art, or some of the technical solutions may be implemented in a form of a software product. The computer software product is stored in a storage medium, and includes several instructions for instructing a computer device (which may be a personal computer, a server, a network device, or the like) to perform all or some of the steps of the methods described in the embodiments of this application. The foregoing storage medium includes: any medium that can store program code, such as a USB flash drive, a removable hard disk, a read-only memory (Read-Only Memory, ROM) , a random access memory (Random Access Memory, RAM) , a magnetic disk, or an optical disc.

[0113] The foregoing descriptions are merely specific implementations of this application, but are not intended to limit the protection scope of this application. Any variation or replacement readily figured out by a person skilled in the art within the technical scope disclosed in this application shall fall within the protection scope of this application. Therefore, the protection scope of this application shall be subject to the protection scope of the claims.

Claims

1.A device for digital to analog conversion, comprising:a digital filter circuit, configured to generate N digital signals according to an input digital signal, wherein a digital signal k among the N digital signals has a same frequency as the input digital signal, N being a positive integer greater than 1;N digital to analog converters (DACs) , configured to convert the N digital signals to N analog signals, wherein a DAC k among the N DACs is configured to sample the digital signal k based on a sampling clock k among N sampling clocks and to generate an analog signal k among the N analog signals according to a sampling result, wherein the sampling clock k has a phase shift ofas compared to a sampling clock 0, M being a positive integer, k = 0, 1, …, N-1; anda combiner, configured to combine the N analog signals to generate an output analog signal.2.The device according to claim 1, wherein the sampling clock k has a same frequency as the input digital signal.3.The device according to any one of claims 1 or 2, wherein the N sampling clocks have a same duty cycle.4.The device according to any one of claims 1 to 3, wherein the digital filter circuit comprises N-1 interpolator (s) ,an interpolator p among the N-1 interpolator (s) is configured to calculate a value of a sampling point in a digital signal p according to values of a plurality of sampling points in the input digital signal, p = 1, 2, …, N-1.5.The device according to claim 4, wherein a value of the i-th sampling point in the digital signal p meets the following formula: wherein x is a time of the i-th sampling point in the digital signal p, y is a value of the i-th sampling point in the digital signal p, xi-1 is a time of the (i-1) -th sampling point in the input digital signal, yi-1 is a value of the (i-1) -th sampling point in the input digital signal, xi is a time of the i-th sampling point in the input digital signal, yi is a value of the i-th sampling point in the input digital signal, xi+1 is a time of the (i+1) -th sampling point in the input digital signal, yi+1 is a value of the (i+1) -th sampling point in the input digital signal, xi+2 is a time of the (i+2) -th sampling point in the input digital signal, yi+2 is a value of the (i+2) -th sampling point in the input digital signal, and i is a positive integer greater than 1.6.A method for digital to analog conversion, comprising:generating, by a digital filter circuit, N digital signals according to an input digital signal, wherein a digital signal k among the N digital signals has a same frequency as the input digital signal, N being a positive integer greater than 1;converting, by N digital to analog converters (DACs) , the N digital signals to N analog signals, wherein a DAC k among the N DACs is configured to sample the digital signal k based on a sampling clock k among N sampling clocks and to generate an analog signal k among the N analog signals according to a sampling result, wherein the sampling clock k has a phase shift ofas compared to a sampling clock 0, M being a positive integer, k = 0, 1, …, N-1; andcombining, by a combiner, the N analog signals to generate an output analog signal.7.The method according to claim 6, wherein the sampling clock k has a same frequency as the input digital signal.8.The method according to any one of claims 6 or 7, wherein the N sampling clocks have a same duty cycle.9.The method according to any one of claims 6 to 8, wherein the digital filter circuit comprises N-1 interpolator (s) , and the generating N digital signals according to an input digital signal comprises:calculating, by an interpolator p among the N-1 interpolator (s) , a value of a sampling point in a digital signal p according to values of a plurality of sampling points in the input digital signal, p = 1, 2, …, N-1.10.The method according to claim 9, wherein a value of the i-th sampling point in the digital signal p meets the following formula: wherein x is a time of the i-th sampling point in the digital signal p, y is a value of the i-th sampling point in the digital signal p, xi-1 is a time of the (i-1) -th sampling point in the input digital signal, yi-1 is a value of the (i-1) -th sampling point in the input digital signal, xi is a time of the i-th sampling point in the input digital signal, yi is a value of the i-th sampling point in the input digital signal, xi+1 is a time of the (i+1) -th sampling point in the input digital signal, yi+1 is a value of the (i+1) -th sampling point in the input digital signal, xi+2 is a time of the (i+2) -th sampling point in the input digital signal, yi+2 is a value of the (i+2) -th sampling point in the input digital signal, and i is a positive integer greater than 1.11.A computer readable storage medium, wherein the computer readable storage medium stores instructions, and when the instructions run on an electronic device, the electronic device is enabled to perform the method according to any one of claims 6 to 10.12.An electronic device, comprising a memory and a processor, wherein the memory is configured to store a computer program, and the processor is configured to invoke the computer program from the memory and run the computer program, so that the electronic device performs the method according to any one of claims 6 to 10.13.A chip system, comprising a memory and a processor, wherein the memory is configured to store a computer program,  and the processor is configured to invoke the computer program from the memory and run the computer program, so that an electronic device on which the chip system is disposed performs the method according to any one of claims 6 to 10.14.A computer program product, wherein when the computer program product runs on an electronic device, the electronic device is enabled to perform the method according to any one of claims 6 to 10.

Images