Apparatus and method of switch control in a power converter

Abstract

A power conversion apparatus comprises a first switch coupled in series with a second switch via a first node, and a third switch coupled in series with a fourth switch via a second node. A transformer is coupled between the switches, and a control circuit configured to generate first and second control signals configured to turn on and turn off the first and second switches. The control circuit is further configured to generate a third and fourth control signals configured to turn on and turn off the third and fourth switches. The control circuit compares a first voltage of the first node with a first comparison voltage value. The control circuit adjusts a first delay time for the first control signal based on a fourth delay time for the fourth control signal being zero and adjusts the fourth delay time based on the fourth delay time being greater than zero.

Description

APPARATUS AND METHOD OF SWITCH CONTROL IN A POWER CONVERTERTECHNICAL FIELD

[0001] Aspects of the disclosure relate to output power distribution, and more particularly to reducing voltage stress in a power converter.BACKGROUND

[0002] A power supply unit is an electrical device that supplies electric power to an electrical load. Indeed, power supply units typically have a power input connection, which receives energy in the form of electric current from a source, and one or more power output connections that deliver current to the load. The primary function of a power supply is to convert electric current from a source to a correct voltage, current, and frequency to power a load. Indeed, a power supply unit may perform a variety of functions, such as, but not limited to, power conversion, alternating current to direct current (AC-DC) or DC-DC conversion, adjusting voltage levels, and providing backup power during power grid outages.

[0003] In some power converters such as intermediate bus converters (IBCs) , for example, power conversion is achieved through active control of power switches. Often, an IBC having a low cost, a high efficiency, and a high power density are desirable. In can be helpful to reduce the cost of such power converters by choosing components that have more relaxed tolerance parameters between components of the same type than choosing components with tight tolerances. However, due to the potential of the tolerance parameters to have a greater fluctuation between components, a control scheme capable of improving efficiency and reducing component stresses is beneficial.SUMMARY

[0004] In accordance with one aspect of the present disclosure, a power conversion apparatus comprises a voltage bus having a first rail and a second rail. A first switch assembly is coupled between the first rail and the second rail and comprises a first switch coupled in series with a second switch via a first node. A second switch assembly is coupled between the first rail and the second rail and comprises a third switch coupled in series with a fourth switch via a second node. A transformer is coupled between the first and second switch assemblies, and a control circuit configured to generate a first control signal comprising a control pulse configured to turn on and turn off the first switch and to generate a second control signal comprising a control pulse configured to turn on and turn off the second  switch. The control circuit is further configured to generate a third control signal comprising a control pulse configured to turn on and turn off the third switch, to generate a fourth control signal comprising a control pulse configured to turn on and turn off the fourth switch, to determine a first voltage based on a voltage of the first node, and to compare the first voltage with a first comparison voltage value. Based on the comparison of the first voltage with the first comparison voltage value, the control circuit is configured to adjust a first delay time for the control pulse of the first control signal based on a fourth delay time for the control pulse of the fourth control signal being zero and to adjust the fourth delay time based on the fourth delay time being greater than zero.

[0005] In accordance with another aspect of the present disclosure a method of delay time adjustment includes generating a first control signal comprising a control pulse configured to control an operating mode of a first switch of a first switch assembly, the first switch assembly coupled between a first rail and a second rail of a voltage bus and further comprising a second switch coupled in series with the first switch via a first node. The method also comprises generating a second control signal comprising a control pulse configured to control an operating mode of the second switch and generating a third control signal comprising a control pulse configured to control an operating mode of a third switch of a second switch assembly coupled between the first and second rails and further comprising a fourth switch coupled in series with the third switch via a second node. The method further comprises generating a fourth control signal comprising a control pulse configured to control an operating mode of the fourth switch, adjusting a first delay time for the control pulse of the first control signal based on a comparison of a first comparison voltage value with a first node voltage value and based on for the first delay time being greater than zero, and adjusting a fourth delay time for the control pulse of the fourth control signal based on the comparison and based on the fourth delay time being greater than zero. The first node voltage value is based on a voltage of the first node.BRIEF DESCRIPTION OF THE DRAWINGS

[0006] The drawings illustrate embodiments presently contemplated for carrying out the invention.

[0007] In the drawings:

[0008] FIG. 1 is a schematic diagram of a power converter according to one or more embodiments.

[0009] FIG. 2 is a signal diagram illustrating control signals for controllable switches of the power converter of FIG. 1 according to one or more embodiments.

[0010] FIG. 3 is a schematic diagram representing electrical characteristics of a controllable switch of the power converter of FIG. 1 according to one or more embodiments.

[0011] FIG. 4 is a signal diagram illustrating a time delay in response to one or more control signals of the diagram illustrated in FIG. 2 according to one or more embodiments.

[0012] FIG. 5 illustrates example drain-source voltage waveforms experienced by a plurality of the controllable switches of the power converter of FIG. 1 according to one or more embodiments.

[0013] FIG. 6 is a schematic diagram illustrating a current flow example in the power converter of FIG. 1 according to one or more embodiments.

[0014] FIG. 7 is a schematic diagram of a power converter according to one or more embodiments.

[0015] FIG. 8 is a signal diagram illustrating control signals for controllable switches of the power converter of FIG. 7 according to one or more embodiments.

[0016] FIG. 9 is a flowchart of a method for determining control signal delays according to one or more embodiments.

[0017] FIG. 10 is a flowchart of a method for determining control signal delays according to one or more embodiments.

[0018] While the present disclosure is susceptible to various modifications and alternative forms, specific embodiments thereof have been shown by way of example in the drawings and are herein described in detail. It should be understood, however, that the description herein of specific embodiments is not intended to limit the present disclosure to the particular forms disclosed, but on the contrary, the intention is to cover all modifications, equivalents, and alternatives falling within the spirit and scope of the present disclosure. Note that  corresponding reference numerals indicate corresponding parts throughout the several views of the drawings.DETAILED DESCRIPTION

[0019] Examples of the present disclosure will now be described more fully with reference to the accompanying drawings. The following description is merely exemplary in nature and is not intended to limit the present disclosure, application, or uses.

[0020] Example embodiments are provided so that this disclosure will be thorough and will fully convey the scope to those who are skilled in the art. Numerous specific details are set forth such as examples of specific components, devices, and methods, to provide a thorough understanding of embodiments of the present disclosure. It will be apparent to those skilled in the art that specific details need not be employed, that example embodiments may be embodied in many different forms and that neither should be construed to limit the scope of the disclosure. In some example embodiments, well-known processes, well-known device structures, and well-known technologies are not described in detail.

[0021] Although the disclosure hereof is detailed and exact to enable those skilled in the art to practice the invention, the physical embodiments herein disclosed merely exemplify the invention which may be embodied in other specific structures. While the preferred embodiment has been described, the details may be changed without departing from the invention, which is defined by the claims.

[0022] FIG. 1 illustrates a schematic diagram of a power converter 100 according to one or more embodiments. As shown, the power converter 100 may be implemented as a non-isolated hard switching full bridge converter with interconnected windings. However, other power converter arrangements are also contemplated herein, and this disclosure is not limited to any particular intermediate bus converter (IBC) topology. An input power source 101 is coupled with input power rails 102, 103 connected to a full-bridge controllable switch voltage conversion circuit 104 that includes a pair of switch legs 105, 106 coupled in parallel between the input power rails 102, 103.

[0023] A first switch leg 105 includes three controllable switches 107, 108, 109 coupled in series via a pair of common nodes 110, 111. Similarly, the second switch leg 106 includes three controllable switches 112, 113, 114 coupled in series via a pair of common nodes 115,  116. A transformer assembly 117 has a primary winding 118 coupled in series between common nodes 110, 115 and includes a secondary winding 119 serially coupled between common nodes 111, 116. The secondary winding 119 may be a single winding with a tap near the middle or may be a pair of serially-coupled windings. An output inductor 120 is coupled with the secondary winding 119 to provide an output current to a voltage output 121 coupleable with a load 122 and an output capacitor 123.

[0024] FIG. 2 illustrates a signal control timing diagram 200 illustrating control timing signals for controllable switches of the power converter 100 of FIG. 1 according to one or more embodiments. The signal control timing diagram 200 represents one example of a full-bridge control scheme for the power converter 100. High-side switch G1 and middle-side switch G5 are controlled together via a first control signal 201. Middle-side switch G2 and high-side switch G4 are controlled together via a second control signal 202. Low-side switches G3 and G6 are controlled via third and fourth control signals 203, 204.

[0025] FIG. 3 represents the electrical characteristics of any one of the controllable switches 107-114 of the power converter 100 of FIG. 1. In one embodiment, the controllable switches 107-114 comprise transistors and, more particularly, metal-oxide-semiconductor field-effect transistors (MOSFETs) . However, other types of controllable switches are also contemplated. A switch 300 represents a switchable conduction state of the component. For example, an open mode of the switch 300 represents a non-conduction state of the controllable switch component. A closed mode of the switch 300 represents a conduction state of the controllable switch component. A diode 301 is illustrated that represents a body diode of the controllable switch component. Additionally, a capacitor 302 is shown representing a output capacitance (Coss) of the controllable switch component. As understood regarding MOSFETs, the output capacitance (Coss) is not constant and depends at least in part on the voltage, Vds, between the drain and source terminals.

[0026] FIG. 4 illustrates timing signals 400 representing conduction modes of a pair of the controllable switches (G1 and G5) 107, 113 of the power converter 100. While the first control signal 201 of FIG. 2, for example, may send (or may intend to send) the same control signal values to switches (G1 and G5) 107, 113 to turn on and off simultaneously, internal variances of component parameters and other factors may result in a difference or delay in the changing from a conduction mode 401, 402 to a non-conduction mode 403, 404. As illustrated, while intended to be turned off simultaneously with the switch G1 (e.g., per the  first control signal 201 of FIG. 2) , the switch G5 nevertheless includes a delay time 405 of the conduction mode 402 after the switch G1 turns off.

[0027] While FIG. 4 illustrates the delay time 405 extending the conduction mode 402 of the controllable switch G5 113, it is to be understood that the controllable switch G1 107 may turn off after controllable switch G5 113, thus resulting in a delay time 405 of the conduction mode 401 of controllable switch G1 107 compared with the conduction mode 402 of controllable switch G5 113. Further, while the delay time 405 is illustrated related to the timing signals of the controllable switches (G1 and G5) 107, 113, it is also to be understood that an independent delay time may exist between the conduction and non-conduction modes of the controllable switches (G2 and G4) 108, 112 in a similar manner.

[0028] FIG. 5 illustrates example drain-source voltage waveforms experienced by a plurality of the controllable switches of the power converter 100 of FIG. 1 according to one or more embodiments. A pair of waveforms 500, 501 illustrate drain-source voltages (Vds) experienced by the high-side controllable switches (G1 and G4) 107, 112 in successive cycles of a control operation of the power converter 100 of FIG. 1. Another pair of waveforms 502, 503 illustrate Vds voltages experienced by the middle-side controllable switches (G2 and G5) 108, 113 in the successive cycles. Each of the waveforms 500-503 includes a pair of distinct voltage platforms. A first high-side voltage platform, Vh1, 504 is indicated within the waveform 500, and a second high-side voltage platform, Vh2, 505 is indicated within the waveform 501. The waveforms 502, 503 indicate a first middle-side voltage platform, Vm1, 506 and a second middle-side voltage platform, Vm2, 507.

[0029] As shown in FIG. 5, the Vds waveforms 500-503 of the high-side controllable switches (G1 and G4) 107, 112 and the middle-side controllable switches (G2 and G5) 108, 113 are not identical. The voltage values of the second high-side voltage platform, Vh2, 505 and the second middle-side voltage platform, Vm2, 507 are related to the transformer ratio of the transformer assembly 117 of FIG. 1. Their voltage values are generally fixed and may be determined by the following formulas:  Vm2=Vin      (Eqn. 2) ,

[0030] wherein Vin is the voltage of the input power source 101 of FIG. 1, Np is the number of turns of the primary winding 118 of FIG. 1, and Ns is the number of turns of the secondary winding 119 of FIG. 1.

[0031] However, the voltage values of the first high-side voltage platform, Vh1, 504 and the first middle-side voltage platform, Vm1, 506 are not fixed values and are sensitive at least to the output capacitance, Coss, of the high-and middle-side controllable switches (G2 and G5) 107, 108, 112, ; to the turn-off delay time 405 (FIG. 4) between the controllable switch pairs Q1 / Q5 or Q2 / Q4; and to the output current (Iout) .

[0032] To assist with an analysis of the platforms Vh1 504 and Vm1 506, FIG. 6 illustrates a current flow example 600 in the components of the power converter 100 of FIG. 1 according to one or more embodiments. The controllable switches 107-109 and 112-114 are shown based on their schematic representation in FIG. 3; however, the diodes 301 are not shown) . In this example, a snapshot of the currents during a turn-off period (e.g., period 205 of FIG. 2) of the controllable switch pair Q1 / Q5 107, 113 is used as a basis for the analysis.

[0033] In the switch leg 105, since the controllable switch 109 is conducting, the ΔV and iC1 on C1 (e.g., the Coss of Q1 107) are:

[0034] In the switch leg 106, after the controllable switch pair Q1 / Q5 107, 113 change to their non-conducting modes and controllable switch 114 is turned on (e.g., via the fourth control signal 204 of FIG. 2) , the ΔV and iC5 on C5 (e.g., the Coss of Q5 113) are:

[0035] wherein ttrans is the transient time of the controllable switch pair Q1 / Q5 107, 113 from their conduction mode to their non-conduction mode; Nps is the transformer ratio (e.g., Nps =  Np / Ns) ; ioff is the current in transformer winding Np 118 when Q1 / Q5 are off and is related the output current; and

[0036] However, as illustrated and discussed above with respect to FIG. 4, the controllable switches Q1 / Q5 107, 113 may not turn off simultaneously in a real world application. Accordingly, a time delay extending the on time of controllable switch Q5 113 (e.g., the delay time 405 of FIG. 4) or extending the on time of the controllable switch Q1 107 may be experienced even though the fourth control signal 204 instructs the controllable switch pair Q1 / Q5 107, 113 to turn off simultaneously. In response to the extra time delay, the current will charge / discharge the capacitors on the switch leg 105, 106 that turns off first. Accordingly, an additional ΔV will be generated.

[0037] In response to the time delay extending the on time of the controllable switch Q5 113 as illustrated via the delay time 405 of FIG. 4, the extra ΔV will be generated as follows:

[0038] In response to the time delay extending the on time of the controllable switch Q1 107, the extra ΔV will be generated as follows:

[0039] After the turn-off transient completes, ΔVC1, ΔVC5 and ΔV will satisfy the following equation: Vin=ΔVC1+ΔVC5+ΔV        (Eqn. 10) .

[0040] Based on a combination of the equations 1-10 above, the first high-side voltage platform, Vh1, 504 and the first middle-side voltage platform, Vm1, 506 can be calculated. In response to the time delay extending the on time of the controllable switch Q5 113 as illustrated via the delay time 405 of FIG. 4, the Vh1 can be calculated as follows:

[0041] The Vm1 can be calculated as follows:

[0042] In response to the time delay extending the on time of the controllable switch Q1 107, the Vh1 can be calculated as follows:

[0043] The Vm1 can be calculated as follows:

[0044] Based on operation of the power converter 100 of FIG. 1 as described above, high voltage stress on the controllable switches 107-109 and 112-114 and especially the high-side switches 107, 112 strengthens the use of high voltage rated components and encourages the selection of components with matching output current (Coss) parameter values. Further, component aging may increase turn-off time delays as described herein.

[0045] FIG. 7 illustrates a schematic diagram of a power converter 700 according to one or more embodiments that improves voltage conversion of the power converter 100 of FIG. 1. Components of the power converter 700 in common with the power converter 100 of FIG. 1 share the same reference numerals and arrangements as described above with respect to FIG. 1. A control circuit 701 (e.g., a controller) is illustrated that is configured to generate control signals 702 (see FIG. 8, for example) sent to the controllable switches 107-109 and 112-114 for controlling their conduction and non-conduction modes. A resistor divider network includes a first pair of resistors 703, 704 serially coupled via a common node 705 and forming a first resistor divider for sensing a voltage of the common node 110 and a second pair of resistors 706, 707 serially coupled via a common node 708 and forming a second resistor divider for sensing a voltage of the common node 115. A platform controller 709 is coupled with the common node 705 to determine a voltage value, VA, 710, which is a scaled voltage value present on the common node 110. The platform controller 709 is also coupled with the common node 708 to determine a voltage value, VB, 711, which is a scaled voltage  value present on the common node 115. Based on the voltage values 710, 711 and one or more pre-set voltage values, Vpre-set, 712, the platform controller 709 is configured to determine one or more time delay adjustment values (e.g., t1, t2, t4, t5) 713 used to adjust the control signals 702.

[0046] A feedback controller or circuit 714 receives feedback signals Iout 715, Vin 716, and Vout 717 and calculates a duty cycle signal 718 for input to a summer 719 configured to calculate the control signals 702 based on the time delay adjustment values (e.g., t1, t2, t4, t5) and the duty cycle signal 718.

[0047] The control circuit 701 is configured to generate the control signals 702 to address differences in component parameters and tolerances discussed above to reduce the effects of high voltage stresses on the components. FIG. 8 illustrates a signal diagram 800 including control signals for the controllable switches 107-109 and 112-114 of the power converter 700 of FIG. 7 according to one or more embodiments. Referring to FIGS. 7 and 8, the feedback controller 714 is configured to generate calculated PWM signals 801-804 transmitted to gates G1-G6 for controlling the conduction and non-conduction modes of the controllable switches 107-109 and 112-114. To reduce the effects of high voltage stresses, the platform controller 709 is configured to generate or adjust one or more of the time delay adjustment values 713 for altering the calculated PWM signals 801, 802 for the controllable switches 107-108 and 112-113. As illustrated in FIG. 8, delay times t1, t2, t4, t5 713 may be calculated and added to respective individual pulse signals 805-808 of the respective control signals G1, G2, G4, G5 702. As shown, the extra on-time pulses may be added to the corresponding pulse signals 805-808 to adjust the voltage values 809, 810 of the respective common nodes 110, 115. Following the transitions of the pulse signals 805, 808 from their on times to their off times, the voltage value 809 is sampled via the common node 705 by the platform controller 709 at sampling times, ts1, for calculation of any adjustments to the delay times t1, t5 713. Similarly, following the transitions of the pulse signals 806, 807 from their on times to their off times, the voltage value 810 is sampled via the common node 708 by the platform controller 709 at sampling times, ts2, for calculation of any adjustments to the delay times t2, t4 713.

[0048] A procedure 900 for determining control signal delays (e.g., delay times t1, t5 713) for controllable switches 107 and 113 is illustrated in FIG. 9 according to one or more embodiments. At step 901, the method of procedure 900 includes acquiring the values of the preset voltage values 712. In particular, the preset voltage values 712 include a preset  maximum voltage, Vpre-max, and a preset minimum voltage, Vpre-min. In one example, the preset voltage values 712 may be obtained via a lookup table or may be generated by one or more voltage supplies configured to provide the preset voltage values 712 to the platform controller 709. In another embodiment, the platform controller 709 may include the lookup table, and the input for receiving the preset voltage values 712 may be eliminated or used for other purposes.

[0049] At step 902, the platform voltage, VA, is determined by sampling the common node 705. Based on the value of the platform voltage, VA, and the preset maximum and minimum voltages, an adjustment time, Δt, may be used to adjust previously calculated delay times t1, t5 713. In one embodiment, Δt is a pre-set step for delay time adjustment. It can be set equal to the pulse width resolution of the control circuit 701, for example. Δt determines how fast an adjustment to the delay times t1, t2, t4, t5 713 is made.

[0050] In a first comparison at step 903, the platform voltage, VA, is compared with the preset minimum voltage, Vpre-min, to determine whether the platform voltage, VA, is greater than the preset minimum voltage, Vpre-min. If the platform voltage, VA, is less than the preset minimum voltage, Vpre-min, (904) , delay time t5 is examined at step 905 to determine whether it is active (e.g., whether it has previously been set and is above 0 seconds) . If the delay time t5 is active and greater than 0 seconds (906) , the adjustment time, Δt, is subtracted from the current value of delay time t5 at step 907. Reducing the delay time t5 by Δt is not intended to reduce the delay time t5 to a value below zero. Therefore, if the subtraction should produce a negative delay time t5 value, delay time t5 is then set to zero. If the delay time t5 is inactive and not greater than 0 seconds (908) , the adjustment time, Δt, is added to the current value of delay time t1 at step 909. Thus, if the platform voltage, VA, is less than the preset minimum voltage, Vpre-min, the delay time t5 is reduced if it has a value greater than zero, and if not, the delay time t1 is increased. Procedure 900 then proceeds to step 910 for the summer 719 to add the active delay time (e.g., whichever of the delay times t1, t5 is active) to the corresponding control pulse 805, 808. By reducing the delay time t5 and by increasing the delay time t1, the platform voltage, VA, should increase based on the control signals 805, 808. While FIG. 8 illustrates delay times t1 and t5 as having a variable width, only one of them should be greater than zero while the other is equal to zero based on the method of procedure 900.

[0051] If, based on the first comparison at step 903, the platform voltage, VA, is greater than the preset minimum voltage, Vpre-min 911, a second comparison at step 912 is performed  to determine whether the platform voltage, VA, is less than the preset maximum voltage, Vpre-max. If the platform voltage, VA, is greater than the preset maximum voltage, Vpre-max, (913) , delay time t1 is examined at step 914 to determine whether it is active (e.g., whether it has previously been set and is above 0 seconds) . If the delay time t1 is active and greater than 0 seconds (915) , the adjustment time, Δt, is subtracted from the current value of delay time t1 at step 916. Reducing the delay time t1 by Δt is not intended to reduce the delay time t1 to a value below zero. Therefore, if the subtraction should produce a negative delay time t1 value, delay time t1 is then set to zero. If the delay time t1 is inactive and not greater than 0 seconds (917) , the adjustment time, Δt, is added to the current value of delay time t5 at step 918. The active delay time is added to the corresponding control pulse 805, 808 at step 910. Thus, if the platform voltage, VA, is greater than the preset maximum voltage, Vpre-max, the delay time t1 is reduced if it has a value greater than zero, and if not, the delay time t5 is increased. By reducing the delay time t1 and by increasing the delay time t5, the platform voltage, VA, should decrease based on the control signals 805, 808.

[0052] If, based on the second comparison at step 912, the platform voltage, VA, is less than (919) the preset maximum voltage, Vpre-max, then the platform voltage, VA, is within the bounds defined by the preset maximum voltage, Vpre-max, and the preset minimum voltage, Vpre-min. Accordingly, neither of the delay times t1, t5 is adjusted, and if either of the delay times t1, t5 is active, it is added to the corresponding control pulse 805, 808 at step 910.

[0053] A procedure 1000 for determining control signal delays according to one or more embodiments. The procedure 1000 is similar to the procedure 900 of FIG. 9 with application to the delay times t4, t2 and controllable switches 108 and 112 rather than to the delay times t1, t5 and controllable switches 107 and 113 addressed in the procedure 900. At step 1001, the method of procedure 1000 includes acquiring the values of the preset maximum and minimum voltages, Vpre-max and Vpre-min. At step 1002, the platform voltage, VB, is determined by sampling the common node 708. Based on the value of the platform voltage, VB, and the preset maximum and minimum voltages, the adjustment time, Δt, may be used to adjust previously calculated delay times t2, t4 713.

[0054] In a first comparison at step 1003, the platform voltage, VB, is compared with the preset minimum voltage, Vpre-min, to determine whether the platform voltage, VB, is greater than the preset minimum voltage, Vpre-min. If the platform voltage, VB, is less than the preset minimum voltage, Vpre-min, (1004) , delay time t2 is examined at step 1005 to determine  whether it is active (e.g., whether it has previously been set and is above 0 seconds) . If the delay time t2 is active and greater than 0 seconds (1006) , the adjustment time, Δt, is subtracted from the current value of delay time t2 at step 1007. Reducing the delay time t2 by Δt is not intended to reduce the delay time t2 to a value below zero. Therefore, if the subtraction should produce a negative delay time t2 value, delay time t2 is then set to zero. If the delay time t2 is inactive and not greater than 0 seconds (1008) , the adjustment time, Δt, is added to the current value of delay time t4 at step 1009. Thus, if the platform voltage, VB, is less than the preset minimum voltage, Vpre-min, the delay time t2 is reduced if it has a value greater than zero, and if not, the delay time t4 is increased. Procedure 1000 then proceeds to step 1010 for the summer 719 to add the active delay time (e.g., whichever of the delay times t2, t4 is active) to the corresponding control pulse 806, 807. By reducing the delay time t2 and by increasing the delay time t4, the platform voltage, VB, should increase based on the control signals 806, 807. While FIG. 8 illustrates delay times t2 and t4 as having a variable width, only one of them should be greater than zero while the other is equal to zero based on the method of procedure 1000.

[0055] If, based on the first comparison at step 1003, the platform voltage, VB, is greater than the preset minimum voltage, Vpre-min 1011, a second comparison at step 1012 is performed to determine whether the platform voltage, VB, is less than the preset maximum voltage, Vpre-max. If the platform voltage, VB, is greater than the preset maximum voltage, Vpre-max, (1013) , delay time t4 is examined at step 1014 to determine whether it is active (e.g., whether it has previously been set and is above 0 seconds) . If the delay time t4 is active and greater than 0 seconds (1015) , the adjustment time, Δt, is subtracted from the current value of delay time t4 at step 1016. Reducing the delay time t4 by Δt is not intended to reduce the delay time t4 to a value below zero. Therefore, if the subtraction should produce a negative delay time t4 value, delay time t4 is then set to zero. If the delay time t4 is inactive and not greater than 0 seconds (1017) , the adjustment time, Δt, is added to the current value of delay time t2 at step 1018. The active delay time is added to the corresponding control pulse 806, 807 at step 1010. Thus, if the platform voltage, VB, is greater than the preset maximum voltage, Vpre-max, the delay time t4 is reduced if it has a value greater than zero, and if not, the delay time t2 is increased. By reducing the delay time t4 and by increasing the delay time t2, the platform voltage, VB, should decrease based on the control signals 806, 807.

[0056] If, based on the second comparison at step 1012, the platform voltage, VB, is less than (1019) the preset maximum voltage, Vpre-max, then the platform voltage, VB, is within the bounds defined by the preset maximum voltage, Vpre-max, and the preset minimum voltage, Vpre-min. Accordingly, neither of the delay times t2, t4 is adjusted, and if either of the delay times t2, t4 is active, it is added to the corresponding control pulse 806, 807 at step 1010.

[0057] Embodiments of this disclosure provide for minimizing the differences of output capacitances (Coss) in MOSFETs used for the controllable switches and differences of propagation delays based on components of different manufacturing batches. A calibration process may be used to set default values for the delay times t1, t2, t4, t5 during the manufacturing process of the power converter 100 to deliver a product to an end user within desired operation parameters. In addition, lower voltage rated switches may be used as high-side switches than the middle-side switches to achieve high module efficiency and / or lower cost. The embodiments described herein produce less voltage stress on the high-side switches that allows for the lower rated component selection. Other benefits include minimizing the power loss from Coss to achieve a high module efficiency and the possibility to re-arrange power loss between high-and middle-side switches to optimize the module cooling.

[0058] While the invention has been described in detail in connection with only a limited number of embodiments, it should be readily understood that the invention is not limited to such disclosed embodiments. Rather, the invention can be modified to incorporate any number of variations, alterations, substitutions or equivalent arrangements not heretofore described, but which are commensurate with the spirit and scope of the present disclosure. Additionally, while various embodiments of the present disclosure have been described, it is to be understood that aspects of the present disclosure may include only some of the described embodiments. Accordingly, the invention is not to be seen as limited by the foregoing description but is only limited by the scope of the appended claims.

Claims

1.A power conversion apparatus comprising:a voltage bus comprising a first rail and a second rail;a first switch assembly coupled between the first rail and the second rail and comprising a first switch coupled in series with a second switch via a first node;a second switch assembly coupled between the first rail and the second rail and comprising a third switch coupled in series with a fourth switch via a second node;a transformer coupled between the first and second switch assemblies; anda control circuit configured to:generate a first control signal comprising a control pulse configured to turn on and turn off the first switch;generate a second control signal comprising a control pulse configured to turn on and turn off the second switch;generate a third control signal comprising a control pulse configured to turn on and turn off the third switch;generate a fourth control signal comprising a control pulse configured to turn on and turn off the fourth switch;determine a first voltage based on a voltage of the first node;compare the first voltage with a first comparison voltage value;based on the comparison of the first voltage with the first comparison voltage value:adjust a first delay time for the control pulse of the first control signal based on a fourth delay time for the control pulse of the fourth control signal being zero; andadjust the fourth delay time based on the fourth delay time being greater than zero.2.The power conversion apparatus of claim 1 further comprising:a first voltage divider coupled with the first node and comprising a first pair of resistors coupled in series via a first resistor node; anda second voltage divider coupled with the second node and comprising a second pair of resistors coupled in series via a second resistor node; andwherein the control circuit comprises:a platform controller configured to determine the first voltage via the first resistor node.3.The power conversion apparatus of claim 1, wherein the control circuit is further configured to:add the adjusted first delay time to the control pulse of the first control signal based on the fourth delay time being zero; andadd the adjusted fourth delay time to the control pulse of the fourth control signal based on the fourth delay time being greater than zero.4.The power conversion apparatus of claim 3, wherein the control circuit is further configured to:compare the first voltage with a second comparison voltage value; andbased on the comparison of the first voltage with the second comparison voltage value:adjust the fourth delay time based on the first delay time being zero; andadjust the first delay time based on the first delay time being greater than zero.5.The power conversion apparatus of claim 4, wherein the control circuit is further configured to:add the fourth delay time to the control pulse of the fourth control signal based on the first delay time being zero; andadd the adjusted first delay time to the control pulse of the first control signal based on the first delay time being greater than zero.6.The power conversion apparatus of claim 5, wherein the second comparison voltage value is greater than the first comparison voltage value.7.The power conversion apparatus of claim 1, wherein the control circuit is further configured to:determine a second voltage based on a voltage of the second node;compare the second voltage with the first comparison voltage value;based on the comparison of the second voltage with the first comparison voltage value:adjust a third delay time for the control pulse of the third control signal based on a second delay time for the control pulse of the second control signal being zero; andadjust the second delay time based on the second delay time being greater than zero;compare the second voltage with the second comparison voltage value;based on the comparison of the second voltage with the second comparison voltage value:adjust the second delay time based on the third delay time being zero; andadjust the third delay time based on the third delay time being greater than zero.8.The power conversion apparatus of claim 1, wherein:the first switch assembly further comprises a fifth switch coupled in series with the second switch via a third node;the second switch assembly further comprises a sixth switch coupled in series with the fourth switch via a fourth node.9.The power conversion apparatus of claim 8, wherein the transformer comprises:a primary winding coupled between the first and second nodes; anda secondary winding coupled between the third and fourth nodes.10.The power conversion apparatus of claim 9 further comprising an output inductor coupled to the secondary winding and configured to supply an output voltage to a load.11.A method of delay time adjustment comprising:generating a first control signal comprising a control pulse configured to control an operating mode of a first switch of a first switch assembly, the first switch assembly coupled between a first rail and a second rail of a voltage bus and further comprising a second switch coupled in series with the first switch via a first node;generating a second control signal comprising a control pulse configured to control an operating mode of the second switch;generating a third control signal comprising a control pulse configured to control an operating mode of a third switch of a second switch assembly coupled between the first and second rails and further comprising a fourth switch coupled in series with the third switch via a second node;generating a fourth control signal comprising a control pulse configured to control an operating mode of the fourth switch;adjusting a first delay time for the control pulse of the first control signal based on a comparison of a first comparison voltage value with a first node voltage value and based on for the first delay time being greater than zero; andadjusting a fourth delay time for the control pulse of the fourth control signal based on the comparison and based on the fourth delay time being greater than zero;wherein the first node voltage value is based on a voltage of the first node.12.The method of claim 11, wherein the first comparison voltage value comprises a minimum voltage value; andwherein, in response to the comparison indicating that the first node voltage value is less than the first comparison voltage value:the adjusting of the first delay time comprises adding a pre-determined time adjustment, Δt, to the first delay time; andthe adjusting of the fourth delay time comprises subtracting the pre-determined time adjustment, Δt, from the fourth delay time.13.The method of claim 12 further comprising:adjusting the first delay time based on a comparison of a second comparison voltage value with the first node voltage value and based on for the first delay time being greater than zero; andadjusting the fourth delay time based on the comparison of the second comparison voltage value and based on the fourth delay time being greater than zero;wherein the second comparison voltage value comprises a maximum voltage value.14.The method of claim 13 wherein, in response to the comparison indicating that the first node voltage value is greater than the second comparison voltage value:the adjusting of the first delay time comprises subtracting a pre-determined time adjustment, Δt, from the first delay time; andthe adjusting of the fourth delay time comprises adding the pre-determined time adjustment, Δt, to the fourth delay time.15.The method of claim 11, wherein the first comparison voltage value comprises a maximum voltage value; andwherein, in response to the comparison indicating that the first node voltage value is greater than the first comparison voltage value:the adjusting of the first delay time comprises subtracting a pre-determined time adjustment, Δt, from the first delay time; andthe adjusting of the fourth delay time comprises adding the pre-determined time adjustment, Δt, to the fourth delay time.16.The method of claim 11 further comprising:generating the control pulse of the first control signal based on a value of an input voltage supplied to the voltage bus, based on a value of an output current, and based on an output voltage.17.The method of claim 16 further comprising:extending the control pulse of the first control signal by the adjusted first delay time based on the first delay time being greater than zero; andtransmitting the control pulse to a gate of the first switch.18.The method of claim 17 further comprising measuring a measurement voltage indicative of a voltage of the first node; andsetting the first node voltage value based on the measurement voltage.19.The method of claim 18, wherein measuring the measurement voltage comprises measuring a common node of a resistor divider network coupled with the first node.20.The method of claim 11, wherein the first switch assembly further comprises a fifth switch coupled in series with the second switch via a third node; andwherein the second switch assembly further comprises a sixth switch coupled in series with the fourth switch via a fourth node.

Images