Device cooling and electromagnetic interference shielding system

Abstract

A device includes a structure configured to provide cooling and electromagnetic shielding to a plurality of integrated circuit (IC) devices on a first surface of a substrate. The structure includes a vapor chamber including a bottom cover and a top cover coupled to the bottom cover to form an enclosed cavity between the top cover and the bottom cover. The structure also includes a set of conductive walls extending from the bottom cover and configured to be coupled to the first surface to provide electromagnetic shielding between at least a first IC device and a second IC device of the plurality of IC devices.

Description

DEVICE COOLING AND ELECTROMAGNETIC INTERFERENCE SHIELDING SYSTEMField

[0001] Various features relate to thermal management and electromagnetic interference shielding for devices.

[0002] Description of Related Art

[0003] Electrical connections exist at each level of a system hierarchy. This system hierarchy includes interconnection of active devices at a lowest system level all the way up to system level interconnections at the highest level. For example, interconnect layers can connect different devices together on an integrated circuit. As integrated circuits become more complex, more interconnect layers are used to provide the electrical connections between the devices. More recently, the number of interconnect levels for circuitry has substantially increased due to the large number of devices that are now interconnected in a modern electronic device. The increased number of interconnect levels for supporting the increased number of devices involves more intricate processes.

[0004] State-of-the-art mobile application devices demand a small form factor, low cost, a tight power budget, and high electrical performance. To support a wide range of capabilities, mobile devices can include multiple chips, dies, or other circuit components that generate heat during operation of the mobile device. As such, thermal dissipation is an increasingly important aspect of device design, which can present challenges due to the limited device area. Another aspect of mobile device design is related to the layout of components, and particularly, to reducing or preventing interference between the various components. To account for these competing goals, some mobile device designs include independent electromagnetic interference (EMI) shields for each component that is expected to generate significant interference. For example, a first die (e.g., a processor or a first integrated circuit (IC) device) may be coupled to a first EMI shield and a second die may be coupled to a second EMI shield (e.g., a memory or a second IC device) . Using multiple EMI shields can require  additional tooling during fabrication, as well as using a significant portion of the available space on a circuit board. To illustrate, the available area within the mobile device is reduced by the area occupied by each EMI shield and by space around each EMI shield that isolates the EMI shield from any adjacent component. Additionally, to reduce device temperature, thermal dissipation structures can be included in the mobile device, and these structures occupy additional area and further reduce the available area within the mobile device that could otherwise be occupied by additional components. These thermal dissipation (e.g., cooling) structures also increase the contact surface with some components, which can increase the thermal resistance and reduce the effectiveness of the thermal dissipation.SUMMARY

[0005] Various features relate to integrated circuit devices.

[0006] One example provides a device that includes a structure configured to provide cooling and electromagnetic shielding to a plurality of integrated circuit (IC) devices on a first surface of a substrate. The structure includes a vapor chamber including a bottom cover and a top cover coupled to the bottom cover to form an enclosed cavity between the top cover and the bottom cover. The structure also includes a set of conductive walls extending from the bottom cover and configured to be coupled to the first surface to provide electromagnetic shielding between at least a first IC device and a second IC device of the plurality of IC devices.

[0007] Another example provides a method of fabrication that includes attaching a set of conductive walls to a bottom cover of a vapor chamber. The vapor chamber includes the bottom cover and a top cover coupled to the bottom cover to form an enclosed cavity between the top cover and the bottom cover. The method also includes attaching the set of conductive walls to a first surface of a substrate to provide electromagnetic shielding between at least a first IC device and a second IC device of a plurality of IC devices on the first surface of the substrate.

[0008] Another example provides a device that includes a substrate, a plurality of IC devices coupled to a first surface of the substrate, and a structure configured to provide  cooling and electromagnetic shielding to the plurality of IC devices. The structure includes a vapor chamber that includes a bottom cover coupled to the first surface of the substrate and a top cover coupled to the bottom cover to form an enclosed cavity between the top cover and the bottom cover. The structure also includes a set of conductive walls extending from the bottom cover and coupled to the first surface of the substrate to provide electromagnetic shielding between at least a first IC device and a second IC device of the plurality of IC devices.BRIEF DESCRIPTION OF THE DRAWINGS

[0009] Various features, nature and advantages may become apparent from the detailed description set forth below when taken in conjunction with the drawings in which like reference characters identify correspondingly throughout.

[0010] FIG. 1A illustrates an isometric view of a system that includes an exemplary cooling and electromagnetic interference (EMI) structure.

[0011] FIG. 1B illustrates an isometric view of a bottom portion of the exemplary cooling and EMI shielding structure of FIG. 1A.

[0012] FIG. 1C illustrates an exploded view of the exemplary cooling and EMI shielding structure of FIG. 1A.

[0013] FIG. 1D illustrates a top view of the system that includes the exemplary cooling and EMI shielding structure of FIG. 1A.

[0014] FIG. 1E illustrates a cross-sectional top view of the system that includes the exemplary cooling and EMI shielding structure of FIG. 1A.

[0015] FIG. 1F illustrates a cross-sectional profile view of system that includes the exemplary cooling and EMI shielding structure of FIG. 1A.

[0016] FIG. 2A illustrates a bottom isometric view of the exemplary cooling and EMI shielding structure of FIG. 1A.

[0017] FIG. 2B illustrates an axial view of one of the conductive walls of FIG. 2A.

[0018] FIG. 2C illustrates a side view of another one of the conductive walls of FIG.

[0019] 2A.

[0020] FIG. 3A illustrates part of an exemplary process to attach conductive wall (s) to a vapor chamber to form a cooling and EMI shielding structure.

[0021] FIG. 3B illustrates a cross-sectional isometric view during at least one stage of the exemplary process of FIG. 3A.

[0022] FIG. 4A illustrates a cross-sectional profile view of an exemplary device that includes a cooling and EMI shielding structure.

[0023] FIG. 4B illustrates an exploded view of the exemplary device of FIG. 4A.

[0024] FIG. 5A illustrates a top view of an exemplary device that includes multiple cooling and EMI shielding structures.

[0025] FIG. 5B illustrates a bottom view of the exemplary device of FIG. 5A.

[0026] FIG. 5C illustrates an exploded view of the exemplary device of FIG. 5A.

[0027] FIG. 5D illustrates a cross-sectional profile view of the exemplary device of FIG. 5A.

[0028] FIG. 6A illustrates a bottom isometric view of another exemplary cooling and EMI shielding structure.

[0029] FIG. 6B illustrates a cross-sectional profile view of an exemplary device that includes the exemplary cooling and EMI shielding structure of FIG. 6A.

[0030] FIG. 6C illustrates an exploded view of the exemplary device of FIG. 6B.

[0031] FIG. 7A illustrates a first part of an exemplary sequence for fabricating an exemplary device that includes a cooling and EMI shielding structure.

[0032] FIG. 7B illustrates a second part of an exemplary sequence for fabricating an exemplary device that includes a cooling and EMI shielding structure.

[0033] FIG. 7C illustrates a third part of an exemplary sequence for fabricating an exemplary device that includes a cooling and EMI shielding structure.

[0034] FIG. 8 illustrates an exemplary flow diagram of a method of fabrication for a device that includes an exemplary cooling and EMI shielding structure.

[0035] FIG. 9 illustrates various electronic devices that may integrate an exemplary cooling and EMI shielding structure described herein.DETAILED DESCRIPTION

[0036] In the following description, specific details are given to provide a thorough understanding of the various aspects of the disclosure. However, it will be understood by one of ordinary skill in the art that the aspects may be practiced without these specific details. For example, circuits may be shown in block diagrams in order to avoid obscuring the aspects in unnecessary detail. In other instances, well-known circuits, structures and techniques may not be shown in detail in order not to obscure the aspects of the disclosure. As another example, various devices and structures disclosed herein are illustrated schematically. Such schematic representations are not to scale and are generally intentionally simplified. To illustrate, integrated devices can have many tens or hundreds of contacts and corresponding interconnections; however, a very small number of such contacts and interconnects are illustrated herein to highlight important features of the disclosure without unduly complicating the drawings.

[0037] Particular aspects of the present disclosure are described below with reference to the drawings. In the description, common features are designated by common reference numbers. As used herein, various terminology is used for the purpose of describing particular implementations only and is not intended to be limiting of implementations. For example, the singular forms “a, ” “an, ” and “the” are intended to include the plural forms as well, unless the context clearly indicates otherwise. Further, some features described herein are singular in some implementations and plural in other implementations. For ease of reference herein, such features are generally introduced as “one or more” features and are subsequently referred to in the singular or optional plural  (as indicated by “ (s) ” ) unless aspects related to multiple of the features are being described.

[0038] As used herein, the terms “comprise, ” “comprises, ” and “comprising” may be used interchangeably with “include, ” “includes, ” or “including. ” As used herein, “exemplary” indicates an example, an implementation, and / or an aspect, and should not be construed as limiting or as indicating a preference or a preferred implementation. As used herein, an ordinal term (e.g., “first, ” “second, ” “third, ” etc. ) used to modify an element, such as a structure, a component, an operation, etc., does not by itself indicate any priority or order of the element with respect to another element, but rather merely distinguishes the element from another element having a same name (but for use of the ordinal term) . As used herein, the term “set” refers to one or more of a particular element, and the term “plurality” refers to multiple (e.g., two or more) of a particular element.

[0039] Improvements in manufacturing technology and demand for lower cost and more capable electronic devices has led to increasing complexity of ICs. Often, more complex ICs have more complex interconnection schemes to enable interaction between ICs of a device. The number of interconnect levels for circuitry has substantially increased due to the large number of devices that are now interconnected in a state-of-the-art mobile application device.

[0040] These interconnections include back-end-of-line (BEOL) interconnect layers, which may refer to the conductive interconnect layers for electrically coupling to front-end-of-line (FEOL) active devices of an IC. The various BEOL interconnect layers are formed at corresponding BEOL interconnect levels, in which lower BEOL interconnect levels generally use thinner metal layers relative to upper BEOL interconnect levels. The BEOL interconnect layers may electrically couple to middle-of-line (MOL) interconnect layers, which interconnect to the FEOL active devices of an IC.

[0041] State-of-the-art mobile application devices demand a small form factor, low cost, a tight power budget, and high electrical performance. Mobile package design has evolved to meet these divergent goals for enabling mobile applications that support  multimedia enhancements. For example, fan-out (FO) wafer level packaging (WLP) or FO-WLP process technology is a development in packaging technology that is useful for mobile applications. This chip first FO-WLP process technology solution provides flexibility to fan-in and fan-out connections from a die to package balls. In addition, this solution also provides a height reduction of a first level interconnect between the die and the package balls of mobile application devices. These mobile applications, however, are susceptible to power and signal routing issues when multiple dies are arranged within the small form factor, and these mobile applications are susceptible to overheating issues and interference issues when multiple heat and interference sources (e.g., antenna modules, IC devices, memories, etc. ) are arranged within the small form factor.

[0042] Stacked die schemes and chiplet architectures are becoming more common as significant power performance area (PPA) yield enhancements are demonstrated for stacked die and chiplet architecture product lines. As used herein, “stacked dies” and / or “stacked ICs” refer to arrangements in which one die (e.g., a first die) is disposed over (including directly over) another die (e.g., a second die) . As used herein, the term "layer" includes a film, and is not construed as indicating a vertical or horizontal thickness unless otherwise stated. As used herein, the term "chiplet" may refer to an integrated circuit block, a functional circuit block, or other like circuit block specifically designed to work with one or more other chiplets to form a larger, more complex chiplet architecture. These stacked die schemes and chiplet architectures, however, are subject to interference and thermal dissipation issues, including overheating due to thermal resistance from increased contact surfaces.

[0043] Aspects of the present disclosure are directed to a structure (e.g., a cooling and electromagnetic interference (EMI) shielding structure) that is configured to provide cooling and EMI shielding to multiple IC devices of a mobile device. In some aspects, the cooling and EMI shielding structure includes a vapor chamber having a top cover and a bottom cover that form an enclosed cavity and a set of conductive walls that extend from the bottom cover to a first surface of a substrate on which the IC devices are disposed. The vapor chamber provides thermal distribution for the IC devices, and the set of conductive walls provide electromagnetic shielding between at least some of  the IC devices. The disclosed cooling and EMI shielding structure provides improved thermal dissipation due to the vapor chamber (as compared to a metal shielding cover) and a reduced contact surface that reduces thermal resistance, as well as occupying less area and reducing an overall device thickness as compared to individual EMI shields for each IC device and a separate heat dissipation structure.

[0044] In some drawings, multiple instances of a particular type of feature are used. Although these features are physically and / or logically distinct, the same reference number is used for each, and the different instances are distinguished by addition of a letter to the reference number. When the features as a group or a type are referred to herein e.g., when no particular one of the features is being referenced, the reference number is used without a distinguishing letter. However, when one particular feature of multiple features of the same type is referred to herein, the reference number is used with the distinguishing letter. For example, referring to FIG. 1F, multiple conductive walls are illustrated and associated with reference numbers 110A and 110B. When referring to a particular one of these conductive walls, such as a conductive wall 110A, the distinguishing letter "A" is used. However, when referring to any arbitrary one of these conductive walls or to these conductive walls as a group, the reference number 110 is used without a distinguishing letter.

[0045] Exemplary Device Including a Cooling and EMI Shielding Structure

[0046] FIG. 1A illustrates an isometric view of a system 100 that includes an exemplary cooling and EMI shielding structure 102. FIG. 1B illustrates an isometric view of a bottom portion of the exemplary cooling and EMI shielding structure 102 of FIG. 1A. FIG. 1C illustrates an exploded view of the exemplary cooling and EMI shielding structure 102 of FIG. 1A. FIG. 1D illustrates a top view of the system 100 that includes the exemplary cooling and EMI shielding structure 102 of FIG. 1A. FIG. 1E illustrates a cross-sectional top view of the system 100 that includes the exemplary cooling and EMI shielding structure 102 of FIG. 1A. FIG. 1F illustrates a cross-sectional profile view of the system 100 that includes the exemplary cooling and EMI shielding structure 102 of FIG. 1A.

[0047] In the implementation shown in FIG. 1A, the system 100 includes the cooling and EMI shielding structure 102 (e.g., a structure) and a printed circuit board (PCB) 120. The cooling and EMI shielding structure 102 is configured to provide cooling and electromagnetic shielding to multiple IC devices on a first surface 128 of the PCB 120 (e.g., a substrate) , as described further herein. For example, the cooling and EMI shielding structure 102 may be coupled to the PCB 120, as shown in FIGS. 1D-F, to provide the cooling and EMI shielding to one or more IC devices coupled to the PCB 120.

[0048] The cooling and EMI shielding structure 102 includes a vapor chamber 112 and a set of one or more conductive walls (referred to herein as the “conductive walls 110” ) that extend from the vapor chamber 112. The vapor chamber 112 includes a bottom cover 108 and a top cover 104 coupled to the bottom cover 108 to form an enclosed cavity between the top cover 104 and the bottom cover 108. The bottom cover 108 and the top cover 104 may include the same or different materials that provide a target coefficient of heat transfer. For example, the bottom cover 108, the top cover 104, or both, may include a metal or metal alloy, such as nickel, silver, copper, stainless steel, tinplate, tin, bronze, brass, or another metal or metal alloy. In some implementations, the vapor chamber 112 has a maximum heat transfer coefficient (Q-max value) of approximately 5 Watts (W) and a thickness of approximately 0.3 millimeters (mm) . In other implementations, the vapor chamber 112 can have other thicknesses or include other materials having other Q-max values. Optionally, the vapor chamber 112 may include a wick layer 106 disposed within the enclosed cavity (e.g., between the top cover 104 and the bottom cover 108) . The wick layer 106 can include a wick formed from copper or other materials. In implementations, a fluid is disposed within the enclosed cavity between the top cover 104 and the bottom cover 108 to provide cooling and heat dissipation capability to the vapor chamber 112. The fluid may include water, acetone, liquid ammonia, liquid chlorofluorocarbons, liquid hydrofluorocarbons, alcohol, or other organic matter fluids. Additionally, or alternatively, the enclosed cavity may include a thermal gel that provides cooling and heat dissipation for the vapor chamber 112. In some implementations, the vapor chamber 112 (e.g., the top cover 104, the wick layer 106, the bottom cover 108, or a combination thereof) includes an  injection hole 114 that enables the fluid and / or thermal gel to be injected into the enclosed cavity between the top cover 104 and the bottom cover 108.

[0049] The vapor chamber 112 may have a higher thermal conductivity than traditional metal shield structures. To illustrate, traditional metal shield structures typically include stainless steel nickel silver (C7521) and have a thermal conductivity between approximately 16.2 Watts per meter-Kelvin (W / m-K) and approximately 93 W / m-K. In comparison, the vapor chamber 112 of implementations described herein can have a significantly higher thermal conductivity. For example, in an implementation in which the vapor chamber 112 has a thickness of 0.3 mm, the thermal conductivity of the vapor chamber 112 is approximately 3000W / m-K, which is approximately 30 times the thermal conductivity of the traditional metal shield structure covers. In some implementations, the vapor chamber 112 (e.g., the top cover 104 and the bottom cover 108) includes stainless steel nickel silver (C7521) and is manufactured using bending or punching, similar to the traditional metal shield structures, but the wick layer 106 and the fluid in the enclosed chamber provide improved thermal conductivity as compared to the traditional metal shield structures.

[0050] The conductive walls 110 extend from the bottom cover 108 and are configured to be coupled to the PCB 120 and to provide EMI shielding to IC devices coupled to the PCB 120. The conductive walls 110 may be formed by a metal extrusion process, such as copper extrusion, and welded to the bottom cover 108 (e.g., an underside of the vapor chamber 112) , as further described herein. The conductive walls 110 may include a single conductive wall if the PCB 120 is divided into two regions with respect to EMI shielding or multiple conductive walls if the PCB 120 is divided into more than two regions. A cross-section of the conductive walls 110 may have a T-shape, a rectangular shape, or another shape. The conductive walls 110 include a metal, a metal alloy, or other conductive materials to provide EMI shielding capabilities. For example, the conductive walls 110 may include a nickel silver alloy, copper, a copper alloy, stainless steel, tinplate, a tin bronze alloy, or brass, as non-limiting examples. Additionally, or alternatively, the conductive walls 110 may have a thermal conductivity between approximately 16.2 W / m-K and approximately 93 W / m-K. In some implementations, the conductive walls 110 include the same material as the top cover 104 and / or the  bottom cover 108. Alternatively, the conductive walls 110 may include different material than the top cover 104 and / or the bottom cover 108. The conductive walls 110 can be attached to the PCB 120 with low-temperature solder or to clips that are attached to the PCB 120, and in either implementation, using a surface mount technology (SMT) process. In implementations in which the conductive walls 110 include multiple conductive walls, end portions of some conductive walls can be interlocked with other conductive walls to form “ribs” that define various regions on the PCB 120 for which EMI shielding is provided, as further described herein with reference to FIGS. 2A-C.

[0051] The PCB 120 includes one or more IC devices (e.g., dies) that perform various functionality and that can contribute to the temperature of the system 100, create EMI for adjacent IC devices, or both. For example, a system-on-chip (SoC) 122 may be coupled to a first surface 128 (as shown in FIG. 1F) of the PCB 120, and one or more other IC devices may be coupled to the first surface 128 in various regions that include illustrative regions 123-125. To illustrate, a first die may be coupled to the PCB 120 in a region 124 that is adjacent to a region associated with the SoC 122. It is noted that the lines illustrated in FIG. 1A to divide the PCB 120 into the regions are for illustration only, and not meant to indicate the presence of any physical isolation structures on the PCB 120. Alternatively, the lines dividing the regions in FIG. 1A may correspond to bonding pads on the PCB 120 that are configured to enable attachment of the conductive walls 110. In the example shown in FIG. 1A, the PCB 120 may be divided into seven regions, including a region associated with the SoC 122 and six other regions (including the regions 123-125) that each include one or more IC devices or other components which may benefit from EMI shielding from components in other regions. In other implementations, the PCB 120 may be divided into fewer than seven or more than seven regions.

[0052] The SoC 122, the integrated devices or dies of the regions of the PCB 120, or both, can include integrated circuitry, such as a plurality of transistors and / or other circuit elements arranged and interconnected to form logic cells, memory cells, etc. Components of the integrated circuitry can be formed in and / or over a semiconductor substrate (e.g., the PCB 120, or substrate (s) coupled to the PCB 120) . Different implementations can use different types of transistors, such as a field effect transistor  (FET) , planar FET, finFET, a gate all around FET, or mixtures of transistor types. In some implementations, a front end-of-line (FEOL) process may be used to fabricate the integrated circuitry in and / or over the semiconductor substrate.

[0053] The SoC 122 and / or the dies or IC devices of the regions (including the regions 123-125) may include or correspond to particular IC devices that can be arranged and interconnected as a three-dimensional (3D) IC device. In some implementations, the SoC 122 and / or the dies or IC devices of the regions include one or more microcontrollers, application specific integrated circuits (ASICs) , field programmable gate arrays (FPGAs) , central processing units (CPUs) having one or more processing cores, processing systems, system on chip (SoC) , or other circuitry and logic configured to facilitate the operations of the SoC 122 and / or the dies or IC devices of the regions. Additionally, or alternatively, the dies or IC devices of the regions may include or operate as a memory, such as a static random-access memory (SRAM) , a dynamic random-access memory (DRAM) , flash memory, read-only memory (ROM) , programmable read-only memory (PROM) , erasable programmable read-only memory (EPROM) , electrically erasable programmable read-only memory (EEPROM) , a solid-state storage device (SSD) , or a combination thereof.

[0054] In some implementations, the SoC 122 and / or the dies or IC devices of the regions are electrically connected to, or integrated with, the PCB 120. For example, the SoC 122 and / or the dies or IC devices of the regions may be electrically connected (e.g., via one or more contacts or interconnects) to the PCB 120, and optionally to others of the SoC 122 and / or the dies or IC devices of the regions, via conductive paths through the PCB 120. Any of the conductive interconnects and contacts described herein can include, for example, microbumps, conductive pillars, conductive pads (e.g., for pad to pad bonding) , or other similar chiplet-to-chiplet interconnect contacts used for three-dimensional (3D) chiplet stacking.

[0055] As shown in FIGS. 1D-F, the cooling and EMI shielding structure 102 can be coupled to the PCB 120 to provide cooling and EMI shielding to IC devices coupled to the PCB 120. To illustrate, ends of the conductive walls 110 opposite from the bottom cover 108 may be coupled to the first surface 128 of the PCB 120 in a configuration that  divides the PCB 120 into the regions shown in FIG. 1E. After coupling (e.g., attaching) the conductive walls 110 to the PCB 120, the conductive walls 110 and / or the bottom cover 108 may enclose each of the regions, with one or more of the conductive walls 110 and / or an outside edge of the bottom cover 108 defining side walls of the regions and the bottom cover 108 defining covers of the regions.

[0056] By separating the regions from adjacent regions, the conductive walls 110 are configured to provide EMI shielding between components of adjacent regions. As an example, a conductive wall 110A may be coupled to the first surface 128 of the PCB 120 at a location between the SoC 122 and the region 124 to provide electromagnetic shielding between at least a first IC device (e.g., the SoC 122) and a second IC device (e.g., an IC device disposed within the region 124) . As another example, as illustrated in FIG. 1F, the conductive wall 110A and the conductive wall 110B may be coupled to the PCB 120 to define side walls that partially enclose the SoC 122, and the conductive walls 110A, 110B may provide EMI shielding to IC devices within regions that are adjacent to the region that includes the SoC 122. As another example, as illustrated in FIG. 1E, a first portion 110C of a first conductive wall may be disposed between a first IC device (e.g., an IC device in the region 123) and a second IC device (e.g., an IC device in the region 124) , a second portion 110D of the first conductive wall may be disposed between the first IC device and a third IC device (e.g., an IC device in the region 125) , and a second conductive wall 110E may be disposed between the second IC device and the third IC device, to provide EMI shielding to the various regions 123-125 from IC devices in adjacent regions.

[0057] In some implementations, the cooling and EMI shielding structure 102 (e.g., the bottom cover 108 of the vapor chamber 112) is coupled to the IC devices on the PCB 120 via one or more thermal material layers, also referred to as thermal interface material (TIM) layers. For example, a TIM layer 126 may be disposed between the bottom cover 108 and the SoC 122. As another example, other TIM layers may be disposed between the bottom cover 108 and one or more IC devices of the regions 123-125. The TIM layer 126, and the other TIM layers, are configured to couple the bottom cover 108 to the various IC devices (e.g., the SoC 122) and provide a thermal interface between the IC devices and the bottom cover 108. For example, the TIM layer 126 may  be directly coupled to the cooling and EMI shielding structure 102 (e.g., the bottom cover 108) and to the SoC 122. The TIM layer 126 and / or the other TIM layers may include any type of thermal interface materials, such as thermal paste, thermal adhesive, thermal pads, phase changing materials (PCMs) , or the like.

[0058] It should be understood that the system 100 may include additional components, other components, fewer components, or a combination thereof, to support the functionality described herein. As non-limiting examples, the system 100 may include additional IC devices, additional layers, additional dies, additional packages, additional interconnects, additional structures, other components, different components, or a combination thereof, to support the functionality and technical advantages disclosed herein. As another example, the system 100 may include one or more other components, such as transistors, inductors, or capacitors, other IC devices, or any combination thereof, that are coupled to a second surface 129 of the PCB 120 that is opposite to the first surface 128. As a particular example, additional IC devices and an additional cooling and EMI shielding structure 102 may be coupled to the second surface 129, as further described herein with reference to FIGS. 5A-D.

[0059] During operation of the system 100, the cooling and EMI shielding structure 102 is configured to distribute heat from one or more higher heat regions of the vapor chamber 112 to one or more lower heat regions of the vapor chamber 112. For example, if the region 125 does not include an IC device or includes a relatively low-power IC device (as compared to the SoC 122) , the cooling and EMI shielding structure 102 may distribute heat from a region above the SoC 122 to at least the region 125 to provide overall cooling to the PCB 120. Additionally, the conductive walls 110 of the cooling and EMI shielding structure 102 may provide EMI shielding to components of adjacent regions from various IC devices disposed on the PCB 120. As a non-limiting example, the conductive wall 110A may provide EMI shielding to IC devices within the region 124 from electromagnetic radiation and interference caused by the SoC 122. In implementations, the conductive walls 110 include T type or T-shaped ribs that are used as EMI shield partitions between regions, such as the regions 123-125 of the PCB 120. The conductive walls 110 can be manufactured through copper extrusion and be cut according to target lengths, as further described herein.

[0060] The cooling and EMI shielding structure 102 may occupy reduced area on the PCB 120 as compared to typical EMI shielding structures. To divide a PCB into the regions shown in FIGS. 1A and 1D using typical EMI shielding structures, a discrete EMI shielding structure for each region would be disposed on the PCB, with the walls of each typical EMI shielding structure having a width of approximately 0.2 mm. Each wall would be attached to a corresponding bonding pad having a width of approximately 0.5 mm, and a spacing between adjacent bonding pads would be approximately 0.3 mm, resulting in an edge-to-edge distance between usable regions of approximately 1.3 mm. Unlike the typical EMI shielding structures, the cooling and EMI shielding structure 102 is designed such that a single conductive wall 110 having a width of approximately 0.3 mm is disposed between the various regions, thereby increasing the usable area of the PCB 120 as compared to using individual discrete EMI shielding structures and vapor chamber (s) . As a non-limiting example, a PCB having seven different regions for which cooling and / or EMI shielding is specified may have 1353.98 mm2 of available PCB area when seven discrete EMI shields are used, as compared to 1439.16 mm2 of available area on the PCB 120 after attaching the cooling and EMI shielding structure 102, which represents an increase of approximately 6.3%in board availability (e.g., PCB utilization by non-shield components) . Additionally, or alternatively, an overall thickness of the system 100 may be reduced compared to other cooling and EMI shielding solutions that use discrete EMI shielding structures and vapor chamber (s) . In some implementations, a thickness 130 of the vapor chamber 112 is approximately 0.3 mm and a height 132 of the conductive walls 110 is approximately 1.2 mm (e.g., based on a target height of the IC device being shielded) , resulting in an overall thickness / Z-dimension of the cooling and EMI shielding structure 102 being approximately 1.5 mm. This reduces the overall thickness by 0.3 mm as compared to a solution that includes a shielding structure having walls with heights of approximately 1.2 mm and a cover with a thickness of at least 0.2 mm, on top of which is disposed a second TIM layer having a thickness of at least 0.1 mm and a vapor chamber having a thickness of at least 0.3 mm, resulting in an overall thickness / Z-dimension of approximately 1.8 mm.

[0061] The system 100 thus experiences improved thermal dissipation (e.g., cooling) and / or distribution, as well as EMI shielding, with reduced area occupied by the cooling and EMI shielding structure 102 as compared to other EMI shields or thermal dissipation structures. For example, because the cooling and EMI shielding structure 102 includes the conductive walls 110, the cooling and EMI shielding structure 102 is able to provide EMI shielding to components of the PCB 120 while occupying less area on the PCB 120 as compared to individual EMI shields for each region, such as the illustrative regions 123-125, which include individual walls and space between the walls in order to isolate the EMI shields. Additionally, the cooling and EMI shielding structure 102 provides improved thermal dissipation and reduces device thickness as compared to a vapor chamber or other structure disposed over individual EMI shields. To illustrate, because the cooling and EMI shielding structure 102 is coupled to the IC devices without an intervening EMI shield, the number of thermal interfaces is reduced as compared to a thermal dissipation device coupled to an EMI shield that is coupled to an IC device, which reduces thermal resistance and improves thermal dissipation (e.g., cooling) capability of the cooling and EMI shielding structure 102. Additionally, because the cooling and EMI shielding structure 102 provides EMI shielding without a dedicated metal EMI shielding cover, as compared to the individual EMI shields, the overall thickness of the system 100 is reduced (e.g., due to only the additional contribution of the thickness 130) as compared to a vapor chamber stacked above an EMI shield (with an additionally layer of thermal interface material between a cover of the EMI shield and the vapor chamber) . A technical advantage of the cooling and EMI shielding structure 102 includes improved thermal dissipation (e.g., cooling) from a structure that occupies less surface area on a PCB and reduces device thickness as compared to other EMI shielding or thermal dissipation solutions for mobile devices.

[0062] In a particular implementation, a structure (e.g., the cooling and EMI shielding structure 102) is configured to provide cooling and electromagnetic shielding to a plurality of IC devices (e.g., IC devices within regions such as the regions 123-125) on a first surface (e.g., the first surface 128) of a substrate (e.g., the PCB 120) . The structure includes a vapor chamber (e.g., the vapor chamber 112) including a bottom cover (e.g., the bottom cover 108) and a top cover (e.g., the top cover 104) coupled to the bottom  cover to form an enclosed cavity between the top cover and the bottom cover. The structure also includes a set of conductive walls (e.g., the conductive walls 110) extending from the bottom cover and configured to be coupled to the first surface to provide electromagnetic shielding between at least a first IC device (e.g., the SoC 122) and a second IC device (e.g., an IC device within the region 124) of the plurality of IC devices.

[0063] In some such implementations, the device (e.g., the system 100) further includes a thermal material layer (e.g., the TIM layer 126) disposed between the bottom cover and one or more IC devices (e.g., the SoC 122) of the plurality of IC devices. The thermal material layer is configured to couple the bottom cover to the one or more IC devices. In some implementations, the thermal material layer is directly coupled to the bottom cover and to the one or more IC devices. Additionally, or alternatively, an end portion of a first conductive wall (e.g., the conductive wall 110F) of the set of conductive walls is interlocked with a second conductive wall (e.g., the conductive wall 110A) of the set of conductive walls, such as described further herein with reference to FIG. 2. Additionally, or alternatively, the structure (e.g., the cooling and EMI shielding structure 102) further includes a wick layer (e.g., the wick layer 106) disposed within the enclosed cavity and a fluid disposed within the enclosed cavity. In some implementations, the fluid includes water, acetone, liquid ammonia, liquid chlorofluorocarbons, liquid hydrofluorocarbons, or alcohol. Additionally, or alternatively, the structure (e.g., the cooling and EMI shielding structure 102) is configured to distribute heat from one or more higher heat regions of the vapor chamber to one or more lower heat regions of the vapor chamber. Additionally, or alternatively, the set of conductive walls (e.g., the conductive walls 110) include a nickel silver alloy, copper, a copper alloy, stainless steel, tinplate, a tin bronze alloy, or brass. Additionally, or alternatively, the set of conductive walls extend from a first region of the bottom cover (e.g., the bottom cover 108) that is disposed over the plurality of IC devices (e.g., the SoC 122 and the chips of the regions 123-125) , and a second region of the bottom cover is disposed over a battery coupled to one or more of the plurality of IC devices (as further described herein with reference to FIGS. 6A-C) . Additionally, or alternatively, the device further includes a second structure configured to provide  cooling and electromagnetic shielding to a second plurality of IC devices on a second surface of the substrate that is opposite to the first surface (as further described herein with reference to FIGS. 5A-D) .

[0064] In another particular implementation, a device (e.g., the system 100) includes a substrate (e.g., the PCB 120) and a plurality of IC devices (e.g., IC devices within regions such as the regions 123-125) coupled to a first surface (e.g., the first surface 128) of the substrate. The device also includes a structure (e.g., the cooling and EMI shielding structure 102) configured to provide cooling and electromagnetic shielding to the plurality of IC devices. The structure includes a vapor chamber (e.g., the vapor chamber 112) including a bottom cover (e.g., the bottom cover 108) coupled to the first surface of the substrate and a top cover (e.g., the top cover 104) coupled to the bottom cover to form an enclosed cavity between the top cover and the bottom cover. The structure also includes a set of conductive walls (e.g., the conductive walls 110) extending from the bottom cover and coupled to the first surface of the substrate to provide electromagnetic shielding between at least a first IC device (e.g., the SoC 122) and a second IC device (e.g., an IC device within the region 124) of the plurality of IC devices.

[0065] FIG. 2A illustrates a bottom isometric view of the exemplary cooling and EMI shielding structure 102 of FIG. 1A. FIG. 2B illustrates an axial view of one of the conductive walls (e.g., the conductive wall 110A) of FIG. 2A. FIG. 2C illustrates a side view of another one of the conductive walls (e.g., a conductive wall 110F) of FIG. 2A. As described above with reference to FIGS. 1A-F, the conductive walls 110 extend from the vapor chamber 112 (e.g., from the bottom cover 108) and are configured to be coupled to a substrate, such as the PCB 120. For example, as shown in a magnified view 205 depicted in FIG. 2A, a proximate end 202 (e.g., with reference to the bottom cover 108) of the conductive wall 110A may be laser welded or otherwise attached to the bottom cover 108, and a distal end 204 (e.g., with reference to the bottom cover 108) of the conductive wall 110A may be configured to be attachable to a substrate, such as via low-temperature soldering of the distal end 204 to the substrate or being attached to clips that are mounted on a surface of the substrate, as further described herein. In other  implementations, the proximate end 202 may be attached to the bottom cover 108 using other types of welding or other techniques.

[0066] Some of the conductive walls 110 may be disposed in orthogonal directions with respect to each other, such that one conductive wall 110 extends to another conductive wall 110 at a substantially right angle, due to the division of the substrate into regions. To enable the conductive walls 110 to define such regions, the conductive walls 110 may be designed such that ends of at least some of the conductive walls 110 are configured to interlock with portions of other conductive walls 110. For example, as shown in a magnified view 203 depicted in FIG. 2A, an end portion 206 of the conductive wall 110F is interlocked with the conductive wall 110A that extends orthogonally to the conductive wall 110F. In some such implementations, the interlocking of the conductive walls 110 is caused by the conductive walls 110 having a T-shape, such that the end portion 206 of the conductive wall 110F overhangs and interlocks with a T-portion 208 of the conductive wall 110A.

[0067] As shown in FIG. 2B, the conductive walls 110, including the conductive wall 110A, may have a substantially “T-shape” that is wider at the proximate end 202 than at other portions of the conductive walls 110. For this reason, the conductive walls 110 may be referred to as “T-ribs” . As an example, the conductive wall 110A may have a first width 212 (e.g., near the proximate end 202) that is approximately 0.7 mm, a second width 210 (e.g., from the distal end 204 to a point near the proximate end 202) that is approximately 0.3 mm, and a height 214 that is in a range between approximately 0.8 mm and 1.4 mm. In other implementations, the first width 212 may be more or less than 0.7 mm, the second width 210 may be more or less than 0.3 mm, the height 214 may be less than 0.8 mm or more than 1.4 mm, or a combination thereof. The portion of the conductive walls 110 that is wider (e.g., that has the first width 212) may be referred to as the T-portion 208.

[0068] Additionally, or alternatively, the conductive walls 110 may have an overhanging portion at each lateral end. As shown in FIG. 2C, the conductive walls 110, including the conductive wall 110F, may have the end portion 206 that overhangs a region having approximately the height of the T-portion 208. In some implementations,  both end portions (e.g., the end portion 206 and an end portion 216) of a conductive wall 110 include or correspond to overhanging portions. Alternatively, a conductive wall 110 may have a single end portion that is overhanging, and the other end portion may be a substantially straight end or another shape, depending on whether the other end portion will interlock with another of the conductive walls 110 or other structures. In some implementations, a length 218 of the conductive wall 110F is within a range between approximately 2 mm and approximately 100 mm, and the conductive wall 110F may be cut to a target size after formation to fit a selected arrangement of walls used to partition regions of a surface of a substrate. In other implementations, the length 218 is less than 2 mm or greater than 100 mm.

[0069] Although described above as having a T-shape, in other implementations, the conductive walls 110 may have other shapes. As a non-limiting example, the conductive walls 110 may have a rectangular shape (e.g., the conductive walls 110 may omit the T-portion 208 and the overhanging end portion 206) . In this example, a width of the rectangular conductive walls 110 may be within a range between approximately 0.4 mm and approximately 0.5 mm, the height 214 may be within a range between approximately 0.8 mm and approximately 1.4 mm, and the length 218 may be within a range between approximately 2 mm and approximately 100 mm. These dimensions are illustrative, and may be different in other implementations of the rectangular shaped walls or for walls having other shapes.

[0070] FIG. 3A illustrates part of an exemplary process to attach one or more conductive wall (s) to a bottom cover for a vapor chamber to form a cooling and EMI shielding structure. FIG. 3B illustrates a cross-sectional isometric view during at least one stage of the exemplary process of FIG. 3A. During the process depicted in FIGS. 3A and 3B, conductive walls 300 may be placed in a fixture 302. In some implementations, the conductive walls 300 may include or correspond to the conductive walls 110 of FIGS. 1A-F and 2A-C. For example, the conductive walls 300 may include a metal or metal alloy, such as nickel silver (C7521) or copper that has been formed into particular walls using an extrusion molding process, and the conductive walls 300 may be configured to provide EMI shielding to IC devices within adjacent regions from nearby IC devices after the conductive walls 300 are coupled to a  substrate, such as a PCB. The fixture 302 is configured to hold the conductive walls 300 in place during a welding process. After the conductive walls 300 are placed in the fixture 302, a bottom cover 304 for a vapor chamber may be disposed on top of the fixture 302 and in contact with the conductive walls 300. For example, a bottom cover 304 may be placed in contact with the conductive walls 300 that are held in place by the fixture 302. In some implementations, the bottom cover 304 includes or corresponds to the bottom cover 108 of FIG. 1C.

[0071] After the bottom cover 304 is disposed on the fixture 302, the conductive walls 300 are attached to the bottom cover 304. For example, the conductive walls 300 may be welded to the bottom cover 304 using a laser welding process. In this example, the welding may occur along laser welding points 306 (depicted in FIGS. 3A-B) on a top side of the bottom cover 304, which correspond to the locations of the conductive walls 300 along a bottom side of the bottom cover 304. In other implementations, the conductive walls 300 are attached to the bottom cover 304 using other techniques.

[0072] In implementations, the process depicted in FIGS. 3A-B provides benefits as compared to other shielding structure formation processes. To illustrate, because the conductive walls 300 can be laser welded to the bottom cover 304 through the fixture 302, the conductive walls 300 can be attached to the bottom cover 304 without requiring anchor holes to be punched in the bottom cover 304. Using a simple welding process may provide better and flatness and strength in the bottom cover 304, and in the junction between the conductive walls 300 and the bottom cover 304, as compared to other shielding structures in which side walls are attached using screws or other means to anchor holes in a shield structure cover.

[0073] FIG. 4A illustrates a cross-sectional profile view of an exemplary device 400 that includes a cooling and EMI shielding structure. FIG. 4B illustrates an exploded view of the exemplary device 400 of FIG. 4A. In the example shown in FIG. 4A, the device 400 includes a PCB 402 and multiple IC devices coupled to the PCB 402. For example, a SoC 404 and a first set of one or more chips (referred to collectively herein as “chips 406” ) are coupled to a first side of the PCB 402, and a second set of one or more chips (referred to collectively herein as “chips 422” ) , a third set of one or more  chips (referred to collectively herein as “chips 424” ) , and a fourth set of one or more chips (referred to collectively herein as “chips 426” ) are coupled to a second side of the PCB 402. The second side is opposite to the first side, such that the SoC 404 and the chips 406 are disposed on a top side of the PCB 402 and the chips 422-426 are disposed on a bottom side of the PCB 402 in the orientation shown in FIG. 4A.

[0074] The device 400 also includes a cooling and EMI shielding structure 412 that is disposed over and coupled to the SoC 404 and the chips 406 (e.g., via respective TIM layers) , as well as shielding structures that are disposed under and coupled to the chips 422-426 (e.g., via respective TIM layers) . The respective TIM layers may include TIM layers, as described above with reference to FIGS. 1A-F, thermal gels, thermal tape, or other thermal materials that provide a thermal interface between the metal or metal alloy of the structures and the various IC devices (e.g., the SoC 404 and the chips 406 and 422-426) . In the example shown in FIG. 4A, a TIM layer 408 is disposed between the SoC 404 and the cooling and EMI shielding structure 412, a TIM layer 410 (e.g., one or more TIM layers that correspond to one or more chips) is disposed between the chips 406 and the cooling and EMI shielding structure 412, a thermal gel 428 is disposed between a shield structure 434 and the chips 422, a thermal gel 430 is disposed between a shield structure 436 and the chips 424, and a thermal gel 432 is disposed between a shield structure 438 and the chips 426.

[0075] The cooling and EMI shielding structure 412 may include or correspond to the cooling and EMI shielding structure 102 of FIGS. 1A-F, such that the cooling and EMI shielding structure 412 includes a vapor chamber 411 having a top cover and a bottom cover that form an enclosed cavity between the covers (and that optionally includes a wick layer) , and conductive walls 413 that extend from the bottom cover of the vapor chamber 411. For example, the conductive walls 413 of the cooling and EMI shielding structure 412 may be coupled to the PCB 402, and the TIM layers 408, 410 may be disposed between the bottom cover of the vapor chamber 411 and the SoC 404, the chips 406, respectively. The cooling and EMI shielding structure 412 is configured to provide thermal dissipation (e.g., cooling) and EMI shielding to the SoC 404 and the chips 406, such as shielding the chips 406 from EMI caused by the SoC 404 (or other IC devices of adjacent regions) and / or shielding the SoC 404 from EMI caused by the chips  406 (or other IC devices of adjacent regions) . At least some of the conductive walls 413 may define side walls of regions of the PCB 402 that include IC devices, similar to as described above with reference to FIGS. 1A-F. For example, a conductive wall 413A and a conductive wall 413B may define side walls of a first region of the PCB 402 that includes the SoC 404, and the conductive wall 413B and a conductive wall 413C may define side walls of a second region of the PCB 402 that includes the chips 406.

[0076] The cooling and EMI shielding structure 412 and the shield structures 434-438 are disposed between additional layers of the device 400. In the example shown in FIG. 4A, the device 400 further includes thermal tape 414, a metal mid-frame 416, a graphite sheet 418, a display module 420, a graphite sheet 440, an antenna frame 442, a back cover 444, and a battery 450 (depicted in FIG. 4B) . The metal mid-frame 416 is coupled to the cooling and EMI shielding structure 412 (e.g., via the thermal tape 414) , the thermal tape 414 (or another type of TIM) is disposed between the metal mid-frame 416 and the cooling and EMI shielding structure 412, the graphite sheet 418 is coupled to the metal mid-frame 416, the display module 420 is coupled to the graphite sheet 418, the graphite sheet 440 is coupled to the shield structures 434-438, the antenna frame 442 is coupled to the graphite sheet 440, the back cover 444 is coupled to the antenna frame 442, and the battery 450 is coupled to the metal mid-frame 416.

[0077] It should be understood that the device 400 may include additional components, other components, fewer components, or a combination thereof, to support the functionality described herein. As non-limiting examples, the device 400 may include additional IC devices, additional layers, additional dies, additional packages, additional interconnects, additional structures, other components, different components, a different ordering of components, or a combination thereof, to support the functionality and technical advantages disclosed herein. As another example, one or more of the SoC 404 or the chips 406, the TIM layer 408 or the TIM layer 410, the thermal tape 414, the metal mid-frame 416, the graphite sheet 418, the display module 420, the chips 422, the chips 424, the chips 426, the thermal gel 428, the thermal gel 430, the thermal gel 432, the shield structure 434, the shield structure 436, the shield structure 438, the graphite sheet 440, the antenna frame 442, or the back cover 444 may be optional and may be omitted from the device 400.

[0078] In some implementations, the device 400 can be a smartphone, a tablet computer, a fixed location terminal device, an automobile, a wearable electronic device, a laptop computer, or some combination thereof, as described in more detail below with reference to FIG. 9. As described with reference to FIGS. 4A-B, the device 400 includes the cooling and EMI shielding structure 412 to provide cooling and EMI shielding to the SoC 404 and / or the chips 406. A technical advantage of the cooling and EMI shielding structure 412 is improved thermal dissipation (e.g., cooling) from a structure that occupies less surface area on the PCB 402 and reduces a thickness of the device 400 as compared to other EMI shielding or thermal dissipation solutions for mobile devices. For example, the cooling and EMI shielding structure 412 provides less contact surface, and thus less thermal contact resistance, as compared to a mobile device that includes individual shielding structures over the SoC 404 and the chips 406 with a discrete vapor chamber disposed over the EMI shielding structures (and coupled to the shielding structures with additional TIM layer (s) ) . To illustrate, for a typical vapor chamber having a same thickness as the vapor chamber 411 and individual shielding structures with covers having a thickness of at least 0.2 mm, the configuration of components of the device 400 may reduce an overall device thickness from approximately 9.78 mm to approximately 9.48 mm (e.g., at least a 0.3 mm reduction) due to omission of individual shielding structures and the associated TIM layer (s) (which have a thickness of at least 0.1 mm) . The decrease in thermal interfaces may also improve the cooling and / or thermal dissipation provided by the cooling and EMI shielding structure 412 as compared to a typical shielding structure. As a non-limiting example, an estimated time to reach a 95℃ thermal junction temperature at the device 400 (e.g., a 77.4 mm x 165 mm smartphone that includes an 8.5 W SoC and operates at a power level of 10 W) may be approximately 55.7 seconds, which is a 24%extension of time compared to a similar mobile device that includes discrete shielding structures and has an estimated time to reach the 95℃ thermal junction temperature of approximately 45 seconds.

[0079] While FIGS. 4A-B illustrate an example mobile communications device that includes the cooling and EMI shielding structure 412, in other examples, one or more additional integrated devices, packages, or some combination thereof can be present in a  stacked integrated circuit without departing from the scope of the subject disclosure. Further, the cooling and EMI shielding structure 412 of FIGS. 4A-B can be integrated with or included within a wide variety of other devices. For example, a device that includes one or more of the cooling and EMI shielding structure 412 of FIGS. 4A-B disclosed herein can include components such as a power management integrated circuit (PMIC) , an application processor, a modem, a radio frequency (RF) device, a passive device, a filter, a capacitor, an inductor, a transmitter, a receiver, a gallium arsenide (GaAs) based integrated device, a surface acoustic wave (SAW) filter, a bulk acoustic wave (BAW) filter, a light emitting diode (LED) integrated device, a silicon (Si) based integrated device, a silicon carbide (SiC) based integrated device, a memory, power management processor, and / or combinations thereof. In such devices, the cooling and EMI shielding structure 412 of FIGS. 4A-B can be included in any of these components (or a combination of these components) that includes active circuitry.

[0080] In a particular implementation, the device 400 includes a substrate (e.g., the PCB 402) and a plurality of IC devices (e.g., the SoC 404 and the chips 406) coupled to a first surface of the substrate. The device also includes a structure (e.g., the cooling and EMI shielding structure 412) configured to provide cooling and electromagnetic shielding to the plurality of IC devices. The structure includes a vapor chamber (e.g., the vapor chamber 411) including a bottom cover coupled to the first surface of the substrate and a top cover coupled to the bottom cover to form an enclosed cavity between the top cover and the bottom cover. The structure also includes a set of conductive walls (e.g., the conductive walls 413) extending from the bottom cover and coupled to the first surface of the substrate to provide electromagnetic shielding between at least a first IC device (e.g., the SoC 404) and a second IC device (e.g., one of the chips 406) of the plurality of IC devices.

[0081] FIG. 5A illustrates a top view of an exemplary device 500 that includes multiple cooling and EMI shielding structures. FIG. 5B illustrates a bottom view of the exemplary device 500 of FIG. 5A. FIG. 5C illustrates an exploded view of the exemplary device 500 of FIG. 5A. FIG. 5D illustrates a cross-sectional profile view of the exemplary device 500 of FIG. 5A. The device 500 of FIGS. 5A-D is similar to the  device 400 of FIGS. 4A-B; however, the device 500 includes cooling and EMI shielding structures on both sides of a PCB.

[0082] In the example shown in FIGS. 5A-D, the device 500 includes a PCB 502 and multiple IC devices coupled to the PCB 502. For example, a SoC 510, a first set of one or more chips (referred to collectively herein as “chips 508” ) , and a second set of one or more chips (referred to collectively herein as “chips 512” ) are coupled to a first side of the PCB 502, and a third set of one or more chips (referred to collectively herein as “chips 530” ) , a fourth set of one or more chips (referred to collectively herein as “chips 532” ) , and a fifth set of one or more chips (referred to collectively herein as “chips 534” ) are coupled to a second side of the PCB 502. The second side is opposite to the first side, such that the SoC 510 and the chips 508, 512 are disposed on a top side of the PCB 502 and the chips 530-534 are disposed on a bottom side of the PCB 502 in the orientation shown in FIG. 5D.

[0083] The device 500 also includes a cooling and EMI shielding structure 504 (e.g., a first structure) that is disposed over and coupled to the SoC 510, the chips 508, and the chips 512 (e.g., via respective TIM layers) , as well as a cooling and EMI shielding structure 506 (e.g., a second structure) that is disposed under and coupled to the chips 530-534 (e.g., via respective TIM layers) . The respective TIM layers may include TIM layers, as described above with reference to FIGS. 1A-F, thermal gels, thermal tape, or other thermal materials that provide a thermal interface between the metal or metal alloy of the structures and the various IC devices (e.g., the SoC 510 and the chips 508, 512, and 530-534) . In the example shown in FIG. 5D, a thermal gel 514 is disposed between the chips 508 and the cooling and EMI shielding structure 504, a TIM layer 516 is disposed between the SoC 510 and the cooling and EMI shielding structure 504, a thermal gel 518 is disposed between the chips 512 and the cooling and EMI shielding structure 504, a thermal gel 536 is disposed between the cooling and EMI shielding structure 506 and the chips 530, a thermal gel 538 is disposed between the cooling and EMI shielding structure 506 and the chips 532, and a thermal gel 540 is disposed between the cooling and EMI shielding structure 506 and the chips 534.

[0084] The cooling and EMI shielding structures 504, 506 may include or correspond to the cooling and EMI shielding structure 102 of FIGS. 1A-F. To illustrate, the cooling and EMI shielding structure 504 includes a vapor chamber 505 having a top cover 550 and a bottom cover 554 that form an enclosed cavity between the covers 550, 554 (and that optionally includes a wick layer 552) , and conductive walls 503 that extend from the bottom cover 554. Similarly, the cooling and EMI shielding structure 506 includes a vapor chamber 509 having a top cover 556 and a bottom cover 560 that form an enclosed cavity between the covers 556, 560 (and that optionally includes a wick layer 558) , and conductive walls 507 that extend from the bottom cover 560. Any of the top cover 550, the wick layer 552, the bottom cover 554, the top cover 556, the wick layer 558, the bottom cover 560, or a combination thereof, may have an injection hole, which may include or correspond to the injection hole 114 of FIG. 1A. The conductive walls 503 of the cooling and EMI shielding structure 504 may be coupled to the first side of the PCB 502, and the thermal gels 514, 518 and the TIM layer 516 may be disposed between the bottom cover 554 of the vapor chamber 505 and the chips 508, 512, and the SoC 510, respectively. Similarly, the conductive walls 507 of the cooling and EMI shielding structure 506 may be coupled to the second side of the PCB 502, and the thermal gels 536-540 may be disposed between the bottom cover 560 of the vapor chamber 509 and the chips 530-534, respectively.

[0085] The cooling and EMI shielding structure 504 is configured to provide thermal dissipation (e.g., cooling) and EMI shielding to the SoC 510 and the chips 508, 512, such as shielding the chips 508, 512 from EMI caused by the SoC 510 (or other IC devices of adjacent regions) and / or shielding the SoC 510 from EMI caused by the chips 508, 512 (or other IC devices of adjacent regions) , as non-limiting examples. At least some of the conductive walls 507 may define side walls of regions on the first side of the PCB 502 that include IC devices, similar to as described above with reference to FIGS. 1A-F. Similarly, the cooling and EMI shielding structure 506 is configured to provide thermal dissipation (e.g., cooling) and EMI shielding to the chips 530-534, such as shielding the chips 530, 534 from EMI caused by the chips 532 (or other IC devices of adjacent regions) and / or shielding the chips 532 from EMI caused by the chips 530, 534 (or other IC devices of adjacent regions) , as non-limiting examples. At least some  of the conductive walls 507 may define side walls of regions on the second side of the PCB 502 that include IC devices, similar to as described above with reference to FIGS. 1A-F.

[0086] The cooling and EMI shielding structures 504, 506 are disposed between additional layers of the device 500. In the example shown in FIG. 5D, the device 500 further includes a TIM layer 520, a metal mid-frame 522, a graphite sheet 524 a display module 526, a graphite sheet 542, an antenna frame 544, and a back cover 546. The metal mid-frame 522 is coupled to the cooling and EMI shielding structure 504 (e.g., via the TIM layer 520) , the TIM layer 520 (or another type of material) is disposed between the metal mid-frame 522 and the cooling and EMI shielding structure 504, the graphite sheet 524 is coupled to the metal mid-frame 522, the display module 526 is coupled to the graphite sheet 524, the graphite sheet 542 is coupled to the cooling and EMI shielding structure 506, the antenna frame 544 is coupled to the graphite sheet 542, and the back cover 546 is coupled to the antenna frame 544.

[0087] It should be understood that the device 500 may include additional components, other components, fewer components, or a combination thereof, to support the functionality described herein. As non-limiting examples, the device 500 may include additional IC devices, additional layers, additional dies, additional packages, additional interconnects, additional structures, other components, different components, a different ordering of components, or a combination thereof, to support the functionality and technical advantages disclosed herein. As another example, one or more of the SoC 510 the chips 508, the chips 512, the thermal gel 514, the TIM layer 516, or the thermal gel 518, the TIM layer 520, the metal mid-frame 522, the graphite sheet 524, the display module 526, the chips 530, the chips 532, the chips 534, the thermal gel 536, the thermal gel 538, the thermal gel 540, the graphite sheet 542, the antenna frame 544, or the back cover 546 may be optional and may be omitted from the device 500.

[0088] In some implementations, the device 500 can be a smartphone, a tablet computer, a fixed location terminal device, an automobile, a wearable electronic device, a laptop computer, or some combination thereof, as described in more detail below with reference to FIG. 9. As described with reference to FIGS. 5A-D, the device 500  includes the cooling and EMI shielding structure 504 to provide cooling and EMI shielding to the SoC 510 and / or the chips 508, 512, as well as the cooling and EMI shielding structure 506 to provide cooling and EMI shielding to the chips 530-534. A technical advantage of the cooling and EMI shielding structures 504, 506 is improved thermal dissipation (e.g., cooling) from a structure that occupies less surface area on the PCB 502 and reduces a thickness of the device 500 as compared to other EMI shielding or thermal dissipation solutions for mobile devices, as described above for the benefits of the cooling and EMI shielding structure 412 of FIGS. 4A-B. Additionally, integrating a cooling and EMI shielding structure on each side of the PCB 502 can provide additional thermal dissipation and, in some implementations, the cooling and EMI shielding structure on the second side of the PCB 502 can provide sufficient cooling such that the graphite sheet 542 can be omitted, further reducing overall device thickness of the device 500. As a non-limiting example of the improved cooling and thermal dissipation, an estimated time to reach a 95℃ thermal junction temperature at the device 500 (e.g., a 77.4 mm x 165 mm smartphone that includes an 8.5 W SoC and operates at a power level of 10 W) may be approximately 119.2 seconds, which is a 165%extension of time compared to a similar mobile device that includes discrete shielding structures and has an estimated time to reach the 95℃ thermal junction temperature of approximately 45 seconds.

[0089] While FIGS. 5A-D illustrate an example mobile communications device that includes the cooling and EMI shielding structures 504, 506, in other examples, one or more additional integrated devices, packages, or some combination thereof can be present in a stacked integrated circuit without departing from the scope of the subject disclosure. Further, the cooling and EMI shielding structures 504, 506 of FIGS. 5A-D can be integrated with or included within a wide variety of other devices. For example, a device that includes one or more instances of the cooling and EMI shielding structures 504, 506 of FIGS. 5A-D disclosed herein can include components such as a PMIC, an application processor, a modem, a RF device, a passive device, a filter, a capacitor, an inductor, a transmitter, a receiver, a GaAs based integrated device, a SAW filter, a BAW filter, a LED integrated device, a Si-based integrated device, a SiC-based integrated device, a memory, power management processor, and / or combinations  thereof. In such devices, the cooling and EMI shielding structures 504, 506 of FIGS. 5A-D can be included in any of these components (or a combination of these components) that includes active circuitry.

[0090] In a particular implementation, the device 500 includes a substrate (e.g., the PCB 502) and a plurality of IC devices (e.g., the SoC 510 and the chips 508, 512) coupled to a first surface of the substrate. The device also includes a structure (e.g., the cooling and EMI shielding structure 504) configured to provide cooling and electromagnetic shielding to the plurality of IC devices. The structure includes a vapor chamber (e.g., the vapor chamber 505) including a bottom cover (e.g., the bottom cover 554) coupled to the first surface of the substrate and a top cover (e.g., the top cover 550) coupled to the bottom cover to form an enclosed cavity between the top cover and the bottom cover. The structure also includes a set of conductive walls (e.g., the conductive walls 503) extending from the bottom cover and coupled to the first surface of the substrate to provide electromagnetic shielding between at least a first IC device (e.g., the SoC 510) and a second IC device (e.g., one of the chips 508, 512) of the plurality of IC devices. In some such implementations, the device 500 further includes a second plurality of IC devices (e.g., the chips 530-534) coupled to a second surface of the substrate, the second surface opposite to the first surface.

[0091] In some such implementations, the device 500 also includes a second structure (e.g., the cooling and EMI shielding structure 506) configured to provide cooling and electromagnetic shielding to the second plurality of IC devices. The second structure includes a second vapor chamber (e.g., the vapor chamber 509) and a second set of conductive walls (e.g., the conductive walls 507) extending from a cover (e.g., the bottom cover 560) of the second vapor chamber and coupled to the second surface to provide electromagnetic shielding between at least a third IC device (e.g., the chips 532) and a fourth IC device (e.g., one of the chips 530, 534) of the second plurality of IC devices. Additionally, or alternatively, the device further includes a battery disposed between the structure and the second structure, a cover panel, and an antenna frame layer disposed between the cover panel and the second structure (as further described herein with reference to FIGS. 6A-C) .

[0092] FIGS. 6A-C depict another exemplary device 600 and / or another exemplary cooling and EMI shielding structure 604 that is integrated in the device 600. FIG. 6A illustrates a bottom isometric view of the exemplary cooling and EMI shielding structure 604. FIG. 6B illustrates a cross-sectional profile view of the exemplary device 600 that includes multiple cooling and EMI shielding structures. FIG. 6C illustrates an exploded view of the exemplary device 600 of FIG. 6B. The device 600 is similar to the device 500 of FIGS. 5A-D; however, that the cooling and EMI shielding structures included in the device 600 are laterally extended to cover a battery 630 of the device 600.

[0093] In the example shown in FIGS. 6A-C, the device 600 includes a PCB 602 and multiple IC devices coupled to the PCB 602. For example, a SoC 612, a first set of one or more chips, and a second set of one or more chips are coupled to a first side of the PCB 602, and a third set of one or more chips, a fourth set of one or more chips, and a fifth set of one or more chips are coupled to a second side of the PCB 602. The second side is opposite to the first side, such that the SoC 612 and the first and second sets of chips are disposed on a top side of the PCB 602 and the third-fifth sets of chips are disposed on a bottom side of the PCB 602 in the orientation shown in FIG. 6B.

[0094] The device 600 also includes a cooling and EMI shielding structure 604 (e.g., a first structure) that is disposed over and coupled to the SoC 612, the first set of chips, and the second set of chips (e.g., via respective TIM layers) , as well as a cooling and EMI shielding structure 606 (e.g., a second structure) that is disposed under and coupled to the third set of chips, the fourth set of chips, and the fifth set of chips (e.g., via respective TIM layers) . The respective TIM layers may include TIM layers, as described above with reference to FIGS. 1A-F, thermal gels, thermal tape, or other thermal materials that provide a thermal interface between the metal or metal alloy of the structures and the various IC devices (e.g., the SoC 612 and the sets of chips) . In the example shown in FIG. 6B, thermal gel is disposed between the first set of chips and the cooling and EMI shielding structure 604, a TIM layer 614 is disposed between the SoC 612 and the cooling and EMI shielding structure 604, thermal gel is disposed between the second set of chips and the cooling and EMI shielding structure 604, thermal gel is disposed between the cooling and EMI shielding structure 606 and the third set of chips,  thermal gel is disposed between the cooling and EMI shielding structure 606 and the fourth set of chips, and thermal gel is disposed between the cooling and EMI shielding structure 606 and the fifth set of chips.

[0095] The cooling and EMI shielding structures 604, 606 may include or correspond to the cooling and EMI shielding structure 102 of FIGS. 1A-F. To illustrate, the cooling and EMI shielding structure 604 includes a vapor chamber 610 having a top cover and a bottom cover 611 that form an enclosed cavity between the covers (and that optionally includes a wick layer) , and conductive walls 608 that extend from the bottom cover 611. Similarly, the cooling and EMI shielding structure 606 includes a vapor chamber 624 having a top cover and a bottom cover that form an enclosed cavity between the covers (and that optionally includes a wick layer) , and conductive walls 622 that extend from the bottom cover. Any of the above-described covers or wick layers may have an injection hole, which may include or correspond to the injection hole 114 of FIG. 1A. The conductive walls 608 of the cooling and EMI shielding structure 604 may be coupled to the first side of the PCB 602, and the thermal gels and the TIM layer 614 may be disposed between the bottom cover of the vapor chamber 610 and the first and second sets of chips and the SoC 612, respectively. Similarly, the conductive walls 622 of the cooling and EMI shielding structure 606 may be coupled to the second side of the PCB 602, and the thermal gels may be disposed between the bottom cover of the vapor chamber 624 and the third-fifth sets of chips, respectively.

[0096] The cooling and EMI shielding structure 604 is configured to provide thermal dissipation (e.g., cooling) and EMI shielding to the SoC 612 and the first and second sets of chips, such as shielding the first and second sets of chips from EMI caused by the SoC 612 (or other IC devices of adjacent regions) and / or shielding the SoC 612 from EMI caused by the first and second sets of chips (or other IC devices of adjacent regions) , as non-limiting examples. At least some of the conductive walls 608 may define side walls of regions on the first side of the PCB 602 that include IC devices, similar to as described above with reference to FIGS. 1A-F. Similarly, the cooling and EMI shielding structure 606 is configured to provide thermal dissipation (e.g., cooling) and EMI shielding to the third-fifth sets of chips, such as shielding the third and fifth sets of chips from EMI caused by the fourth set of chips (or other IC devices of adjacent  regions) and / or shielding the fourth set of chips from EMI caused by the third and fifth sets of chips (or other IC devices of adjacent regions) , as non-limiting examples. At least some of the conductive walls 622 may define side walls of regions on the second side of the PCB 602 that include IC devices, similar to as described above with reference to FIGS. 1A-F.

[0097] Unlike the cooling and EMI shielding structures 504, 506 of FIGS. 5A-D, the cooling and EMI shielding structures 604, 606 are extended laterally such that they cover the battery 630 (e.g., the battery 630 is disposed between the cooling and EMI shielding structure 604 and the cooling and EMI shielding structure 606) . The battery 630 may be laterally offset from the SoC 612 and the sets of chips (and optionally from the PCB 602) and coupled to the SoC 612 and the sets of chips (e.g., via interconnects within the PCB 602) such that the battery 630 may store power and / or provide power to the device 600. In implementations, respective regions of the cooling and EMI shielding structures 604, 606 include the conductive walls 608, 622, respectively, and are disposed over the IC devices on the PCB 602, and other regions omit conductive walls and are disposed over opposite sides of the battery 630. As an example, the cooling and EMI shielding structure 604 may include a first region 632 from which the conductive walls 608 extend and which is disposed above the SoC 612 and the first and second sets of chips. In this example, the cooling and EMI shielding structure 604 also includes a second region 634 that does not have any of the conductive walls 608 extending therefrom and that is disposed over the battery 630.

[0098] The cooling and EMI shielding structures 604, 606 (and the battery 630 therebetween) are disposed between additional layers of the device 600. In the example shown in FIGS. 6B-C, the device 600 further includes a metal mid-frame 616, a graphite sheet 618 a display module 620, an antenna frame 626, and a back cover 628. The metal mid-frame 616 is coupled to the cooling and EMI shielding structure 604, the graphite sheet 618 is coupled to the metal mid-frame 616, the display module 620 is coupled to the graphite sheet 618, the antenna frame 626 is coupled to the cooling and EMI shielding structure 606, and the back cover 628 is coupled to the antenna frame 626.

[0099] It should be understood that the device 600 may include additional components, other components, fewer components, or a combination thereof, to support the functionality described herein. As non-limiting examples, the device 600 may include additional IC devices, additional layers, additional dies, additional packages, additional interconnects, additional structures, other components, different components, a different ordering of components, or a combination thereof, to support the functionality and technical advantages disclosed herein. As another example, one or more of the SoC 612 the first-fifth sets of chips, the thermal gels, the TIM layer 614, the metal mid-frame 616, the graphite sheet 618, the display module 620, the antenna frame 626, or the back cover 628 may be optional and may be omitted from the device 600.

[0100] In some implementations, the device 600 can be a smartphone, a tablet computer, a fixed location terminal device, an automobile, a wearable electronic device, a laptop computer, or some combination thereof, as described in more detail below with reference to FIG. 9. As described with reference to FIGS. 6A-C, the device 600 includes the cooling and EMI shielding structure 604 to provide cooling and EMI shielding to the SoC 612 and / or the first and second sets of chips, as well as the cooling and EMI shielding structure 606 to provide cooling and EMI shielding to the third-fifth sets of chips, and to provide cooling to, or heat dissipation from, the battery 630. A technical advantage of the cooling and EMI shielding structures 604, 606 is improved thermal dissipation (e.g., cooling) from structures that occupy less surface area on the PCB 602 and reduce a thickness of the device 600 as compared to other EMI shielding or thermal dissipation solutions for mobile devices, as described above for the benefits of the cooling and EMI shielding structure 412 of FIGS. 4A-B and the cooling and EMI shielding structures 504, 506 of FIGS. 5A-D. Additionally, laterally extending the cooling and EMI shielding structures 604, 606, to cover the battery 630 improves the cooling / heat dissipation provided to the battery 630 and may enable further reduction in device thickness, as compared to other devices. To illustrate, the cooling and EMI shielding structure 606 may provide sufficient cooling that a second graphite sheet (e.g., the graphite sheet 542 of FIG. 5D) can be omitted, which decreases an overall device thickness of the device 600. Additionally, or alternatively, because the cooling and EMI shielding structure 604 provides cooling / heat dissipation to the battery 630, a TIM layer  (e.g., the TIM layer 520 of FIG. 5D) between the cooling and EMI shielding structure 604 and the metal mid-frame 616 may also be omitted, which may further reduce the overall device thickness of the device 600.

[0101] While FIGS. 6A-C illustrate an example mobile communications device that includes the cooling and EMI shielding structures 604, 606, in other examples, one or more additional integrated devices, packages, or some combination thereof can be present in a stacked integrated circuit without departing from the scope of the subject disclosure. Further, the cooling and EMI shielding structures 604, 606 of FIGS. 6A-C can be integrated with or included within a wide variety of other devices. For example, a device that includes one or more instances of the cooling and EMI shielding structures 604, 606 of FIGS. 6A-C disclosed herein can include components such as a PMIC, an application processor, a modem, a RF device, a passive device, a filter, a capacitor, an inductor, a transmitter, a receiver, a GaAs based integrated device, a SAW filter, a BAW filter, a LED integrated device, a Si-based integrated device, a SiC-based integrated device, a memory, power management processor, and / or combinations thereof. In such devices, the cooling and EMI shielding structures 604, 606 of FIGS. 6A-D can be included in any of these components (or a combination of these components) that includes active circuitry.

[0102] Exemplary Sequence for Fabricating a Device Including a Cooling and EMI Shielding Structure

[0103] In some implementations, fabricating a device including a cooling and EMI shielding structure (e.g., any of the devices 400, 500, and / or 600) includes several processes. FIGS. 7A-C illustrate an exemplary sequence for fabricating or providing a device that includes a cooling and EMI shielding structure, as described with reference to any of FIGS. 1A-F, 2A-C, 3A-B, 4A-B, 5A-D, or 6A-C. In some implementations, the sequence of FIGS. 7A-C may be used to provide (e.g., during fabrication of) one or more of the cooling and EMI shielding structure 102 of FIGS. 1A-F and 2A-C, the device 400 of FIGS. 4A-B, the device 500 of FIGS. 5A-D, the cooling and EMI shielding structure 604 of FIG. 6A, or the device 600 of FIGS. 6A-C.

[0104] It should be noted that the sequence of FIGS. 7A-C may combine one or more stages in order to simplify and / or clarify the sequence for providing or fabricating an integrated device. In some implementations, the order of the processes may be changed or modified. In some implementations, one or more of the processes may be replaced or substituted without departing from the scope of the disclosure. In the following description, reference is made to various illustrative Stages of the sequence, which are numbered (using circled numbers) in FIGS. 7A-C. Each of the various stages of the sequence illustrated in FIGS. 7A-C shows one device being formed. In other implementations, a plurality of devices can be formed concurrently.

[0105] Stage 1 of FIG. 7A illustrates a state after a set of conductive walls 700 and a bottom cover 702 are provided. For example, as part of Stage 1, the bottom cover 702 may be formed from a metal or metal alloy using cutting, bending, or the like. The bottom cover 702 may be combined with other components in later stages to form a vapor chamber, such that the bottom cover 702 is a bottom cover of a vapor chamber. The bottom cover 702 may include or correspond to the bottom cover 108 of FIG. 1C, the bottom cover 304 of FIGS. 3A-C, a bottom cover of the vapor chamber 411 of FIG. 4A, the bottom cover 554 or the bottom cover 560 of FIG. 5C, the bottom cover 611 of FIG. 6A, or the bottom cover of the vapor chamber 624 of FIG. 6B. The conductive walls 700 may be formed using metal extrusion, such as via one or more operations of a copper extrusion process. The conductive walls 700 may have a T-shape, a rectangular shape, or another shape, and may include or correspond to the conductive walls 110 of FIGS. 1A-F, the conductive walls 300 of FIGS. 3A-B, the conductive walls 413 of FIG. 4A, the conductive walls 503 or the conductive walls 507 of FIG. 5D, the conductive walls 608 of FIGS. 6A-B, or the conductive walls 622 of FIG. 6B.

[0106] Stage 2 illustrates a state after the conductive walls 700 are attached to the bottom cover 702 (e.g., a bottom cover of a vapor chamber) . For example, as part of Stage 2, the conductive walls 700 may be attached to a region of the bottom cover 702 that will be disposed above one or more IC devices on a substrate. In some implementations, attaching the conductive walls 700 to the bottom cover 702 includes welding respective first ends of the conductive walls 700 to the bottom cover 702. For example, the conductive walls 700 may be attached to the bottom cover 702 using a  laser welding process that includes disposing the conductive walls 700 in a fixture, as described above with reference to FIGS. 3A-B. In other implementations, the conductive walls 700 may be attached to the bottom cover 702 using other techniques.

[0107] Stage 3 of FIG. 7B illustrates a state after a wick layer 704 and a top cover 706 are provided. For example, as part of Stage 3, the top cover 706 may be formed from a metal or metal alloy using cutting, bending, or the like. The top cover 706 may be combined with other components in later stages to form a vapor chamber, such that the top cover 706 is a top cover of a vapor chamber. The top cover 706 may include or correspond to the top cover 104 of FIG. 1C, a top cover of the vapor chamber 411 of FIG. 4A, the top cover 550 or the top cover 556 of FIG. 5C, or the top cover of the vapor chamber 610 or the top cover of the vapor chamber 624 of FIG. 6B. The wick layer 704 may include copper or another wicking material, which can include a metal or metal alloy, such as steel or a nickel copper alloy.

[0108] Stage 4 illustrates a state after the wick layer 704 is disposed within, and attached to, the top cover 706. For example, as part of Stage 4, the wick layer 704 may be attached to inner edges of the top cover 706 by welding or another adhesion technique.

[0109] Stage 5 illustrates a state after the bottom cover 702 with the conductive walls 700 and the top cover 706 with the wick layer 704 are provided for forming a vapor chamber. For example, as part of Stage 5, the combination of the bottom cover 702 and the conductive walls 700 formed during Stage 2 may be brought together with the combination of the top cover 706 and the wick layer 704 formed during Stage 4.

[0110] Stage 6 illustrates a state after formation of a vapor chamber 708 from the components provided during Stage 5. For example, as part of Stage 6, the top cover 706 may be attached to the bottom cover 702, with the wick layer 704 disposed between the covers 706, 702, to form the vapor chamber 708. To illustrate, an outer edge of the top cover 706 may be welded or otherwise attached to a surface of the bottom cover 702 that is opposite to the surface on which the conductive walls 700 are attached to form an enclosed cavity between the top cover 706 and the bottom cover 702. The wick layer  704 may be disposed within this enclosed cavity. In some implementations, a fluid may be injected into the enclosed cavity between the covers 706, 702, such as via an injection hole 707 (ahole through one or more of the top cover 706, the wick layer 704, and the bottom cover 702, which may include or correspond to the injection hole 114 of FIGS. 1A-F) . The fluid may include water or another fluid, such as acetone, liquid ammonia, liquid chlorofluorocarbons, liquid hydrofluorocarbons, alcohol, or other organic matter fluids. Alternatively, a thermal gel may be injected via the injection hole 707. Injecting the fluid or thermal gel provides the vapor chamber 708 with the capability to provide cooling and / or thermal dissipation to one or more IC devices below the vapor chamber 708 when the vapor chamber 708 is attached to a substrate. The combination of the vapor chamber 708 and the conductive walls 700 that extend from the bottom cover 702 form a cooling and EMI shielding structure 710 (e.g., a structure) that is configured to provide cooling and EMI shielding to one or more IC devices when the cooling and EMI shielding structure 710 is attached to a substrate.

[0111] Stage 7 of FIG. 7C illustrates a state after the cooling and EMI shielding structure 710 and a PCB 712 are provided for attachment. For example, as part of Stage 7, the cooling and EMI shielding structure 710 formed during Stage 6 may be disposed over a portion of the PCB 712 such that IC devices on a surface of the PCB 712 are covered by the cooling and EMI shielding structure 710 and such that the conductive walls 700 are disposed above bonding pads or other locations that separate one or more of the IC devices from other IC devices. To illustrate, the PCB 712 may include a SoC 714 (e.g., a first IC device) in a first region and one or more other regions that include other IC devices, such as an illustrative second region 716 that includes at least one IC device (e.g., a second IC device) and a third region 718 that includes at least one IC device (e.g., a third IC device) .

[0112] Stage 8 illustrates a state after the cooling and EMI shielding structure 710 is attached to the PCB 712 to form a device 720. For example, as part of Stage 8, the conductive walls 700 (e.g., opposite ends of the conductive walls 700 than the ends that were attached to the bottom cover 702 during Stage 2) may be attached to the PCB 712 to separate the various regions (e.g., the various IC devices on the surface of the PCB 712) and to provide cooling and EMI shielding to the IC devices. In some  implementations (e.g., one piece design implementations for the attachment of the conductive walls 700) , the conductive walls 700 are attached to the surface of the PCB 712 by soldering respective ends of the conductive walls 700 to the surface of the PCB 712 using a low temperature soldering process. For example, for an exemplary portion 722 of the device 720 shown in a magnified view of the portion 722A, an end of the conductive wall 700 may be soldered to the PCB 712 at a junction point 724 (e.g., a bonding pad or other region) using a low temperature soldering process or other SMT process. In some other implementations (e.g., two piece design implementations for the attachment of the conductive walls 700) , the conductive walls 700 are attached to the surface of the PCB 712 using a set of clips 726. For example, for the exemplary portion 722 of the device 720 shown in a magnified view of the portion 722B, the clips 726 may be welded to the surface of the PCB 712 (e.g., the substrate) in locations in which the conductive walls 700 are to be attached, and the conductive walls 700 may be inserted into the clips 726 to attach the conductive walls 700 to the PCB 712. In some other implementations, a combination of low temperature soldering (e.g., for some of the conductive walls 700) and the clips 726 (e.g., for others of the conductive walls 700) may be used to attach the conductive walls 700 to the surface of the PCB 712.

[0113] After attaching the cooling and EMI shielding structure 710, including the conductive walls 700, to the PCB 712, the cooling and EMI shielding structure 710 may provide cooling and EMI shielding to the IC devices (e.g., the SoC 714 and the IC devices in the regions 716, 718) of the device 720. For example, the conductive walls 700 may be attached to a first surface of the PCB 712 (e.g., a substrate) with at least a portion of the conductive walls 700 disposed between the SoC 714 and the second region 716 to provide electromagnetic shielding between at least the SoC 714 (e.g., the first IC device) and the second IC device within the second region 716. Similarly, one or more of the conductive walls 700 may separate the second region 716, and the IC devices within, from other regions, thereby providing EMI shielding from interference caused by at least the second IC device within the second region 716 to the SoC 714 and at least the third IC device within the third region 718. Additionally, the vapor chamber 708 of the cooling and EMI shielding structure 710 may provide cooling and thermal  dissipation to the SoC 714, the IC devices within the second region 716, and the IC devices within the third region 718.

[0114] Formation of the device 720 (e.g., a device including a cooling and EMI shielding structure) is complete after Stage 8 of FIG. 7C. The device 720 may include or correspond to the system 100 of FIGS. 1A-F. However, in some implementations, the device 720 can be used to form the device 400 of FIGS. 4A-B, the device 500 of FIGS. 5A-D, or the device 600 of FIGS. 6A-C. For example, additional components, such as a metal mid-frame, a graphite sheet, and a display module, may be disposed on the cooling and EMI shielding structure 710, and other components may be coupled to an opposite surface of the PCB 712, to form the device 400 of FIGS. 4A-B. As another example, additional components, such as a metal mid-frame, a graphite sheet, and a display module, may be disposed on the cooling and EMI shielding structure 710, and other components, including another cooling and EMI shielding structure, may be coupled to an opposite surface of the PCB 712 to form the device 500 of FIGS. 5A-D. As another example, the bottom cover 702, the wick layer 704, and the top cover 706 may be replaced with respective components that are extended in a lateral direction to cover a battery, in addition to the SoC 714 and the regions 716, 718, to form the device 600 of FIGS. 6A-C.

[0115] Although certain Stages are illustrated in FIGS. 7A-C in forming the device 720, other processes can be included in the fabrication of the device 720 without departing from the scope of the subject disclosure. For example, fabricating the device 720 can include coupling thermal interface materials and / or thermal gels to the SoC 714 and / or the IC devices of the regions 716, 718 prior to attaching the cooling and EMI shielding structure 710 to the PCB 712, such that the thermal interface materials and / or thermal gels are disposed between the respective IC devices and the bottom cover 702. As another example, in implementations that include a second cooling and EMI structure attached to the opposite surface of the PCB 712, fabricating the device 720 can include attaching a second set of conductive walls to a cover of a second vapor chamber and attaching the second set of conductive walls to the opposite surface of the PCB 712 to provide electromagnetic shielding between at least one IC device on the opposite surface of the PCB 712 and another IC device on the opposite surface of the PCB 712.

[0116] Exemplary Flow Diagram of a Method for Fabricating a Device Including a Cooling and EMI Shielding Structure

[0117] In some implementations, fabricating a device including a cooling and EMI shielding structure includes several processes. FIG. 8 illustrates an exemplary flow diagram of a method 800 of fabricating an illustrative device that includes a cooling and EMI shielding structure. In a particular aspect, one or more operations of the method 800 are performed by one or more processors of a fabrication system. In some implementations, operations of the method 800 may be stored as instructions by a non-transitory computer-readable storage medium, and the instructions may be executable by at least one processor to cause the at least one processor to perform operations of the method 800. In some implementations, the method 800 of FIG. 8 may be used to provide or fabricate any of the cooling and EMI shielding structure 102 of FIGS. 1A-F and 2A-C, the device 400 of FIGS. 4A-B, the device 500 of FIGS. 5A-D, the device 600 of FIGS. 6B-C, or the device 720 of FIG. 7C.

[0118] It should be noted that the method 800 of FIG. 8 may combine one or more processes in order to simplify and / or clarify the method for providing or fabricating an integrated circuit device. In some implementations, the order of the processes may be changed or modified.

[0119] The method 800 includes attaching a set of conductive walls to a bottom cover of a vapor chamber, at block 802. The vapor chamber includes the bottom cover and a top cover coupled to the bottom cover to form an enclosed cavity between the top cover and the bottom cover. For example, Stage 2 of FIG. 7A illustrates and describes examples of attaching the conductive walls 700 to the bottom cover 702, and Stage 6 of FIG. 7B illustrates and describes examples of forming the vapor chamber 708 with the conductive walls 700 attached to the bottom cover 702. The conductive walls of the method 800 can include the conductive walls 110 of FIGS. 1A-F and 2A-C, the conductive walls 300 of FIGS. 3A-B, the conductive walls 413 of FIG. 4A, the conductive walls 503 or the conductive walls 507 of FIGS. 5C-D, the conductive walls 608 or the conductive walls 622 of FIGS. 6A-B, or the conductive walls 700 of FIGS. 7A-C. The vapor chamber of the method 800 can include the vapor chamber 112 of  FIGS. 1A-F and 2A-C, the vapor chamber 411 of FIG. 4A, the vapor chamber 505 or the vapor chamber 509 of FIGS. 5C-D, the vapor chamber 610 or the vapor chamber 624 of FIGS. 6A-B, or the vapor chamber 708 of FIGS. 7B-C. The bottom cover of the method 800 can include the bottom cover 108 of FIGS. 1A-F and 2A-C, the bottom cover 304 of FIGS. 3A-B, the bottom cover of the vapor chamber 411 of FIG. 4A, the bottom cover 554 or the bottom cover 560 of FIG. 5C, the bottom cover 611 or the bottom cover of the vapor chamber 624 of FIGS. 6A-B, or the bottom cover 702 of FIGS. 7A-B. The top cover of the method 800 can include the top cover 104 of FIGS. 1A-F and 2A-C, the top cover of the vapor chamber 411 of FIG. 4A, the top cover 550 or the top cover 556 of FIG. 5C, the top cover of the vapor chamber 610 or the top cover of the vapor chamber 624 of FIGS. 6A-B, or the top cover 706 of FIG. 7B.

[0120] The method 800 includes attaching the set of conductive walls to a first surface of a substrate to provide electromagnetic shielding between at least a first IC device and a second IC device of a plurality of IC devices on the first surface of the substrate, at block 804. For example, Stage 8 of FIG. 7C illustrates and describes examples of attaching the conductive walls 700 to the PCB 712 to provide electromagnetic shielding between the SoC 714 and IC devices of the regions 716, 718. The substrate of the method 800 can include the PCB 120 of FIGS. 1A-F, the PCB 402 of FIGS. 4A-B, the PCB 502 of FIGS. 5A-D, the PCB 602 of FIGS. 6A-C, or the PCB 712 of FIG. 7C.

[0121] In some implementations, the method 800 also includes forming the set of conductive walls using metal extrusion. For example, Stage 1 of FIG. 7A describes examples of forming the conductive walls 700 using metal extrusion, such as copper extrusion. Additionally, or alternatively, the method 800 may include attaching a second set of conductive walls to a cover of a second vapor chamber and attaching the second set of conductive walls to a second surface of the substrate to provide electromagnetic shielding between at least a third IC device and a fourth IC device of a second plurality of IC devices on the second surface of the substrate. The second surface is opposite to the first surface. For example, Stages 1-6 of FIGS. 7A-B illustrate and describe examples of forming a vapor chamber and a cooling and EMI shielding structure, which can be repeated to form a second cooling and EMI shielding structure, and Stage 8 of FIG. 7C illustrates and describes examples of attaching the conductive  walls 700 to a first surface of the PCB 712, which can also be performed on a second (e.g., opposite) surface of the PCB 712 to attach conductive walls of the second cooling and EMI shielding structure to the PCB 712. The second cooling and EMI shielding structure of the method 800 can include the cooling and EMI shielding structure 506 of FIGS. 5A-D or the cooling and EMI shielding structure 606 of FIGS. 6B-C.

[0122] In some implementations, attaching the set of conductive walls to the bottom cover of the vapor chamber includes welding respective first ends of the set of conductive walls to the bottom cover of the vapor chamber. For example, Stage 2 of FIG. 7A illustrates and describes examples of welding the conductive walls 700 to the bottom cover 702. In some such implementations, attaching the set of conductive walls to the first surface of the substrate includes soldering respective second ends of the set of conductive walls to the first surface of the substrate using a low temperature soldering process. For example, Stage 8 of FIG. 7C, and in particular the magnified view of the portion 722A, illustrates and describes examples of soldering ends of the conductive walls 700 to the PCB 712 at the junction point 724 using low temperature soldering. In some other implementations, attaching the set of conductive walls to the first surface of the substrate includes welding a set of clips to the first surface of the substrate and attaching second ends of the set of conductive walls to the set of clips. For example, Stage 8 of FIG. 7C, and in particular the magnified view of the portion 722B, illustrates and describes examples of attaching the conductive walls 700 to the clips 726. The clips of the method 800 can include the clips 726 of FIG. 7C.

[0123] Exemplary Electronic Devices

[0124] FIG. 9 illustrates various electronic devices that may include or be integrated with any of the cooling and EMI shielding structure 102, the device 400, the device 500, the device 600, and / or the device 720. For example, a mobile phone device 902, a laptop computer device 904, a fixed location terminal device 906, a wearable device 908, or a vehicle 910 (e.g., an automobile or an aerial device) may include a device 900. The device 900 can include, for example, any of the device 400, the device 500, the device 600, the device 720, and / or any other integrated device that includes a cooling and EMI shielding structure described herein. The devices 902, 904, 906 and 908 and  the vehicle 910 illustrated in FIG. 9 are merely exemplary. Other electronic devices may also feature the device 900 including, but not limited to, a group of devices (e.g., electronic devices) that includes mobile devices, hand-held personal communication systems (PCS) units, portable data units such as personal digital assistants, global positioning system (GPS) enabled devices, navigation devices, set top boxes, music players, video players, entertainment units, fixed location data units such as meter reading equipment, communications devices, smartphones, tablet computers, computers, wearable devices (e.g., watches, glasses) , Internet of things (IoT) devices, servers, routers, electronic devices implemented in vehicles (e.g., autonomous vehicles) , or any other device that stores or retrieves data or computer instructions, or any combination thereof.

[0125] One or more of the components, processes, features, and / or functions illustrated in FIGS. 1A-F, 2A-C, 3A-B, 4A-B, 5A-D, 6A-C, 7A-C, 8, and 9 may be rearranged and / or combined into a single component, process, feature or function or embodied in several components, processes, or functions. Additional elements, components, processes, and / or functions may also be added without departing from the disclosure. It should also be noted FIGS. 1A-F, 2A-C, 3A-B, 4A-B, 5A-D, 6A-C, 7A-C, 8, and 9 and its corresponding description in the present disclosure is not limited to dies and / or ICs. In some implementations, FIGS. 1A-F, 2A-C, 3A-B, 4A-B, 5A-D, 6A-C, 7A-C, 8, and 9 and its corresponding description may be used to manufacture, create, provide, and / or produce devices and / or integrated devices. In some implementations, a device may include a die, an integrated device, an embedded multi-chip package, an integrated passive device (IPD) , a die package, an IC device, a device package, an IC package, a wafer, a semiconductor device, a package-on-package (PoP) device, a heat dissipating device and / or an interposer.

[0126] It is noted that the figures in the disclosure may represent actual representations and / or conceptual representations of various parts, components, objects, devices, packages, integrated devices, integrated circuits, and / or transistors. In some instances, the figures may not be to scale. In some instances, for purpose of clarity, not all components and / or parts may be shown. In some instances, the position, the location, the sizes, and / or the shapes of various parts and / or components in the figures may be  exemplary. In some implementations, various components and / or parts in the figures may be optional.

[0127] The word "exemplary" is used herein to mean "serving as an example, instance, or illustration. " Any implementation or aspect described herein as "exemplary" is not necessarily to be construed as preferred or advantageous over other aspects of the disclosure. Likewise, the term "aspects" does not require that all aspects of the disclosure include the discussed feature, advantage or mode of operation. The term "coupled" is used herein to refer to the direct or indirect coupling (e.g., mechanical coupling) between two objects. For example, if object A physically touches object B, and object B touches object C, then objects A and C may still be considered coupled to one another-even if they do not directly physically touch each other. An object A, that is coupled to an object B, may be coupled to at least part of object B. The term "electrically coupled" may mean that two objects are directly or indirectly coupled together such that an electrical current (e.g., signal, power, ground) may travel between the two objects. Two objects that are electrically coupled may or may not have an electrical current traveling between the two objects. The use of the terms "first, " "second, " "third, " and "fourth" (and / or anything above fourth) is arbitrary. Any of the components described may be the first component, the second component, the third component or the fourth component. For example, a component that is referred to as a second component, may be the first component, the second component, the third component or the fourth component. The terms "encapsulate, " "encapsulating" and / or any derivation means that the object may partially encapsulate or completely encapsulate another object. The terms "top" and "bottom" are arbitrary. A component that is located on top may be located over a component that is located on a bottom. A top component may be considered a bottom component, and vice versa. As described in the disclosure, a first component that is located "over" a second component may mean that the first component is located above or below the second component, depending on how a bottom or top is arbitrarily defined. In another example, a first component may be located over (e.g., above) a first surface of the second component, and a third component may be located over (e.g., below) a second surface of the second component, where the second surface is opposite to the first surface. It is further noted that the term  "over" as used in the present application in the context of one component located over another component, may be used to mean a component that is on another component and / or in another component (e.g., on a surface of a component or embedded in a component) . Thus, for example, a first component that is over the second component may mean that (1) the first component is over the second component, but not directly touching the second component, (2) the first component is on (e.g., on a surface of) the second component, and / or (3) the first component is in (e.g., embedded in) the second component. A first component that is located "in" a second component may be partially located in the second component or completely located in the second component. A value that is about X–XX, may mean a value that is between X and XX, inclusive of X and XX. The value (s) between X and XX may be discrete or continuous. The term "about ‘value X’ " , or "approximately value X" , as used in the disclosure means within 10 percent of the ‘value X’ . For example, a value of about 1 or approximately 1, would mean a value in a range of 0.9–1.1. A "plurality" of components may include all the possible components or only some of the components from all of the possible components. For example, if a device includes ten components, the use of the term "the plurality of components" may refer to all ten components or only some of the components from the ten components.

[0128] In some implementations, an interconnect is an element or component of a device or package that allows or facilitates an electrical connection between two points, elements and / or components. In some implementations, an interconnect may include a trace, a via, a pad, a pillar, a metallization layer, a redistribution layer, and / or an under bump metallization (UBM) layer  / interconnect. In some implementations, an interconnect may include an electrically conductive material that may be configured to provide an electrical path for a signal (e.g., a data signal) , ground and / or power. An interconnect may include more than one element or component. An interconnect may be defined by one or more interconnects. An interconnect may include one or more metal layers. An interconnect may be part of a circuit. Different implementations may use different processes and / or sequences for forming the interconnects. In some implementations, a chemical vapor deposition (CVD) process, a physical vapor  deposition (PVD) process, a sputtering process, a spray coating, and / or a plating process may be used to form the interconnects.

[0129] Also, it is noted that various disclosures contained herein may be described as a process that is depicted as a flowchart, a flow diagram, a structure diagram, or a block diagram. Although a flowchart may describe the operations as a sequential process, many of the operations can be performed in parallel or concurrently. In addition, the order of the operations may be re-arranged. A process is terminated when its operations are completed.

[0130] In the following, further examples are described to facilitate the understanding of the disclosure.

[0131] According to Example 1, a device includes a structure configured to provide cooling and electromagnetic shielding to a plurality of IC devices on a first surface of a substrate. The structure includes a vapor chamber includes a bottom cover and a top cover coupled to the bottom cover to form an enclosed cavity between the top cover and the bottom cover. The structure also includes a set of conductive walls extending from the bottom cover and configured to be coupled to the first surface to provide electromagnetic shielding between at least a first IC device and a second IC device of the plurality of IC devices.

[0132] Example 2 includes the device of Example 1, further including a thermal material layer disposed between the bottom cover and one or more IC devices of the plurality of IC devices, the thermal material layer configured to couple the bottom cover to the one or more IC devices.

[0133] Example 3 includes the device of Example 2, wherein the thermal material layer is directly coupled to the bottom cover and to the one or more IC devices.

[0134] Example 4 includes the device of any of Examples 1 to 3, wherein an end portion of a first conductive wall of the set of conductive walls is interlocked with a second conductive wall of the set of conductive walls.

[0135] Example 5 includes the device of any of Examples 1 to 4, wherein the structure further includes a wick layer disposed within the enclosed cavity and a fluid disposed within the enclosed cavity.

[0136] Example 6 includes the device of Example 5, wherein the fluid includes water, acetone, liquid ammonia, liquid chlorofluorocarbons, liquid hydrofluorocarbons, or alcohol.

[0137] Example 7 includes the device of any of Examples 1 to 6, wherein the structure is configured to distribute heat from one or more higher heat regions of the vapor chamber to one or more lower heat regions of the vapor chamber.

[0138] Example 8 includes the device of any of Examples 1 to 7, wherein the set of conductive walls include a nickel silver alloy, copper, a copper alloy, stainless steel, tinplate, a tin bronze alloy, or brass.

[0139] Example 9 includes the device of any of Examples 1 to 8, wherein the set of conductive walls extend from a first region of the bottom cover, wherein the first region is disposed over the plurality of IC devices, and wherein a second region of the bottom cover is disposed over a battery coupled to one or more of the plurality of IC devices.

[0140] Example 10 includes the device of any of Examples 1 to 9, and further includes a second structure configured to provide cooling and electromagnetic shielding to a second plurality of IC devices on a second surface of the substrate, the second surface opposite to the first surface. The second structure includes a second vapor chamber. The second structure also includes a second set of conductive walls extending from a cover of the second vapor chamber and coupled to the second surface to provide electromagnetic shielding between at least a third IC device and a fourth IC device of the second plurality of IC devices.

[0141] According to Example 11 a method of fabrication includes: attaching a set of conductive walls to a bottom cover of a vapor chamber, the vapor chamber including the bottom cover and a top cover coupled to the bottom cover to form an enclosed cavity between the top cover and the bottom cover; and attaching the set of conductive walls to  a first surface of a substrate to provide electromagnetic shielding between at least a first IC device and a second IC device of a plurality of IC devices on the first surface of the substrate.

[0142] Example 12 includes the method of Example 11, further including forming the set of conductive walls using metal extrusion.

[0143] Example 13 includes the method of Example 11 or Example 12, wherein attaching the set of conductive walls to the bottom cover of the vapor chamber includes welding respective first ends of the set of conductive walls to the bottom cover of the vapor chamber.

[0144] Example 14 includes the method of Example 13, wherein attaching the set of conductive walls to the first surface of the substrate includes soldering respective second ends of the set of conductive walls to the first surface of the substrate using a low temperature soldering process.

[0145] Example 15 includes the method of Example 13, wherein attaching the set of conductive walls to the first surface of the substrate includes welding a set of clips to the first surface of the substrate and attaching second ends of the set of conductive walls to the set of clips.

[0146] Example 16 includes the method of any of Examples 11 to 15, further including attaching a second set of conductive walls to a cover of a second vapor chamber; and attaching the second set of conductive walls to a second surface of the substrate to provide electromagnetic shielding between at least a third IC device and a fourth IC device of a second plurality of IC devices on the second surface of the substrate, the second surface opposite to the first surface.

[0147] According to Example 17, a device includes: a substrate; a plurality of IC devices coupled to a first surface of the substrate; and a structure configured to provide cooling and electromagnetic shielding to the plurality of IC devices. The structure includes: a vapor chamber including a bottom cover coupled to the first surface of the substrate and a top cover coupled to the bottom cover to form an enclosed cavity  between the top cover and the bottom cover; and a set of conductive walls extending from the bottom cover and coupled to the first surface of the substrate to provide electromagnetic shielding between at least a first IC device and a second IC device of the plurality of IC devices.

[0148] Example 18 includes the device of Example 17, wherein a first portion of a first conductive wall of the set of conductive walls is disposed between the first IC device and the second IC device, wherein a second portion of the first conductive wall is disposed between the first IC device and a third IC device of the plurality of IC devices, and wherein a second conductive wall of the set of conductive walls is disposed between the second IC device and the third IC device.

[0149] Example 19 includes the device of Example 17 or Example 18, further including: a second plurality of IC devices coupled to a second surface of the substrate, the second surface opposite to the first surface; and a second structure configured to provide cooling and electromagnetic shielding to the second plurality of IC devices. The second structure includes a second vapor chamber and a second set of conductive walls extending from a cover of the second vapor chamber and coupled to the second surface of the substrate to provide electromagnetic shielding between at least a third IC device and a fourth IC device of the second plurality of IC devices.

[0150] Example 20 includes the device of Example 19, further including a battery disposed between the structure and the second structure; a cover panel; and an antenna frame layer disposed between the cover panel and the second structure.

[0151] The various features of the disclosure described herein can be implemented in different systems without departing from the disclosure. It should be noted that the foregoing aspects of the disclosure are merely examples and are not to be construed as limiting the disclosure. The description of the aspects of the present disclosure is intended to be illustrative, and not to limit the scope of the claims. As such, the present teachings can be readily applied to other types of apparatuses and many alternatives, modifications, and variations will be apparent to those skilled in the art.

Claims

1.A device comprising:a structure configured to provide cooling and electromagnetic shielding to a plurality of integrated circuit (IC) devices on a first surface of a substrate, the structure comprising:a vapor chamber including a bottom cover and a top cover coupled to the bottom cover to form an enclosed cavity between the top cover and the bottom cover; anda set of conductive walls extending from the bottom cover and configured to be coupled to the first surface to provide electromagnetic shielding between at least a first IC device and a second IC device of the plurality of IC devices.2.The device of claim 1, further comprising:a thermal material layer disposed between the bottom cover and one or more IC devices of the plurality of IC devices, the thermal material layer configured to couple the bottom cover to the one or more IC devices.3.The device of claim 2, wherein the thermal material layer is directly coupled to the bottom cover and to the one or more IC devices.4.The device of claim 1, wherein an end portion of a first conductive wall of the set of conductive walls is interlocked with a second conductive wall of the set of conductive walls.5.The device of claim 1, wherein the structure further comprises:a wick layer disposed within the enclosed cavity; anda fluid disposed within the enclosed cavity.6.The device of claim 5, wherein the fluid comprises water, acetone, liquid ammonia, liquid chlorofluorocarbons, liquid hydrofluorocarbons, or alcohol.7.The device of claim 1, wherein the structure is configured to distribute heat from one or more higher heat regions of the vapor chamber to one or more lower heat regions of the vapor chamber.8.The device of claim 1, wherein the set of conductive walls comprise a nickel silver alloy, copper, a copper alloy, stainless steel, tinplate, a tin bronze alloy, or brass.9.The device of claim 1, wherein the set of conductive walls extend from a first region of the bottom cover, wherein the first region is disposed over the plurality of IC devices, and wherein a second region of the bottom cover is disposed over a battery coupled to one or more of the plurality of IC devices.10.The device of claim 1, further comprising:a second structure configured to provide cooling and electromagnetic shielding to a second plurality of IC devices on a second surface of the substrate, the second surface opposite to the first surface, the second structure comprising:a second vapor chamber; anda second set of conductive walls extending from a cover of the second vapor chamber and coupled to the second surface to provide electromagnetic shielding between at least a third IC device and a fourth IC device of the second plurality of IC devices.11.A method of fabrication, the method comprising:attaching a set of conductive walls to a bottom cover of a vapor chamber, the vapor chamber including the bottom cover and a top cover coupled to the bottom cover to form an enclosed cavity between the top cover and the bottom cover; andattaching the set of conductive walls to a first surface of a substrate to provide electromagnetic shielding between at least a first integrated circuit (IC) device and a second IC device of a plurality of IC devices on the first surface of the substrate.12.The method of claim 11, further comprising forming the set of conductive walls using metal extrusion.13.The method of claim 11, wherein attaching the set of conductive walls to the bottom cover of the vapor chamber comprises welding respective first ends of the set of conductive walls to the bottom cover of the vapor chamber.14.The method of claim 13, wherein attaching the set of conductive walls to the first surface of the substrate comprises soldering respective second ends of the set of conductive walls to the first surface of the substrate using a low temperature soldering process.15.The method of claim 13, wherein attaching the set of conductive walls to the first surface of the substrate comprises:welding a set of clips to the first surface of the substrate; andattaching second ends of the set of conductive walls to the set of clips.16.The method of claim 11, further comprising:attaching a second set of conductive walls to a cover of a second vapor chamber; andattaching the second set of conductive walls to a second surface of the substrate to provide electromagnetic shielding between at least a third IC device and a fourth IC device of a second plurality of IC devices on the second surface of the substrate, the second surface opposite to the first surface.17.A device comprising:a substrate;a plurality of integrated circuit (IC) devices coupled to a first surface of the substrate; anda structure configured to provide cooling and electromagnetic shielding to the plurality of IC devices, the structure comprising:a vapor chamber including a bottom cover coupled to the first surface of the substrate and a top cover coupled to the bottom cover to form an enclosed cavity between the top cover and the bottom cover; anda set of conductive walls extending from the bottom cover and coupled to the first surface of the substrate to provide electromagnetic shielding between at least a first IC device and a second IC device of the plurality of IC devices.18.The device of claim 17, wherein a first portion of a first conductive wall of the set of conductive walls is disposed between the first IC device and the second IC device, wherein a second portion of the first conductive wall is disposed between the first IC device and a third IC device of the plurality of IC devices, and wherein a second conductive wall of the set of conductive walls is disposed between the second IC device and the third IC device.19.The device of claim 17, further comprising:a second plurality of IC devices coupled to a second surface of the substrate, the second surface opposite to the first surface; anda second structure configured to provide cooling and electromagnetic shielding to the second plurality of IC devices, the second structure comprising:a second vapor chamber; anda second set of conductive walls extending from a cover of the second vapor chamber and coupled to the second surface of the substrate to provide electromagnetic shielding between at least a third IC device and a fourth IC device of the second plurality of IC devices.20.The device of claim 19, further comprising:a battery disposed between the structure and the second structure;a cover panel; andan antenna frame layer disposed between the cover panel and the second structure.

Images