Array substrate and display apparatus

Abstract

An array substrate including a plurality of pixel driving circuits is provided. A respective pixel driving circuit includes a driving transistor and a compensating transistor. An active layer of the compensating transistor includes a first portion and a second portion. The first portion and the second portion are spaced apart by an intermediate portion. An orthographic projection of the intermediate portion on a base substrate is non-overlapping with an orthographic projection of a gate electrode of the compensating transistor on the base substrate. The array substrate includes an interference prevention block. The interference prevention block is configured to be provided with a first voltage signal that is supplied to a cathode of a light emitting element in the array substrate. An orthographic projection of the interference prevent block on the base substrate at least partially overlaps with an orthographic projection of the intermediate portion on the base substrate.

Description

ARRAY SUBSTRATE AND DISPLAY APPARATUSTECHNICAL FIELD

[0001] The present invention relates to display technology, more particularly, to an array substrate and a display apparatus.BACKGROUND

[0002] Organic Light Emitting Diode (OLED) display is one of the hotspots in the field of flat panel display research today. Unlike Thin Film Transistor-Liquid Crystal Display (TFT-LCD) , which uses a stable voltage to control brightness, OLED is driven by a driving current required to be kept constant to control illumination. The OLED display panel includes a plurality of pixel units configured with pixel-driving circuits arranged in multiple rows and columns. Each pixel-driving circuit includes a driving transistor having a gate terminal connected to one gate line per row and a drain terminal connected to one data line per column. When the row in which the pixel unit is gated is turned on, the switching transistor connected to the driving transistor is turned on, and the data voltage is applied from the data line to the driving transistor via the switching transistor, so that the driving transistor outputs a current corresponding to the data voltage to an OLED device. The OLED device is driven to emit light of a corresponding brightness.SUMMARY

[0003] In one aspect, the present disclosure provides an array substrate, comprising a plurality of pixel driving circuits; wherein a respective pixel driving circuit of the plurality of pixel driving circuits comprises a driving transistor and a compensating transistor; a first electrode of the compensating transistor is connected to a second electrode of the driving transistor; a second electrode of the compensating transistor is connected to a gate electrode of the driving transistor; an active layer of the compensating transistor comprises a first portion and a second portion; the first portion and the second portion are spaced apart by an intermediate portion; and an orthographic projection of the intermediate portion on a base substrate is non-overlapping with an orthographic projection of a gate electrode of the compensating transistor on the base substrate; wherein the array substrate comprises an interference prevention block; the interference prevention block is configured to be provided with a first voltage signal that is supplied to a cathode of a light emitting element in the array substrate; and an orthographic projection of the interference prevent block on the base substrate at least partially overlaps with an orthographic projection of the intermediate portion on the base substrate.

[0004] Optionally, the orthographic projection of the interference prevent block on the base substrate is at least partially non-overlapping with an orthographic projection of the first portion on the base substrate; and the orthographic projection of the interference prevent block  on the base substrate is at least partially non-overlapping with an orthographic projection of the second portion on the base substrate.

[0005] Optionally, the array substrate further comprises a plurality of first voltage supply lines configured to provide the first voltage signal; wherein the interference prevention block is connected to a respective first voltage supply line of the plurality of first voltage supply lines.

[0006] Optionally, the interference prevention block is in a second conductive layer; the respective first voltage supply line is in a first signal line layer; and the respective first voltage supply line connects to the interference prevention block through a via extending through at least one insulating layer.

[0007] Optionally, the respective first voltage supply line comprises a first main portion and multiple protrusion portions protruding away from the first main portion; wherein an orthographic projection of a respective protrusion portion of the multiple protrusion portions on the base substrate at least partially overlaps with an orthographic projection of the intermediate portion on the base substrate.

[0008] Optionally, the orthographic projection of the respective protrusion portion on the base substrate is at least partially non-overlapping with an orthographic projection of the first portion on the base substrate; and the orthographic projection of the respective protrusion portion on the base substrate is at least partially non-overlapping with an orthographic projection of the second portion on the base substrate.

[0009] Optionally, an orthographic projection of the respective protrusion portion on a base substrate at least partially overlaps with an orthographic projection of the interference prevent block on the base substrate; and an orthographic projection of the first main portion on the base substrate is at least partially non-overlapping with the orthographic projection of the interference prevent block on the base substrate.

[0010] Optionally, the orthographic projection of the interference prevent block on the base substrate at least partially overlaps with an orthographic projection of intermediate portions of third transistors in two adjacent pixel driving circuits in two adjacent columns on the base substrate.

[0011] Optionally, the orthographic projection of the respective protrusion portion on the base substrate at least partially overlaps with an orthographic projection of intermediate portions of third transistors in two adjacent pixel driving circuits in two adjacent columns on the base substrate.

[0012] Optionally, the array substrate comprises a second signal line layer; wherein the second signal line layer comprises a plurality of second voltage supply lines, a plurality of third voltage supply lines, a plurality of data lines, a plurality of third reset signal lines, and a plurality of dummy lines.

[0013] Optionally, the plurality of pixel driving circuits are arranged in K number of columns, K being a positive integer; the K number of columns include a (4k-3) -th column of the K columns, a (4k-2) -th column of the K columns, a (4k-1) -th column of the K columns, and a 4k-th column of the K columns, k being a positive integer, 1 ≤ k ≤ (K / 4) ; a respective third reset signal line of the plurality of third reset signal lines is in the (4k-3) -th column of the K columns; a respective dummy line of the plurality of dummy lines is in the (4k-1) -th column of the K columns; and a respective third voltage supply line of the plurality of third voltage supply lines is in the 4k-th column of the K columns or in the (4k-2) -th column of the K columns.

[0014] Optionally, in the (4k-3) -th column of the K columns, a third reset signal line of the plurality of third reset signal lines spaces apart a second voltage supply line of the plurality of second voltage supply lines and a data line of the plurality of data lines; in the (4k-2) -th column of the K columns, a third voltage supply line of the plurality of third voltage supply lines spaces apart a second voltage supply line of the plurality of second voltage supply lines and a data line of the plurality of data lines; in the (4k-1) -th column of the K columns, a dummy line of the plurality of dummy lines spaces apart a second voltage supply line of the plurality of second voltage supply lines and a data line of the plurality of data lines; and in the 4k-th column of the K columns, a third voltage supply line of the plurality of third voltage supply lines spaces apart a second voltage supply line of the plurality of second voltage supply lines and a data line of the plurality of data lines.

[0015] Optionally, the array substrate comprises a second signal line layer; wherein the second signal line layer comprises a plurality of second voltage supply lines, a plurality of data lines, a plurality of third reset signal lines, and a plurality of fourth reset signal lines.

[0016] Optionally, the plurality of pixel driving circuits are arranged in K number of columns, K being a positive integer; the K number of columns include a (4k-3) -th column of the K columns, a (4k-2) -th column of the K columns, a (4k-1) -th column of the K columns, and a 4k-th column of the K columns, k being a positive integer, 1 ≤ k ≤ (K / 4) ; a respective third reset signal line of the plurality of third reset signal lines is between the 4k-th column of the K columns and the (4k-1) -th column of the K columns, or between the (4k-2) -th column of the K columns and the (4k-3) -th column of the K columns; and a respective fourth reset signal line of the plurality of fourth reset signal lines is between the (4k-1) -th column of the K columns and the (4k-2) -th column of the K columns.

[0017] Optionally, a third reset signal line of the plurality of third reset signal lines spaces apart two adjacent data lines of the plurality of data lines in two adjacent columns of the K columns; and a fourth reset signal line of the plurality of fourth reset signal lines spaces apart two adjacent second voltage supply lines of the plurality of second voltage supply lines in two adjacent columns of the K columns.

[0018] Optionally, the array substrate comprises a plurality of first voltage supply lines and a plurality of third voltage supply lines; wherein the plurality of first voltage supply lines and the plurality of third voltage supply lines are inter-connected to each other, forming an interconnected first voltage signal network; a respective third voltage supply line of the plurality of third voltage supply lines is electrically connected to at least one of the plurality of first voltage supply lines; a respective first voltage supply line of the plurality of first voltage supply lines is electrically connected to at least one of the plurality of third voltage supply lines; the respective first voltage supply line comprises a first main portion and multiple first branches extending away from the first main portion; and the respective third voltage supply line is connected to a first branch of the multiple first branches through a via extending through at least one insulating layer.

[0019] Optionally, the array substrate comprises a plurality of first reset signal lines, a plurality of third reset signal lines, and a first connecting line; wherein the plurality of first reset signal lines and the plurality of third reset signal lines are inter-connected to each other, forming an interconnected first reset signal network; a respective third reset signal line of the plurality of third reset signal lines is electrically connected to at least one of the plurality of first reset signal lines; a respective first reset signal line of the plurality of first reset signal lines is electrically connected to at least one of the plurality of third reset signal lines; the respective pixel driving circuit further comprises a first transistor; and the respective first reset signal line is connected to a first electrode of the first transistor through the first connecting line.

[0020] Optionally, the respective first reset signal line comprises a second main portion and multiple second branches extending away from the second main portion; the respective third voltage supply line is electrically connected to the first connecting line through a via extending through at least one insulating layer; the first connecting line is electrically connected to a second branch of the multiple second branches through a via extending through at least one insulating layer; and at least one of the plurality of third reset signal lines is electrically connected to the at least one of the plurality of first reset signal lines through the first connecting line.

[0021] Optionally, the array substrate comprises a plurality of second reset signal lines and a plurality of fourth reset signal lines, and a second connecting line; wherein the plurality of second reset signal lines and the plurality of fourth reset signal lines are inter-connected to each other, forming an interconnected second reset signal network; a respective fourth reset signal line of the plurality of fourth reset signal lines is electrically connected to at least one of the plurality of second reset signal lines; a respective second reset signal line of the plurality of second reset signal lines is electrically connected to at least one of the plurality of fourth reset signal lines; and the respective fourth reset signal line is electrically connected to the at least one of the plurality of second reset signal lines through the second connecting line.

[0022] In another aspect, the present disclosure provides a display apparatus, comprising the array substrate described herein, and one or more integrated circuits connected to the array substrate.

[0023] BRIEF DESCRIPTION OF THE FIGURES

[0024] The following drawings are merely examples for illustrative purposes according to various disclosed embodiments and are not intended to limit the scope of the present invention.

[0025] FIG. 1 is a plan view of an array substrate in some embodiments according to the present disclosure.

[0026] FIG. 2A is a circuit diagram illustrating the structure of a pixel driving circuit in some embodiments according to the present disclosure.

[0027] FIG. 2B is a circuit diagram illustrating the structure of a pixel driving circuit in some embodiments according to the present disclosure.

[0028] FIG. 2C is a timing diagram illustrating the operation of a pixel driving circuit in some embodiments according to the present disclosure.

[0029] FIG. 3A is a diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure.

[0030] FIG. 3B is a diagram illustrating the structure of a light shielding layer in an array substrate depicted in FIG. 3A.

[0031] FIG. 3C is a diagram illustrating the structure of a semiconductor material layer in an array substrate depicted in FIG. 3A.

[0032] FIG. 3D is a diagram illustrating the structure of a first conductive layer in an array substrate depicted in FIG. 3A.

[0033] FIG. 3E is a diagram illustrating the structure of a second conductive layer in an array substrate depicted in FIG. 3A.

[0034] FIG. 3F is a diagram illustrating the structure of an inter-layer dielectric layer in an array substrate depicted in FIG. 3A.

[0035] FIG. 3G is a diagram illustrating the structure of a first signal line layer in an array substrate depicted in FIG. 3A.

[0036] FIG. 3H is a diagram illustrating the structure of a first planarization layer in an array substrate depicted in FIG. 3A.

[0037] FIG. 3I is a diagram illustrating the structure of a second signal line layer in an array substrate depicted in FIG. 3A.

[0038] FIG. 4A is a cross-sectional view along an A-A’ line in FIG. 3A.

[0039] FIG. 4B is a cross-sectional view along a B-B’ line in FIG. 3A.

[0040] FIG. 4C is a cross-sectional view along a C-C’ line in FIG. 3A.

[0041] FIG. 5 is a diagram illustrating the structure of a semiconductor material layer, a first planarization layer, and a second signal line layer in an array substrate depicted in FIG. 3A.

[0042] FIG. 6 is a diagram illustrating the structure of a plurality of first voltage supply lines and a plurality of third voltage supply lines in an array substrate depicted in FIG. 3A.

[0043] FIG. 7 is a diagram illustrating the structure of a plurality of first reset signal lines, a plurality of third reset signal lines, and a first connecting line in an array substrate depicted in FIG. 3A.

[0044] FIG. 8A is a diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure.

[0045] FIG. 8B is a diagram illustrating the structure of a light shielding layer in an array substrate depicted in FIG. 8A.

[0046] FIG. 8C is a diagram illustrating the structure of a semiconductor material layer in an array substrate depicted in FIG. 8A.

[0047] FIG. 8D is a diagram illustrating the structure of a first conductive layer in an array substrate depicted in FIG. 8A.

[0048] FIG. 8E is a diagram illustrating the structure of a second conductive layer in an array substrate depicted in FIG. 8A.

[0049] FIG. 8F is a diagram illustrating the structure of an inter-layer dielectric layer in an array substrate depicted in FIG. 8A.

[0050] FIG. 8G is a diagram illustrating the structure of a first signal line layer in an array substrate depicted in FIG. 8A.

[0051] FIG. 8H is a diagram illustrating the structure of a first planarization layer in an array substrate depicted in FIG. 8A.

[0052] FIG. 8I is a diagram illustrating the structure of a second signal line layer in an array substrate depicted in FIG. 8A.

[0053] FIG. 9A is a cross-sectional view along a D-D’ line in FIG. 8A.

[0054] FIG. 9B is a cross-sectional view along a E-E’ line in FIG. 8A.

[0055] FIG. 9C is a cross-sectional view along an F-F’ line in FIG. 8A.

[0056] FIG. 10 is a diagram illustrating the structure of a semiconductor material layer, a first planarization layer, and a second signal line layer in an array substrate depicted in FIG.

[0057] 8A.

[0058] FIG. 11 is a diagram illustrating the structure of a plurality of first voltage supply lines and a plurality of third voltage supply lines in an array substrate depicted in FIG. 8A.

[0059] FIG. 12 is a diagram illustrating the structure of a plurality of second voltage supply lines and a plurality of fourth voltage supply lines in an array substrate depicted in FIG. 8A.DETAILED DESCRIPTION

[0060] The disclosure will now be described more specifically with reference to the following embodiments. It is to be noted that the following descriptions of some embodiments are presented herein for purpose of illustration and description only. It is not intended to be exhaustive or to be limited to the precise form disclosed.

[0061] The present disclosure provides, inter alia, an array substrate and a display apparatus that substantially obviate one or more of the problems due to limitations and disadvantages of the related art. In one aspect, the present disclosure provides an array substrate. In some embodiments, the array substrate includes a plurality of pixel driving circuits. Optionally, a respective pixel driving circuit of the plurality of pixel driving circuits comprises a driving transistor and a compensating transistor. Optionally, a first electrode of the compensating transistor is connected to a second electrode of the driving transistor. Optionally, a second electrode of the compensating transistor is connected to a gate electrode of the driving transistor. Optionally, an active layer of the compensating transistor comprises a first portion and a second portion. Optionally, the first portion and the second portion are spaced apart by an intermediate portion. Optionally, an orthographic projection of the intermediate portion on a base substrate is non-overlapping with an orthographic projection of a gate electrode of the compensating transistor on the base substrate. Optionally, the array substrate includes an interference prevention block. Optionally, the interference prevention block is configured to be provided with a first voltage signal that is supplied to a cathode of a light emitting element in the array substrate. Optionally, an orthographic projection of the interference prevent block on the base substrate at least partially overlaps with an orthographic projection of the intermediate portion on the base substrate.

[0062] Various appropriate pixel driving circuits may be used in the present array substrate. Examples of appropriate driving circuits include 3T1C, 2T1C, 4T1C, 4T2C, 5T2C, 6T1C, 7T1C, 7T2C, 8T1C, and 8T2C. In some embodiments, the respective one of the plurality of pixel driving circuits is a 7T1C driving circuit. Various appropriate light emitting elements may be used in the present array substrate. Examples of appropriate light emitting elements include organic light emitting diodes, quantum dots light emitting diodes, and micro light emitting diodes. Optionally, the light emitting element is micro light emitting diode.  Optionally, the light emitting element is an organic light emitting diode including an organic light emitting layer.

[0063] FIG. 1 is a plan view of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 1, the array substrate includes an array of subpixels Sp. Each subpixel includes an electronic component, e.g., a light emitting element. In one example, the light emitting element is driven by a respective pixel driving circuit PDC. The array substrate includes a plurality of first gate lines GL1, a plurality of second gate lines GL2, a plurality of data lines DL, a plurality of first voltage supply line Vdd, and a respective second voltage supply line (e.g., a low voltage supply line) . Light emission in a respective subpixel Sp is driven by a respective pixel driving circuit PDC. In one example, a high voltage signal (e.g., a VDD signal) is input, through the respective first voltage supply line of the plurality of first voltage supply line Vdd, to the respective pixel driving circuit PDC connected to an anode of the light emitting element; a low voltage signal (e.g., a VSS signal) is input, through a low voltage supply line, to a cathode of the light emitting element. A voltage difference between the high voltage signal (e.g., the VDD signal) and the low voltage signal (e.g., the VSS signal) is a driving voltage ΔV that drives light emission in the light emitting element.

[0064] FIG. 2A is a circuit diagram illustrating the structure of a pixel driving circuit in some embodiments according to the present disclosure. Referring to FIG. 2A, in some embodiments, the respective pixel driving circuit includes a driving transistor Td; a storage capacitor Cst having a first capacitor electrode Ce1 and a second capacitor electrode Ce2; a first transistor T1 having a gate electrode connected to a respective reset control signal line of a plurality of reset control signal lines rst, a first electrode connected to a respective first reset signal line of a plurality of first reset signal lines Vint1, and a second electrode connected to a first capacitor electrode Ce1 of the storage capacitor Cst and a gate electrode of the driving transistor Td; a second transistor T2 having a gate electrode connected to a respective first gate line of a plurality of first gate lines GL1, a first electrode connected to a respective data line of a plurality of data lines DL, and a second electrode connected to a first electrode of the driving transistor Td; a third transistor T3 having a gate electrode connected to the respective second gate line of a plurality of second gate lines GL2, a first electrode connected to the first capacitor electrode Ce1 of the storage capacitor Cst and the gate electrode of the driving transistor Td, and a second electrode connected to a second electrode of the driving transistor Td;a fourth transistor T4 having a gate electrode connected to a respective first light emitting control signal line of a plurality of first light emitting control signal lines em1, a first electrode connected to a respective first voltage supply line of a plurality of first voltage supply lines Vdd, and a second electrode connected to the first electrode of the driving transistor Td and the second electrode of the second transistor T2; a fifth transistor T5 having a gate electrode connected to a respective second light emitting control signal line of a plurality of second light emitting control signal lines em2, a first electrode connected to second electrodes of the driving transistor Td and the third transistor T3, and a second electrode connected to an anode of a  light emitting element LE; and a sixth transistor T6 having a gate electrode connected to the respective first gate line of the plurality of first gate lines GL1, a first electrode connected to a respective second reset signal line of the plurality of second reset signal lines Vint2, and a second electrode connected to the second electrode of the fifth transistor and the anode of the light emitting element LE. The second capacitor electrode Ce2 is connected to the respective first voltage supply line and the first electrode of the fourth transistor T4.

[0065] FIG. 2B is a circuit diagram illustrating the structure of a pixel driving circuit in some embodiments according to the present disclosure. Referring to FIG. 2B, in some embodiments, the third transistor T3 is a “double gate” transistor, and the first transistor T1 is a “double gate” transistor. Optionally, in a “double gate” first transistor, the active layer of the first transistor crosses over a respective reset control signal lines twice (alternatively, the respective reset control signal line crosses over the active layer of the first transistor T1 twice) . Similarly, in a “double gate” third transistor, the active layer of the third transistor T3 crosses over a respective first gate line of the plurality of first gate lines GL1 twice (alternatively, the respective gate line crosses over the active layer of the third transistor T3 twice) .

[0066] The pixel driving circuit further include a first node N1, a second node N2, a third node N3, and a fourth node N4. The first node N1 is connected to the gate electrode of the driving transistor Td, the first capacitor electrode Ce1, and the first electrode of the third transistor T3. The second node N2 is connected to the second electrode of the fourth transistor T4, the second electrode of the second transistor T2, and the first electrode of the driving transistor Td. The third node N3 is connected to the second electrode of the driving transistor Td, the second electrode of the third transistor T3, and the first electrode of the fifth transistor T5. The fourth node N4 is connected to the second electrode of the fifth transistor T5, the second electrode of the sixth transistor T6 and the anode of the light emitting element LE.

[0067] As used herein, a first electrode or a second electrode refers to one of a first terminal and a second terminal of a transistor, the first terminal and the second terminal being connected to an active layer of the transistor. A direction of a current flowing through the transistor may be configured to be from a first electrode to a second electrode, or from a second electrode to a first electrode. Accordingly, depending on the direction of the current flowing through the transistor, in one example, the first electrode is configured to receive an input signal and the second electrode is configured to output an output signal; in another example, the second electrode is configured to receive an input signal and the first electrode is configured to output an output signal.

[0068] FIG. 2C is a timing diagram illustrating the operation of a pixel driving circuit in some embodiments according to the present disclosure. Referring to FIG. 2A to FIG. 2C, during one frame of image, the operation of the pixel driving circuit includes a reset sub-phase t1, a data write sub-phase t2, and a light emitting sub-phase t3. In the initial sub-phase t0, a turning-off reset control signal is provided through the respective reset control signal line of the  plurality of reset control signal lines rst to the gate electrode of the first transistor T1 to turn off the first transistor T1. In the initial sub-phase t0, the respective first gate line of the plurality of first gate lines GL1 is provided with a turning-off signal, thus the second transistor T2 and the sixth transistor T6 are turned off. In the initial sub-phase t0, the respective second gate line of the plurality of second gate lines GL2 is provided with a turning-off signal, thus the third transistor T3 is turned off.

[0069] In the reset sub-phase t1, a turning-on reset control signal is provided through the respective reset control signal line of the plurality of reset control signal lines rst to the gate electrode of the first transistor T1 to turn on the first transistor T1; allowing an initialization voltage signal from the respective first reset signal line of the plurality of first reset signal lines Vint1 to pass from a first electrode of the first transistor T1 to a second electrode of the first transistor T1, and in turn to the first capacitor electrode Ce1 and the gate electrode of the driving transistor Td. The gate electrode of the driving transistor Td is initialized. The second capacitor electrode Ce2 receives a high voltage signal from the respective first voltage supply line of the plurality of first voltage supply lines Vdd. The first capacitor electrode Ce1 is charged in the reset sub-phase t1 due to an increasing voltage difference between the first capacitor electrode Ce1 and the second capacitor electrode Ce2. In the reset sub-phase t1, the respective first gate line of the plurality of first gate lines GL1 and the respective second gate line of a plurality of second gate lines GL2 are provided with a turning-off signal, thus the second transistor T2 and the third transistor T3 and the sixth transistor T6 are turned off. The respective first light emitting control signal line of the plurality of first light emitting control signal lines em1 is provided with a high voltage signal to turn off the fourth transistor T4. The respective second light emitting control signal line of the plurality of second light emitting control signal lines em2 is provided with a high voltage signal to turn off the fifth transistor T5.

[0070] In the reset sub-phase t1, the first transistor T1 is turned on, an initialization voltage signal from the respective first reset signal line of the plurality of first reset signal lines Vint1 to pass from a first electrode of the first transistor T1 to a second electrode of the first transistor T1, and in turn to the gate electrode of the driving transistor Td. In some embodiments, the initialization voltage signal from the respective first reset signal line has a voltage level in a range of –2V to –5V. In one example, the initialization voltage signal having the voltage level in the range of –2V to –5V is sufficient to turn on the driving transistor Td.

[0071] In the data write sub-phase t2, the turning-off reset control signal is again provided through the respective reset control signal line of the plurality of reset control signal lines rst to the gate electrode of the first transistor T1 to turn off the first transistor T1. The respective first gate line of the plurality of first gate lines GL1 is provided with a turning-on signal, thus the second transistor T2 and the sixth transistor T6 are turned on. The respective second gate line of the plurality of second gate lines GL2 is provided with a turning-on signal, thus the third transistor T3 is turned on. A second electrode of the driving transistor Td is connected with the second electrode of the third transistor T3. A gate electrode of the driving transistor Td is  electrically connected with the first electrode of the third transistor T3. Because the third transistor T3 is turned on in the data write sub-phase t2, the gate electrode and the second electrode of the driving transistor Td are connected and short circuited, and only the PN junction between the gate electrode and a first electrode of the driving transistor Td is effective, thus rendering the driving transistor Td in a diode connecting mode. The second transistor T2 is turned on in the data write sub-phase t2. The data voltage signal transmitted through the respective data line of a plurality of data lines DL is received by a first electrode of the second transistor T2, and in turn transmitted to the first electrode of the driving transistor Td, which is connected to the second electrode of the second transistor T2. A node N2 connecting to the first electrode of the driving transistor Td has a voltage level of the data voltage signal. Because only the PN junction between the gate electrode and a first electrode of the driving transistor Td is effective, the voltage level at the node N1 in the data write sub-phase t2 increase gradually to (Vdata + Vth) , wherein the Vdata is the voltage level of the data voltage signal, and the Vth is the voltage level of the threshold voltage Th of the PN junction. The storage capacitor Cst is discharged because the voltage difference between the first capacitor electrode Ce1 and the second capacitor electrode Ce2 is reduced to a relatively small value. The respective first light emitting control signal line of the plurality of first light emitting control signal lines em1 is provided with a high voltage signal to turn off the fourth transistor T4. The respective second light emitting control signal line of the plurality of second light emitting control signal lines em2 is provided with a high voltage signal to turn off the fifth transistor T5.

[0072] In the data write sub-phase t2, a turning-on reset control signal is provided through the respective first gate line of the plurality of first gate lines GL1 to the gate electrode of the sixth transistor T6 to turn on the sixth transistor T6; allowing an initialization voltage signal from the respective second reset signal line of the plurality of second reset signal lines Vint2 to pass from a first electrode of the sixth transistor T6 to a second electrode of the sixth transistor T6;and in turn to the node N4. The anode of the light emitting element LE is initialized.

[0073] In the light emitting sub-phase t3, the turning-off reset control signal is again provided through the respective reset control signal line of the plurality of reset control signal lines rst to the gate electrode of the first transistor T1 to turn off the first transistor T1. The respective first gate line of the plurality of first gate lines GL1 and the respective second gate line of a plurality of second gate lines GL2 are provided with a turning-off signal, the second transistor T2 and the third transistor T3 and the sixth transistor T6 are turned off. The respective first light emitting control signal line of the plurality of first light emitting control signal lines em1 is provided with a low voltage signal to turn on the fourth transistor T4. The respective second light emitting control signal line of the plurality of second light emitting control signal lines em2 is provided with a low voltage signal to turn on the fifth transistor T5. The voltage level at the node N1 in the light emitting sub-phase t3 is maintained at (Vdata + Vth) , the driving transistor Td is turned on by the voltage level, and working in the saturation  area. A path is formed through the fourth transistor T4, the driving transistor Td, the fifth transistor T5, to the light emitting element LE. The driving transistor Td generates a driving current for driving the light emitting element LE to emit light. A voltage level at a node N3 connected to the second electrode of the driving transistor Td equals to a light emitting voltage of the light emitting element LE.

[0074] The array substrate in some embodiments includes a plurality of subpixels. In some embodiments, the plurality of subpixels includes a respective first subpixel, a respective second subpixel, a respective third subpixel, and a respective fourth subpixel. Optionally, a respective pixel of the array substrate includes the respective first subpixel, the respective second subpixel, the respective third subpixel, and the respective fourth subpixel. The plurality of subpixels in the array substrate are arranged in an array. In one example, the array of the plurality of subpixels includes a S1-S2-S3-S4 format repeating array, in which S1 stands for the respective first subpixel, S2 stands for the respective second subpixel, S3 stands for the respective third subpixel, and S4 stands for the respective fourth subpixel. In another example, the S1-S2-S3-S4 format is a C1-C2-C3-C4 format, in which C1 stands for the respective first subpixel of a first color, C2 stands for the respective second subpixel of a second color, C3 stands for the respective third subpixel of a third color, and C4 stands for the respective fourth subpixel of a fourth color. In another example, the S1-S2-S3-S4 format is a C1-C2-C3-C2’ format, in which C1 stands for the respective first subpixel of a first color, C2 stands for the respective second subpixel of a second color, C3 stands for the respective third subpixel of a third color, and C2’s tands for the respective fourth subpixel of the second color. In another example, the C1-C2-C3-C2’ format is a R-G-B-G format, in which the respective first subpixel is a red subpixel, the respective second subpixel is a green subpixel, the respective third subpixel is a blue subpixel, and the respective fourth subpixel is a green subpixel.

[0075] In some embodiments, a minimum repeating unit of the plurality of subpixels of the array substrate includes the respective first subpixel, the respective second subpixel, the respective third subpixel, and the respective fourth subpixel. Optionally, each of the respective first subpixel, the respective second subpixel, the respective third subpixel, and the respective fourth subpixel, includes the first transistor T1, the second transistor T2, the third transistor T3, the fourth transistor T4, the fifth transistor T5, the sixth transistor T6, and the driving transistor Td.

[0076] FIG. 3A is a diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure. The portion of the array substrate includes a plurality of pixel driving circuits. A respective pixel driving circuit RPDC is denoted in FIG. 3A.

[0077] FIG. 3B is a diagram illustrating the structure of a light shielding layer in an array substrate depicted in FIG. 3A. FIG. 3C is a diagram illustrating the structure of a semiconductor material layer in an array substrate depicted in FIG. 3A. FIG. 3D is a diagram  illustrating the structure of a first conductive layer in an array substrate depicted in FIG. 3A. FIG. 3E is a diagram illustrating the structure of a second conductive layer in an array substrate depicted in FIG. 3A. FIG. 3F is a diagram illustrating the structure of an inter-layer dielectric layer in an array substrate depicted in FIG. 3A. FIG. 3G is a diagram illustrating the structure of a first signal line layer in an array substrate depicted in FIG. 3A. FIG. 3H is a diagram illustrating the structure of a first planarization layer in an array substrate depicted in FIG. 3A. FIG. 3I is a diagram illustrating the structure of a second signal line layer in an array substrate depicted in FIG. 3A. FIG. 4A is a cross-sectional view along an A-A’ line in FIG. 3A. FIG. 4B is a cross-sectional view along a B-B’ line in FIG. 3A. FIG. 4C is a cross-sectional view along a C-C’ line in FIG. 3A.

[0078] Referring to FIG. 3A to FIG. 3I, and FIG. 4A to FIG. 4C, in some embodiments, the display panel includes a base substrate BS, a light shielding layer LSL on the base substrate BS, a buffer layer BUF on a side of the light shielding layer LSL away from the base substrate BS, a semiconductor material layer SML on a side of the buffer layer BUF away from the base substrate BS, a gate insulating layer GI on a side of the semiconductor material layer SML away from the base substrate BS, a first conductive layer CT1 on a side of the gate insulating layer GI away from the base substrate BS, an inter-layer dielectric layer ILD on a side of the first conductive layer CT1 away from the base substrate BS, a second conductive layer CT2 on a side of the inter-layer dielectric layer ILD away from the base substrate BS, a passivation layer PVX on a side of the second conductive layer CT2 away from the base substrate BS, a first signal line layer SL1 on a side of the passivation layer PVX away from the base substrate BS, a first planarization layer PLN1 on a side of the first signal line layer SL1 away from the base substrate BS, a second signal line layer SL2 on a side of the first planarization layer PLN1 away from the base substrate BS, and a second planarization layer PLN2 on a side of the second signal line layer SL2 away from the base substrate BS.

[0079] Referring to FIG. 2A, FIG. 2B, FIG. 3A, and FIG. 3C, a respective pixel driving circuit is annotated with labels indicating regions corresponding to the plurality of transistors in the respective pixel driving circuit, including the first transistor T1, the second transistor T2, the third transistor T3, the fourth transistor T4, the fifth transistor T5, the sixth transistor T6, and the driving transistor Td. The respective pixel driving circuit is further annotated with labels indicating components of each of the plurality of transistors in the pixel driving circuit. For example, the first transistor T1 includes an active layer ACT1, a first electrode S1, and a second electrode D1. The second transistor T2 includes an active layer ACT2, a first electrode S2, and a second electrode D2. The third transistor T3 includes an active layer ACT3, a first electrode S3, and a second electrode D3. The fourth transistor T4 includes an active layer ACT4, a first electrode S4, and a second electrode D4. The fifth transistor T5 includes an active layer ACT5, a first electrode S5, and a second electrode D5. The sixth transistor T6 includes an active layer ACT6, a first electrode S6, and a second electrode D6. The driving transistor Td includes an active layer ACTd, a first electrode Sd, and a second electrode Dd. In  one example, the active layers (ACT1, ACT2, ACT3, ACT4, ACT5, ACT6, and ACTd) of the transistors (T1, T2, T3, T4, T5, T6, and Td) in the respective pixel driving circuit are parts of a unitary structure. In another example, the active layers (ACT1, ACT2, ACT3, ACT4, ACT5, ACT6, and ACTd) , the first electrodes (S1, S2, S3, S4, S5, S6, and Sd) , and the second electrodes (D1, D2, D3, D4, D5, D6, and Dd) of the transistors (T1, T2, T3, T4, T5, T6, and Td) in the respective pixel driving circuit are parts of a unitary structure. In another example, the active layers (ACT1, ACT2, ACT3, ACT4, ACT5, ACT6, and ACTd) of the transistors (T1, T2, T3, T4, T5, T6, and Td) are in a same layer. In another example, the active layers (ACT1, ACT2, ACT3, ACT4, ACT5, ACT6, and ACTd) , the first electrodes (S1, S2, S3, S4, S5, S6, S7, and Sd) , and the second electrodes (D1, D2, D3, D4, D5, D6, and Dd) of the transistors (T1, T2, T3, T4, T5, T6, and Td) are in a same layer.

[0080] As used herein, the active layer refers to a component of the transistor comprising at least a portion of the semiconductor material layer whose orthographic projection on the base substrate overlaps with an orthographic projection of a gate electrode on the base substrate. A first electrode refers to a component of the transistor connected to one side of the active layer, and a second electrode refers to a component of the transistor connected to another side of the active layer. In the context of a double-gate type transistor (for example, the third transistor T3) , the active layer refers to a component of the transistor comprising a first portion of the semiconductor material layer whose orthographic projection on the base substrate overlaps with an orthographic projection of a first gate on the base substrate, a second portion of the semiconductor material layer whose orthographic projection on the base substrate overlaps with an orthographic projection of a second gate on the base substrate, and a third portion between the first portion and the second portion. In the context of a double-gate type transistor, a first electrode refers to a component of the transistor connected to a side of the first portion distal to the third portion, and a second electrode refers to a component of the transistor connected to a side of the second portion distal to the third portion.

[0081] Referring to FIG. 2A, FIG. 2B, FIG. 3A, and FIG. 3D, the first conductive layer in some embodiments includes a plurality of first gate lines GL1, a plurality of second gate lines GL2, a plurality of reset control signal lines rst, a first gate electrode pad GP1, a second gate electrode pad GP2, and a first capacitor electrode Ce1 of the storage capacitor Cst. The first gate electrode pad GP1 includes a gate electrode G4 of the fourth transistor T4. The second gate electrode pad GP2 includes a gate electrode G5 of the fifth transistor T5. Optionally, at least a portion of the first capacitor electrode Ce1 is the gate electrode of the driving transistor Td. In some embodiments, the third transistor T3 is a “double gate” transistor, and the first transistor T1 is a “double gate” transistor. Various appropriate electrode materials and various appropriate fabricating methods may be used to make the first conductive layer. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the first conductive layer include, but are not limited to, aluminum, copper,  molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like. Optionally, the plurality of first gate lines GL1, the plurality of second gate lines GL2, the plurality of reset control signal lines rst, the first gate electrode pad GP1, the second gate electrode pad GP2, and the first capacitor electrode Ce1 of the storage capacitor Cst are in a same layer.

[0082] As used herein, the term “same layer” refers to the relationship between the layers simultaneously formed in the same step. In one example, the plurality of first gate lines GL1 and the first capacitor electrode Ce1 are in a same layer when they are formed as a result of one or more steps of a same patterning process performed in a same layer of material. In another example, the plurality of first gate lines GL1 and the first capacitor electrode Ce1 can be formed in a same layer by simultaneously performing the step of forming the plurality of first gate lines GL1, and the step of forming the first capacitor electrode Ce1. The term “same layer” does not always mean that the thickness of the layer or the height of the layer in a cross-sectional view is the same.

[0083] Referring to FIG. 2A, FIG. 2B, FIG. 3A, and FIG. 3E, the second conductive layer in some embodiments includes a plurality of first reset signal lines Vint1, a plurality of second reset signal lines Vint2, an interference prevention block IPB, and a second capacitor electrode Ce2 of the storage capacitor Cst. Various appropriate conductive materials and various appropriate fabricating methods may be used to make the second conductive layer. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the second conductive layer include, but are not limited to, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like. Optionally, the plurality of first reset signal lines Vint1, the plurality of second reset signal lines Vint2, the interference prevention block IPB, and the second capacitor electrode Ce2 of the storage capacitor Cst are in a same layer.

[0084] Vias extending through the inter-layer dielectric layer ILD are depicted in FIG. 3F.

[0085] Referring to FIG. 2A, FIG. 2B, FIG. 3A, and FIG. 3G, the first signal line layer in some embodiments includes a node connecting line Cln, a voltage signal connecting pad VCP, a data signal connecting pad DCP, a relay electrode RE, a first connecting line Cl1, a second connecting line Cl2, a third connecting line Cl3, a plurality of first voltage supply lines Vss1, a plurality of first light emitting control signal lines em1, and a plurality of second light emitting control signal lines em2. In some embodiments, the plurality of first voltage supply lines Vss1 are configured to supply a low voltage signal, e.g., a voltage signal that is supplied to a cathode of a light emitting element in the array substrate. The data signal connecting pad DCP is  configured to connect a respective data line of the plurality of data lines to a first electrode of the second transistor T2. The voltage signal connecting pad VCP is configured to connect a respective second voltage supply line of the plurality of second voltage supply lines with the second capacitor electrode Ce2 of the storage capacitor Cst. The relay electrode RE is configured to connect an anode connecting pad in the second signal line layer SL2 with second electrodes of the fifth transistor T6 and the sixth transistor T6. The first connecting line Cl1 is configured to connect a respective first reset signal line of the plurality of first reset signal lines Vint1 to the first electrode S1 of the first transistor T1. The second connecting line Cl2 is configured to connect a respective second reset signal line of the plurality of second reset signal lines Vint2 to the first electrode S6 of the sixth transistor T6. The third connecting line Cl3 is configured to connect the second capacitor electrode Ce2 to the first electrode S4 of the fourth transistor T4. The second capacitor electrode Ce2 is connected to a respective second voltage supply line of a plurality of second voltage supply lines, and is configured to supply a second voltage signal to the first electrode S4 of the fourth transistor T4. The node connecting line Cln connects the first capacitor electrode Ce1 and the second electrode D3 of the third transistor T3 in a respective pixel driving circuit together. Optionally, the plurality of first voltage supply lines Vss1, the plurality of first light emitting control signal lines em1, and the plurality of second light emitting control signal lines em2 extend along a direction substantially parallel to a first direction DR1. As used herein, the term “substantially parallel” means that an angle is in the range of 0 degree to approximately 45 degrees, e.g., 0 degree to approximately 5 degrees, 0 degree to approximately 10 degrees, 0 degree to approximately 15 degrees, 0 degree to approximately 20 degrees, 0 degree to approximately 25 degrees, 0 degree to approximately 30 degrees.

[0086] Various appropriate conductive materials and various appropriate fabricating methods may be used to make the first signal line layer. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the first signal line layer include, but are not limited to, titanium, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like. In some embodiments, the first signal line layer includes a plurality of sub-layers stacked together. In one example, the first signal line layer includes a stacked titanium / aluminum / titanium multi-layer structure. In another example, the first signal line layer includes a stacked molybdenum / aluminum / molybdenum multi-layer structure. Optionally, the node connecting line Cln, the voltage signal connecting pad VCP, the data signal connecting pad DCP, the relay electrode RE, the first connecting line Cl1, the second connecting line Cl2, the third connecting line Cl3, the plurality of first voltage supply lines Vss1, the plurality of first light emitting control signal lines em1, and the plurality of second light emitting control signal lines em2 are in a same layer.

[0087] Vias extending through the first planarization layer PLN1 are depicted in FIG. 3H.

[0088] Referring to FIG. 2A, FIG. 2B, FIG. 3A, and FIG. 3I, the second signal line layer in some embodiments includes a plurality of second voltage supply lines Vdd, a plurality of third voltage supply lines Vss2, a plurality of data lines DL, a plurality of third reset signal lines Vint3, a plurality of dummy lines DUL, and an anode connecting pad ACP. The anode connecting pad ACP is electrically connected to second electrodes of the fifth transistor T5 and the sixth transistor T6 in the respective pixel driving circuit through the relay electrode. The anode connecting pad ACP is electrically connected to an anode in a respective subpixel. A respective second voltage supply line of the plurality of second voltage supply lines Vdd is electrically connected to the second capacitor electrode Ce2 of the storage capacitor Cst through the voltage signal connecting pad VCP. A respective data line of the plurality of data lines DL is electrically connected to the first electrode of the second transistor T2 through the data signal connecting pad. A respective third reset signal line of the plurality of third reset signal lines Vint3 is electrically connected to at least one of the plurality of first reset signal lines Vint1, forming an interconnected first reset signal network. Optionally, the respective third reset signal line is electrically connected to the at least one of the plurality of first reset signal lines Vint1 through a first connecting line in a pixel driving circuit. A respective third voltage supply line of the plurality of third voltage supply lines Vss2 is electrically connected to at least one of the plurality of first voltage supply lines Vss1, forming an interconnected first voltage signal network. In some embodiments, the plurality of first voltage supply lines Vss1 and the plurality of third voltage supply lines Vss2 are configured to supply a first voltage signal, e.g., a voltage signal that is supplied to a cathode of a light emitting element in the array substrate. In some embodiments, the plurality of second voltage supply lines Vdd are configured to supply a second voltage signal, e.g., a voltage signal that is supplied to the first electrode S4 of the fourth transistor T4. Optionally, a voltage level of the second voltage signal is higher than a voltage level of the first voltage signal. Optionally, a respective dummy line of the plurality of dummy lines DUL is electrically isolated from the pixel driving circuit.

[0089] Various appropriate conductive materials and various appropriate fabricating methods may be used to make the second signal line layer. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the second signal line layer include, but are not limited to, titanium, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like. In some embodiments, the second signal line layer includes a plurality of sub-layers stacked together. In one example, the second signal line layer includes a stacked titanium / aluminum / titanium multi-layer structure. In another example, the second signal line layer includes a stacked molybdenum / aluminum / molybdenum multi-layer structure. Optionally, the plurality of second voltage supply lines Vdd, the plurality of third voltage  supply lines Vss2, the plurality of data lines DL, the plurality of third reset signal lines Vint3, the plurality of dummy lines DUL, and the anode connecting pad ACP are in a same layer.

[0090] In some embodiments, the array substrate includes pixel driving circuits arranged in K number of columns, K being a positive integer. In some embodiments, the K number of columns include a (4k-3) -th column C (4k-3) of the K columns, a (4k-2) -th column C (4k-2) of the K columns, a (4k-1) -th column C (4k-1) of the K columns, and a 4k-th column C (4k) of the K columns, k being a positive integer, 1 ≤ k ≤ (K / 4) . In one example, a respective third reset signal line of the plurality of third reset signal lines Vint3 is in the (4k-3) -th column C (4k-3) of the K columns; a respective dummy line of the plurality of dummy lines DUL is in the (4k-1) -th column C (4k-1) of the K columns; a respective third voltage supply line of the plurality of third voltage supply lines Vss2 is in the 4k-th column C (4k) of the K columns or in the (4k-2) -th column C (4k-2) of the K columns.

[0091] In another example, in the (4k-3) -th column C (4k-3) of the K columns, a third reset signal line of the plurality of third reset signal lines Vint3 spaces apart a second voltage supply line of the plurality of second voltage supply lines Vdd and a data line of the plurality of data lines DL; in the (4k-2) -th column C (4k-2) of the K columns, a third voltage supply line of the plurality of third voltage supply lines Vss2 spaces apart a second voltage supply line of the plurality of second voltage supply lines Vdd and a data line of the plurality of data lines DL; in the (4k-1) -th column C (4k-1) of the K columns, a dummy line of the plurality of dummy lines DUL spaces apart a second voltage supply line of the plurality of second voltage supply lines Vdd and a data line of the plurality of data lines DL; and in the 4k-th column C (4k) of the K columns, a third voltage supply line of the plurality of third voltage supply lines Vss2 spaces apart a second voltage supply line of the plurality of second voltage supply lines Vdd and a data line of the plurality of data lines DL.

[0092] In another example, a third reset signal line of the plurality of third reset signal lines Vint3 in the (4k-3) -th column C (4k-3) of the K columns, a third voltage supply line of the plurality of third voltage supply lines Vss2 in the (4k-2) -th column C (4k-2) of the K columns, a dummy line of the plurality of dummy lines DUL in the (4k-1) -th column C (4k-1) of the K columns, and a third voltage supply line of the plurality of third voltage supply lines Vss2 in the 4k-th column C (4k) of the K columns are sequentially arranged.

[0093] As used herein, the terms “ (4k-3) -th column” , “ (4k-2) -th column” , “ (4k-1) -th column” , and “ (4k) -th column” are used in the context of the K columns. The array substrate may or may not include additional column (s) before the first column of the K columns and / or additional columns after the last column of the K columns. In the context of the array substrate, the term “ (4k-3) -th column” or “ (4k-1) -th column” does not necessarily denote an odd-numbered column, and the term “ (4k-2) -th column” or “ (4k) -th column does not necessarily denote an even-numbered column. In one example, the (4k-3) -th column is an odd-numbered column in the context of the K columns, but may be an even-numbered column in  the context of the array substrate. In another example, the (4k-3) -th column is an odd-numbered column in the context of the K columns, and also an odd-numbered column in the context of the array substrate. In one example, the (4k-2) -th column is an even-numbered column in the context of the K columns, but may be an odd-numbered column in the context of the array substrate. In another example, the (4k-2) -th column is an even-numbered column in the context of the K columns, and also an even-numbered column in the context of the array substrate. In one example, the (4k-1) -th column is an odd-numbered column in the context of the K columns, but may be an even-numbered column in the context of the array substrate. In another example, the (4k-1) -th column is an odd-numbered column in the context of the K columns, and also an odd-numbered column in the context of the array substrate. In one example, the (4k) -th column is an even-numbered column in the context of the K columns, but may be an odd-numbered column in the context of the array substrate. In another example, the (4k) -th column is an even-numbered column in the context of the K columns, and also an even-numbered column in the context of the array substrate.

[0094] Referring to FIG. 2A, FIG. 2B, FIG. 3A, FIG. 3D, FIG. 3E, and FIG. 4A, in some embodiments, an orthographic projection of the second capacitor electrode Ce2 on a base substrate BS completely covers, with a margin, an orthographic projection of the first capacitor electrode Ce1 on the base substrate BS except for a hole region H in which a portion of the second capacitor electrode Ce2 is absent. In some embodiments, the first signal line layer includes a node connecting line Cln on a side of the passivation layer PVX away from the second capacitor electrode Ce2. The node connecting line Cln is in a same layer as the voltage signal connecting pad VCP, the data signal connecting pad DCP, the relay electrode RE, the first connecting line Cl1, the second connecting line Cl2, the third connecting line Cl3, the plurality of first voltage supply lines Vss1, the plurality of first light emitting control signal lines em1, and the plurality of second light emitting control signal lines em2.

[0095] In some embodiments, the second capacitor electrode Ce2 is on a side of the inter-layer dielectric layer ILD away from the base substrate BS. Optionally, the array substrate further includes a first via v1 and a second via v2. The first via v1 is in the hole region H and extends through the inter-layer dielectric layer ILD and the passivation layer PVX. The second via v2 extends through the insulating layer IN, the passivation layer PVX and the inter-layer dielectric layer ILD. Optionally, the node connecting line Cln is connected to the first capacitor electrode Ce1 through the first via v1, and the node connecting line Cln is connected the semiconductor material layer SML through the second via v2. Optionally, the node connecting line Cln is connected to the second electrode D3 of third transistor T3, as depicted in FIG. 4A.

[0096] Referring to FIG. 2A, FIG. 2B, FIG. 3A to FIG. 3I, and FIG. 4A, in some embodiments, the array substrate further includes a third via v3 extending through the passivation layer PVX. A respective first voltage supply line of the plurality of first voltage supply lines Vss1 is connected to the interference prevent block IPB.

[0097] FIG. 5 is a diagram illustrating the structure of a semiconductor material layer, a first planarization layer, and a second signal line layer in an array substrate depicted in FIG. 3A. Referring to FIG. 2A, FIG. 2B, FIG. 3A to FIG. 3I, FIG. 4A to FIG. 4B, and FIG. 5, in some embodiments, the third transistor T3 is a double gate transistor, and the active layer ACT3 of the third transistor T3 includes a first portion P1 and a second portion P2. The first portion P1 and the second portion P2 are spaced apart by an intermediate portion INP. An orthographic projection of the intermediate portion INP on a base substrate BS is non-overlapping with an orthographic projection of the gate electrode G3 of the third transistor T3 on the base substrate BS. An orthographic projection of the first portion P1 on the base substrate BS overlaps with the orthographic projection of the gate electrode G3 of the third transistor T3 on the base substrate BS. An orthographic projection of the second portion P2 on the base substrate BS overlaps with the orthographic projection of the gate electrode G3 of the third transistor T3 on the base substrate BS.

[0098] In some embodiments, an orthographic projection of the interference prevent block IPB on a base substrate BS at least partially (e.g., at least 50%, at least 55%, at least 60%, at least 65%, at least 70%, at least 75%, at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) overlaps with an orthographic projection of the intermediate portion INP on the base substrate BS. Optionally, the orthographic projection of the interference prevent block IPB on the base substrate BS is at least partially (e.g., at least 50%, at least 55%, at least 60%, at least 65%, at least 70%, at least 75%, at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) non-overlapping with an orthographic projection of the first portion P1 on the base substrate BS. Optionally, the orthographic projection of the interference prevent block IPB on the base substrate BS is at least partially (e.g., at least 50%, at least 55%, at least 60%, at least 65%, at least 70%, at least 75%, at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) non-overlapping with an orthographic projection of the second portion P2 on the base substrate BS.

[0099] In some embodiments, a respective first voltage supply line of the plurality of first voltage supply lines Vss1 includes a first main portion MP1 and multiple protrusion portions PP protruding away from the first main portion MP1. Optionally, the first main portion MP1 extends along a direction substantially parallel to the first direction DR1. Optionally, a respective protrusion portion of the multiple protrusion portions PP extends away from the first main portion MP1 along a direction substantially parallel to the second direction DR2.

[0100] In some embodiments, an orthographic projection of the respective protrusion portion on a base substrate BS at least partially (e.g., at least 50%, at least 55%, at least 60%, at least 65%, at least 70%, at least 75%, at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) overlaps with an orthographic projection of the intermediate portion INP on the base substrate BS. Optionally, the orthographic projection of the respective protrusion portion on the base substrate BS is at least partially (e.g., at least 50%, at least 55%, at least 60%, at least 65%, at least 70%, at least 75%, at least 80%, at least 85%, at least 90%, at least 95%, at  least 99%, or 100%) non-overlapping with an orthographic projection of the first portion P1 on the base substrate BS. Optionally, the orthographic projection of the respective protrusion portion on the base substrate BS is at least partially (e.g., at least 50%, at least 55%, at least 60%, at least 65%, at least 70%, at least 75%, at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) non-overlapping with an orthographic projection of the second portion P2 on the base substrate BS.

[0101] In some embodiments, an orthographic projection of the respective protrusion portion on a base substrate BS at least partially (e.g., at least 50%, at least 55%, at least 60%, at least 65%, at least 70%, at least 75%, at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) overlaps with an orthographic projection of the interference prevent block IPB on the base substrate BS. Optionally, an orthographic projection of the first main portion MP1 on the base substrate BS is at least partially (e.g., at least 50%, at least 55%, at least 60%, at least 65%, at least 70%, at least 75%, at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) non-overlapping with the orthographic projection of the interference prevent block IPB on the base substrate BS.

[0102] Referring to FIG. 2A, FIG. 2B, FIG. 3A to FIG. 3I, and FIG. 4B, in some embodiments, the array substrate further includes a fourth via v4, a fifth via v5, and a sixth via v6. The fourth via v4 extends through the passivation layer PVX, the inter-layer dielectric layer ILD, and the gate insulation layer GI. The fifth via v5 extends through the passivation layer PVX. The sixth via v6 extends through the passivation layer PVX and the inter-layer dielectric layer ILD. The third connecting line Cl3 is connected to the first electrode S4 of the fourth transistor T4 through the fourth via v4, and is connected to the second capacitor electrode Ce2 through the fifth via v5. A respective first light emitting control signal line of the plurality of first light emitting control signal lines em1 is connected to the first gate electrode pad GP1 through the sixth via v6.

[0103] Referring to FIG. 2A, FIG. 2B, FIG. 3A to FIG. 3I, and FIG. 4C, in some embodiments, the array substrate further includes a seventh via v7, an eighth via v8, and a ninth via v9. The seventh via v7 extends through the passivation layer PVX and the inter-layer dielectric layer ILD. The eighth via v8 extends through the first planarization layer PLN1. The ninth via v9 extends through the passivation layer PVX, the inter-layer dielectric layer ILD, and the gate insulation layer GI. A respective second light emitting control signal line of the plurality of second light emitting control signal lines em2 is connected to the second gate electrode pad GP2 through the seventh via v7. The anode connecting pad ACP is connected to the relay electrode through the eighth via v8. The relay electrode RE is connected to the second electrode D5 of the fifth transistor T5 and the second electrode D6 of the sixth transistor T6 through the ninth via v9.

[0104] FIG. 6 is a diagram illustrating the structure of a plurality of first voltage supply lines and a plurality of third voltage supply lines in an array substrate depicted in FIG. 3A.  Referring to FIG. 2A, FIG. 2B, FIG. 3A to FIG. 3I, FIG. 4A to FIG. 4C, and FIG. 6, in some embodiments, the array substrate includes a plurality of first voltage supply lines Vss1 and a plurality of third voltage supply lines Vss2. A respective first voltage supply line of the plurality of first voltage supply lines Vss1 extends along a direction substantially parallel to the first direction DR1. A respective third voltage supply line of the plurality of third voltage supply lines Vss2 extends along a direction substantially parallel to the second direction DR2. The plurality of first voltage supply lines Vss1 and the plurality of third voltage supply lines Vss2 are inter-connected to each other, forming an interconnected first voltage signal network. In some embodiments, a respective third voltage supply line of the plurality of third voltage supply lines Vss2 is electrically connected to at least one of the plurality of first voltage supply lines Vss1, a respective first voltage supply line of the plurality of first voltage supply lines Vss1 is electrically connected to at least one of the plurality of third voltage supply lines Vss2.

[0105] In some embodiments, a respective first voltage supply line of the plurality of first voltage supply lines Vss1 includes a first main portion MP1 and multiple first branches BH1 extending away from the first main portion MP1. Optionally, the first main portion MP1 extends along a direction substantially parallel to the first direction DR1. Optionally, a respective first branch of the multiple first branches BH1 extends away from the first main portion MP1 along a direction substantially parallel to the second direction DR2. A respective third voltage supply line of the plurality of third voltage supply lines Vss2 is connected to a first branch of the multiple first branches BH1 through a via extending through at least one insulating layer (e.g., the first planarization layer PLN1) .

[0106] FIG. 7 is a diagram illustrating the structure of a plurality of first reset signal lines, a plurality of third reset signal lines, and a first connecting line in an array substrate depicted in FIG. 3A. Referring to FIG. 2A, FIG. 2B, FIG. 3A to FIG. 3I, FIG. 4A to FIG. 4C, and FIG. 7, in some embodiments, the array substrate includes a plurality of first reset signal lines Vint1 and a plurality of third reset signal lines Vint3. A respective first reset signal line of the plurality of first reset signal lines Vint1 extends along a direction substantially parallel to the first direction DR1. A respective third reset signal line of the plurality of third reset signal lines Vint3 extends along a direction substantially parallel to the second direction DR2. The plurality of first reset signal lines Vint1 and the plurality of third reset signal lines Vint3 are inter-connected to each other, forming an interconnected first reset signal network. In some embodiments, a respective third reset signal line of the plurality of third reset signal lines Vint3 is electrically connected to at least one of the plurality of first reset signal lines Vint1, a respective first reset signal line of the plurality of first reset signal lines Vint1 is electrically connected to at least one of the plurality of third reset signal lines Vint3. Optionally, the respective third reset signal line is electrically connected to the at least one of the plurality of first reset signal lines Vint1 through a first connecting line Cl1 in a pixel driving circuit.

[0107] In some embodiments, a respective first reset signal line of the plurality of first reset signal lines Vint1 includes a second main portion MP2 and multiple second branches BH2  extending away from the second main portion MP2. Optionally, the second main portion MP2 extends along a direction substantially parallel to the first direction DR1. Optionally, a respective second branch of the multiple second branches BH2 extends away from the second main portion MP2 along a direction substantially parallel to the second direction DR2. A respective third voltage supply line of the plurality of third voltage supply lines Vint3 is electrically connected to the first connecting line Cl1 through a via extending through at least one insulating layer (e.g., the first planarization layer PLN1) . The first connecting line Cl1 is electrically connected to a second branch of the multiple second branches BH2 through a via extending through at least one insulating layer (e.g., the passivation layer PVX) .

[0108] FIG. 8A is a diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure. The portion of the array substrate includes a plurality of pixel driving circuits. A respective pixel driving circuit RPDC is denoted in FIG. 8A.

[0109] FIG. 8B is a diagram illustrating the structure of a light shielding layer in an array substrate depicted in FIG. 8A. FIG. 8C is a diagram illustrating the structure of a semiconductor material layer in an array substrate depicted in FIG. 8A. FIG. 8D is a diagram illustrating the structure of a first conductive layer in an array substrate depicted in FIG. 8A. FIG. 8E is a diagram illustrating the structure of a second conductive layer in an array substrate depicted in FIG. 8A. FIG. 8F is a diagram illustrating the structure of an inter-layer dielectric layer in an array substrate depicted in FIG. 8A. FIG. 8G is a diagram illustrating the structure of a first signal line layer in an array substrate depicted in FIG. 8A. FIG. 8H is a diagram illustrating the structure of a first planarization layer in an array substrate depicted in FIG. 8A. FIG. 8I is a diagram illustrating the structure of a second signal line layer in an array substrate depicted in FIG. 8A. FIG. 9A is a cross-sectional view along an D-D’ line in FIG. 8A. FIG. 9B is a cross-sectional view along a E-E’ line in FIG. 8A. FIG. 9C is a cross-sectional view along a F-F’ line in FIG. 8A.

[0110] Referring to FIG. 8A to FIG. 8I, and FIG. 9A to FIG. 9C, in some embodiments, the display panel includes a base substrate BS, a light shielding layer LSL on the base substrate BS, a buffer layer BUF on a side of the light shielding layer LSL away from the base substrate BS, a semiconductor material layer SML on a side of the buffer layer BUF away from the base substrate BS, a gate insulating layer GI on a side of the semiconductor material layer SML away from the base substrate BS, a first conductive layer CT1 on a side of the gate insulating layer GI away from the base substrate BS, an inter-layer dielectric layer ILD on a side of the first conductive layer CT1 away from the base substrate BS, a second conductive layer CT2 on a side of the inter-layer dielectric layer ILD away from the base substrate BS, a passivation layer PVX on a side of the second conductive layer CT2 away from the base substrate BS, a first signal line layer SL1 on a side of the passivation layer PVX away from the base substrate BS, a first planarization layer PLN1 on a side of the first signal line layer SL1 away from the base substrate BS, a second signal line layer SL2 on a side of the first planarization layer PLN1  away from the base substrate BS, and a second planarization layer PLN2 on a side of the second signal line layer SL2 away from the base substrate BS.

[0111] Referring to FIG. 2A, FIG. 2B, FIG. 8A, and FIG. 8C, a respective pixel driving circuit is annotated with labels indicating regions corresponding to the plurality of transistors in the respective pixel driving circuit, including the first transistor T1, the second transistor T2, the third transistor T3, the fourth transistor T4, the fifth transistor T5, the sixth transistor T6, and the driving transistor Td. The respective pixel driving circuit is further annotated with labels indicating components of each of the plurality of transistors in the pixel driving circuit. For example, the first transistor T1 includes an active layer ACT1, a first electrode S1, and a second electrode D1. The second transistor T2 includes an active layer ACT2, a first electrode S2, and a second electrode D2. The third transistor T3 includes an active layer ACT3, a first electrode S3, and a second electrode D3. The fourth transistor T4 includes an active layer ACT4, a first electrode S4, and a second electrode D4. The fifth transistor T5 includes an active layer ACT5, a first electrode S5, and a second electrode D5. The sixth transistor T6 includes an active layer ACT6, a first electrode S6, and a second electrode D6. The driving transistor Td includes an active layer ACTd, a first electrode Sd, and a second electrode Dd. In one example, the active layers (ACT1, ACT2, ACT3, ACT4, ACT5, ACT6, and ACTd) of the transistors (T1, T2, T3, T4, T5, T6, and Td) in the respective pixel driving circuit are parts of a unitary structure. In another example, the active layers (ACT1, ACT2, ACT3, ACT4, ACT5, ACT6, and ACTd) , the first electrodes (S1, S2, S3, S4, S5, S6, and Sd) , and the second electrodes (D1, D2, D3, D4, D5, D6, and Dd) of the transistors (T1, T2, T3, T4, T5, T6, and Td) in the respective pixel driving circuit are parts of a unitary structure. In another example, the active layers (ACT1, ACT2, ACT3, ACT4, ACT5, ACT6, and ACTd) of the transistors (T1, T2, T3, T4, T5, T6, and Td) are in a same layer. In another example, the active layers (ACT1, ACT2, ACT3, ACT4, ACT5, ACT6, and ACTd) , the first electrodes (S1, S2, S3, S4, S5, S6, S7, and Sd) , and the second electrodes (D1, D2, D3, D4, D5, D6, and Dd) of the transistors (T1, T2, T3, T4, T5, T6, and Td) are in a same layer.

[0112] Referring to FIG. 2A, FIG. 2B, FIG. 8A, and FIG. 8D, the first conductive layer in some embodiments includes a plurality of first gate lines GL1, a plurality of second gate lines GL2, a plurality of reset control signal lines rst, a first gate electrode pad GP1, a second gate electrode pad GP2, and a first capacitor electrode Ce1 of the storage capacitor Cst. The first gate electrode pad GP1 includes a gate electrode G4 of the fourth transistor T4. The second gate electrode pad GP2 includes a gate electrode G5 of the fifth transistor T5. Optionally, at least a portion of the first capacitor electrode Ce1 is the gate electrode of the driving transistor Td. In some embodiments, the third transistor T3 is a “double gate” transistor, and the first transistor T1 is a “double gate” transistor. Optionally, the plurality of first gate lines GL1, the plurality of second gate lines GL2, the plurality of reset control signal lines rst, the first gate electrode pad GP1, the second gate electrode pad GP2, and the first capacitor electrode Ce1 of the storage capacitor Cst are in a same layer.

[0113] Referring to FIG. 2A, FIG. 2B, FIG. 8A, and FIG. 8E, the second conductive layer in some embodiments includes a plurality of first reset signal lines Vint1, a plurality of second reset signal lines Vint2, an interference prevention block IPB, and a second capacitor electrode Ce2 of the storage capacitor Cst.

[0114] Vias extending through the inter-layer dielectric layer ILD are depicted in FIG. 8F.

[0115] Referring to FIG. 2A, FIG. 2B, FIG. 8A, and FIG. 8G, the first signal line layer in some embodiments includes a node connecting line Cln, a voltage signal connecting pad VCP, a data signal connecting pad DCP, a relay electrode RE, a first connecting line Cl1, a second connecting line Cl2, a third connecting line Cl3, a plurality of first voltage supply lines Vss1, a plurality of first light emitting control signal lines em1, and a plurality of second light emitting control signal lines em2. In some embodiments, the plurality of first voltage supply lines Vss1 are configured to supply a low voltage signal, e.g., a voltage signal that is supplied to a cathode of a light emitting element in the array substrate. The data signal connecting pad DCP is configured to connect a respective data line of the plurality of data lines to a first electrode of the second transistor T2. The voltage signal connecting pad VCP is configured to connect a respective second voltage supply line of the plurality of second voltage supply lines with the second capacitor electrode Ce2 of the storage capacitor Cst. The relay electrode RE is configured to connect an anode connecting pad in the second signal line layer SL2 with second electrodes of the fifth transistor T6 and the sixth transistor T6. The first connecting line Cl1 is configured to connect a respective first reset signal line of the plurality of first reset signal lines Vint1 to the first electrode S1 of the first transistor T1. The second connecting line Cl2 is configured to connect a respective second reset signal line of the plurality of second reset signal lines Vint2 to the first electrode S6 of the sixth transistor T6. The third connecting line Cl3 is configured to connect the second capacitor electrode Ce2 to the first electrode S4 of the fourth transistor T4. The second capacitor electrode Ce2 is connected to a respective second voltage supply line of a plurality of second voltage supply lines, and is configured to supply a second voltage signal to the first electrode S4 of the fourth transistor T4. The node connecting line Cln connects the first capacitor electrode Ce1 and the second electrode D3 of the third transistor T3 in a respective pixel driving circuit together. Optionally, the plurality of first voltage supply lines Vss1, the plurality of first light emitting control signal lines em1, and the plurality of second light emitting control signal lines em2 extend along a direction substantially parallel to a first direction DR1.

[0116] Vias extending through the first planarization layer PLN1 are depicted in FIG. 8H.

[0117] Referring to FIG. 2A, FIG. 2B, FIG. 8A, and FIG. 8I, the second signal line layer in some embodiments includes a plurality of second voltage supply lines Vdd, a plurality of data lines DL, a plurality of third reset signal lines Vint3, a plurality of fourth reset signal lines Vint4, and an anode connecting pad ACP. The anode connecting pad ACP is electrically connected to second electrodes of the fifth transistor T5 and the sixth transistor T6 in the  respective pixel driving circuit through the relay electrode. The anode connecting pad ACP is electrically connected to an anode in a respective subpixel. A respective second voltage supply line of the plurality of second voltage supply lines Vdd is electrically connected to the second capacitor electrode Ce2 of the storage capacitor Cst through the voltage signal connecting pad VCP. A respective data line of the plurality of data lines DL is electrically connected to the first electrode of the second transistor T2 through the data signal connecting pad. A respective third reset signal line of the plurality of third reset signal lines Vint3 is electrically connected to at least one of the plurality of first reset signal lines Vint1, forming an interconnected first reset signal network. A respective fourth reset signal line of the plurality of fourth reset signal lines Vint4 is electrically connected to at least one of the plurality of second reset signal lines Vint2, forming an interconnected second reset signal network. Optionally, the respective fourth reset signal line is electrically connected to the at least one of the plurality of second reset signal lines Vint2 through a second connecting line in a pixel driving circuit. In some embodiments, the plurality of first voltage supply lines Vss1 are configured to supply a first voltage signal, e.g., a voltage signal that is supplied to a cathode of a light emitting element in the array substrate. In some embodiments, the plurality of second voltage supply lines Vdd are configured to supply a second voltage signal, e.g., a voltage signal that is supplied to the first electrode S4 of the fourth transistor T4. Optionally, a voltage level of the second voltage signal is higher than a voltage level of the first voltage signal.

[0118] In some embodiments, the array substrate includes pixel driving circuits arranged in K number of columns, K being a positive integer. In some embodiments, the K number of columns include a (4k-3) -th column C (4k-3) of the K columns, a (4k-2) -th column C (4k-2) of the K columns, a (4k-1) -th column C (4k-1) of the K columns, and a 4k-th column C (4k) of the K columns, k being a positive integer, 1 ≤ k ≤ (K / 4) . In one example, a respective third reset signal line of the plurality of third reset signal lines Vint3 is between the 4k-th column C (4k) of the K columns and the (4k-1) -th column C (4k-1) of the K columns, or between the (4k-2) -th column C (4k-2) of the K columns and the (4k-3) -th column C (4k-3) of the K columns. In another example, a respective fourth reset signal line of the plurality of fourth reset signal lines Vint4 is between the (4k-1) -th column C (4k-1) of the K columns and the (4k-2) -th column C(4k-2) of the K columns.

[0119] In another example, a third reset signal line of the plurality of third reset signal lines Vint3 spaces apart two adjacent data lines of the plurality of data lines DL in two adjacent columns of the K columns, and a fourth reset signal line of the plurality of fourth reset signal lines Vint4 spaces apart two adjacent second voltage supply lines of the plurality of second voltage supply lines Vdd in two adjacent columns of the K columns.

[0120] In another example, the plurality of third reset signal lines Vint3 and the plurality of fourth reset signal lines Vint4 are alternately arranged along the first direction DR1.

[0121] Referring to FIG. 2A, FIG. 2B, FIG. 8A, FIG. 8D, FIG. 8E, and FIG. 9A, in some embodiments, an orthographic projection of the second capacitor electrode Ce2 on a base substrate BS completely covers, with a margin, an orthographic projection of the first capacitor electrode Ce1 on the base substrate BS except for a hole region H in which a portion of the second capacitor electrode Ce2 is absent. In some embodiments, the first signal line layer includes a node connecting line Cln on a side of the passivation layer PVX away from the second capacitor electrode Ce2. The node connecting line Cln is in a same layer as the voltage signal connecting pad VCP, the data signal connecting pad DCP, the relay electrode RE, the first connecting line Cl1, the second connecting line Cl2, the third connecting line Cl3, the plurality of first voltage supply lines Vss1, the plurality of first light emitting control signal lines em1, and the plurality of second light emitting control signal lines em2.

[0122] In some embodiments, the second capacitor electrode Ce2 is on a side of the inter-layer dielectric layer ILD away from the base substrate BS. Optionally, the array substrate further includes a first via v1 and a second via v2. The first via v1 is in the hole region H and extends through the inter-layer dielectric layer ILD and the passivation layer PVX. The second via v2 extends through the insulating layer IN, the passivation layer PVX and the inter-layer dielectric layer ILD. Optionally, the node connecting line Cln is connected to the first capacitor electrode Ce1 through the first via v1, and the node connecting line Cln is connected the semiconductor material layer SML through the second via v2. Optionally, the node connecting line Cln is connected to the second electrode D3 of third transistor T3, as depicted in FIG. 9A.

[0123] Referring to FIG. 2A, FIG. 2B, FIG. 8A to FIG. 8I, and FIG. 9A, in some embodiments, the array substrate further includes a third via v3 extending through the passivation layer PVX. A respective first voltage supply line of the plurality of first voltage supply lines Vss1 is connected to the interference prevent block IPB.

[0124] FIG. 10 is a diagram illustrating the structure of a semiconductor material layer, a first planarization layer, and a second signal line layer in an array substrate depicted in FIG. 8A. Referring to FIG. 2A, FIG. 2B, FIG. 8A to FIG. 8I, FIG. 9A to FIG. 9B, and FIG. 10, in some embodiments, the third transistor T3 is a double gate transistor, and the active layer ACT3 of the third transistor T3 includes a first portion P1 and a second portion P2. The first portion P1 and the second portion P2 are spaced apart by an intermediate portion INP. An orthographic projection of the intermediate portion INP on a base substrate BS is non-overlapping with an orthographic projection of the gate electrode G3 of the third transistor T3 on the base substrate BS. An orthographic projection of the first portion P1 on the base substrate BS overlaps with the orthographic projection of the gate electrode G3 of the third transistor T3 on the base substrate BS. An orthographic projection of the second portion P2 on the base substrate BS overlaps with the orthographic projection of the gate electrode G3 of the third transistor T3 on the base substrate BS.

[0125] In some embodiments, an orthographic projection of the interference prevent block IPB on a base substrate BS at least partially (e.g., at least 50%, at least 55%, at least 60%, at least 65%, at least 70%, at least 75%, at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) overlaps with an orthographic projection of the intermediate portion INP on the base substrate BS. Optionally, the orthographic projection of the interference prevent block IPB on the base substrate BS is at least partially (e.g., at least 50%, at least 55%, at least 60%, at least 65%, at least 70%, at least 75%, at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) non-overlapping with an orthographic projection of the first portion P1 on the base substrate BS. Optionally, the orthographic projection of the interference prevent block IPB on the base substrate BS is at least partially (e.g., at least 50%, at least 55%, at least 60%, at least 65%, at least 70%, at least 75%, at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) non-overlapping with an orthographic projection of the second portion P2 on the base substrate BS.

[0126] In some embodiments, a respective first voltage supply line of the plurality of first voltage supply lines Vss1 includes a first main portion MP1 and multiple protrusion portions PP protruding away from the first main portion MP1. Optionally, the first main portion MP1 extends along a direction substantially parallel to the first direction DR1. Optionally, a respective protrusion portion of the multiple protrusion portions PP extends away from the first main portion MP1 along a direction substantially parallel to the second direction DR2.

[0127] In some embodiments, an orthographic projection of the respective protrusion portion on a base substrate BS at least partially (e.g., at least 50%, at least 55%, at least 60%, at least 65%, at least 70%, at least 75%, at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) overlaps with an orthographic projection of the intermediate portion INP on the base substrate BS. Optionally, the orthographic projection of the respective protrusion portion on the base substrate BS is at least partially (e.g., at least 50%, at least 55%, at least 60%, at least 65%, at least 70%, at least 75%, at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) non-overlapping with an orthographic projection of the first portion P1 on the base substrate BS. Optionally, the orthographic projection of the respective protrusion portion on the base substrate BS is at least partially (e.g., at least 50%, at least 55%, at least 60%, at least 65%, at least 70%, at least 75%, at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) non-overlapping with an orthographic projection of the second portion P2 on the base substrate BS.

[0128] In some embodiments, an orthographic projection of the respective protrusion portion on a base substrate BS at least partially (e.g., at least 50%, at least 55%, at least 60%, at least 65%, at least 70%, at least 75%, at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) overlaps with an orthographic projection of the interference prevent block IPB on the base substrate BS. Optionally, an orthographic projection of the first main portion MP1 on the base substrate BS is at least partially (e.g., at least 50%, at least 55%, at least 60%, at least 65%, at least 70%, at least 75%, at least 80%, at least 85%, at least 90%, at least 95%, at  least 99%, or 100%) non-overlapping with the orthographic projection of the interference prevent block IPB on the base substrate BS.

[0129] Referring to FIG. 2A, FIG. 2B, FIG. 8A to FIG. 8I, and FIG. 9B, in some embodiments, the array substrate further includes a fourth via v4, a fifth via v5, and a sixth via v6. The fourth via v4 extends through the passivation layer PVX, the inter-layer dielectric layer ILD, and the gate insulation layer GI. The fifth via v5 extends through the passivation layer PVX. The sixth via v6 extends through the passivation layer PVX and the inter-layer dielectric layer ILD. The third connecting line Cl3 is connected to the first electrode S4 of the fourth transistor T4 through the fourth via v4, and is connected to the second capacitor electrode Ce2 through the fifth via v5. A respective first light emitting control signal line of the plurality of first light emitting control signal lines em1 is connected to the first gate electrode pad GP1 through the sixth via v6.

[0130] Referring to FIG. 2A, FIG. 2B, FIG. 8A to FIG. 8I, and FIG. 9C, in some embodiments, the array substrate further includes a seventh via v7, an eighth via v8, and a ninth via v9. The seventh via v7 extends through the passivation layer PVX and the inter-layer dielectric layer ILD. The eighth via v8 extends through the first planarization layer PLN1. The ninth via v9 extends through the passivation layer PVX, the inter-layer dielectric layer ILD, and the gate insulation layer GI. A respective second light emitting control signal line of the plurality of second light emitting control signal lines em2 is connected to the second gate electrode pad GP2 through the seventh via v7. The anode connecting pad ACP is connected to the relay electrode through the eighth via v8. The relay electrode RE is connected to the second electrode D5 of the fifth transistor T5 and the second electrode D6 of the sixth transistor T6 through the ninth via v9.

[0131] FIG. 11 is a diagram illustrating the structure of a plurality of first reset signal lines, and a plurality of third reset signal lines in an array substrate depicted in FIG. 8A. Referring to FIG. 2A, FIG. 2B, FIG. 8A to FIG. 8I, FIG. 9A to FIG. 9C, and FIG. 11, in some embodiments, the array substrate includes a plurality of first reset signal lines Vint1 and a plurality of third reset signal lines Vint3. A respective first reset signal line of the plurality of first reset signal lines Vint1 extends along a direction substantially parallel to the first direction DR1. A respective third reset signal line of the plurality of third reset signal lines Vint3 extends along a direction substantially parallel to the second direction DR2. The plurality of first reset signal lines Vint1 and the plurality of third reset signal lines Vint3 are inter-connected to each other, forming an interconnected first reset signal network. In some embodiments, a respective third reset signal line of the plurality of third reset signal lines Vint3 is electrically connected to at least one of the plurality of first reset signal lines Vint1, a respective first reset signal line of the plurality of first reset signal lines Vint1 is electrically connected to at least one of the plurality of third reset signal lines Vint3.

[0132] In some embodiments, a respective first reset signal line of the plurality of first reset signal lines Vint1 includes a second main portion MP2 and multiple second branches BH2 extending away from the second main portion MP2. Optionally, the second main portion MP2 extends along a direction substantially parallel to the first direction DR1. Optionally, a respective second branch of the multiple second branches BH2 extends away from the second main portion MP2 along a direction substantially parallel to the second direction DR2. A respective third voltage supply line of the plurality of third voltage supply lines Vint3 is electrically connected to a second branch of the multiple second branches BH2 through a via extending through at least one insulating layer (e.g., the first planarization layer PLN1 and the passivation layer PVX) .

[0133] FIG. 12 is a diagram illustrating the structure of a plurality of first reset signal lines, a plurality of third reset signal lines, and a second connecting line in an array substrate depicted in FIG. 8A. Referring to FIG. 2A, FIG. 2B, FIG. 8A to FIG. 8I, FIG. 9A to FIG. 9C, and FIG. 12, in some embodiments, the array substrate includes a plurality of second reset signal lines Vint2 and a plurality of fourth reset signal lines Vint4. A respective second reset signal line of the plurality of second reset signal lines Vint2 extends along a direction substantially parallel to the first direction DR1. A respective fourth reset signal line of the plurality of fourth reset signal lines Vint4 extends along a direction substantially parallel to the second direction DR2. The plurality of second reset signal lines Vint2 and the plurality of fourth reset signal lines Vint4 are inter-connected to each other, forming an interconnected second reset signal network. In some embodiments, a respective fourth reset signal line of the plurality of fourth reset signal lines Vint4 is electrically connected to at least one of the plurality of second reset signal lines Vint2, a respective second reset signal line of the plurality of second reset signal lines Vint2 is electrically connected to at least one of the plurality of fourth reset signal lines Vint4. Optionally, the respective fourth reset signal line is electrically connected to the at least one of the plurality of second reset signal lines Vint2 through a second connecting line Cl2 in a pixel driving circuit.

[0134] In some embodiments, referring to FIG. 8A to FIG. 8I, FIG. 9A to FIG. 9C, the active layers of transistors in two adjacent pixel driving circuits in two adjacent columns (e.g., in the (4k-1) -th column C (4k-1) of the K columns and the (4k-2) -th column C (4k-2) of the K columns; or in the (4k-3) -th column C (4k-3) of the K columns and a (4k-4) -th column of the K columns; or in the 4k-th column C (4k) of the K columns and a (4k+1) -th column C (4k+1) of the K columns) are parts of a unitary structure. In some embodiments, the active layers, the first electrodes, and the second electrodes of transistors in two adjacent pixel driving circuits in two adjacent columns (e.g., in the (4k-1) -th column C (4k-1) of the K columns and the (4k-2) -th column C (4k-2) of the K columns; or in the (4k-3) -th column C (4k-3) of the K columns and a (4k-4) -th column of the K columns; or in the 4k-th column C (4k) of the K columns and a (4k+1) -th column C (4k+1) of the K columns) are parts of a unitary structure. In some embodiments, first electrodes of sixth transistors in the two adjacent pixel driving circuits in  two adjacent columns (e.g., in the (4k-1) -th column C (4k-1) of the K columns and the (4k-2) -th column C (4k-2) of the K columns; or in the (4k-3) -th column C (4k-3) of the K columns and a (4k-4) -th column of the K columns; or in the 4k-th column C (4k) of the K columns and a (4k+1) -th column C (4k+1) of the K columns) are directly connected and are parts of a unitary structure.

[0135] In some embodiments, gate electrodes of fifth transistors in two adjacent pixel driving circuits in two adjacent columns (e.g., in the (4k-1) -th column C (4k-1) of the K columns and the (4k-2) -th column C (4k-2) of the K columns; or in the (4k-3) -th column C (4k-3) of the K columns and a (4k-4) -th column of the K columns; or in the 4k-th column C (4k) of the K columns and a (4k+1) -th column C (4k+1) of the K columns) are directly connected and are parts of a unitary structure (e.g., parts of the second gate electrode pad GP2) .

[0136] In some embodiments, an orthographic projection of the interference prevent block IPB on a base substrate BS at least partially (e.g., at least 50%, at least 55%, at least 60%, at least 65%, at least 70%, at least 75%, at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) overlaps with an orthographic projection of intermediate portions of third transistors in two adjacent pixel driving circuits in two adjacent columns (e.g., in the (4k-1) -th column C (4k-1) of the K columns and the (4k-2) -th column C (4k-2) of the K columns; or in the (4k-3) -th column C (4k-3) of the K columns and a (4k-4) -th column of the K columns; or in the 4k-th column C (4k) of the K columns and a (4k+1) -th column C (4k+1) of the K columns) on the base substrate BS.

[0137] In some embodiments, an orthographic projection of the respective protrusion portion on a base substrate BS at least partially (e.g., at least 50%, at least 55%, at least 60%, at least 65%, at least 70%, at least 75%, at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) overlaps with an orthographic projection of intermediate portions of third transistors in two adjacent pixel driving circuits in two adjacent columns (e.g., in the (4k-1) -th column C (4k-1) of the K columns and the (4k-2) -th column C (4k-2) of the K columns; or in the (4k-3) -th column C (4k-3) of the K columns and a (4k-4) -th column of the K columns; or in the 4k-th column C (4k) of the K columns and a (4k+1) -th column C (4k+1) of the K columns) on the base substrate BS.

[0138] In some embodiments, corresponding layers of a first pixel driving circuit and corresponding layers of a second pixel driving circuit directly adjacent to each other and in the present stage (e.g., in a same row) have a substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) mirror symmetry with respect to each other, e.g., about a plane perpendicular to a main surface of the array substrate and substantially parallel to the data lines in FIG. 9A. As used herein, the term “corresponding layers of a first pixel driving circuit and corresponding layers of a second pixel driving circuit” is not intended to include layers that are not parts of the pixel driving circuits. For example, the term “corresponding layers of a first pixel driving circuit and corresponding layers of a second pixel  driving circuit” do not include an anode layer or a pixel definition layer. In one example, the term “corresponding layers of a first pixel driving circuit and corresponding layers of a second pixel driving circuit” refers to conductive layers of the first pixel driving circuit and conductive layers of a second pixel driving circuit. In one specific example, “corresponding layers” include at least one of a semiconductor material layer SML, a first conductive layer CT1, a second conductive layer CT2, a first signal line layer SL1, or a second signal line layer SL2. In another specific example, “corresponding layers” further includes at least one of a buffer layer, a gate insulating layer, an inter-layer dielectric layer, a passivation layer, a first planarization layer, or a second planarization layer.

[0139] In the array substrate according to the present disclosure, the interference prevention block IPB in some embodiments is in the second conductive layer CT2, and is configured to be provided with a first voltage signal, e.g., a voltage signal that is supplied to a cathode of a light emitting element in the array substrate. Various alternative implementations may be practiced. In some alternative embodiments, the interference prevention block IPB is configured to be provided with a reset signal. In some alternative embodiments, the interference prevention block IPB is configured to be provided with a second voltage signal, e.g., a voltage signal that is supplied to the first electrode S4 of the fourth transistor T4.

[0140] In some embodiments, the respective pixel driving circuit includes a driving transistor Td, a data write transistor (e.g., the second transistor T2) , a compensating transistor (e.g., the third transistor T3) , two light emitting control transistors (e.g., the fourth transistor T4 and the fifth transistor T5) , and two reset transistors (e.g., the first transistor T1 and the sixth transistor T6) .

[0141] In another aspect, the present invention provides a display apparatus, including the array substrate described herein or fabricated by a method described herein, and one or more integrated circuits connected to the array substrate.

[0142] Examples of appropriate display apparatuses include, but are not limited to, an electronic paper, a mobile phone, a tablet computer, a television, a monitor, a notebook computer, a digital album, a GPS, etc. Optionally, the display apparatus is an organic light emitting diode display apparatus. Optionally, the display apparatus is a liquid crystal display apparatus.

[0143] In another aspect, the present invention provides a method of fabricating an array substrate. In some embodiments, the method includes forming a plurality of pixel driving circuits. Optionally, forming a respective pixel driving circuit of the plurality of pixel driving circuits includes forming a driving transistor and a compensating transistor. Optionally, a first electrode of the compensating transistor is connected to a second electrode of the driving transistor. Optionally, a second electrode of the compensating transistor is connected to a gate electrode of the driving transistor. Optionally, forming an active layer of the compensating transistor includes forming a first portion and forming a second portion. Optionally, the first  portion and the second portion are spaced apart by an intermediate portion. Optionally, an orthographic projection of the intermediate portion on a base substrate is non-overlapping with an orthographic projection of a gate electrode of the compensating transistor on the base substrate. Optionally, the method further includes forming an interference prevention block. Optionally, the interference prevention block is configured to be provided with a first voltage signal that is supplied to a cathode of a light emitting element in the array substrate. Optionally, an orthographic projection of the interference prevent block on the base substrate at least partially overlaps with an orthographic projection of the intermediate portion on the base substrate.

[0144] The foregoing description of the embodiments of the invention has been presented for purposes of illustration and description. It is not intended to be exhaustive or to limit the invention to the precise form or to exemplary embodiments disclosed. Accordingly, the foregoing description should be regarded as illustrative rather than restrictive. Obviously, many modifications and variations will be apparent to practitioners skilled in this art. The embodiments are chosen and described in order to explain the principles of the invention and its best mode practical application, thereby to enable persons skilled in the art to understand the invention for various embodiments and with various modifications as are suited to the particular use or implementation contemplated. It is intended that the scope of the invention be defined by the claims appended hereto and their equivalents in which all terms are meant in their broadest reasonable sense unless otherwise indicated. Therefore, the term “the invention” , “the present invention” or the like does not necessarily limit the claim scope to a specific embodiment, and the reference to exemplary embodiments of the invention does not imply a limitation on the invention, and no such limitation is to be inferred. The invention is limited only by the spirit and scope of the appended claims. Moreover, these claims may refer to use “first” , “second” , etc. following with noun or element. Such terms should be understood as a nomenclature and should not be construed as giving the limitation on the number of the elements modified by such nomenclature unless specific number has been given. Any advantages and benefits described may not apply to all embodiments of the invention. It should be appreciated that variations may be made in the embodiments described by persons skilled in the art without departing from the scope of the present invention as defined by the following claims. Moreover, no element and component in the present disclosure is intended to be dedicated to the public regardless of whether the element or component is explicitly recited in the following claims.

Claims

1.An array substrate, comprising a plurality of pixel driving circuits;wherein a respective pixel driving circuit of the plurality of pixel driving circuits comprises a driving transistor and a compensating transistor;a first electrode of the compensating transistor is connected to a second electrode of the driving transistor;a second electrode of the compensating transistor is connected to a gate electrode of the driving transistor;an active layer of the compensating transistor comprises a first portion and a second portion;the first portion and the second portion are spaced apart by an intermediate portion; andan orthographic projection of the intermediate portion on a base substrate is non-overlapping with an orthographic projection of a gate electrode of the compensating transistor on the base substrate;wherein the array substrate comprises an interference prevention block;the interference prevention block is configured to be provided with a first voltage signal that is supplied to a cathode of a light emitting element in the array substrate; andan orthographic projection of the interference prevent block on the base substrate at least partially overlaps with an orthographic projection of the intermediate portion on the base substrate.2.The array substrate of claim 1, wherein the orthographic projection of the interference prevent block on the base substrate is at least partially non-overlapping with an orthographic projection of the first portion on the base substrate; andthe orthographic projection of the interference prevent block on the base substrate is at least partially non-overlapping with an orthographic projection of the second portion on the base substrate.3.The array substrate of claim 1, further comprises a plurality of first voltage supply lines configured to provide the first voltage signal;wherein the interference prevention block is connected to a respective first voltage supply line of the plurality of first voltage supply lines.4.The array substrate of claim 3, wherein the interference prevention block is in a second conductive layer;the respective first voltage supply line is in a first signal line layer; andthe respective first voltage supply line connects to the interference prevention block through a via extending through at least one insulating layer.5.The array substrate of claim 3, wherein the respective first voltage supply line comprises a first main portion and multiple protrusion portions protruding away from the first main portion;wherein an orthographic projection of a respective protrusion portion of the multiple protrusion portions on the base substrate at least partially overlaps with an orthographic projection of the intermediate portion on the base substrate.6.The array substrate of claim 5, wherein the orthographic projection of the respective protrusion portion on the base substrate is at least partially non-overlapping with an orthographic projection of the first portion on the base substrate; andthe orthographic projection of the respective protrusion portion on the base substrate is at least partially non-overlapping with an orthographic projection of the second portion on the base substrate.7.The array substrate of claim 5, wherein an orthographic projection of the respective protrusion portion on the base substrate at least partially overlaps with an orthographic projection of the interference prevent block on the base substrate; andan orthographic projection of the first main portion on the base substrate is at least partially non-overlapping with the orthographic projection of the interference prevent block on the base substrate.8.The array substrate of any one of claims 1 to 7, wherein the orthographic projection of the interference prevent block on the base substrate at least partially overlaps with an orthographic projection of intermediate portions of third transistors in two adjacent pixel driving circuits in two adjacent columns on the base substrate.9.The array substrate of any one of claims 5 to 7, wherein the orthographic projection of the respective protrusion portion on the base substrate at least partially overlaps with an orthographic projection of intermediate portions of third transistors in two adjacent pixel driving circuits in two adjacent columns on the base substrate.10.The array substrate of any one of claims 1 to 9, comprising a second signal line layer;wherein the second signal line layer comprises a plurality of second voltage supply lines, a plurality of third voltage supply lines, a plurality of data lines, a plurality of third reset signal lines, and a plurality of dummy lines.11.The array substrate of claim 10, wherein the plurality of pixel driving circuits are arranged in K number of columns, K being a positive integer;the K number of columns include a (4k-3) -th column of the K columns, a (4k-2) -th column of the K columns, a (4k-1) -th column of the K columns, and a 4k-th column of the K columns, k being a positive integer, 1 ≤ k ≤ (K / 4) ;a respective third reset signal line of the plurality of third reset signal lines is in the (4k-3) -th column of the K columns;a respective dummy line of the plurality of dummy lines is in the (4k-1) -th column of the K columns; anda respective third voltage supply line of the plurality of third voltage supply lines is in the 4k-th column of the K columns or in the (4k-2) -th column of the K columns.12.The array substrate of claim 11, wherein, in the (4k-3) -th column of the K columns, a third reset signal line of the plurality of third reset signal lines spaces apart a second voltage supply line of the plurality of second voltage supply lines and a data line of the plurality of data lines;in the (4k-2) -th column of the K columns, a third voltage supply line of the plurality of third voltage supply lines spaces apart a second voltage supply line of the plurality of second voltage supply lines and a data line of the plurality of data lines;in the (4k-1) -th column of the K columns, a dummy line of the plurality of dummy lines spaces apart a second voltage supply line of the plurality of second voltage supply lines and a data line of the plurality of data lines; andin the 4k-th column of the K columns, a third voltage supply line of the plurality of third voltage supply lines spaces apart a second voltage supply line of the plurality of second voltage supply lines and a data line of the plurality of data lines.13.The array substrate of any one of claims 1 to 9, comprising a second signal line layer;wherein the second signal line layer comprises a plurality of second voltage supply lines, a plurality of data lines, a plurality of third reset signal lines, and a plurality of fourth reset signal lines.14.The array substrate of claim 13, wherein the plurality of pixel driving circuits are arranged in K number of columns, K being a positive integer;the K number of columns include a (4k-3) -th column of the K columns, a (4k-2) -th column of the K columns, a (4k-1) -th column of the K columns, and a 4k-th column of the K columns, k being a positive integer, 1 ≤ k ≤ (K / 4) ;a respective third reset signal line of the plurality of third reset signal lines is between the 4k-th column of the K columns and the (4k-1) -th column of the K columns, or between the (4k-2) -th column of the K columns and the (4k-3) -th column of the K columns; anda respective fourth reset signal line of the plurality of fourth reset signal lines is between the (4k-1) -th column of the K columns and the (4k-2) -th column of the K columns.15.The array substrate of claim 14, wherein a third reset signal line of the plurality of third reset signal lines spaces apart two adjacent data lines of the plurality of data lines in two adjacent columns of the K columns; anda fourth reset signal line of the plurality of fourth reset signal lines spaces apart two adjacent second voltage supply lines of the plurality of second voltage supply lines in two adjacent columns of the K columns.16.The array substrate of claim 1, comprising a plurality of first voltage supply lines and a plurality of third voltage supply lines;wherein the plurality of first voltage supply lines and the plurality of third voltage supply lines are inter-connected to each other, forming an interconnected first voltage signal network;a respective third voltage supply line of the plurality of third voltage supply lines is electrically connected to at least one of the plurality of first voltage supply lines;a respective first voltage supply line of the plurality of first voltage supply lines is electrically connected to at least one of the plurality of third voltage supply lines;the respective first voltage supply line comprises a first main portion and multiple first branches extending away from the first main portion; andthe respective third voltage supply line is connected to a first branch of the multiple first branches through a via extending through at least one insulating layer.17.The array substrate of claim 1, comprising a plurality of first reset signal lines, a plurality of third reset signal lines, and a first connecting line;wherein the plurality of first reset signal lines and the plurality of third reset signal lines are inter-connected to each other, forming an interconnected first reset signal network;a respective third reset signal line of the plurality of third reset signal lines is electrically connected to at least one of the plurality of first reset signal lines;a respective first reset signal line of the plurality of first reset signal lines is electrically connected to at least one of the plurality of third reset signal lines;the respective pixel driving circuit further comprises a first transistor; andthe respective first reset signal line is connected to a first electrode of the first transistor through the first connecting line.18.The array substrate of claim 17, wherein the respective first reset signal line comprises a second main portion and multiple second branches extending away from the second main portion;the respective third voltage supply line is electrically connected to the first connecting line through a via extending through at least one insulating layer;the first connecting line is electrically connected to a second branch of the multiple second branches through a via extending through at least one insulating layer; andat least one of the plurality of third reset signal lines is electrically connected to the at least one of the plurality of first reset signal lines through the first connecting line.19.The array substrate of claim 1, comprising a plurality of second reset signal lines and a plurality of fourth reset signal lines, and a second connecting line;wherein the plurality of second reset signal lines and the plurality of fourth reset signal lines are inter-connected to each other, forming an interconnected second reset signal network;a respective fourth reset signal line of the plurality of fourth reset signal lines is electrically connected to at least one of the plurality of second reset signal lines;a respective second reset signal line of the plurality of second reset signal lines is electrically connected to at least one of the plurality of fourth reset signal lines; andthe respective fourth reset signal line is electrically connected to the at least one of the plurality of second reset signal lines through the second connecting line.20.A display apparatus, comprising the array substrate of any one of claims 1 to 19, and one or more integrated circuits connected to the array substrate.

Images