Multi charging recycling GOA clock

Abstract

A control circuit, comprising: an output port; and a set of switches, wherein the set of switches comprises: a first switch coupled between a higher voltage and the output port; a second switch coupled between a lower voltage and the output port; a third switch coupled between a ground and the output port; a fourth switch coupled between a first capacitor and the output port; and a fifth switch coupled between a second capacitor and the output port, and wherein the set of switches is operated according to a controller to generate a clock signal on the output port.

Description

MULTI CHARGING RECYCLING GOA CLOCKTECHNICAL FIELD

[0001] The present disclosure relates to the field of display technologies, and in particular, to an control circuit, a method for controlling a circuit, a display module, an electronic device, and an integrated circuit.BACKGROUND

[0002] For displays such as organic light emitting diode (OLED) displays or thin film transistor (TFT) liquid crystal displays (LCDs) , Gate on Array (GOA) and display driver integrated circuits (DDICs) have been broadly adopted. GOA is technology in which functions for sequentially driving Gate lines are formed in a border area (i.e., frame region) of a display. From here, a circuit according to GOA technology is called a GOA circuit, or even simply a GOA. GOA circuits are used in various kinds of displays, in particular, displays of mobile devices due to their excellent space-saving property. DDIC is technology relating to the installation of driving circuits for a display panel in an integrated circuit.

[0003] Simultaneously, demands for reducing power consumption in displays have been increasing, especially among mobile device users. In a low frame rate mode, it is almost only GOA circuits that remain consuming energy for the display. Therefore, power saving in GOA circuits is desired.

[0004] In the conventional technology, the power saving efficiency at a GOA circuit is insufficient as only 50%of the power can ideally be saved. In addition, there are two types of GOAs: a short pulse GOA or a long pulse GOA. The conventional technology can save power on a Gate line for only the short pulse GOA but cannot save power on a Gate line for the long pulse GOA power. However, the short pulse GOA operates at a very low frequency in “always on display” (AOD) mode while the long pulse GOA operates at a very high frequency. Therefore, the conventional technology cannot effectively reduce the total power on a Gate line in AOD mode.SUMMARY

[0005] This disclosure provides solutions to saving power on a display panel more effectively. The following describes this application from a plurality of aspects. For implementations and beneficial effects of the following plurality of aspects, reference may be made to each other.

[0006] A first aspect of this application provides a control circuit, comprising: an output port; and a set of switches. The set of switches comprises: a first switch coupled between a higher voltage and the output port; a second switch coupled between a lower voltage and the output port; a third switch coupled between a ground and the output port; a fourth switch coupled between a first capacitor and the output port; and a fifth switch coupled between a second capacitor and the output port. The set of switches is operated according to a controller to generate a clock signal on the output port.

[0007] The controller may be configured to provide the set of switches with one or more recycling timings that are adjustable to optimize a power saving ratio of a display panel for a given panel condition.

[0008] The one or more recycling timings may comprise timings to define a period of recycling for the first capacitor, a period of using recycling for the first capacitor, a period of recycling for the second capacitor, a period of using recycling for the second capacitor, a period of connecting to the ground, a period of charging with the higher voltage, and a period of charging with the lower voltage.

[0009] One switch of the set of the switches of the control circuit may be configured to be turned on during each period. When a voltage of the output port changes from the lower voltage to the higher voltage, the controller may be configured to turn on the fourth switch so that the output port outputs a lower intermediate voltage between the lower voltage and the ground voltage; turn on the third switch so that the output port outputs the ground voltage; turn on the fifth switch so that the output port outputs a higher intermediate voltage between the higher voltage and the ground voltage; and turn on the first switch so that the output port outputs the higher voltage.

[0010] When a voltage of the output port changes from the higher voltage to the lower voltage, the controller may be configured to: turn on the fifth switch so that the output port outputs a higher intermediate voltage between the higher voltage and the ground voltage; turn on the third switch so that the output port outputs the ground voltage; turn on the fourth switch so that the output port outputs a lower intermediate voltage between the lower voltage and the ground voltage; and turn on the second switch so that the output port outputs the lower voltage.

[0011] The set of switches may further include: a sixth switch coupled between a third capacitor and the output port; a seventh switch coupled between a fourth capacitor and the output port; an eighth switch coupled between a fifth capacitor and the output port; and a ninth switch coupled between a sixth capacitor and the output port.

[0012] When a voltage of the output port sequentially increases from the lower voltage to the higher voltage, the controller may be configured to turn on the eighth switch so that the output port outputs a third lower intermediate voltage; turn on the sixth switch so that the output port outputs a second lower intermediate voltage; turn on the fourth switch so that the output port outputs a first lower intermediate voltage; turn on the third switch so that the output port outputs the ground voltage; turn on the fifth switch so that the output port outputs a first higher intermediate voltage; turn on the seventh switch so that the output port outputs a second higher intermediate voltage; turn on the ninth switch so that the output port outputs a third higher intermediate voltage; and turn on the first switch so that the output port outputs the higher voltage.

[0013] When a voltage of the output port sequentially decreases from the higher voltage to the lower voltage, the controller may be configured to: turn on the ninth switch so that the output port outputs a third higher intermediate voltage; turn on the seventh switch so that the output port outputs a second higher intermediate voltage; turn on the fifth switch so that the output port outputs a first higher intermediate voltage; turn on the third switch so that the output port outputs the ground voltage; turn on the fourth switch so that the output port outputs a first lower intermediate voltage; turn on the sixth switch so that the output port outputs a second lower intermediate voltage; turn on the eighth switch so that the output port outputs a third lower intermediate voltage; turn on the second switch so that the output port outputs the lower voltage.

[0014] A second aspect of this application provides power recycling circuit comprising one or more control circuits and a controller.

[0015] The first capacitor may be common among the one or more control circuits, and the fourth switch of each control circuit may be coupled to the first capacitor via a first bus line.

[0016] The first bus line may be configured to connect to a first boosting function via a first boosting switch so that a voltage from the fourth switch of each control circuit is kept at a first target value by periodically controlling the first boosting switch.

[0017] The second capacitor may be common among the one or more control circuits, and the fifth switch of each control circuit may be coupled to the second capacitor via a second bus line.

[0018] The second bus line may be configured to connect to a second boosting function via a second boosting switch so that a voltage from the fifth switch of each control circuit is kept at a second target value by periodically controlling the second boosting switch.

[0019] The set of switches may be configured to independently control an output to the output port of each control circuit for a given condition for a clock signal.

[0020] The one or more control circuits may be disposed in a display driving integrated circuit.

[0021] The one or more control circuits may be disposed in a display panel.

[0022] A third aspect of this application provides a method for controlling a circuit. The circuit comprises: an output port; and a set of switches. The set of switches comprises: a first switch coupled between a higher voltage and the output port; a second switch coupled between a lower voltage and the output port; a third switch coupled between a ground and the output port; a fourth switch coupled between a first capacitor and the output port; and a fifth switch coupled between a second capacitor and the output port. The method comprises: operating the set of switches to generate a clock signal on the output port so that one switch of the set of the switches is turned on during each period. When a voltage of the output port changes from the lower voltage to the higher voltage, the operation of the set of switches comprises: turning on the fourth switch during a period of recycling for the first capacitor so that the output port outputs a lower intermediate voltage between the lower voltage and the ground voltage; turning on the third switch during a period of connecting to the ground so that the output port outputs the ground voltage; turning on the fifth switch during a period of using recycling for the second capacitor so that the output port outputs a higher intermediate voltage between the higher voltage and the ground voltage; and turning on the first switch during a period of charging with the higher voltage so that the output port outputs the higher voltage. When a voltage of the output port changes from the higher voltage to the lower voltage, the operation comprises turning on the fifth switch during a period of recycling for the second capacitor so that the output port outputs a higher intermediate voltage between the higher voltage and the ground voltage; turning on the third switch during a period of connecting to the ground so that the output port outputs the ground voltage; turning on the fourth switch during a period  of using recycling for the first capacitor so that the output port outputs a lower intermediate voltage between the lower voltage and the ground voltage; and turning on the second switch during a period of charging with the lower voltage so that the output port outputs the lower voltage.

[0023] The method may further comprise: adjusting the period of recycling for the first capacitor, the period of using recycling for the first capacitor, the period of recycling for the second capacitor, the period of using recycling for the second capacitor, the period of connecting to the ground, the period of charging with the higher voltage, and the period of charging with the lower voltage to optimize a power saving ratio of a display panel for a given panel condition.

[0024] A fourth aspect of this application provides a display module comprises a display panel and the circuit according to the third aspect. The display panel is coupled to the circuit, wherein the power recycling circuit supplies the one or more clock signals to a Gate on Array (GOA) circuit of the display panel via the output port, and wherein the GOA circuit supplies a Gate power to a Gate line of the display panel.

[0025] A fifth aspect of this application provides an electronic device comprising a housing and the display module according to the fourth aspect.

[0026] A sixth aspect of this application provides an integrated circuit. The integrated circuit comprises a controller; one or more control circuits; a first constant voltage supply; and a second constant voltage supply. Each control circuit comprises an output port and a set of switches, wherein the set of switches comprises a first switch coupled between a higher voltage and the output port; a second switch coupled between a lower voltage and the output port; a third switch coupled between a ground and the output port; a fourth switch coupled between a first line and the output port, wherein the first line is connected to a first capacitor; and a fifth switch coupled between a second line and the output port, wherein the second line is connected to a second capacitor. The set of switches is operated according to the controller to generate a clock signal on the output port. The first constant voltage supply is configured to output a first target voltage according to a first counter circuit. The second constant voltage supply is configured to output a second target voltage according to a second counter circuit. The first line of each control circuit is connected to the output of the first constant voltage supply via a first reset switch. The second line of each control circuit is connected to the output of the second constant voltage supply via a second reset switch.

[0027] In order to more clearly illustrate the technical solutions of the embodiments of the present application, the accompanying drawings necessary to illustrate the embodiments will be briefly described below. It is clear that the accompanying drawings in the following description show only some embodiments of the present application and that a skilled person in the art can make another drawing based on the accompanying drawings.BRIEF DESCRIPTION OF DRAWINGS

[0028] FIG. 1 is a schematic diagram of a structure of a display apparatus according to an embodiment of this application;

[0029] FIG. 2 shows an embodiment of a display apparatus including two GOAs and one DDIC;

[0030] FIG. 3A shows an embodiment of coupling of a DDIC and a GOA;

[0031] FIG. 3B shows a clock signal and an output for a Gate line for FIG. 3A;

[0032] FIG. 3C shows another embodiment of coupling of a DDIC and a GOA;

[0033] FIG. 3D shows an output for a Gate line for FIG. 3C;

[0034] FIG. 4A shows another embodiment of coupling of a DDIC and a GOA;

[0035] FIG. 4B shows a clock signal and an output for a Gate line for FIG. 4A;

[0036] FIG. 4C shows yet another embodiment of coupling of a DDIC and a GOA;

[0037] FIG. 4D shows an output for a Gate line for FIG. 4C;

[0038] FIG. 5 shows an embodiment of a portion of a clock signal by a four-step MCR circuit;

[0039] FIG. 6A shows a schematic diagram of a series coupling of a DDIC and a panel;

[0040] FIG. 6B shows outputs for a Gate line for long pulse GOAs;

[0041] FIG. 7 is a schematic structure of an MCR circuit;

[0042] FIG. 8 shows an embodiment of the switching timing and electric charge transfer;

[0043] FIG. 9 schematically shows an embodiment of a power recycling circuit comprising one or more MCR circuits;

[0044] FIG. 10 shows an embodiment of an MCR circuit disposed in a DDIC;

[0045] FIG. 11 shows an embodiment of an MCR circuit disposed in a panel;

[0046] FIG. 12A shows a schematic structure of an eight-step MCR circuit;

[0047] FIG. 12B shows an embodiment of the clock signal and the switching timing;

[0048] FIG. 13A shows an embodiment of boosting circuits;

[0049] FIG. 13B shows an embodiment of boosting and reset MCR drive function;

[0050] FIG. 14 is a flow chart of a method for driving an MCR circuit; and

[0051] FIG. 15 shows an embodiment of an MCR function implemented in a DDIC.DESCRIPTION OF EMBODIMENTS

[0052] FIG. 1 is a schematic diagram of a structure of a display apparatus 100 according to an embodiment of this application. The display apparatus 100 may display an image based on image data provided by an external component (for example, a video card) of the display apparatus 100. An example of the display apparatus 100 may include but is not limited to an OLED display. The display apparatus 100 may be used in a portable device, a mobile phone, a PC system, or other devices.

[0053] As shown in FIG. 1, the display apparatus 100 may include a display panel 110, a controller 120, a Gate voltage generation circuit 130, and a Data voltage generation circuit 140. The display apparatus may further include, for example, a circuit to generate a reference voltage for pixel circuits, or a circuit to generate power supply voltage for pixel circuits. One or more components may be implemented by any one or any combination of hardware, software, and firmware. Some or all of the functions of the controller 120 may alternatively be integrated into one or more of the Gate voltage generation circuit 130 and the Data voltage generation circuit 140.

[0054] The display panel 110 may include a plurality of pixel circuits 111 arranged in M columns and N rows, wherein M and N are positive integers. Each of the plurality of pixel circuits 111 is coupled to the Gate voltage generation circuit 130 via a Gate line, and coupled to the Data voltage generation circuit 140 via a Data line.

[0055] The controller 120 may send a control signal (for example, but not limited to a clock signal) to the Gate voltage generation circuit 130, so that the Gate voltage generation circuit 130 generates a plurality of Gate voltages based on the control signal. The controller 120 may further send to-be-displayed image data to the Data voltage generation circuit 140, so that the Data voltage generation circuit 140 generates a plurality of Data voltages based on the image data.

[0056] FIG. 2 shows an embodiment of a display apparatus 100 including two GOAs and one DDIC.

[0057] Some or all of the functions of the Gate voltage generation circuit 130 in FIG. 1 may be integrated in a GOA circuit 13 formed in a border area of the display panel 11 in FIG. 2. FIG. 2 shows two GOA circuits at the both sides of an active area (AA) 11 of the display panel.

[0058] Some or all of the functions of controller 120 in FIG. 1 are integrated in a DDIC 12 in FIG. 2. In particular, the DDIC 12 has a function of sending a clock signal to the GOA 13 via clock lines (which are often abbreviated as CK lines) 15 located in the border area. The DDIC 12 supplies the clock signal to the GOA 13. The assembly comprised of the display panel 11 and circuits 12 and / or 13 is often called a display module. The apparatus 100 may further comprise a housing.

[0059] FIG. 3A shows an embodiment of coupling of a DDIC and a GOA. FIG. 3A includes an AA 11, a DDIC 12, and a GOA 13. The DDIC 12 in FIG. 3A includes a normal drive function that supplies a clock signal (often abbreviated as CK) which takes a value of either a higher Gate voltage or a lower Gate voltage, respectively named VGH ( “Voltage Gate High” ) or VGL ( “Voltage Gate Low” ) . The GOA 13 in FIG. 3A is a short pulse GOA. The GOA 13 receives the driving voltage as the clock signal from the normal drive function in the DDIC 12, and outputs a signal for a Gate line in the AA 11. In FIG. 3A, parasitic capacitances are shown on the clock line between the drive function and the GOA 13, and on the Gate line in the AA.

[0060] FIG. 3B shows a clock signal and an output for a Gate line for FIG. 3A, i.e., with a short pulse GOA 13. When SW2 is on, the output is equal to VGL as the GOA 13 supplies VGL regardless of the clock line When SW1 is on, the output for the Gate line depends on the voltage of the clock line, i.e., the output is equal to VGH or VGL, depending on whether the clock signal is at VGH or VGL, respectively.

[0061] FIG. 3C shows another embodiment of coupling of a DDIC and a GOA. FIG. 3C includes an AA 11, a DDIC 12, and a GOA 13 The DDIC 12 in FIG. 3C includes a normal drive function, which is the same as that in FIG. 3A, that supplies VGH or VGL as a clock signal. The GOA 13 in FIG. 3C is a long pulse GOA. The GOA 13 receives the driving voltage as the clock signal from the normal drive function in the DDIC 12, and outputs a signal for a Gate line in the AA 11.

[0062] FIG. 3D shows an output for a Gate line for FIG. 3C, i.e., with a long pulse GOA 13. When SW2 is on, the output is equal  to VGL as the GOA 13 supplies VGL regardless of the driving voltage on the clock line. When SW1 is on, the output is equal to VGH as the GOA 13 supplies VGH regardless of the clock signal.

[0063] For the settings in FIGs. 3A and 3C, the electric power is mainly consumed by (i) charging / discharging the clock line in the border area (due to the parasitic capacitance on the clock line) , or (ii) charging / discharging the Gate line in the AA (due to the parasitic capacitance on the Gate line) . It may be possible to reduce the power consumption, in particular, on the clock line, by a discharge drive function instead of the normal drive function.

[0064] FIG. 4A shows another embodiment of coupling of a DDIC and a GOA. The DDIC 12 in FIG. 4A includes a discharge drive function that supplies a clock signal which takes a value of VGH, the ground (GND) or VGL. For example, the VGH takes a positive value +Vg, the VGL may have a negative value equal to -Vg, and the voltage of GND is 0. The GOA 13 in FIG. 4A is a short pulse GOA (see FIG. 3A) . The GOA 13 receives the driving voltage as the clock signal from the discharge drive function in the DDIC 12, and outputs a signal for a Gate line in the AA 11.

[0065] Since the discharge drive function in the DDIC 12 in FIG. 4A can use the GND as a power saving path that halves the charging voltage level (i.e., while the normal driving function charges from VGL to VGH, the discharge driving function charges from VGL to GND or from GND to VGH) , it is possible to reduce the power consumption, in particular, on the clock line.

[0066] FIG. 4B shows a clock signal and an output for a Gate line for FIG. 4A with the short pulse GOA 13. When SW2 is on, the output is VGL as the GOA 13 supplies VGL regardless of the clock signal. When SW1 is on, the output depends on the clock signal, i.e. the output is equal to VGH, GND or VGL, depending on whether the clock signal is at VGH, GND or VGL, respectively.

[0067] Referring to the timing charts of the clock signal in FIGs. 3B and 4B, it is understood that the discharge drive function can save ideally 50%power consumed by the parasitic capacitance on the clock line in comparison with the normal drive function.

[0068] Referring to the timing chart of the output for the Gate line in FIG. 4B, the discharge drive function (i.e., the two-step rise and fall) also appears in the shape of the output for the Gate line. Therefore, it is also understood that the discharge drive function can save ideally 50%power consumed by the parasitic capacitance on the Gate line in comparison with the normal drive function, as the discharge drive function also works in the Gate line. Therefore, regarding the short pulse GOA 13, the power consumption can save ideally 50%on both the clock line and the Gate line.

[0069] FIG. 4C shows yet another embodiment of coupling of a DDIC and a GOA. The DDIC 12 in FIG. 4C includes a discharge drive function that supplies VGH, GND or VGL. The GOA 13 in FIG. 4C is a modified long pulse GOA, which is named a discharge drive long pulse GOA. The GOA 13 receives the driving voltage as the clock signal from the discharge drive function in the DDIC 12, and outputs a signal for a Gate line in the AA 11.

[0070] FIG. 4D shows an output for a Gate line for FIG. 4C with the long pulse GOA 13. When SW2 is on, the output is VGL as the GOA 13 supplies VGL regardless of the clock signal. When SW1 is on, the output is VGH as the GOA 13 supplies VGH regardless of the clock signal. When SW3 is on, the output is equal to the clock signal. Therefore, the shape of the signal on the Gate line can include the two-step rise and fall.

[0071] It is understood that the discharge drive function in FIG. 4C can save ideally 50%power consumption on the clock line and on the Gate line in comparison with the normal drive function in FIG. 3C.

[0072] Further reduction of the power consumption both on the clock line and the Gate line is desired. The present disclosure proposes a multi charging recycling (MCR) circuit (which is also called an MCR drive function or a charge recycling function) that generates a clock signal having multi-step rise and fall.

[0073] FIG. 5 shows an embodiment of a portion of a clock signal generated by a four-step MCR circuit. For example, a four-step rise can include: Step 1 from the lower voltage (VGL) to a lower intermediate voltage, which is named VRL ( “Voltage Reference Low” ) , between the lower voltage VGL and the ground voltage GND, Step 2 from the lower intermediate voltage VRL to the ground voltage GND, Step 3 from the ground voltage GND to a higher intermediate voltage, which is named VRH ( “Voltage Reference High” ) , between the higher voltage VGH and the ground voltage GND, and Step 4 from the higher intermediate voltage VRH to the higher voltage VGH, wherein the voltages satisfy the relation VGL < VRL < GND < VRH < VGH. Similarly, a four-step fall can include: Step 5 from the higher voltage VGH to the higher intermediate voltage VRH, Step 6 from the higher intermediate voltage VRH to the ground voltage GND, Step 7 from the ground voltage GND to the lower intermediate voltage VRL, and Step 8 from the lower intermediate voltage VRL to the lower voltage VGL.

[0074] The charging level in each step of the four-step MCR drive function is ideally a quarter of the charging level in the normal  drive, and is ideally a half of the charging level in the discharge drive. For example, with a positive voltage Vg, a setting of VGH=+Vg, VRH=+Vg / 2, GND=0, VRL=-Vg / 2 and VGL=-Vg is possible. In particular, a four-step MCR drive function can reduce up to 75%power consumption on the clock line, compared to a normal drive function. Furthermore, it is also understood that the MCR circuit can save ideally 75%power consumption on the Gate line.

[0075] FIG. 6A shows a schematic diagram of a series coupling of a DDIC and a panel. FIG. 6B shows outputs for a Gate line for long pulse GOAs. The DDIC 12 in FIG. 6A may include a normal drive function, a discharge drive function or an MCR drive function. Symbolic shapes of the clock signals outputted from the normal drive function, the discharge drive function and the MCR drive function are illustrated. As mentioned above, the discharge drive function and the four-step MCR drive functions can respectively save 50%and 75%of the power consumption on the clock line in comparison to the normal drive function. The panel in FIG. 6A may include a long pulse GOA 13 and an AA 14. The long pulse GOA 13 in FIG. 6A may be either a normal long pulse GOA or a discharge drive long pulse GOA.

[0076] Referring also to FIG. 6B, the discharge drive long pulse GOA 13 generates output for the Gate line, which can also step-wisely rise and fall by turning the SW3 in accordance with the clock line, while the normal long pulse GOA 13 can only generate output which does not have step-wise rise and fall.

[0077] Therefore, by coupling a discharge drive long pulse GOA to a discharge drive function or more generally an MCR drive function, the power consumption can also be reduced ideally 50%or 75%, respectively, on the Gate line, even for a long pulse GOA.

[0078] FIG. 7 shows a schematic structure of an MCR circuit, which is also called a control circuit, to realize the MCR drive function. The MCR circuit comprises a set of switches, a first switch S1 coupled between the higher voltage VGH and an output port CLK OUT, a second switch S2 coupled between the lower voltage VGL and CLK OUT, a third switch S3 coupled between the ground GND and CLK OUT, a fourth switch S4a coupled between a first terminal of a first capacitor Cdn and CLK OUT, and a fifth switch S4b coupled between a first terminal of a second capacitor Cdp and CLK OUT. The capacitances of the first capacitor Cdn and the second capacitor Cdp may be the same. However, the capacitances of the first capacitor Cdn and the second capacitor Cdp may generally be set independently. The set of switches is operated in accordance with a controller (MCR controller) to generate a clock signal on the output port CLK OUT. The output port may be a general purpose input / output (GPIO) . Second terminals of the first capacitor Cdn and the second capacitor Cdp, which are opposite to the first terminals connected to the fourth switch S4a and the fifth switch S4b respectively, are connected to the ground GND. Due to the first capacitor Cdn and the second capacitor Cdp, the voltage at the output port CLK OUT may be set at the lower intermediate voltage VRL between the lower voltage VGL and the ground voltage GND, and at the higher intermediate voltage VRH between the higher voltage VGH and the ground voltage GND, respectively. The circuit could be in the chipset or implemented in a display circuit.

[0079] The MCR controller provides the set of switches with one or more recycling timings that are adjustable to optimize a power saving ratio of the display panel for a given panel condition such as rising time (Tr) from black to white and / or falling time (Tf) from white to black.

[0080] FIG. 8 shows an embodiment of the switching timing and electric charge transfer. In this embodiment, one switch is configured to be turned on during each period (i.e., each switch can be exclusively turned on in every instance) . When the voltage of the output port changes from the lower voltage VGL to the higher voltage VGH, the switching includes the following.

[0081] Step 1 ( “recycle power to VRL” ) of turning the fourth switch S4a on and transferring the charge from the clock line to the first capacitor Cdn to change the voltage at the output port from the lower voltage VGL to the lower intermediate voltage VRL;

[0082] Step 2 ( “discharge to GND” ) of turning the third switch S3 on and discharging the clock line to change the voltage at the output port from the lower intermediate voltage VRL to the ground voltage GND;

[0083] Step 3 ( “use recycling VRH” ) of turning the fifth switch S4b on and transferring the charge from the second capacitor Cdp to the clock line to change the voltage at the output port from the ground voltage GND to the higher intermediate voltage VRH; and

[0084] Step 4 ( “charge to VGH” ) of turning the first switch S1 on and charging the clock line to change the voltage at the output port from the higher intermediate voltage VRH to the higher voltage VGH.

[0085] From FIG. 8, it can be said: the fourth switch S4a is turned on during a period of recycling for the first capacitor Cdn in Step 1; the third switch S3 is turned on during a period of connecting to the ground GND in Step 2; the fifth switch S4b is turned on during a period of using recycling for the second capacitor Cdp in Step 3; and the first switch is turned on during a period of  charging with the higher voltage VGH in Step 4.

[0086] When the voltage of the output port changes from the higher voltage VGH to the lower voltage VGL, the switching includes the following.

[0087] Step 5 ( “recycle power to VRH” ) of turning the fifth switch S4b on and transferring the charge from the clock line to the second capacitor Cdp to change the voltage at the output port from the higher voltage VGH to the higher intermediate voltage VRH;

[0088] Step 6 ( “discharge to GND” ) of turning the third switch S3 on and discharging the clock line to change the voltage at the output port from the higher intermediate voltage VRH to the ground voltage GND;

[0089] Step 7 ( “use recycling VRL” ) of turning the fourth switch S4a on and transferring the charge from the first capacitor Cdn to the clock line to change the voltage at the output port from the ground voltage GND to the lower intermediate voltage VRL; and

[0090] Step 8 ( “charge to VGL” ) of turning the second switch S2 on and charging the clock line to change the voltage at the output port from the lower intermediate voltage VRL to the lower voltage VGL.

[0091] From FIG. 8, it can be said: the fifth switch S4b is turned on during a period of recycling for the second capacitor Cdp in Step 5; the third switch S3 is turned on during a period of connecting to the ground GND in Step 6; the fourth switch S4a is turned on during a period of using recycling for the first capacitor Cdn in Step 7; and the second switch S2 is turned on during a period of charging with the lower voltage VGL in Step 8.

[0092] FIG. 9 schematically shows an embodiment of a power recycling circuit comprising one or more MCR circuits. Each Gate line may be coupled to the respective MCR circuit so that each Gate line may be independently controlled for an individual signal requirement. To integrate a plurality of MCR circuits for a plurality of Gate lines, the switch S4a of each MCR circuit may be coupled to a common Cdn via a bus line and the switch S4b of each MCR circuit may be coupled to a common Cdp via another bus line. This setting simplifies the structure and manufacturing of the power recycling circuit, and exhibits an excellent space-saving property.

[0093] In what follows, some example ways for installing an MCR function in a product are provided.

[0094] In an embodiment, FIG. 10 shows an implementation of MCR drive functions disposed in a DDIC. The MCR drive functions, i.e., the MCR circuits and the MCR controller, with switches and power sharing path being disposed in a DDIC. The power saving ratio may be optimized by controlling on / off periods of the switches from the MCR controller. The multi-level clock pulse is sent to a GOA in the panel through a clock line.

[0095] In an embodiment, FIG. 11 shows an implementation of MCR drive functions disposed in a panel. The MCR drive functions, i.e., the MCR circuits and the MCR controller, with switches and power sharing paths are disposed, in particular, in a GOA circuit of the panel. The power saving ratio may be optimized by controlling on / off periods of the switches from the logic circuit on the GOA. The multi-level GOA pulse is sent to the panel through the Gate line.

[0096] In an embodiment, an MCR drive function can generally output a signal having n-step rise and fall, wherein n is a positive integer. FIG. 12A shows a schematic structure of an eight-step MCR circuit (eight-step control circuit) . FIG. 12B shows an embodiment of the clock signal and the switching timing. FIG. 12A shows nine switches and six capacitors to provide six intermediate voltages, wherein a first switch S1 is coupled between the higher voltage VGH and an output port CLK OUT, a second switch S2 is coupled between the lower voltage VGL and CLK OUT, a third switch S3 is coupled between the ground GND and CLK OUT, a fourth switch S4a is coupled between a first terminal of a first capacitor Cdn1 and CLK OUT, a fifth switch S4b is coupled between a first terminal of a second capacitor Cdp1 and CLK OUT, a sixth switch S5a is coupled between a first terminal of a third capacitor Cdn2 and CLK OUT, a seventh switch S5b is coupled between a first terminal of a fourth capacitor Cdp2 and CLK OUT, an eighth switch S6a is coupled between a first terminal of a fifth capacitor Cdn3 and CLK OUT, and a ninth switch S6b is coupled between a first terminal of a sixth capacitor Cdp3 and CLK OUT.

[0097] As shown in the upper part of FIG. 12B, the outputted clock signal at the output port includes eight steps in sequential rising from the lower voltage VGL to the higher voltage VGH, and in sequential falling from the higher voltage VGH to the lower voltage VGL. When the voltage of the output port sequentially increases as VGL, VRL3, VRL2, VRL1, GND, VRH1, VRH2, VRH3, and VGH (i.e., VGL < VRL3 < VRL2 < VRL1 < GND < VRH1 < VRH2 < VRH3 < VGH) , the switching includes the following.

[0098] - Step 1: turning the eighth switch S6a to change the voltage at the output port from the lower voltage VGL to the third lower intermediate voltage VRL3;

[0099] - Step 2: turning the sixth switch S5a on to change the voltage at the output port from the third lower intermediate voltage VRL3 to the second lower intermediate voltage VRL2;

[0100] - Step 3: turning the fourth switch S4a on to change the voltage at the output port from the second lower intermediate voltage VRL2 to the first lower intermediate voltage VRL1;

[0101] - Step 4: turning the third switch S3 on to change the voltage at the output port from the first lower intermediate voltage VRL1 to the ground voltage GND;

[0102] - Step 5: turning the fifth switch S4b on to change the voltage at the output port from the ground voltage GND to the first higher intermediate voltage VRH1;

[0103] - Step 6: turning the seventh switch S5b on to change the voltage at the output port from the first higher intermediate voltage VRH1 to the second higher intermediate voltage VRH2;

[0104] - Step 7: turning the ninth switch S6b on to change the voltage at the output port from the second higher intermediate voltage VRH2 to the third higher intermediate voltage VRH3; and

[0105] - Step 8: turning the first switch S1 on to change the voltage at the output port from the third higher intermediate voltage VRH3 to the higher voltage VGH.

[0106] When the voltage of the output port sequentially decreases as VGH, VRH3, VRH2, VRH1, GND, VRL1, VRL2, VRL3, and VGL (i.e., VGH > VRH3 > VRH2 > VRH1 > GND > VRL1 > VRL2 > VRL3 > VGL) , the switching includes the following.

[0107] - Step 9: turning the ninth switch S6b to change the voltage at the output port from the higher voltage VGH to the third higher intermediate voltage VRH3;

[0108] - Step 10: turning the seventh switch S5b on to change the voltage at the output port from the third higher intermediate voltage VRH3 to the second higher intermediate voltage VRH2;

[0109] - Step 11: turning the fifth switch S4b on to change the voltage at the output port from the second higher intermediate voltage VRH2 to the first higher intermediate voltage VRH1;

[0110] - Step 12: turning the third switch S3 on to change the voltage at the output port from the first higher intermediate voltage VRH1 to the ground voltage GND;

[0111] - Step 13: turning the fourth switch S4a on to change the voltage at the output port from the ground voltage GND to the first lower intermediate voltage VRL1;

[0112] - Step 14: turning the sixth switch S5a on to change the voltage at the output port from the first lower intermediate voltage VRL1 to the second lower intermediate voltage VRL2;

[0113] - Step 15: turning the eighth switch S6a on to change the voltage at the output port from the second lower intermediate voltage VRL2 to the third lower intermediate voltage VRL3; and

[0114] - Step 16: turning the second switch S2 on to change the voltage at the output port from the third lower intermediate voltage VRL3 to the lower voltage VGL.

[0115] In an embodiment, in the MCR circuits shown in FIG. 9, the intermediate voltages, VRH and VRL, are not supplied from the outside but are generated in the charging-recycling cycle by the capacitors Cdp and Cdn. On the other hand, the power saving efficiency is enhanced if VRH and VRL are set as close to the optimized target values as possible. Therefore, it is effective to regularly boost and reset the MCR circuit to keep the voltages on the Cdn and Cdp at the target values. FIG. 13A shows an embodiment of boosting circuits. FIG. 13B shows an embodiment of boosting and reset MCR drive function. In FIG. 13A, boosting circuits Cir1 and Cir2 for providing the target voltages VRH (Target) and VRL (Target) can be connected through switches SBH and SBL to the two bus lines Bus1 and Bus2, respectively, so as to prevent the voltages on Bus1 and Bus2 from deviating from the target values VRH (Target) and VRL (Target) , respectively. FIG. 13B shows that the boosting circuits are switched on and off with an adjustable frequency.

[0116] In an embodiment, FIG. 14 is a flow chart 1000 of a method for driving an MCR circuit. The method comprises Step 1001 of operating the set of switches so as to generate a clock signal on an output port. In the operation of the set of switches, one switch of the set of the switches is turned on during each period. The operation of the set of switches comprises: turning on the fifth switch S4b during a period of recycling for the second capacitor Cdp; turning on the third switch S3 during a period of connecting to the ground GND; turning on the fourth switch S4a during a period of using recycling for the first capacitor Cdn; and turning on the first switch S1 during a period of charging with the higher voltage VGH, when a voltage of the output port changes  from the lower voltage VGL to the higher voltage VGH. The operation of the set of switches comprises: turning on the fourth switch S4a during a period of recycling for the first capacitor Cdn; turning on the third switch S3 during a period of connecting to the ground GND; turning on the fifth switch S4b during a period of using recycling for the second capacitor Cdp; and turning on the second switch S2 during a period of charging with the lower voltage VGL, when a voltage of the output port changes from the higher voltage VGH to the lower voltage VGL. The method may further comprise Step 1002 of adjusting a period of recycling for the first capacitor Cdn, a period of using recycling for the first capacitor Cdn, a period of recycling for the second capacitor Cdp, a period of using recycling for the second capacitor Cdp, a period of connecting to GND, a period of charging with the higher voltage VGH, and a period of charging with the lower voltage VGL so as to optimize a power saving ratio of a display panel for a given panel condition. Step 1001 and Step 1002 may be processed iteratively.

[0117] FIG. 15 shows an embodiment of an MCR function implemented in a DDIC (also simply called “integrated circuit” ) . FIG. 15 shows four GPIO outputs, GPIO1, GPIO2, GPIO3 and GPIO4. It must be noted that the MCR function with four GPIO outputs is just an example, and there is no limit to the number of the GPIO outputs. Each of the GPIOs outputs a clock signal from an MCR circuit (also called “control circuit” ) , MC1, MC2, MC3 or MC4. Each MCR circuit comprises an output port (GPIO) and a set of switches. The set of switches of each MCR circuit comprises a first switch coupled between a higher voltage and the output port, a second switch coupled between a lower voltage and the output port, a third switch coupled between a ground and the output port, a fourth switch coupled between a first line and the output port, wherein the first line is connected to a first capacitor, and a fifth switch coupled between a second line and the output port, wherein the second line is connected to a second capacitor. For example, FIG. 15 shows that the set of switches of MC1 comprises a first switch (S11) coupled between a higher voltage (VGHO1 / 2) and the output port (GPIO1) , a second switch (S12) coupled between a lower voltage (VGLO1 / 2) and the output port (GPIO1) , a third switch (S13) coupled between a ground (GND) and the output port (GPIO1) , a fourth switch (S14) coupled between a first line (L11) and the output port (GPIO1) , wherein the first line (L11) is connected to a first capacitor (Cp1) in a flexible printed circuit (FPC) , and a fifth switch (S15) coupled between a second line (L12) and the output port (GPIO1) , wherein the second line (L12) is connected to a second capacitor (Cn1) in the FPC. It must be noted that the first and / or second capacitor may be located elsewhere than the FPC. For example, the first and / or second capacitor may be located in the DDIC.

[0118] The set of switches of each MCR circuit is operated according to an MCR timing controller (also simply called “controller” ) in the DDIC to generate a clock signal, EM_CK1, EM_CK2, S4_CK1 or S4_CK2, on the output port, GPIO1, GPIO2, GPIO3 or GPIO4. For example, the set of switches of each MCR circuit can be operated according to the timing chart shown in FIG. 8.

[0119] The DDIC in FIG. 15 further comprises a first constant voltage supply (Cir1) and a second constant voltage supply (Cir2) . The first constant voltage supply (Cir1) is configured to output a first target voltage (VRH) according to a first counter circuit (Counter1) . For example, as shown in FIG. 15, a switch SBH may be turned on / off according to Counter1 to output the VRH. The first target voltage (VRH) is a target value of a higher intermediate voltage in the four-step clock in FIG. 8. The second constant voltage supply (Cir2) is configured to output a second target voltage (VRL) according to a second counter circuit (Counter2) . For example, as shown in FIG. 15, a switch SBL may be turned on / off according to Counter2 to output the VRL. The second target voltage (VRL) is a target value of a lower intermediate voltage in the four-step clock in FIG. 8.

[0120] The first line of each control circuit is connected to the output of the first constant voltage supply via a first reset switch. For example, L11 of MC1 is connected to the output of Cir1 via a first reset switch, SH1. The second line of each control circuit is connected to the output of the second constant voltage supply via a second reset switch. For example, L12 of MC1 is connected to the output of Cir2 via a second reset switch, SL1.

[0121] The embodiment of the MCR function implemented in the DDIC can have the following functions. Firstly, the first and second constant voltage supplies (Cir1 and Cir2) can boost the charging of the first and second capacitors (for example, Cp1 and Cn1) , respectively, when the DDIC is powered on, or the DDIC is reset during the operation. Secondly, the first and second reset switches (SH1, SH2, SH3 and SH4, and SL1, SL2, SL3 and SL4) realize a flexible power path design for independent and sharing types. An independent type means a setting wherein the power recycling paths to the first capacitors (Cp1, Cp2, Cp3 and Cp4) and / or the power recycling paths to the second capacitors (Cn1, Cn2, Cn3 and Cn4) are independent of each other among the MCR circuits by switching the first and second reset switches (SH1, SH2, SH3 and SH4, and SL1, SL2, SL3 and SL4) independently of each other. A shared type means a setting wherein a single power recycling path to a single first capacitor or a single second capacitor is  shared among some or all of the MCR circuits. For example, a single power recycling path to a single first capacitor (Cp1) can be shared by MC1 and MC2 when both SH1 and SH2 are turned on if the Cp2 is negligibly small, for example, as small as the parasitic capacitance of L21. Thirdly, each MCR circuit is configured to output two or more higher voltages (for example, VGHO1 and VGHO2) on the GPIO and / or output two or more lower voltages (for example, VGLO1 and VGLO2) on the GPIO. Fourthly, the MCR timing controller can control the timing of the outputs of the GPIOs.

[0122] As described above, some embodiments of the present disclosure have been described, but all of these embodiments are presented as examples and are not intended to limit the scope of the disclosure. These embodiments can be implemented in various other embodiments, and various omissions, replacements, and changes can be made without departing from the gist of the disclosure. These embodiments and variations thereof are included in the scope and gist of the disclosure, and are also included in the scope of the disclosure described in the claims and the equivalent scope thereof.

[0123] The foregoing descriptions are merely specific implementations of this application, but are not intended to limit the protection scope of this application. Any variation or replacement readily figured out by a person skilled in the art within the technical scope disclosed in this application shall fall within the protection scope of this application. Therefore, the protection scope of this application shall be subject to the protection scope of the claims.

Claims

1.A control circuit, comprising:an output port; anda set of switches,wherein the set of switches comprises:a first switch coupled between a higher voltage and the output port;a second switch coupled between a lower voltage and the output port;a third switch coupled between a ground and the output port;a fourth switch coupled between a first capacitor and the output port; anda fifth switch coupled between a second capacitor and the output port, andwherein the set of switches is operated according to a controller to generate a clock signal on the output port.2.The control circuit according to claim 1, wherein the controller is configured to provide the set of switches with one or more recycling timings that are adjustable to optimize a power saving ratio of a display panel for a given panel condition.3.The control circuit according to claim 2, wherein the one or more recycling timings comprise timings to define a period of recycling for the first capacitor, a period of using recycling for the first capacitor, a period of recycling for the second capacitor, a period of using recycling for the second capacitor, a period of connecting to the ground, a period of charging with the higher voltage, and a period of charging with the lower voltage.4.The control circuit according to any one of claims 1 to 3, wherein one switch of the set of the switches is configured to be turned on during each period, and wherein when a voltage of the output port changes from the lower voltage to the higher voltage, the controller is configured to:turn on the fourth switch so that the output port outputs a lower intermediate voltage between the lower voltage and the ground voltage;turn on the third switch so that the output port outputs the ground voltage;turn on the fifth switch so that the output port outputs a higher intermediate voltage between the higher voltage and the ground voltage; andturn on the first switch so that the output port outputs the higher voltage.5.The control circuit according to any one of claims 1 to 4, wherein one switch of the set of the switches is configured to be turned on during each period, and wherein when a voltage of the output port changes from the higher voltage to the lower voltage, the controller is configured to:turn on the fifth switch so that the output port outputs a higher intermediate voltage between the higher voltage and the ground voltage;turn on the third switch so that the output port outputs the ground voltage;turn on the fourth switch so that the output port outputs a lower intermediate voltage between the lower voltage and the ground voltage; andturn on the second switch so that the output port outputs the lower voltage.6.The control circuit according to claim 1, wherein the set of switches further comprises:a sixth switch coupled between a third capacitor and the output port;a seventh switch coupled between a fourth capacitor and the output port;an eighth switch coupled between a fifth capacitor and the output port; anda ninth switch coupled between a sixth capacitor and the output port.7.The control circuit according to claim 6, wherein one switch of the set of the switches is configured to be turned on during each period, and wherein when a voltage of the output port sequentially increases from the lower voltage to the higher voltage, the controller is configured to:turn on the eighth switch so that the output port outputs a third lower intermediate voltage;turn on the sixth switch so that the output port outputs a second lower intermediate voltage;turn on the fourth switch so that the output port outputs a first lower intermediate voltage;turn on the third switch so that the output port outputs the ground voltage;turn on the fifth switch so that the output port outputs a first higher intermediate voltage;turn on the seventh switch so that the output port outputs a second higher intermediate voltage;turn on the ninth switch so that the output port outputs a third higher intermediate voltage;turn on the first switch so that the output port outputs the higher voltage.8.The control circuit according to claim 6 or 7, wherein one switch of the set of the switches is configured to be turned on during each period, and wherein when a voltage of the output port sequentially decreases from the higher voltage to the lower voltage, the controller is configured to:turn on the ninth switch so that the output port outputs a third higher intermediate voltage;turn on the seventh switch so that the output port outputs a second higher intermediate voltage;turn on the fifth switch so that the output port outputs a first higher intermediate voltage;turn on the third switch so that the output port outputs the ground voltage;turn on the fourth switch so that the output port outputs a first lower intermediate voltage;turn on the sixth switch so that the output port outputs a second lower intermediate voltage;turn on the eighth switch so that the output port outputs a third lower intermediate voltage;turn on the second switch so that the output port outputs the lower voltage.9.A circuit comprising one or more control circuits according to any one of claims 1 to 8, and a controller.10.The circuit according to claim 9, wherein the first capacitor is common among the one or more control circuits, and wherein the fourth switch of each circuit is coupled to the first capacitor via a first bus line.11.The circuit according to claim 10, wherein the first bus line is configured to connect to a first boosting function via a first boosting switch so that a voltage from the fourth switch of each control circuit is kept at a first target value by periodically controlling the first boosting switch.12.The circuit according to any one of claims 9 to 11, wherein the second capacitor is common among the one or more control circuits, and wherein the fifth switch of each control circuit is coupled to the second capacitor via a second bus line.13.The circuit according to claim 12, wherein the second bus line is configured to connect to a second boosting function via a second boosting switch so that a voltage from the fifth switch of each control circuit is kept at a second target value by periodically controlling the second boosting switch.14.The circuit according to any one of claims 9 to 13, wherein the set of switches is configured to independently control an output to the output port of each control circuit for a given condition for a clock signal.15.The circuit according to any of claims 9 to 14, wherein the one or more control circuits are disposed in a display driving integrated circuit.16.The circuit according to any one of claims 9 to 14, wherein the one or more control circuits are disposed in a display panel.17.A method for controlling a circuit, wherein the circuit comprises:an output port; anda set of switches,wherein the set of switches comprises:a first switch coupled between a higher voltage and the output port;a second switch coupled between a lower voltage and the output port;a third switch coupled between a ground and the output port;a fourth switch coupled between a first capacitor and the output port; anda fifth switch coupled between a second capacitor and the output port, andwherein the method comprises:operating the set of switches to generate a clock signal on the output port so that one switch of the set of the switches is turned on during each period,wherein when a voltage of the output port changes from the lower voltage to the higher voltage, the operation comprises:turning on the fourth switch during a period of recycling for the first capacitor so that the output port outputs a lower intermediate voltage between the lower voltage and the ground voltage;turning on the third switch during a period of connecting to the ground so that the output port outputs the ground voltage;turning on the fifth switch during a period of using recycling for the second capacitor so that the output port outputs a higher intermediate voltage between the higher voltage and the ground voltage; andturning on the first switch during a period of charging with the higher voltage so that the output port outputs the higher voltage orwhen a voltage of the output port changes from the higher voltage to the lower voltage, the operation comprises:turning on the fifth switch during a period of recycling for the second capacitor so that the output port outputs a higher intermediate voltage between the higher voltage and the ground voltage;turning on the third switch during a period of connecting to the ground so that the output port outputs the ground voltage;turning on the fourth switch during a period of using recycling for the first capacitor so that the output port outputs a lower intermediate voltage between the lower voltage and the ground voltage; andturning on the second switch during a period of charging with the lower voltage so that the output port outputs the lower voltage.18.The method according to claim 17, further comprising:adjusting the period of recycling for the first capacitor, the period of using recycling for the first capacitor, the period of recycling for the second capacitor, the period of using recycling for the second capacitor, the period of connecting to the ground, the period of charging with the higher voltage, and the period of charging with the lower voltage to optimize a power saving ratio of a display panel for a given panel condition.19.A display module comprises a display panel and the circuit according to any one of claims 9 to 16, the display panel coupled to the circuit, wherein the circuit supplies the one or more clock signals to a Gate on Array (GOA) circuit of the display panel via the output port, and wherein the GOA circuit supplies a Gate power to a Gate line of the display panel.20.An electronic device, comprising a housing and the display module of claim 19.21.An integrated circuit comprises:a controller;one or more control circuits, each control circuit comprising:an output port; anda set of switches,wherein the set of switches comprises:a first switch coupled between a higher voltage and the output port;a second switch coupled between a lower voltage and the output port;a third switch coupled between a ground and the output port;a fourth switch coupled between a first line and the output port, the first line connected to a first capacitor; anda fifth switch coupled between a second line and the output port, the second line connected to a second capacitor, and wherein the set of switches is operated according to the controller to generate a clock signal on the output port;a first constant voltage supply configured to output a first target voltage according to a first counter circuit; anda second constant voltage supply configured to output a second target voltage according to a second counter circuit,wherein the first line of each control circuit is connected to the output of the first constant voltage supply via a first reset switch, andwherein the second line of each control circuit is connected to the output of the second constant voltage supply via a second reset switch.

Images