Method of operating pixel driving circuit and display apparatus

Abstract

A method of operating a pixel driving circuit includes outputting driving currents in multiple cycles (CL1, CL2, CL3) in a frame of image to multiple light emitting elements(LE1, LE2, LE3), respectively. A respective light emitting element (LE1, LE2, LE3) of the multiple light emitting elements (LE1, LE2, LE3) is driven by driving currents output in a respective cycle (CL1, CL2, CL3) of the multiple cycles(CL1, CL2, CL3). The respective cycle (CL1, CL2, CL3) includes m number of periods (t1, t2...tm). Driving currents are output m number of times for m number of durations (1DU11, 1DU12...1DU1m...1DUnm), respectively, to the respective light emitting element (LE1, LE2, LE3) in the respective cycle (CL1, CL2, CL3) of the frame of image. In at least one frame of image, at least two durations (1DU11, 1DU12...1DU1m...1DUnm) of the m number of durations (1DU11, 1DU12...1DU1m...1DUnm) in the respective cycle (CL1, CL2, CL3) are different from each other.

Description

METHOD OF OPERATING PIXEL DRIVING CIRCUIT AND DISPLAY APPARATUSTECHNICAL FIELD

[0001] The present invention relates to display technology, more particularly, to a method of operating a pixel driving circuit and a display apparatus.BACKGROUND

[0002] Organic Light Emitting Diode (OLED) display is one of the hotspots in the field of flat panel display research today. Unlike Thin Film Transistor-Liquid Crystal Display (TFT-LCD) , which uses a stable voltage to control brightness, OLED is driven by a driving current required to be kept constant to control illumination. The OLED display panel includes a plurality of pixel units configured with pixel-driving circuits arranged in multiple rows and columns. Each pixel-driving circuit includes a driving transistor having a gate terminal connected to one gate line per row and a drain terminal connected to one data line per column. When the row in which the pixel unit is gated is turned on, the switching transistor connected to the driving transistor is turned on, and the data voltage is applied from the data line to the driving transistor via the switching transistor, so that the driving transistor outputs a current corresponding to the data voltage to an OLED device. The OLED device is driven to emit light of a corresponding brightness.SUMMARY

[0003] In one aspect, the present disclosure provides a method of operating a pixel driving circuit, comprising outputting driving currents in multiple cycles in a frame of image to multiple light emitting elements, respectively; wherein a respective light emitting element of the multiple light emitting elements is driven by driving currents output in a respective cycle of the multiple cycles; wherein the respective cycle includes m number of periods; driving currents are output m number of times for m number of durations, respectively, to the respective light emitting element in the respective cycle of the frame of image; and in at least one frame of image, at least two durations of the m number of durations in the respective cycle are different from each other.

[0004] Optionally, the pixel driving circuit further includes a data write transistor and a switching transistor; wherein the method further comprises controlling the data write transistor using a first gate line; and providing a first voltage supply signal to the switching transistor; wherein a gate electrode of the switching transistor is connected to a second electrode of the data write transistor.

[0005] Optionally, in a respective period of the m number of periods in the respective cycle, the method further comprises providing an effective voltage through the first gate line to turn on the data write transistor, allowing a data signal to pass through the data write transistor; and  providing an effective voltage with a respective duration of the m number of durations through the light emitting control signal line to turn on the light emitting control transistor.

[0006] Optionally, the pixel driving circuit is configured to drive a respective light emitting element to emit light m number of time in the m number of periods in the respective cycle, respectively; and a grayscale value of the respective light emitting element in the frame of image is a combination of grayscale values of the respective light emitting element in the m number of periods.

[0007] Optionally, the pixel driving circuit includes multiple selection transistors; wherein the method further comprises controlling the multiple selection transistors using multiple gate lines, respectively; wherein, in the respective cycle, only one selection transistor of the multiple selection transistors is turned off by an ineffective voltage provided by one of the multiple gate lines.

[0008] Optionally, the multiple selection transistors include a first selection transistor, a second selection transistor, and a third selection transistor; the multiple gate lines include a second gate line, a third gate line, and a fourth gate line; the multiple cycles include a first cycle, a second cycle, and a third cycle; wherein the method further comprises in the first cycle, providing an ineffective voltage though the second gate line to turn off the first selection transistor, providing an effective voltage through the third gate line to turn on the second selection transistor, providing an effective voltage through the fourth gate line to turn on the third selection transistor; in the second cycle, providing an effective voltage though the second gate line to turn on the first selection transistor, providing an ineffective voltage through the third gate line to turn off the second selection transistor, providing an effective voltage through the fourth gate line to turn on the third selection transistor; and in the third cycle, providing an effective voltage though the second gate line to turn on the first selection transistor, providing an effective voltage through the third gate line to turn on the second selection transistor, providing an ineffective voltage through the fourth gate line to turn on the third selection transistor.

[0009] Optionally, the pixel driving circuit further includes a light emitting control transistor; wherein the method further comprises controlling the light emitting control transistor using a light emitting control signal line; wherein, in the respective cycle of the frame of image, the light emitting control transistor is turned on by effective voltages provided by the light emitting control signal line the m number of times for the m number of durations, respectively.

[0010] Optionally, the pixel driving circuit further includes a first data write transistor, a second data write transistor, and a switching transistor; wherein the method further comprises controlling the first data write transistor using a first gate line; controlling the second data write transistor using a fifth gate line; and providing a first voltage supply signal to the switching transistor; wherein a gate electrode of the switching transistor is connected to second electrodes of the first data write transistor and the second data write transistor.

[0011] Optionally, in a k-th period of the m number of periods in the respective cycle, the method further comprises providing an effective voltage through a first gate line in a first row to turn on a first data write transistor in a pixel driving circuit in the first row, allowing a data signal to pass through the first data write transistor in the first row; and providing an effective voltage through a fifth gate line in a (n / 2) -th row to turn on a second data write transistor in a pixel driving circuit in the (n / 2) -th row, allowing a data signal to pass through the second data write transistor in the (n / 2) -th row; wherein k is an integer equal to or greater than 1, and less than m; and n is a total number of rows of pixel driving circuits.

[0012] Optionally, in a (k+1) -th period of the m number of periods in the respective cycle, the method further comprises providing an effective voltage through a fifth gate line in a first row to turn on a second data write transistor in a pixel driving circuit in the first row, allowing a data signal to pass through the second data write transistor in the first row; and providing an effective voltage through a first gate line in a (n / 2) -th row to turn on a first data write transistor in a pixel driving circuit in the (n / 2) -th row, allowing a data signal to pass through the first data write transistor in the (n / 2) -th row; wherein k is an integer equal to or greater than 1, and less than m; and n is a total number of rows of pixel driving circuits.

[0013] Optionally, in a respective period of the m number of periods in the respective cycle, the method further comprises providing an effective voltage with a first duration through a light emitting control signal line in a first row to turn on a light emitting control transistor in the first row; and providing an effective voltage with a second duration through a light emitting control signal line in a (n / 2) -th row to turn on a light emitting control transistor in the (n / 2) -th row; wherein n is a total number of rows of pixel driving circuits.

[0014] Optionally, the pixel driving circuit is configured to drive the light emitting control transistor in the first row to emit light m number of time in the m number of periods in the respective cycle, respectively, and drive the light emitting control transistor in the (n / 2) -th row to emit light the m number of time in the m number of periods in the respective cycle, respectively; a grayscale value of the light emitting element in the first row in the frame of image is a combination of grayscale values of the light emitting element in the first row in the m number of periods; and a grayscale value of the light emitting element in the (n / 2) -th row in the frame of image is a combination of grayscale values of light emitting element in the (n / 2) -th row in the m number of periods.

[0015] Optionally, the pixel driving circuit includes multiple selection transistors; wherein the method further comprises controlling the multiple selection transistors using multiple gate lines, respectively; wherein, in a respective period of the m number of periods in the respective cycle, the method further comprises turning off only one selection transistor of the multiple selection transistors in a pixel driving circuit in a first row by an ineffective voltage provided by one of the multiple gate lines in the first row; and turning off only one selection transistor of the multiple selection transistors in a pixel driving circuit in a (n / 2) -th row by an ineffective  voltage provided by one of the multiple gate lines in the (n / 2) -th row; wherein n is a total number of rows of pixel driving circuits.

[0016] Optionally, the multiple selection transistors include a first selection transistor, a second selection transistor, and a third selection transistor; the multiple gate lines include a second gate line, a third gate line, and a fourth gate line; the multiple cycles include a first cycle, a second cycle, and a third cycle; wherein, in a respective period of the m number of periods in the first cycle, the method further comprises turning off the first selection transistor in a pixel driving circuit in a first row by an ineffective voltage provided by the second gate line in the first row; turning on the second selection transistor in the pixel driving circuit in the first row by an effective voltage provided by the third gate line in the first row; and turning on the third selection transistor in the pixel driving circuit in the first row by an effective voltage provided by the fourth gate line in the first row; wherein, in a respective period of the m number of periods in the second cycle, the method further comprises turning on the first selection transistor in a pixel driving circuit in a first row by an effective voltage provided by the second gate line in the first row; turning off the second selection transistor in the pixel driving circuit in the first row by an ineffective voltage provided by the third gate line in the first row; and turning on the third selection transistor in the pixel driving circuit in the first row by an effective voltage provided by the fourth gate line in the first row; wherein, in a respective period of the m number of periods in the third cycle, the method further comprises turning on the first selection transistor in a pixel driving circuit in a first row by an effective voltage provided by the second gate line in the first row; turning on the second selection transistor in the pixel driving circuit in the first row by an effective voltage provided by the third gate line in the first row; and turning off the third selection transistor in the pixel driving circuit in the first row by an ineffective voltage provided by the fourth gate line in the first row.

[0017] Optionally, the pixel driving circuit further includes a light emitting control transistor; wherein the method further comprises controlling the light emitting control transistor using a light emitting control signal line; wherein, in the respective cycle of the frame of image, the method further comprises turning on a light emitting control transistor in a pixel driving circuit in a first row, by effective voltages provided by a light emitting control signal line in the first row, a m number of times for the m number of durations, respectively; and turning on a light emitting control transistor in a pixel driving circuit in a (n / 2) -th row, by effective voltages provided by a light emitting control signal line in the (n / 2) -th row, the m number of times for the m number of durations, respectively; wherein n is a total number of rows of pixel driving circuits.

[0018] Optionally, the multiple cycles are non-overlapping with each other, and the m number of periods are non-overlapping with each other.

[0019] Optionally, a number of the multiple cycles is a number of light emitting elements driven by the pixel driving circuit.

[0020] Optionally, m = 8.

[0021] Optionally, all transistors of the pixel driving circuit are operated in a linear region.

[0022] In another aspect, the present disclosure provides a display apparatus, comprising a display panel having a pixel driving circuit driven by the method described herein.

[0023] BRIEF DESCRIPTION OF THE FIGURES

[0024] The following drawings are merely examples for illustrative purposes according to various disclosed embodiments and are not intended to limit the scope of the present invention.

[0025] FIG. 1 is a circuit diagram illustrating the structure of a pixel driving circuit in some embodiments according to the present disclosure.

[0026] FIG. 2 is a timing diagram illustrating the operation of a pixel driving circuit in some embodiments according to the present disclosure.

[0027] FIG. 3 illustrates a conductive path in a first period, a fourth period, and a seventh period in an operation of the pixel driving circuit in a frame of image in some embodiments according to the present disclosure.

[0028] FIG. 4 illustrates a conductive path in a second period in an operation of the pixel driving circuit in a frame of image in some embodiments according to the present disclosure.

[0029] FIG. 5 illustrates a conductive path in a third period in an operation of the pixel driving circuit in a frame of image in some embodiments according to the present disclosure.

[0030] FIG. 6 illustrates a conductive path in a fifth period in an operation of the pixel driving circuit in a frame of image in some embodiments according to the present disclosure.

[0031] FIG. 7 illustrates a conductive path in a sixth period in an operation of the pixel driving circuit in a frame of image in some embodiments according to the present disclosure.

[0032] FIG. 8 illustrates a conductive path in an eighth period in an operation of the pixel driving circuit in a frame of image in some embodiments according to the present disclosure.

[0033] FIG. 9 illustrates a conductive path in a ninth period in an operation of the pixel driving circuit in a frame of image in some embodiments according to the present disclosure.

[0034] FIG. 10 illustrates gate signals provided by first gate lines, second gate lines, third gate lines, and fourth gate lines in a plurality of rows of pixel driving circuits in some embodiments according to the present disclosure.

[0035] FIG. 11 illustrates various signals in an operation of a pixel driving circuit in some embodiments according to the present disclosure.

[0036] FIG. 12 is a circuit diagram illustrating the structure of a pixel driving circuit in some embodiments according to the present disclosure.

[0037] FIG. 13 is a timing diagram illustrating the operation of a pixel driving circuit in a first cycle in a frame of image in some embodiments according to the present disclosure.

[0038] FIG. 14 is a timing diagram illustrating the operation of a pixel driving circuit in a second cycle in a frame of image in some embodiments according to the present disclosure.

[0039] FIG. 15 is a timing diagram illustrating the operation of a pixel driving circuit in a third cycle in a frame of image in some embodiments according to the present disclosure.

[0040] FIG. 16 illustrates a conductive path in an operation of the pixel driving circuit in a first cycle in a frame of image in some embodiments according to the present disclosure.

[0041] FIG. 17 illustrates a conductive path in a sixth period in an operation of the pixel driving circuit in a second cycle in a frame of image in some embodiments according to the present disclosure.

[0042] FIG. 18 illustrates a conductive path in a sixth period in an operation of the pixel driving circuit in a third cycle in a frame of image in some embodiments according to the present disclosure.

[0043] FIG. 19 is a circuit diagram illustrating the structure of a pixel driving circuit in some embodiments according to the present disclosure.

[0044] FIG. 20 is a circuit diagram illustrating the structure of a pixel driving circuit in some embodiments according to the present disclosure.

[0045] FIG. 21A is a timing diagram illustrating various signals in the operation of a pixel driving circuit in a first cycle in a frame of image in some embodiments according to the present disclosure.

[0046] FIG. 21B is a timing diagram illustrating various signals in the operation of a pixel driving circuit in a first cycle in a frame of image in some embodiments according to the present disclosure.

[0047] FIG. 22A is a timing diagram illustrating various signals in the operation of a pixel driving circuit in a second cycle in a frame of image in some embodiments according to the present disclosure.

[0048] FIG. 22B is a timing diagram illustrating various signals in the operation of a pixel driving circuit in a second cycle in a frame of image in some embodiments according to the present disclosure.

[0049] FIG. 23A is a timing diagram illustrating various signals in the operation of a pixel driving circuit in a third cycle in a frame of image in some embodiments according to the present disclosure.

[0050] FIG. 23B is a timing diagram illustrating various signals in the operation of a pixel driving circuit in a third cycle in a frame of image in some embodiments according to the present disclosure.DETAILED DESCRIPTION

[0051] The disclosure will now be described more specifically with reference to the following embodiments. It is to be noted that the following descriptions of some embodiments are presented herein for purpose of illustration and description only. It is not intended to be exhaustive or to be limited to the precise form disclosed.

[0052] The present disclosure provides, inter alia, a method of operating a pixel driving circuit and a display apparatus that substantially obviate one or more of the problems due to limitations and disadvantages of the related art. In one aspect, the present disclosure provides a method of operating a pixel driving circuit. In some embodiments, the method includes outputting driving currents in multiple cycles in a frame of image to multiple light emitting elements, respectively. Optionally, a respective light emitting element of the multiple light emitting elements is driven by driving currents output in a respective cycle of the multiple cycles. Optionally, the respective cycle includes m number of periods. Optionally, driving currents are output m number of times for m number of durations, respectively, to the respective light emitting element in the respective cycle of the frame of image. Optionally, in at least one frame of image, at least two durations of the m number of durations in the respective cycle are different from each other.

[0053] FIG. 1 is a circuit diagram illustrating the structure of a pixel driving circuit in some embodiments according to the present disclosure. Referring to FIG. 1, the pixel driving circuit in some embodiments includes a first transistor T1 (e.g., a data write transistor) , a second transistor T2 (e.g., a sensing transistor) , a third transistor T3 (e.g., a driving transistor) , a fourth transistor T4 (e.g., a first selection transistor) , a fifth transistor T5 (e.g., a second selection transistor) , a sixth transistor T6 (e.g., a third selection transistor) , and a storage capacitor Cst.

[0054] In some embodiments, a first electrode of the first transistor T1 is coupled to a data line DL and configured to receive a data signal from the data line DL, a second electrode of the first transistor T1 is coupled to a first node N1, and a gate electrode of the first transistor T1 is coupled to a first gate line G1 and configured to receive the first gate signal.

[0055] In some embodiments, a first electrode of the second transistor T2 is coupled to a sensing line SL, a second electrode of the second transistor T2 is coupled to a second node N2, and a gate electrode of the second transistor T2 is coupled to the first gate line G1 and configured to receive the first gate signal. In alternative embodiments, a first electrode of the second transistor T2 is coupled to a sensing line SL, a second electrode of the second transistor T2 is coupled to a second node N2, and a gate electrode of the second transistor T2 is coupled to a separate gate line and configured to receive the first gate signal from the separate gate line.

[0056] In some embodiments, a first electrode of the third transistor T3 is coupled to a first voltage supply line VDD and configured to receive a first voltage supply signal, a second electrode of the third transistor T3 is coupled to the second node N2, and a gate electrode of the third transistor T3 is coupled to the first node N1.

[0057] In some embodiments, a first electrode of the fourth transistor T4 is coupled to the second node N2, a second electrode of the fourth transistor T4 is coupled to a third node N3, and a gate electrode of the fourth transistor T4 is coupled to a second gate line G2 and configured to receive a second gate signal.

[0058] In some embodiments, a first electrode of the fifth transistor T5 is coupled to the third node N3, a second electrode of the fifth transistor T5 is coupled to a fourth node N4, and a gate electrode of the fifth transistor T5 is coupled to a third gate line G3 and configured to receive a third gate signal.

[0059] In some embodiments, a first electrode of the sixth transistor T6 is coupled to the fourth node N4, a second electrode of the sixth transistor T6 is coupled to a second voltage supply line Vss and configured to receive a second voltage supply signal. In some embodiments, the first voltage supply signal has a voltage level higher than a voltage level of the second voltage supply signal.

[0060] In some embodiments, a first capacitor electrode of the storage capacitor Cst is coupled to the first node N1, and a second capacitor electrode of the storage capacitor Cst is coupled to the second node N2.

[0061] In some embodiments, the pixel driving circuit is configured to drive light emission in a plurality of light emitting elements. Optionally, the pixel driving circuit is configured to drive light emission in a first light emitting element LE1, a second light emitting element LE2, and a third light emitting element LE3.

[0062] In some embodiments, an anode of the first light emitting element LE1 is coupled to the second node N2, and a cathode of the first light emitting element LE1 is coupled to the third node N3.

[0063] In some embodiments, an anode of the second light emitting element LE2 is coupled to the third node N3, and a cathode of the second light emitting element LE2 is coupled to the fourth node N4.

[0064] In some embodiments, an anode of the third light emitting element LE3 is coupled to the fourth node N4, and a cathode of the third light emitting element LE3 is coupled to the second voltage supply line Vss.

[0065] In some embodiments, the first node N1 is coupled to the second electrode of the first transistor T1, the gate electrode of the third transistor T3, and a first capacitor electrode of the storage capacitor Cst.

[0066] In some embodiments, the second node N2 is coupled to the second electrode of the second transistor T2, the second electrode of the third transistor T3, the first electrode of the fourth transistor T4, the second capacitor electrode of the storage capacitor Cst, and the anode of the first light emitting element LE1.

[0067] In some embodiments, the third node N3 is coupled to the second electrode of the fourth transistor T4, the first electrode of the fifth transistor T5, the cathode of the first light emitting element LE1, and the anode of the second light emitting element LE2.

[0068] In some embodiments, the fourth node N4 is coupled to the second electrode of the fifth transistor T5, the first electrode of the sixth transistor T6, the cathode of the second light emitting element LE2, and the anode of the third light emitting element LE3.

[0069] The present disclosure may be implemented in pixel driving circuits having transistors of various types, including a pixel driving circuit having p-type transistors, a pixel driving circuit having n-type transistors, or a pixel driving circuit having one or more p-type transistors and one or more n-type transistors. For a p-type transistor, an effective control signal (e.g., a turn-on control signal) is a low voltage signal, and an ineffective control signal (e.g., a turn-off control signal) is a high voltage signal. For an n-type transistor, an effective control signal (e.g., a turn-on control signal) is a high voltage signal, and an ineffective control signal (e.g., a turn-off control signal) is a low voltage signal. In one example, the transistors may be a p-type transistor such as a polysilicon transistor. In another example (e.g., the one depicted in FIG. 1) , the transistors may be an n-type transistor such as a metal oxide transistor.

[0070] FIG. 2 is a timing diagram illustrating the operation of a pixel driving circuit in some embodiments according to the present disclosure. FIG. 3 illustrates a conductive path in a first period, a fourth period, and a seventh period in an operation of the pixel driving circuit in a frame of image in some embodiments according to the present disclosure. FIG. 4 illustrates a conductive path in a second period in an operation of the pixel driving circuit in a frame of image in some embodiments according to the present disclosure. FIG. 5 illustrates a conductive path in a third period in an operation of the pixel driving circuit in a frame of image in some embodiments according to the present disclosure. FIG. 6 illustrates a conductive path in a fifth period in an operation of the pixel driving circuit in a frame of image in some embodiments according to the present disclosure. FIG. 7 illustrates a conductive path in a sixth period in an operation of the pixel driving circuit in a frame of image in some embodiments according to the present disclosure. FIG. 8 illustrates a conductive path in an eighth period in an operation of the pixel driving circuit in a frame of image in some embodiments according to the present disclosure. FIG. 9 illustrates a conductive path in a ninth period in an operation of the pixel driving circuit in a frame of image in some embodiments according to the present disclosure.

[0071] Referring to FIG. 2 to FIG. 9, the operation of the pixel driving circuit in a frame of image includes a first period t1, a second period t2, a third period t3, a fourth period t4, a fifth period t5, a sixth period t6, a seventh period t7, an eighth period t8, and a ninth period t9.

[0072] In the first period t1, an effective voltage is provided through the first gate line G1, an effective voltage is provided through the second gate line G2, an effective voltage is provided through the third gate line G3, and an effective voltage is provided through the fourth gate line G4. The first transistor T1, the second transistor T2, the third transistor T3, the fourth transistor T4, the fifth transistor T5, and the sixth transistor T6 are turned on. A conductive path is shown in the arrowed line depicted in FIG. 3.

[0073] In the first period t1, the sensing line SL is configured to transmit an initialization signal (denoted as “Vini” in FIG. 2) . The second node N2, the third node N3, and the fourth node N4 are reset. For example, the second node N2 is reset by the initialization signal.

[0074] In the first period t1, the data line DL is configured to provide a first data signal (denoted as VDR in FIG. 2) configured to drive light emission in the first light emitting element LE1. The first node N1 is charged by the first data signal VDR.

[0075] In the first period t1, the first light emitting element LE1, the second light emitting element LE2, and the third light emitting element LE3 are turned off (indicated by cross signs in FIG. 3) .

[0076] In the second period t2, an effective voltage is provided through the first gate line G1, an effective voltage is provided through the third gate line G3, an effective voltage is provided through the fourth gate line G4, and an ineffective voltage is provided through the second gate line G2. The first transistor T1, the second transistor T2, the third transistor T3, the fifth transistor T5, and the sixth transistor T6 are turned on. The fourth transistor T4 is turned off.

[0077] In the second period t2, the sensing line SL is configured to transmit an initialization signal, and the data line DL is configured to provide a first data signal configured to drive light emission in the first light emitting element LE1.

[0078] In the second period t2, the first light emitting element LE1, the second light emitting element LE2, and the third light emitting element LE3 are turned off.

[0079] In the third period t3, an ineffective voltage is provided through the first gate line G1, an ineffective voltage is provided through the second gate line G2, an effective voltage is provided through the third gate line G3, and an effective voltage is provided through the fourth gate line G4. The first transistor T1, the second transistor T2, and the fourth transistor T4 are turned off. The third transistor T3, the fifth transistor T5, and the sixth transistor T6 are turned on. The third transistor T3 operates in the saturated region. The fifth transistor T5 and the sixth transistor T6 operate in the linear region. A conductive path is shown in the arrowed line depicted in FIG. 5. A driving current flows through the third transistor T3, the first light  emitting element LE1, the fifth transistor T5, and the sixth transistor T6. The terms “linear region” and “saturated region” refer to specific modes of operation that impact how the transistor behaves in a circuit. A transistor is said to be in the linear region when the transistor can effectively control the output current based on its input. When the transistor operates in the linear region, the output characteristics are linear, which means the output current is directly proportional to the input voltage. A transistor is said to be in the saturated region when increasing the input has little to no effect on increasing the output current, which is nearly at its maximum.

[0080] In the third period t3, the first light emitting element LE1 is configured to emit light, e.g., a light of a first color. The second light emitting element LE2, and the third light emitting element LE3 are turned off.

[0081] In the fourth period t4, an effective voltage is provided through the first gate line G1, an effective voltage is provided through the second gate line G2, an effective voltage is provided through the third gate line G3, and an effective voltage is provided through the fourth gate line G4. The first transistor T1, the second transistor T2, the third transistor T3, the fourth transistor T4, the fifth transistor T5, and the sixth transistor T6 are turned on. A conductive path is shown in the arrowed line depicted in FIG. 3.

[0082] In the fourth period t4, the sensing line SL is configured to transmit an initialization signal (denoted as “Vini” in FIG. 2) . The second node N2, the third node N3, and the fourth node N4 are reset. For example, the second node N2 is reset by the initialization signal.

[0083] In the fourth period t4, the data line DL is configured to provide a second data signal (denoted as VDB in FIG. 2) configured to drive light emission in the second light emitting element LE2. The first node N1 is charged by the second data signal VDB.

[0084] In the fourth period t4, the first light emitting element LE1, the second light emitting element LE2, and the third light emitting element LE3 are turned off (indicated by a cross sign in FIG. 3) .

[0085] In the fifth period t5, an effective voltage is provided through the first gate line G1, an effective voltage is provided through the second gate line G2, an effective voltage is provided through the fourth gate line G4, and an ineffective voltage is provided through the third gate line G3. The first transistor T1, the second transistor T2, the third transistor T3, the fourth transistor T4, and the sixth transistor T6 are turned on. The fifth transistor T5 is turned off.

[0086] In the fifth period t5, the sensing line SL is configured to transmit an initialization signal, and the data line DL is configured to provide a second data signal configured to drive light emission in the second light emitting element LE2.

[0087] In the fifth period t5, the first light emitting element LE1, the second light emitting element LE2, and the third light emitting element LE3 are turned off.

[0088] In the sixth period t6, an ineffective voltage is provided through the first gate line G1, an effective voltage is provided through the second gate line G2, an ineffective voltage is provided through the third gate line G3, and an effective voltage is provided through the fourth gate line G4. The first transistor T1, the second transistor T2, and the fifth transistor T5 are turned off. The third transistor T3, the fourth transistor T4, and the sixth transistor T6 are turned on. The third transistor T3 operates in the saturated region. The fourth transistor T4 and the sixth transistor T6 operate in the linear region. A conductive path is shown in the arrowed line depicted in FIG. 7. A driving current flows through the third transistor T3, the fourth transistor T4, the second light emitting element LE2, and the sixth transistor T6.

[0089] In the sixth period t6, the second light emitting element LE2 is configured to emit light, e.g., a light of a second color. The first light emitting element LE1 and the third light emitting element LE3 are turned off.

[0090] In the seventh period t7, an effective voltage is provided through the first gate line G1, an effective voltage is provided through the second gate line G2, an effective voltage is provided through the third gate line G3, and an effective voltage is provided through the fourth gate line G4. The first transistor T1, the second transistor T2, the third transistor T3, the fourth transistor T4, the fifth transistor T5, and the sixth transistor T6 are turned on. A conductive path is shown in the arrowed line depicted in FIG. 3.

[0091] In the seventh period t7, the sensing line SL is configured to transmit an initialization signal (denoted as “Vini” in FIG. 2) . The second node N2, the third node N3, and the fourth node N4 are reset. For example, the second node N2 is reset by the initialization signal.

[0092] In the seventh period t7, the data line DL is configured to provide a third data signal (denoted as VDG in FIG. 2) configured to drive light emission in the third light emitting element LE3. The first node N1 is charged by the third data signal VDG.

[0093] In the seventh period t7, the first light emitting element LE1, the second light emitting element LE2, and the third light emitting element LE3 are turned off (indicated by a cross sign in FIG. 3) .

[0094] In the eighth period t8, an effective voltage is provided through the first gate line G1, an effective voltage is provided through the second gate line G2, an effective voltage is provided through the third gate line G3, and an ineffective voltage is provided through the fourth gate line G4. The first transistor T1, the second transistor T2, the third transistor T3, the fourth transistor T4, and the fifth transistor T5 are turned on. The sixth transistor T6 is turned off.

[0095] In the eighth period t8, the sensing line SL is configured to transmit an initialization signal, and the data line DL is configured to provide a third data signal configured to drive light emission in the third light emitting element LE3.

[0096] In the eighth period t8, the first light emitting element LE1, the second light emitting element LE2, and the third light emitting element LE3 are turned off.

[0097] In the ninth period t9, an ineffective voltage is provided through the first gate line G1, an effective voltage is provided through the second gate line G2, an effective voltage is provided through the third gate line G3, and an ineffective voltage is provided through the fourth gate line G4. The first transistor T1, the second transistor T2, and the sixth transistor T6 are turned off. The third transistor T3, the fourth transistor T4, and the fifth transistor T5 are turned on. The third transistor T3 operates in the saturated region. The fourth transistor T4 and the fifth transistor T5 operate in the linear region. A conductive path is shown in the arrowed line depicted in FIG. 9. A driving current flows through the third transistor T3, the fourth transistor T4, the fifth transistor T5, and the third light emitting element LE3.

[0098] In the ninth period t9, the third light emitting element LE3 is configured to emit light, e.g., a light of a second color. The first light emitting element LE1 and the second light emitting element LE2 are turned off.

[0099] FIG. 10 illustrates gate signals provided by first gate lines, second gate lines, third gate lines, and fourth gate lines in a plurality of rows of pixel driving circuits in some embodiments according to the present disclosure. Referring to FIG. 10, a gate signal provided by the first gate line in the first row is denoted by “G1 1st row” , a gate signal provided by the first gate line in the second row is denoted by “G1 2nd row” , a gate signal provided by the second gate line in the first row is denoted by “G2 1st row” , a gate signal provided by the second gate line in the second row is denoted by “G2 2nd row” , a gate signal provided by the third gate line in the first row is denoted by “G3 1st row” , a gate signal provided by the third gate line in the second row is denoted by “G3 2nd row” , a gate signal provided by the fourth gate line in the first row is denoted by “G4 1st row” , and a gate signal provided by the fourth gate line in the second row is denoted by “G4 2nd row” . The timing sequence of the gate signals provided to the first gate lines in the plurality of rows of pixel driving circuits follows a sequential shift pattern, the timing sequence of the gate signals provided to the second gate lines in the plurality of rows of pixel driving circuits follows a sequential shift pattern, the timing sequence of the gate signals provided to the third gate lines in the plurality of rows of pixel driving circuits follows a sequential shift pattern, and the timing sequence of the gate signals provided to the fourth gate lines in the plurality of rows of pixel driving circuits follows a sequential shift pattern. The timing sequence according to the present disclosure can save the number of data driving circuit pins, reducing costs while simplifying the pixel circuit diagram, making it easier to achieve ultra-high resolution display.

[0100] FIG. 11 illustrates various signals in an operation of a pixel driving circuit in some embodiments according to the present disclosure. Referring to FIG. 11, I_T3 denotes a driving current of the pixel driving circuit, Ioledr denotes a current passing through the first light  emitting element, Ioledb denotes a current passing through the second light emitting element, Ioledg denotes a current passing through the third light emitting element.

[0101] Referring to FIG. 11, in the first 1 / 3 frame of the frame of image, the driving current of the pixel driving circuit I_T3 is 1.8 μA, the current passing through the first light emitting element Ioledr is 1.8 μA, whereas the current passing through the second light emitting element Ioledb and the current passing through the third light emitting element Ioledg are nearly zero. In the second 1 / 3 frame of the frame of image, the driving current of the pixel driving circuit I_T3 is 1.22 μA, the current passing through the second light emitting element Ioledb is 1.22 μA, whereas the current passing through the first light emitting element Ioledr and the current passing through the third light emitting element Ioledg are nearly zero. In the third 1 / 3 frame of the frame of image, the driving current of the pixel driving circuit I_T3 is 361 nA, the current passing through the third light emitting element Ioledg is 361 nA, whereas the current passing through the first light emitting element Ioledr and the current passing through the second light emitting element Ioledb are nearly zero. By driving the first light emitting element, the second light emitting element, and the third light emitting element Ioledg separately and sequentially in the frame of image, a full color display is achieved.

[0102] The inventors of the present disclosure discover that an ultra-high resolution display can be achieved by integrating multiple light emitting elements into a same aperture area. The multiple light emitting elements integrated into the same aperture area may be driven by a same pixel driving circuit, e.g., the pixel driving circuit described in the present disclosure.

[0103] The pixel driving circuit according to the present disclosure significantly reduces the number of transistors and signal lines, which is beneficial for producing high resolution products. Full-color light emission is achieved through a field-sequential control method. This novel pixel driving circuit not only has a greatly simplified structure but also increases the aperture ratio and enhances the product's lifespan.

[0104] FIG. 12 is a circuit diagram illustrating the structure of a pixel driving circuit in some embodiments according to the present disclosure. Referring to FIG. 12, the pixel driving circuit in some embodiments includes a first transistor T1 (e.g., a data write transistor) , a seventh transistor T7 (e.g., a light emitting control transistor) , a third transistor T3 (e.g., a switching transistor) , a fourth transistor T4 (e.g., a first selection transistor) , a fifth transistor T5 (e.g., a second selection transistor) , a sixth transistor T6 (e.g., a third selection transistor) , and a storage capacitor Cst.

[0105] In some embodiments, a first electrode of the first transistor T1 is coupled to a data line DL and configured to receive a data signal from the data line DL, a second electrode of the first transistor T1 is coupled to a first node N1, and a gate electrode of the first transistor T1 is coupled to a first gate line G1 and configured to receive the first gate signal.

[0106] In some embodiments, a first electrode of the third transistor T3 is coupled to a first voltage supply line VDD and configured to receive a first voltage supply signal, a second  electrode of the third transistor T3 is coupled to a first electrode of the seventh transistor T7, and a gate electrode of the third transistor T3 is coupled to the first node N1.

[0107] In some embodiments, a first electrode of the seventh transistor T7 is coupled to the second electrode of the third transistor T3, a second electrode of the seventh transistor T7 is coupled to a second node N2, and a gate electrode of the seventh transistor T7 is coupled to a light emitting control signal line EM and configured to receive a light emitting control signal.

[0108] In some embodiments, a first electrode of the fourth transistor T4 is coupled to the second node N2, a second electrode of the fourth transistor T4 is coupled to a third node N3, and a gate electrode of the fourth transistor T4 is coupled to a second gate line G2 and configured to receive a second gate signal.

[0109] In some embodiments, a first electrode of the fifth transistor T5 is coupled to the third node N3, a second electrode of the fifth transistor T5 is coupled to a fourth node N4, and a gate electrode of the fifth transistor T5 is coupled to a third gate line G3 and configured to receive a third gate signal.

[0110] In some embodiments, a first electrode of the sixth transistor T6 is coupled to the fourth node N4, a second electrode of the sixth transistor T6 is coupled to a second voltage supply line Vss and configured to receive a second voltage supply signal. In some embodiments, the first voltage supply signal has a voltage level higher than a voltage level of the second voltage supply signal.

[0111] In some embodiments, a first capacitor electrode of the storage capacitor Cst is coupled to the first node N1, and a second capacitor electrode of the storage capacitor Cst is coupled to the first voltage supply line VDD.

[0112] In some embodiments, the pixel driving circuit is configured to drive light emission in a plurality of light emitting elements. Optionally, the pixel driving circuit is configured to drive light emission in a first light emitting element LE1, a second light emitting element LE2, and a third light emitting element LE3.

[0113] In some embodiments, an anode of the first light emitting element LE1 is coupled to the second node N2, and a cathode of the first light emitting element LE1 is coupled to the third node N3.

[0114] In some embodiments, an anode of the second light emitting element LE2 is coupled to the third node N3, and a cathode of the second light emitting element LE2 is coupled to the fourth node N4.

[0115] In some embodiments, an anode of the third light emitting element LE3 is coupled to the fourth node N4, and a cathode of the third light emitting element LE3 is coupled to the second voltage supply line Vss.

[0116] In some embodiments, the first node N1 is coupled to the second electrode of the first transistor T1, the gate electrode of the third transistor T3, and a first capacitor electrode of the storage capacitor Cst.

[0117] In some embodiments, the second node N2 is coupled to the second electrode of the seventh transistor T7, the first electrode of the fourth transistor T4, and the anode of the first light emitting element LE1.

[0118] In some embodiments, the third node N3 is coupled to the second electrode of the fourth transistor T4, the first electrode of the fifth transistor T5, the cathode of the first light emitting element LE1, and the anode of the second light emitting element LE2.

[0119] In some embodiments, the fourth node N4 is coupled to the second electrode of the fifth transistor T5, the first electrode of the sixth transistor T6, the cathode of the second light emitting element LE2, and the anode of the third light emitting element LE3.

[0120] The present disclosure may be implemented in pixel driving circuits having transistors of various types, including a pixel driving circuit having p-type transistors, a pixel driving circuit having n-type transistors, or a pixel driving circuit having one or more p-type transistors and one or more n-type transistors. For a p-type transistor, an effective control signal (e.g., a turn-on control signal) is a low voltage signal, and an ineffective control signal (e.g., a turn-off control signal) is a high voltage signal. For an n-type transistor, an effective control signal (e.g., a turn-on control signal) is a high voltage signal, and an ineffective control signal (e.g., a turn-off control signal) is a low voltage signal. In one example, the transistors may be a p-type transistor such as a polysilicon transistor. In another example (e.g., the one depicted in FIG. 12) , the transistors may be an n-type transistor such as a metal oxide transistor.

[0121] In some embodiments, in the pixel driving circuit depicted in FIG. 12, all transistors operate in the linear region, and no transistor operates in the saturated region. FIG. 13 is a timing diagram illustrating the operation of a pixel driving circuit in a first cycle in a frame of image in some embodiments according to the present disclosure. FIG. 14 is a timing diagram illustrating the operation of a pixel driving circuit in a second cycle in a frame of image in some embodiments according to the present disclosure. FIG. 15 is a timing diagram illustrating the operation of a pixel driving circuit in a third cycle in a frame of image in some embodiments according to the present disclosure. FIG. 16 illustrates a conductive path in an operation of the pixel driving circuit in a first cycle in a frame of image in some embodiments according to the present disclosure. FIG. 17 illustrates a conductive path in a sixth period in an operation of the pixel driving circuit in a second cycle in a frame of image in some embodiments according to the present disclosure. FIG. 18 illustrates a conductive path in a sixth period in an operation of the pixel driving circuit in a third cycle in a frame of image in some embodiments according to the present disclosure.

[0122] Referring to FIG. 12 to FIG. 18, the operation of the pixel driving circuit in a frame of image includes multiple cycles, for example, a first cycle CL1, a second cycle CL2, and a third cycle CL3. Optionally, the number of cycles in the frame of image is the same as the number of light emitting elements driven by a pixel driving circuit. For example, the pixel driving circuit depicted in FIG. 12 is configured to drive light emission in three light emitting elements, and the number of cycles in the frame of image is three.

[0123] In some embodiments, a respective cycle of the multiple cycles includes m number of sub-cycles, m being a positive integer greater than 1. In one example, m = 8. Referring to FIG. 13 and FIG. 16, in some embodiments, the first cycle CL1 includes a first sub-cycle SC1, a second sub-cycle SC2, ..., an m-th sub-cycle SCm.

[0124] In FIG. 13, G1 <1> denotes a first gate line connected to a first row of pixel driving circuits, G1 <2> denotes a first gate line connected to a second row of pixel driving circuits, G1 <3> denotes a first gate line connected to a third row of pixel driving circuits, and G1 <n>denotes a first gate line connected to an n-th row of pixel driving circuits. EM <1> denotes a light emitting control signal line connected to a first row of pixel driving circuits, EM <2>denotes a light emitting control signal line connected to a second row of pixel driving circuits, EM <3> denotes a light emitting control signal line connected to a third row of pixel driving circuits, and EM <n> denotes a light emitting control signal line connected to an n-th row of pixel driving circuits.

[0125] In some embodiments, the first cycle CL1 includes n number of first periods for driving the n number of rows of pixel driving circuits, n number of second periods for driving the n number of rows of pixel driving circuits, ..., and n number of m-th periods for driving the n number of rows of pixel driving circuits. In FIG. 13, t1 denotes a first period for driving the first row of pixel driving circuit, t2 denotes a second period for driving the first row of pixel driving circuit, ..., tm denotes an m-th period for driving the first row of pixel driving circuit.

[0126] Referring to FIG. 13, 1DU11 denotes a duration of an effective voltage provided by the light emitting control signal line connected to a first row of pixel driving circuits during a first period for driving the first row of pixel driving circuits. 1DU21 denotes a duration of an effective voltage provided by the light emitting control signal line connected to a second row of pixel driving circuits during a first period for driving the second row of pixel driving circuits. 1DU31 denotes a duration of an effective voltage provided by the light emitting control signal line connected to a third row of pixel driving circuits during a first period for driving the third row of pixel driving circuits. 1DUn1 denotes a duration of an effective voltage provided by the light emitting control signal line connected to an n-th row of pixel driving circuits during a first period for driving the n-th row of pixel driving circuits.

[0127] Referring to FIG. 13, 1DU12 denotes a duration of an effective voltage provided by the light emitting control signal line connected to a first row of pixel driving circuits during a second period for driving the first row of pixel driving circuits. 1DU22 denotes a duration of  an effective voltage provided by the light emitting control signal line connected to a second row of pixel driving circuits during a second period for driving the second row of pixel driving circuits. 1DU32 denotes a duration of an effective voltage provided by the light emitting control signal line connected to a third row of pixel driving circuits during a second period for driving the third row of pixel driving circuits. 1DUn2 denotes a duration of an effective voltage provided by the light emitting control signal line connected to an n-th row of pixel driving circuits during a second period for driving the n-th row of pixel driving circuits.

[0128] Referring to FIG. 13, 1DU1m denotes a duration of an effective voltage provided by the light emitting control signal line connected to a first row of pixel driving circuits during an m-th period for driving the first row of pixel driving circuits. 1DU2m denotes a duration of an effective voltage provided by the light emitting control signal line connected to a second row of pixel driving circuits during an m-th period for driving the second row of pixel driving circuits. 1DU3m denotes a duration of an effective voltage provided by the light emitting control signal line connected to a third row of pixel driving circuits during an m-th period for driving the third row of pixel driving circuits. 1DUnm denotes a duration of an effective voltage provided by the light emitting control signal line connected to an n-th row of pixel driving circuits during an m-th period for driving the n-th row of pixel driving circuits.

[0129] In some embodiments, referring to FIG. 12, FIG. 13, and FIG. 16, the first cycle CL1 includes a first period t1, a second period t2, ..., an m-th period tm. In the first period t1, an effective voltage is provided through the first gate line G1 (e.g., the G1 <1> in FIG. 13) , an ineffective voltage is provided through the second gate line G2, an effective voltage is provided through the third gate line G3, and an effective voltage is provided through the fourth gate line G4. A conductive path is shown in the arrowed line depicted in FIG. 16. The first transistor T1, the third transistor T3, the seventh transistor T7, the fifth transistor T5, and the sixth transistor T6 are turned on. The fourth transistor T4 is turned off.

[0130] In the second period t2, an effective voltage is provided through the first gate line G1 (e.g., the G1 <1> in FIG. 13) , an ineffective voltage is provided through the second gate line G2, an effective voltage is provided through the third gate line G3, and an effective voltage is provided through the fourth gate line G4. The first transistor T1, the third transistor T3, the seventh transistor T7, the fifth transistor T5, and the sixth transistor T6 are turned on. The fourth transistor T4 is turned off.

[0131] In the m-th period tm, an effective voltage is provided through the first gate line G1 (e.g., the G1 <1> in FIG. 13) , an ineffective voltage is provided through the second gate line G2, an effective voltage is provided through the third gate line G3, and an effective voltage is provided through the fourth gate line G4. The first transistor T1, the third transistor T3, the seventh transistor T7, the fifth transistor T5, and the sixth transistor T6 are turned on. The fourth transistor T4 is turned off.

[0132] In the first period t1, the data line DL is configured to provide a first data signal configured to drive light emission in the first light emitting element LE1. The first light emitting element LE1 is configured to emit light. The second light emitting element LE2 and the third light emitting element LE3 are turned off. In the second period t2, the data line DL is configured to provide a first data signal configured to drive light emission in the first light emitting element LE1. The first light emitting element LE1 is configured to emit light. The second light emitting element LE2 and the third light emitting element LE3 are turned off. In the m-th period tm, the data line DL is configured to provide a first data signal configured to drive light emission in the first light emitting element LE1. The first light emitting element LE1 is configured to emit light. The second light emitting element LE2 and the third light emitting element LE3 are turned off.

[0133] During the first cycle CL1, the method of driving the pixel driving circuit includes providing an effective voltage with a duration 1DU11 through the light emitting control signal line to a gate electrode of a light emitting control transistor in a first row of pixel driving circuits during a first period t1; providing an effective voltage with a duration 1DU12 through the light emitting control signal line to a gate electrode of a light emitting control transistor in the first row of pixel driving circuits during a second period t2; ..., providing an effective voltage with a duration 1DU1m through the light emitting control signal line to a gate electrode of a light emitting control transistor in the first row of pixel driving circuits during an m-th period tm.

[0134] During a first period t1, the first light emitting element LE1 is configured to emit light for the duration 1DU11. During a second period t2, the first light emitting element LE1 is configured to emit light for the duration 1DU12. During an m-th period tm, the first light emitting element LE1 is configured to emit light for the duration 1DU1m. The durations 1DU11 to 1DU1m may be the same or different from each other. By varying the duration in each period, different combinations of 1DU11 to 1DU1m can result in different grayscale values for the first light emitting element LE1 in the first row in the first cycle CL1. In one example, m is 8, and a total number of possible combinations of 1DU11 to 1DU1m is 256, corresponding to 256 different grayscale values for the first light emitting element LE1 in the first row in the first cycle CL1.

[0135] The operation for driving other rows of pixel driving circuits is similar to the operation for driving the first row of pixel driving circuits described above. Different combinations of 1DU21 to 1DU2m can result in different grayscale values for the first light emitting element LE1 in the second row in the first cycle CL1. In one example, m is 8, and a total number of possible combinations of 1DU21 to 1DU2m is 256, corresponding to 256 different grayscale values for the first light emitting element LE1 in the second row in the first cycle CL1. Different combinations of 1DU31 to 1DU3m can result in different grayscale values for the first light emitting element LE1 in the third row in the first cycle CL1. In one example, m is 8, and a total number of possible combinations of 1DU31 to 1DU3m is 256,  corresponding to 256 different grayscale values for the first light emitting element LE1 in the third row in the first cycle CL1. Different combinations of 1DUn1 to 1DUnm can result in different grayscale values for the first light emitting element LE1 in the n-th row in the first cycle CL1. In one example, m is 8, and a total number of possible combinations of 1DUn1 to 1DUnm is 256, corresponding to 256 different grayscale values for the first light emitting element LE1 in the n-th row in the first cycle CL1.

[0136] Referring to FIG. 14 and FIG. 17, in some embodiments, the second cycle CL2 includes a first sub-cycle SC1, a second sub-cycle SC2, ..., an m-th sub-cycle SCm.

[0137] In FIG. 14, G1 <1> denotes a first gate line connected to a first row of pixel driving circuits, G1 <2> denotes a first gate line connected to a second row of pixel driving circuits, G1 <3> denotes a first gate line connected to a third row of pixel driving circuits, and G1 <n>denotes a first gate line connected to an n-th row of pixel driving circuits. EM <1> denotes a light emitting control signal line connected to a first row of pixel driving circuits, EM <2>denotes a light emitting control signal line connected to a second row of pixel driving circuits, EM <3> denotes a light emitting control signal line connected to a third row of pixel driving circuits, and EM <n> denotes a light emitting control signal line connected to an n-th row of pixel driving circuits.

[0138] In some embodiments, the second cycle CL2 includes n number of first periods for driving the n number of rows of pixel driving circuits, n number of second periods for driving the n number of rows of pixel driving circuits, ..., and n number of m-th periods for driving the n number of rows of pixel driving circuits. In FIG. 14, t1 denotes a first period for driving the first row of pixel driving circuit, t2 denotes a second period for driving the first row of pixel driving circuit, ..., tm denotes an m-th period for driving the first row of pixel driving circuit.

[0139] Referring to FIG. 14, 2DU11 denotes a duration of an effective voltage provided by the light emitting control signal line connected to a first row of pixel driving circuits during a first period for driving the first row of pixel driving circuits. 2DU21 denotes a duration of an effective voltage provided by the light emitting control signal line connected to a second row of pixel driving circuits during a first period for driving the second row of pixel driving circuits. 2DU31 denotes a duration of an effective voltage provided by the light emitting control signal line connected to a third row of pixel driving circuits during a first period for driving the third row of pixel driving circuits. 2DUn1 denotes a duration of an effective voltage provided by the light emitting control signal line connected to an n-th row of pixel driving circuits during a first period for driving the n-th row of pixel driving circuits.

[0140] Referring to FIG. 14, 2DU12 denotes a duration of an effective voltage provided by the light emitting control signal line connected to a first row of pixel driving circuits during a second period for driving the first row of pixel driving circuits. 2DU22 denotes a duration of an effective voltage provided by the light emitting control signal line connected to a second row of pixel driving circuits during a second period for driving the second row of pixel driving  circuits. 2DU32 denotes a duration of an effective voltage provided by the light emitting control signal line connected to a third row of pixel driving circuits during a second period for driving the third row of pixel driving circuits. 2DUn2 denotes a duration of an effective voltage provided by the light emitting control signal line connected to an n-th row of pixel driving circuits during a second period for driving the n-th row of pixel driving circuits.

[0141] Referring to FIG. 14, 2DU1m denotes a duration of an effective voltage provided by the light emitting control signal line connected to a first row of pixel driving circuits during an m-th period for driving the first row of pixel driving circuits. 2DU2m denotes a duration of an effective voltage provided by the light emitting control signal line connected to a second row of pixel driving circuits during an m-th period for driving the second row of pixel driving circuits. 2DU3m denotes a duration of an effective voltage provided by the light emitting control signal line connected to a third row of pixel driving circuits during an m-th period for driving the third row of pixel driving circuits. 2DUnm denotes a duration of an effective voltage provided by the light emitting control signal line connected to an n-th row of pixel driving circuits during an m-th period for driving the n-th row of pixel driving circuits.

[0142] In some embodiments, referring to FIG. 12, FIG. 14, and FIG. 17, the second cycle CL2 includes a first period t1, a second period t2, ..., an m-th period tm. In the first period t1, an effective voltage is provided through the first gate line G1 (e.g., the G1 <1> in FIG. 14) , an effective voltage is provided through the second gate line G2, an ineffective voltage is provided through the third gate line G3, and an effective voltage is provided through the fourth gate line G4. A conductive path is shown in the arrowed line depicted in FIG. 17. The first transistor T1, the third transistor T3, the seventh transistor T7, the fourth transistor T4, and the sixth transistor T6 are turned on. The fifth transistor T5 is turned off.

[0143] In the second period t2, an effective voltage is provided through the first gate line G1 (e.g., the G1 <1> in FIG. 14) , an effective voltage is provided through the second gate line G2, an ineffective voltage is provided through the third gate line G3, and an effective voltage is provided through the fourth gate line G4. The first transistor T1, the third transistor T3, the seventh transistor T7, the fourth transistor T4, and the sixth transistor T6 are turned on. The fifth transistor T5 is turned off.

[0144] In the m-th period tm, an effective voltage is provided through the first gate line G1 (e.g., the G1 <1> in FIG. 14) , an effective voltage is provided through the second gate line G2, an ineffective voltage is provided through the third gate line G3, and an effective voltage is provided through the fourth gate line G4. The first transistor T1, the third transistor T3, the seventh transistor T7, the fourth transistor T4, and the sixth transistor T6 are turned on. The fifth transistor T5 is turned off.

[0145] In the first period t1, the data line DL is configured to provide a second data signal configured to drive light emission in the second light emitting element LE2. The second light emitting element LE2 is configured to emit light. The first light emitting element LE1 and the  third light emitting element LE3 are turned off. In the second period t2, the data line DL is configured to provide a second data signal configured to drive light emission in the second light emitting element LE2. The second light emitting element LE2 is configured to emit light. The first light emitting element LE1 and the third light emitting element LE3 are turned off. In the m-th period tm, the data line DL is configured to provide a second data signal configured to drive light emission in the second light emitting element LE2. The second light emitting element LE2 is configured to emit light. The first light emitting element LE1 and the third light emitting element LE3 are turned off.

[0146] During the second cycle CL2, the method of driving the pixel driving circuit includes providing an effective voltage with a duration 2DU11 through the light emitting control signal line to a gate electrode of a light emitting control transistor in a first row of pixel driving circuits during a first period t1; providing an effective voltage with a duration 2DU12 through the light emitting control signal line to a gate electrode of a light emitting control transistor in the first row of pixel driving circuits during a second period t2; ..., providing an effective voltage with a duration 2DU1m through the light emitting control signal line to a gate electrode of a light emitting control transistor in the first row of pixel driving circuits during an m-th period tm.

[0147] During a first period t1, the second light emitting element LE2 is configured to emit light for the duration 2DU11. During a second period t2, the second light emitting element LE2 is configured to emit light for the duration 2DU12. During an m-th period tm, the second light emitting element LE2 is configured to emit light for the duration 2DU1m. The durations 2DU11 to 2DU1m may be the same or different from each other. By varying the duration in each period, different combinations of 2DU11 to 2DU1m can result in different grayscale values for the second light emitting element LE2 in the first row in the second cycle CL2. In one example, m is 8, and a total number of possible combinations of 2DU11 to 2DU1m is 256, corresponding to 256 different grayscale values for the second light emitting element LE2 in the first row in the second cycle CL2.

[0148] The operation for driving other rows of pixel driving circuits is similar to the operation for driving the first row of pixel driving circuits described above. Different combinations of 2DU21 to 2DU2m can result in different grayscale values for the second light emitting element LE2 in the second row in the second cycle CL2. In one example, m is 8, and a total number of possible combinations of 2DU21 to 2DU2m is 256, corresponding to 256 different grayscale values for the second light emitting element LE2 in the second row in the second cycle CL2. Different combinations of 2DU31 to 2DU3m can result in different grayscale values for the second light emitting element LE2 in the third row in the second cycle CL2. In one example, m is 8, and a total number of possible combinations of 2DU31 to 2DU3m is 256, corresponding to 256 different grayscale values for the second light emitting element LE2 in the third row in the second cycle CL2. Different combinations of 2DUn1 to 2DUnm can result in different grayscale values for the second light emitting element LE2 in  the n-th row in the second cycle CL2. In one example, m is 8, and a total number of possible combinations of 2DUn1 to 2DUnm is 256, corresponding to 256 different grayscale values for the second light emitting element LE2 in the n-th row in the second cycle CL2.

[0149] Referring to FIG. 15 and FIG. 18, in some embodiments, the third cycle CL3 includes a first sub-cycle SC1, a second sub-cycle SC2, ..., an m-th sub-cycle SCm.

[0150] In FIG. 15, G1 <1> denotes a first gate line connected to a first row of pixel driving circuits, G1 <2> denotes a first gate line connected to a second row of pixel driving circuits, G1 <3> denotes a first gate line connected to a third row of pixel driving circuits, and G1 <n>denotes a first gate line connected to an n-th row of pixel driving circuits. EM <1> denotes a light emitting control signal line connected to a first row of pixel driving circuits, EM <2>denotes a light emitting control signal line connected to a second row of pixel driving circuits, EM <3> denotes a light emitting control signal line connected to a third row of pixel driving circuits, and EM <n> denotes a light emitting control signal line connected to an n-th row of pixel driving circuits.

[0151] In some embodiments, the third cycle CL3 includes n number of first periods for driving the n number of rows of pixel driving circuits, n number of second periods for driving the n number of rows of pixel driving circuits, ..., and n number of m-th periods for driving the n number of rows of pixel driving circuits. In FIG. 15, t1 denotes a first period for driving the first row of pixel driving circuit, t2 denotes a second period for driving the first row of pixel driving circuit, ..., tm denotes an m-th period for driving the first row of pixel driving circuit.

[0152] Referring to FIG. 15, 3DU11 denotes a duration of an effective voltage provided by the light emitting control signal line connected to a first row of pixel driving circuits during a first period for driving the first row of pixel driving circuits. 3DU21 denotes a duration of an effective voltage provided by the light emitting control signal line connected to a second row of pixel driving circuits during a first period for driving the second row of pixel driving circuits. 3DU31 denotes a duration of an effective voltage provided by the light emitting control signal line connected to a third row of pixel driving circuits during a first period for driving the third row of pixel driving circuits. 3DUn1 denotes a duration of an effective voltage provided by the light emitting control signal line connected to an n-th row of pixel driving circuits during a first period for driving the n-th row of pixel driving circuits.

[0153] Referring to FIG. 15, 3DU12 denotes a duration of an effective voltage provided by the light emitting control signal line connected to a first row of pixel driving circuits during a second period for driving the first row of pixel driving circuits. 3DU22 denotes a duration of an effective voltage provided by the light emitting control signal line connected to a second row of pixel driving circuits during a second period for driving the second row of pixel driving circuits. 3DU32 denotes a duration of an effective voltage provided by the light emitting control signal line connected to a third row of pixel driving circuits during a second period for driving the third row of pixel driving circuits. 3DUn2 denotes a duration of an effective  voltage provided by the light emitting control signal line connected to an n-th row of pixel driving circuits during a second period for driving the n-th row of pixel driving circuits.

[0154] Referring to FIG. 15, 3DU1m denotes a duration of an effective voltage provided by the light emitting control signal line connected to a first row of pixel driving circuits during an m-th period for driving the first row of pixel driving circuits. 3DU2m denotes a duration of an effective voltage provided by the light emitting control signal line connected to a second row of pixel driving circuits during an m-th period for driving the second row of pixel driving circuits. 3DU3m denotes a duration of an effective voltage provided by the light emitting control signal line connected to a third row of pixel driving circuits during an m-th period for driving the third row of pixel driving circuits. 3DUnm denotes a duration of an effective voltage provided by the light emitting control signal line connected to an n-th row of pixel driving circuits during an m-th period for driving the n-th row of pixel driving circuits.

[0155] In some embodiments, referring to FIG. 12, FIG. 15, and FIG. 18, the third cycle CL3 includes a first period t1, a second period t2, ..., an m-th period tm. In the first period t1, an effective voltage is provided through the first gate line G1 (e.g., the G1 <1> in FIG. 15) , an effective voltage is provided through the second gate line G2, an effective voltage is provided through the third gate line G3, and an ineffective voltage is provided through the fourth gate line G4. A conductive path is shown in the arrowed line depicted in FIG. 18. The first transistor T1, the third transistor T3, the seventh transistor T7, the fourth transistor T4, and the fifth transistor T5 are turned on. The sixth transistor T6 is turned off.

[0156] In the second period t2, an effective voltage is provided through the first gate line G1 (e.g., the G1 <1> in FIG. 15) , an effective voltage is provided through the second gate line G2, an effective voltage is provided through the third gate line G3, and an ineffective voltage is provided through the fourth gate line G4. The first transistor T1, the third transistor T3, the seventh transistor T7, the fourth transistor T4, and the fifth transistor T5 are turned on. The sixth transistor T6 is turned off.

[0157] In the m-th period tm, an effective voltage is provided through the first gate line G1 (e.g., the G1 <1> in FIG. 15) , an effective voltage is provided through the second gate line G2, an effective voltage is provided through the third gate line G3, and an ineffective voltage is provided through the fourth gate line G4. The first transistor T1, the third transistor T3, the seventh transistor T7, the fourth transistor T4, and the fifth transistor T5 are turned on. The sixth transistor T6 is turned off.

[0158] In the first period t1, the data line DL is configured to provide a third data signal configured to drive light emission in the third light emitting element LE3. The third light emitting element LE3 is configured to emit light. The first light emitting element LE1 and the second light emitting element LE2 are turned off. In the second period t2, the data line DL is configured to provide a third data signal configured to drive light emission in the third light emitting element LE3. The third light emitting element LE3 is configured to emit light. The  first light emitting element LE1 and the second light emitting element LE2 are turned off. In the m-th period tm, the data line DL is configured to provide a third data signal configured to drive light emission in the third light emitting element LE3. The third light emitting element LE3 is configured to emit light. The first light emitting element LE1 and the second light emitting element LE2 are turned off.

[0159] During the third cycle CL3, the method of driving the pixel driving circuit includes providing an effective voltage with a duration 3DU11 through the light emitting control signal line to a gate electrode of a light emitting control transistor in a first row of pixel driving circuits during a first period t1; providing an effective voltage with a duration 3DU12 through the light emitting control signal line to a gate electrode of a light emitting control transistor in the first row of pixel driving circuits during a second period t2; ..., providing an effective voltage with a duration 3DU1m through the light emitting control signal line to a gate electrode of a light emitting control transistor in the first row of pixel driving circuits during an m-th period tm.

[0160] During a first period t1, the third light emitting element LE3 is configured to emit light for the duration 3DU11. During a second period t2, the third light emitting element LE3 is configured to emit light for the duration 3DU12. During an m-th period tm, the third light emitting element LE3 is configured to emit light for the duration 3DU1m. The durations 3DU11 to 3DU1m may be the same or different from each other. By varying the duration in each period, different combinations of 3DU11 to 3DU1m can result in different grayscale values for the third light emitting element LE3 in the first row in the third cycle CL3. In one example, m is 8, and a total number of possible combinations of 3DU11 to 3DU1m is 256, corresponding to 256 different grayscale values for the third light emitting element LE3 in the first row in the third cycle CL3.

[0161] The operation for driving other rows of pixel driving circuits is similar to the operation for driving the first row of pixel driving circuits described above. Different combinations of 3DU21 to 3DU2m can result in different grayscale values for the third light emitting element LE3 in the second row in the third cycle CL3. In one example, m is 8, and a total number of possible combinations of 3DU21 to 3DU2m is 256, corresponding to 256 different grayscale values for the third light emitting element LE3 in the second row in the third cycle CL3. Different combinations of 3DU31 to 3DU3m can result in different grayscale values for the third light emitting element LE3 in the third row in the third cycle CL3. In one example, m is 8, and a total number of possible combinations of 3DU31 to 3DU3m is 256, corresponding to 256 different grayscale values for the third light emitting element LE3 in the third row in the third cycle CL3. Different combinations of 3DUn1 to 3DUnm can result in different grayscale values for the third light emitting element LE3 in the n-th row in the third cycle CL3. In one example, m is 8, and a total number of possible combinations of 3DUn1 to 3DUnm is 256, corresponding to 256 different grayscale values for the third light emitting element LE3 in the n-th row in the third cycle CL3.

[0162] In some embodiments, the first cycle CL1, the second cycle CL2, and the third cycle CL3 are non-overlapping with respect to each other. In some embodiments, the first sub-cycle SC1, the second sub-cycle SC2, ..., the m-th sub-cycle SCm are non-overlapping with respect to each other. In some embodiments, the first period t1, the second period t2, ..., the m-th period tm are non-overlapping with respect to each other.

[0163] FIG. 19 is a circuit diagram illustrating the structure of a pixel driving circuit in some embodiments according to the present disclosure. Referring to FIG. 19, the pixel driving circuit in some embodiments includes a first transistor T1 (e.g., a data write transistor) , a seventh transistor T7 (e.g., a light emitting control transistor) , a third transistor T3 (e.g., a switching transistor) , a fourth transistor T4 (e.g., a first selection transistor) , a fifth transistor T5 (e.g., a second selection transistor) , a sixth transistor T6 (e.g., a third selection transistor) , and a storage capacitor Cst.

[0164] In some embodiments, a first electrode of the first transistor T1 is coupled to a data line DL and configured to receive a data signal from the data line DL, a second electrode of the first transistor T1 is coupled to a first node N1, and a gate electrode of the first transistor T1 is coupled to a first gate line G1 and configured to receive the first gate signal.

[0165] In some embodiments, a first electrode of the third transistor T3 is coupled to a second electrode of the seventh transistor T7, a second electrode of the third transistor T3 is coupled to a second node N2, and a gate electrode of the third transistor T3 is coupled to the first node N1.

[0166] In some embodiments, a first electrode of the seventh transistor T7 is coupled to a first voltage supply line VDD and configured to receive a first voltage supply signal, a second electrode of the seventh transistor T7 is coupled to the first electrode of the third transistor T3, and a gate electrode of the seventh transistor T7 is coupled to a light emitting control signal line EM and configured to receive a light emitting control signal.

[0167] In some embodiments, a first electrode of the fourth transistor T4 is coupled to the second node N2, a second electrode of the fourth transistor T4 is coupled to a third node N3, and a gate electrode of the fourth transistor T4 is coupled to a second gate line G2 and configured to receive a second gate signal.

[0168] In some embodiments, a first electrode of the fifth transistor T5 is coupled to the third node N3, a second electrode of the fifth transistor T5 is coupled to a fourth node N4, and a gate electrode of the fifth transistor T5 is coupled to a third gate line G3 and configured to receive a third gate signal.

[0169] In some embodiments, a first electrode of the sixth transistor T6 is coupled to the fourth node N4, a second electrode of the sixth transistor T6 is coupled to a second voltage supply line Vss and configured to receive a second voltage supply signal. In some  embodiments, the first voltage supply signal has a voltage level higher than a voltage level of the second voltage supply signal.

[0170] In some embodiments, a first capacitor electrode of the storage capacitor Cst is coupled to the first node N1, and a second capacitor electrode of the storage capacitor Cst is coupled to the second electrode of the seventh transistor T7 and the first electrode of the third transistor T3.

[0171] In some embodiments, the pixel driving circuit is configured to drive light emission in a plurality of light emitting elements. Optionally, the pixel driving circuit is configured to drive light emission in a first light emitting element LE1, a second light emitting element LE2, and a third light emitting element LE3.

[0172] In some embodiments, an anode of the first light emitting element LE1 is coupled to the second node N2, and a cathode of the first light emitting element LE1 is coupled to the third node N3.

[0173] In some embodiments, an anode of the second light emitting element LE2 is coupled to the third node N3, and a cathode of the second light emitting element LE2 is coupled to the fourth node N4.

[0174] In some embodiments, an anode of the third light emitting element LE3 is coupled to the fourth node N4, and a cathode of the third light emitting element LE3 is coupled to the second voltage supply line Vss.

[0175] In some embodiments, the first node N1 is coupled to the second electrode of the first transistor T1, the gate electrode of the third transistor T3, and a first capacitor electrode of the storage capacitor Cst.

[0176] In some embodiments, the second node N2 is coupled to the second electrode of the third transistor T3, the first electrode of the fourth transistor T4, and the anode of the first light emitting element LE1.

[0177] In some embodiments, the third node N3 is coupled to the second electrode of the fourth transistor T4, the first electrode of the fifth transistor T5, the cathode of the first light emitting element LE1, and the anode of the second light emitting element LE2.

[0178] In some embodiments, the fourth node N4 is coupled to the second electrode of the fifth transistor T5, the first electrode of the sixth transistor T6, the cathode of the second light emitting element LE2, and the anode of the third light emitting element LE3.

[0179] The present disclosure may be implemented in pixel driving circuits having transistors of various types, including a pixel driving circuit having p-type transistors, a pixel driving circuit having n-type transistors, or a pixel driving circuit having one or more p-type transistors and one or more n-type transistors. For a p-type transistor, an effective control  signal (e.g., a turn-on control signal) is a low voltage signal, and an ineffective control signal (e.g., a turn-off control signal) is a high voltage signal. For an n-type transistor, an effective control signal (e.g., a turn-on control signal) is a high voltage signal, and an ineffective control signal (e.g., a turn-off control signal) is a low voltage signal. In one example, the transistors may be a p-type transistor such as a polysilicon transistor. In another example (e.g., the one depicted in FIG. 19) , the transistors may be an n-type transistor such as a metal oxide transistor.

[0180] In some embodiments, in the pixel driving circuit depicted in FIG. 19, all transistors operate in the linear region, and no transistor operates in the saturated region. The operation of the pixel driving circuit depicted in FIG. 19 is similar to those depicted in FIG. 13 to FIG. 15.

[0181] FIG. 20 is a circuit diagram illustrating the structure of a pixel driving circuit in some embodiments according to the present disclosure. Referring to FIG. 20, the pixel driving circuit in some embodiments includes a first transistor T1 (e.g., a data write transistor) , an eighth transistor (e.g., an auxiliary data write transistor) , a seventh transistor T7 (e.g., a light emitting control transistor) , a third transistor T3 (e.g., a switching transistor) , a fourth transistor T4 (e.g., a first selection transistor) , a fifth transistor T5 (e.g., a second selection transistor) , a sixth transistor T6 (e.g., a third selection transistor) , and a storage capacitor Cst.

[0182] In some embodiments, a first electrode of the first transistor T1 is coupled to a data line DL and configured to receive a data signal from the data line DL, a second electrode of the first transistor T1 is coupled to a first node N1, and a gate electrode of the first transistor T1 is coupled to a first gate line G1 and configured to receive a first gate signal.

[0183] In some embodiments, a first electrode of the eighth transistor T8 is coupled to a second data line DL2 and configured to receive a data signal from the second data line DL2, a second electrode of the eighth transistor T8 is coupled to a first node N1, and a gate electrode of the eighth transistor T8 is coupled to a fifth gate line G5 and configured to receive a fifth gate signal.

[0184] In some embodiments, a first electrode of the third transistor T3 is coupled to a first voltage supply line VDD and configured to receive a first voltage supply signal, a second electrode of the third transistor T3 is coupled to a first electrode of the seventh transistor T7, and a gate electrode of the third transistor T3 is coupled to the first node N1.

[0185] In some embodiments, a first electrode of the seventh transistor T7 is coupled to the second electrode of the third transistor T3, a second electrode of the seventh transistor T7 is coupled to a second node N2, and a gate electrode of the seventh transistor T7 is coupled to a light emitting control signal line EM and configured to receive a light emitting control signal.

[0186] In some embodiments, a first electrode of the fourth transistor T4 is coupled to the second node N2, a second electrode of the fourth transistor T4 is coupled to a third node N3, and a gate electrode of the fourth transistor T4 is coupled to a second gate line G2 and configured to receive a second gate signal.

[0187] In some embodiments, a first electrode of the fifth transistor T5 is coupled to the third node N3, a second electrode of the fifth transistor T5 is coupled to a fourth node N4, and a gate electrode of the fifth transistor T5 is coupled to a third gate line G3 and configured to receive a third gate signal.

[0188] In some embodiments, a first electrode of the sixth transistor T6 is coupled to the fourth node N4, a second electrode of the sixth transistor T6 is coupled to a second voltage supply line Vss and configured to receive a second voltage supply signal. In some embodiments, the first voltage supply signal has a voltage level higher than a voltage level of the second voltage supply signal.

[0189] In some embodiments, a first capacitor electrode of the storage capacitor Cst is coupled to the first node N1, and a second capacitor electrode of the storage capacitor Cst is coupled to the first voltage supply line VDD.

[0190] In some embodiments, the pixel driving circuit is configured to drive light emission in a plurality of light emitting elements. Optionally, the pixel driving circuit is configured to drive light emission in a first light emitting element LE1, a second light emitting element LE2, and a third light emitting element LE3.

[0191] In some embodiments, an anode of the first light emitting element LE1 is coupled to the second node N2, and a cathode of the first light emitting element LE1 is coupled to the third node N3.

[0192] In some embodiments, an anode of the second light emitting element LE2 is coupled to the third node N3, and a cathode of the second light emitting element LE2 is coupled to the fourth node N4.

[0193] In some embodiments, an anode of the third light emitting element LE3 is coupled to the fourth node N4, and a cathode of the third light emitting element LE3 is coupled to the second voltage supply line Vss.

[0194] In some embodiments, the first node N1 is coupled to the second electrode of the first transistor T1, the second electrode of the eighth transistor T8, the gate electrode of the third transistor T3, and a first capacitor electrode of the storage capacitor Cst.

[0195] In some embodiments, the second node N2 is coupled to the second electrode of the seventh transistor T7, the first electrode of the fourth transistor T4, and the anode of the first light emitting element LE1.

[0196] In some embodiments, the third node N3 is coupled to the second electrode of the fourth transistor T4, the first electrode of the fifth transistor T5, the cathode of the first light emitting element LE1, and the anode of the second light emitting element LE2.

[0197] In some embodiments, the fourth node N4 is coupled to the second electrode of the fifth transistor T5, the first electrode of the sixth transistor T6, the cathode of the second light emitting element LE2, and the anode of the third light emitting element LE3.

[0198] The present disclosure may be implemented in pixel driving circuits having transistors of various types, including a pixel driving circuit having p-type transistors, a pixel driving circuit having n-type transistors, or a pixel driving circuit having one or more p-type transistors and one or more n-type transistors. For a p-type transistor, an effective control signal (e.g., a turn-on control signal) is a low voltage signal, and an ineffective control signal (e.g., a turn-off control signal) is a high voltage signal. For an n-type transistor, an effective control signal (e.g., a turn-on control signal) is a high voltage signal, and an ineffective control signal (e.g., a turn-off control signal) is a low voltage signal. In one example, the transistors may be a p-type transistor such as a polysilicon transistor. In another example (e.g., the one depicted in FIG. 20) , the transistors may be an n-type transistor such as a metal oxide transistor.

[0199] In some embodiments, in the pixel driving circuit depicted in FIG. 20, all transistors operate in the linear region, and no transistor operates in the saturated region. FIG. 21A is a timing diagram illustrating various signals in the operation of a pixel driving circuit in a first cycle in a frame of image in some embodiments according to the present disclosure. FIG. 21B is a timing diagram illustrating various signals in the operation of a pixel driving circuit in a first cycle in a frame of image in some embodiments according to the present disclosure. FIG. 22A is a timing diagram illustrating various signals in the operation of a pixel driving circuit in a second cycle in a frame of image in some embodiments according to the present disclosure. FIG. 22B is a timing diagram illustrating various signals in the operation of a pixel driving circuit in a second cycle in a frame of image in some embodiments according to the present disclosure. FIG. 23A is a timing diagram illustrating various signals in the operation of a pixel driving circuit in a third cycle in a frame of image in some embodiments according to the present disclosure. FIG. 23B is a timing diagram illustrating various signals in the operation of a pixel driving circuit in a third cycle in a frame of image in some embodiments according to the present disclosure.

[0200] Referring to FIG. 20, FIG. 21A, FIG. 21B, FIG. 22A, FIG. 22B, FIG. 23A, and FIG. 23B, the operation of the pixel driving circuit in a frame of image includes multiple cycles, for example, a first cycle CL1, a second cycle CL2, and a third cycle CL3. Optionally, the number of cycles in the frame of image is the same as the number of light emitting elements driven by a pixel driving circuit. For example, the pixel driving circuit depicted in FIG. 20 is configured to drive light emission in three light emitting elements, and the number of cycles in the frame of image is three.

[0201] In some embodiments, a respective cycle of the multiple cycles includes m’ number of sub-cycles, m’ being a positive integer greater than 1. In one example, m’ = 4. Referring to FIG. 20 , FIG. 21A and FIG. 21B, in some embodiments, the first cycle CL1 includes a first  sub-cycle SC1, a second sub-cycle SC2, ..., an m’-th sub-cycle SCm’. The inventors of the present disclosure discover that, by having an eighth transistor T8 coupled to a second data line DL2 and controlled by a fifth gate line G5, the number of sub-cycles in the respective cycle may be reduced by half. In some embodiments, the respective cycle of the multiple cycles includes m number of periods. Optionally, m = 2m’. Optionally, a respective sub-cycle includes two periods. In one example, the first sub-cycle SC1 includes a first period t1 and a second period t2; the second sub-cycle SC2 includes a third period t3 and a fourth period t4; ... ; and a m’-th sub-cycle SCm’ includes a (m-1) -th period and a m-th period.

[0202] In FIG. 21A, FIG. 22A, and FIG. 23A, G1 <1> denotes a first gate line connected to a first row of pixel driving circuits, G1 <2> denotes a first gate line connected to a second row of pixel driving circuits, G1 <n / 2> denotes a first gate line connected to a (n / 2) -th row of pixel driving circuits, and G1 <n> denotes a first gate line connected to an n-th row of pixel driving circuits. G5 <1> denotes a fifth gate line connected to a first row of pixel driving circuits, G5 <2> denotes a fifth gate line connected to a second row of pixel driving circuits, G5 <n / 2> denotes a fifth gate line connected to a (n / 2) -th row of pixel driving circuits, and G5 <n> denotes a fifth gate line connected to an n-th row of pixel driving circuits. In FIG. 21B, EM <1> denotes a light emitting control signal line connected to a first row of pixel driving circuits, EM <2> denotes a light emitting control signal line connected to a second row of pixel driving circuits, EM <n / 2> denotes a light emitting control signal line connected to a (n / 2) -th row of pixel driving circuits, and EM <n> denotes a light emitting control signal line connected to an n-th row of pixel driving circuits.

[0203] In some embodiments, the first cycle CL1 includes n / 2 number of first periods for driving the n number of rows of pixel driving circuits, n / 2 number of second periods for driving the n number of rows of pixel driving circuits, ..., and n / 2 number of m-th periods for driving the n number of rows of pixel driving circuits. The second cycle CL2 includes n / 2 number of first periods for driving the n number of rows of pixel driving circuits, n / 2 number of second periods for driving the n number of rows of pixel driving circuits, ..., and n / 2 number of m-th periods for driving the n number of rows of pixel driving circuits. The third cycle CL3 includes n / 2 number of first periods for driving the n number of rows of pixel driving circuits, n / 2 number of second periods for driving the n number of rows of pixel driving circuits, ..., and n / 2 number of m-th periods for driving the n number of rows of pixel driving circuits. In FIG. 21A, FIG. 21B, FIG. 22A, FIG. 22B, FIG. 23A, and FIG. 23B, t1 denotes a first period for driving the first row of pixel driving circuit, t2 denotes a second period for driving the first row of pixel driving circuit, t3 denotes a third period for driving the first row of pixel driving circuit, t4 denotes a fourth period for driving the first row of pixel driving circuit, ..., t (m-1) denotes an (m-1) -th period for driving the first row of pixel driving circuit, tm denotes an m-th period for driving the first row of pixel driving circuit.

[0204] Referring to FIG. 21B, FIG. 22B, and FIG. 23B, 1DU11 denotes a duration of an effective voltage provided by the light emitting control signal line connected to a first row of  pixel driving circuits during a first period for driving the first row of pixel driving circuits. 1DU21 denotes a duration of an effective voltage provided by the light emitting control signal line connected to a second row of pixel driving circuits during a first period for driving the second row of pixel driving circuits. 1DU (n / 2) 1 denotes a duration of an effective voltage provided by the light emitting control signal line connected to a (n / 2) -th row of pixel driving circuits during a first period for driving the third row of pixel driving circuits. 1DUn1 denotes a duration of an effective voltage provided by the light emitting control signal line connected to an n-th row of pixel driving circuits during a first period for driving the n-th row of pixel driving circuits.

[0205] Referring to FIG. 21B, FIG. 22B, and FIG. 23B, 1DU12 denotes a duration of an effective voltage provided by the light emitting control signal line connected to a first row of pixel driving circuits during a second period for driving the first row of pixel driving circuits. 1DU22 denotes a duration of an effective voltage provided by the light emitting control signal line connected to a second row of pixel driving circuits during a second period for driving the second row of pixel driving circuits. 1DU (n / 2) 2 denotes a duration of an effective voltage provided by the light emitting control signal line connected to a (n / 2) -th row of pixel driving circuits during a second period for driving the third row of pixel driving circuits. 1DUn2 denotes a duration of an effective voltage provided by the light emitting control signal line connected to an n-th row of pixel driving circuits during a second period for driving the n-th row of pixel driving circuits.

[0206] Referring to FIG. 21B, FIG. 22B, and FIG. 23B, 1DU13 denotes a duration of an effective voltage provided by the light emitting control signal line connected to a first row of pixel driving circuits during a third period for driving the first row of pixel driving circuits. 1DU23 denotes a duration of an effective voltage provided by the light emitting control signal line connected to a second row of pixel driving circuits during a third period for driving the second row of pixel driving circuits. 1DU (n / 2) 3 denotes a duration of an effective voltage provided by the light emitting control signal line connected to a (n / 2) -th row of pixel driving circuits during a third period for driving the third row of pixel driving circuits. 1DUn3 denotes a duration of an effective voltage provided by the light emitting control signal line connected to an n-th row of pixel driving circuits during a third period for driving the n-th row of pixel driving circuits.

[0207] Referring to FIG. 21B, FIG. 22B, and FIG. 23B, 1DU14 denotes a duration of an effective voltage provided by the light emitting control signal line connected to a first row of pixel driving circuits during a fourth period for driving the first row of pixel driving circuits. 1DU24 denotes a duration of an effective voltage provided by the light emitting control signal line connected to a second row of pixel driving circuits during a fourth period for driving the second row of pixel driving circuits. 1DU (n / 2) 4 denotes a duration of an effective voltage provided by the light emitting control signal line connected to a (n / 2) -th row of pixel driving circuits during a fourth period for driving the third row of pixel driving circuits. 1DUn4  denotes a duration of an effective voltage provided by the light emitting control signal line connected to an n-th row of pixel driving circuits during a fourth period for driving the n-th row of pixel driving circuits.

[0208] Referring to FIG. 21B, FIG. 22B, and FIG. 23B, 1DU1 (m-1) denotes a duration of an effective voltage provided by the light emitting control signal line connected to a first row of pixel driving circuits during an (m-1) -th period for driving the first row of pixel driving circuits. 1DU2 (m-1) denotes a duration of an effective voltage provided by the light emitting control signal line connected to a second row of pixel driving circuits during an (m-1) -th period for driving the second row of pixel driving circuits. 1DU3 (m-1) denotes a duration of an effective voltage provided by the light emitting control signal line connected to a third row of pixel driving circuits during an (m-1) -th period for driving the third row of pixel driving circuits. 1DUn (m-1) denotes a duration of an effective voltage provided by the light emitting control signal line connected to an n-th row of pixel driving circuits during an (m-1) -th period for driving the n-th row of pixel driving circuits.

[0209] Referring to FIG. 21B, FIG. 22B, and FIG. 23B, 1DU1m denotes a duration of an effective voltage provided by the light emitting control signal line connected to a first row of pixel driving circuits during an m-th period for driving the first row of pixel driving circuits. 1DU2m denotes a duration of an effective voltage provided by the light emitting control signal line connected to a second row of pixel driving circuits during an m-th period for driving the second row of pixel driving circuits. 1DU3m denotes a duration of an effective voltage provided by the light emitting control signal line connected to a third row of pixel driving circuits during an m-th period for driving the third row of pixel driving circuits. 1DUnm denotes a duration of an effective voltage provided by the light emitting control signal line connected to an n-th row of pixel driving circuits during an m-th period for driving the n-th row of pixel driving circuits.

[0210] In some embodiments, referring to FIG. 20, FIG. 21A, and FIG. 21B, the first cycle CL1 includes a first period t1, a second period t2, ..., an m-th period tm. In the first period t1, an effective voltage is provided through the first gate line G1 in the first row (e.g., the G1 <1> in FIG. 21A) , an effective voltage is provided through the fifth gate line G5 in the (n / 2) -th row (e.g., the G5 <n / 2> in FIG. 21A) , an ineffective voltage is provided through the second gate line G2, an effective voltage is provided through the third gate line G3, and an effective voltage is provided through the fourth gate line G4. In a pixel driving circuit in the first row, the first transistor T1, the third transistor T3, the seventh transistor T7, the fifth transistor T5, and the sixth transistor T6 are turned on; the fourth transistor T4 and the eighth transistor T8 are turned off. In a pixel driving circuit in the (n / 2) -th row, the eighth transistor T8, the third transistor T3, the seventh transistor T7, the fifth transistor T5, and the sixth transistor T6 are turned on; the fourth transistor T4 and first transistor T1 are turned off.

[0211] In the second period t2, an effective voltage is provided through the first gate line G1 in the (n / 2) -th row (e.g., the G1 <n / 2> in FIG. 21A) , an effective voltage is provided through the fifth gate line G5 in the first row (e.g., the G5 <1> in FIG. 21A) , an effective voltage is provided through the fifth gate line G5 in the n-th row (e.g., the G5 <n> in FIG. 21A) , an ineffective voltage is provided through the second gate line G2, an effective voltage is provided through the third gate line G3, and an effective voltage is provided through the fourth gate line G4. In a pixel driving circuit in the first row, the eighth transistor T8, the third transistor T3, the seventh transistor T7, the fifth transistor T5, and the sixth transistor T6 are turned on; the fourth transistor T4 and first transistor T1 are turned off. In a pixel driving circuit in the (n / 2) -th row, the first transistor T1, the third transistor T3, the seventh transistor T7, the fifth transistor T5, and the sixth transistor T6 are turned on; the fourth transistor T4 and the eighth transistor T8 are turned off.

[0212] In the third period t3, an effective voltage is provided through the first gate line G1 in the first row (e.g., the G1 <1> in FIG. 21A) , an effective voltage is provided through the fifth gate line G5 in the (n / 2) -th row (e.g., the G5 <n / 2> in FIG. 21A) , an ineffective voltage is provided through the second gate line G2, an effective voltage is provided through the third gate line G3, and an effective voltage is provided through the fourth gate line G4. In a pixel driving circuit in the first row, the first transistor T1, the third transistor T3, the seventh transistor T7, the fifth transistor T5, and the sixth transistor T6 are turned on; the fourth transistor T4 and the eighth transistor T8 are turned off. In a pixel driving circuit in the (n / 2) -th row, the eighth transistor T8, the third transistor T3, the seventh transistor T7, the fifth transistor T5, and the sixth transistor T6 are turned on; the fourth transistor T4 and first transistor T1 are turned off.

[0213] In the fourth period t4, an effective voltage is provided through the first gate line G1 in the (n / 2) -th row (e.g., the G1 <n / 2> in FIG. 21A) , an effective voltage is provided through the fifth gate line G5 in the first row (e.g., the G5 <1> in FIG. 21A) , an effective voltage is provided through the fifth gate line G5 in the n-th row (e.g., the G5 <n> in FIG. 21A) , an ineffective voltage is provided through the second gate line G2, an effective voltage is provided through the third gate line G3, and an effective voltage is provided through the fourth gate line G4. In a pixel driving circuit in the first row, the eighth transistor T8, the third transistor T3, the seventh transistor T7, the fifth transistor T5, and the sixth transistor T6 are turned on; the fourth transistor T4 and first transistor T1 are turned off. In a pixel driving circuit in the (n / 2) -th row, the first transistor T1, the third transistor T3, the seventh transistor T7, the fifth transistor T5, and the sixth transistor T6 are turned on; the fourth transistor T4 and the eighth transistor T8 are turned off.

[0214] In the (m-1) -th period t (m-1) , an effective voltage is provided through the first gate line G1 in the first row (e.g., the G1 <1> in FIG. 21A) , an effective voltage is provided through the fifth gate line G5 in the (n / 2) -th row (e.g., the G5 <n / 2> in FIG. 21A) , an ineffective voltage is provided through the second gate line G2, an effective voltage is provided through the third  gate line G3, and an effective voltage is provided through the fourth gate line G4. In a pixel driving circuit in the first row, the first transistor T1, the third transistor T3, the seventh transistor T7, the fifth transistor T5, and the sixth transistor T6 are turned on; the fourth transistor T4 and the eighth transistor T8 are turned off. In a pixel driving circuit in the (n / 2) -th row, the eighth transistor T8, the third transistor T3, the seventh transistor T7, the fifth transistor T5, and the sixth transistor T6 are turned on; the fourth transistor T4 and first transistor T1 are turned off.

[0215] In the m-th period tm, an effective voltage is provided through the first gate line G1 in the (n / 2) -th row (e.g., the G1 <n / 2> in FIG. 21A) , an effective voltage is provided through the fifth gate line G5 in the first row (e.g., the G5 <1> in FIG. 21A) , an effective voltage is provided through the fifth gate line G5 in the n-th row (e.g., the G5 <n> in FIG. 21A) , an ineffective voltage is provided through the second gate line G2, an effective voltage is provided through the third gate line G3, and an effective voltage is provided through the fourth gate line G4. In a pixel driving circuit in the first row, the eighth transistor T8, the third transistor T3, the seventh transistor T7, the fifth transistor T5, and the sixth transistor T6 are turned on; the fourth transistor T4 and first transistor T1 are turned off. In a pixel driving circuit in the (n / 2) -th row, the first transistor T1, the third transistor T3, the seventh transistor T7, the fifth transistor T5, and the sixth transistor T6 are turned on; the fourth transistor T4 and the eighth transistor T8 are turned off.

[0216] In the first period t1, the data line DL is configured to provide a first data signal configured to drive light emission in the first light emitting element LE1 in the first row; and the second data line DL2 is configured to provide a second data signal configured to drive light emission in the first light emitting element LE1 in the (n / 2) -th row. The first light emitting element LE1 in the first row and the first light emitting element LE1 in the (n / 2) -th row are configured to emit light. The second light emitting element LE2 and the third light emitting element LE3 in the first row or in the (n / 2) -th row are turned off.

[0217] In the second period t2, the data line DL is configured to provide a first data signal configured to drive light emission in the first light emitting element LE1 in the (n / 2) -th row; and the second data line DL2 is configured to provide a second data signal configured to drive light emission in the first light emitting element LE1 in the first row. The first light emitting element LE1 in the (n / 2) -th row and the first light emitting element LE1 in the first row are configured to emit light. The second light emitting element LE2 and the third light emitting element LE3 are turned off.

[0218] In the third period t3, the data line DL is configured to provide a first data signal configured to drive light emission in the first light emitting element LE1 in the first row; and the second data line DL2 is configured to provide a second data signal configured to drive light emission in the first light emitting element LE1 in the (n / 2) -th row. The first light emitting element LE1 in the first row and the first light emitting element LE1 in the (n / 2) -th row are  configured to emit light. The second light emitting element LE2 and the third light emitting element LE3 in the first row or in the (n / 2) -th row are turned off.

[0219] In the fourth period t4, the data line DL is configured to provide a first data signal configured to drive light emission in the first light emitting element LE1 in the (n / 2) -th row; and the second data line DL2 is configured to provide a second data signal configured to drive light emission in the first light emitting element LE1 in the first row. The first light emitting element LE1 in the (n / 2) -th row and the first light emitting element LE1 in the first row are configured to emit light. The second light emitting element LE2 and the third light emitting element LE3 are turned off.

[0220] In the (m-1) -th period t (m-1) , the data line DL is configured to provide a first data signal configured to drive light emission in the first light emitting element LE1 in the first row; and the second data line DL2 is configured to provide a second data signal configured to drive light emission in the first light emitting element LE1 in the (n / 2) -th row. The first light emitting element LE1 in the first row and the first light emitting element LE1 in the (n / 2) -th row are configured to emit light. The second light emitting element LE2 and the third light emitting element LE3 in the first row or in the (n / 2) -th row are turned off.

[0221] In the m-th period tm, the data line DL is configured to provide a first data signal configured to drive light emission in the first light emitting element LE1 in the (n / 2) -th row; and the second data line DL2 is configured to provide a second data signal configured to drive light emission in the first light emitting element LE1 in the first row. The first light emitting element LE1 in the (n / 2) -th row and the first light emitting element LE1 in the first row are configured to emit light. The second light emitting element LE2 and the third light emitting element LE3 are turned off.

[0222] During the first cycle CL1, the method of driving the pixel driving circuit includes providing an effective voltage with a duration 1DU11 through the light emitting control signal line in a first row to a gate electrode of a light emitting control transistor in a first row of pixel driving circuits during a first period t1; providing an effective voltage with a duration 1DU (n / 2) 1 through the light emitting control signal line in a (n / 2) -th row to a gate electrode of a light emitting control transistor in a (n / 2) -th row of pixel driving circuits during the first period t1; providing an effective voltage with a duration 1DU12 through the light emitting control signal line in the first row to a gate electrode of a light emitting control transistor in the first row of pixel driving circuits during a second period t2; providing an effective voltage with a duration 1DU (n / 2) 2 through the light emitting control signal line in the (n / 2) -th row to a gate electrode of a light emitting control transistor in the (n / 2) -th row of pixel driving circuits during the second period t2; providing an effective voltage with a duration 1DU13 through the light emitting control signal line in the first row to a gate electrode of a light emitting control transistor in the first row of pixel driving circuits during a third period t3; providing an effective voltage with a duration 1DU (n / 2) 3 through the light emitting control signal line in the  (n / 2) -th row to a gate electrode of a light emitting control transistor in the (n / 2) -th row of pixel driving circuits during the third period t3; providing an effective voltage with a duration 1DU14 through the light emitting control signal line in the first row to a gate electrode of a light emitting control transistor in the first row of pixel driving circuits during a fourth period t4; providing an effective voltage with a duration 1DU (n / 2) 4 through the light emitting control signal line in the (n / 2) -th row to a gate electrode of a light emitting control transistor in the (n / 2) -th row of pixel driving circuits during the fourth period t4; providing an effective voltage with a duration 1DU1 (m-1) through the light emitting control signal line in the first row to a gate electrode of a light emitting control transistor in the first row of pixel driving circuits during a (m-1) -th period t (m-1) ; providing an effective voltage with a duration 1DU (n / 2) (m-1) through the light emitting control signal line in the (n / 2) -th row to a gate electrode of a light emitting control transistor in the (n / 2) -th row of pixel driving circuits during the (m-1) -th period t (m-1) ; ... ; providing an effective voltage with a duration 1DU1m through the light emitting control signal line in the first row to a gate electrode of a light emitting control transistor in the first row of pixel driving circuits during a m-th period tm; and providing an effective voltage with a duration 1DU (n / 2) m through the light emitting control signal line in the (n / 2) -th row to a gate electrode of a light emitting control transistor in the (n / 2) -th row of pixel driving circuits during the m-th period tm.

[0223] During a first period t1, the first light emitting element LE1 in the first row is configured to emit light for the duration 1DU11. During a second period t2, the first light emitting element LE1 in the first row is configured to emit light for the duration 1DU12. During a third period t3, the first light emitting element LE1 in the first row is configured to emit light for the duration 1DU13. During a fourth period t4, the first light emitting element LE1 in the first row is configured to emit light for the duration 1DU14. During a (m-1) -th period t (m-1) , the first light emitting element LE1 in the first row is configured to emit light for the duration 1DU1 (m-1) . During an m-th period tm, the first light emitting element LE1 in the first row is configured to emit light for the duration 1DU1m. The durations 1DU11 to 1DU1m may be the same or different from each other. By varying the duration in each period, different combinations of 1DU11 to 1DU1m can result in different grayscale values for the first light emitting element LE1 in the first row in the first cycle CL1. In one example, m is 8, and a total number of possible combinations of 1DU11 to 1DU1m is 256, corresponding to 256 different grayscale values for the first light emitting element LE1 in the first row in the first cycle CL1.

[0224] During a first period t1, the first light emitting element LE1 in the (n / 2) -th row is configured to emit light for the duration 1DU (n / 2) 1. During a second period t2, the first light emitting element LE1 in the (n / 2) -th row is configured to emit light for the duration 1DU (n / 2) 2. During a third period t3, the first light emitting element LE1 in the (n / 2) -th row is configured to emit light for the duration 1DU (n / 2) 3. During a fourth period t4, the first light emitting element LE1 in the (n / 2) -th row is configured to emit light for the duration 1DU (n / 2) 4. During a (m-2) -th period t (m-1) , the first light emitting element LE1 in the (n / 2) -th row is configured  to emit light for the duration 1DU (n / 2) (m-1) . During an m-th period tm, the first light emitting element LE1 in the (n / 2) -th row is configured to emit light for the duration 1DU (n / 2) m. The durations 1DU (n / 2) 1 to 1DU (n / 2) m may be the same or different from each other. By varying the duration in each period, different combinations of 1DU (n / 2) 1 to 1DU (n / 2) m can result in different grayscale values for the first light emitting element LE1 in the (n / 2) -th row in the first cycle CL1. In one example, m is 8, and a total number of possible combinations of 1DU (n / 2) 1 to 1DU (n / 2) m is 256, corresponding to 256 different grayscale values for the first light emitting element LE1 in the (n / 2) -th row in the first cycle CL1.

[0225] The operation for driving other rows of pixel driving circuits is similar to the operation for driving the first row of pixel driving circuits described above. Different combinations of 1DU21 to 1DU2m can result in different grayscale values for the first light emitting element LE1 in the second row in the first cycle CL1. In one example, m is 8, and a total number of possible combinations of 1DU21 to 1DU2m is 256, corresponding to 256 different grayscale values for the first light emitting element LE1 in the second row in the first cycle CL1. Different combinations of 1DU (n / 2) 1 to 1DU (n / 2) m can result in different grayscale values for the first light emitting element LE1 in the (n / 2) -th row in the first cycle CL1. In one example, m is 8, and a total number of possible combinations of 1DU (n / 2) 1 to 1DU (n / 2) m is 256, corresponding to 256 different grayscale values for the first light emitting element LE1 in the (n / 2) -th row in the first cycle CL1.

[0226] In some embodiments, referring to FIG. 20, FIG. 22A, and FIG. 22B, the second cycle CL2 includes a first period t1, a second period t2, ..., an m-th period tm. In the first period t1, an effective voltage is provided through the first gate line G1 in the first row (e.g., the G1 <1> in FIG. 22A) , an effective voltage is provided through the fifth gate line G5 in the (n / 2) -th row (e.g., the G5 <n / 2> in FIG. 22A) , an effective voltage is provided through the second gate line G2, an ineffective voltage is provided through the third gate line G3, and an effective voltage is provided through the fourth gate line G4. In a pixel driving circuit in the first row, the first transistor T1, the third transistor T3, the seventh transistor T7, the fourth transistor T4, and the sixth transistor T6 are turned on; the fifth transistor T5 and the eighth transistor T8 are turned off. In a pixel driving circuit in the (n / 2) -th row, the eighth transistor T8, the third transistor T3, the seventh transistor T7, the fourth transistor T4, and the sixth transistor T6 are turned on; the fifth transistor T5 and first transistor T1 are turned off.

[0227] In the second period t2, an effective voltage is provided through the first gate line G1 in the (n / 2) -th row (e.g., the G1 <n / 2> in FIG. 22A) , an effective voltage is provided through the fifth gate line G5 in the first row (e.g., the G5 <1> in FIG. 22A) , an effective voltage is provided through the fifth gate line G5 in the n-th row (e.g., the G5 <n> in FIG. 22A) , an effective voltage is provided through the second gate line G2, an ineffective voltage is provided through the third gate line G3, and an effective voltage is provided through the fourth gate line G4. In a pixel driving circuit in the first row, the eighth transistor T8, the third transistor T3, the seventh transistor T7, the fourth transistor T4, and the sixth transistor T6 are  turned on; the fifth transistor T5 and first transistor T1 are turned off. In a pixel driving circuit in the (n / 2) -th row, the first transistor T1, the third transistor T3, the seventh transistor T7, the fourth transistor T4, and the sixth transistor T6 are turned on; the fifth transistor T5 and the eighth transistor T8 are turned off.

[0228] In the third period t3, an effective voltage is provided through the first gate line G1 in the first row (e.g., the G1 <1> in FIG. 22A) , an effective voltage is provided through the fifth gate line G5 in the (n / 2) -th row (e.g., the G5 <n / 2> in FIG. 22A) , an effective voltage is provided through the second gate line G2, an ineffective voltage is provided through the third gate line G3, and an effective voltage is provided through the fourth gate line G4. In a pixel driving circuit in the first row, the first transistor T1, the third transistor T3, the seventh transistor T7, the fourth transistor T4, and the sixth transistor T6 are turned on; the fifth transistor T5 and the eighth transistor T8 are turned off. In a pixel driving circuit in the (n / 2) -th row, the eighth transistor T8, the third transistor T3, the seventh transistor T7, the fourth transistor T4, and the sixth transistor T6 are turned on; the fifth transistor T5 and first transistor T1 are turned off.

[0229] In the fourth period t4, an effective voltage is provided through the first gate line G1 in the (n / 2) -th row (e.g., the G1 <n / 2> in FIG. 22A) , an effective voltage is provided through the fifth gate line G5 in the first row (e.g., the G5 <1> in FIG. 22A) , an effective voltage is provided through the fifth gate line G5 in the n-th row (e.g., the G5 <n> in FIG. 22A) , an effective voltage is provided through the second gate line G2, an ineffective voltage is provided through the third gate line G3, and an effective voltage is provided through the fourth gate line G4. In a pixel driving circuit in the first row, the eighth transistor T8, the third transistor T3, the seventh transistor T7, the fourth transistor T4, and the sixth transistor T6 are turned on; the fifth transistor T5 and first transistor T1 are turned off. In a pixel driving circuit in the (n / 2) -th row, the first transistor T1, the third transistor T3, the seventh transistor T7, the fourth transistor T4, and the sixth transistor T6 are turned on; the fifth transistor T5 and the eighth transistor T8 are turned off.

[0230] In the (m-1) -th period t (m-1) , an effective voltage is provided through the first gate line G1 in the first row (e.g., the G1 <1> in FIG. 22A) , an effective voltage is provided through the fifth gate line G5 in the (n / 2) -th row (e.g., the G5 <n / 2> in FIG. 22A) , an effective voltage is provided through the second gate line G2, an ineffective voltage is provided through the third gate line G3, and an effective voltage is provided through the fourth gate line G4. In a pixel driving circuit in the first row, the first transistor T1, the third transistor T3, the seventh transistor T7, the fourth transistor T4, and the sixth transistor T6 are turned on; the fifth transistor T5 and the eighth transistor T8 are turned off. In a pixel driving circuit in the (n / 2) -th row, the eighth transistor T8, the third transistor T3, the seventh transistor T7, the fourth transistor T4, and the sixth transistor T6 are turned on; the fifth transistor T5 and first transistor T1 are turned off.

[0231] In the m-th period tm, an effective voltage is provided through the first gate line G1 in the (n / 2) -th row (e.g., the G1 <n / 2> in FIG. 22A) , an effective voltage is provided through the fifth gate line G5 in the first row (e.g., the G5 <1> in FIG. 22A) , an effective voltage is provided through the fifth gate line G5 in the n-th row (e.g., the G5 <n> in FIG. 22A) , an effective voltage is provided through the second gate line G2, an ineffective voltage is provided through the third gate line G3, and an effective voltage is provided through the fourth gate line G4. In a pixel driving circuit in the first row, the eighth transistor T8, the third transistor T3, the seventh transistor T7, the fourth transistor T4, and the sixth transistor T6 are turned on; the fifth transistor T5 and first transistor T1 are turned off. In a pixel driving circuit in the (n / 2) -th row, the first transistor T1, the third transistor T3, the seventh transistor T7, the fourth transistor T4, and the sixth transistor T6 are turned on; the fifth transistor T5 and the eighth transistor T8 are turned off.

[0232] In the first period t1, the data line DL is configured to provide a third data signal configured to drive light emission in the second light emitting element LE2 in the first row; and the second data line DL2 is configured to provide a fourth data signal configured to drive light emission in the second light emitting element LE2 in the (n / 2) -th row. The second light emitting element LE2 in the first row and the second light emitting element LE2 in the (n / 2) -th row are configured to emit light. The first light emitting element LE1 and the third light emitting element LE3 in the first row or in the (n / 2) -th row are turned off.

[0233] In the second period t2, the data line DL is configured to provide a third data signal configured to drive light emission in the second light emitting element LE2 in the (n / 2) -th row; and the second data line DL2 is configured to provide a fourth data signal configured to drive light emission in the second light emitting element LE2 in the first row. The second light emitting element LE2 in the (n / 2) -th row and the second light emitting element LE2 in the first row are configured to emit light. The first light emitting element LE1 and the third light emitting element LE3 in the first row or in the (n / 2) -th row are turned off.

[0234] In the third period t3, the data line DL is configured to provide a third data signal configured to drive light emission in the second light emitting element LE2 in the first row; and the second data line DL2 is configured to provide a fourth data signal configured to drive light emission in the second light emitting element LE2 in the (n / 2) -th row. The second light emitting element LE2 in the first row and the second light emitting element LE2 in the (n / 2) -th row are configured to emit light. The first light emitting element LE1 and the third light emitting element LE3 in the first row or in the (n / 2) -th row are turned off.

[0235] In the fourth period t4, the data line DL is configured to provide a third data signal configured to drive light emission in the second light emitting element LE2 in the (n / 2) -th row; and the second data line DL2 is configured to provide a fourth data signal configured to drive light emission in the second light emitting element LE2 in the first row. The second light emitting element LE2 in the (n / 2) -th row and the second light emitting element LE2 in the first  row are configured to emit light. The first light emitting element LE1 and the third light emitting element LE3 in the first row or in the (n / 2) -th row are turned off.

[0236] In the (m-1) -th period t (m-1) , the data line DL is configured to provide a third data signal configured to drive light emission in the second light emitting element LE2 in the first row; and the second data line DL2 is configured to provide a fourth data signal configured to drive light emission in the second light emitting element LE2 in the (n / 2) -th row. The second light emitting element LE2 in the first row and the second light emitting element LE2 in the (n / 2) -th row are configured to emit light. The first light emitting element LE1 and the third light emitting element LE3 in the first row or in the (n / 2) -th row are turned off.

[0237] In the m-th period tm, the data line DL is configured to provide a third data signal configured to drive light emission in the second light emitting element LE2 in the (n / 2) -th row; and the second data line DL2 is configured to provide a fourth data signal configured to drive light emission in the second light emitting element LE2 in the first row. The second light emitting element LE2 in the (n / 2) -th row and the second light emitting element LE2 in the first row are configured to emit light. The first light emitting element LE1 and the third light emitting element LE3 in the first row or in the (n / 2) -th row are turned off.

[0238] During the second cycle CL2, the method of driving the pixel driving circuit includes providing an effective voltage with a duration 2DU11 through the light emitting control signal line in a first row to a gate electrode of a light emitting control transistor in a first row of pixel driving circuits during a first period t1; providing an effective voltage with a duration 2DU (n / 2) 1 through the light emitting control signal line in a (n / 2) -th row to a gate electrode of a light emitting control transistor in a (n / 2) -th row of pixel driving circuits during the first period t1; providing an effective voltage with a duration 2DU12 through the light emitting control signal line in the first row to a gate electrode of a light emitting control transistor in the first row of pixel driving circuits during a second period t2; providing an effective voltage with a duration 2DU (n / 2) 2 through the light emitting control signal line in the (n / 2) -th row to a gate electrode of a light emitting control transistor in the (n / 2) -th row of pixel driving circuits during the second period t2; providing an effective voltage with a duration 2DU13 through the light emitting control signal line in the first row to a gate electrode of a light emitting control transistor in the first row of pixel driving circuits during a third period t3; providing an effective voltage with a duration 2DU (n / 2) 3 through the light emitting control signal line in the (n / 2) -th row to a gate electrode of a light emitting control transistor in the (n / 2) -th row of pixel driving circuits during the third period t3; providing an effective voltage with a duration 2DU14 through the light emitting control signal line in the first row to a gate electrode of a light emitting control transistor in the first row of pixel driving circuits during a fourth period t4; providing an effective voltage with a duration 2DU (n / 2) 4 through the light emitting control signal line in the (n / 2) -th row to a gate electrode of a light emitting control transistor in the (n / 2) -th row of pixel driving circuits during the fourth period t4; providing an effective voltage with a duration 2DU1 (m-1) through the light emitting control signal line in the first row to a  gate electrode of a light emitting control transistor in the first row of pixel driving circuits during a (m-1) -th period t (m-1) ; providing an effective voltage with a duration 2DU (n / 2) (m-1) through the light emitting control signal line in the (n / 2) -th row to a gate electrode of a light emitting control transistor in the (n / 2) -th row of pixel driving circuits during the (m-1) -th period t (m-1) ; ... ; providing an effective voltage with a duration 2DU1m through the light emitting control signal line in the first row to a gate electrode of a light emitting control transistor in the first row of pixel driving circuits during a m-th period tm; and providing an effective voltage with a duration 2DU (n / 2) m through the light emitting control signal line in the (n / 2) -th row to a gate electrode of a light emitting control transistor in the (n / 2) -th row of pixel driving circuits during the m-th period tm.

[0239] During a first period t1, the second light emitting element LE2 in the first row is configured to emit light for the duration 2DU11. During a second period t2, the second light emitting element LE2 in the first row is configured to emit light for the duration 2DU12. During a third period t3, the second light emitting element LE2 in the first row is configured to emit light for the duration 2DU13. During a fourth period t4, the second light emitting element LE2 in the first row is configured to emit light for the duration 2DU14. During a (m-1) -th period t (m-1) , the second light emitting element LE2 in the first row is configured to emit light for the duration 2DU1 (m-1) . During an m-th period tm, the second light emitting element LE2 in the first row is configured to emit light for the duration 2DU1m. The durations 2DU11 to 2DU1m may be the same or different from each other. By varying the duration in each period, different combinations of 2DU11 to 2DU1m can result in different grayscale values for the first light emitting element LE1 in the first row in the second cycle CL2. In one example, m is 8, and a total number of possible combinations of 2DU11 to 2DU1m is 256, corresponding to 256 different grayscale values for the second light emitting element LE2 in the first row in the second cycle CL2.

[0240] During a first period t1, the second light emitting element LE2 in the (n / 1) -th row is configured to emit light for the duration 2DU (n / 2) 1. During a second period t2, the second light emitting element LE2 in the (n / 1) -th row is configured to emit light for the duration 2DU (n / 2) 2. During a third period t3, the second light emitting element LE2 in the (n / 1) -th row is configured to emit light for the duration 2DU (n / 2) 3. During a fourth period t4, the second light emitting element LE2 in the (n / 1) -th row is configured to emit light for the duration 2DU (n / 2) 4. During a (m-1) -th period t (m-1) , the second light emitting element LE2 in the (n / 1) -th row is configured to emit light for the duration 2DU (n / 2) (m-1) . During an m-th period tm, the second light emitting element LE2 in the (n / 1) -th row is configured to emit light for the duration 2DU (n / 2) m. The durations 2DU (n / 2) 1 to 2DU (n / 2) m may be the same or different from each other. By varying the duration in each period, different combinations of 2DU (n / 2) 1 to 2DU (n / 2) m can result in different grayscale values for the second light emitting element LE2 in the (n / 2) -th row in the second cycle CL2. In one example, m is 8, and a total number of possible combinations of 2DU (n / 2) 1 to 2DU (n / 2) m is 256, corresponding to 256  different grayscale values for the second light emitting element LE2 in the (n / 2) -th row in the second cycle CL2.

[0241] The operation for driving other rows of pixel driving circuits is similar to the operation for driving the first row of pixel driving circuits described above. Different combinations of 2DU21 to 2DU2m can result in different grayscale values for the second light emitting element LE2 in the second row in the second cycle CL2. In one example, m is 8, and a total number of possible combinations of 2DU21 to 2DU2m is 256, corresponding to 256 different grayscale values for the first light emitting element LE1 in the second row in the second cycle CL2. Different combinations of 2DU (n / 2) 1 to 2DU (n / 2) m can result in different grayscale values for the second light emitting element LE2 in the (n / 2) -th row in the second cycle CL2. In one example, m is 8, and a total number of possible combinations of 2DU (n / 2) 1 to 2DU (n / 2) m is 256, corresponding to 256 different grayscale values for the second light emitting element LE2 in the (n / 2) -th row in the second cycle CL2.

[0242] In some embodiments, referring to FIG. 20, FIG. 23A, and FIG. 23B, the third cycle CL3 includes a first period t1, a second period t2, ..., an m-th period tm. In the first period t1, an effective voltage is provided through the first gate line G1 in the first row (e.g., the G1 <1>in FIG. 23A) , an effective voltage is provided through the fifth gate line G5 in the (n / 2) -th row (e.g., the G5 <n / 2> in FIG. 23A) , an effective voltage is provided through the second gate line G2, an effective voltage is provided through the third gate line G3, and an ineffective voltage is provided through the fourth gate line G4. In a pixel driving circuit in the first row, the first transistor T1, the third transistor T3, the seventh transistor T7, the fourth transistor T4, and the fifth transistor T5 are turned on; the sixth transistor T6 and the eighth transistor T8 are turned off. In a pixel driving circuit in the (n / 2) -th row, the eighth transistor T8, the third transistor T3, the seventh transistor T7, the fourth transistor T4, and the fifth transistor T5 are turned on; the sixth transistor T6 and first transistor T1 are turned off.

[0243] In the second period t2, an effective voltage is provided through the first gate line G1 in the (n / 2) -th row (e.g., the G1 <n / 2> in FIG. 23A) , an effective voltage is provided through the fifth gate line G5 in the first row (e.g., the G5 <1> in FIG. 23A) , an effective voltage is provided through the fifth gate line G5 in the n-th row (e.g., the G5 <n> in FIG. 23A) , an effective voltage is provided through the second gate line G2, an effective voltage is provided through the third gate line G3, and an ineffective voltage is provided through the fourth gate line G4. In a pixel driving circuit in the first row, the eighth transistor T8, the third transistor T3, the seventh transistor T7, the fourth transistor T4, and the fifth transistor T5 are turned on; the sixth transistor T6 and first transistor T1 are turned off. In a pixel driving circuit in the (n / 2) -th row, the first transistor T1, the third transistor T3, the seventh transistor T7, the fourth transistor T4, and the fifth transistor T5 are turned on; the sixth transistor T6 and the eighth transistor T8 are turned off.

[0244] In the third period t3, an effective voltage is provided through the first gate line G1 in the first row (e.g., the G1 <1> in FIG. 23A) , an effective voltage is provided through the fifth gate line G5 in the (n / 2) -th row (e.g., the G5 <n / 2> in FIG. 23A) , an effective voltage is provided through the second gate line G2, an effective voltage is provided through the third gate line G3, and an ineffective voltage is provided through the fourth gate line G4. In a pixel driving circuit in the first row, the first transistor T1, the third transistor T3, the seventh transistor T7, the fourth transistor T4, and the fifth transistor T5 are turned on; the sixth transistor T6 and the eighth transistor T8 are turned off. In a pixel driving circuit in the (n / 2) -th row, the eighth transistor T8, the third transistor T3, the seventh transistor T7, the fourth transistor T4, and the fifth transistor T5 are turned on; the sixth transistor T6 and first transistor T1 are turned off.

[0245] In the fourth period t4, an effective voltage is provided through the first gate line G1 in the (n / 2) -th row (e.g., the G1 <n / 2> in FIG. 23A) , an effective voltage is provided through the fifth gate line G5 in the first row (e.g., the G5 <1> in FIG. 23A) , an effective voltage is provided through the fifth gate line G5 in the n-th row (e.g., the G5 <n> in FIG. 23A) , an effective voltage is provided through the second gate line G2, an effective voltage is provided through the third gate line G3, and an ineffective voltage is provided through the fourth gate line G4. In a pixel driving circuit in the first row, the eighth transistor T8, the third transistor T3, the seventh transistor T7, the fourth transistor T4, and the fifth transistor T5 are turned on; the sixth transistor T6 and first transistor T1 are turned off. In a pixel driving circuit in the (n / 2) -th row, the first transistor T1, the third transistor T3, the seventh transistor T7, the fourth transistor T4, and the fifth transistor T5 are turned on; the sixth transistor T6 and the eighth transistor T8 are turned off.

[0246] In the (m-1) -th period t (m-1) , an effective voltage is provided through the first gate line G1 in the first row (e.g., the G1 <1> in FIG. 23A) , an effective voltage is provided through the fifth gate line G5 in the (n / 2) -th row (e.g., the G5 <n / 2> in FIG. 23A) , an effective voltage is provided through the second gate line G2, an effective voltage is provided through the third gate line G3, and an ineffective voltage is provided through the fourth gate line G4. In a pixel driving circuit in the first row, the first transistor T1, the third transistor T3, the seventh transistor T7, the fourth transistor T4, and the fifth transistor T5 are turned on; the sixth transistor T6 and the eighth transistor T8 are turned off. In a pixel driving circuit in the (n / 2) -th row, the eighth transistor T8, the third transistor T3, the seventh transistor T7, the fourth transistor T4, and the fifth transistor T5 are turned on; the sixth transistor T6 and first transistor T1 are turned off.

[0247] In the m-th period tm, an effective voltage is provided through the first gate line G1 in the (n / 2) -th row (e.g., the G1 <n / 2> in FIG. 23A) , an effective voltage is provided through the fifth gate line G5 in the first row (e.g., the G5 <1> in FIG. 23A) , an effective voltage is provided through the fifth gate line G5 in the n-th row (e.g., the G5 <n> in FIG. 23A) , an effective voltage is provided through the second gate line G2, an effective voltage is provided  through the third gate line G3, and an ineffective voltage is provided through the fourth gate line G4. In a pixel driving circuit in the first row, the eighth transistor T8, the third transistor T3, the seventh transistor T7, the fourth transistor T4, and the fifth transistor T5 are turned on; the sixth transistor T6 and first transistor T1 are turned off. In a pixel driving circuit in the (n / 2) -th row, the first transistor T1, the third transistor T3, the seventh transistor T7, the fourth transistor T4, and the fifth transistor T5 are turned on; the sixth transistor T6 and the eighth transistor T8 are turned off.

[0248] In the first period t1, the data line DL is configured to provide a fifth data signal configured to drive light emission in the third light emitting element LE3 in the first row; and the second data line DL2 is configured to provide a sixth data signal configured to drive light emission in the third light emitting element LE3 in the (n / 2) -th row. The third light emitting element LE3 in the first row and the third light emitting element LE3 in the (n / 2) -th row are configured to emit light. The first light emitting element LE1 and the second light emitting element LE2 in the first row or in the (n / 2) -th row are turned off.

[0249] In the second period t2, the data line DL is configured to provide a fifth data signal configured to drive light emission in the third light emitting element LE3 in the (n / 2) -th row; and the second data line DL2 is configured to provide a sixth data signal configured to drive light emission in the third light emitting element LE3 in the first row. The third light emitting element LE3 in the (n / 2) -th row and the third light emitting element LE3 in the first row are configured to emit light. The first light emitting element LE1 and the second light emitting element LE2 in the first row or in the (n / 2) -th row are turned off.

[0250] In the third period t3, the data line DL is configured to provide a fifth data signal configured to drive light emission in the third light emitting element LE3 in the first row; and the second data line DL2 is configured to provide a sixth data signal configured to drive light emission in the third light emitting element LE3 in the (n / 2) -th row. The third light emitting element LE3 in the first row and the third light emitting element LE3 in the (n / 2) -th row are configured to emit light. The first light emitting element LE1 and the second light emitting element LE2 in the first row or in the (n / 2) -th row are turned off.

[0251] In the fourth period t4, the data line DL is configured to provide a fifth data signal configured to drive light emission in the third light emitting element LE3 in the (n / 2) -th row; and the second data line DL2 is configured to provide a sixth data signal configured to drive light emission in the third light emitting element LE3 in the first row. The third light emitting element LE3 in the (n / 2) -th row and the third light emitting element LE3 in the first row are configured to emit light. The first light emitting element LE1 and the second light emitting element LE2 in the first row or in the (n / 2) -th row are turned off.

[0252] In the (m-1) -th period t (m-1) , the data line DL is configured to provide a fifth data signal configured to drive light emission in the third light emitting element LE3 in the first row; and the second data line DL2 is configured to provide a sixth data signal configured to drive  light emission in the third light emitting element LE3 in the (n / 2) -th row. The third light emitting element LE3 in the first row and the third light emitting element LE3 in the (n / 2) -th row are configured to emit light. The first light emitting element LE1 and the second light emitting element LE2 in the first row or in the (n / 2) -th row are turned off.

[0253] In the m-th period tm, the data line DL is configured to provide a fifth data signal configured to drive light emission in the third light emitting element LE3 in the (n / 2) -th row; and the second data line DL2 is configured to provide a sixth data signal configured to drive light emission in the third light emitting element LE3 in the first row. The third light emitting element LE3 in the (n / 2) -th row and the third light emitting element LE3 in the first row are configured to emit light. The first light emitting element LE1 and the second light emitting element LE2 in the first row or in the (n / 2) -th row are turned off.

[0254] During the third cycle CL3, the method of driving the pixel driving circuit includes providing an effective voltage with a duration 3DU11 through the light emitting control signal line in a first row to a gate electrode of a light emitting control transistor in a first row of pixel driving circuits during a first period t1; providing an effective voltage with a duration 3DU (n / 2) 1 through the light emitting control signal line in a (n / 2) -th row to a gate electrode of a light emitting control transistor in a (n / 2) -th row of pixel driving circuits during the first period t1; providing an effective voltage with a duration 3DU12 through the light emitting control signal line in the first row to a gate electrode of a light emitting control transistor in the first row of pixel driving circuits during a second period t2; providing an effective voltage with a duration 3DU (n / 2) 2 through the light emitting control signal line in the (n / 2) -th row to a gate electrode of a light emitting control transistor in the (n / 2) -th row of pixel driving circuits during the second period t2; providing an effective voltage with a duration 3DU13 through the light emitting control signal line in the first row to a gate electrode of a light emitting control transistor in the first row of pixel driving circuits during a third period t3; providing an effective voltage with a duration 3DU (n / 2) 3 through the light emitting control signal line in the (n / 2) -th row to a gate electrode of a light emitting control transistor in the (n / 2) -th row of pixel driving circuits during the third period t3; providing an effective voltage with a duration 3DU14 through the light emitting control signal line in the first row to a gate electrode of a light emitting control transistor in the first row of pixel driving circuits during a fourth period t4; providing an effective voltage with a duration 3DU (n / 2) 4 through the light emitting control signal line in the (n / 2) -th row to a gate electrode of a light emitting control transistor in the (n / 2) -th row of pixel driving circuits during the fourth period t4; providing an effective voltage with a duration 3DU1 (m-1) through the light emitting control signal line in the first row to a gate electrode of a light emitting control transistor in the first row of pixel driving circuits during a (m-1) -th period t (m-1) ; providing an effective voltage with a duration 3DU (n / 2) (m-1) through the light emitting control signal line in the (n / 2) -th row to a gate electrode of a light emitting control transistor in the (n / 2) -th row of pixel driving circuits during the (m-1) -th period t (m-1) ; ... ; providing an effective voltage with a duration 3DU1m through the light  emitting control signal line in the first row to a gate electrode of a light emitting control transistor in the first row of pixel driving circuits during a m-th period tm; and providing an effective voltage with a duration 3DU (n / 2) m through the light emitting control signal line in the (n / 2) -th row to a gate electrode of a light emitting control transistor in the (n / 2) -th row of pixel driving circuits during the m-th period tm.

[0255] During a first period t1, the third light emitting element LE3 in the first row is configured to emit light for the duration 3DU11. During a second period t2, the third light emitting element LE3 in the first row is configured to emit light for the duration 3DU12. During a third period t3, the third light emitting element LE3 in the first row is configured to emit light for the duration 3DU13. During a fourth period t4, the third light emitting element LE3 in the first row is configured to emit light for the duration 3DU14. During a (m-1) -th period t (m-1) , the third light emitting element LE3 in the first row is configured to emit light for the duration 3DU1 (m-1) . During an m-th period tm, the third light emitting element LE3 in the first row is configured to emit light for the duration 3DU1m. The durations 3DU11 to 3DU1m may be the same or different from each other. By varying the duration in each period, different combinations of 3DU11 to 3DU1m can result in different grayscale values for the third light emitting element LE3 in the first row in the third cycle CL3. In one example, m is 8, and a total number of possible combinations of 3DU11 to 3DU1m is 256, corresponding to 256 different grayscale values for the third light emitting element LE3 in the first row in the third cycle CL3.

[0256] During a first period t1, the third light emitting element LE3 in the (n / 2) -th row is configured to emit light for the duration 3DU (n / 2) 1. During a second period t2, the third light emitting element LE3 in the (n / 2) -th row is configured to emit light for the duration 3DU (n / 2) 2. During a third period t3, the third light emitting element LE3 in the (n / 2) -th row is configured to emit light for the duration 3DU (n / 2) 3. During a fourth period t4, the third light emitting element LE3 in the (n / 2) -th row is configured to emit light for the duration 3DU (n / 2) 4. During a (m-1) -th period t (m-1) , the third light emitting element LE3 in the (n / 2) -th row is configured to emit light for the duration 3DU (n / 2) (m-1) . During an m-th period tm, the third light emitting element LE3 in the (n / 2) -th row is configured to emit light for the duration 3DU (n / 2) m. The durations 3DU (n / 2) 1 to 3DU (n / 2) m may be the same or different from each other. By varying the duration in each period, different combinations of 3DU (n / 2) 1 to 3DU (n / 2) m can result in different grayscale values for the third light emitting element LE3 in the (n / 2) -th row in the third cycle CL3. In one example, m is 8, and a total number of possible combinations of 3DU (n / 2) 1 to 3DU (n / 2) m is 256, corresponding to 256 different grayscale values for the third light emitting element LE3 in the (n / 2) -th row in the third cycle CL3.

[0257] The operation for driving other rows of pixel driving circuits is similar to the operation for driving the first row of pixel driving circuits described above. Different combinations of 3DU21 to 3DU2m can result in different grayscale values for the third light emitting element LE3 in the second row in the third cycle CL3. In one example, m is 8, and a  total number of possible combinations of 3DU21 to 3DU2m is 256, corresponding to 256 different grayscale values for the third light emitting element LE3 in the second row in the third cycle CL3. Different combinations of 3DU (n / 2) 1 to 3DU (n / 2) m can result in different grayscale values for the third light emitting element LE3 in the (n / 2) -th row in the third cycle CL3. In one example, m is 8, and a total number of possible combinations of 3DU (n / 2) 1 to 3DU (n / 2) m is 256, corresponding to 256 different grayscale values for the third light emitting element LE3 in the (n / 2) -th row in the third cycle CL3.

[0258] In some embodiments, the first cycle CL1, the second cycle CL2, and the third cycle CL3 are non-overlapping with respect to each other. In some embodiments, the first sub-cycle SC1, the second sub-cycle SC2, ..., the m’-th sub-cycle SCm’ are non-overlapping with respect to each other. In some embodiments, the first period t1, the second period t2, ..., the m-th period tm are non-overlapping with respect to each other.

[0259] In one aspect, the present disclosure provides a method of operating a pixel driving circuit. In some embodiments, the method includes outputting driving currents in multiple cycles in a frame of image to multiple light emitting elements, respectively. In some embodiments, a respective light emitting element of the multiple light emitting elements is driven by driving currents output in a respective cycle of the multiple cycles. The respective cycle includes m number of periods. Optionally, driving currents are output m number of times for m number of durations, respectively, to the respective light emitting element in the respective cycle of the frame of image. Optionally, in at least one frame of image, at least two durations of the m number of durations in the respective cycle are different from each other.

[0260] In some embodiments, the pixel driving circuit further includes a data write transistor and a switching transistor. In some embodiments, the method further includes controlling the data write transistor using a first gate line; and providing a first voltage supply signal to the switching transistor. Optionally, a gate electrode of the switching transistor is connected to a second electrode of the data write transistor.

[0261] In some embodiments, in a respective period of the m number of periods in the respective cycle, the method further includes providing an effective voltage through the first gate line to turn on the data write transistor, allowing a data signal to pass through the data write transistor; and providing an effective voltage with a respective duration of the m number of durations through the light emitting control signal line to turn on the light emitting control transistor.

[0262] In some embodiments, the pixel driving circuit is configured to drive a respective light emitting element to emit light m number of time in the m number of periods in the respective cycle, respectively. Optionally, a grayscale value of the respective light emitting element in the frame of image is a combination of grayscale values of the respective light emitting element in the m number of periods.

[0263] In some embodiments, the pixel driving circuit includes multiple selection transistors. In some embodiments, the method further includes controlling the multiple selection transistors using multiple gate lines, respectively. Optionally, in the respective cycle, only one selection transistor of the multiple selection transistors is turned off by an ineffective voltage provided by one of the multiple gate lines.

[0264] In some embodiments, the multiple selection transistors include a first selection transistor, a second selection transistor, and a third selection transistor. Optionally, the multiple gate lines include a second gate line, a third gate line, and a fourth gate line. Optionally, the multiple cycles include a first cycle, a second cycle, and a third cycle. In some embodiments, the method further includes in the first cycle, providing an ineffective voltage though the second gate line to turn off the first selection transistor, providing an effective voltage through the third gate line to turn on the second selection transistor, providing an effective voltage through the fourth gate line to turn on the third selection transistor; in the second cycle, providing an effective voltage though the second gate line to turn on the first selection transistor, providing an ineffective voltage through the third gate line to turn off the second selection transistor, providing an effective voltage through the fourth gate line to turn on the third selection transistor; and in the third cycle, providing an effective voltage though the second gate line to turn on the first selection transistor, providing an effective voltage through the third gate line to turn on the second selection transistor, providing an ineffective voltage through the fourth gate line to turn on the third selection transistor.

[0265] In some embodiments, the pixel driving circuit further includes a light emitting control transistor. In some embodiments, the method further includes controlling the light emitting control transistor using a light emitting control signal line. Optionally, in the respective cycle of the frame of image, the light emitting control transistor is turned on by effective voltages provided by the light emitting control signal line the m number of times for the m number of durations, respectively.

[0266] In some embodiments, the pixel driving circuit further includes a first data write transistor, a second data write transistor, and a switching transistor. In some embodiments, the method further includes controlling the first data write transistor using a first gate line; controlling the second data write transistor using a fifth gate line; and providing a first voltage supply signal to the switching transistor. Optionally, a gate electrode of the switching transistor is connected to second electrodes of the first data write transistor and the second data write transistor.

[0267] In some embodiments, in a k-th period of the m number of periods in the respective cycle, the method further includes providing an effective voltage through a first gate line in a first row to turn on a first data write transistor in a pixel driving circuit in the first row, allowing a data signal to pass through the first data write transistor in the first row; and providing an effective voltage through a fifth gate line in a (n / 2) -th row to turn on a second  data write transistor in a pixel driving circuit in the (n / 2) -th row, allowing a data signal to pass through the second data write transistor in the (n / 2) -th row. Optionally, k is an integer equal to or greater than 1, and less than m. Optionally, n is a total number of rows of pixel driving circuits.

[0268] In some embodiments, in a (k+1) -th period of the m number of periods in the respective cycle, the method further includes providing an effective voltage through a fifth gate line in a first row to turn on a second data write transistor in a pixel driving circuit in the first row, allowing a data signal to pass through the second data write transistor in the first row; and providing an effective voltage through a first gate line in a (n / 2) -th row to turn on a first data write transistor in a pixel driving circuit in the (n / 2) -th row, allowing a data signal to pass through the first data write transistor in the (n / 2) -th row. Optionally, k is an integer equal to or greater than 1, and less than m. Optionally, n is a total number of rows of pixel driving circuits.

[0269] In some embodiments, in a respective period of the m number of periods in the respective cycle, the method further includes providing an effective voltage with a first duration through a light emitting control signal line in a first row to turn on a light emitting control transistor in the first row; and providing an effective voltage with a second duration through a light emitting control signal line in a (n / 2) -th row to turn on a light emitting control transistor in the (n / 2) -th row. Optionally, n is a total number of rows of pixel driving circuits.

[0270] In some embodiments, the pixel driving circuit is configured to drive the light emitting control transistor in the first row to emit light m number of time in the m number of periods in the respective cycle, respectively, and drive the light emitting control transistor in the (n / 2) -th row to emit light the m number of time in the m number of periods in the respective cycle, respectively. Optionally, a grayscale value of the light emitting element in the first row in the frame of image is a combination of grayscale values of the light emitting element in the first row in the m number of periods. Optionally, a grayscale value of the light emitting element in the (n / 2) -th row in the frame of image is a combination of grayscale values of light emitting element in the (n / 2) -th row in the m number of periods.

[0271] In some embodiments, the pixel driving circuit includes multiple selection transistors. In some embodiments, the method further includes controlling the multiple selection transistors using multiple gate lines, respectively. In some embodiments, in a respective period of the m number of periods in the respective cycle, the method further includes turning off only one selection transistor of the multiple selection transistors in a pixel driving circuit in a first row by an ineffective voltage provided by one of the multiple gate lines in the first row; and turning off only one selection transistor of the multiple selection transistors in a pixel driving circuit in a (n / 2) -th row by an ineffective voltage provided by one of the multiple gate lines in the (n / 2) -th row. Optionally, n is a total number of rows of pixel driving circuits.

[0272] In some embodiments, the multiple selection transistors include a first selection transistor, a second selection transistor, and a third selection transistor. Optionally, the  multiple gate lines include a second gate line, a third gate line, and a fourth gate line. Optionally, the multiple cycles include a first cycle, a second cycle, and a third cycle. In some embodiments, in a respective period of the m number of periods in the first cycle, the method further includes turning off the first selection transistor in a pixel driving circuit in a first row by an ineffective voltage provided by the second gate line in the first row; turning on the second selection transistor in the pixel driving circuit in the first row by an effective voltage provided by the third gate line in the first row; and turning on the third selection transistor in the pixel driving circuit in the first row by an effective voltage provided by the fourth gate line in the first row. In some embodiments, in a respective period of the m number of periods in the second cycle, the method further includes turning on the first selection transistor in a pixel driving circuit in a first row by an effective voltage provided by the second gate line in the first row; turning off the second selection transistor in the pixel driving circuit in the first row by an ineffective voltage provided by the third gate line in the first row; and turning on the third selection transistor in the pixel driving circuit in the first row by an effective voltage provided by the fourth gate line in the first row. In some embodiments, in a respective period of the m number of periods in the third cycle, the method further includes turning on the first selection transistor in a pixel driving circuit in a first row by an effective voltage provided by the second gate line in the first row; turning on the second selection transistor in the pixel driving circuit in the first row by an effective voltage provided by the third gate line in the first row; and turning off the third selection transistor in the pixel driving circuit in the first row by an ineffective voltage provided by the fourth gate line in the first row.

[0273] In some embodiments, the pixel driving circuit further includes a light emitting control transistor. In some embodiments, the method further includes controlling the light emitting control transistor using a light emitting control signal line. In some embodiments, in the respective cycle of the frame of image, the method further includes turning on a light emitting control transistor in a pixel driving circuit in a first row, by effective voltages provided by a light emitting control signal line in the first row, a m number of times for the m number of durations, respectively; and turning on a light emitting control transistor in a pixel driving circuit in a (n / 2) -th row, by effective voltages provided by a light emitting control signal line in the (n / 2) -th row, the m number of times for the m number of durations, respectively. Optionally, n is a total number of rows of pixel driving circuits.

[0274] In some embodiments, the multiple cycles are non-overlapping with each other, and the m number of periods are non-overlapping with each other.

[0275] In some embodiments, a number of the multiple cycles is a number of light emitting elements driven by the pixel driving circuit.

[0276] In some embodiments, m = 8.

[0277] In some embodiments, all transistors of the pixel driving circuit are operated in a linear region.

[0278] In another aspect, the present disclosure provides a display apparatus, comprising a display panel having a pixel driving circuit described herein or driven by the method described herein. Examples of appropriate display apparatuses include, but are not limited to, an electronic paper, a mobile phone, a tablet computer, a television, a monitor, a notebook computer, a digital album, a GPS, etc. Optionally, the display apparatus is an organic light emitting diode display apparatus. Optionally, the display apparatus is a liquid crystal display apparatus.

[0279] The foregoing description of the embodiments of the invention has been presented for purposes of illustration and description. It is not intended to be exhaustive or to limit the invention to the precise form or to exemplary embodiments disclosed. Accordingly, the foregoing description should be regarded as illustrative rather than restrictive. Obviously, many modifications and variations will be apparent to practitioners skilled in this art. The embodiments are chosen and described in order to explain the principles of the invention and its best mode practical application, thereby to enable persons skilled in the art to understand the invention for various embodiments and with various modifications as are suited to the particular use or implementation contemplated. It is intended that the scope of the invention be defined by the claims appended hereto and their equivalents in which all terms are meant in their broadest reasonable sense unless otherwise indicated. Therefore, the term “the invention” , “the present invention” or the like does not necessarily limit the claim scope to a specific embodiment, and the reference to exemplary embodiments of the invention does not imply a limitation on the invention, and no such limitation is to be inferred. The invention is limited only by the spirit and scope of the appended claims. Moreover, these claims may refer to use “first” , “second” , etc. following with noun or element. Such terms should be understood as a nomenclature and should not be construed as giving the limitation on the number of the elements modified by such nomenclature unless specific number has been given. Any advantages and benefits described may not apply to all embodiments of the invention. It should be appreciated that variations may be made in the embodiments described by persons skilled in the art without departing from the scope of the present invention as defined by the following claims. Moreover, no element and component in the present disclosure is intended to be dedicated to the public regardless of whether the element or component is explicitly recited in the following claims.

Claims

1.A method of operating a pixel driving circuit, comprising outputting driving currents in multiple cycles in a frame of image to multiple light emitting elements, respectively;wherein a respective light emitting element of the multiple light emitting elements is driven by driving currents output in a respective cycle of the multiple cycles;wherein the respective cycle includes m number of periods;driving currents are output m number of times for m number of durations, respectively, to the respective light emitting element in the respective cycle of the frame of image; andin at least one frame of image, at least two durations of the m number of durations in the respective cycle are different from each other.2.The method of claim 1, wherein the pixel driving circuit further includes a data write transistor and a switching transistor;wherein the method further comprises:controlling the data write transistor using a first gate line; andproviding a first voltage supply signal to the switching transistor;wherein a gate electrode of the switching transistor is connected to a second electrode of the data write transistor.3.The method of claim 2, in a respective period of the m number of periods in the respective cycle, further comprising:providing an effective voltage through the first gate line to turn on the data write transistor, allowing a data signal to pass through the data write transistor; andproviding an effective voltage with a respective duration of the m number of durations through the light emitting control signal line to turn on the light emitting control transistor.4.The method of claim 2, wherein the pixel driving circuit is configured to drive a respective light emitting element to emit light m number of time in the m number of periods in the respective cycle, respectively; anda grayscale value of the respective light emitting element in the frame of image is a combination of grayscale values of the respective light emitting element in the m number of periods.5.The method of claim 2, wherein the pixel driving circuit includes multiple selection transistors;wherein the method further comprises controlling the multiple selection transistors using multiple gate lines, respectively;wherein, in the respective cycle, only one selection transistor of the multiple selection transistors is turned off by an ineffective voltage provided by one of the multiple gate lines.6.The method of claim 5, wherein the multiple selection transistors include a first selection transistor, a second selection transistor, and a third selection transistor;the multiple gate lines include a second gate line, a third gate line, and a fourth gate line;the multiple cycles include a first cycle, a second cycle, and a third cycle;wherein the method further comprises:in the first cycle, providing an ineffective voltage though the second gate line to turn off the first selection transistor, providing an effective voltage through the third gate line to turn on the second selection transistor, providing an effective voltage through the fourth gate line to turn on the third selection transistor;in the second cycle, providing an effective voltage though the second gate line to turn on the first selection transistor, providing an ineffective voltage through the third gate line to turn off the second selection transistor, providing an effective voltage through the fourth gate line to turn on the third selection transistor; andin the third cycle, providing an effective voltage though the second gate line to turn on the first selection transistor, providing an effective voltage through the third gate line to turn on the second selection transistor, providing an ineffective voltage through the fourth gate line to turn on the third selection transistor.7.The method of claim 2, wherein the pixel driving circuit further includes a light emitting control transistor;wherein the method further comprises controlling the light emitting control transistor using a light emitting control signal line;wherein, in the respective cycle of the frame of image, the light emitting control transistor is turned on by effective voltages provided by the light emitting control signal line the m number of times for the m number of durations, respectively.8.The method of claim 1, wherein the pixel driving circuit further includes a first data write transistor, a second data write transistor, and a switching transistor;wherein the method further comprises:controlling the first data write transistor using a first gate line;controlling the second data write transistor using a fifth gate line; andproviding a first voltage supply signal to the switching transistor;wherein a gate electrode of the switching transistor is connected to second electrodes of the first data write transistor and the second data write transistor.9.The method of claim 8, in a k-th period of the m number of periods in the respective cycle, further comprising:providing an effective voltage through a first gate line in a first row to turn on a first data write transistor in a pixel driving circuit in the first row, allowing a data signal to pass through the first data write transistor in the first row; andproviding an effective voltage through a fifth gate line in a (n / 2) -th row to turn on a second data write transistor in a pixel driving circuit in the (n / 2) -th row, allowing a data signal to pass through the second data write transistor in the (n / 2) -th row;wherein k is an integer equal to or greater than 1, and less than m; andn is a total number of rows of pixel driving circuits.10.The method of claim 8, in a (k+1) -th period of the m number of periods in the respective cycle, further comprising:providing an effective voltage through a fifth gate line in a first row to turn on a second data write transistor in a pixel driving circuit in the first row, allowing a data signal to pass through the second data write transistor in the first row; andproviding an effective voltage through a first gate line in a (n / 2) -th row to turn on a first data write transistor in a pixel driving circuit in the (n / 2) -th row, allowing a data signal to pass through the first data write transistor in the (n / 2) -th row;wherein k is an integer equal to or greater than 1, and less than m; andn is a total number of rows of pixel driving circuits.11.The method of claim 8, in a respective period of the m number of periods in the respective cycle, further comprising:providing an effective voltage with a first duration through a light emitting control signal line in a first row to turn on a light emitting control transistor in the first row; andproviding an effective voltage with a second duration through a light emitting control signal line in a (n / 2) -th row to turn on a light emitting control transistor in the (n / 2) -th row;wherein n is a total number of rows of pixel driving circuits.12.The method of claim 10, wherein the pixel driving circuit is configured to drive the light emitting control transistor in the first row to emit light m number of time in the m number of periods in the respective cycle, respectively, and drive the light emitting control transistor in the (n / 2) -th row to emit light the m number of time in the m number of periods in the respective cycle, respectively;a grayscale value of the light emitting element in the first row in the frame of image is a combination of grayscale values of the light emitting element in the first row in the m number of periods; anda grayscale value of the light emitting element in the (n / 2) -th row in the frame of image is a combination of grayscale values of the light emitting element in the (n / 2) -th row in the m number of periods.13.The method of claim 8, wherein the pixel driving circuit includes multiple selection transistors;wherein the method further comprises controlling the multiple selection transistors using multiple gate lines, respectively;wherein, in a respective period of the m number of periods in the respective cycle, the method further comprises:turning off only one selection transistor of the multiple selection transistors in a pixel driving circuit in a first row by an ineffective voltage provided by one of the multiple gate lines in the first row; andturning off only one selection transistor of the multiple selection transistors in a pixel driving circuit in a (n / 2) -th row by an ineffective voltage provided by one of the multiple gate lines in the (n / 2) -th row;wherein n is a total number of rows of pixel driving circuits.14.The method of claim 13, wherein the multiple selection transistors include a first selection transistor, a second selection transistor, and a third selection transistor;the multiple gate lines include a second gate line, a third gate line, and a fourth gate line;the multiple cycles include a first cycle, a second cycle, and a third cycle;wherein, in a respective period of the m number of periods in the first cycle, the method further comprises:turning off the first selection transistor in a pixel driving circuit in a first row by an ineffective voltage provided by the second gate line in the first row;turning on the second selection transistor in the pixel driving circuit in the first row by an effective voltage provided by the third gate line in the first row; andturning on the third selection transistor in the pixel driving circuit in the first row by an effective voltage provided by the fourth gate line in the first row;wherein, in a respective period of the m number of periods in the second cycle, the method further comprises:turning on the first selection transistor in a pixel driving circuit in a first row by an effective voltage provided by the second gate line in the first row;turning off the second selection transistor in the pixel driving circuit in the first row by an ineffective voltage provided by the third gate line in the first row; andturning on the third selection transistor in the pixel driving circuit in the first row by an effective voltage provided by the fourth gate line in the first row;wherein, in a respective period of the m number of periods in the third cycle, the method further comprises:turning on the first selection transistor in a pixel driving circuit in a first row by an effective voltage provided by the second gate line in the first row;turning on the second selection transistor in the pixel driving circuit in the first row by an effective voltage provided by the third gate line in the first row; andturning off the third selection transistor in the pixel driving circuit in the first row by an ineffective voltage provided by the fourth gate line in the first row.15.The method of claim 8, wherein the pixel driving circuit further includes a light emitting control transistor;wherein the method further comprises controlling the light emitting control transistor using a light emitting control signal line;wherein, in the respective cycle of the frame of image, the method further comprises:turning on a light emitting control transistor in a pixel driving circuit in a first row, by effective voltages provided by a light emitting control signal line in the first row, a m number of times for the m number of durations, respectively; andturning on a light emitting control transistor in a pixel driving circuit in a (n / 2) -th row, by effective voltages provided by a light emitting control signal line in the (n / 2) -th row, the m number of times for the m number of durations, respectively;wherein n is a total number of rows of pixel driving circuits.16.The method of any one of claims 1 to 15, wherein the multiple cycles are non-overlapping with each other, and the m number of periods are non-overlapping with each other.17.The method of any one of claims 1 to 16, wherein a number of the multiple cycles is a number of light emitting elements driven by the pixel driving circuit.18.The method of any one of claims 1 to 17, wherein m = 8.19.The method of any one of claims 1 to 18, wherein all transistors of the pixel driving circuit are operated in a linear region.20.A display apparatus, comprising a display panel having a pixel driving circuit driven by the method of any one of claims 1 to 19.

Images