Methods and apparatus for zero-copy tensor combination via memory management unit remapping

Abstract

Systems, apparatus, articles of manufacture, and methods are disclosed for zero-copy tensor combination via memory management unit remapping. An example method includes identifying physical memory addresses of tensors of a machine learning model, the tensors stored in a key value cache, the tensors including a first tensor and a second tensor stored at respective physical memory addresses, creating a range of virtual addresses for a combined tensor, the combined tensor to represent a combination of the first tensor and the second tensor, and binding the physical memory addresses of the tensors to the range of virtual addresses using a memory management unit.

Description

METHODS AND APPARATUS FOR ZERO-COPY TENSOR COMBINATION VIA MEMORY MANAGEMENT UNIT REMAPPING

[0001] FIELD OF THE DISCLOSURE

[0002] This disclosure relates generally to machine learning and, more particularly, to methods and apparatus for zero-copy tensor combination via memory management unit remapping.BACKGROUND

[0003] Transformer models have become increasingly popular in natural language processing (NLP) tasks. These models are based on self-attention mechanisms that allow them to weigh the importance of different words or phrases when generating text. This makes transformer models particularly useful for tasks such as machine translation, question answering, and text summarization.BRIEF DESCRIPTION OF THE DRAWINGS

[0004] FIG. 1 is a block diagram representing an example implementation of model execution circuitry, that is to execute a machine learning model.

[0005] FIG. 2 is a flowchart representative of example machine readable instructions and / or example operations that may be executed,  instantiated, and / or performed by example programmable circuitry to implement the model execution circuitry of FIG. 1.

[0006] FIG. 3 is a flowchart representative of example machine readable instructions and / or example operations that may be executed, instantiated, and / or performed by example programmable circuitry to implement the model execution circuitry of FIG. 1 to combine tensors using memory management unit (MMU) remapping.

[0007] FIG. 4 is a diagram illustrating an example re-mapping of input tensors stored in a physical memory into a combined tensor.

[0008] FIG. 5 is a block diagram of an example processing platform including programmable circuitry structured to execute, instantiate, and / or perform the example machine readable instructions and / or perform the example operations of FIGS. 2 and / or 3 to implement the model execution circuitry 100 of FIG. 1.

[0009] FIG. 6 is a block diagram of an example implementation of the programmable circuitry of FIG. 5.

[0010] FIG. 7 is a block diagram of another example implementation of the programmable circuitry of FIG. 5.

[0011] FIG. 8 is a block diagram of an example software / firmware / instructions distribution platform (e.g., one or more servers) to distribute software, instructions, and / or firmware (e.g., corresponding to the example machine readable instructions of FIGS. 2 and / or 3) to client devices associated with end users and / or consumers (e.g., for license, sale, and / or use) , retailers (e.g., for sale, re-sale, license, and / or sub- license) , and / or original equipment manufacturers (OEMs) (e.g., for inclusion in products to be distributed to, for example, retailers and / or to other end users such as direct buy customers) .

[0012] In general, the same reference numbers will be used throughout the drawing (s) and accompanying written description to refer to the same or like parts. The figures are not necessarily to scale. Instead, the thickness of the layers or regions may be enlarged in the drawings. Although the figures show layers and regions with clean lines and boundaries, some or all of these lines and / or boundaries may be idealized. In reality, the boundaries and / or lines may be unobservable, blended, and / or irregular.DETAILED DESCRIPTION

[0013] Transformer models have been used in a variety of applications, including language modeling, speech recognition, and computer vision. They are often trained on large amounts of data to learn patterns and relationships between words or phrases. Once trained, these models can be used to generate new outputs that are similar to the training data.

[0014] Attention mechanisms are an important component of transformer models used in natural language processing (NLP) tasks, such as machine translation and question answering. These mechanisms allow a model to weigh the importance of different words or phrases when generating text. In particular, a Key-Value Cache (KV cache) is a type of attention mechanism that stores key and value vectors for previously generated tokens, allowing the model to reuse these stored vectors when performing inference operations.  The KV-cache enables storage of key (K) and value (V) vectors for each token in a cache. When generating text step-by-step, the model uses these stored vectors to compute attention scores that influence the generation of the next token. The attention mechanism is updated with new key and value vectors as each new token is generated, allowing the model to reuse previously computed values and avoid redundant calculations.

[0015] Unfortunately, for inference activities that involve long inputs and / or outputs, the amount of data stored in the KV-cache can grow to be very large. Additionally, the data in the KV-Cache is organized in a sequential manner. When generating new tokens, the new tokens are concatenated with existing tokens to create a new context. Existing approaches involve copying and / or moving of the data in the KV-cache to a new memory location to store the updated context. Unfortunately, this copying and / or movement of data presents a memory resource bottleneck for processing of the machine learning model.

[0016] As an example, with larger models and longer context sizes emerging, suppose that a hidden size of a tensor is 24KB, and max sequence length is 64KB. A size of the KV-cache might be 24KB *64KB *2 (half precision float) *2 (key & value) , which results in 6GB for a batch size of one being used for inference. When a new token is created to be added, a new buffer for the new KV-cache is created and the content from the old KV-cache and the new KV tokens are moved into the new KV-cache buffer. As a result, the peak memory will be approximately 12GB in total (e.g., while the prior KV-cache is copied and concatenated with the new values into a new memory  location) . Moreover, newer machine learning models seek to utilize even larger batch sizes, which linearly scales the total size of the KV-cache. Beyond memory size requirements, moving and / or copying data in memory to a new location results in increased memory bandwidth usage, which can cause delays and / or reduced performance in machine learning inference.

[0017] Memory capacity and bandwidth is a limited resource in current hardware systems, especially for end-user devices seeking to perform machine learning operations. As a result, some resource-constrained devices might not be able to perform machine learning operations and / or may need to employ other techniques to accomplish such operations in a less performant manner. Example approaches disclosed herein utilize a memory management unit (MMU) to re-map input tensors onto a combined tensor without having to move the tensors to a new physical location in memory. As a result, memory usage is limited to approximately the size of the KV cache, and memory bandwidth requirements are greatly reduced.

[0018] FIG. 1 is a block diagram of an example implementation of a model execution circuitry 100 that is to perform zero-copy tensor combination using memory management unit (MMU) remapping. The model execution circuitry 100 of FIG. 1 may be instantiated (e.g., creating an instance of, bring into being for any length of time, materialize, implement, etc. ) by programmable circuitry such as a Central Processor Unit (CPU) executing first instructions. Additionally or alternatively, the model execution circuitry 100 of FIG. 1 may be instantiated (e.g., creating an instance of, bring into being for any length of time, materialize, implement, etc. ) by (i) an Application Specific  Integrated Circuit (ASIC) and / or (ii) a Field Programmable Gate Array (FPGA) structured and / or configured in response to execution of second instructions to perform operations corresponding to the first instructions. It should be understood that some or all of the circuitry of FIG. 1 may, thus, be instantiated at the same or different times. Some or all of the circuitry of FIG. 1 may be instantiated, for example, in one or more threads executing concurrently on hardware and / or in series on hardware. Moreover, in some examples, some or all of the circuitry of FIG. 1 may be implemented by microprocessor circuitry executing instructions and / or FPGA circuitry performing operations to implement one or more virtual machines and / or containers.

[0019] While example approaches disclosed herein are described in the context of concatenation of an output tensor to the end of a prior input tensor to create a combined tensor, other arrangements for combining tensors may additionally or alternatively be used. For example, when performing multiple sampling (e.g., a beam search) , items in a KV-cache may be re-ordered according to a latest beam index. In such an example, the approaches disclosed herein enable re-arrangement of the tensors of the KV-cache to facilitate such a beam search. In this manner, such approaches achieve re-arrangement of tensor information without having to allocate physical memory addresses for an output tensor (e.g., a combined tensor) . As used herein, a beam search is a heuristic search algorithm that is used to select the most promising tokens in a decode stage. Consider a Width of a Beam (W) and a Vocabulary size (V) , an example beam search selects the top W logits values  from the entire W*V search space instead of top-1 from every beam. Such selection enables prediction of candidate output sequences which, in some examples, may be arranged using the MMU remapping techniques disclosed herein.

[0020] The example model execution circuitry 100 of the illustrated example of FIG. 1 includes model processing circuitry 105, virtual memory 110, a memory management unit 115, physical memory 120, and tensor management circuitry 125.

[0021] The model processing circuitry 105 of the illustrated example of FIG. 1 executes a machine learning model based on a combined tensor (or an initial tensor) and weights of the machine learning model. During each iteration of inference, the model processing circuitry 105 creates a new output tensor. This process involves performing matrix multiplication operations between the input tensor and the weight matrices of the model, followed by applying activation functions to the resulting values. The final output tensor is then returned as the result of the inference process. Prior to a subsequent iteration of inference, this new output tensor will be concatenated with the prior combined tensor. The example model processing circuitry 105 may be implemented by any type of circuitry (e.g., a processor, a graphics processing unit (GPU) , a machine learning accelerator, etc. ) that is capable of executing a machine learning model. In examples disclosed herein, the machine learning model is a transformer model. However, other types of machine learning models that rely on concatenation of prior outputs with prior inputs to form a  new input (e.g., for a subsequent instance of machine learning inference) may additionally or alternatively be used.

[0022] In some examples, the model processing circuitry 105 is instantiated by programmable circuitry executing model processing instructions and / or configured to perform operations such as those represented by the flowchart of FIG. 2. In some examples, the model execution circuitry 100 includes means executing a machine learning model. For example, the means for executing a machine learning model may be implemented by the model processing circuitry 105. In some examples, the model processing circuitry 105 may be instantiated by programmable circuitry such as the example programmable circuitry 512 of FIG. 5. For instance, the model processing circuitry 105 may be instantiated by the example microprocessor 600 of FIG. 6 executing machine executable instructions such as those implemented by at least blocks 230, 240, 250 of FIG. 2. In some examples, the model processing circuitry 105 may be instantiated by hardware logic circuitry, which may be implemented by an ASIC, XPU, or the FPGA circuitry 700 of FIG. 7 configured and / or structured to perform operations corresponding to the machine readable instructions. Additionally or alternatively, the model processing circuitry 105 may be instantiated by any other combination of hardware, software, and / or firmware. For example, the model processing circuitry 105 may be implemented by at least one or more hardware circuits (e.g., processor circuitry, discrete and / or integrated analog and / or digital circuitry, an FPGA, an ASIC, an XPU, a comparator, an operational-amplifier (op-amp) , a logic circuit, etc. ) configured and / or  structured to execute some or all of the machine readable instructions and / or to perform some or all of the operations corresponding to the machine readable instructions without executing software or firmware, but other structures are likewise appropriate.

[0023] The example virtual memory 110 of the illustrated example of FIG. 1 represents a virtual address space that is mapped to physical memory 120. The example virtual memory 110 enables the model processing circuitry 105 to access information used in the processing of a machine learning model. In particular, as a result of the mapping and / or re-mapping performed by the memory management unit 115, the example model processing circuitry 105 may be provided access to input information (e.g., a combined input tensor) that is not stored in a contiguous manner in physical memory. In this manner, such input information may be provided in a rearranged format without having to physically re-arrange the locations in which such data is stored in physical memory.

[0024] The example memory management unit 115 of the illustrated example of FIG. 1 performs mapping and remapping between tensors stored in physical and virtual memory. The MMU 115 translates virtual addresses accessed by the model processing circuitry 105 into corresponding physical addresses in the physical memory 120, allowing data (e.g., a combined tensor) to be accessed from the appropriate location in physical memory in a contiguous fashion.

[0025] In some examples, the model execution circuitry 100 includes means for managing memory. For example, the means for managing memory  determining may be implemented by the memory management unit 115. In some examples, the memory management unit 115 may be instantiated by programmable circuitry such as the example programmable circuitry 512 of FIG. 5. For instance, the memory management unit 115 may be instantiated by the example microprocessor 600 of FIG. 6 executing machine executable instructions. In some examples, memory management unit 115 may be instantiated by hardware logic circuitry, which may be implemented by an ASIC, XPU, or the FPGA circuitry 700 of FIG. 7 configured and / or structured to perform operations corresponding to the machine readable instructions. Additionally or alternatively, the memory management unit 115 may be instantiated by any other combination of hardware, software, and / or firmware. For example, the memory management unit 115 may be implemented by at least one or more hardware circuits (e.g., processor circuitry, discrete and / or integrated analog and / or digital circuitry, an FPGA, an ASIC, an XPU, a comparator, an operational-amplifier (op-amp) , a logic circuit, etc. ) configured and / or structured to execute some or all of the machine readable instructions and / or to perform some or all of the operations corresponding to the machine readable instructions without executing software or firmware, but other structures are likewise appropriate.

[0026] The example physical memory 120 of the illustrated example of FIG. 1 is implemented by a hardware memory device. Such physical memory 120 represents the actual storage space on the device where data (e.g., input and / or output tensors) and instructions are stored. The physical memory 120 is typically made up of multiple memory chips or devices that work  together to provide a large amount of high-speed, low-latency access to data. The physical memory can be accessed directly by a processor (e.g., the model processing circuitry 105, the tensor management circuitry 125, the memory management unit 115) and / or other components in the device. While in the illustrated example of FIG. 1, the physical memory 120 is illustrated as a single entity, such physical memory can be further divided into smaller units such as pages or blocks for better management and organization.

[0027] The example tensor management circuitry 125 of the illustrated example of FIG. 1 manages tensors stored in both physical and virtual memory that are to be used by the model processing circuitry 105. In some examples, the tensor management circuitry 125 is implemented using a graphics kernel mode driver that is to communicate with the MMU. The tensor management circuitry 125 performs operations including identifying the physical addresses of input tensors, creating ranges of virtual addresses for combined tensors, and causing the binding of physical memory addresses to virtual addresses using MMU remapping. The tensor management circuitry 125 ensures that data is stored and accessed efficiently by minimizing unnecessary copy and / or move operations when concatenating output tensors to a prior combined tensor for use in a subsequent iteration of execution of machine learning inference. Such an approach reduces the amount of data that is to be copied and / or moved during inference.

[0028] In some examples, the tensor management circuitry 125 is instantiated by programmable circuitry executing tensor management instructions and / or configured to perform operations such as those represented  by the flowchart (s) of FIG. 2 and / or 3. In some examples, the model execution circuitry 100 includes means for managing tensors. For example, the means for managing tensors may be implemented by the tensor management circuitry 125. In some examples, the tensor management circuitry 125 may be instantiated by programmable circuitry such as the example programmable circuitry 512 of FIG. 5. For instance, the tensor management circuitry 125 may be instantiated by the example microprocessor 600 of FIG. 6 executing machine executable instructions such as those implemented by at least blocks 702, 704 of FIG. 7. In some examples, the tensor management circuitry 125 may be instantiated by hardware logic circuitry, which may be implemented by an ASIC, XPU, or the FPGA circuitry 700 of FIG. 7 configured and / or structured to perform operations corresponding to the machine readable instructions. Additionally or alternatively, the tensor management circuitry 125 may be instantiated by any other combination of hardware, software, and / or firmware. For example, the tensor management circuitry 125 may be implemented by at least one or more hardware circuits (e.g., processor circuitry, discrete and / or integrated analog and / or digital circuitry, an FPGA, an ASIC, an XPU, a comparator, an operational-amplifier (op-amp) , a logic circuit, etc. ) configured and / or structured to execute some or all of the machine readable instructions and / or to perform some or all of the operations corresponding to the machine readable instructions without executing software or firmware, but other structures are likewise appropriate.

[0029] While an example manner of implementing the model execution circuitry 100 of FIG. 1 is illustrated in FIG. 1, one or more of the  elements, processes, and / or devices illustrated in FIG. 1 may be combined, divided, re-arranged, omitted, eliminated, and / or implemented in any other way. Further, the model processing circuitry 105, the memory management unit 115, the tensor management circuitry 125, and / or, more generally, the example model execution circuitry 100 of FIG. 1, may be implemented by hardware alone or by hardware in combination with software and / or firmware. Thus, for example, any of the model processing circuitry 105, the memory management unit 115, the tensor management circuitry 125, and / or, more generally, the example model execution circuitry 100, could be implemented by programmable circuitry in combination with machine readable instructions (e.g., firmware or software) , processor circuitry, analog circuit (s) , digital circuit (s) , logic circuit (s) , programmable processor (s) , programmable microcontroller (s) , graphics processing unit (s) (GPU (s) ) , digital signal processor (s) (DSP (s) ) , ASIC (s) , programmable logic device (s) (PLD (s) ) , and / or field programmable logic device (s) (FPLD (s) ) such as FPGAs. Further still, the example model execution circuitry 100 of FIG. 1 may include one or more elements, processes, and / or devices in addition to, or instead of, those illustrated in FIG. 1, and / or may include more than one of any or all of the illustrated elements, processes and devices.

[0030] Flowchart (s) representative of example machine readable instructions, which may be executed by programmable circuitry to implement and / or instantiate the model execution circuitry 100 of FIG. 1 and / or representative of example operations which may be performed by programmable circuitry to implement and / or instantiate the model execution  circuitry 100 of FIG. 1, are shown in FIGS. 2 and / or 3. The machine readable instructions may be one or more executable programs or portion (s) of one or more executable programs for execution by programmable circuitry such as the programmable circuitry 512 shown in the example processor platform 500 discussed below in connection with FIG. 5 and / or may be one or more function (s) or portion (s) of functions to be performed by the example programmable circuitry (e.g., an FPGA) discussed below in connection with FIGS. 6 and / or 7. In some examples, the machine readable instructions cause an operation, a task, etc., to be carried out and / or performed in an automated manner in the real world. As used herein, “automated” means without human involvement.

[0031] The program may be embodied in instructions (e.g., software and / or firmware) stored on one or more non-transitory computer readable and / or machine readable storage medium such as cache memory, a magnetic-storage device or disk (e.g., a floppy disk, a Hard Disk Drive (HDD) , etc. ) , an optical-storage device or disk (e.g., a Blu-ray disk, a Compact Disk (CD) , a Digital Versatile Disk (DVD) , etc. ) , a Redundant Array of Independent Disks (RAID) , a register, ROM, a solid-state drive (SSD) , SSD memory, non-volatile memory (e.g., electrically erasable programmable read-only memory (EEPROM) , flash memory, etc. ) , volatile memory (e.g., Random Access Memory (RAM) of any type, etc. ) , and / or any other storage device or storage disk. The instructions of the non-transitory computer readable and / or machine readable medium may program and / or be executed by programmable circuitry located in one or more hardware devices, but the entire program and / or parts  thereof could alternatively be executed and / or instantiated by one or more hardware devices other than the programmable circuitry and / or embodied in dedicated hardware. The machine readable instructions may be distributed across multiple hardware devices and / or executed by two or more hardware devices (e.g., a server and a client hardware device) . For example, the client hardware device may be implemented by an endpoint client hardware device (e.g., a hardware device associated with a human and / or machine user) or an intermediate client hardware device gateway (e.g., a radio access network (RAN) ) that may facilitate communication between a server and an endpoint client hardware device. Similarly, the non-transitory computer readable storage medium may include one or more mediums. Further, although the example program is described with reference to the flowchart (s) illustrated in FIGS. 2 and / or 3, many other methods of implementing the example model execution circuitry 100 may alternatively be used. For example, the order of execution of the blocks of the flowchart (s) may be changed, and / or some of the blocks described may be changed, eliminated, or combined. Additionally or alternatively, any or all of the blocks of the flow chart may be implemented by one or more hardware circuits (e.g., processor circuitry, discrete and / or integrated analog and / or digital circuitry, an FPGA, an ASIC, a comparator, an operational-amplifier (op-amp) , a logic circuit, etc. ) structured to perform the corresponding operation without executing software or firmware. The programmable circuitry may be distributed in different network locations and / or local to one or more hardware devices (e.g., a single-core processor (e.g., a single core CPU) , a multi-core processor (e.g., a multi-core CPU, an  XPU, etc. ) ) . For example, the programmable circuitry may be a CPU and / or an FPGA located in the same package (e.g., the same integrated circuit (IC) package or in two or more separate housings) , one or more processors in a single machine, multiple processors distributed across multiple servers of a server rack, multiple processors distributed across one or more server racks, etc., and / or any combination (s) thereof.

[0032] The machine readable instructions described herein may be stored in one or more of a compressed format, an encrypted format, a fragmented format, a compiled format, an executable format, a packaged format, etc. Machine readable instructions as described herein may be stored as data (e.g., computer-readable data, machine-readable data, one or more bits (e.g., one or more computer-readable bits, one or more machine-readable bits, etc. ) , a bitstream (e.g., a computer-readable bitstream, a machine-readable bitstream, etc. ) , etc. ) or a data structure (e.g., as portion (s) of instructions, code, representations of code, etc. ) that may be utilized to create, manufacture, and / or produce machine executable instructions. For example, the machine readable instructions may be fragmented and stored on one or more storage devices, disks and / or computing devices (e.g., servers) located at the same or different locations of a network or collection of networks (e.g., in the cloud, in edge devices, etc. ) . The machine readable instructions may require one or more of installation, modification, adaptation, updating, combining, supplementing, configuring, decryption, decompression, unpacking, distribution, reassignment, compilation, etc., in order to make them directly readable, interpretable, and / or executable by a computing device and / or other  machine. For example, the machine readable instructions may be stored in multiple parts, which are individually compressed, encrypted, and / or stored on separate computing devices, wherein the parts when decrypted, decompressed, and / or combined form a set of computer-executable and / or machine executable instructions that implement one or more functions and / or operations that may together form a program such as that described herein.

[0033] In another example, the machine readable instructions may be stored in a state in which they may be read by programmable circuitry, but require addition of a library (e.g., a dynamic link library (DLL) ) , a software development kit (SDK) , an application programming interface (API) , etc., in order to execute the machine-readable instructions on a particular computing device or other device. In another example, the machine readable instructions may need to be configured (e.g., settings stored, data input, network addresses recorded, etc. ) before the machine readable instructions and / or the corresponding program (s) can be executed in whole or in part. Thus, machine readable, computer readable and / or machine readable media, as used herein, may include instructions and / or program (s) regardless of the particular format or state of the machine readable instructions and / or program (s) .

[0034] The machine readable instructions described herein can be represented by any past, present, or future instruction language, scripting language, programming language, etc. For example, the machine readable instructions may be represented using any of the following languages: C, C++, Java, C#, Perl, Python, JavaScript, HyperText Markup Language (HTML) , Structured Query Language (SQL) , Swift, etc.

[0035] As mentioned above, the example operations of FIGS. 2 and / or 3 may be implemented using executable instructions (e.g., computer readable and / or machine readable instructions) stored on one or more non-transitory computer readable and / or machine readable media. As used herein, the terms non-transitory computer readable medium, non-transitory computer readable storage medium, non-transitory machine readable medium, and / or non-transitory machine readable storage medium are expressly defined to include any type of computer readable storage device and / or storage disk and to exclude propagating signals and to exclude transmission media. Examples of such non-transitory computer readable medium, non-transitory computer readable storage medium, non-transitory machine readable medium, and / or non-transitory machine readable storage medium include optical storage devices, magnetic storage devices, an HDD, a flash memory, a read-only memory (ROM) , a CD, a DVD, a cache, a RAM of any type, a register, and / or any other storage device or storage disk in which information is stored for any duration (e.g., for extended time periods, permanently, for brief instances, for temporarily buffering, and / or for caching of the information) . As used herein, the terms “non-transitory computer readable storage device” and “non-transitory machine readable storage device” are defined to include any physical (mechanical, magnetic and / or electrical) hardware to retain information for a time period, but to exclude propagating signals and to exclude transmission media. Examples of non-transitory computer readable storage devices and / or non-transitory machine readable storage devices include random access memory of any type, read only memory of any type,  solid state memory, flash memory, optical discs, magnetic disks, disk drives, and / or redundant array of independent disks (RAID) systems. As used herein, the term “device” refers to physical structure such as mechanical and / or electrical equipment, hardware, and / or circuitry that may or may not be configured by computer readable instructions, machine readable instructions, etc., and / or manufactured to execute computer-readable instructions, machine-readable instructions, etc.

[0036] FIG. 2 is a flowchart representative of example machine readable instructions and / or example operations 200 that may be executed, instantiated, and / or performed by programmable circuitry to execute a machine learning model. The example machine-readable instructions and / or the example operations 200 of FIG. 2 begin at block 210, in response to a request to execute the machine learning model. Such a request to execute a machine learning model typically involves a prompt and / or other information that is formatted into a KV-cache. The tensor management circuitry 125 identifies input tensors in the KV-cache that are to be used for execution of a machine learning model. (Block 210) . In some examples, the tensors involved may include key-value pairs in the KV-cache. Such key-value pairs may represent newly and / or recently created tensors resulting from prior execution of the machine learning model.

[0037] The example tensor management circuitry then combines the identified input tensors to form a combined tensor. (Block 220) . An example approach for combining the input tensors is disclosed below in connection with FIG. 3. Such combination results in a single (combined) tensor that is  created using zero-copy tensor combination via MMU remapping. In this manner, creation of the combined tensor is completed without the movement of data from its present location in physical memory.

[0038] The resulting combined tensor is then used as an input to the model processing circuitry 105, which executes the machine learning model using the combined tensor. (Block 230) . The output of the execution of the model based on the combined tensor is an output tensor. The output tensor represents a next token that is generated as a result of execution of the model. This next token is stored into a memory (e.g., into the physical memory 120) .

[0039] The example model processing circuitry 105 determines whether to continue execution. (Block 240) . In some examples, the next token includes a stop token, which indicates that the generation of the requested output is complete. The presence of such a stop token is used to determine whether to continue execution. If the next token does not include the stop token (e.g., block 240 returns a result of YES) , the example process continues to block 210 where additional iterations of the process of blocks 210 through 240 are performed until a stop token is reached. If the example next token includes the stop token (e.g., block 240 returns a result of NO) , the example model processing circuitry 105 provides the output of the execution of the machine learning model. (Block 250) . In some examples, conditions other than the presence of a stop token may be used to determine whether to end execution of the machine learning model. Moreover, in some examples, outputs may be provided while the execution of the machine learning model is in progress. After the output of the result of the execution of the machine  learning model is provided, the example process 200 of FIG. 2 is terminated. However, the example process 200 of FIG. 2 may be re-executed to, for example, process a subsequent prompt.

[0040] FIG. 3 is a flowchart representative of example machine readable instructions and / or example operations that may be executed, instantiated, and / or performed by example programmable circuitry to implement the model execution circuitry 100 of FIG. 1 to combine tensors using memory management unit (MMU) remapping. The example process for combining input tensors begins when the example tensor management circuitry 125 identifies physical memory addresses of input tensors to be combined. (Block 310) .

[0041] Such input tensors may represent a plurality of existing tensors in the KV-cache and / or newly created tensors that are to be combined with (e.g., appended to) the existing tensors of the KV-cache. For example, the tensor management circuitry 125 may identify a first tensor stored at a first physical memory address and a second tensor stored at a second physical memory address. In some examples, the physical addresses of the tensors are identified based on a page size.

[0042] The example tensor management circuitry 125, using the MMU 115, creates a range of virtual addresses (e.g., a plurality of virtual addresses) that may later be used to access a combined tensor. (Block 320) .

[0043] The example tensor management circuitry 125 then causes the MMU 115 to bind the physical memory addresses of the input tensors to the virtual addresses (e.g., to the range of virtual addresses) . (Block 330) . In  examples disclosed herein, the binding of the physical and virtual addresses is performed in a manner such that when accessing the virtual addresses, the combined tensor may be accessed in a contiguous manner. That is, the newly created tensor is appended to the end of the input tensor (e.g., to emulate a concatenate operation) . However, any other arrangement of data may additionally or alternatively be used. After being bound, the virtual addresses in the range of virtual addresses may then be used to access individual components (e.g., Key-value pairs represented by a tensor) of the combined tensor in a contiguous manner, without having to move tensors from their existing location in memory.

[0044] FIG. 4 is a diagram illustrating an example re-mapping of input tensors stored in a physical memory into a combined tensor. In the illustrated example of FIG. 4, three input tensors 410, 420, and 430 are stored in various physical memory locations 412, 422, 432, 433. In the illustrated example of FIG. 4, some of the tensors (e.g., tensor C 430) are stored in multiple physical memory locations (e.g., locations 432, 433) . Such multiple physical locations may represent separate pages. After MMU remapping, the combined tensor 450 and its constituent parts 414, 424, 434 may be accessible in virtual memory via the binding to the locations of the corresponding tensors in physical memory.

[0045] In the illustrated example of FIG. 4, each tensor is stored in a corresponding page within the physical memory. As used herein, a page is a logical section of data stored in memory. If a tensor is smaller than a full page, the remainder of that page may go unused. A page may be of any size,  but is typically 4KB. To that end, it is beneficial to have tensor sizes (e.g., hidden sizes) which are multiples of 2K. In some examples, to avoid introducing unused segments of data into a combined tensor, if the tensor sizes are not multiples of the page size, the MMU-based remapping approach may be avoided and the input tensors may be moved (e.g., copied) in physical memory.

[0046] FIG. 5 is a block diagram of an example programmable circuitry platform 500 structured to execute and / or instantiate the example machine-readable instructions and / or the example operations of FIGS. 2 and / or 3 to implement the model execution circuitry 100 of FIG. 1. The programmable circuitry platform 500 can be, for example, a server, a personal computer, a workstation, a self-learning machine (e.g., a neural network) , a mobile device (e.g., a cell phone, a smart phone, a tablet such as an iPadTM) , a personal digital assistant (PDA) , an Internet appliance, a DVD player, a CD player, a digital video recorder, a Blu-ray player, a gaming console, a personal video recorder, a set top box, a headset (e.g., an augmented reality (AR) headset, a virtual reality (VR) headset, etc. ) or other wearable device, or any other type of computing and / or electronic device.

[0047] The programmable circuitry platform 500 of the illustrated example includes programmable circuitry 512. The programmable circuitry 512 of the illustrated example is hardware. For example, the programmable circuitry 512 can be implemented by one or more integrated circuits, logic circuits, FPGAs, microprocessors, CPUs, GPUs, DSPs, and / or microcontrollers from any desired family or manufacturer. The programmable  circuitry 512 may be implemented by one or more semiconductor based (e.g., silicon based) devices. In this example, the programmable circuitry 512 implements the example model processing circuitry 105 and tensor management circuitry 125.

[0048] The programmable circuitry 512 of the illustrated example includes a local memory 513 (e.g., a cache, registers, etc. ) . The programmable circuitry 512 of the illustrated example is in communication with main memory 514, 516, which includes a volatile memory 514 and a non-volatile memory 516, by a bus 518. The volatile memory 514 may be implemented by Synchronous Dynamic Random Access Memory (SDRAM) , Dynamic Random Access Memory (DRAM) ,  Dynamic Random Access Memory and / or any other type of RAM device. The non-volatile memory 516 may be implemented by flash memory and / or any other desired type of memory device. Access to the main memory 514, 516 of the illustrated example is controlled by a memory controller 517. In some examples, the memory controller 517 may be implemented by one or more integrated circuits, logic circuits, microcontrollers from any desired family or manufacturer, or any other type of circuitry to manage the flow of data going to and from the main memory 514, 516. In some examples, the memory controller 517 implements the memory management unit 115.

[0049] The programmable circuitry platform 500 of the illustrated example also includes interface circuitry 520. The interface circuitry 520 may be implemented by hardware in accordance with any type of interface standard, such as an Ethernet interface, a universal serial bus (USB) interface,  a interface, a near field communication (NFC) interface, a Peripheral Component Interconnect (PCI) interface, and / or a Peripheral Component Interconnect Express (PCIe) interface.

[0050] In the illustrated example, one or more input devices 522 are connected to the interface circuitry 520. The input device (s) 522 permit (s) a user (e.g., a human user, a machine user, etc. ) to enter data and / or commands into the programmable circuitry 512. The input device (s) 522 can be implemented by, for example, an audio sensor, a microphone, a camera (still or video) , a keyboard, a button, a mouse, a touchscreen, a trackpad, a trackball, an isopoint device, and / or a voice recognition system.

[0051] One or more output devices 524 are also connected to the interface circuitry 520 of the illustrated example. The output device (s) 524 can be implemented, for example, by display devices (e.g., a light emitting diode (LED) , an organic light emitting diode (OLED) , a liquid crystal display (LCD) , a cathode ray tube (CRT) display, an in-place switching (IPS) display, a touchscreen, etc. ) , a tactile output device, a printer, and / or speaker. The interface circuitry 520 of the illustrated example, thus, typically includes a graphics driver card, a graphics driver chip, and / or graphics processor circuitry such as a GPU.

[0052] The interface circuitry 520 of the illustrated example also includes a communication device such as a transmitter, a receiver, a transceiver, a modem, a residential gateway, a wireless access point, and / or a network interface to facilitate exchange of data with external machines (e.g., computing devices of any kind) by a network 526. The communication can be  by, for example, an Ethernet connection, a digital subscriber line (DSL) connection, a telephone line connection, a coaxial cable system, a satellite system, a beyond-line-of-sight wireless system, a line-of-sight wireless system, a cellular telephone system, an optical connection, etc.

[0053] The programmable circuitry platform 500 of the illustrated example also includes one or more mass storage discs or devices 528 to store firmware, software, and / or data. Examples of such mass storage discs or devices 528 include magnetic storage devices (e.g., floppy disk, drives, HDDs, etc. ) , optical storage devices (e.g., Blu-ray disks, CDs, DVDs, etc. ) , RAID systems, and / or solid-state storage discs or devices such as flash memory devices and / or SSDs.

[0054] The machine readable instructions 532, which may be implemented by the machine readable instructions of FIGS. 2 and / or 3, may be stored in the mass storage device 528, in the volatile memory 514, in the non-volatile memory 516, and / or on at least one non-transitory computer readable storage medium such as a CD or DVD which may be removable.

[0055] FIG. 6 is a block diagram of an example implementation of the programmable circuitry 512 of FIG. 5. In this example, the programmable circuitry 512 of FIG. 5 is implemented by a microprocessor 600. For example, the microprocessor 600 may be a general-purpose microprocessor (e.g., general-purpose microprocessor circuitry) . The microprocessor 600 executes some or all of the machine-readable instructions of the flowcharts of FIGS. 2 and / or 3 to effectively instantiate the circuitry of FIG. 1 as logic circuits to perform operations corresponding to those machine readable instructions. In  some such examples, the circuitry of FIG. 1 is instantiated by the hardware circuits of the microprocessor 600 in combination with the machine-readable instructions. For example, the microprocessor 600 may be implemented by multi-core hardware circuitry such as a CPU, a DSP, a GPU, an XPU, etc. Although it may include any number of example cores 602 (e.g., 1 core) , the microprocessor 600 of this example is a multi-core semiconductor device including N cores. The cores 602 of the microprocessor 600 may operate independently or may cooperate to execute machine readable instructions. For example, machine code corresponding to a firmware program, an embedded software program, or a software program may be executed by one of the cores 602 or may be executed by multiple ones of the cores 602 at the same or different times. In some examples, the machine code corresponding to the firmware program, the embedded software program, or the software program is split into threads and executed in parallel by two or more of the cores 602. The software program may correspond to a portion or all of the machine readable instructions and / or operations represented by the flowcharts of FIGS. 2 and / or 3.

[0056] The cores 602 may communicate by a first example bus 604. In some examples, the first bus 604 may be implemented by a communication bus to effectuate communication associated with one (s) of the cores 602. For example, the first bus 604 may be implemented by at least one of an Inter-Integrated Circuit (I2C) bus, a Serial Peripheral Interface (SPI) bus, a PCI bus, or a PCIe bus. Additionally or alternatively, the first bus 604 may be implemented by any other type of computing or electrical bus. The cores 602  may obtain data, instructions, and / or signals from one or more external devices by example interface circuitry 606. The cores 602 may output data, instructions, and / or signals to the one or more external devices by the interface circuitry 606. Although the cores 602 of this example include example local memory 620 (e.g., Level 1 (L1) cache that may be split into an L1 data cache and an L1 instruction cache) , the microprocessor 600 also includes example shared memory 610 that may be shared by the cores (e.g., Level 2 (L2 cache) ) for high-speed access to data and / or instructions. Data and / or instructions may be transferred (e.g., shared) by writing to and / or reading from the shared memory 610. The local memory 620 of each of the cores 602 and the shared memory 610 may be part of a hierarchy of storage devices including multiple levels of cache memory and the main memory (e.g., the main memory 514, 516 of FIG. 5) . Typically, higher levels of memory in the hierarchy exhibit lower access time and have smaller storage capacity than lower levels of memory. Changes in the various levels of the cache hierarchy are managed (e.g., coordinated) by a cache coherency policy.

[0057] Each core 602 may be referred to as a CPU, DSP, GPU, etc., or any other type of hardware circuitry. Each core 602 includes control unit circuitry 614, arithmetic and logic (AL) circuitry (sometimes referred to as an ALU) 616, a plurality of registers 618, the local memory 620, and a second example bus 622. Other structures may be present. For example, each core 602 may include vector unit circuitry, single instruction multiple data (SIMD) unit circuitry, load / store unit (LSU) circuitry, branch / jump unit circuitry, floating-point unit (FPU) circuitry, etc. The control unit circuitry 614 includes  semiconductor-based circuits structured to control (e.g., coordinate) data movement within the corresponding core 602. The AL circuitry 616 includes semiconductor-based circuits structured to perform one or more mathematic and / or logic operations on the data within the corresponding core 602. The AL circuitry 616 of some examples performs integer based operations. In other examples, the AL circuitry 616 also performs floating-point operations. In yet other examples, the AL circuitry 616 may include first AL circuitry that performs integer-based operations and second AL circuitry that performs floating-point operations. In some examples, the AL circuitry 616 may be referred to as an Arithmetic Logic Unit (ALU) .

[0058] The registers 618 are semiconductor-based structures to store data and / or instructions such as results of one or more of the operations performed by the AL circuitry 616 of the corresponding core 602. For example, the registers 618 may include vector register (s) , SIMD register (s) , general-purpose register (s) , flag register (s) , segment register (s) , machine-specific register (s) , instruction pointer register (s) , control register (s) , debug register (s) , memory management register (s) , machine check register (s) , etc. The registers 618 may be arranged in a bank as shown in FIG. 6. Alternatively, the registers 618 may be organized in any other arrangement, format, or structure, such as by being distributed throughout the core 602 to shorten access time. The second bus 622 may be implemented by at least one of an I2C bus, a SPI bus, a PCI bus, or a PCIe bus.

[0059] Each core 602 and / or, more generally, the microprocessor 600 may include additional and / or alternate structures to those shown and  described above. For example, one or more clock circuits, one or more power supplies, one or more power gates, one or more cache home agents (CHAs) , one or more converged / common mesh stops (CMSs) , one or more shifters (e.g., barrel shifter (s) ) and / or other circuitry may be present. The microprocessor 600 is a semiconductor device fabricated to include many transistors interconnected to implement the structures described above in one or more integrated circuits (ICs) contained in one or more packages.

[0060] The microprocessor 600 may include and / or cooperate with one or more accelerators (e.g., acceleration circuitry, hardware accelerators, etc. ) . In some examples, accelerators are implemented by logic circuitry to perform certain tasks more quickly and / or efficiently than can be done by a general-purpose processor. Examples of accelerators include ASICs and FPGAs such as those discussed herein. A GPU, DSP and / or other programmable device can also be an accelerator. Accelerators may be on-board the microprocessor 600, in the same chip package as the microprocessor 600 and / or in one or more separate packages from the microprocessor 600.

[0061] FIG. 7 is a block diagram of another example implementation of the programmable circuitry 512 of FIG. 5. In this example, the programmable circuitry 512 is implemented by FPGA circuitry 700. For example, the FPGA circuitry 700 may be implemented by an FPGA. The FPGA circuitry 700 can be used, for example, to perform operations that could otherwise be performed by the example microprocessor 600 of FIG. 6 executing corresponding machine readable instructions. However, once configured, the FPGA circuitry 700 instantiates the operations and / or  functions corresponding to the machine readable instructions in hardware and, thus, can often execute the operations / functions faster than they could be performed by a general-purpose microprocessor executing the corresponding software.

[0062] More specifically, in contrast to the microprocessor 600 of FIG. 6 described above (which is a general purpose device that may be programmed to execute some or all of the machine readable instructions represented by the flowchart (s) of FIGS. 2 and / or 3 but whose interconnections and logic circuitry are fixed once fabricated) , the FPGA circuitry 700 of the example of FIG. 7 includes interconnections and logic circuitry that may be configured, structured, programmed, and / or interconnected in different ways after fabrication to instantiate, for example, some or all of the operations / functions corresponding to the machine readable instructions represented by the flowchart (s) of FIGS. 2 and / or 3. In particular, the FPGA circuitry 700 may be thought of as an array of logic gates, interconnections, and switches. The switches can be programmed to change how the logic gates are interconnected by the interconnections, effectively forming one or more dedicated logic circuits (unless and until the FPGA circuitry 700 is reprogrammed) . The configured logic circuits enable the logic gates to cooperate in different ways to perform different operations on data received by input circuitry. Those operations may correspond to some or all of the instructions (e.g., the software and / or firmware) represented by the flowchart (s) of FIGS. 2 and / or 3. As such, the FPGA circuitry 700 may be configured and / or structured to effectively instantiate some or all of the operations / functions corresponding to  the machine readable instructions of the flowchart (s) of FIGS. 2 and / or 3 as dedicated logic circuits to perform the operations / functions corresponding to those software instructions in a dedicated manner analogous to an ASIC. Therefore, the FPGA circuitry 700 may perform the operations / functions corresponding to the some or all of the machine readable instructions of FIGS. 2 and / or 3 faster than the general-purpose microprocessor can execute the same.

[0063] In the example of FIG. 7, the FPGA circuitry 700 is configured and / or structured in response to being programmed (and / or reprogrammed one or more times) based on a binary file. In some examples, the binary file may be compiled and / or generated based on instructions in a hardware description language (HDL) such as Lucid, Very High Speed Integrated Circuits (VHSIC) Hardware Description Language (VHDL) , or Verilog. For example, a user (e.g., a human user, a machine user, etc. ) may write code or a program corresponding to one or more operations / functions in an HDL; the code / program may be translated into a low-level language as needed; and the code / program (e.g., the code / program in the low-level language) may be converted (e.g., by a compiler, a software application, etc. ) into the binary file. In some examples, the FPGA circuitry 700 of FIG. 7 may access and / or load the binary file to cause the FPGA circuitry 700 of FIG. 7 to be configured and / or structured to perform the one or more operations / functions. For example, the binary file may be implemented by a bit stream (e.g., one or more computer-readable bits, one or more machine-readable bits, etc. ) , data (e.g., computer-readable data, machine-readable data, etc. ) , and / or machine- readable instructions accessible to the FPGA circuitry 700 of FIG. 7 to cause configuration and / or structuring of the FPGA circuitry 700 of FIG. 7, or portion (s) thereof.

[0064] In some examples, the binary file is compiled, generated, transformed, and / or otherwise output from a uniform software platform utilized to program FPGAs. For example, the uniform software platform may translate first instructions (e.g., code or a program) that correspond to one or more operations / functions in a high-level language (e.g., C, C++, Python, etc. ) into second instructions that correspond to the one or more operations / functions in an HDL. In some such examples, the binary file is compiled, generated, and / or otherwise output from the uniform software platform based on the second instructions. In some examples, the FPGA circuitry 700 of FIG. 7 may access and / or load the binary file to cause the FPGA circuitry 700 of FIG. 7 to be configured and / or structured to perform the one or more operations / functions. For example, the binary file may be implemented by a bit stream (e.g., one or more computer-readable bits, one or more machine-readable bits, etc. ) , data (e.g., computer-readable data, machine-readable data, etc. ) , and / or machine-readable instructions accessible to the FPGA circuitry 700 of FIG. 7 to cause configuration and / or structuring of the FPGA circuitry 700 of FIG. 7, or portion (s) thereof.

[0065] The FPGA circuitry 700 of FIG. 7, includes example input / output (I / O) circuitry 702 to obtain and / or output data to / from example configuration circuitry 704 and / or external hardware 706. For example, the configuration circuitry 704 may be implemented by interface circuitry that  may obtain a binary file, which may be implemented by a bit stream, data, and / or machine-readable instructions, to configure the FPGA circuitry 700, or portion (s) thereof. In some such examples, the configuration circuitry 704 may obtain the binary file from a user, a machine (e.g., hardware circuitry (e.g., programmable or dedicated circuitry) that may implement an Artificial Intelligence / Machine Learning (AI / ML) model to generate the binary file) , etc., and / or any combination (s) thereof) . In some examples, the external hardware 706 may be implemented by external hardware circuitry. For example, the external hardware 706 may be implemented by the microprocessor 600 of FIG. 6.

[0066] The FPGA circuitry 700 also includes an array of example logic gate circuitry 708, a plurality of example configurable interconnections 710, and example storage circuitry 712. The logic gate circuitry 708 and the configurable interconnections 710 are configurable to instantiate one or more operations / functions that may correspond to at least some of the machine readable instructions of FIGS. 2 and / or 3 and / or other desired operations. The logic gate circuitry 708 shown in FIG. 7 is fabricated in blocks or groups. Each block includes semiconductor-based electrical structures that may be configured into logic circuits. In some examples, the electrical structures include logic gates (e.g., And gates, Or gates, Nor gates, etc. ) that provide basic building blocks for logic circuits. Electrically controllable switches (e.g., transistors) are present within each of the logic gate circuitry 708 to enable configuration of the electrical structures and / or the logic gates to form circuits to perform desired operations / functions. The logic gate circuitry 708  may include other electrical structures such as look-up tables (LUTs) , registers (e.g., flip-flops or latches) , multiplexers, etc.

[0067] The configurable interconnections 710 of the illustrated example are conductive pathways, traces, vias, or the like that may include electrically controllable switches (e.g., transistors) whose state can be changed by programming (e.g., using an HDL instruction language) to activate or deactivate one or more connections between one or more of the logic gate circuitry 708 to program desired logic circuits.

[0068] The storage circuitry 712 of the illustrated example is structured to store result (s) of the one or more of the operations performed by corresponding logic gates. The storage circuitry 712 may be implemented by registers or the like. In the illustrated example, the storage circuitry 712 is distributed amongst the logic gate circuitry 708 to facilitate access and increase execution speed.

[0069] The example FPGA circuitry 700 of FIG. 7 also includes example dedicated operations circuitry 714. In this example, the dedicated operations circuitry 714 includes special purpose circuitry 716 that may be invoked to implement commonly used functions to avoid the need to program those functions in the field. Examples of such special purpose circuitry 716 include memory (e.g., DRAM) controller circuitry, PCIe controller circuitry, clock circuitry, transceiver circuitry, memory, and multiplier-accumulator circuitry. Other types of special purpose circuitry may be present. In some examples, the FPGA circuitry 700 may also include example general purpose programmable circuitry 718 such as an example CPU 720 and / or an example  DSP 722. Other general purpose programmable circuitry 718 may additionally or alternatively be present such as a GPU, an XPU, etc., that can be programmed to perform other operations.

[0070] Although FIGS. 6 and 7 illustrate two example implementations of the programmable circuitry 512 of FIG. 5, many other approaches are contemplated. For example, FPGA circuitry may include an on-board CPU, such as one or more of the example CPU 720 of FIG. 6. Therefore, the programmable circuitry 512 of FIG. 5 may additionally be implemented by combining at least the example microprocessor 600 of FIG. 6 and the example FPGA circuitry 700 of FIG. 7. In some such hybrid examples, one or more cores 602 of FIG. 6 may execute a first portion of the machine readable instructions represented by the flowchart (s) of FIGS. 2 and / or 3 to perform first operation (s)  / function (s) , the FPGA circuitry 700 of FIG. 7 may be configured and / or structured to perform second operation (s)  / function (s) corresponding to a second portion of the machine readable instructions represented by the flowcharts of FIG. 2 and / or 3, and / or an ASIC may be configured and / or structured to perform third operation (s)  / function (s) corresponding to a third portion of the machine readable instructions represented by the flowcharts of FIGS. 2 and / or 3.

[0071] It should be understood that some or all of the circuitry of FIG. 1 may, thus, be instantiated at the same or different times. For example, same and / or different portion (s) of the microprocessor 600 of FIG. 6 may be programmed to execute portion (s) of machine-readable instructions at the same and / or different times. In some examples, same and / or different  portion (s) of the FPGA circuitry 700 of FIG. 7 may be configured and / or structured to perform operations / functions corresponding to portion (s) of machine-readable instructions at the same and / or different times.

[0072] In some examples, some or all of the circuitry of FIG. 1 may be instantiated, for example, in one or more threads executing concurrently and / or in series. For example, the microprocessor 600 of FIG. 6 may execute machine readable instructions in one or more threads executing concurrently and / or in series. In some examples, the FPGA circuitry 700 of FIG. 7 may be configured and / or structured to carry out operations / functions concurrently and / or in series. Moreover, in some examples, some or all of the circuitry of FIG. 1 may be implemented within one or more virtual machines and / or containers executing on the microprocessor 600 of FIG. 6.

[0073] In some examples, the programmable circuitry 512 of FIG. 5 may be in one or more packages. For example, the microprocessor 600 of FIG. 6 and / or the FPGA circuitry 700 of FIG. 7 may be in one or more packages. In some examples, an XPU may be implemented by the programmable circuitry 512 of FIG. 5, which may be in one or more packages. For example, the XPU may include a CPU (e.g., the microprocessor 600 of FIG. 6, the CPU 720 of FIG. 7, etc. ) in one package, a DSP (e.g., the DSP 722 of FIG. 7) in another package, a GPU in yet another package, and an FPGA (e.g., the FPGA circuitry 700 of FIG. 7) in still yet another package.

[0074] A block diagram illustrating an example software distribution platform 805 to distribute software such as the example machine readable instructions 532 of FIG. 5 to other hardware devices (e.g., hardware devices  owned and / or operated by third parties from the owner and / or operator of the software distribution platform) is illustrated in FIG. 8. The example software distribution platform 805 may be implemented by any computer server, data facility, cloud service, etc., capable of storing and transmitting software to other computing devices. The third parties may be customers of the entity owning and / or operating the software distribution platform 805. For example, the entity that owns and / or operates the software distribution platform 805 may be a developer, a seller, and / or a licensor of software such as the example machine readable instructions 532 of FIG. 5. The third parties may be consumers, users, retailers, OEMs, etc., who purchase and / or license the software for use and / or re-sale and / or sub-licensing. In the illustrated example, the software distribution platform 805 includes one or more servers and one or more storage devices. The storage devices store the machine readable instructions 532, which may correspond to the example machine readable instructions of FIGS. 2 and / or 3, as described above. The one or more servers of the example software distribution platform 805 are in communication with an example network 810, which may correspond to any one or more of the Internet and / or any of the example networks described above. In some examples, the one or more servers are responsive to requests to transmit the software to a requesting party as part of a commercial transaction. Payment for the delivery, sale, and / or license of the software may be handled by the one or more servers of the software distribution platform and / or by a third party payment entity. The servers enable purchasers and / or licensors to download the machine readable instructions 532 from the software  distribution platform 805. For example, the software, which may correspond to the example machine readable instructions of FIG. 2 and / or 3, may be downloaded to the example programmable circuitry platform 500, which is to execute the machine readable instructions 532 to implement the model execution circuitry 100. In some examples, one or more servers of the software distribution platform 805 periodically offer, transmit, and / or force updates to the software (e.g., the example machine readable instructions 532 of FIG. 5) to ensure improvements, patches, updates, etc., are distributed and applied to the software at the end user devices. Although referred to as software above, the distributed “software” could alternatively be firmware.

[0075] “Including” and “comprising” (and all forms and tenses thereof) are used herein to be open ended terms. Thus, whenever a claim employs any form of “include” or “comprise” (e.g., comprises, includes, comprising, including, having, etc. ) as a preamble or within a claim recitation of any kind, it is to be understood that additional elements, terms, etc., may be present without falling outside the scope of the corresponding claim or recitation. As used herein, when the phrase “at least” is used as the transition term in, for example, a preamble of a claim, it is open-ended in the same manner as the term “comprising” and “including” are open ended. The term “and / or” when used, for example, in a form such as A, B, and / or C refers to any combination or subset of A, B, C such as (1) A alone, (2) B alone, (3) C alone, (4) A with B, (5) A with C, (6) B with C, or (7) A with B and with C. As used herein in the context of describing structures, components, items, objects and / or things, the phrase “at least one of A and B” is intended to refer  to implementations including any of (1) at least one A, (2) at least one B, or (3) at least one A and at least one B. Similarly, as used herein in the context of describing structures, components, items, objects and / or things, the phrase “at least one of A or B” is intended to refer to implementations including any of (1) at least one A, (2) at least one B, or (3) at least one A and at least one B. As used herein in the context of describing the performance or execution of processes, instructions, actions, activities, etc., the phrase “at least one of A and B” is intended to refer to implementations including any of (1) at least one A, (2) at least one B, or (3) at least one A and at least one B. Similarly, as used herein in the context of describing the performance or execution of processes, instructions, actions, activities, etc., the phrase “at least one of A or B”is intended to refer to implementations including any of (1) at least one A, (2) at least one B, or (3) at least one A and at least one B.

[0076] As used herein, singular references (e.g., “a” , “an” , “first” , “second” , etc. ) do not exclude a plurality. The term “a” or “an” object, as used herein, refers to one or more of that object. The terms “a” (or “an” ) , “one or more” , and “at least one” are used interchangeably herein. Furthermore, although individually listed, a plurality of means, elements, or actions may be implemented by, e.g., the same entity or object. Additionally, although individual features may be included in different examples or claims, these may possibly be combined, and the inclusion in different examples or claims does not imply that a combination of features is not feasible and / or advantageous.

[0077] As used herein, unless otherwise stated, the term “above” describes the relationship of two parts relative to Earth. A first part is above a  second part, if the second part has at least one part between Earth and the first part. Likewise, as used herein, a first part is “below” a second part when the first part is closer to the Earth than the second part. As noted above, a first part can be above or below a second part with one or more of: other parts therebetween, without other parts therebetween, with the first and second parts touching, or without the first and second parts being in direct contact with one another.

[0078] Unless specifically stated otherwise, descriptors such as “first, ” “second, ” “third, ” etc., are used herein without imputing or otherwise indicating any meaning of priority, physical order, arrangement in a list, and / or ordering in any way, but are merely used as labels and / or arbitrary names to distinguish elements for ease of understanding the disclosed examples. In some examples, the descriptor “first” may be used to refer to an element in the detailed description, while the same element may be referred to in a claim with a different descriptor such as “second” or “third. ” In such instances, it should be understood that such descriptors are used merely for identifying those elements distinctly within the context of the discussion (e.g., within a claim) in which the elements might, for example, otherwise share a same name.

[0079] As used herein, “approximately” and “about” modify their subjects / values to recognize the potential presence of variations that occur in real world applications. For example, “approximately” and “about” may modify dimensions that may not be exact due to manufacturing tolerances and / or other real world imperfections as will be understood by persons of  ordinary skill in the art. For example, “approximately” and “about” may indicate such dimensions may be within a tolerance range of + / -10%unless otherwise specified herein.

[0080] As used herein “substantially real time” refers to occurrence in a near instantaneous manner recognizing there may be real world delays for computing time, transmission, etc. Thus, unless otherwise specified, “substantially real time” refers to real time + 1 second.

[0081] As used herein, the phrase “in communication, ” including variations thereof, encompasses direct communication and / or indirect communication through one or more intermediary components, and does not require direct physical (e.g., wired) communication and / or constant communication, but rather additionally includes selective communication at periodic intervals, scheduled intervals, aperiodic intervals, and / or one-time events.

[0082] As used herein, “programmable circuitry” is defined to include (i) one or more special purpose electrical circuits (e.g., an application specific circuit (ASIC) ) structured to perform specific operation (s) and including one or more semiconductor-based logic devices (e.g., electrical hardware implemented by one or more transistors) , and / or (ii) one or more general purpose semiconductor-based electrical circuits programmable with instructions to perform specific functions (s) and / or operation (s) and including one or more semiconductor-based logic devices (e.g., electrical hardware implemented by one or more transistors) . Examples of programmable circuitry include programmable microprocessors such as Central Processor  Units (CPUs) that may execute first instructions to perform one or more operations and / or functions, Field Programmable Gate Arrays (FPGAs) that may be programmed with second instructions to cause configuration and / or structuring of the FPGAs to instantiate one or more operations and / or functions corresponding to the first instructions, Graphics Processor Units (GPUs) that may execute first instructions to perform one or more operations and / or functions, Digital Signal Processors (DSPs) that may execute first instructions to perform one or more operations and / or functions, XPUs, Network Processing Units (NPUs) one or more microcontrollers that may execute first instructions to perform one or more operations and / or functions and / or integrated circuits such as Application Specific Integrated Circuits (ASICs) . For example, an XPU may be implemented by a heterogeneous computing system including multiple types of programmable circuitry (e.g., one or more FPGAs, one or more CPUs, one or more GPUs, one or more NPUs, one or more DSPs, etc., and / or any combination (s) thereof) , and orchestration technology (e.g., application programming interface (s) (API (s) ) that may assign computing task (s) to whichever one (s) of the multiple types of programmable circuitry is / are suited and available to perform the computing task (s) .

[0083] As used herein integrated circuit / circuitry is defined as one or more semiconductor packages containing one or more circuit elements such as transistors, capacitors, inductors, resistors, current paths, diodes, etc. For example an integrated circuit may be implemented as one or more of an ASIC,  an FPGA, a chip, a microchip, programmable circuitry, a semiconductor substrate coupling multiple circuit elements, a system on chip (SoC) , etc.

[0084] From the foregoing, it will be appreciated that example systems, apparatus, articles of manufacture, and methods have been disclosed that enable concatenation of tensors using MMU remapping. Such an approach thereby does not require physical movement of data stored in physical memory. Disclosed systems, apparatus, articles of manufacture, and methods improve the efficiency of using a computing device by avoiding such data copying / movement. By reducing such copying / movement, machine learning operations may be performed more quickly and / or may be performed on devices with lesser resources as compared to prior approaches where data was physically copied to a new memory address when combining tensors. Disclosed systems, apparatus, articles of manufacture, and methods are accordingly directed to one or more improvement (s) in the operation of a machine such as a computer or other electronic and / or mechanical device.

[0085] Example methods, apparatus, systems, and articles of manufacture for zero-copy tensor combination via memory management unit remapping are disclosed herein. Further examples and combinations thereof include the following:

[0086] Example 1 includes at least one non-transitory machine-readable medium comprising machine-readable instructions to cause at least one processor circuit to at least identify physical memory addresses of tensors of a machine learning model, the tensors stored in a key value cache, the tensors including a first tensor and a second tensor stored at respective  physical memory addresses, create a range of virtual addresses for a combined tensor, the combined tensor to represent a combination of the first tensor and the second tensor, and bind the physical memory addresses of the tensors to the range of virtual addresses using a memory management unit.

[0087] Example 2 includes the at least one non-transitory machine-readable medium of example 1, wherein the binding of the physical memory addresses of the tensors to the range of virtual addresses is performed without moving the first tensor or the second tensor from their respective physical memory addresses.

[0088] Example 3 includes the at least one non-transitory machine-readable medium of any preceding example, wherein the physical addresses of the tensors are identified based on a page size.

[0089] Example 4 includes the at least one non-transitory machine-readable medium of any preceding example, wherein the binding of the physical memory addresses of the tensors to the range of virtual addresses represents a concatenation of the tensors.

[0090] Example 5 includes the at least one non-transitory machine-readable medium of any preceding example, wherein the combination of the first tensor and the second tensor represents a concatenation of the first tensor and the second tensor.

[0091] Example 6 includes the at least one non-transitory machine-readable medium of any preceding example, wherein the combination of the first tensor and the second tensor represents an ordering of the first tensor and the second tensor according to predictions associated with a beam search.

[0092] Example 7 includes an apparatus comprising memory, a memory management unit, machine-readable instructions, and at least one processor circuit to be programmed by the machine-readable instructions to identify physical memory addresses within the memory, the physical memory addresses used to store tensors of a machine learning model, the tensors stored in a key value cache, the tensors including a first tensor and a second tensor stored at respective physical memory addresses, create a range of virtual addresses for a combined tensor, the combined tensor to represent a combination of the first tensor and the second tensor, and bind the physical memory addresses of the tensors to the range of virtual addresses using the memory management unit.

[0093] Example 8 includes the apparatus of any preceding example, wherein the binding of the physical memory addresses of the tensors to the range of virtual addresses is performed without moving the first tensor or the second tensor from their respective physical memory addresses.

[0094] Example 9 includes the apparatus of any preceding example, wherein the physical addresses of the tensors are identified based on a page size.

[0095] Example 10 includes the apparatus of any preceding example, wherein the binding of the physical memory addresses of the tensors to the range of virtual addresses represents a concatenation of the tensors.

[0096] Example 11 includes the apparatus of any preceding example, wherein the combination of the first tensor and the second tensor represents a concatenation of the first tensor and the second tensor.

[0097] Example 12 includes the apparatus of any preceding example, wherein the combination of the first tensor and the second tensor represents an ordering of the first tensor and the second tensor according to predictions associated with a beam search .

[0098] Example 13 includes a method comprising identifying physical memory addresses of tensors of a machine learning model, the tensors stored in a key value cache, the tensors including a first tensor and a second tensor stored at respective physical memory addresses, creating, by executing an instruction with at least one processor, a range of virtual addresses for a combined tensor, the combined tensor to represent a combination of the first tensor and the second tensor, and binding the physical memory addresses of the tensors to the range of virtual addresses using a memory management unit.

[0099] Example 14 includes the method of any preceding example, wherein the binding of the physical memory addresses of the tensors to the range of virtual addresses is performed without moving the first tensor or the second tensor from their respective physical memory addresses.

[0100] Example 15 includes the method of any preceding example, wherein the physical addresses of the tensors are identified based on a page size.

[0101] Example 16 includes the method of any preceding example, wherein the binding of the physical memory addresses of the tensors to the range of virtual addresses represents a concatenation of the tensors.

[0102] Example 17 includes the method of any preceding example, wherein the combination of the first tensor and the second tensor represents a concatenation of the first tensor and the second tensor.

[0103] Example 18 includes the method of any preceding example, wherein the combination of the first tensor and the second tensor represents an ordering of the first tensor and the second tensor according to predictions associated with a beam search .

[0104] The following claims are hereby incorporated into this Detailed Description by this reference. Although certain example systems, apparatus, articles of manufacture, and methods have been disclosed herein, the scope of coverage of this patent is not limited thereto. On the contrary, this patent covers all systems, apparatus, articles of manufacture, and methods fairly falling within the scope of the claims of this patent.

Claims

1.At least one non-transitory machine-readable medium comprising machine-readable instructions to cause at least one processor circuit to at least:identify physical memory addresses of tensors of a machine learning model, the tensors stored in a key value cache, the tensors including a first tensor and a second tensor stored at respective physical memory addresses;create a range of virtual addresses for a combined tensor, the combined tensor to represent a combination of the first tensor and the second tensor; andbind the physical memory addresses of the tensors to the range of virtual addresses using a memory management unit.2.The at least one non-transitory machine-readable medium of claim 1, wherein the binding of the physical memory addresses of the tensors to the range of virtual addresses is performed without moving the first tensor or the second tensor from their respective physical memory addresses.3.The at least one non-transitory machine-readable medium of claim 1, wherein the physical addresses of the tensors are identified based on a page size.4.The at least one non-transitory machine-readable medium of claim 1, wherein the binding of the physical memory addresses of the tensors to the range of virtual addresses represents a concatenation of the tensors.5.The at least one non-transitory machine-readable medium of claim 1, wherein the combination of the first tensor and the second tensor represents a concatenation of the first tensor and the second tensor.6.The at least one non-transitory machine-readable medium of claim 1, wherein the combination of the first tensor and the second tensor represents an ordering of the first tensor and the second tensor according to predictions associated with a beam search .7.An apparatus comprising:memory;a memory management unit;machine-readable instructions; andat least one processor circuit to be programmed by the machine-readable instructions to:identify physical memory addresses within the memory, the physical memory addresses used to store tensors of a machine learning model, the tensors stored in a key value cache, the tensors including a first tensor and a second tensor stored at respective physical memory addresses;create a range of virtual addresses for a combined tensor, the combined tensor to represent a combination of the first tensor and the second tensor; andbind the physical memory addresses of the tensors to the range of virtual addresses using the memory management unit.8.The apparatus of claim 7, wherein the binding of the physical memory addresses of the tensors to the range of virtual addresses is performed without moving the first tensor or the second tensor from their respective physical memory addresses.9.The apparatus of claim 7, wherein the physical addresses of the tensors are identified based on a page size.10.The apparatus of claim 7, wherein the binding of the physical memory addresses of the tensors to the range of virtual addresses represents a concatenation of the tensors.11.The apparatus of claim 7, wherein the combination of the first tensor and the second tensor represents a concatenation of the first tensor and the second tensor.12.The apparatus of claim 7, wherein the combination of the first tensor and the second tensor represents an ordering of the first tensor and the second tensor according to predictions associated with a beam search.13.A method comprising:identifying physical memory addresses of tensors of a machine learning model, the tensors stored in a key value cache, the tensors including a first tensor and a second tensor stored at respective physical memory addresses;creating, by executing an instruction with at least one processor, a range of virtual addresses for a combined tensor, the combined tensor to represent a combination of the first tensor and the second tensor; andbinding the physical memory addresses of the tensors to the range of virtual addresses using a memory management unit.14.The method of claim 13, wherein the binding of the physical memory addresses of the tensors to the range of virtual addresses is performed without moving the first tensor or the second tensor from their respective physical memory addresses.15.The method of claim 13, wherein the physical addresses of the tensors are identified based on a page size.16.The method of claim 13, wherein the binding of the physical memory addresses of the tensors to the range of virtual addresses represents a concatenation of the tensors.17.The method of claim 13, wherein the combination of the first tensor and the second tensor represents a concatenation of the first tensor and the second tensor.18.The method of claim 13, wherein the combination of the first tensor and the second tensor represents an ordering of the first tensor and the second tensor according to predictions associated with a beam search.

Images