A semiconductor device and a method of manufacturing such semiconductor device

Abstract

The disclosure pertains to a semiconductor device and a method of manufacturing such device, having a layered structure comprising a planar substrate (100) having a first substrate surface (110) and a second substrate surface (120) opposite to the first substrate surface, a first electrode (210) and a second electrode (220) positioned spaced apart from each other on the first substrate surface thereby exposing an exposed part of the first substrate surface. The semiconductor device further comprises a passivation layer (300) positioned on the exposed part of the first substrate surface and at least partially positioned on the first electrode and second electrode and having a planar top surface opposite to the first substrate surface, wherein partially on the passivation layer and on at least one of the first electrode and the second electrode a top metal layer (400) is provided, wherein the passivation layer comprises a first passivation sublayer (310) positioned on the exposed part of the first substrate surface, and a second passivation sublayer (320) positioned on the first passivation sublayer, such that at least a part of the first passivation sublayer is exposed (311) thereby causing an interruption of electrical conductivity between the first electrode and the second electrode.

Description

TITLE

[0001] A semiconductor device and a method of manufacturing such semiconductor device TECHNICAL FIELD OF THE DISCLOSURE

[0002] This disclosure pertains to a semiconductor device and a method of manufacturing such device, having a reduced leakage current between a first electrode and a second electrode.

[0003] BACKGROUND OF THE DISCLOSURE

[0004] Semiconductor devices are electronic components that rely on the properties of a semiconductor material for their operation. These semiconductor devices allow for precise control of electric current through them due electric controllability of the semiconductor material.

[0005] To control the semiconductor devices, they are typically provided with a plurality of electrodes to either inject or withdraw current from the semiconductor material. If there is no or too little barrier between the two electrodes, current would leak from one electrode to another. In the case of current leakage between a source and a gate electrode, we speak of gate leakage current or Igss. Therefore, the electrodes are typically isolated from each other by means of a passivation layer, provided in between and partially overlapping the two electrodes.

[0006] During use the semiconductor devices heats-up and cools down following some sort of thermal cycle. After many of these thermal cycles the material of the electrodes softens. Unsoftened the electrodes help to offset the sheer stress between the passivation layer and the substrate and between the passivation layer and the molding material. Upon softening of the electrodes, this sheer stress in the passivation layer can no longer be offset, therefore, cracks are formed in the passivation layer, which in turn increase the leakage current.

[0007] To further functionally connect the electrodes, a top metal layer comprising a multi-metal alloy is provided on the electrodes and partially on the passivation layer.  Providing a top metal layer introduces a high stress on the passivation layer at the top metal layer interface, leading yet again to crack formation.

[0008] Therefore, the passivation layer is subdivided into two passivation sublayers, wherein the top passivation sublayer can withstand the higher stresses on the device’s surface present due to the interface with the top metal layer. However, during the manufacturing process metal residual from the top metal layer may penetrate into the top passivation sublayer, making the top passivation sublayer conductive. Again, this solution led to an increase in leakage current between the two electrodes of the semiconductor device. It is thus the goal of the disclosure to provide a semiconductor device which can withstand the thermal cycles and has a reduced leakage current.

[0009] SUMMARY OF THE DISCLOSURE

[0010] The disclosure pertains to a semiconductor device having a layered structure comprising a planar substrate having a first substrate surface and a second substrate surface opposite to the first substrate surface, and a first electrode and a second electrode positioned spaced apart from each other on the first substrate surface thereby exposing an exposed part of the first substrate surface. The semiconductor device further comprises a passivation layer positioned on the exposed part of the first substrate surface and at least partially positioned on the first electrode and second electrode and having a planar top surface opposite to the first substrate surface, wherein partially on the passivation layer and on at least one of the first electrode and the second electrode a top metal layer is provided, wherein the passivation layer comprises a first passivation sublayer positioned on the exposed part of the first substrate surface, and a second passivation sublayer positioned on the first passivation sublayer, such that at least a part of the first passivation sublayer is exposed thereby causing an interruption of electrical conductivity between the first electrode and the second electrode.

[0011] The first passivation sublayer comprises a first sublayer surface and a second sublayer surface opposite to the first sublayer surface, wherein the first sublayer surface is positioned on the exposed part of the first substrate surface and partially on the first electrode as well as partially on the second electrode.

[0012] The second passivation sublayer is positioned on the first sublayer surface of the first passivation sublayer such that at least a part of the first sublayer surface is exposed, creating an electrical interruption between the first and the second electrode at least over the exposed part of the first substrate surface of the first passivation sublayer.

[0013] Compared to prior art semiconductor devices, the semiconductor device according to the disclosure offers a reduced leakage current between the two electrodes, while being able to withstand a plurality of thermal cycles. Namely, it comprises protective layers, the top metal layer and the second passivation sublayer, for protecting against thermal influences, while maintaining a discontinuity for electric current on the first passivation sublayer to flow from the first electrode to the second electrode.

[0014] It may be understood that the electrodes are made of a conductive metal, such as copper (Cu) , gold (Au) , Silver (Ag) , Aluminum (Al) or an alloy, such as aluminum-copper (AlCu) . The specific choice of electrode material is dependent of the actual implementation of the semiconductor device. Furthermore, the choice may also depend on the further elements and / or properties. For instance, clip products, such as bond wires or bond clips may be used to connect to the electrodes, in those cases different electrode materials may be chosen for their good adhesion. Furthermore, it should be noted that the electrodes are not required to be made of the same material.

[0015] The first electrode may be a source electrode and the second electrode may be a gate electrode. In such case, the leakage between the two electrodes is known as the gate leakage current or Igss. However, the disclosure is tailored towards the leakage between two electrodes in general, therefore the first electrode could also be a gate electrode and the second electrode a source electrode. Therefore, any further electrodes of a transistor, such as MOSFET or IGBT, are not further specified in this disclosure.

[0016] In an example of the semiconductor device according to the disclosure, the second passivation sublayer is connected to the first electrode and / or the second electrode.

[0017] The purpose of the second passivation sublayer is such that the crack formation due to reduced or increased sheer stress by the electrodes or the top  metal layer, respectively, can no longer be transferred to the first passivation sublayer. The second passivation sublayer thus acts as a protective layer against thermal sheer stresses on the first passivation sublayer.

[0018] The first passivation sublayer has superior electrical insulation properties but is more prone to cracking due to the application of forces. Having a second passivation sublayer ensures that the first passivation sublayer is protected against forces, especially sheer forces, generated in the semiconductor device during for instance thermal cycles.

[0019] It may be understood that the greater the coverage of the second passivation sublayer is, the greater its protective capacity. However, the inventors have found that metal residual leaks into the second passivation sublayer during the manufacturing process of the semiconductor device, making the second passivation sublayer conductive. This obviously negates the electric insulating properties of the passivation layer. The inventors have found that the metal residual only leaks into the second passivation sublayer and not in the first passivation sublayer.

[0020] The inventors have found that exposing part of the first passivation sublayer results in semiconductor devices that have a reduced leakage current as described by this disclosure. Furthermore, they have found that leaving an exposed part of the first passivation sublayer does not result in a significant diminishment of the protective properties of the second passivation sublayer. In other words, crack formation in the first passivation sublayer is still effectively reduced or prevented by the second passivation sublayer, even though a part of the first passivation sublayer is exposed.

[0021] In another example according to the disclosure, the second passivation sublayer comprises one or more pillars extending / penetrating through the first passivation sublayer towards to the first electrode and / or second electrode.

[0022] Pillars can be understood as a plurality of disconnected pillars provided perpendicular to the plane of the figure. However, it may also be understood as one single in-plane elongated pillar.

[0023] Having pillars provided extending through the first passivation sublayer towards the first electrode and / or the second electrode ensures that a disconnected portion of the first passivation sublayer is created. This disconnected portion allows for the sheer stress acting upon the first passivation sublayer to also distribute.  Especially, the disconnected portion of the first passivation sublayer may be seen as a sacrificial portion, since the sheer stress would cause cracking there, however the bulk of the passivation sublayer is therefore safeguarded against cracking. Forming of the cracks is an unwanted effect since that causes the first passivation sublayer to become electrically conductive.

[0024] In a further example according to the disclosure, the top metal layer is provided partially on the first passivation sublayer.

[0025] And in another further example according to the disclosure, the top metal layer is provided partially on the second passivation sublayer.

[0026] Providing the top metal layer on the first passivation sublayer and / or the second passivation sublayer depends on the exact configuration of the semiconductor device. The top metal layer is used for further connecting the first electrode and / or the second electrode to clipping means, such as bond wires or bond clips.. Preferably, the top metal layer is positioned on the second passivation sublayer, since that layer can withstand the sheer stress induced by the top metal layer. However, if only a small portion of the first passivation sublayer is covered with the top metal layer, the sheer stress can still be mitigated and transferred, such that crack formation in the first passivation sublayer is not as profound as when no second passivation sublayer is present at all.

[0027] Furthermore, with a slightly overlapping top metal layer, it is assured that the first electrode and / or the second electrode are fully covered with a top metal layer, and that lower manufacturing constraints are required, since lower mask resolutions may be required. Namely, the overlap may not need to be precise to the nanometer scale, making the manufacturing process faster and cheaper.

[0028] In yet a further example according to the disclosure, the first passivation sublayer is made of a Nitride material, such as Silicon Nitride (SiN) or Silicon Oxy Nitride (SiON) or compositions therefore, or the like.

[0029] And in another further example according to the disclosure, the second passivation sublayer is made of a polyimide material.

[0030] Nitride material is generally an excellent electrical insulator, thus having a low electrical conductivity. Furthermore, it is also a good thermal insulator. Its exact properties can vary depending on the specific type of Nitride and its formulation.  Therefore, it is a versatile material, which can be tailored to the desired specific properties.

[0031] Polyimide is a good electrical insulator and thermal insulator; however it comes at an increased material price and is more difficult to process. Furthermore, Polyimide is softer than the material of the first passivation sublayer and offers a great thermal stability by having a higher thermal expansion coefficient, therefore it is more stable during thermal cycling. By positioning a layer of polyimide on top of a Nitride material, the best price-to-value ratio can be obtained, while obtaining the desired properties, such as protection against leakage current between the first electrode and the second electrode.

[0032] In another example according to the disclosure, the top metal layer is made of a metal alloy material. This metal alloy material should at least contain titanium (Ti) . For instance, titanium-nickel-vanadium-silver (TiNiVAg) may be used as a top metal layer. Alternatively, any gold-titanium or silver-titanium alloys may be used.

[0033] In an example according to the disclosure, the exposed part of the first passivation sublayer has a width of at least 0.5 μm, preferably at least 1 μm, more preferably at least 3 μm, and even more preferably greater than 5 μm.

[0034] Electric arching or dielectric failure is a process wherein a “gap” or the exposed part no longer inhibits the conduction of a current from the first electrode to the second electrode. Whether this arching or dielectric failure occurs depends on the applied voltage on the electrodes as well as the width of the gap and the dielectric properties of the material in between the gap, in this case that would be the properties of the molding material of the semiconductor device. The inventors have identified that the width of the exposed part of the first passivation sublayer should at least be greater than 0.5 μm, preferably greater than 1 μm, more preferably greater than 3 μm, and even more preferably greater than 5 μm in order to prevent electric arching or dielectric failure from the top metal layer to the metal polluted second passivation sublayer. The inventors have also found that the exposed part of the first passivation sublayer could be on the order of a few hundred, for instance 200 μm. This would definitely ensure that an electrical discontinuity is achieved, but still offers enough protective second passivation sublayer material..

[0035] In a second aspect, the disclosure pertains to a method for manufacturing a semiconductor device according to the disclosure, wherein the method comprises the steps of:

[0036] i) providing a planar substrate having a first substrate surface and a second substrate surface opposite to the first substrate surface;

[0037] ii) positioning a first electrode and a second electrode spaced apart from each other on the first substrate surface thereby exposing an exposed part of the first substrate surface;

[0038] iii) positioning a passivation layer on the exposed part of the first substrate surface and at least partially on the first electrode and second electrode, wherein the passivation layer has a planar top surface opposite to the first substrate surface, wherein the passivation layer comprises a first passivation sublayer positioned on the exposed part of the first substrate surface, and a second passivation sublayer positioned on the first passivation sublayer, such that at least a part of the first passivation sublayer is exposed thereby causing an interruption of electrical conductivity between the first electrode and the second electrode;

[0039] iv) providing a top metal layer covering the first electrode, the second electrode, and the passivation layer;

[0040] v) etching the top metal layer partially, such that at least one electrically separated top metal layer portion is obtained partially positioned on the passivation layer and on at least one of the first electrode and the second electrode a top metal layer, respectively.

[0041] By means of this method according to the disclosure, semiconductor devices can be manufactured, that have a reduced leakage current between the first electrode and the second electrode. Typically, during step v) of partially etching the top metal layer, metal residual penetrates into the second passivation sublayer making it conductive. By positioning the second passivation sublayer such that at least part of the first passivation sublayer is exposed by means of utilizing an adequate mask during deposition of said sublayer, an electrical discontinuity is created, such that current can no longer be conducted from the first electrode to the second electrode via the top metal layer and the metal polluted second passivation sublayer.

[0042] In a further detailed example of the method according to the disclosure, the method further comprises a step vi) of providing a notch extending from the top metal layer or the second passivation sublayer towards the first passivation sublayer, such that at least a part of the first passivation sublayer is exposed thereby causing an interruption of electrical conductivity between the first electrode and the second electrode.

[0043] To truly obtain an electrical discontinuity, a notch may be provided in the top metal layer and / or in the second passivation sublayer. This way it is assured that all metal polluted material of the second passivation is removed to create an exposed part of the first passivation sublayer. This notch can be produced as a last step in the manufacturing process, wherein the notch may be etched, cut, or milled.

[0044] All in all, the method and the semiconductor device according to the disclosure provide a semiconductor device which has a reduced leakage current between the first electrode and the second electrode by means of an exposed part of the first passivation sublayer, while being able to withstand high-temperature cycling. SHORT DESCRIPTION OF THE FIGURES

[0045] To clarify the principles of the disclosure, a number of figures are utilized, which exemplify various ways the semiconductor device can be implemented according to the disclosure. These figures should thus not be considered to limit the scope of the disclosure, but should rather be seen to clarify the specifics of the disclosure.

[0046] Figure 1 shows a cross-section of a half-clip semiconductor device having two exposed parts of the first passivation sublayer;

[0047] Figure 2 shows a cross-section of a full-clip semiconductor device having two exposed parts of the first passivation sublayer;

[0048] Figure 3 shows a cross-section of a half-clip semiconductor device having one exposed part of the first passivation sublayer;

[0049] Figure 4 shows another cross-section of a half-clip semiconductor device having one exposed part of the first passivation sublayer;

[0050] Figure 5 shows a cross-section of a half-clip semiconductor device having two exposed parts of the first passivation sublayer;

[0051] Figure 6 shows a cross-section of a half-clip semiconductor device having one exposed part of the first passivation sublayer;

[0052] Figure 7 shows another cross-section of a half-clip semiconductor device having two exposed parts of the first passivation sublayer;

[0053] Figure 8 shows another cross-section of a half-clip semiconductor device having one exposed part of the first passivation sublayer;

[0054] Figure 9 shows yet another cross-section of a half-clip semiconductor device having one exposed part of the first passivation sublayer;

[0055] Figure 10 shows yet again another cross-section of a half-clip semiconductor device having one exposed part of the first passivation sublayer;

[0056] Figure 11 shows a cross-section of a full-clip semiconductor device having one exposed part of the first passivation sublayer;

[0057] Figure 12 shows another cross-section of a full-clip semiconductor device having one exposed part of the first passivation sublayer;

[0058] Figure 13 shows yet another cross-section of a full-clip semiconductor device having two exposed parts of the first passivation sublayer;

[0059] Figure 14 shows yet another cross-section of a full-clip semiconductor device having one exposed part of the first passivation sublayer;

[0060] Figure 15 shows a leakage current graph of two semiconductor devices.

[0061] DETAILED DESCRIPTION OF THE DISCLOSURE

[0062] In the following section, the disclosure is discussed by means of several exemplary figures. In order to aid the understanding of the disclosure, the same reference numbers are used in the figures as are used throughout the text. Moreover, these figures should be understood to provide specific examples only to clarify the working principles, they should not be considered to limit the scope of the disclosure.

[0063] The first aspect of the disclosure pertains to a semiconductor device 10 having a layered structure comprising a planar substrate 100 having a first substrate surface 110 and a second substrate surface 120 opposite to the first substrate surface 110, and a first electrode 210 and a second electrode 220 positioned spaced apart from each other on the first substrate surface 110 thereby exposing an exposed part 111 of the first substrate surface 110. The semiconductor device 10  further comprises a passivation layer 300 positioned on the exposed part 111 of the first substrate surface 110 and at least partially positioned on the first electrode 210 and second electrode 220 and having a planar top surface opposite to the first substrate surface 110, wherein partially on the passivation layer 300 and on at least one of the first electrode 210 and the second electrode 220 a top metal layer 400 is provided, wherein the passivation layer 300 comprises a first passivation sublayer 310 positioned on the exposed part 111 of the first substrate surface 110, and a second passivation sublayer 320 positioned on the first passivation sublayer 310, such that at least a part of the first passivation sublayer 310 is exposed thereby causing an interruption of electrical conductivity between the first electrode 210 and the second electrode 220.

[0064] This is shown in a first example in Fig. 1, wherein the second passivation sublayer 320 is positioned such that there are two exposed parts 311-312 of the first passivation sublayer 310.

[0065] Fig. 1 further shows that the top metal layer 4001 is only positioned on the first electrode 210, covering it completely and partially positioned on the passivation layer 300, and in this figure specifically on the first passivation sublayer 310. Whereas the second electrode 220 is not covered with a top metal layer 400, thereby being completely exposed.

[0066] The presence of two exposed parts 311-312 of the first passivation sublayer 310 ensures that any electrical connection created by a metal polluted second passivation sublayer 320 between the first electrode 210 and the second electrode 220 is physically interrupted twice. This mostly acts as redundancy. In case during the manufacturing process the exposed part of the first passivation sublayer is actually not completely exposed, the second exposed part may be.

[0067] Here, it should be noted that the top metal layer 400 is electrically conductive since it comprises metal, and thus in prior art semiconductor devices electricity would be conducted from the first electrode 210 through the top metal layer 400 into the metal polluted second passivation sublayer 320 to the second electrode 220. The semiconductor device 10 according to the disclosure has a reduced current leakage of the first electrode 210 to the second electrode 220 over this conductive path by means of physical disruptions, while still ensuring that the semiconductor device 10 can withstand thermal cycling.

[0068] In Fig. 2 a full-clip semiconductor device 101 is shown, wherein the top metal layer 400 comprises a top metal layer 4001 positioned on the first electrode 210 and partially on the passivation layer 300, and a top metal layer 4002 positioned on the second electrode 220 and partially on the passivation layer 300. The rest of the configuration of the semiconductor package 101 is similar to the semiconductor package 10 of Fig. 1. The wording “half-clip” and “full-clip” thus relate to the presence of a top metal layer 400 on either one electrode or on both electrodes 210-220.

[0069] The preferable material of the first passivation sublayer 310 is a Nitride material, which is electrically insulating and can be processed easily during the manufacturing of the semiconductor device 10. The material of the second passivation sublayer 320 is preferably polyimide, which is softer than the first passivation sublayer 310 material.

[0070] The second passivation sublayer 320 protects the first passivation sublayer 310 during usage of the semiconductor device 10, wherein the device 10 typically heats up and cools down, creating a thermal cycle. These thermal cycles cause the electrodes 210-220 to soften, which in prior art semiconductor devices creates a sheer stress mismatch on the first passivation sublayer 310 leading to crack formation. However due to the presence of a second passivation sublayer 320 the cracking of the first passivation sublayer 310 is reduced.

[0071] Furthermore, these electrodes 210-220 soften because they are typically made of a material selected from a list not limited to gold (Au) , silver (Ag) , copper (Cu) , or a metal alloy, for instance aluminum-copper alloy (AlCu) . The presence of the top metal layer 400 ensures that these electrodes 210-220 are completely covered and can be further connected to clipping means, such as bond wires and bond clips. This in turn reduces the sheer stress mismatch between the electrodes 210-220 and the first passivation sublayer 310.

[0072] Again, similar to the configuration of the semiconductor device 10 of Fig. 1, the semiconductor device 101 of Fig. 2 comprises two exposed parts 311-312 of the first passivation sublayer 310, inhibiting any leakage current to flow over the second passivation sublayer 320 from the first electrode 310 towards the second electrode 320.

[0073] Fig 3. and Fig. 4 show other half-clip semiconductor devices 102-103 according to the disclosure, wherein the first passivation sublayer 310 is protected with a second passivation sublayer 320 positioned such that a part 311 of the first passivation sublayer 310 is exposed.

[0074] In Fig. 3 the second passivation sublayer 320 is additionally positioned on the second electrode 220, and in Fig. 4 the second passivation sublayer 320 is additionally positioned on the first electrode 210. Therefore in Fig. 3, the top metal layer 4001 is only positioned on the first passivation sublayer 310, whereas in Fig. 4 the top metal layer 4001 is positioned on the second passivation sublayer 320.

[0075] In the semiconductor device 102 of Fig 3 it is expected that some sheer stress is generated on the first passivation sublayer 310 from the top metal layer 4001. However, when the overlap of the top metal layer 4001 is only small with the first passivation sublayer 310, the induced sheer stress would not result in crack formation leading to reduced electrical insulation.

[0076] Therefore, it can be assured that almost no sheer stress is generated on the first passivation sublayer 310 of the semiconductor device 103 of Fig 4. Here, the second passivation sublayer 320 is hindering the direct contact of the top metal layer 4001 with the first passivation sublayer 310.

[0077] Figs. 5 and 6 show two further examples of half-clip semiconductor devices 104-105. The semiconductor device 104 of Fig. 5 comprises two exposed parts 311-312 of the first passivation sublayer 310, and its top metal layer 4001 is positioned on the first passivation sublayer 310.

[0078] The semiconductor device 105 of Fig. 6 comprises only one exposed part 311 of the first passivation sublayer 310, and the top metal layer 4001 is positioned on both the first passivation sublayer 310 and the second passivation sublayer 320.

[0079] Both semiconductor devices 104-105 of Fig. 5 and Fig. 6, respectively, further comprise one or more pillars 321 extending through the first passivation sublayer 310 towards to the first electrode 210. The presence of these pillars 321 purposely interrupts the first passivation sublayer 310, such that the sheer stress in said sublayer 310 is also interrupted. Especially, the sheer stress generated by the top metal layer 4001 is then limited to the disconnected first passivation sublayer 310 and no cracks are formed on the main part of the first passivation sublayer 310, such that the insulating properties of the first passivation sublayer 310 are maintained.

[0080] In a similar fashion the semiconductor devices 106-107 of Fig. 7 and Fig. 8, respectively, comprise one or more pillars 321 extending through the first passivation sublayer 310 towards the second electrode 220. This way the second passivation sublayer 320 is positioned on the first passivation sublayer 310, while still being in contact with both the first electrode 210 and second electrode 220. It should be noted that the metal residue only penetrates into the surface of the second passivation sublayer 320. Thus even though the second passivation sublayer 320 is connected to both the first electrode 210 and the second electrode 220, it is not expected that a conductive pathway is created through said metal polluted second passivation sublayer 320.

[0081] The rest of the semiconductor device 106 of Fig. 7 follows the configuration of the semiconductor device 104 of Fig. 5, wherein the top metal layer 4001 is positioned partially on the first passivation sublayer 310. And the rest of the semiconductor device 107 of Fig. 8 follows the configuration of the semiconductor device 105 of Fig. 6, wherein the top metal layer 4001 is partially positioned on both the first passivation sublayer 310 and the second passivation sublayer 320.

[0082] Alternative examples of semiconductor devices 108-109, wherein the second passivation sublayer 320 is connecting both the first electrode 210 and the second electrode 220 are shown in Figs. 9 and 10. Herein, the second passivation sublayer 320 is shown to connect to the second electrode 220 over the outside of the first passivation sublayer 310 and to connect to the first electrode 210 by means of at least one pillar 321. The semiconductor device 109 of Fig. 10 further comprises at least one pillar 322 connecting to the second electrode 220.

[0083] The advantages of covering the outside of the first passivation sublayer 310 is that a greater protective surface for the first passivation sublayer 310 is obtained. Due to the second passivation sublayer’s 320 softer properties, the first passivation sublayer 310 can be protected against cracking. Furthermore, the presence of pillars 321 / 322 of the second passivation sublayer 320 material penetrating through the first passivation sublayer 310 creates disconnected portions of the first passivation sublayer 310, such that sheer stresses cannot propagate into the entire sublayer 310. The benefit of having both coverage on the outside of the first passivation sublayer 310 and pillars 321 / 322 penetrating through ensures that both protective properties  and sheer stress limiting properties are combined, thereby cracking and subsequent electrical conduction of the first passivation sublayer 310 are reduced.

[0084] Lastly, Figs. 11, 12, 13, and 14 show full-clip semiconductor devices 1010, 1011, 1012, and 1013, respectively, wherein a top metal layer 4001 is position on the first electrode 210 and a top metal layer 4002 is positioned on the second electrode 220.

[0085] In Fig. 11 the semiconductor device 1010 is shown to have the top metal layer 4001 partially overlap the second passivation sublayer 320 and the top metal layer 4002 partially overlap the first passivation sublayer 310. Whereas, in Fig. 12 the semiconductor device 1011 is shown to have the top metal layer 4001 partially overlap both the first passivation sublayer 310 and the second passivation sublayer 320.

[0086] The semiconductor device 1012 from Fig. 13 is shown to have the top metal layer 4001 partially overlap first passivation sublayer 310 and the top metal layer 4002 partially overlap the first passivation sublayer 310 as well, such that two exposed parts 311-312 on the first passivation sublayer 310 are present.

[0087] The semiconductor device 1013 of Fig. 14 depicts a top metal layer 4001 partially positioned on the first passivation sublayer 310 and a top metal layer 4002 partially positioned on the second passivation sublayer 320, such that only one exposed part 311 of the first passivation top layer is present.

[0088] In Fig. 15 a leakage current graph is shown, wherein a prior art semiconductor device is compared to a semiconductor device 10 according to the disclosure. Herein is clearly shown that the leakage current of the semiconductor devices 10 according to the disclosure is reduced drastically compared to prior art devices. Namely, a high percentage of semiconductor devices 10 have only small leakage current, whereas a higher percentage of the prior art semiconductor devices have larger leakage currents.

[0089] All in all, the semiconductor devices 10-101-…-1013 according to the disclosure have at least some part 311-312 of the first passivation sublayer exposed, such that an electrical discontinuity is created for current flowing from the first electrode 210 to the second electrode 220, known as leakage current, over the second passivation sublayer 320, which may become contaminated with metal during the manufacturing process of said semiconductor device 10.

[0090] REFERENCE NUMBERS

[0091] 10                  semiconductor device

[0092] 101-102-…-1013   first, second, …, thirteenth semiconductor device

[0093] 100                   planar substrate

[0094] 110                   first substrate surface

[0095] 120                   second substrate surface

[0096] 111                   exposed part of first substrate surface

[0097] 210                   first electrode

[0098] 220                   second electrode

[0099] 300                   passivation layer

[0100] 310                   first passivation sublayer

[0101] 311                   exposed part of the first passivation sublayer

[0102] 312                   another exposed part of the first passivation sublayer

[0103] 320                   second passivation sublayer

[0104] 321                   pillar of the second passivation sublayer

[0105] 322                   another pillar of the second passivation sublayer

[0106] 400                   top metal layer

[0107] 4001-4002           top metal layer on the first electrode and the second electrode, respectively

Claims

1.A semiconductor device having a layered structure comprising:- a planar substrate having a first substrate surface and a second substrate surface opposite to the first substrate surface;- a first electrode and a second electrode positioned spaced apart from each other on the first substrate surface thereby exposing an exposed part of the first substrate surface;- a passivation layer positioned on the exposed part of the first substrate surface and at least partially positioned on the first electrode and second electrode and having a planar top surface opposite to the first substrate surface;wherein partially on the passivation layer and on at least one of the first electrode and the second electrode a top metal layer is provided, whereinthe passivation layer comprises a first passivation sublayer positioned on the exposed part of the first substrate surface, and a second passivation sublayer positioned on the first passivation sublayer, such that at least a part of the first passivation sublayer is exposed thereby causing an interruption of electrical conductivity between the first electrode and the second electrode.2.The semiconductor device according to claim 1, wherein the second passivation sublayer is connected to the first electrode and / or the second electrode.3.The semiconductor device according to claim 2, wherein the second passivation sublayer comprises one or more pillars extending through the first passivation sublayer towards to the first electrode and / or second electrode.4.The semiconductor device according to any one or more of the preceding claims, wherein the top metal layer is provided on the first passivation sublayer.5.The semiconductor device according to any one or more of the preceding claims, wherein the top metal layer is provided on the second passivation sublayer.6.The semiconductor device according to any one or more of the preceding claims, wherein the first passivation sublayer is made of a nitride material.7.The semiconductor device according to any one or more of the preceding claims, wherein the second passivation sublayer is made of a polyimide material.8.The semiconductor device according to any one or more of the preceding claims, wherein the top metal layer is made of a metal alloy material, preferably titanium-nickel-vanadium-silver (TiNiVAg) .9.The semiconductor device according to any one or more of the preceding claims, wherein the exposed part of the first passivation sublayer has a width of at least 0.5 μm, preferably at least 1 μm, more preferably at least 3 μm, and even more preferably greater than 5 μm.10.A method for manufacturing a semiconductor device according to any of the preceding claims, wherein the method comprises the steps of:i) providing a planar substrate having a first substrate surface and a second substrate surface opposite to the first substrate surface;ii) positioning a first electrode and a second electrode spaced apart from each other on the first substrate surface thereby exposing an exposed part of the first substrate surface;iii) positioning a passivation layer on the exposed part of the first substrate surface and at least partially on the first electrode and second electrode, wherein the passivation layer has a planar top surface opposite to the first substrate surface, wherein the passivation layer comprises a first passivation sublayer positioned on the exposed part of the first substrate surface, and a second passivation sublayer positioned on the first passivation sublayer, such that at least a part of the first passivation sublayer is exposed thereby causing an interruption of electrical conductivity between the first electrode and the second electrode.iv) providing a top metal layer covering the first electrode, the second electrode, and the passivation layer;v) etching the top metal layer partially, such that at least one electrically separated top metal layer portion is obtained partially positioned on the passivation layer and on at least one of the first electrode and the second electrode, respectively.11.The method according to claim 10, wherein a notch is provided extending from the top metal layer or the second passivation sublayer towards the first passivation sublayer, such that at least a part of the first passivation sublayer is exposed thereby causing an interruption of electrical conductivity between the first electrode and the second electrode.

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