Scan circuit, display apparatus, and method of operating scan circuit

Abstract

A scan circuit is provided. The scan circuit includes a plurality of scan units cascaded. A respective scan unit of the plurality of scan units includes an input subcircuit configured to control a voltage level at a pull up node; and at least three output subcircuits including a first output subcircuit, a second output subcircuit, and a third output subcircuit. The first output subcircuit, the second output subcircuit, and the third output subcircuit are coupled to the pull up node. The first output subcircuit, the second output subcircuit, and the third output subcircuit are configured to receive clock signals from a first clock signal line, a second clock signal line, and a third clock signal line, respectively. The first output subcircuit, the second output subcircuit, and the third output subcircuit are coupled to a first output terminal, a second output terminal, and a third output terminal, respectively.

Description

SCAN CIRCUIT, DISPLAY APPARATUS, AND METHOD OF OPERATING SCAN CIRCUITTECHNICAL FIELD

[0001] The present invention relates to display technology, more particularly, to a scan circuit, a display apparatus, and a method of operating a scan circuit.BACKGROUND

[0002] Image display apparatuses include a driver for controlling image display in each of a plurality of pixels. The driver is a transistor-based circuit including a gate driving circuit and a data driving circuit. The gate driving circuit is formed by cascading multiple shift register units. Each shift register unit outputs a gate driving signal to one of a plurality of gate lines. The gate driving signals from the gate driving circuit scan through gate lines row by row, controlling each row of transistors to be in on / off states. The gate drive circuit can be integrated into a gate-on-array (GOA) circuit, which can be formed directly in the array substrate of the display panel.SUMMARY

[0003] In one aspect, the present disclosure provides a scan circuit, comprising a plurality of scan units cascaded; wherein a respective scan unit of the plurality of scan units comprises an input subcircuit configured to control a voltage level at a pull up node; and at least three output subcircuits including a first output subcircuit, a second output subcircuit, and a third output subcircuit; wherein the first output subcircuit, the second output subcircuit, and the third output subcircuit are coupled to the pull up node; the first output subcircuit, the second output subcircuit, and the third output subcircuit are configured to receive clock signals from a first clock signal line, a second clock signal line, and a third clock signal line, respectively; and the first output subcircuit, the second output subcircuit, and the third output subcircuit are coupled to a first output terminal, a second output terminal, and a third output terminal, respectively.

[0004] Optionally, the first output subcircuit comprises a sixteenth transistor, a twenty-fifth transistor, a twenty-sixth transistor, and a first capacitor; the second output subcircuit comprises a nineteenth transistor, a twenty-seventh transistor, a twenty-eighth transistor, and a second capacitor; and the third output subcircuit comprises a twenty-second transistor, a twenty-ninth transistor, a thirtieth transistor, and a third capacitor.

[0005] Optionally, each of the first output subcircuit, the second output subcircuit, and the third output subcircuit is configured to receive a first voltage supply signal, a second voltage supply signal, and a clock signal.

[0006] Optionally, in each of the first output subcircuit, the second output subcircuit, and the third output subcircuit, a gate electrode of one transistor is configured to receive a first voltage supply signal, a gate electrode of another transistor is configured to receive a second voltage supply signal, and a first electrode of yet another transistor is configured to receive a clock signal.

[0007] Optionally, a gate electrode of the sixteenth transistor is coupled to a first electrode of the first capacitor, a first electrode of the sixteenth transistor is configured to receive a first clock signal, and a second electrode of the sixteenth transistor is coupled to the first output terminal; a first electrode of the first capacitor is coupled to the gate electrode of the sixteenth transistor, a second electrode of the first capacitor is coupled to the second electrode of the sixteenth transistor and the first output terminal; a gate electrode of the twenty-fifth transistor is configured to receive the first voltage supply signal, a first electrode of the twenty-fifth transistor is coupled to the pull up node, a second electrode of the twenty-fifth transistor is coupled to the first electrode of the first capacitor; a gate electrode of the twenty-sixth transistor is configured to receive the second voltage supply signal, a first electrode of the twenty-sixth transistor is coupled to the pull up node, a second electrode of the twenty-sixth transistor is coupled to the first electrode of the first capacitor; a gate electrode of the nineteenth transistor is coupled to a first electrode of the second capacitor, a first electrode of the nineteenth transistor is configured to receive a second clock signal, and a second electrode of the nineteenth transistor is coupled to the second output terminal; a first electrode of the second capacitor is coupled to the gate electrode of the nineteenth transistor, and a second electrode of the second capacitor is coupled to the second electrode of the nineteenth transistor and the second output terminal; a gate electrode of the twenty-seventh transistor is configured to receive the first voltage supply signal, a first electrode of the twenty-seventh transistor is coupled to the pull up node, and a second electrode of the twenty-seventh transistor is coupled to the first electrode of the second capacitor; a gate electrode of the twenty-eighth transistor is configured to receive the second voltage supply signal, a first electrode of the twenty-eighth transistor is coupled to the pull up node, and a second electrode of the twenty-eighth transistor is coupled to the first electrode of the second capacitor; a gate electrode of the twenty-second transistor is coupled to a first electrode of the third capacitor, a first electrode of the twenty-second transistor is configured to receive a third clock signal, and a second electrode of the twenty-second transistor is coupled to the third output terminal; a first electrode of the third capacitor is coupled to the gate electrode of the twenty-second transistor, and a second electrode of the third capacitor is coupled to the second electrode of the twenty-second transistor and the third output terminal; a gate electrode of the twenty-ninth transistor is configured to receive the first voltage supply signal, a first electrode of the twenty-ninth transistor is coupled to the pull up node, and a second electrode of the twenty-ninth transistor is coupled to the first electrode of the third capacitor;  and a gate electrode of the thirtieth transistor is configured to receive the second voltage supply signal, a first electrode of the thirtieth transistor is coupled to the pull up node, and a second electrode of the thirtieth transistor is coupled to the first electrode of the third capacitor.

[0008] Optionally, the scan circuit further comprises at least three output pull down subcircuits including a first output pull down subcircuit, a second output pull down subcircuit, and a third output pull down subcircuit; wherein the first output pull down subcircuit, the second output pull down subcircuit, and the third output pull down subcircuit are configured to receive a second power supply signal; each of the first output pull down subcircuit, the second output pull down subcircuit, and the third output pull down subcircuit is coupled to a first pull down node and a second pull down node; and the first output pull down subcircuit, the second output pull down subcircuit, and the third output pull down subcircuit are coupled to the first output terminal, the second output terminal, and the third output terminal, respectively.

[0009] Optionally, the first output pull down subcircuit comprises a seventeenth transistor and an eighteenth transistor; the second output pull down subcircuit comprises a twentieth transistor and a twenty-first transistor; and the third output pull down subcircuit comprises a twenty-third transistor and a twenty-fourth transistor.

[0010] Optionally, in each of the first output pull down subcircuit, the second output pull down subcircuit, and the third output pull down subcircuit, a gate electrode of one transistor is coupled to the first pull down node, and a gate electrode of another transistor is coupled to the second pull down node.

[0011] Optionally, a gate electrode of the seventeenth transistor is coupled to the first pull down node, a first electrode of the seventeenth transistor is configured to receive the second power supply signal, and a second electrode of the seventeenth transistor is coupled to the first output terminal; a gate electrode of the eighteenth transistor is coupled to the second pull down node, a first electrode of the eighteenth transistor is configured to receive the second power supply signal, and a second electrode of the eighteenth transistor is coupled to the first output terminal; a gate electrode of the twentieth transistor is coupled to the first pull down node, a first electrode of the twentieth transistor is configured to receive the second power supply signal, and a second electrode of the twentieth transistor is coupled to the second output terminal; a gate electrode of the twenty-first transistor is coupled to the second pull down node, a first electrode of the twenty-first transistor is configured to receive the second power supply signal, and a second electrode of the twenty-first transistor is coupled to the second output terminal; a gate electrode of the twenty-third transistor is coupled to the first pull down node, a first electrode of the twenty-third transistor is configured to receive the  second power supply signal, and a second electrode of the twenty-third transistor is coupled to the third output terminal; and a gate electrode of the twenty-fourth transistor is coupled to the second pull down node, a first electrode of the twenty-fourth transistor is configured to receive the second power supply signal, and a second electrode of the twenty-fourth transistor is coupled to the third output terminal.

[0012] Optionally, the input subcircuit comprises a first transistor; a gate electrode and a first electrode of the first transistor are configured to receive an output signal from a previous scan unit; and a second electrode of the first transistor is coupled to the pull up node.

[0013] Optionally, the scan circuit further comprises a first pull down node denoising subcircuit and a second pull down node denoising subcircuit configured to receive a first power supply signal, respectively; the first pull down node denoising subcircuit is coupled to a first pull down node; and the second pull down node denoising subcircuit is coupled to a second pull down node.

[0014] Optionally, the first pull down node denoising subcircuit comprises an eighth transistor; the second pull down node denoising subcircuit comprises a thirteenth transistor; a gate electrode of the eight transistor is configured to receive an output signal from a previous scan unit, a first electrode of the eight transistor is configured to receive the first power supply signal, and a second electrode of the eight transistor is coupled to the first pull down node; and a gate electrode of the thirteenth transistor is configured to receive the output signal from the previous scan unit, a first electrode of the thirteenth transistor is configured to receive the first power supply signal, and a second electrode of the thirteenth transistor is coupled to the second pull down node.

[0015] Optionally, the scan circuit further comprises a first pull down control subcircuit configured to receive a first voltage supply signal and a second pull down control subcircuit configured to receive a second voltage supply signal; the first pull down control subcircuit is coupled to a first pull down node and a first pull down node control node, and coupled to a first pull down node denoising subcircuit; and the second pull down control subcircuit is coupled to a second pull down node and a second pull down node control node, and coupled to a second pull down node denoising subcircuit.

[0016] Optionally, the first pull down control subcircuit comprises a sixth transistor, a seventh transistor, a ninth transistor, and a tenth transistor; the second pull down control subcircuit comprises an eleventh transistor, a twelfth transistor, a fourteenth transistor, and a fifteenth transistor; a gate electrode and a first electrode of the sixth transistor are configured to receive the first voltage supply signal, and a second electrode of the sixth transistor is coupled to a gate electrode of the seventh transistor and the first pull up node pull down subcircuit; a gate electrode of the seventh transistor is coupled to the second electrode of the  sixth transistor and the first pull up node pull down subcircuit, a first electrode of the seventh transistor is configured to receive the first voltage supply signal, and a second electrode of the seventh transistor is coupled to the first pull down node; a gate electrode of the ninth transistor is coupled to the pull up node, a first electrode of the ninth transistor is configured to receive the first power supply signal, and a second electrode of the ninth transistor is coupled to the gate electrode of the seventh transistor and the second electrode of the sixth transistor; a gate electrode of the tenth transistor is coupled to the pull up node, a first electrode of the tenth transistor is configured to receive the first power supply signal, and a second electrode of the tenth transistor is coupled to the first pull down node; a gate electrode and a first electrode of the eleventh transistor are configured to receive the second voltage supply signal, and a second electrode of the eleventh transistor is coupled to a gate electrode of the twelfth transistor and the second pull up node pull down subcircuit; a gate electrode of the twelfth transistor is coupled to the second electrode of the eleventh transistor and the second pull up node pull down subcircuit, a first electrode of the twelfth transistor is configured to receive the second voltage supply signal, and a second electrode of the twelfth transistor is coupled to the second pull down node; a gate electrode of the fourteenth transistor is coupled to the pull up node, a first electrode of the fourteenth transistor is configured to receive the first power supply signal, and a second electrode of the fourteenth transistor is coupled to the gate electrode of the twelfth transistor and the second electrode of the eleventh transistor; and a gate electrode of the fifteenth transistor is coupled to the pull up node, a first electrode of the fifteenth transistor is configured to receive the first power supply signal, and a second electrode of the fifteenth transistor is coupled to the second pull down node.

[0017] In another aspect, the present disclosure provides a display apparatus, comprising the scan circuit described herein or fabricated by a method described herein, and a display panel connected to the scan circuit.

[0018] In another aspect, the present disclosure provides a method of operating a scan circuit, wherein the scan circuit includes a plurality of scan units cascaded; wherein a respective scan unit of the plurality of scan units comprises an input subcircuit; and at least three output subcircuits including a first output subcircuit, a second output subcircuit, and a third output subcircuit; wherein the method comprises controlling a voltage level at a pull up node by the input subcircuit; coupling the first output subcircuit, the second output subcircuit, and the third output subcircuit to the pull up node; providing clock signals from a first clock signal line, a second clock signal line, and a third clock signal line to the first output subcircuit, the second output subcircuit, and the third output subcircuit, respectively; and outputting output control signals from the first output subcircuit, the second output subcircuit,  and the third output subcircuit through a first output terminal, a second output terminal, and a third output terminal, respectively.

[0019] Optionally, an operation of the respective scan unit comprises a first period; wherein, during the first period, the method comprises providing the respective scan unit with: an output signal through a previous scan unit or a start signal having an effective voltage level; a first clock signal through the first clock signal line having an ineffective voltage level; a second clock signal through the second clock signal line having an ineffective voltage level; a third clock signal through the third clock signal line having an ineffective voltage level; a first voltage supply signal through a first voltage supply line having an effective voltage level; a second voltage supply signal through a second voltage supply line having an ineffective voltage level; and an output signal from a next scan unit having an ineffective voltage level.

[0020] Optionally, an operation of the respective scan unit comprises a second period; wherein, during the second period, the method comprises providing the respective scan unit with: an output signal through a previous scan unit or a start signal having an effective voltage level; a first clock signal through the first clock signal line having an effective voltage level; a second clock signal through the second clock signal line having an ineffective voltage level; a third clock signal through the third clock signal line having an ineffective voltage level; a first voltage supply signal through a first voltage supply line having an effective voltage level; a second voltage supply signal through a second voltage supply line having an ineffective voltage level; and an output signal from a next scan unit having an ineffective voltage level.

[0021] Optionally, an operation of the respective scan unit comprises a third period; wherein, during the third period, the method comprises providing the respective scan unit with: an output signal through a previous scan unit or a start signal having an effective voltage level; a first clock signal through the first clock signal line having an effective voltage level; a second clock signal through the second clock signal line having an effective voltage level; a third clock signal through the third clock signal line having an ineffective voltage level; a first voltage supply signal through a first voltage supply line having an effective voltage level; a second voltage supply signal through a second voltage supply line having an ineffective voltage level; and an output signal from a next scan unit having an ineffective voltage level.

[0022] Optionally, an operation of the respective scan unit comprises a fourth period; wherein, during the fourth period, the method comprises providing the respective scan unit with: an output signal through a previous scan unit or a start signal transitioning from an effective voltage level to an ineffective voltage level; a first clock signal through the first clock signal line having an effective voltage level; a second clock signal through the second  clock signal line having an effective voltage level; a third clock signal through the third clock signal line having an effective voltage level; a first voltage supply signal through a first voltage supply line having an effective voltage level; a second voltage supply signal through a second voltage supply line having an ineffective voltage level; and an output signal from a next scan unit having an ineffective voltage level.

[0023] Optionally, an operation of the respective scan unit comprises a fifth period; wherein, during the fifth period, the method comprises providing the respective scan unit with: an output signal through a previous scan unit or a start signal having an ineffective voltage level; a first clock signal through the first clock signal line having an ineffective voltage level; a second clock signal through the second clock signal line having an effective voltage level; a third clock signal through the third clock signal line having an effective voltage level; a first voltage supply signal through a first voltage supply line having an effective voltage level; a second voltage supply signal through a second voltage supply line having an ineffective voltage level; and an output signal from a next scan unit having an ineffective voltage level.

[0024] Optionally, an operation of the respective scan unit comprises a sixth period; wherein, during the sixth period, the method comprises providing the respective scan unit with: an output signal through a previous scan unit or a start signal having an ineffective voltage level; a first clock signal through the first clock signal line having an ineffective voltage level; a second clock signal through the second clock signal line having an ineffective voltage level; a third clock signal through the third clock signal line having an effective voltage level; a first voltage supply signal through a first voltage supply line having an effective voltage level; a second voltage supply signal through a second voltage supply line having an ineffective voltage level; and an output signal from a next scan unit having an ineffective voltage level.

[0025] Optionally, an operation of the respective scan unit comprises a seventh period; wherein, during the seventh period, the method comprises providing the respective scan unit with: an output signal through a previous scan unit or a start signal having an ineffective voltage level; a first clock signal through the first clock signal line having an ineffective voltage level; a second clock signal through the second clock signal line having an ineffective voltage level; a third clock signal through the third clock signal line having an ineffective voltage level; a first voltage supply signal through a first voltage supply line having an effective voltage level; a second voltage supply signal through a second voltage supply line having an ineffective voltage level; and an output signal from a next scan unit having an ineffective voltage level.

[0026] Optionally, an operation of the respective scan unit comprises an eighth period; wherein, during the eighth period, the method comprises providing the respective scan unit with: an output signal through a previous scan unit or a start signal having an ineffective voltage level; a first clock signal through the first clock signal line having an ineffective voltage level; a second clock signal through the second clock signal line having an ineffective voltage level; a third clock signal through the third clock signal line having an ineffective voltage level; a first voltage supply signal through a first voltage supply line having an effective voltage level; a second voltage supply signal through a second voltage supply line having an ineffective voltage level; and an output signal from a next scan unit having an effective voltage level.

[0027] BRIEF DESCRIPTION OF THE FIGURES

[0028] The following drawings are merely examples for illustrative purposes according to various disclosed embodiments and are not intended to limit the scope of the present invention.

[0029] FIG. 1 is a circuit diagram illustrating the structure of a scan circuit in some embodiments according to the present disclosure.

[0030] FIG. 2 is a circuit diagram illustrating the structure of a respective scan unit in some embodiments according to the present disclosure.

[0031] FIG. 3 is a circuit diagram illustrating the structure of a respective scan unit in some embodiments according to the present disclosure.

[0032] FIG. 4 is a timing diagram illustrating an operation of the respective scan unit illustrated in FIG. 3.

[0033] FIG. 5 is a circuit diagram illustrating the structure of a respective scan unit in some embodiments according to the present disclosure.

[0034] FIG. 6 is a circuit diagram illustrating the structure of a respective scan unit in some embodiments according to the present disclosure.

[0035] FIG. 7 is a timing diagram illustrating an operation of the respective scan unit illustrated in FIG. 6.

[0036] FIG. 8 illustrates an operation of the respective scan unit illustrated in FIG. 6 in a first period in a frame of image.

[0037] FIG. 9 illustrates an operation of the respective scan unit illustrated in FIG. 6 in a second period in a frame of image.

[0038] FIG. 10 illustrates an operation of the respective scan unit illustrated in FIG. 6 in a third period in a frame of image.

[0039] FIG. 11 illustrates an operation of the respective scan unit illustrated in FIG. 6 in a fourth period in a frame of image.

[0040] FIG. 12 illustrates an operation of the respective scan unit illustrated in FIG. 6 in a fifth period in a frame of image.

[0041] FIG. 13 illustrates an operation of the respective scan unit illustrated in FIG. 6 in a sixth period in a frame of image.

[0042] FIG. 14 illustrates an operation of the respective scan unit illustrated in FIG. 6 in a seventh period in a frame of image.

[0043] FIG. 15 illustrates an operation of the respective scan unit illustrated in FIG. 6 in an eighth period in a frame of image.

[0044] FIG. 16 shows voltages of output signals from multiple output terminals connected to a same scan unit in a related scan circuit.

[0045] FIG. 17 shows voltages of output signals from multiple output terminals connected to a same scan unit in a scan circuit according to the present disclosure.DETAILED DESCRIPTION

[0046] The disclosure will now be described more specifically with reference to the following embodiments. It is to be noted that the following descriptions of some embodiments are presented herein for purpose of illustration and description only. It is not intended to be exhaustive or to be limited to the precise form disclosed.

[0047] The present disclosure provides, inter alia, a scan circuit, a display apparatus, and a method of operating a scan circuit that substantially obviate one or more of the problems due to limitations and disadvantages of the related art. In one aspect, the present disclosure provides a scan circuit. In some embodiments, the scan circuit includes a plurality of scan units cascaded. Optionally, a respective scan unit of the plurality of scan units comprises an input subcircuit configured to control a voltage level at a pull up node; and at least three output subcircuits including a first output subcircuit, a second output subcircuit, and a third output subcircuit. Optionally, the first output subcircuit, the second output subcircuit, and the third output subcircuit are coupled to the pull up node. Optionally, the first output subcircuit, the second output subcircuit, and the third output subcircuit are configured to receive clock signals from a first clock signal line, a second clock signal line, and a third clock signal line, respectively. Optionally, the first output subcircuit, the second output subcircuit, and the  third output subcircuit are coupled to a first output terminal, a second output terminal, and a third output terminal, respectively.

[0048] FIG. 1 is a circuit diagram illustrating the structure of a scan circuit in some embodiments according to the present disclosure. Referring to FIG. 1, the scan circuit in some embodiments includes a plurality of scan units cascaded. As depicted in FIG. 1, the scan circuit in some embodiments includes a 1st scan unit SU1, a 2nd scan unit SU2, a 3rd scan unit SU3, a 4th scan unit SU4, a 5th scan unit SU5, and a 6th scan unit SU6. As shown in FIG. 1, in some embodiments, a respective scan unit is configured to provide control signals (e.g., gate signals, reset control signals, or light emission control signals) to multiple rows of subpixels. In one example, the respective scan unit is configured to provide control signals (e.g., gate signals, reset control signals, or light emission control signals) to three rows of subpixels. For example, the 1st scan unit SU1 is configured to provide three output signals through three output terminals Gout1, Gout2, and Gout3. The 2nd scan unit SU2 is configured to provide three output signals through three output terminals Gout4, Gout5, and Gout6. The 3rd scan unit SU3 is configured to provide three output signals through three output terminals Gout7, Gout8, and Gout9. The 4th scan unit SU4 is configured to provide three output signals through three output terminals Gout10, Gout11, and Gout12. The 5th scan unit SU5 is configured to provide three output signals through three output terminals Gout13, Gout14, and Gout15. The 6th scan unit SU6 is configured to provide three output signals through three output terminals Gout16, Gout17, and Gout18.

[0049] In some embodiments, a respective scan unit is configured to receive an output signal from an output terminal of a previous scan unit (e.g., a (n-1) -th scan unit, a (n-2) -th scan unit, or a (n-3) -th scan unit) . In one example, the respective scan unit is configured to receive an output signal Gout (n-1) from an output terminal of a (n-1) -th scan unit. As used herein, the term “previous scan unit” is not limited to immediately previous scan unit (e.g., the (n-1) -th scan unit) , but includes any appropriate previous scan unit (e.g., the (n-2) -th scan unit, or the (n-3) -th scan unit) .

[0050] In some embodiments, a respective scan unit is further configured to receive an output signal from an output terminal of a next scan unit (e.g., a (n+1) -th scan unit, a (n+2) -th scan unit, or a (n+3) -th scan unit) . In one example, the respective scan unit is configured to receive an output signal Gout (n+1) from an output terminal of a (n+1) -th scan unit. As used herein, the term “next scan unit” is not limited to immediately next scan unit (e.g., the (n+1) -th scan unit) , but includes any appropriate next scan unit (e.g., the (n+2) -th scan unit, or the (n+3) -th scan unit) .

[0051] In some embodiments, the scan circuit is configured to receive clock signals from a plurality of clock signal lines. For example, the plurality of clock signal lines include a first  clock signal line CLK1, a second clock signal line CLK2, a third clock signal line CLK3, a fourth clock signal line CLK4, a fifth clock signal CLK5, a sixth clock signal line CLK6, a seventh clock signal line CLK7, an eighth clock signal line CLK8, a ninth clock signal line CLK9, a tenth clock signal line CLK10, an eleventh clock signal line CLK11, a twelfth clock signal line CLK12, a thirteenth clock signal line CLK13, a fourteenth clock signal line CLK14, a fifteenth clock signal line CLK15, a sixteenth clock signal CLK16, a seventeenth clock signal line CLK17, and an eighteenth clock signal line CLK18.

[0052] In some embodiments, a respective scan unit is further configured to receive multiple clock signals from multiple clock signal lines. For example, the 1st scan unit SU1 is configured to receive three clock signals from three clock signal lines CLK1, CLK2, and CLK3. The 2nd scan unit SU2 is configured to receive three clock signals from three clock signal lines CLK4, CLK5, and CLK6. The 3rd scan unit SU3 is configured to receive three clock signals from three clock signal lines CLK7, CLK8, and CLK9. The 4th scan unit SU4 is configured to receive three clock signals from three clock signal lines CLK10, CLK11, and CLK12. The 5th scan unit SU5 is configured to receive three clock signals from three clock signal lines CLK13, CLK14, and CLK15. The 6th scan unit SU6 is configured to receive three clock signals from three clock signal lines CLK16, CLK17, and CLK18.

[0053] FIG. 2 is a circuit diagram illustrating the structure of a respective scan unit in some embodiments according to the present disclosure. Referring to FIG. 2, the respective scan unit in some embodiments includes an input subcircuit ISC, a first reset subcircuit RSC1, a second reset subcircuit RSC2, a first pull down control subcircuit PDCSC1, a second pull down control subcircuit PDCSC2, a pull up node pull down subcircuit PUPD, a first pull down node denoising subcircuit PDPD1, a second pull down node denoising subcircuit PDPD2, a first output subcircuit OSC1, a second output subcircuit OSC2, a third output subcircuit OSC3, a first output pull down subcircuit OPDSC1, a second output pull down subcircuit OPDSC2, and a third output pull down subcircuit OPDSC3.

[0054] In some embodiments, the input subcircuit ISC is configured to receive an output signal from a previous scan unit (e.g., an output signal Gout (n-1) from an output terminal of a (n-1) -th scan unit) . The input subcircuit ISC is coupled to a pull up node PU, and coupled to the first reset subcircuit RSC1, the second reset subcircuit RSC2, and the pull up node pull down subcircuit PUPD.

[0055] In some embodiments, the first reset subcircuit RSC1 is configured to receive a first power supply signal LVGL. The first reset subcircuit RSC1 is coupled to the pull up node PU, and coupled to the input subcircuit ISC and the second reset subcircuit RSC2.

[0056] In some embodiments, the second reset subcircuit RSC2 is configured to receive an output signal from a next scan unit (e.g., an output signal Gout (n+1) from an output terminal  of a (n+1) -th scan unit) , and configured to receive the first power supply signal LVGL. The second reset subcircuit RSC2 is coupled to the pull up node PU, and coupled to the input subcircuit ISC and the first reset subcircuit RSC1.

[0057] In some embodiments, the pull up node pull down subcircuit PUPD is configured to receive the first power supply signal LVGL. The pull up node pull down subcircuit PUPD is coupled to the pull up node PU, the first pull down node PD1, and the second pull down node PD2; and coupled to the input subcircuit ISC, the first reset subcircuit RSC1, and the second reset subcircuit RSC2. The pull up node pull down subcircuit PUPD is configured to pull down a voltage level of the pull up node PU to a voltage level of the first power supply signal LVGL when a voltage level of the first pull down node PD1 or the second pull down node PD2 is an effective voltage level (e.g., a high voltage level) .

[0058] In some embodiments, the first pull down node denoising subcircuit PDPD1 is configured to receive the first power supply signal LVGL, and configured to receive an output signal from a previous scan unit (e.g., an output signal Gout (n-1) from an output terminal of a (n-1) -th scan unit) . The first pull down node denoising subcircuit PDPD1 is coupled to the first pull down node PD1. The first pull down node denoising subcircuit PDPD1 is configured to pull down a voltage level of the first pull down node PD1 upon receiving an output signal from a previous scan unit (e.g., an output signal Gout (n-1) from an output terminal of a (n-1) -th scan unit) .

[0059] In some embodiments, the second pull down node denoising subcircuit PDPD2 is configured to receive the first power supply signal LVGL, and configured to receive an output signal from a previous scan unit (e.g., an output signal Gout (n-1) from an output terminal of a (n-1) -th scan unit) . The second pull down node denoising subcircuit PDPD2 is coupled to the second pull down node PD2. The second pull down node denoising subcircuit PDPD2 is configured to pull down a voltage level of the second pull down node PD2 upon receiving an output signal from a previous scan unit (e.g., an output signal Gout (n-1) from an output terminal of a (n-1) -th scan unit) .

[0060] In some embodiments, the first pull down control subcircuit PDCSC1 is configured to receive a first voltage supply signal VDD1. The first pull down control subcircuit PDCSC1 is coupled to the first pull down node PD1 and a first pull down node control node PD1_CN, and coupled to the first pull down node denoising subcircuit PDPD1. The first pull down control subcircuit PDCSC1 is configured to set an initial voltage level of the first pull down node PD1, pull down a voltage level of the first pull down node control node PD1_CN when a voltage level of the pull up node PU is an effective voltage level (e.g., a high voltage level) , and pull down a voltage level of the first pull down node PD1 when a voltage level of the pull up node PU is an effective voltage level (e.g., a high voltage level) .

[0061] In some embodiments, the second pull down control subcircuit PDCSC2 is configured to receive a second voltage supply signal VDD2. The second pull down control subcircuit PDCSC2 is coupled to the second pull down node PD2 and a second pull down node control node PD2_CN, and coupled to the second pull down node denoising subcircuit PDPD2. The second pull down control subcircuit PDCSC2 is configured to set an initial voltage level of the second pull down node PD2, pull down a voltage level of the second pull down node control node PD2_CN when a voltage level of the pull up node PU is an effective voltage level (e.g., a high voltage level) , and pull down a voltage level of the second pull down node PD2 when a voltage level of the pull up node PU is an effective voltage level (e.g., a high voltage level) .

[0062] In some embodiments, the first output subcircuit OSC1 is configured to receive a first clock signal CLK1. The first output subcircuit OSC1 is coupled to a first output terminal Gout1 (n) .

[0063] In some embodiments, the second output subcircuit OSC2 is configured to receive a second clock signal CLK2. The second output subcircuit OSC2 is coupled to a second output terminal Gout2 (n) .

[0064] In some embodiments, the third output subcircuit OSC3 is configured to receive a third clock signal CLK3. The third output subcircuit OSC3 is coupled to a third output terminal Gout3 (n) .

[0065] In some embodiments, the first output pull down subcircuit OPDSC1 is configured to receive a second power supply signal VGL. The first output pull down subcircuit OPDSC1 is coupled to the first pull down node PD1, the second pull down node PD2, and the first output terminal Gout1 (n) .

[0066] In some embodiments, the second output pull down subcircuit OPDSC2 is configured to receive the second power supply signal VGL. The second output pull down subcircuit OPDSC2 is coupled to the first pull down node PD1, the second pull down node PD2, and the second output terminal Gout2 (n) .

[0067] In some embodiments, the third output pull down subcircuit OPDSC3 is configured to receive the second power supply signal VGL. The third output pull down subcircuit OPDSC3 is coupled to the first pull down node PD1, the second pull down node PD2, and the third output terminal Gout3 (n) .

[0068] FIG. 3 is a circuit diagram illustrating the structure of a respective scan unit in some embodiments according to the present disclosure. In some embodiments, referring to FIG. 2 and FIG. 3, the input subcircuit ISC includes a first transistor M1. A gate electrode and a first electrode of the first transistor M1 are configured to receive an output signal from a  previous scan unit (e.g., an output signal Gout (n-1) from an output terminal of a (n-1) -th scan unit) , and is coupled to the first pull down node denoising subcircuit PDPD1, and the second pull down node denoising subcircuit PDPD2. A second electrode of the first transistor M1 is coupled to a pull up node PU, and coupled to the first reset subcircuit RSC1 and the second reset subcircuit RSC2.

[0069] In some embodiments, the first reset subcircuit RSC1 includes a fifth transistor M5. A gate electrode of the fifth transistor M5 is configured to receive a reset signal rst. A first electrode of the fifth transistor M5 is configured to receive a first power supply signal LVGL. A second electrode of the fifth transistor M5 is coupled to the pull up node PU, and coupled to the input subcircuit ISC and the second reset subcircuit RSC2.

[0070] In some embodiments, the second reset subcircuit RSC2 includes a second transistor M2. A gate electrode of the second transistor M2 is configured to receive an output signal from a next scan unit (e.g., an output signal Gout (n+1) from an output terminal of a (n+1) -th scan unit) . A first electrode of the second transistor M2 is configured to receive the first power supply signal LVGL. A second electrode of the second transistor M2 is coupled to the pull up node PU.

[0071] In some embodiments, the pull up node pull down subcircuit PUPD includes a third transistor M3 and a fourth transistor M4. A gate electrode of the third transistor M3 is coupled to the first pull down node PD1. A first electrode of the third transistor M3 is configured to receive the first power supply signal LVGL. A second electrode of the third transistor M3 is coupled to the pull up node PU.

[0072] A gate electrode of the fourth transistor M4 is coupled to the second pull down node PD2. A first electrode of the fourth transistor M4 is configured to receive the first power supply signal LVGL. A second electrode of the fourth transistor M4 is coupled to the pull up node PU.

[0073] In some embodiments, the first pull down control subcircuit PDCSC1 includes a sixth transistor M6, a seventh transistor M7, a ninth transistor M9, and a tenth transistor M10. A gate electrode and a first electrode of the sixth transistor M6 are configured to receive a first voltage supply signal VDD1. A second electrode of the sixth transistor M6 is coupled to a gate electrode of the seventh transistor M7 and the first pull up node pull down subcircuit PUPD1.

[0074] A gate electrode of the seventh transistor M7 is coupled to the second electrode of the sixth transistor M6 and the first pull up node pull down subcircuit PUPD1. A first electrode of the seventh transistor M7 is configured to receive the first voltage supply signal VDD1. A second electrode of the seventh transistor M7 is coupled to the first pull down node PD1.

[0075] A gate electrode of the ninth transistor M9 is coupled to the pull up node PU. A first electrode of the ninth transistor M9 is configured to receive the first power supply signal LVGL. A second electrode of the ninth transistor M9 is coupled to the gate electrode of the seventh transistor M7 and the second electrode of the sixth transistor M6.

[0076] A gate electrode of the tenth transistor M10 is coupled to the pull up node PU. A first electrode of the tenth transistor M10 is configured to receive the first power supply signal LVGL. A second electrode of the tenth transistor M10 is coupled to the first pull down node PD1.

[0077] The sixth transistor M6 and the seventh transistor M7 are configured to set an initial voltage level of the first pull down node PD1. The ninth transistor M9 is configured to pull down a voltage level of the first pull down node control node PD1_CN1 when a voltage level of the pull up node PU is an effective voltage level (e.g., a high voltage level) . The tenth transistor M10 is configured to pull down a voltage level of the first pull down node PD1 when a voltage level of the pull up node PU is an effective voltage level (e.g., a high voltage level) .

[0078] In some embodiments, the second pull down control subcircuit PDCSC2 includes an eleventh transistor M11, a twelfth transistor M12, a fourteenth transistor M14, and a fifteenth transistor M15. A gate electrode and a first electrode of the eleventh transistor M11 are configured to receive a second voltage supply signal VDD2. A second electrode of the eleventh transistor M11 is coupled to a gate electrode of the twelfth transistor M12 and the second pull up node pull down subcircuit PUPD2.

[0079] A gate electrode of the twelfth transistor M12 is coupled to the second electrode of the eleventh transistor M11 and the second pull up node pull down subcircuit PUPD2. A first electrode of the twelfth transistor M12 is configured to receive the second voltage supply signal VDD2. A second electrode of the twelfth transistor M12 is coupled to the second pull down node PD2.

[0080] A gate electrode of the fourteenth transistor M14 is coupled to the pull up node PU. A first electrode of the fourteenth transistor M14 is configured to receive the first power supply signal LVGL. A second electrode of the fourteenth transistor M14 is coupled to the gate electrode of the twelfth transistor M12 and the second electrode of the eleventh transistor M11.

[0081] A gate electrode of the fifteenth transistor M15 is coupled to the pull up node PU. A first electrode of the fifteenth transistor M15 is configured to receive the first power supply signal LVGL. A second electrode of the fifteenth transistor M15 is coupled to the second pull down node PD2.

[0082] The eleventh transistor M11 and the twelfth transistor M12 are configured to set an initial voltage level of the second pull down node PD2. The fourteenth transistor M14 is configured to pull down a voltage level of the second pull down node control node PD2_CN when a voltage level of the pull up node PU is an effective voltage level (e.g., a high voltage level) . The fifteenth transistor M15 is configured to pull down a voltage level of the second pull down node PD2 when a voltage level of the pull up node PU is an effective voltage level (e.g., a high voltage level) .

[0083] In some embodiments, the first pull down node denoising subcircuit PDPD1 includes an eighth transistor M8. A gate electrode of the eighth transistor M8 is configured to receive an output signal from a previous scan unit (e.g., an output signal Gout (n-1) from an output terminal of a (n-1) -th scan unit) . A first electrode of the eighth transistor M8 is configured to receive the first power supply signal LVGL. A second electrode of the eighth transistor M8 is coupled to the first pull down node PD1.

[0084] In some embodiments, the second pull down node denoising subcircuit PDPD2 includes a thirteenth transistor M13. A gate electrode of the thirteenth transistor M13 is configured to receive an output signal from a previous scan unit (e.g., an output signal Gout (n-1) from an output terminal of a (n-1) -th scan unit) . A first electrode of the thirteenth transistor M13 is configured to receive the first power supply signal LVGL. A second electrode of the thirteenth transistor M13 is coupled to the second pull down node PD2.

[0085] In some embodiments, the first output subcircuit OSC1 includes a sixteenth transistor M16 and a first capacitor C1. A gate electrode of the sixteenth transistor M16 is coupled to a first electrode of the first capacitor C1. A first electrode of the sixteenth transistor M16 is configured to receive a first clock signal CLK1. A second electrode of the sixteenth transistor M16 is coupled to the first output terminal Gout1 (n) .

[0086] A first electrode of the first capacitor C1 is coupled to the gate electrode of the sixteenth transistor M16. A second electrode of the first capacitor C1 is coupled to the second electrode of the sixteenth transistor M16 and the first output terminal Gout1 (n) .

[0087] In some embodiments, the second output subcircuit OSC2 includes a nineteenth transistor M19 and a second capacitor C2. A gate electrode of the nineteenth transistor M19 is coupled to a first electrode of the second capacitor C2. A first electrode of the nineteenth transistor M19 is configured to receive a second clock signal CLK2. A second electrode of the nineteenth transistor M19 is coupled to the second output terminal Gout2 (n) .

[0088] A first electrode of the second capacitor C2 is coupled to the gate electrode of the nineteenth transistor M19. A second electrode of the second capacitor C2 is coupled to the second electrode of the nineteenth transistor M19 and the second output terminal Gout2 (n) .

[0089] In some embodiments, the third output subcircuit OSC3 includes a twenty-second transistor M22 and a third capacitor C3. A gate electrode of the twenty-second transistor M22 is coupled to a first electrode of the third capacitor C3. A first electrode of the twenty-second transistor M22 is configured to receive a third clock signal CLK3. A second electrode of the twenty-second transistor M22 is coupled to the third output terminal Gout3 (n) .

[0090] A first electrode of the third capacitor C3 is coupled to the gate electrode of the twenty-second transistor M22. A second electrode of the third capacitor C3 is coupled to the second electrode of the twenty-second transistor M22 and the third output terminal Gout3 (n) .

[0091] In some embodiments, the first output pull down subcircuit OPDSC1 includes a seventeenth transistor M17 and an eighteenth transistor M18. A gate electrode of the seventeenth transistor M17 is coupled to the first pull down node PD1. A first electrode of the seventeenth transistor M17 is configured to receive a second power supply signal VGL. A second electrode of the seventeenth transistor M17 is coupled to the first output terminal Gout1 (n) .

[0092] A gate electrode of the eighteenth transistor M18 is coupled to the second pull down node PD2. A first electrode of the eighteenth transistor M18 is configured to receive a second power supply signal VGL. A second electrode of the eighteenth transistor M18 is coupled to the first output terminal Gout1 (n) .

[0093] In some embodiments, the second output pull down subcircuit OPDSC2 includes a twentieth transistor M20 and a twenty-first transistor M21. A gate electrode of the twentieth transistor M20 is coupled to the first pull down node PD1. A first electrode of the twentieth transistor M20 is configured to receive a second power supply signal VGL. A second electrode of the twentieth transistor M20 is coupled to the second output terminal Gout2 (n) .

[0094] A gate electrode of the twenty-first transistor M21 is coupled to the second pull down node PD2. A first electrode of the twenty-first transistor M21 is configured to receive a second power supply signal VGL. A second electrode of the twenty-first transistor M21 is coupled to the second output terminal Gout2 (n) .

[0095] In some embodiments, the third output pull down subcircuit OPDSC3 includes a twenty-third transistor M23 and a twenty-fourth transistor M24. A gate electrode of the twenty-third transistor M23 is coupled to the first pull down node PD1. A first electrode of the twenty-third transistor M23 is configured to receive a second power supply signal VGL. A second electrode of the twenty-third transistor M23 is coupled to the third output terminal Gout3 (n) .

[0096] A gate electrode of the twenty-fourth transistor M24 is coupled to the second pull down node PD2. A first electrode of the twenty-fourth transistor M24 is configured to  receive a second power supply signal VGL. A second electrode of the twenty-fourth transistor M24 is coupled to the third output terminal Gout3 (n) .

[0097] FIG. 4 is a timing diagram illustrating an operation of the respective scan unit illustrated in FIG. 3. Referring to FIG. 3 and FIG. 4, the operation of the respective scan unit in some embodiments includes a first period t1, a second period t2, a third period t3, and a fourth period t4. Each period corresponds to specific activities within the circuit, ensuring precise timing for the display's performance. The operation involves several control signals, e.g., a start signal STV, clock signals CLK1 through CLK18, represented as waveforms indicating their voltage levels over time. The output signals include various output signals associated with each scan unit (e.g., Gout1 through Gout18) .

[0098] The inventors of the present disclosure discover that the scan circuit depicted in FIG. 1 to FIG. 4 is conducive to reducing the area of the scan circuit, as a respective scan unit is connected to multiple output terminals. When this structure is utilized, however, the voltage at the pull up node changes corresponding to switching of the clock signals. Moreover, durations of falling edges of output signals from the multiple output terminals connected to a same scan unit differ from each other by a large degree. The kick back voltages (ΔVp) of rows of pixel driving circuits connected to the multiple output terminals differ from each other, leading to issues such as banding MURA and other deterioration in image quality.

[0099] FIG. 5 is a circuit diagram illustrating the structure of a respective scan unit in some embodiments according to the present disclosure. Referring to FIG. 5, the respective scan unit in some embodiments includes an input subcircuit ISC, a first reset subcircuit RSC1, a second reset subcircuit RSC2, a first pull down control subcircuit PDCSC1, a second pull down control subcircuit PDCSC2, a pull up node pull down subcircuit PUPD, a first pull down node denoising subcircuit PDPD1, a second pull down node denoising subcircuit PDPD2, a first output subcircuit OSC1, a second output subcircuit OSC2, a third output subcircuit OSC3, a first output pull down subcircuit OPDSC1, a second output pull down subcircuit OPDSC2, and a third output pull down subcircuit OPDSC3.

[0100] In some embodiments, the input subcircuit ISC is configured to receive an output signal from a previous scan unit (e.g., an output signal Gout (n-1) from an output terminal of a (n-1) -th scan unit) . The input subcircuit ISC is coupled to a pull up node PU, and coupled to the first reset subcircuit RSC1, the second reset subcircuit RSC2, the pull up node pull down subcircuit PUPD, and the second pull up node pull down subcircuit PUPD2.

[0101] In some embodiments, the first reset subcircuit RSC1 is configured to receive a first power supply signal LVGL. The first reset subcircuit RSC1 is coupled to the pull up node PU, and coupled to the input subcircuit ISC and the second reset subcircuit RSC2.

[0102] In some embodiments, the second reset subcircuit RSC2 is configured to receive an output signal from a next scan unit (e.g., an output signal Gout (n+1) from an output terminal of a (n+1) -th scan unit) , and configured to receive the first power supply signal LVGL. The second reset subcircuit RSC2 is coupled to the pull up node PU, and coupled to the input subcircuit ISC and the first reset subcircuit RSC1.

[0103] In some embodiments, the pull up node pull down subcircuit PUPD is configured to receive the first power supply signal LVGL. The pull up node pull down subcircuit PUPD is coupled to the pull up node PU, the first pull down node PD1, and the second pull down node PD2; and coupled to the input subcircuit ISC, the first reset subcircuit RSC1, and the second reset subcircuit RSC2. The pull up node pull down subcircuit PUPD is configured to pull down a voltage level of the pull up node PU to a voltage level of the first power supply signal LVGL when a voltage level of the first pull down node PD1 or the second pull down node PD2 is an effective voltage level (e.g., a high voltage level) .

[0104] In some embodiments, the first pull down node denoising subcircuit PDPD1 is configured to receive the first power supply signal LVGL, and configured to receive an output signal from a previous scan unit (e.g., an output signal Gout (n-1) from an output terminal of a (n-1) -th scan unit) . The first pull down node denoising subcircuit PDPD1 is coupled to the first pull down node PD1. The first pull down node denoising subcircuit PDPD1 is configured to pull down a voltage level of the first pull down node PD1 upon receiving an output signal from a previous scan unit (e.g., an output signal Gout (n-1) from an output terminal of a (n-1) -th scan unit) .

[0105] In some embodiments, the second pull down node denoising subcircuit PDPD2 is configured to receive the first power supply signal LVGL, and configured to receive an output signal from a previous scan unit (e.g., an output signal Gout (n-1) from an output terminal of a (n-1) -th scan unit) . The second pull down node denoising subcircuit PDPD2 is coupled to the second pull down node PD2. The second pull down node denoising subcircuit PDPD2 is configured to pull down a voltage level of the second pull down node PD2 upon receiving an output signal from a previous scan unit (e.g., an output signal Gout (n-1) from an output terminal of a (n-1) -th scan unit) .

[0106] In some embodiments, the first pull down control subcircuit PDCSC1 is configured to receive a first voltage supply signal VDD1. The first pull down control subcircuit PDCSC1 is coupled to the first pull down node PD1 and a first pull down node control node PD1_CN, and coupled to the first pull down node denoising subcircuit PDPD1. The first pull down control subcircuit PDCSC1 is configured to set an initial voltage level of the first pull down node PD1, pull down a voltage level of the first pull down node control node PD1_CN when a voltage level of the pull up node PU is an effective voltage level (e.g., a high voltage  level) , and pull down a voltage level of the first pull down node PD1 when a voltage level of the pull up node PU is an effective voltage level (e.g., a high voltage level) .

[0107] In some embodiments, the second pull down control subcircuit PDCSC2 is configured to receive a second voltage supply signal VDD2. The second pull down control subcircuit PDCSC2 is coupled to the second pull down node PD2 and a second pull down node control node PD2_CN, and coupled to the second pull down node denoising subcircuit PDPD2. The second pull down control subcircuit PDCSC2 is configured to set an initial voltage level of the second pull down node PD2, pull down a voltage level of the second pull down node control node PD2_CN when a voltage level of the pull up node PU is an effective voltage level (e.g., a high voltage level) , and pull down a voltage level of the second pull down node PD2 when a voltage level of the pull up node PU is an effective voltage level (e.g., a high voltage level) .

[0108] In some embodiments, the first output subcircuit OSC1 is configured to receive a first clock signal CLK1. The first output subcircuit OSC1 is coupled to the pull up node PU, and coupled to a first output terminal Gout1 (n) .

[0109] In some embodiments, the second output subcircuit OSC2 is configured to receive a second clock signal CLK2. The second output subcircuit OSC2 is coupled to the pull up node PU, and coupled to a second output terminal Gout2 (n) .

[0110] In some embodiments, the third output subcircuit OSC3 is configured to receive a third clock signal CLK3. The third output subcircuit OSC3 is coupled to the pull up node PU, and coupled to a third output terminal Gout3 (n) .

[0111] In some embodiments, the first output pull down subcircuit OPDSC1 is configured to receive a second power supply signal VGL. The first output pull down subcircuit OPDSC1 is coupled to the first pull down node PD1, the second pull down node PD2, and the first output terminal Gout1 (n) .

[0112] In some embodiments, the second output pull down subcircuit OPDSC2 is configured to receive the second power supply signal VGL. The second output pull down subcircuit OPDSC2 is coupled to the first pull down node PD1, the second pull down node PD2, and the second output terminal Gout2 (n) .

[0113] In some embodiments, the third output pull down subcircuit OPDSC3 is configured to receive the second power supply signal VGL. The third output pull down subcircuit OPDSC3 is coupled to the first pull down node PD1, the second pull down node PD2, and the third output terminal Gout3 (n) .

[0114] FIG. 6 is a circuit diagram illustrating the structure of a respective scan unit in some embodiments according to the present disclosure. In some embodiments, referring to FIG. 5  and FIG. 6, the input subcircuit ISC includes a first transistor M1. A gate electrode and a first electrode of the first transistor M1 are configured to receive an output signal from a previous scan unit (e.g., an output signal Gout (n-1) from an output terminal of a (n-1) -th scan unit) , and is coupled to the first pull up node pull down subcircuit PUPD1, and the second pull up node pull down subcircuit PUPD2. A second electrode of the first transistor M1 is coupled to a pull up node PU, and coupled to the first reset subcircuit RSC1 and the second reset subcircuit RSC2.

[0115] In some embodiments, the first reset subcircuit RSC1 includes a fifth transistor M5. A gate electrode of the fifth transistor M5 is configured to receive a reset signal rst. A first electrode of the fifth transistor M5 is configured to receive a first power supply signal LVGL. A second electrode of the fifth transistor M5 is coupled to the pull up node PU, and coupled to the input subcircuit ISC and the second reset subcircuit RSC2.

[0116] In some embodiments, the second reset subcircuit RSC2 includes a second transistor M2. A gate electrode of the second transistor M2 is configured to receive an output signal from a next scan unit (e.g., an output signal Gout (n+1) from an output terminal of a (n+1) -th scan unit) . A first electrode of the second transistor M2 is configured to receive the first power supply signal LVGL. A second electrode of the second transistor M2 is coupled to the pull up node PU.

[0117] In some embodiments, the pull up node pull down subcircuit PUPD includes a third transistor M3 and a fourth transistor M4. A gate electrode of the third transistor M3 is coupled to the first pull down node PD1. A first electrode of the third transistor M3 is configured to receive the first power supply signal LVGL. A second electrode of the third transistor M3 is coupled to the pull up node PU.

[0118] A gate electrode of the fourth transistor M4 is coupled to the second pull down node PD2. A first electrode of the fourth transistor M4 is configured to receive the first power supply signal LVGL. A second electrode of the fourth transistor M4 is coupled to the pull up node PU.

[0119] In some embodiments, the first pull down control subcircuit PDCSC1 includes a sixth transistor M6, a seventh transistor M7, a ninth transistor M9, and a tenth transistor M10. A gate electrode and a first electrode of the sixth transistor M6 are configured to receive a first voltage supply signal VDD1. A second electrode of the sixth transistor M6 is coupled to a gate electrode of the seventh transistor M7 and the first pull up node pull down subcircuit PUPD1.

[0120] A gate electrode of the seventh transistor M7 is coupled to the second electrode of the sixth transistor M6 and the first pull up node pull down subcircuit PUPD1. A first electrode of the seventh transistor M7 is configured to receive the first voltage supply signal  VDD1. A second electrode of the seventh transistor M7 is coupled to the first pull down node PD1.

[0121] A gate electrode of the ninth transistor M9 is coupled to the pull up node PU. A first electrode of the ninth transistor M9 is configured to receive the first power supply signal LVGL. A second electrode of the ninth transistor M9 is coupled to the gate electrode of the seventh transistor M7 and the second electrode of the sixth transistor M6.

[0122] A gate electrode of the tenth transistor M10 is coupled to the pull up node PU. A first electrode of the tenth transistor M10 is configured to receive the first power supply signal LVGL. A second electrode of the tenth transistor M10 is coupled to the first pull down node PD1.

[0123] The sixth transistor M6 and the seventh transistor M7 are configured to set an initial voltage level of the first pull down node PD1. The ninth transistor M9 is configured to pull down a voltage level of the first pull down node control node PD1_CN1 when a voltage level of the pull up node PU is an effective voltage level (e.g., a high voltage level) . The tenth transistor M10 is configured to pull down a voltage level of the first pull down node PD1 when a voltage level of the pull up node PU is an effective voltage level (e.g., a high voltage level) .

[0124] In some embodiments, the second pull down control subcircuit PDCSC2 includes an eleventh transistor M11, a twelfth transistor M12, a fourteenth transistor M14, and a fifteenth transistor M15. A gate electrode and a first electrode of the eleventh transistor M11 are configured to receive a second voltage supply signal VDD2. A second electrode of the eleventh transistor M11 is coupled to a gate electrode of the twelfth transistor M12 and the second pull up node pull down subcircuit PUPD2.

[0125] A gate electrode of the twelfth transistor M12 is coupled to the second electrode of the eleventh transistor M11 and the second pull up node pull down subcircuit PUPD2. A first electrode of the twelfth transistor M12 is configured to receive the second voltage supply signal VDD2. A second electrode of the twelfth transistor M12 is coupled to the second pull down node PD2.

[0126] A gate electrode of the fourteenth transistor M14 is coupled to the pull up node PU. A first electrode of the fourteenth transistor M14 is configured to receive the first power supply signal LVGL. A second electrode of the fourteenth transistor M14 is coupled to the gate electrode of the twelfth transistor M12 and the second electrode of the eleventh transistor M11.

[0127] A gate electrode of the fifteenth transistor M15 is coupled to the pull up node PU. A first electrode of the fifteenth transistor M15 is configured to receive the first power supply  signal LVGL. A second electrode of the fifteenth transistor M15 is coupled to the second pull down node PD2.

[0128] The eleventh transistor M11 and the twelfth transistor M12 are configured to set an initial voltage level of the second pull down node PD2. The fourteenth transistor M14 is configured to pull down a voltage level of the second pull down node control node PD2_CN when a voltage level of the pull up node PU is an effective voltage level (e.g., a high voltage level) . The fifteenth transistor M15 is configured to pull down a voltage level of the second pull down node PD2 when a voltage level of the pull up node PU is an effective voltage level (e.g., a high voltage level) .

[0129] In some embodiments, the first pull down node denoising subcircuit PDPD1 includes an eighth transistor M8. A gate electrode of the eighth transistor M8 is configured to receive an output signal from a previous scan unit (e.g., an output signal Gout (n-1) from an output terminal of a (n-1) -th scan unit) . A first electrode of the eighth transistor M8 is configured to receive the first power supply signal LVGL. A second electrode of the eighth transistor M8 is coupled to the first pull down node PD1.

[0130] In some embodiments, the second pull down node denoising subcircuit PDPD2 includes a thirteenth transistor M13. A gate electrode of the thirteenth transistor M13 is configured to receive an output signal from a previous scan unit (e.g., an output signal Gout (n-1) from an output terminal of a (n-1) -th scan unit) . A first electrode of the thirteenth transistor M13 is configured to receive the first power supply signal LVGL. A second electrode of the thirteenth transistor M13 is coupled to the second pull down node PD2.

[0131] In some embodiments, the first output subcircuit OSC1 includes a sixteenth transistor M16, a twenty-fifth transistor M25, a twenty-sixth transistor M26, and a first capacitor C1. A gate electrode of the sixteenth transistor M16 is coupled to a first electrode of the first capacitor C1 (e.g., a first pull up node PU1) . A first electrode of the sixteenth transistor M16 is configured to receive a first clock signal CLK1. A second electrode of the sixteenth transistor M16 is coupled to the first output terminal Gout1 (n) .

[0132] A first electrode of the first capacitor C1 is coupled to the gate electrode of the sixteenth transistor M16. A second electrode of the first capacitor C1 is coupled to the second electrode of the sixteenth transistor M16 and the first output terminal Gout1 (n) .

[0133] A gate electrode of the twenty-fifth transistor M25 is configured to receive the first voltage supply signal VDD1. A first electrode of the twenty-fifth transistor M25 is coupled to the pull up node PU. A second electrode of the twenty-fifth transistor M25 is coupled to the first electrode of the first capacitor C1.

[0134] A gate electrode of the twenty-sixth transistor M26 is configured to receive the second voltage supply signal VDD2. A first electrode of the twenty-sixth transistor M26 is coupled to the pull up node PU. A second electrode of the twenty-sixth transistor M26 is coupled to the first electrode of the first capacitor C1.

[0135] In some embodiments, the second output subcircuit OSC2 includes a nineteenth transistor M19, a twenty-seventh transistor M27, a twenty-eighth transistor M28, and a second capacitor C2. A gate electrode of the nineteenth transistor M19 is coupled to a first electrode of the second capacitor C2 (e.g., a second pull up node PU2) . A first electrode of the nineteenth transistor M19 is configured to receive a second clock signal CLK2. A second electrode of the nineteenth transistor M19 is coupled to the second output terminal Gout2 (n) .

[0136] A first electrode of the second capacitor C2 is coupled to the gate electrode of the nineteenth transistor M19. A second electrode of the second capacitor C2 is coupled to the second electrode of the nineteenth transistor M19 and the second output terminal Gout2 (n) .

[0137] A gate electrode of the twenty-seventh transistor M27 is configured to receive the first voltage supply signal VDD1. A first electrode of the twenty-seventh transistor M27 is coupled to the pull up node PU. A second electrode of the twenty-seventh transistor M27 is coupled to the first electrode of the second capacitor C2.

[0138] A gate electrode of the twenty-eighth transistor M28 is configured to receive the second voltage supply signal VDD2. A first electrode of the twenty-eighth transistor M28 is coupled to the pull up node PU. A second electrode of the twenty-eighth transistor M28 is coupled to the first electrode of the second capacitor C2.

[0139] In some embodiments, the third output subcircuit OSC3 includes a twenty-second transistor M22, a twenty-ninth transistor M29, a thirtieth transistor M30, and a third capacitor C3. A gate electrode of the twenty-second transistor M22 is coupled to a first electrode of the third capacitor C3 (e.g., a third pull up node PU3) . A first electrode of the twenty-second transistor M22 is configured to receive a third clock signal CLK3. A second electrode of the twenty-second transistor M22 is coupled to the third output terminal Gout3 (n) .

[0140] A first electrode of the third capacitor C3 is coupled to the gate electrode of the twenty-second transistor M22. A second electrode of the third capacitor C3 is coupled to the second electrode of the twenty-second transistor M22 and the third output terminal Gout3 (n) .

[0141] A gate electrode of the twenty-ninth transistor M29 is configured to receive the first voltage supply signal VDD1. A first electrode of the twenty-ninth transistor M29 is coupled to the pull up node PU. A second electrode of the twenty-ninth transistor M29 is coupled to the first electrode of the third capacitor C3.

[0142] A gate electrode of the thirtieth transistor M30 is configured to receive the second voltage supply signal VDD2. A first electrode of the thirtieth transistor M30 is coupled to the pull up node PU. A second electrode of the thirtieth transistor M30 is coupled to the first electrode of the third capacitor C3.

[0143] In some embodiments, the first output pull down subcircuit OPDSC1 includes a seventeenth transistor M17 and an eighteenth transistor M18. A gate electrode of the seventeenth transistor M17 is coupled to the first pull down node PD1. A first electrode of the seventeenth transistor M17 is configured to receive a second power supply signal VGL. A second electrode of the seventeenth transistor M17 is coupled to the first output terminal Gout1 (n) .

[0144] A gate electrode of the eighteenth transistor M18 is coupled to the second pull down node PD2. A first electrode of the eighteenth transistor M18 is configured to receive a second power supply signal VGL. A second electrode of the eighteenth transistor M18 is coupled to the first output terminal Gout1 (n) .

[0145] In some embodiments, the second output pull down subcircuit OPDSC2 includes a twentieth transistor M20 and a twenty-first transistor M21. A gate electrode of the twentieth transistor M20 is coupled to the first pull down node PD1. A first electrode of the twentieth transistor M20 is configured to receive a second power supply signal VGL. A second electrode of the twentieth transistor M20 is coupled to the second output terminal Gout2 (n) .

[0146] A gate electrode of the twenty-first transistor M21 is coupled to the second pull down node PD2. A first electrode of the twenty-first transistor M21 is configured to receive a second power supply signal VGL. A second electrode of the twenty-first transistor M21 is coupled to the second output terminal Gout2 (n) .

[0147] In some embodiments, the third output pull down subcircuit OPDSC3 includes a twenty-third transistor M23 and a twenty-fourth transistor M24. A gate electrode of the twenty-third transistor M23 is coupled to the first pull down node PD1. A first electrode of the twenty-third transistor M23 is configured to receive a second power supply signal VGL. A second electrode of the twenty-third transistor M23 is coupled to the third output terminal Gout3 (n) .

[0148] A gate electrode of the twenty-fourth transistor M24 is coupled to the second pull down node PD2. A first electrode of the twenty-fourth transistor M24 is configured to receive a second power supply signal VGL. A second electrode of the twenty-fourth transistor M24 is coupled to the third output terminal Gout3 (n) .

[0149] FIG. 7 is a timing diagram illustrating an operation of the respective scan unit illustrated in FIG. 6. Referring to FIG. 7, the operation of the respective scan unit in some  embodiments includes a first period t1, a second period t2, a third period t3, a fourth period t4, a fifth period t5, a sixth period t6, a seventh period t7, and an eighth period t8.

[0150] FIG. 8 illustrates an operation of the respective scan unit illustrated in FIG. 6 in a first period in a frame of image. Referring to FIG. 7 and FIG. 8, during a first period t1, an output signal from a previous scan unit (e.g., an output signal Gout (n-1) from an output terminal of a (n-1) -th scan unit) (or a start signal STV if the respective scan unit is a scan unit in a first stage) has a high voltage level (an effective signal) , the first clock signal CLK1 has a low voltage level (an ineffective signal) , the second clock signal CLK2 has a low voltage level (an ineffective signal) , the third clock signal CLK3 has a low voltage level (an ineffective signal) , the first voltage supply signal VDD1 has a high voltage level (an effective signal) , the second voltage supply signal VDD2 has a low voltage level (an ineffective signal) , and an output signal from a next scan unit (e.g., the output signal Gout (n+1) from an output terminal of a (n+1) -th scan unit) has a low voltage level (an ineffective signal) .

[0151] In the first period t1, the first transistor M1 is turned on (e.g., by the output signal from the previous scan unit) , the pull up node PU is at a high voltage level, e.g., charged by the output signal from a previous scan unit. The twenty-fifth transistor M25 is turned on (e.g., by the first voltage supply signal VDD1) , the first electrode of the first capacitor C1 (e.g., the first pull up node PU1) is at a high voltage level, e.g., charged by the output signal from a previous scan unit. The twenty-seventh transistor M27 is turned on (e.g., by the first voltage supply signal VDD1) , the first electrode of the second capacitor C2 (e.g., the second pull up node PU2) is at a high voltage level, e.g., charged by the output signal from a previous scan unit. The twenty-ninth transistor M29 is turned on (e.g., by the first voltage supply signal VDD1) , the first electrode of the third capacitor C3 (e.g., the third pull up node PU3) is at a high voltage level, e.g., charged by the output signal from a previous scan unit. The tenth transistor M10 is turned on (e.g., by the high voltage level at the pull up node PU) , the first pull down node PD1 is at a low voltage level, e.g., discharged by the first power supply signal LVGL.

[0152] In the first period t1, the seventeenth transistor M17 is turned off (e.g., by the low voltage level at the first pull down node PD1) , and the sixteenth transistor M16 is turned on (e.g., by the high voltage level at the first pull up node PU1) , the first output terminal Gout1 (n) is at a low level, e.g., discharged by the first clock signal CLK1. The twentieth transistor M20 is turned off (e.g., by the low voltage level at the first pull down node PD1) , the nineteenth transistor M19 is turned on (e.g., by the high voltage level at the second pull up node PU2) , the second output terminal Gout2 (n) is at a low level, e.g., discharged by the second clock signal CLK2. The twenty-third transistor M23 is turned off (e.g., by the low voltage level at the first pull down node PD1) , the twenty-second transistor M22 is turned on  (e.g., by the high voltage level at the third pull up node PU3) , the third output terminal Gout3 (n) is at a low level, e.g., discharged by the third clock signal CLK3.

[0153] FIG. 9 illustrates an operation of the respective scan unit illustrated in FIG. 6 in a second period in a frame of image. Referring to FIG. 7 and FIG. 9, during a second period t2, an output signal from a previous scan unit (e.g., an output signal Gout (n-1) from an output terminal of a (n-1) -th scan unit) (or a start signal STV if the respective scan unit is a scan unit in a first stage) has a high voltage level (an effective signal) , the first clock signal CLK1 has a high voltage level (an effective signal) , the second clock signal CLK2 has a low voltage level (an ineffective signal) , the third clock signal CLK3 has a low voltage level (an ineffective signal) , the first voltage supply signal VDD1 has a high voltage level (an effective signal) , the second voltage supply signal VDD2 has a low voltage level (an ineffective signal) , and an output signal from a next scan unit (e.g., the output signal Gout (n+1) from an output terminal of a (n+1) -th scan unit) has a low voltage level (an ineffective signal) .

[0154] In the second period t2, the first transistor M1 is turned on (e.g., by the output signal from the previous scan unit) , the pull up node PU is at a high voltage level, e.g., charged by the output signal from a previous scan unit. The first voltage supply signal VDD1 has a high voltage level, the first clock signal CLK1 has a high voltage level, the voltage level at the first electrode of the first capacitor C1 is pulled high for the second time, turning off the twenty-fifth transistor M25. The pull up node PU maintains a high voltage level without fluctuation. The twenty-seventh transistor M27 is turned on (e.g., by the first voltage supply signal VDD1) , the first electrode of the second capacitor C2 (e.g., the second pull up node PU2) is at a high voltage level, e.g., charged by the output signal from a previous scan unit. The twenty-ninth transistor M29 is turned on (e.g., by the first voltage supply signal VDD1) , the first electrode of the third capacitor C3 (e.g., the third pull up node PU3) is at a high voltage level, e.g., charged by the output signal from a previous scan unit. The tenth transistor M10 is turned on (e.g., by the high voltage level at the pull up node PU) , the first pull down node PD1 is at a low voltage level, e.g., discharged by the first power supply signal LVGL.

[0155] In the second period t2, the first clock signal CLK1 has a high voltage level, the voltage level at the first electrode of the first capacitor C1 (e.g., the first pull up node PU1) is pulled high for the second time. The sixteenth transistor M16 is turned on (e.g., by the high voltage level at the first pull up node PU1) . The seventeenth transistor M17 is turned off (e.g., by the low voltage level at the first pull down node PD1) . The first output terminal Gout1 (n) is at a high level, e.g., charged by the first clock signal CLK1. The twentieth transistor M20 is turned off (e.g., by the low voltage level at the first pull down node PD1) , the nineteenth transistor M19 is turned on (e.g., by the high voltage level at the second pull up node PU2) , the second output terminal Gout2 (n) is at a low level, e.g., discharged by the second clock  signal CLK2. The twenty-third transistor M23 is turned off (e.g., by the low voltage level at the first pull down node PD1) , the twenty-second transistor M22 is turned on (e.g., by the high voltage level at the third pull up node PU3) , the third output terminal Gout3 (n) is at a low level, e.g., discharged by the third clock signal CLK3.

[0156] FIG. 10 illustrates an operation of the respective scan unit illustrated in FIG. 6 in a third period in a frame of image. Referring to FIG. 7 and FIG. 10, during a third period t3, an output signal from a previous scan unit (e.g., an output signal Gout (n-1) from an output terminal of a (n-1) -th scan unit) (or a start signal STV if the respective scan unit is a scan unit in a first stage) has a high voltage level (an effective signal) , the first clock signal CLK1 has a high voltage level (an effective signal) , the second clock signal CLK2 has a high voltage level (an effective signal) , the third clock signal CLK3 has a low voltage level (an ineffective signal) , the first voltage supply signal VDD1 has a high voltage level (an effective signal) , the second voltage supply signal VDD2 has a low voltage level (an ineffective signal) , and an output signal from a next scan unit (e.g., the output signal Gout (n+1) from an output terminal of a (n+1) -th scan unit) has a low voltage level (an ineffective signal) .

[0157] In the third period t3, the first transistor M1 is turned on (e.g., by the output signal from the previous scan unit) , the pull up node PU is at a high voltage level, e.g., charged by the output signal from a previous scan unit. The first voltage supply signal VDD1 has a high voltage level, the first clock signal CLK1 has a high voltage level, the voltage level at the first electrode of the first capacitor C1 maintains a high voltage level, turning off the twenty-fifth transistor M25. The first voltage supply signal VDD1 has a high voltage level, the second clock signal CLK2 has a high voltage level, the voltage level at the first electrode of the second capacitor C2 is pulled high for the second time, turning off the twenty-seventh transistor M27. The pull up node PU maintains a high voltage level without fluctuation. The twenty-ninth transistor M29 is turned on (e.g., by the first voltage supply signal VDD1) , the first electrode of the third capacitor C3 (e.g., the third pull up node PU3) is at a high voltage level, e.g., charged by the output signal from a previous scan unit. The tenth transistor M10 is turned on (e.g., by the high voltage level at the pull up node PU) , the first pull down node PD1 is at a low voltage level, e.g., discharged by the first power supply signal LVGL.

[0158] In the third period t3, the first clock signal CLK1 has a high voltage level, the voltage level at the first electrode of the first capacitor C1 (e.g., the first pull up node PU1) maintains a high voltage level. The sixteenth transistor M16 is turned on (e.g., by the high voltage level at the first pull up node PU1) . The seventeenth transistor M17 is turned off (e.g., by the low voltage level at the first pull down node PD1) . The first output terminal Gout1 (n) is at a high level, e.g., charged by the first clock signal CLK1. The second clock signal CLK2 has a high voltage level, the voltage level at the first electrode of the second capacitor C2 (e.g., the second pull up node PU2) is pulled high for the second time. The nineteenth  transistor M19 is turned on (e.g., by the high voltage level at the second pull up node PU2) . The twentieth transistor M20 is turned off (e.g., by the low voltage level at the first pull down node PD1) . The second output terminal Gout2 (n) is at a high level, e.g., charged by the second clock signal CLK2. The twenty-third transistor M23 is turned off (e.g., by the low voltage level at the first pull down node PD1) , the twenty-second transistor M22 is turned on (e.g., by the high voltage level at the third pull up node PU3) , the third output terminal Gout3 (n) is at a low level, e.g., discharged by the third clock signal CLK3.

[0159] FIG. 11 illustrates an operation of the respective scan unit illustrated in FIG. 6 in a fourth period in a frame of image. Referring to FIG. 7 and FIG. 11, during a fourth period t4, an output signal from a previous scan unit (e.g., an output signal Gout (n-1) from an output terminal of a (n-1) -th scan unit) (or a start signal STV if the respective scan unit is a scan unit in a first stage) transitions from a high voltage level (an effective signal) to a low voltage level (an ineffective signal) , the first clock signal CLK1 has a high voltage level (an effective signal) , the second clock signal CLK2 has a high voltage level (an effective signal) , the third clock signal CLK3 has a high voltage level (an effective signal) , the first voltage supply signal VDD1 has a high voltage level (an effective signal) , the second voltage supply signal VDD2 has a low voltage level (an ineffective signal) , and an output signal from a next scan unit (e.g., the output signal Gout (n+1) from an output terminal of a (n+1) -th scan unit) has a low voltage level (an ineffective signal) .

[0160] In the fourth period t4, the first transistor M1 is turned off (e.g., by the output signal from the previous scan unit) , the pull up node PU maintains a high voltage level. The first voltage supply signal VDD1 has a high voltage level, the first clock signal CLK1 has a high voltage level, the voltage level at the first electrode of the first capacitor C1 maintains a high voltage level, turning off the twenty-fifth transistor M25. The first voltage supply signal VDD1 has a high voltage level, the second clock signal CLK2 has a high voltage level, the voltage level at the first electrode of the second capacitor C2 maintains a high voltage level, turning off the twenty-seventh transistor M27. The first voltage supply signal VDD1 has a high voltage level, the third clock signal CLK3 has a high voltage level, the voltage level at the first electrode of the third capacitor C3 is pulled high for the second time, turning off the twenty-ninth transistor M29. The pull up node PU maintains a high voltage level without fluctuation. The tenth transistor M10 is turned on (e.g., by the high voltage level at the pull up node PU) , the first pull down node PD1 is at a low voltage level, e.g., discharged by the first power supply signal LVGL.

[0161] In the fourth period t4, the first clock signal CLK1 has a high voltage level, the voltage level at the first electrode of the first capacitor C1 (e.g., the first pull up node PU1) maintains a high voltage level. The sixteenth transistor M16 is turned on (e.g., by the high voltage level at the first pull up node PU1) . The seventeenth transistor M17 is turned off (e.g.,  by the low voltage level at the first pull down node PD1) . The first output terminal Gout1 (n) is at a high level, e.g., charged by the first clock signal CLK1. The second clock signal CLK2 has a high voltage level, the voltage level at the first electrode of the second capacitor C2 (e.g., the second pull up node PU2) maintains a high voltage level. The nineteenth transistor M19 is turned on (e.g., by the high voltage level at the second pull up node PU2) . The twentieth transistor M20 is turned off (e.g., by the low voltage level at the first pull down node PD1) . The second output terminal Gout2 (n) is at a high level, e.g., charged by the second clock signal CLK2. The third clock signal CLK3 has a high voltage level, the voltage level at the first electrode of the third capacitor C3 (e.g., the third pull up node PU3) is pulled high for the second time. The twenty-second transistor M22 is turned on (e.g., by the high voltage level at the third pull up node PU3) . The twenty-third transistor M23 is turned off (e.g., by the low voltage level at the first pull down node PD1) . The third output terminal Gout3 (n) is at a high level, e.g., charged by the third clock signal CLK3.

[0162] FIG. 12 illustrates an operation of the respective scan unit illustrated in FIG. 6 in a fifth period in a frame of image. Referring to FIG. 7 and FIG. 12, during a fifth period t5, an output signal from a previous scan unit (e.g., an output signal Gout (n-1) from an output terminal of a (n-1) -th scan unit) (or a start signal STV if the respective scan unit is a scan unit in a first stage) has a low voltage level (an ineffective signal) , the first clock signal CLK1 has a low voltage level (an ineffective signal) , the second clock signal CLK2 has a high voltage level (an effective signal) , the third clock signal CLK3 has a high voltage level (an effective signal) , the first voltage supply signal VDD1 has a high voltage level (an effective signal) , the second voltage supply signal VDD2 has a low voltage level (an ineffective signal) , and an output signal from a next scan unit (e.g., the output signal Gout (n+1) from an output terminal of a (n+1) -th scan unit) has a low voltage level (an ineffective signal) .

[0163] In the fifth period t5, the first transistor M1 is turned off (e.g., by the output signal from the previous scan unit) , the pull up node PU maintains a high voltage level. The first voltage supply signal VDD1 has a high voltage level, when the first clock signal CLK1 transitions into a low voltage level, the voltage level at the first electrode of the first capacitor C1 becomes a high voltage level, turning on the twenty-fifth transistor M25. The first voltage supply signal VDD1 has a high voltage level, the second clock signal CLK2 remains a high voltage level, the voltage level at the first electrode of the second capacitor C2 maintains a high voltage level, turning off the twenty-seventh transistor M27. The first voltage supply signal VDD1 has a high voltage level, the third clock signal CLK3 maintains a high voltage level, the voltage level at the first electrode of the third capacitor C3 maintains a high voltage level, turning off the twenty-ninth transistor M29. The tenth transistor M10 is turned on (e.g., by the high voltage level at the pull up node PU) , the first pull down node PD1 is at a low voltage level, e.g., discharged by the first power supply signal LVGL.

[0164] In the fifth period t5, the first clock signal CLK1 has a low voltage level, the voltage level at the first electrode of the first capacitor C1 (e.g., the first pull up node PU1) becomes a high voltage level. The sixteenth transistor M16 is turned on (e.g., by the high voltage level at the first pull up node PU1) . the first output terminal Gout1 (n) is at a low level, e.g., discharged by the first clock signal CLK1. The second clock signal CLK2 has a high voltage level, the voltage level at the first electrode of the second capacitor C2 (e.g., the second pull up node PU2) maintains a high voltage level. The nineteenth transistor M19 is turned on (e.g., by the high voltage level at the second pull up node PU2) . The twentieth transistor M20 is turned off (e.g., by the low voltage level at the first pull down node PD1) . The second output terminal Gout2 (n) is at a high level, e.g., charged by the second clock signal CLK2. The third clock signal CLK3 has a high voltage level, the voltage level at the first electrode of the third capacitor C3 (e.g., the third pull up node PU3) is pulled high for the second time. The twenty-second transistor M22 is turned on (e.g., by the high voltage level at the third pull up node PU3) . The twenty-third transistor M23 is turned off (e.g., by the low voltage level at the first pull down node PD1) . The third output terminal Gout3 (n) is at a high level, e.g., charged by the third clock signal CLK3.

[0165] FIG. 13 illustrates an operation of the respective scan unit illustrated in FIG. 6 in a sixth period in a frame of image. Referring to FIG. 7 and FIG. 13, during a sixth period t6, an output signal from a previous scan unit (e.g., an output signal Gout (n-1) from an output terminal of a (n-1) -th scan unit) (or a start signal STV if the respective scan unit is a scan unit in a first stage) has a low voltage level (an ineffective signal) , the first clock signal CLK1 has a low voltage level (an ineffective signal) , the second clock signal CLK2 has a low voltage level (an ineffective signal) , the third clock signal CLK3 has a high voltage level (an effective signal) , the first voltage supply signal VDD1 has a high voltage level (an effective signal) , the second voltage supply signal VDD2 has a low voltage level (an ineffective signal) , and an output signal from a next scan unit (e.g., the output signal Gout (n+1) from an output terminal of a (n+1) -th scan unit) has a low voltage level (an ineffective signal) .

[0166] In the sixth period t6, the first transistor M1 is turned off (e.g., by the output signal from the previous scan unit) , the pull up node PU maintains a high voltage level. The first voltage supply signal VDD1 has a high voltage level, when the first clock signal CLK1 maintains a low voltage level, the voltage level at the first electrode of the first capacitor C1 becomes a high voltage level, turning on the twenty-fifth transistor M25. The first voltage supply signal VDD1 has a high voltage level, the second clock signal CLK2 transitions into a low voltage level, the voltage level at the first electrode of the second capacitor C2 becomes a high voltage level, turning on the twenty-seventh transistor M27. The first voltage supply signal VDD1 has a high voltage level, the third clock signal CLK3 maintains a high voltage level, the voltage level at the first electrode of the third capacitor C3 maintains a high voltage  level, turning off the twenty-ninth transistor M29. The tenth transistor M10 is turned on (e.g., by the high voltage level at the pull up node PU) , the first pull down node PD1 is at a low voltage level, e.g., discharged by the first power supply signal LVGL.

[0167] In the sixth period t6, the first clock signal CLK1 has a low voltage level, the voltage level at the first electrode of the first capacitor C1 (e.g., the first pull up node PU1) maintains a high voltage level. The sixteenth transistor M16 is turned on (e.g., by the high voltage level at the first pull up node PU1) . The first output terminal Gout1 (n) is at a low level, e.g., discharged by the first clock signal CLK1. The second clock signal CLK2 has a low voltage level, the voltage level at the first electrode of the second capacitor C2 (e.g., the second pull up node PU2) becomes a high voltage level. The nineteenth transistor M19 is turned on (e.g., by the high voltage level at the second pull up node PU2) . The second output terminal Gout2 (n) is at a low level, e.g., discharged by the second clock signal CLK2. The third clock signal CLK3 has a high voltage level, the voltage level at the first electrode of the third capacitor C3 (e.g., the third pull up node PU3) maintains a high voltage level. The twenty-second transistor M22 is turned on (e.g., by the high voltage level at the third pull up node PU3) . The twenty-third transistor M23 is turned off (e.g., by the low voltage level at the first pull down node PD1) . The third output terminal Gout3 (n) is at a high level, e.g., charged by the third clock signal CLK3.

[0168] FIG. 14 illustrates an operation of the respective scan unit illustrated in FIG. 6 in a seventh period in a frame of image. Referring to FIG. 7 and FIG. 14, during a seventh period t7, an output signal from a previous scan unit (e.g., an output signal Gout (n-1) from an output terminal of a (n-1) -th scan unit) (or a start signal STV if the respective scan unit is a scan unit in a first stage) has a low voltage level (an ineffective signal) , the first clock signal CLK1 has a low voltage level (an ineffective signal) , the second clock signal CLK2 has a low voltage level (an ineffective signal) , the third clock signal CLK3 has a low voltage level (an ineffective signal) , the first voltage supply signal VDD1 has a high voltage level (an effective signal) , the second voltage supply signal VDD2 has a low voltage level (an ineffective signal) , and an output signal from a next scan unit (e.g., the output signal Gout (n+1) from an output terminal of a (n+1) -th scan unit) has a low voltage level (an ineffective signal) .

[0169] In the seventh period t7, the first transistor M1 is turned off (e.g., by the output signal from the previous scan unit) , the pull up node PU maintains a high voltage level. The first voltage supply signal VDD1 has a high voltage level, when the first clock signal CLK1 maintains a low voltage level, the voltage level at the first electrode of the first capacitor C1 becomes a high voltage level, turning on the twenty-fifth transistor M25. The first voltage supply signal VDD1 has a high voltage level, the second clock signal CLK2 maintains a low voltage level, the voltage level at the first electrode of the second capacitor C2 becomes a high voltage level, turning on the twenty-seventh transistor M27. The first voltage supply  signal VDD1 has a high voltage level, the third clock signal CLK3 transitions into a high voltage level, the voltage level at the first electrode of the third capacitor C3 becomes a high voltage level, turning on the twenty-ninth transistor M29. The tenth transistor M10 is turned on (e.g., by the high voltage level at the pull up node PU) , the first pull down node PD1 is at a low voltage level, e.g., discharged by the first power supply signal LVGL.

[0170] In the seventh period t7, the first clock signal CLK1 has a low voltage level, the voltage level at the first electrode of the first capacitor C1 (e.g., the first pull up node PU1) maintains a high voltage level. The sixteenth transistor M16 is turned on (e.g., by the high voltage level at the first pull up node PU1) . The first output terminal Gout1 (n) is at a low level, e.g., discharged by the first clock signal CLK1. The second clock signal CLK2 has a low voltage level, the voltage level at the first electrode of the second capacitor C2 (e.g., the second pull up node PU2) becomes a high voltage level. The nineteenth transistor M19 is turned on (e.g., by the high voltage level at the second pull up node PU2) . The second output terminal Gout2 (n) is at a low level, e.g., discharged by the second clock signal CLK2. The third clock signal CLK3 has a low voltage level, the voltage level at the first electrode of the third capacitor C3 (e.g., the third pull up node PU3) becomes a high voltage level. The twenty-second transistor M22 is turned on (e.g., by the high voltage level at the third pull up node PU3) . The third output terminal Gout3 (n) is at a low level, e.g., discharged by the third clock signal CLK3.

[0171] FIG. 15 illustrates an operation of the respective scan unit illustrated in FIG. 6 in an eighth period in a frame of image. Referring to FIG. 7 and FIG. 15, during an eighth period t8, an output signal from a previous scan unit (e.g., an output signal Gout (n-1) from an output terminal of a (n-1) -th scan unit) (or a start signal STV if the respective scan unit is a scan unit in a first stage) has a low voltage level (an ineffective signal) , the first clock signal CLK1 has a low voltage level (an ineffective signal) , the second clock signal CLK2 has a low voltage level (an ineffective signal) , the third clock signal CLK3 has a low voltage level (an ineffective signal) , the first voltage supply signal VDD1 has a high voltage level (an effective signal) , the second voltage supply signal VDD2 has a low voltage level (an ineffective signal) , and an output signal from a next scan unit (e.g., the output signal Gout (n+1) from an output terminal of a (n+1) -th scan unit) has a high voltage level (an effective signal) .

[0172] In the eighth period t8, the second transistor M2 is turned on (e.g., by the output signal from the next scan unit) , the pull up node PU becomes a low voltage level, e.g., discharged by the first power supply signal LVGL. The first voltage supply signal VDD1 has a high voltage level, turning on the twenty-fifth transistor M25. The voltage level at the first electrode of the first capacitor C1 (e.g., the first pull up node PU1) becomes a low voltage level, e.g., discharged by the low voltage level at the pull up node PU. The first voltage supply signal VDD1 has a high voltage level, turning on the twenty-seventh transistor M27.  The voltage level at the first electrode of the second capacitor C2 (e.g., the second pull up node PU2) becomes a low voltage level, e.g., discharged by the low voltage level at the pull up node PU. The first voltage supply signal VDD1 has a high voltage level, turning on the twenty-ninth transistor M29. The voltage level at the first electrode of the third capacitor C3 (e.g., the third pull up node PU3) becomes a low voltage level, e.g., discharged by the low voltage level at the pull up node PU. The first voltage supply signal VDD1 has a high voltage level, turning on the sixth transistor M6 and the seventh transistor M7, the first pull down node PD1 has a high voltage level, e.g., charged by the first voltage supply signal VDD1.

[0173] In the eighth period t8, the voltage level at the first electrode of the first capacitor C1 (e.g., the first pull up node PU1) has a low voltage level, turning off the sixteenth transistor M16. The first pull down node PD1 has a high voltage level, turning on the seventeenth transistor M17. The first output terminal Gout1 (n) is at a low level, e.g., discharged by the second power supply signal VGL. The voltage level at the first electrode of the second capacitor C2 (e.g., the second pull up node PU2) has a low voltage level, turning off the nineteenth transistor M19. The first pull down node PD1 has a high voltage level, turning on the twentieth transistor M20. The second output terminal Gout2 (n) is at a low level, e.g., discharged by the second power supply signal VGL. The voltage level at the first electrode of the third capacitor C3 (e.g., the third pull up node PU3) has a low voltage level, turning off the twenty-second transistor M22. The first pull down node PD1 has a high voltage level, turning on the twenty-third transistor M23. The third output terminal Gout3 (n) is at a low level, e.g., discharged by the second power supply signal VGL.

[0174] The inventors of the present disclosure discover that, the first pull up node PU1, the second pull up node PU2, and the third pull up node PU3 can be separated from the pull up node PU by the twenty-fifth transistor M25, the twenty-seventh transistor M27, and the twenty-ninth transistor M29, respectively. This ensures that the voltage at the pull up node PU remains stable as it couples with each clock signal. This approach can reduce the differences in the falling times of the various scan circuit outputs.

[0175] FIG. 16 shows voltages of output signals from multiple output terminals connected to a same scan unit in a related scan circuit. Referring to FIG. 16, three peaks correspond to three output signals from three output terminals connected to a same scan unit in the related scan circuit. In one example, durations of falling edges of three output signals from three output terminals connected to a same scan unit are 702 nanoseconds, 747 nanoseconds, and 841 nanoseconds.

[0176] FIG. 17 shows voltages of output signals from multiple output terminals connected to a same scan unit in a scan circuit according to the present disclosure. Referring to FIG. 17,  three peaks correspond to three output signals from three output terminals connected to a same scan unit in the scan circuit according to the present disclosure. In one example, durations of falling edges of three output signals from three output terminals connected to a same scan unit are 929 nanoseconds, 900 nanoseconds, and 966 nanoseconds. The inventors of the present disclosure discover that, compared to the related scan circuit, durations of falling edges of output signals from the multiple output terminals connected to a same scan unit vary from each other to a much smaller degree (e.g., by 7%in the scan circuit according to the present disclosure, as compared to by 20%in the related scan circuit) . Accordingly, the kick back voltages (ΔVp) of rows of pixel driving circuits connected to the multiple output terminals vary to a much smaller degree, effectively preventing issues such as banding MURA and other deterioration in image quality.

[0177] In another aspect, the present disclosure provides a display apparatus, comprising the scan circuit described herein, and a display panel connected to the scan circuit. Examples of appropriate display apparatuses include, but are not limited to, an electronic paper, a mobile phone, a tablet computer, a television, a monitor, a notebook computer, a digital album, a GPS, etc. Optionally, the display apparatus is a liquid crystal display apparatus.

[0178] In another aspect, the present disclosure provides a method of operating a scan circuit. Optionally, the scan circuit includes a plurality of scan units cascaded. Optionally, a respective scan unit of the plurality of scan units comprises an input subcircuit; and at least three output subcircuits including a first output subcircuit, a second output subcircuit, and a third output subcircuit. Optionally, the method comprises controlling a voltage level at a pull up node by the input subcircuit; coupling the first output subcircuit, the second output subcircuit, and the third output subcircuit to the pull up node; providing clock signals from a first clock signal line, a second clock signal line, and a third clock signal line to the first output subcircuit, the second output subcircuit, and the third output subcircuit, respectively; and outputting output control signals from the first output subcircuit, the second output subcircuit, and the third output subcircuit through a first output terminal, a second output terminal, and a third output terminal, respectively.

[0179] The foregoing description of the embodiments of the invention has been presented for purposes of illustration and description. It is not intended to be exhaustive or to limit the invention to the precise form or to exemplary embodiments disclosed. Accordingly, the foregoing description should be regarded as illustrative rather than restrictive. Obviously, many modifications and variations will be apparent to practitioners skilled in this art. The embodiments are chosen and described in order to explain the principles of the invention and its best mode practical application, thereby to enable persons skilled in the art to understand the invention for various embodiments and with various modifications as are suited to the particular use or implementation contemplated. It is intended that the scope of the invention  be defined by the claims appended hereto and their equivalents in which all terms are meant in their broadest reasonable sense unless otherwise indicated. Therefore, the term “the invention” , “the present invention” or the like does not necessarily limit the claim scope to a specific embodiment, and the reference to exemplary embodiments of the invention does not imply a limitation on the invention, and no such limitation is to be inferred. The invention is limited only by the spirit and scope of the appended claims. Moreover, these claims may refer to use “first” , “second” , etc. following with noun or element. Such terms should be understood as a nomenclature and should not be construed as giving the limitation on the number of the elements modified by such nomenclature unless specific number has been given. Any advantages and benefits described may not apply to all embodiments of the invention. It should be appreciated that variations may be made in the embodiments described by persons skilled in the art without departing from the scope of the present invention as defined by the following claims. Moreover, no element and component in the present disclosure is intended to be dedicated to the public regardless of whether the element or component is explicitly recited in the following claims.

Claims

1.A scan circuit, comprising a plurality of scan units cascaded;wherein a respective scan unit of the plurality of scan units comprises:an input subcircuit configured to control a voltage level at a pull up node; andat least three output subcircuits including a first output subcircuit, a second output subcircuit, and a third output subcircuit;wherein the first output subcircuit, the second output subcircuit, and the third output subcircuit are coupled to the pull up node;the first output subcircuit, the second output subcircuit, and the third output subcircuit are configured to receive clock signals from a first clock signal line, a second clock signal line, and a third clock signal line, respectively; andthe first output subcircuit, the second output subcircuit, and the third output subcircuit are coupled to a first output terminal, a second output terminal, and a third output terminal, respectively.2.The scan circuit of claim 1, wherein the first output subcircuit comprises a sixteenth transistor, a twenty-fifth transistor, a twenty-sixth transistor, and a first capacitor;the second output subcircuit comprises a nineteenth transistor, a twenty-seventh transistor, a twenty-eighth transistor, and a second capacitor; andthe third output subcircuit comprises a twenty-second transistor, a twenty-ninth transistor, a thirtieth transistor, and a third capacitor.3.The scan circuit of claim 1, wherein each of the first output subcircuit, the second output subcircuit, and the third output subcircuit is configured to receive a first voltage supply signal, a second voltage supply signal, and a clock signal.4.The scan circuit of claim 1, wherein, in each of the first output subcircuit, the second output subcircuit, and the third output subcircuit, a gate electrode of one transistor is configured to receive a first voltage supply signal, a gate electrode of another transistor is configured to receive a second voltage supply signal, and a first electrode of yet another transistor is configured to receive a clock signal.5.The scan circuit of claim 2, wherein a gate electrode of the sixteenth transistor is coupled to a first electrode of the first capacitor, a first electrode of the sixteenth transistor is configured to receive a first clock signal, and a second electrode of the sixteenth transistor is coupled to the first output terminal;a first electrode of the first capacitor is coupled to the gate electrode of the sixteenth transistor, a second electrode of the first capacitor is coupled to the second electrode of the sixteenth transistor and the first output terminal;a gate electrode of the twenty-fifth transistor is configured to receive the first voltage supply signal, a first electrode of the twenty-fifth transistor is coupled to the pull up node, a second electrode of the twenty-fifth transistor is coupled to the first electrode of the first capacitor;a gate electrode of the twenty-sixth transistor is configured to receive the second voltage supply signal, a first electrode of the twenty-sixth transistor is coupled to the pull up node, a second electrode of the twenty-sixth transistor is coupled to the first electrode of the first capacitor;a gate electrode of the nineteenth transistor is coupled to a first electrode of the second capacitor, a first electrode of the nineteenth transistor is configured to receive a second clock signal, and a second electrode of the nineteenth transistor is coupled to the second output terminal;a first electrode of the second capacitor is coupled to the gate electrode of the nineteenth transistor, and a second electrode of the second capacitor is coupled to the second electrode of the nineteenth transistor and the second output terminal;a gate electrode of the twenty-seventh transistor is configured to receive the first voltage supply signal, a first electrode of the twenty-seventh transistor is coupled to the pull up node, and a second electrode of the twenty-seventh transistor is coupled to the first electrode of the second capacitor;a gate electrode of the twenty-eighth transistor is configured to receive the second voltage supply signal, a first electrode of the twenty-eighth transistor is coupled to the pull up node, and a second electrode of the twenty-eighth transistor is coupled to the first electrode of the second capacitor;a gate electrode of the twenty-second transistor is coupled to a first electrode of the third capacitor, a first electrode of the twenty-second transistor is configured to receive a third clock signal, and a second electrode of the twenty-second transistor is coupled to the third output terminal;a first electrode of the third capacitor is coupled to the gate electrode of the twenty-second transistor, and a second electrode of the third capacitor is coupled to the second electrode of the twenty-second transistor and the third output terminal;a gate electrode of the twenty-ninth transistor is configured to receive the first voltage supply signal, a first electrode of the twenty-ninth transistor is coupled to the pull up node, and a second electrode of the twenty-ninth transistor is coupled to the first electrode of the third capacitor; anda gate electrode of the thirtieth transistor is configured to receive the second voltage supply signal, a first electrode of the thirtieth transistor is coupled to the pull up node, and a second electrode of the thirtieth transistor is coupled to the first electrode of the third capacitor.6.The scan circuit of any one of claims 1 to 5, further comprising at least three output pull down subcircuits including a first output pull down subcircuit, a second output pull down subcircuit, and a third output pull down subcircuit;wherein the first output pull down subcircuit, the second output pull down subcircuit, and the third output pull down subcircuit are configured to receive a second power supply signal;each of the first output pull down subcircuit, the second output pull down subcircuit, and the third output pull down subcircuit is coupled to a first pull down node and a second pull down node; andthe first output pull down subcircuit, the second output pull down subcircuit, and the third output pull down subcircuit are coupled to the first output terminal, the second output terminal, and the third output terminal, respectively.7.The scan circuit of claim 6, wherein the first output pull down subcircuit comprises a seventeenth transistor and an eighteenth transistor;the second output pull down subcircuit comprises a twentieth transistor and a twenty-first transistor; andthe third output pull down subcircuit comprises a twenty-third transistor and a twenty-fourth transistor.8.The scan circuit of claim 7, wherein, in each of the first output pull down subcircuit, the second output pull down subcircuit, and the third output pull down subcircuit, a gate electrode of one transistor is coupled to the first pull down node, and a gate electrode of another transistor is coupled to the second pull down node.9.The scan circuit of claim 7, wherein a gate electrode of the seventeenth transistor is coupled to the first pull down node, a first electrode of the seventeenth transistor is configured to receive the second power supply signal, and a second electrode of the seventeenth transistor is coupled to the first output terminal;a gate electrode of the eighteenth transistor is coupled to the second pull down node, a first electrode of the eighteenth transistor is configured to receive the second power supply signal, and a second electrode of the eighteenth transistor is coupled to the first output terminal;a gate electrode of the twentieth transistor is coupled to the first pull down node, a first electrode of the twentieth transistor is configured to receive the second power supply signal, and a second electrode of the twentieth transistor is coupled to the second output terminal;a gate electrode of the twenty-first transistor is coupled to the second pull down node, a first electrode of the twenty-first transistor is configured to receive the second power supply signal, and a second electrode of the twenty-first transistor is coupled to the second output terminal;a gate electrode of the twenty-third transistor is coupled to the first pull down node, a first electrode of the twenty-third transistor is configured to receive the second power supply signal, and a second electrode of the twenty-third transistor is coupled to the third output terminal; anda gate electrode of the twenty-fourth transistor is coupled to the second pull down node, a first electrode of the twenty-fourth transistor is configured to receive the second power supply signal, and a second electrode of the twenty-fourth transistor is coupled to the third output terminal.10.The scan circuit of any one of claims 1 to 9, wherein the input subcircuit comprises a first transistor;a gate electrode and a first electrode of the first transistor are configured to receive an output signal from a previous scan unit; anda second electrode of the first transistor is coupled to the pull up node.11.The scan circuit of any one of claims 1 to 10, further comprising a first pull down node denoising subcircuit and a second pull down node denoising subcircuit configured to receive a first power supply signal, respectively;the first pull down node denoising subcircuit is coupled to a first pull down node; andthe second pull down node denoising subcircuit is coupled to a second pull down node.12.The scan circuit of claim 11, wherein the first pull down node denoising subcircuit comprises an eighth transistor;the second pull down node denoising subcircuit comprises a thirteenth transistor;a gate electrode of the eight transistor is configured to receive an output signal from a previous scan unit, a first electrode of the eight transistor is configured to receive the first power supply signal, and a second electrode of the eight transistor is coupled to the first pull down node; anda gate electrode of the thirteenth transistor is configured to receive the output signal from the previous scan unit, a first electrode of the thirteenth transistor is configured to receive the first power supply signal, and a second electrode of the thirteenth transistor is coupled to the second pull down node.13.The scan circuit of any one of claims 1 to 12, further comprising a first pull down control subcircuit configured to receive a first voltage supply signal and a second pull down control subcircuit configured to receive a second voltage supply signal;the first pull down control subcircuit is coupled to a first pull down node and a first pull down node control node, and coupled to a first pull down node denoising subcircuit; andthe second pull down control subcircuit is coupled to a second pull down node and a second pull down node control node, and coupled to a second pull down node denoising subcircuit.14.The scan circuit of claim 13, wherein the first pull down control subcircuit comprises a sixth transistor, a seventh transistor, a ninth transistor, and a tenth transistor;the second pull down control subcircuit comprises an eleventh transistor, a twelfth transistor, a fourteenth transistor, and a fifteenth transistor;a gate electrode and a first electrode of the sixth transistor are configured to receive the first voltage supply signal, and a second electrode of the sixth transistor is coupled to a gate electrode of the seventh transistor and the first pull up node pull down subcircuit;a gate electrode of the seventh transistor is coupled to the second electrode of the sixth transistor and the first pull up node pull down subcircuit, a first electrode of the seventh transistor is configured to receive the first voltage supply signal, and a second electrode of the seventh transistor is coupled to the first pull down node;a gate electrode of the ninth transistor is coupled to the pull up node, a first electrode of the ninth transistor is configured to receive the first power supply signal, and a second electrode of the ninth transistor is coupled to the gate electrode of the seventh transistor and the second electrode of the sixth transistor;a gate electrode of the tenth transistor is coupled to the pull up node, a first electrode of the tenth transistor is configured to receive the first power supply signal, and a second electrode of the tenth transistor is coupled to the first pull down node;a gate electrode and a first electrode of the eleventh transistor are configured to receive the second voltage supply signal, and a second electrode of the eleventh transistor is coupled to a gate electrode of the twelfth transistor and the second pull up node pull down subcircuit;a gate electrode of the twelfth transistor is coupled to the second electrode of the eleventh transistor and the second pull up node pull down subcircuit, a first electrode of the twelfth transistor is configured to receive the second voltage supply signal, and a second electrode of the twelfth transistor is coupled to the second pull down node;a gate electrode of the fourteenth transistor is coupled to the pull up node, a first electrode of the fourteenth transistor is configured to receive the first power supply signal, and a second electrode of the fourteenth transistor is coupled to the gate electrode of the twelfth transistor and the second electrode of the eleventh transistor; anda gate electrode of the fifteenth transistor is coupled to the pull up node, a first electrode of the fifteenth transistor is configured to receive the first power supply signal, and a second electrode of the fifteenth transistor is coupled to the second pull down node.15.A display apparatus, comprising the scan circuit of any one of claims 1 to 14, and a display panel connected to the scan circuit.16.A method of operating a scan circuit, wherein the scan circuit includes a plurality of scan units cascaded;wherein a respective scan unit of the plurality of scan units comprises:an input subcircuit; andat least three output subcircuits including a first output subcircuit, a second output subcircuit, and a third output subcircuit;wherein the method comprises:controlling a voltage level at a pull up node by the input subcircuit;coupling the first output subcircuit, the second output subcircuit, and the third output subcircuit to the pull up node;providing clock signals from a first clock signal line, a second clock signal line, and a third clock signal line to the first output subcircuit, the second output subcircuit, and the third output subcircuit, respectively; andoutputting output control signals from the first output subcircuit, the second output subcircuit, and the third output subcircuit through a first output terminal, a second output terminal, and a third output terminal, respectively.17.The method of claim 16, wherein an operation of the respective scan unit comprises a first period;wherein, during the first period, the method comprises providing the respective scan unit with:an output signal through a previous scan unit or a start signal having an effective voltage level;a first clock signal through the first clock signal line having an ineffective voltage level;a second clock signal through the second clock signal line having an ineffective voltage level;a third clock signal through the third clock signal line having an ineffective voltage level;a first voltage supply signal through a first voltage supply line having an effective voltage level;a second voltage supply signal through a second voltage supply line having an ineffective voltage level; andan output signal from a next scan unit having an ineffective voltage level.18.The method of claim 16, wherein an operation of the respective scan unit comprises a second period;wherein, during the second period, the method comprises providing the respective scan unit with:an output signal through a previous scan unit or a start signal having an effective voltage level;a first clock signal through the first clock signal line having an effective voltage level;a second clock signal through the second clock signal line having an ineffective voltage level;a third clock signal through the third clock signal line having an ineffective voltage level;a first voltage supply signal through a first voltage supply line having an effective voltage level;a second voltage supply signal through a second voltage supply line having an ineffective voltage level; andan output signal from a next scan unit having an ineffective voltage level.19.The method of claim 16, wherein an operation of the respective scan unit comprises a third period;wherein, during the third period, the method comprises providing the respective scan unit with:an output signal through a previous scan unit or a start signal having an effective voltage level;a first clock signal through the first clock signal line having an effective voltage level;a second clock signal through the second clock signal line having an effective voltage level;a third clock signal through the third clock signal line having an ineffective voltage level;a first voltage supply signal through a first voltage supply line having an effective voltage level;a second voltage supply signal through a second voltage supply line having an ineffective voltage level; andan output signal from a next scan unit having an ineffective voltage level.20.The method of claim 16, wherein an operation of the respective scan unit comprises a fourth period;wherein, during the fourth period, the method comprises providing the respective scan unit with:an output signal through a previous scan unit or a start signal transitioning from an effective voltage level to an ineffective voltage level;a first clock signal through the first clock signal line having an effective voltage level;a second clock signal through the second clock signal line having an effective voltage level;a third clock signal through the third clock signal line having an effective voltage level;a first voltage supply signal through a first voltage supply line having an effective voltage level;a second voltage supply signal through a second voltage supply line having an ineffective voltage level; andan output signal from a next scan unit having an ineffective voltage level.21.The method of claim 16, wherein an operation of the respective scan unit comprises a fifth period;wherein, during the fifth period, the method comprises providing the respective scan unit with:an output signal through a previous scan unit or a start signal having an ineffective voltage level;a first clock signal through the first clock signal line having an ineffective voltage level;a second clock signal through the second clock signal line having an effective voltage level;a third clock signal through the third clock signal line having an effective voltage level;a first voltage supply signal through a first voltage supply line having an effective voltage level;a second voltage supply signal through a second voltage supply line having an ineffective voltage level; andan output signal from a next scan unit having an ineffective voltage level.22.The method of claim 16, wherein an operation of the respective scan unit comprises a sixth period;wherein, during the sixth period, the method comprises providing the respective scan unit with:an output signal through a previous scan unit or a start signal having an ineffective voltage level;a first clock signal through the first clock signal line having an ineffective voltage level;a second clock signal through the second clock signal line having an ineffective voltage level;a third clock signal through the third clock signal line having an effective voltage level;a first voltage supply signal through a first voltage supply line having an effective voltage level;a second voltage supply signal through a second voltage supply line having an ineffective voltage level; andan output signal from a next scan unit having an ineffective voltage level.23.The method of claim 16, wherein an operation of the respective scan unit comprises a seventh period;wherein, during the seventh period, the method comprises providing the respective scan unit with:an output signal through a previous scan unit or a start signal having an ineffective voltage level;a first clock signal through the first clock signal line having an ineffective voltage level;a second clock signal through the second clock signal line having an ineffective voltage level;a third clock signal through the third clock signal line having an ineffective voltage level;a first voltage supply signal through a first voltage supply line having an effective voltage level;a second voltage supply signal through a second voltage supply line having an ineffective voltage level; andan output signal from a next scan unit having an ineffective voltage level.24.The method of claim 16, wherein an operation of the respective scan unit comprises an eighth period;wherein, during the eighth period, the method comprises providing the respective scan unit with:an output signal through a previous scan unit or a start signal having an ineffective voltage level;a first clock signal through the first clock signal line having an ineffective voltage level;a second clock signal through the second clock signal line having an ineffective voltage level;a third clock signal through the third clock signal line having an ineffective voltage level;a first voltage supply signal through a first voltage supply line having an effective voltage level;a second voltage supply signal through a second voltage supply line having an ineffective voltage level; andan output signal from a next scan unit having an effective voltage level.

Images