Pixel driving circuit, display apparatus, and method of operating a pixel driving circuit

Abstract

A pixel driving circuit includes a driving transistor; a first storage capacitor having a first capacitor electrode connected to a first node and a second capacitor electrode connected to a second node; a second storage capacitor having a first capacitor electrode connected to the second node and a second capacitor electrode connected to a second voltage supply line; a first transistor having a gate electrode connected to a first gate line, a first electrode connected to a first power supply line, and a second electrode connected to the first electrode of the driving transistor; a second transistor having a gate electrode connected to a second gate line, a first electrode connected to a respective data line for receiving a pixel data signal, and a second electrode connected to the first node; and a fifth transistor having a gate electrode connected to a fifth gate line.

Description

PIXEL DRIVING CIRCUIT, DISPLAY APPARATUS, AND METHOD OF OPERATING A PIXEL DRIVING CIRCUITTECHNICAL FIELD

[0001] The present invention relates to display technology, more particularly, to a pixel driving circuit, a display apparatus, and a method of operating a pixel driving circuit.BACKGROUND

[0002] Silicon-based organic light emitting diode (OLED) is a new display technology that combines semiconductor processing with OLED display technology, using a single-crystal silicon driver circuit wafer as the base to fabricate OLED devices. By leveraging the advantages of both semiconductor manufacturing processes and OLED display technology, this approach enables the production of microdisplays with smaller screen sizes (typically ranging from 0.2 to 1.8 inches) while maintaining a certain resolution. As a result, silicon-based OLEDs offer exceptionally high pixel density (typically over 3000 PPI) . In addition to high pixel density, silicon-based OLEDs boast features such as high brightness, low power consumption, fast response times, a wide color gamut, and excellent thermal stability.SUMMARY

[0003] In one aspect, the present disclosure provides a pixel driving circuit, comprising a driving transistor; a first storage capacitor having a first capacitor electrode connected to a first node and a second capacitor electrode connected to a second node; a second storage capacitor having a first capacitor electrode connected to the second node and a second capacitor electrode connected to a second power supply line; a first transistor having a gate electrode connected to a first gate line, a first electrode connected to a first power supply line, and a second electrode connected to the first electrode of the driving transistor; a second transistor having a gate electrode connected to a second gate line, a first electrode connected to a respective data line for receiving a pixel data signal, and a second electrode connected to the first node; and a fifth transistor having a gate electrode connected to a fifth gate line, a first electrode connected to the second node, and a second electrode coupled to an anode of a light emitting element; wherein the driving transistor has a gate electrode connected to the first node, a first electrode connected to the second electrode of the first transistor, a second electrode connected to the second node, and a back gate configured to receive an initialization voltage signal from an initialization voltage line as a back gate voltage; and the initialization voltage signal has a voltage level lower less than a voltage level of a first power supply signal from the first power supply line.

[0004] Optionally, the pixel driving circuit further comprises a third transistor having a gate electrode connected to a third gate line, a first electrode connected to the respective data line for receiving the pixel data signal, and a second electrode connected to the first node.

[0005] Optionally, the pixel driving circuit further comprises a fourth transistor having a gate electrode connected to a fourth gate line, a first electrode connected to a reset voltage line, and a second electrode connected to the second node.

[0006] Optionally, the pixel driving circuit further comprises a sixth transistor having a gate electrode connected to a respective sixth gate line, a first electrode connected to the initialization voltage line, and a second electrode connected to the anode of the light emitting element.

[0007] Optionally, wherein the first transistor has a back gate configured to receive a first power supply signal from the first power supply line as a back gate voltage; the second transistor has a back gate configured to receive the first power supply signal from the first power supply line as a back gate voltage; and the fifth transistor has a back gate configured to receive the first power supply signal from the first power supply line as a back gate voltage.

[0008] Optionally, the initialization voltage signal has a negative voltage level, and the first power supply signal has a positive voltage level.

[0009] Optionally, the initialization voltage line is coupled to the second power supply line.

[0010] In another aspect, the present disclosure provides a display apparatus, comprising a plurality of pixel driving circuits; wherein the plurality of pixel driving circuits comprise the pixel driving circuit described herein.

[0011] Optionally, the plurality of pixel driving circuits comprise multiple pixel driving circuits in a same row and in multiple columns, respectively; a respective pixel driving circuit of the multiple pixel driving circuits in the same row and in the multiple columns comprises a driving transistor, a first storage capacitor, a second storage capacitor, a second transistor, and a fifth transistor; and the display apparatus further includes a first transistor having a second electrode connected to first electrodes of driving transistors in the multiple pixel driving circuits in the same row and in the multiple columns.

[0012] In another aspect, the present disclosure provides a method of operating a pixel driving circuit; wherein the pixel driving circuit includes a driving transistor; a first storage capacitor having a first capacitor electrode connected to a first node and a second capacitor electrode connected to a second node; a second storage capacitor having a first capacitor electrode connected to the second node and a second capacitor electrode connected to a second power supply line; a first transistor having a gate electrode connected to a first gate line, a first electrode connected to a first power supply line, and a second electrode connected to the first electrode of the driving transistor; a second transistor having a gate electrode connected to a second gate line, a first electrode connected to a respective data line for receiving a pixel data signal, and a second electrode connected to the first node; a fifth transistor having a gate electrode connected to a fifth gate line, a first electrode connected to the second node, and a second electrode coupled to an anode of a light emitting element; and a second capacitor having a first electrode connected to the second node, and a second electrode configured to a second power supply line; wherein the driving transistor has a gate electrode connected to the first node, a first electrode connected to the second electrode of the first transistor, and a second electrode connected to the second node; wherein the method comprises operating the pixel driving circuit in a first phase, a second phase, and a third phase, and a fourth phase; wherein, in at least a subperiod of the first phase, the method comprises turning off the first transistor; turning off the fifth transistor; turning on the second transistor; and providing a reset voltage signal to the first capacitor electrode of the second capacitor.

[0013] Optionally, the pixel driving circuit further includes a third transistor having a gate electrode connected to a third gate line, a first electrode connected to the respective data line for receiving the pixel data signal, and a second electrode connected to the first node; wherein, in at least a subperiod of the first phase, the method comprises turning off the first transistor; turning off the fifth transistor; turning on the second transistor; and turning off the third transistor.

[0014] Optionally, the first phase comprises a first subperiod and a second subperiod subsequent to the first subperiod; wherein, in the first subperiod, the method comprises turning off the first transistor; turning on the fifth transistor; and turning off the second transistor; wherein, in the second subperiod, the method comprises turning off the first transistor; turning off the fifth transistor; and turning on the second transistor.

[0015] Optionally, in the second phase, the method comprises turning off the second transistor; turning on the first transistor; and turning off the fifth transistor.

[0016] Optionally, the pixel driving circuit further includes a third transistor having a gate electrode connected to a third gate line, a first electrode connected to the respective data line for receiving the pixel data signal, and a second electrode connected to the first node; wherein, in the second phase, the method comprises turning off the second transistor; turning on the first transistor; turning off the fifth transistor; and turning off the third transistor.

[0017] Optionally, in the second phase, the method comprises turning on the second transistor; turning on the first transistor; and turning off the fifth transistor.

[0018] Optionally, in the third phase, the method comprises turning off the second transistor; turning off the first transistor; and turning off the fifth transistor.

[0019] Optionally, the pixel driving circuit further includes a third transistor having a gate electrode connected to a third gate line, a first electrode connected to the respective data line for receiving the pixel data signal, and a second electrode connected to the first node; wherein, in the third phase, the method comprises turning off the second transistor; turning off the first transistor; turning off the fifth transistor; and turning on the third transistor.

[0020] Optionally, in the third phase, the method comprises turning on the second transistor; turning off the first transistor; and turning off the fifth transistor.

[0021] Optionally, in the fourth phase, the method comprises turning off the second transistor; turning on the first transistor; and turning on the fifth transistor.

[0022] Optionally, in the fourth phase, a back-gate coefficient of the driving transistor is substantially zero.

[0023] Optionally, the pixel driving circuit further includes a third transistor having a gate electrode connected to a third gate line, a first electrode connected to the respective data line for receiving the pixel data signal, and a second electrode connected to the first node; wherein, in the fourth phase, the method further comprises turning off the third transistor.

[0024] Optionally, the pixel driving circuit further includes a third transistor having a gate electrode connected to a third gate line, a first electrode connected to the respective data line for receiving the pixel data signal, and a second electrode connected to the first node; wherein the method further comprises, in the first phase, turning off the first transistor, turning off the fifth transistor, turning on the second transistor, and turning off the third transistor; in the second phase, turning off the second transistor, turning on the first transistor, turning off the fifth transistor, and turning off the third transistor; and in the third phase, turning off the second transistor, turning off the first transistor, turning off the fifth transistor, and turning on the third transistor; wherein, in the fourth phase, the method further comprises turning off the third transistor.

[0025] Optionally, the pixel driving circuit further includes a third transistor having a gate electrode connected to a third gate line, a first electrode connected to the respective data line for receiving the pixel data signal, and a second electrode connected to the first node; wherein the method further comprises, in the first phase, turning off the first transistor, turning off the fifth transistor, turning on the second transistor, and turning off the third transistor; in the second phase, turning on the second transistor, turning on the first transistor, turning off the fifth transistor, and turning off the third transistor; and in the third phase, turning off the second transistor, turning off the first transistor, turning off the fifth transistor, and turning on the third transistor; wherein, in the fourth phase, the method further comprises turning off the third transistor.

[0026] Optionally, the method further comprises in the first phase, turning off the first transistor, turning off the fifth transistor, and turning on the second transistor; in the second phase, turning off the second transistor, turning on the first transistor, and turning off the fifth transistor; and in the third phase, turning on the second transistor, turning off the first transistor, turning off the fifth transistor.

[0027] Optionally, the method further comprises, in a first subperiod of the first phase, turning off the first transistor, turning on the fifth transistor, and turning off the second transistor; in a second subperiod of the first phase, turning off the first transistor, turning off the fifth transistor, and turning on the second transistor; in the second phase, turning off the second transistor, turning on the first transistor, and turning off the fifth transistor; and in the third phase, turning on the second transistor, turning off the first transistor, turning off the fifth transistor.

[0028] Optionally, the pixel driving circuit further includes a fourth transistor having a gate electrode connected to a fourth gate line, a first electrode connected to a reset voltage line, and a second electrode connected to the second node; wherein the method further comprises turning on the fourth transistor in the first phase; and turning off the fourth transistor in the second phase, the third phase, and the fourth phase.

[0029] Optionally, the pixel driving circuit further includes a sixth transistor having a gate electrode connected to a respective sixth gate line, a first electrode connected to the initialization voltage line, and a second electrode connected to the anode of the light emitting element; wherein the method further comprises turning on the sixth transistor in the first phase, the second phase, and the third phase; and turning off the sixth transistor in the fourth phase. BRIEF DESCRIPTION OF THE FIGURES

[0030] The following drawings are merely examples for illustrative purposes according to various disclosed embodiments and are not intended to limit the scope of the present invention.

[0031] FIG. 1 is a schematic diagram illustrating the structure of a display panel in some embodiments according to the present disclosure.

[0032] FIG. 2 is a schematic diagram illustrating the structure of a first portion of a display panel in some embodiments according to the present disclosure.

[0033] FIG. 3 is a schematic diagram illustrating the structure of a second portion of a display panel in some embodiments according to the present disclosure.

[0034] FIG. 4 shows a display panel by assembling a first portion and a second portion together.

[0035] FIG. 5 is a cross-sectional view of a display panel along an A-A’ line in FIG. 4.

[0036] FIG. 6 is a schematic diagram illustrating the structure of a first portion of a display panel in some embodiments according to the present disclosure.

[0037] FIG. 7 is a circuit diagram of a pixel driving circuit in some embodiments according to the present disclosure.

[0038] FIG. 8 is a schematic diagram illustrating the structure of a display panel in some embodiments according to the present disclosure.

[0039] FIG. 9 is a timing diagram illustrating an operation of a pixel driving circuit in some embodiments according to the present disclosure.

[0040] FIG. 10 is a circuit diagram of a pixel driving circuit in a first phase in some embodiments according to the present disclosure.

[0041] FIG. 11 is a circuit diagram of a pixel driving circuit in a second phase in some embodiments according to the present disclosure.

[0042] FIG. 12 is a circuit diagram of a pixel driving circuit in a third phase in some embodiments according to the present disclosure.

[0043] FIG. 13 is a circuit diagram of a pixel driving circuit in a fourth phase in some embodiments according to the present disclosure.

[0044] FIG. 14 is a schematic diagram illustrating the structure of a display panel in some embodiments according to the present disclosure.

[0045] FIG. 15 is a schematic diagram illustrating the structure of a display panel in some embodiments according to the present disclosure.

[0046] FIG. 16 is a timing diagram illustrating an operation of a pixel driving circuit in some embodiments according to the present disclosure.

[0047] FIG. 17 is a circuit diagram of a pixel driving circuit in a first phase in some embodiments according to the present disclosure.

[0048] FIG. 18 is a circuit diagram of a pixel driving circuit in a second phase in some embodiments according to the present disclosure.

[0049] FIG. 19 is a circuit diagram of a pixel driving circuit in a third phase in some embodiments according to the present disclosure.

[0050] FIG. 20 is a circuit diagram of a pixel driving circuit in a fourth phase in some embodiments according to the present disclosure.

[0051] FIG. 21 is a circuit diagram of a pixel driving circuit in some embodiments according to the present disclosure.

[0052] FIG. 22 is a schematic diagram illustrating the structure of a display panel in some embodiments according to the present disclosure.

[0053] FIG. 23 is a schematic diagram illustrating the structure of a display panel in some embodiments according to the present disclosure.

[0054] FIG. 24 is a timing diagram illustrating an operation of a pixel driving circuit in some embodiments according to the present disclosure.

[0055] FIG. 25 is a circuit diagram of a pixel driving circuit in a first phase in some embodiments according to the present disclosure.

[0056] FIG. 26 is a circuit diagram of a pixel driving circuit in a second phase in some embodiments according to the present disclosure.

[0057] FIG. 27 is a circuit diagram of a pixel driving circuit in a third phase in some embodiments according to the present disclosure.

[0058] FIG. 28 is a circuit diagram of a pixel driving circuit in a fourth phase in some embodiments according to the present disclosure.

[0059] FIG. 29 is a circuit diagram of a pixel driving circuit in some embodiments according to the present disclosure.

[0060] FIG. 30 is a schematic diagram illustrating the structure of a display panel in some embodiments according to the present disclosure.

[0061] FIG. 31 is a schematic diagram illustrating the structure of a display panel in some embodiments according to the present disclosure.

[0062] FIG. 32 is a timing diagram illustrating an operation of a pixel driving circuit in some embodiments according to the present disclosure.

[0063] FIG. 33 is a circuit diagram of a pixel driving circuit in a first subperiod of a first phase in some embodiments according to the present disclosure.

[0064] FIG. 34 is a circuit diagram of a pixel driving circuit in a second subperiod of a first phase in some embodiments according to the present disclosure.

[0065] FIG. 35 is a circuit diagram of a pixel driving circuit in a second phase in some embodiments according to the present disclosure.

[0066] FIG. 36 is a circuit diagram of a pixel driving circuit in a third phase in some embodiments according to the present disclosure.

[0067] FIG. 37 is a circuit diagram of a pixel driving circuit in a fourth phase in some embodiments according to the present disclosure.DETAILED DESCRIPTION

[0068] The disclosure will now be described more specifically with reference to the following embodiments. It is to be noted that the following descriptions of some embodiments are presented herein for purpose of illustration and description only. It is not intended to be exhaustive or to be limited to the precise form disclosed.

[0069] Silicon-based OLEDs primarily use a one-chip architecture. FIG. 1 is a schematic diagram illustrating the structure of a display panel in some embodiments according to the present disclosure. As shown in FIG. 1, the one-chip architecture integrates the display area (active area) along with the complete display control and driver circuits (including row and column driver units, image processing units, memory units, clock control units, etc. ) into a single chip. Referring to FIG. 1, the display panel in some embodiments includes a display area DA, which represents the part of the display that actually shows the image. This is where the pixels are driven to display the content. The display panel in some embodiments includes one or more gate drivers GD, responsible for supplying the gate driving signals to the pixel array, controlling the timing of pixel updates during display operation. The display panel in some embodiments further includes one or more source drivers SD and one or more source driver multiplexers SDM. The one or more source driver multiplexers SDM are configured to perform multiplexing of data signals for the pixel array. The one or more source drivers SD are configured to provide the data signals to the pixels, controlling the image being displayed by adjusting pixel brightness. The display panel in some embodiments further includes one or more memories RAM configured to store the frame buffer and display data for faster access. The display panel in some embodiments further includes one or more bonding pad areas BPA for electrical connections and bonding to external circuits or the rest of the device. The display panel in some embodiments further includes one or more image processing blocks IPB for processing incoming image data, one or more interface MIPI for communication between the display panel and other processors, a timing controller TCON configured to manage the timing of the signals to control the display, and one or more one-time programmable memory OTP configured to perform device calibration or configuration.

[0070] The one-chip display chip includes both digital and analog components, classifying it as a mixed-signal chip. In the display control circuit, modules such as the image processing unit and the clock control unit fall under the digital module category, which requires advanced semiconductor manufacturing processes (typically at a 55nm node) for production. Due to the complexity of the digital module’s logic, a higher number of metal layers (generally at least six) is required, which significantly increases the production costs of the single-crystal silicon driving substrate.

[0071] Furthermore, the yield of silicon-based OLED microdisplays can be divided into two parts: the display area and the display control driving section. The yield of the display control driving section is determined solely by the semiconductor process, whereas the yield of the display area depends on both the semiconductor process and the OLED device fabrication process. In a one-chip architecture, any defect in either section renders the entire module defective, resulting in a considerable loss in product yield and further driving up production costs.

[0072] In recent years, as the demand for larger display sizes has increased, the cost challenges associated with the one-chip architecture have become more pronounced. To address these cost issues while also reducing power consumption, the industry has introduced a new two-chip architecture. In the two-chip architecture, the display area and part of the driver circuit are separated into the display panel. The display panel in some embodiments includes a first portion and a second portion. FIG. 2 is a schematic diagram illustrating the structure of a first portion of a display panel in some embodiments according to the present disclosure. Referring to FIG. 2, the first portion in some embodiments includes a display area DA, one or more gate drivers GD, one or more demultiplexer DMX, and a cathode ring CR surrounding the display area DA. In some embodiments, the first portion further includes one or more bonding pad areas BPA for electrical connections and bonding to external circuits or the rest of the device, one or more integrated circuit bonding areas ICPA, and an integrated circuit IC. The one or more integrated circuit bonding areas ICPA is configured to handle the input / output (I / O) operations of the integrated circuit IC, facilitating communication between the integrated circuit IC and other components or external devices. In some embodiments, the integrated circuit IC includes a portion configured to drive the source lines of the display panel, and a portion configured to control the one or more gate driver GD.

[0073] FIG. 3 is a schematic diagram illustrating the structure of a second portion of a display panel in some embodiments according to the present disclosure. In some embodiments, the second portion is a display driver integrated circuit (DDIC) portion. Referring to FIG. 3, in some embodiments, the second portion includes one or more source drivers SD, a timing controller TCON, one or more memories RAM, an interface MIPI.

[0074] The first portion and the second portion are manufactured using different process nodes: the second portion is produced using advanced process nodes (typically 28nm or below) , while the first portion is made using less advanced nodes (typically around 110nm) . Once the circuit for the first portion is manufactured, the first portion is then used in the production of OLED devices. Finally, the finished OLED Panels are bonded with the second portion through a Chip-On-Chip (COC) process, creating a complete display panel. FIG. 4 shows a display panel by assembling a first portion and a second portion together. FIG. 5 is a cross-sectional view of a display panel along an A-A’ line in FIG. 4. Referring to FIG. 4, the display panel in some embodiments includes a first portion P1 and a second portion P2 assembled together, and a flexible printed circuit FPC connected to the second portion P2.

[0075] FIG. 6 is a schematic diagram illustrating the structure of a first portion of a display panel in some embodiments according to the present disclosure. Referring to FIG. 6, in some embodiments, the one or more gate drivers GD, at least a part of the one or more source drivers SD, and the display area are integrated into the first portion. The display area includes a plurality of subpixels sp. The display area consists of an array of pixel driving circuits that provide the current needed to drive light emitting diodes for light emission. The one or more gate drivers GD supply the gate driving signals required to control the row switching of the pixel circuits, enabling the display to perform line-by-line scanning. The one or more source drivers SD transmit data signals required by the pixel circuits, enabling the switching and control of the display image.

[0076] Whether in a one-chip or two-chip architecture, the pixel driving circuit, as a key part of the display driving backplane, directly impacts performance indicators such as the display's PPI (pixels per inch) , maximum brightness, contrast, crosstalk, and flicker. Compared to traditional TFT-based pixel driving circuits, MOS-based silicon microdisplay pixel driving circuits introduce new challenges.

[0077] As the core circuit of the display driving backplane, the pixel driving circuit, along with the gate driver and source driver, forms the basic display driving backplane. Under the control of the gate driving signal from the one or more gate drivers, the pixel driving circuit uses switches within each pixel to write display data signals from the one or more source drivers, row by row, into the storage capacitors of the pixel circuit. The driving transistor in each pixel circuit then accurately and consistently outputs the required voltage or current to the display's photoelectric device (such as OLED, LED, or LCD) based on the voltage stored in the capacitor. The display device, driven by this current or voltage, displays images through either active (OLED, LED) or passive (LCD) emission.

[0078] Pixel circuits that provide a stable voltage output are generally referred to as voltage-type pixel circuits, while those with a stable current output are known as current-type pixel circuits. The choice between these types depends on the optoelectronic characteristics of the display device being driven.

[0079] Typically, a pixel driving circuit requires a data write phase and an output (or emission) phase. Additionally, to account for the on-off characteristics of the photoelectric device and maintain consistency in the initial operating state of the pixel circuit, an initialization phase is needed. Furthermore, to enhance the uniformity of the output current or voltage, an extra threshold compensation phase is introduced to account for variations in the driving transistor's threshold voltage and carrier mobility.

[0080] In summary, a standard pixel driving circuit operates in four stages: initialization, threshold compensation, data write, and output / emission. Depending on the application and circuit design, these stages may be simplified or combined. For instance, the threshold compensation and data write stages can sometimes be merged to perform both functions within a single phase.

[0081] The primary performance metrics for a pixel driving circuit focus on three key aspects. First, the range of stable output voltage and / or current is crucial. A wider range of stable output allows the pixel driving circuit to be applied in more diverse contexts and enhances display brightness and contrast, signaling superior circuit performance. Second, output voltage and / or current uniformity is essential. Greater uniformity results in consistent brightness across the display, improving visual quality by maintaining even illumination. Lastly, output stability is vital, as the display refreshes images on a frame-by-frame basis, requiring the pixel driving circuit to sustain stable output throughout each frame. Additionally, because displayed images can vary in complexity, the pixel driving circuit must provide stable output even for intricate or specific image content without interference from other data signals on the lines. Stability in circuit output thus serves as a critical indicator of the pixel circuit’s overall performance.

[0082] Pixel driving circuit design encompasses both conceptual and layout design. To achieve optimal display performance, it is essential to implement threshold compensation, grayscale segmentation, and expand the range of output voltage and / or current in the conceptual design. This approach enhances display quality. Simultaneously, layout design should focus on simplifying the circuit layout, minimizing signal interference, and reducing signal attenuation and delay. These efforts collectively improve output stability and uniformity.

[0083] Pixel driving circuits for silicon-based microdisplays are built on CMOS technology, presenting greater design challenges in both conceptual and layout aspects compared to traditional TFT-based pixel circuits. Silicon-based microdisplays are generally smaller than 2 inches, with resolutions reaching up to 4K and ultra-high pixel density (typically over 3000 PPI) . This results in a pixel pitch of less than 8.5 μm and individual sub-pixel dimensions under 8.5 μm by 2.8 μm, requiring pixel circuit layout to fit within an area smaller than 24 μm2. In contrast, conventional smartphone displays have a PPI of around 500 (even lower for television screens) , with sub-pixel areas around 2580 μm2, making the space constraints of silicon-based microdisplays considerably more pronounced.

[0084] Additionally, compared to TFT technology, MOS transistors introduce challenges due to significant latch-up effects, back-gate effects, and channel length modulation. These effects must be carefully addressed in both the conceptual and layout design stages of the pixel circuit, increasing the overall design complexity.

[0085] This present disclosure provides a silicon-based microdisplay pixel driving circuit and its variants, built on semiconductor CMOS technology. The pixel driving circuit incorporates essential functions such as initialization, Vth (threshold voltage) reading, Vth compensation, data writing, and OLED emission. It is designed with a wide anode dynamic range, high output uniformity, and excellent output stability, enabling OLED displays driven by this circuit to achieve higher brightness, greater contrast, and extended lifespan.

[0086] Additionally, to reduce the number of MOS transistors in the pixel circuit, the design has been simplified and modified within the same process node, supporting an increase in pixel density (PPI) . This reduction in MOS transistors allows the circuit to better meet the demands of higher PPI displays.

[0087] Accordingly, the present disclosure provides, inter alia, a pixel driving circuit, a display apparatus, and a method of operating a pixel driving circuit that substantially obviate one or more of the problems due to limitations and disadvantages of the related art. In one aspect, the present disclosure provides a pixel driving circuit. In some embodiments, the pixel driving circuit includes a driving transistor; a first storage capacitor having a first capacitor electrode connected to a first node and a second capacitor electrode connected to a second node; a second storage capacitor having a first capacitor electrode connected to the second node and a second capacitor electrode connected to a second power supply line; a first transistor having a gate electrode connected to a first gate line, a first electrode connected to a first power supply line, and a second electrode connected to the first electrode of the driving transistor; a second transistor having a gate electrode connected to a second gate line, a first electrode connected to a respective data line for receiving a pixel data signal, and a second electrode connected to the first node; and a fifth transistor having a gate electrode connected to a fifth gate line, a first electrode connected to the second node, and a second electrode coupled to an anode of a light emitting element. Optionally, the driving transistor has a gate electrode connected to the first node, a first electrode connected to the second electrode of the first transistor, and a second electrode connected to the second node.

[0088] FIG. 7 is a circuit diagram of a pixel driving circuit in some embodiments according to the present disclosure. Referring to FIG. 7, in some embodiments, the pixel driving circuit includes a driving transistor MD; a first storage capacitor C1 having a first capacitor electrode connected to a first node G and a second capacitor electrode connected to a second node S; and a second storage capacitor C2 having a first capacitor electrode connected to the second node S and a second capacitor electrode connected to a second power supply line ELVSS.

[0089] The driving transistor MD has a gate electrode connected to the first node G, a first electrode connected to the second electrode of the first transistor M1, and a second electrode connected to the second node S. Optionally, the driving transistor MD uses an initialization voltage signal from an initialization voltage line VINI as a back gate voltage.

[0090] As used herein, the term “back gate” refers to a terminal in a transistor that represents the semiconductor substrate on which the transistor is built. While the primary control of the transistor is through the front gate (the gate terminal) , the back gate can also influence the transistor's electrical properties by altering the potential of the substrate relative to the source. As used herein, the term “back gate voltage” refers to the voltage applied to the back gate of the transistor. This voltage determines the potential difference between the back gate and the source terminal, influencing the transistor's electrical behavior.

[0091] In some embodiments, the pixel driving circuit further includes a first transistor M1 having a gate electrode connected to a first gate line G1, a first electrode connected to a first power supply line ELVDD, and a second electrode connected to the first electrode of the driving transistor MD; a second transistor M2 having a gate electrode connected to a second gate line G2, a first electrode connected to a respective data line DL for receiving a pixel data signal Vdata / VOFS, and a second electrode connected to the first node G; a third transistor M3 having a gate electrode connected to a third gate line G3, a first electrode connected to the respective data line DL for receiving a pixel data signal Vdata / VOFS, and a second electrode connected to the first node G. Optionally, the first transistor M1 uses a first power supply signal from the first power supply line ELVDD as a back gate voltage. Optionally, the second transistor M2 uses the first power supply signal from the first power supply line ELVDD as a back gate voltage. Optionally, the third transistor M3 uses the first power supply signal from the first power supply line ELVDD as a back gate voltage.

[0092] In some embodiments, the first power supply signal provided by the first power supply line ELVDD has a voltage level higher than a second voltage supply signal provided by the second power supply line ELVSS. Optionally, the second power supply line ELVSS is configured to provide the second voltage supply signal to a cathode of the light emitting element LE.

[0093] In some embodiments, the pixel driving circuit further includes a fourth transistor M4 having a gate electrode connected to a fourth gate line G4, a first electrode connected to a reset voltage line VREF, and a second electrode connected to the second node S; a fifth transistor M5 having a gate electrode connected to a fifth gate line G5, a first electrode connected to the second node S, and a second electrode coupled to an anode of a light emitting element LE. Optionally, the fourth transistor M4 uses the initialization voltage signal from the initialization voltage line VINI as a back gate voltage. Optionally, the fifth transistor M5 uses the first power supply signal from the first power supply line ELVDD as a back gate voltage.

[0094] In some embodiments, the pixel driving circuit further includes a sixth transistor M6 having a gate electrode connected to a respective sixth gate line G6, a first electrode connected to the initialization voltage line VINI, and a second electrode connected to the anode of the light emitting element LE. Optionally, the sixth transistor M6 uses an initialization voltage signal from the initialization voltage line VINI as a back gate voltage.

[0095] In one example, the reset voltage signal from the reset voltage line VREF is the same as the initialization voltage signal from the initialization voltage line VINI. In an alternative example, the reset voltage signal from the reset voltage line VREF is different from the initialization voltage signal from the initialization voltage line VINI.

[0096] The light emitting element LE has an anode connected to the second electrode of the fifth transistor M5 and a cathode connected to the second power supply line ELVSS.

[0097] In some embodiments, the pixel driving circuit includes a driving transistor MD, a first data write transistor (e.g., the second transistor M2) , a second data write transistor (e.g., the third transistor M3) , a first light emitting control transistor (e.g., the first transistor M1) , a second light emitting control transistor (e.g., the fifth transistor M5) , a first reset transistor (e.g., the fourth transistor M4) , and a second reset transistor (e.g., the sixth transistor M6) .

[0098] The first node G is equivalent to the gate electrode of the driving transistor MD. The second node S is equivalent to the second electrode of the driving transistor MD.

[0099] In some embodiments, the first power supply signal from the first power supply line ELVDD has a voltage in a range of 2.8 V to 3.3V. In one example, the first power supply signal has a voltage level of 3.0 V.

[0100] In some embodiments, the initiation voltage signal from the initiation voltage line VINI has a voltage in a range of -5.0 V to 0 V. In one example, the initiation voltage signal has a voltage level of 0 V.

[0101] In some embodiments, the second power supply signal from the second power supply line ELVSS has a voltage in a range of -9.0 V to 0V. In one example, the second power supply signal has a voltage level of -9.0 V.

[0102] In some embodiments, the reset voltage signal from the reset voltage line VREF has a voltage in a range of -5.0 V to 0V. In one example, the reset voltage signal has a voltage level of -3.0 V.

[0103] As used herein, a first electrode or a second electrode refers to one of a first terminal and a second terminal of a transistor, the first terminal and the second terminal being connected to an active layer of the transistor. A direction of a current flowing through the transistor may be configured to be from a first electrode to a second electrode, or from a second electrode to a first electrode. Accordingly, depending on the direction of the current flowing through the transistor, in one example, the first electrode is configured to receive an input signal and the second electrode is configured to output an output signal; in another example, the second electrode is configured to receive an input signal and the first electrode is configured to output an output signal.

[0104] The present disclosure may be implemented in pixel driving circuit having transistors of various types, including a pixel driving circuit having p-type transistors, a pixel driving circuit having n-type transistors, and a pixel driving circuit having one or more p-type transistors and one or more n-type transistors. Referring to FIG. 7, the driving transistor MD, the fourth transistor M4, and the sixth transistor M6 are n-type transistors such as metal oxide transistors; and the first transistor M1, the second transistor M2, the third transistor M3, and the fifth transistor M5 are p-type transistors such as polysilicon transistors. For a p-type transistor, an effective control signal (e.g., a turn-on control signal) is a low voltage signal, and an ineffective control signal (e.g., a turn-off control signal) is a high voltage signal. For an n-type transistor, an effective control signal (e.g., a turn-on control signal) is a high voltage signal, and an ineffective control signal (e.g., a turn-off control signal) is a low voltage signal.

[0105] FIG. 8 is a schematic diagram illustrating the structure of a display panel in some embodiments according to the present disclosure. Referring to FIG. 8, in some embodiments, the display panel includes one or more source drivers SD and one or more gate drivers GD. The display panel includes a plurality of gate lines (e.g., G1 to G6) connected to the one or  more gate drivers GD; and a plurality of data lines (e.g., DL) connected to the one or more source drivers SD. The plurality of gate lines (e.g., G1 to G6) are configured to provide gate driving signals to various transistors in the pixel driving circuit. The data line DL is configured to provide data signals to the pixel driving circuit.

[0106] The pixel driving circuit is connected to several signal lines, including a first power supply line ELVDD, a reset signal line VREF, an initialization voltage line VINI, and a second power supply line ELVSS. The second power supply line ELVSS is connected to a cathode of the light emitting element.

[0107] The control signals provided by the plurality of gate lines (e.g., G1 to G6) activate different phases of pixel operation, such as data writing, threshold compensation, and emission. The pixel driving circuit includes several transistors that are configured to manage data input, charge storage, and current flow to the light-emitting diode within the pixel.

[0108] FIG. 9 is a timing diagram illustrating an operation of a pixel driving circuit in some embodiments according to the present disclosure. Referring to FIG. 7 to FIG. 9, the operation of the pixel driving circuit includes a first phase t1, a second phase t2, and a third phase t3, and a fourth phase t4.

[0109] In the first phase t1 (an initiation phase) , gate and source potentials of the driving transistor MD and the anode potential of the light emitting element LE are initialized. In the second phase t2 (a threshold voltage sensing phase) , the threshold voltage V_th of the driving transistor is stored in the first storage capacitor C1 through self-discharge. In the third phase t3 (a data write phase) , data is written into the first storage capacitor C1 and the second storage capacitor C2. Due to the specific relationship between the capacitance ratio of the first storage capacitor C1 to the second storage capacitor C2 and the back-gate coefficient of the driving transistor MD, threshold voltage compensation is achieved. In the fourth phase t4 (a light emitting phase) , after threshold compensation, the driving transistor operates in the sub-threshold region under the control of the voltage stored in the first storage capacitor C1. A driving current flows through the OLED, causing it to emit light for display.

[0110] FIG. 10 is a circuit diagram of a pixel driving circuit in a first phase in some embodiments according to the present disclosure. Referring to FIG. 9 and FIG. 10, in the first phase t1, the second gate line G2 is configured to provide an effective voltage signal (e.g., a low voltage signal) , the second transistor M2 is turned on, allowing an offset voltage signal VOFS to be written to the gate of the driving transistor MD (or to the first capacitor electrode of the first storage capacitor C1) through the first transistor M1. The potential at the first node G becomes VG=VOFS. At the same time, the fourth gate line G4 is configured to provide an effective voltage signal (e.g., a high voltage signal) , causing the fourth transistor M4 to turn on, allowing a reset signal from the reset signal line VREF to be written to the first electrode of the driving transistor MD (or to the second capacitor electrode of the first storage capacitor C1) through the fourth transistor M4, setting the potential at the second node S to VS=VREF. Additionally, the sixth gate line G6 is configured to provide an effective voltage signal (e.g., a high voltage signal) , which turns on the sixth transistor M6, allowing an initialization signal from the initialization signal line VINI to be written to the anode of the light emitting element LE, setting the anode potential VAnode=VINI.

[0111] Meanwhile, the first gate line G1 is configured to provide an ineffective voltage signal (e.g., a high voltage signal) , turning the first transistor M1 off; the third gate line G3 is configured to provide an ineffective voltage signal (e.g., a high voltage signal) , turning the third transistor M3 off; and the fifth gate line G5 is configured to provide an ineffective voltage signal (e.g., a high voltage signal) , turning the fifth transistor M5 off, preventing current flow caused by the voltage difference between the reset signal from the reset signal line VREF and the initialization signal from the initialization signal line VINI. The stored voltage across the first storage capacitor C1 becomes VC1=VGS =VOFS-VREF. The threshold voltage of the driving transistor MD is Vth, with VOFS-VREF>Vth, preparing for the threshold voltage Vth reading of the driving transistor MD.

[0112] FIG. 11 is a circuit diagram of a pixel driving circuit in a second phase in some embodiments according to the present disclosure. Referring to FIG. 9 and FIG. 11, in the second phase t2, the gate driving signal provided by the first gate line G1 transitions from an ineffective voltage signal (e.g., a high voltage signal) to an effective voltage signal (e.g., a low voltage signal) , the first transistor M1 turns on, setting the drain potential of the driving transistor MD to VD=ELVDD. The gate driving signal provided by the second gate line G2 then transitions from an effective voltage signal (e.g., a low voltage signal) to an ineffective voltage signal (e.g., a high voltage signal) , turning the second transistor M2 off, causing the gate electrode of the driving transistor MD to float. The gate driving signal provided by the fourth gate line G4 also transitions from an effective voltage signal (e.g., a high voltage signal) to an ineffective voltage signal (e.g., a low voltage signal) , making the second electrode of the driving transistor MD float. The gate driving signals provided by the third gate line G3, the fifth gate line G5, and the sixth gate line G6 remain unchanged, keeping the third transistor M3, the fifth transistor M5, and the sixth transistor M6 in the same states as in the first phase t1.

[0113] The gate-source voltage of the driving transistor MD is VGS =VC1=VOFS-VREF>Vth. Since the drain voltage VDS =ELVDD-VREF, the driving transistor MD turns on and begins discharging. As the gate and source of the driving transistor MD are floating, the voltage across the first storage capacitor C1 remains constant during discharge, so VC1 = VGS = VOFS-VREF. Meanwhile, the source potential at the second node S of the driving transistor MD rises, and under the back-gate effect, the equivalent threshold voltage Vth_eqbecomes Vth_eq=Vth+α×VSB=Vth+α× (Vs-VB) .

[0114] The discharge continues until Vth_eq increases to equal Vth_eq=VC1=VGS=VOFS-VREF, at which point the driving transistor MD turns off, marking the end of the threshold reading stage. At this point, Vth+α× (Vs-VB) =VOFS-VREF, with the back gate potential VB=VINI. Thus,  and

[0115] FIG. 12 is a circuit diagram of a pixel driving circuit in a third phase in some embodiments according to the present disclosure. Referring to FIG. 9 and FIG. 12, in the third phase t3, the gate driving signal provided by the first gate line G1 transitions from an effective voltage signal (e.g., a low voltage signal) to an ineffective voltage signal (e.g., a high voltage signal) , the first transistor M1 turns off, causing the first electrode of the driving transistor MD to float. The gate driving signal provided by the third gate line G3 transitions from an ineffective voltage signal (e.g., a high voltage signal) to an effective voltage signal (e.g., a low voltage signal) , turning the third transistor M3 on, which allows Vdata to be written to the gate electrode of the driving transistor MD through the third transistor M3. The gate potential at the first node G becomes VG=VDATA. The gate driving signals provided by the second gate line G2, the fourth gate line G4, the fifth gate line G5, and the sixth gate line G6 remain unchanged, with the second transistor M2, the fourth transistor M4, the fifth transistor M5, and the sixth transistor M6 staying in the same states as in the second phase t2.

[0116] With the fourth transistor M4 and the fifth transistor M5 turned off and the second electrode of the driving transistor MD floating, the gate electrode of the driving transistor MD also floats. Before the third transistor M3 turns on, the voltage across the first storage capacitor C1 is VC1=VGS=VOFS-VREF. The source potential at the second node S is and the gate potential at the first node G is

[0117] Before and after the third transistor M3 turns on, the voltage change at the second node S (ΔVS) and at the first node G (ΔVG) satisfies the relationship ΔVG. When then ΔVS= (1-b) ΔVG.

[0118] After the third transistor M3 turns on, the new source potential V′S at the second node S is given by The gate-source voltage V′GS of the driving transistor MD is given by

[0119] FIG. 13 is a circuit diagram of a pixel driving circuit in a fourth phase in some embodiments according to the present disclosure. Referring to FIG. 9 and FIG. 13, in the fourth phase t4, the gate driving signal provided by the first gate line G1 transitions from an ineffective voltage signal (e.g., a high voltage signal) to an effective voltage signal (e.g., a low voltage signal) , the first transistor M1 turns on, allowing a first voltage supply signal from a first power supply line ELVDD to flow through the first transistor M1 to the first electrode of the driving transistor MD. The gate driving signals provided by the second gate line G2 and the third gate line G3 remain ineffective (e.g., high) , keeping the second transistor M2 and the third transistor M3 off. The gate driving signal provided by the fourth gate line G4 stays ineffective (e.g., low) , keeping the fourth transistor M4 off. The gate driving signal provided by the fifth gate line G5 transitions from an ineffective voltage signal (e.g., a high voltage signal) to an effective voltage signal (e.g., a low voltage signal) , turning the fifth transistor M5 on, and the gate driving signal provided by the sixth gate line G6 transitions from an effective voltage signal (e.g., a high voltage signal) to an ineffective voltage signal (e.g., a low voltage signal) , turning the sixth transistor M6 off.

[0120] With the first capacitor electrode of the first storage capacitor C1 (at the first node G) floating, the change in potential at the second node S results in a corresponding change at the first node G, satisfying ΔVS=ΔVG. Therefore, the gate-source voltage V′GS of the driving transistor MD remains constant.

[0121] At this point, the current through the light emitting element (IOLED) is given by  wherein α stands for a back-gate coefficient; b stands for a capacitance ratio of a capacitance of the first capacitor C1 to a total capacitance of the first capacitor C1 and the second capacitor C2; and Cox stands for an oxide capacitance per unit area.

[0122] From this equation, we can observe that when IOLED becomes independent of Vth, achieving threshold voltage compensation

[0123] In some embodiments, when the driving transistor operates in the sub-threshold region (or weak inversion region) , the current through the light emitting element (IOLED) is given by:  When Vds>100mV, When

[0124] As discussed above, the second transistor M2 and the third transistor M3 are data write transistors, configured to selectively write data from the data line to the gate electrode of the driving transistor MD (or to the first storage capacitor C1) . The second transistor M2 writes the VOFS voltage to the gate electrode of the driving transistor MD, which serves to turn on the driving transistor MD and enable self-discharge. The third transistor M3 writes the data voltage to the gate electrode of the driving transistor MD, which, during the emission phase, controls the output current by the voltage difference between the gate electrode and the first electrode of the driving transistor MD, thereby adjusting the display brightness. Since both the second transistor M2 and the third transistor M3 write their respective voltages to the gate electrode of the driving transistor MD, they can be combined into a single component that operates under two control pulses to write the corresponding voltages.

[0125] The first transistor M1 controls whether the first voltage supply signal from the first power supply line ELVDD is applied, directly determining the emission time. It serves as a switch for controlling the emission duty cycle. In some embodiments, regardless of whether sequential emission or global emission is used, an entire row of pixels emits light simultaneously in the display panel. The gate driving signal for controlling first transistors in a same row is the same. Accordingly, the pixel driving circuits in the same row can share a same first transistor. FIG. 14 is a schematic diagram illustrating the structure of a display panel in some embodiments according to the present disclosure. FIG. 15 is a schematic diagram illustrating the structure of a display panel in some embodiments according to the present disclosure.

[0126] Referring to FIG. 14 and FIG. 15, in some embodiments, the pixel driving circuit includes a plurality of data lines (e.g., a first data line DL1 and a second data line DL2) for transmitting data signals (e.g., Vdata / VOFS) to a plurality of columns of subpixels. FIG. 14 and FIG. 15 show two pixel driving circuits in a same row and in two adjacent columns, respectively. The pixel driving circuits are controlled by a set of gate driving signals provided by a plurality of gate lines (e.g., the first gate line G1 to the sixth gate line G6) that selectively activate or deactivate specific transistors in the pixel driving circuits.

[0127] In some embodiments, pixel driving circuits in a same row and in a plurality of columns share a same first transistor. In some embodiments, the display panel includes multiple pixel driving circuits in a same row and in multiple columns, respectively. A respective pixel driving circuit of the multiple pixel driving circuits in the same row and in the multiple columns includes a driving transistor MD; a first storage capacitor C1 having a first capacitor electrode connected to a first node G and a second capacitor electrode connected to a second node S; a second storage capacitor C2 having a first capacitor electrode connected to the second node S and a second capacitor electrode connected to a second power supply line ELVSS; a second transistor M2 having a gate electrode connected to a second gate line G2, a first electrode connected to a respective data line DL for receiving a pixel data signal Vdata / VOFS, and a second electrode connected to the first node G; a third transistor M3 having a gate electrode connected to a third gate line G3, a first electrode connected to the respective data line DL for receiving a pixel data signal Vdata / VOFS, and a second electrode connected to the first node G; a fourth transistor M4 having a gate electrode connected to a fourth gate line G4, a first electrode connected to a reset voltage line VREF, and a second electrode connected to the second node S; a fifth transistor M5 having a gate electrode connected to a fifth gate line G5, a first electrode connected to the second node S, and a second electrode coupled to an anode of a light emitting element LE; and a sixth transistor M6 having a gate electrode connected to a respective sixth gate line G6, a first electrode connected to the initialization voltage line VINI, and a second electrode connected to the anode of the light emitting element LE. The driving transistor MD has a gate electrode connected to the first node G, a first electrode connected to the second electrode of the first transistor M1, and a second electrode connected to the second node S. Optionally, the driving transistor MD uses an initialization voltage signal from an initialization voltage line VINI as a back gate voltage.

[0128] In some embodiments, the display panel further includes a first transistor M1 having a gate electrode connected to a first gate line G1, a first electrode connected to a first power supply line ELVDD, and a second electrode connected to first electrodes of driving transistors in the multiple pixel driving circuits in the same row and in the multiple columns.

[0129] Optionally, the first transistor M1 uses a first power supply signal from the first power supply line ELVDD as a back gate voltage. Optionally, the second transistor M2 uses the first power supply signal from the first power supply line ELVDD as a back gate voltage. Optionally, the third transistor M3 uses the first power supply signal from the first power supply line ELVDD as a back gate voltage. Optionally, the fourth transistor M4 uses the initialization voltage signal from the initialization voltage line VINI as a back gate voltage. Optionally, the fifth transistor M5 uses the first power supply signal from the first power supply line ELVDD as a back gate voltage. Optionally, the sixth transistor M6 uses an initialization voltage signal from the initialization voltage line VINI as a back gate voltage.

[0130] The driving transistor MD is configured to operate in the sub-threshold region by setting appropriate ranges for the source, drain, and gate voltages. Under different gate voltages, the driving transistor MD outputs varying levels of driving current, which controls the light emitting element LE’s brightness to display information.

[0131] The fourth transistor M4 serves as the source reset switch for the driving transistor MD, controlling the input of the reset signal from the reset signal line VINI.

[0132] In one example, the fifth transistor M5 is a p-type transistor with two main functions. Firstly, as a p-type transistor, the fifth transistor M5 prevents latch-up effects when there is an abnormal negative potential on the anode (commonly caused by anode-cathode shorts) . Since the substrate is an N-type well, the negative potential does not create a forward bias between the drain and the N-well, thus avoiding latch-up. Without the fifth transistor M5, if the anode experiences a negative potential, the driving transistor MD (with a p-type well substrate) would have a forward bias between the drain and the P-well, potentially causing latch-up and display defects like line defects.

[0133] Secondly, the fifth transistor M5 helps adjust the output current and voltage, which improves display contrast. At low grayscale levels, the potential at the second node S is low. With the same bias potential, the fifth transistor M5 operates at a lower conduction level and acts as a large resistor, reducing the voltage supplied to the light emitting element LE and further decreasing the output current. At high grayscale levels, the potential at the second node S is higher. Under the same bias potential, the fifth transistor M5 has a higher conduction level, effectively acting as a small resistor, increasing the voltage supplied to the light emitting element LE and thus the output current. This allows the fifth transistor M5 to enhance the difference between high and low grayscale outputs, increasing contrast. With appropriate voltage settings, the fifth transistor M5 can be completely turned off at zero grayscale, achieving higher contrast.

[0134] The sixth transistor M6 is the anode reset switch, controlling the input of the initialization voltage signal from the initialization voltage signal line VINI. It allows for a quick reset of the anode potential, improving dynamic contrast, and ensures a consistent initialization state across pixel circuits, enhancing pixel output uniformity.

[0135] FIG. 16 is a timing diagram illustrating an operation of a pixel driving circuit in some embodiments according to the present disclosure. Referring to FIG. 7 and FIG. 16, the operation of the pixel driving circuit includes a first phase t1, a second phase t2, and a third phase t3, and a fourth phase t4.

[0136] In the first phase t1 (an initiation phase) , gate and source potentials of the driving transistor MD and the anode potential of the light emitting element LE are initialized. In the second phase t2 (a threshold voltage sensing phase) , the threshold voltage V_th of the driving transistor is stored in the first storage capacitor C1 through self-discharge. In the third phase t3 (a data write phase) , data is written into the first storage capacitor C1 and the second storage capacitor C2. Due to the specific relationship between the capacitance ratio of the first storage capacitor C1 to the second storage capacitor C2 and the back-gate coefficient of the driving transistor MD, threshold voltage compensation is achieved. In the fourth phase t4 (a light emitting phase) , after threshold compensation, the driving transistor operates in the sub-threshold region under the control of the voltage stored in the first storage capacitor C1. A driving current flows through the OLED, causing it to emit light for display.

[0137] FIG. 17 is a circuit diagram of a pixel driving circuit in a first phase in some embodiments according to the present disclosure. Referring to FIG. 16 and FIG. 17, in the first phase t1, the second gate line G2 is configured to provide an effective voltage signal (e.g., a low voltage signal) , the second transistor M2 is turned on, allowing an offset voltage signal VOFS to be written to the gate of the driving transistor MD (or to the upper plate of the first storage capacitor C1) through the first transistor M1. The potential at the first node G becomes VG=VOFS. At the same time, the fourth gate line G4 is configured to provide an effective voltage signal (e.g., a high voltage signal) , causing the fourth transistor M4 to turn on, allowing a reset signal from the reset signal line VREF to be written to the first electrode of the driving transistor MD (or to the second electrode of the first storage capacitor C1) through the fourth transistor M4, setting the potential at the second node S to VS=VREF. Additionally, the sixth gate line G6 is configured to provide an effective voltage signal (e.g., a high voltage signal) , which turns on the sixth transistor M6, allowing an initialization signal from the initialization signal line VINI to be written to the anode of the light emitting element LE, setting the anode potential VAnode=VINI.

[0138] Meanwhile, the first gate line G1 is configured to provide an ineffective voltage signal (e.g., a high voltage signal) , turning the first transistor M1 off; the third gate line G3 is configured to provide an ineffective voltage signal (e.g., a high voltage signal) , turning the third transistor M3 off; and the fifth gate line G5 is configured to provide an ineffective voltage signal (e.g., a high voltage signal) , turning the fifth transistor M5 off, preventing current flow caused by the voltage difference between the reset signal from the reset signal line VREF and the initialization signal from the initialization signal line VINI. The stored voltage across the first storage capacitor C1 becomes VC1=VGS =VOFS-VREF. The threshold voltage of the driving transistor MD is Vth, with VOFS-VREF>Vth, preparing for the threshold voltage Vth reading of the driving transistor MD.

[0139] FIG. 18 is a circuit diagram of a pixel driving circuit in a second phase in some embodiments according to the present disclosure. Referring to FIG. 16 and FIG. 18, in the second phase t2, the gate driving signal provided by the first gate line G1 transitions from an ineffective voltage signal (e.g., a high voltage signal) to an effective voltage signal (e.g., a low voltage signal) , the first transistor M1 turns on, setting the drain potential of the driving transistor MD to VD=ELVDD. The gate driving signal provided by the second gate line G2 is an effective voltage signal (e.g., a low voltage signal) , keeping the second transistor M2 on, allowing the offset voltage signal VOFS to be written to the gate electrode of the driving transistor MD through the first transistor M1, setting the gate potential VG=VOFS . The gate driving signal provided by the fourth gate line G4 also transitions from an effective voltage signal (e.g., a high voltage signal) to an ineffective voltage signal (e.g., a low voltage signal) , making the second electrode of the driving transistor MD float. The gate driving signals provided by the third gate line G3, the fifth gate line G5, and the sixth gate line G6 remain unchanged, keeping the third transistor M3, the fifth transistor M5, and the sixth transistor M6 in the same states as in the first phase t1.

[0140] The gate-source voltage of the driving transistor MD is VGS =VC1=VOFS-VREF>Vth. Since the drain voltage VDS =ELVDD-VREF, the driving transistor MD turns on and begins discharging. While discharging, the gate electrode of the driving transistor MD is connected to the offset voltage signal VOFS, which leads to a reduction in the voltage across the first storage capacitor C1 as it discharges. Consequently, the potential at the second node S (the second electrode of the driving transistor MD) rises. Due to the back-gate effect, the threshold voltage of the driving transistor MD changes to Vth_eq=Vth+α×VSB=Vth+α× (Vs-VB) .

[0141] As Vth_eq increases, it reaches the point where Vth_eq=VC1=VGS=VG-VS=VOFS-VS, which causes the driving transistor MD to turn off, marking the end of the threshold reading stage. At this point, Vth+α× (Vs-VB) =VG-VS=VOFS-VS, with the back gate potential VB=VINI. Thus,  and VG=VOFS.

[0142] FIG. 19 a circuit diagram of a pixel driving circuit in a third phase in some embodiments according to the present disclosure. Referring to FIG. 16 and FIG. 19, in the third phase t3, the gate driving signal provided by the first gate line G1 transitions from an effective voltage signal (e.g., a low voltage signal) to an ineffective voltage signal (e.g., a high voltage signal) , the first transistor M1 turns off, causing the first electrode of the driving transistor MD to float. The gate driving signal provided by the third gate line G3 transitions from an ineffective voltage signal (e.g., a high voltage signal) to an effective voltage signal (e.g., a low voltage signal) , turning the third transistor M3 on, which allows Vdata to be written to the gate electrode of the driving transistor MD through the third transistor M3. The gate potential at the first node G becomes VG=VDATA. The gate driving signals provided by the second gate line G2 transitions from an effective voltage signal (e.g., a low voltage signal) to an ineffective voltage signal (e.g., a high voltage signal) , turning off the second transistor M2. The gate driving signals provided by the fourth gate line G4, the fifth gate line G5, and the sixth gate line G6 remain unchanged, with the fourth transistor M4, the fifth transistor M5, and the sixth transistor M6 staying in the same states as in the second phase t2.

[0143] With the fourth transistor M4 and the fifth transistor M5 turned off and the second electrode of the driving transistor MD floating, the gate electrode of the driving transistor MD also floats. Before the third transistor M3 turns on, the source potential at the second node S is  and the gate potential at the first node G is VG=VOFS.

[0144] Before and after the third transistor M3 turns on, the voltage change at the second node S (ΔVS) and at the first node G (ΔVG) satisfies the relationship ΔVG. When then ΔVS= (1-b) ΔVG.

[0145] After the third transistor M3 turns on, the new source potential V′S at the second node S is given by The gate-source voltage V′GS of the driving transistor MD is given by

[0146] FIG. 20 is a circuit diagram of a pixel driving circuit in a fourth phase in some embodiments according to the present disclosure. Referring to FIG. 16 and FIG. 20, in the fourth phase t4, the gate driving signal provided by the first gate line G1 transitions from an ineffective voltage signal (e.g., a high voltage signal) to an effective voltage signal (e.g., a low voltage signal) , the first transistor M1 turns on, allowing a first voltage supply signal from a first power supply line ELVDD to flow through the first transistor M1 to the first electrode of the driving transistor MD. The gate driving signals provided by the second gate line G2 and the third gate line G3 remain ineffective (e.g., high) , keeping the second transistor M2 and the third transistor M3 off. The gate driving signal provided by the fourth gate line G4 stays ineffective (e.g., low) , keeping the fourth transistor M4 off. The gate driving signal provided by the fifth gate line G5 transitions from an ineffective voltage signal (e.g., a high voltage signal) to an effective voltage signal (e.g., a low voltage signal) , turning the fifth transistor M5 on, and the gate driving signal provided by the sixth gate line G6 transitions from an effective voltage signal (e.g., a high voltage signal) to an ineffective voltage signal (e.g., a low voltage signal) , turning the sixth transistor M6 off.

[0147] With the first capacitor electrode of the first storage capacitor C1 (at the first node G) floating, the change in potential at the second node S results in a corresponding change at the first node G, satisfying ΔVS=ΔVG. Therefore, the gate-source voltage V′GS of the driving transistor MD remains constant.

[0148] At this point, the current through the light emitting element (IOLED) is given by  wherein α stands for a back-gate coefficient; b stands for a capacitance ratio of a capacitance of the first capacitor C1 to a total capacitance of the first capacitor C1 and the second capacitor C2; and Cox stands for an oxide capacitance per unit area.

[0149] From this equation, we can observe that when α=0, IOLED becomes independent of Vth, achieving threshold voltage compensation

[0150] In some embodiments, when the driving transistor operates in the sub-threshold region (or weak inversion region) , the current through the light emitting element (IOLED) is given by:  When Vds>100mV,  When

[0151] When α=0, it indicates that the back-gate effect on the driving transistor MD is minimal. Thin-film transistors (TFTs) typically have a minimal back-gate effect, making them suitable for this condition. Under this condition, the value of b does not need to equal the back-gate coefficient α, which means that the capacitor values do not need to be as precise, allowing for a higher tolerance to manufacturing variations.

[0152] FIG. 21 is a circuit diagram of a pixel driving circuit in some embodiments according to the present disclosure. Referring to FIG. 21, in some embodiments, the pixel driving circuit includes a driving transistor MD; a first storage capacitor C1 having a first capacitor electrode connected to a first node G and a second capacitor electrode connected to a second node S; and a second storage capacitor C2 having a first capacitor electrode connected to the second node S and a second capacitor electrode connected to a second power supply line ELVSS.

[0153] The driving transistor MD has a gate electrode connected to the first node G, a first electrode connected to the second electrode of the first transistor M1, and a second electrode connected to the second node S. Optionally, the driving transistor MD uses an initialization voltage signal from an initialization voltage line VINI as a back gate voltage.

[0154] In some embodiments, the pixel driving circuit further includes a first transistor M1 having a gate electrode connected to a first gate line G1, a first electrode connected to a first power supply line ELVDD, and a second electrode connected to the first electrode of the driving transistor MD; and a second transistor M2 having a gate electrode connected to a second gate line G2, a first electrode connected to a respective data line DL for receiving a pixel data signal Vdata / VOFS, and a second electrode connected to the first node G. Optionally, the first transistor M1 uses a first power supply signal from the first power supply line ELVDD as a back gate voltage. Optionally, the second transistor M2 uses the first power supply signal from the first power supply line ELVDD as a back gate voltage.

[0155] In some embodiments, the pixel driving circuit further includes a fourth transistor M4 having a gate electrode connected to a fourth gate line G4, a first electrode connected to a reset voltage line VREF, and a second electrode connected to the second node S; a fifth transistor M5 having a gate electrode connected to a fifth gate line G5, a first electrode connected to the second node S, and a second electrode coupled to an anode of a light emitting element LE. Optionally, the fourth transistor M4 uses the initialization voltage signal from the initialization voltage line VINI as a back gate voltage. Optionally, the fifth transistor M5 uses the first power supply signal from the first power supply line ELVDD as a back gate voltage.

[0156] In some embodiments, the pixel driving circuit further includes a sixth transistor M6 having a gate electrode connected to a respective sixth gate line G6, a first electrode connected to the initialization voltage line VINI, and a second electrode connected to the anode of the light emitting element LE. Optionally, the sixth transistor M6 uses an initialization voltage signal from the initialization voltage line VINI as a back gate voltage.

[0157] The light emitting element LE has an anode connected to the second electrode of the fifth transistor M5 and a cathode connected to the second power supply line ELVSS.

[0158] In some embodiments, the pixel driving circuit includes a driving transistor MD, a first data write transistor (e.g., the second transistor M2) , a first light emitting control transistor (e.g., the first transistor M1) , a second light emitting control transistor (e.g., the fifth transistor M5), a first reset transistor (e.g., the fourth transistor M4) , and a second reset transistor (e.g., the sixth transistor M6) .

[0159] The first node G is equivalent to the gate electrode of the driving transistor MD. The second node S is equivalent to the second electrode of the driving transistor MD.

[0160] FIG. 22 is a schematic diagram illustrating the structure of a display panel in some embodiments according to the present disclosure. FIG. 23 is a schematic diagram illustrating the structure of a display panel in some embodiments according to the present disclosure. Referring to FIG. 22 and FIG. 23, in some embodiments, the pixel driving circuit includes a plurality of data lines (e.g., a first data line DL1 and a second data line DL2) for transmitting data signals (e.g., Vdata / VOFS) to a plurality of columns of subpixels. FIG. 22 and FIG. 23 shows two pixel driving circuits in a same row and in two adjacent columns, respectively. The pixel driving circuits are controlled by a set of gate driving signals provided by a plurality of gate lines (e.g., the first gate line G1, the second gate line G2, and the fourth gate line G4 to the sixth gate line G6) that selectively activate or deactivate specific transistors in the pixel driving circuits.

[0161] In some embodiments, pixel driving circuits in a same row and in a plurality of columns share a same first transistor. In some embodiments, the display panel includes multiple pixel driving circuits in a same row and in multiple columns, respectively. A respective pixel driving circuit of the multiple pixel driving circuits in the same row and in the multiple columns includes a driving transistor MD; a first storage capacitor C1 having a first capacitor electrode connected to a first node G and a second capacitor electrode connected to a second node S; a second storage capacitor C2 having a first capacitor electrode connected to the second node S and a second capacitor electrode connected to a second power supply line ELVSS; a second transistor M2 having a gate electrode connected to a second gate line G2, a first electrode connected to a respective data line DL for receiving a pixel data signal Vdata / VOFS, and a second electrode connected to the first node G; a fourth transistor M4 having a gate electrode connected to a fourth gate line G4, a first electrode connected to a reset voltage line VREF, and a second electrode connected to the second node S; a fifth transistor M5 having a gate electrode connected to a fifth gate line G5, a first electrode connected to the second node S, and a second electrode coupled to an anode of a light emitting element LE; and a sixth transistor M6 having a gate electrode connected to a respective sixth gate line G6, a first electrode connected to the initialization voltage line VINI, and a second electrode connected to the anode of the light emitting element LE. The driving transistor MD has a gate electrode connected to the first node G, a first electrode connected to the second electrode of the first transistor M1, and a second electrode connected to the second node S. Optionally, the driving transistor MD uses an initialization voltage signal from an initialization voltage line VINI as a back gate voltage.

[0162] In some embodiments, the display panel further includes a first transistor M1 having a gate electrode connected to a first gate line G1, a first electrode connected to a first power supply line ELVDD, and a second electrode connected to first electrodes of driving transistors in the multiple pixel driving circuits in the same row and in the multiple columns.

[0163] Optionally, the first transistor M1 uses a first power supply signal from the first power supply line ELVDD as a back gate voltage. Optionally, the second transistor M2 uses the first power supply signal from the first power supply line ELVDD as a back gate voltage. Optionally, the fourth transistor M4 uses the initialization voltage signal from the initialization voltage line VINI as a back gate voltage. Optionally, the fifth transistor M5 uses the first power supply signal from the first power supply line ELVDD as a back gate voltage. Optionally, the sixth transistor M6 uses an initialization voltage signal from the initialization voltage line VINI as a back gate voltage.

[0164] The driving transistor MD is configured to operate in the sub-threshold region by setting appropriate ranges for the source, drain, and gate voltages. Under different gate voltages, the driving transistor MD outputs varying levels of driving current, which controls the light emitting element LE’s brightness to display information.

[0165] The fourth transistor M4 serves as the source reset switch for the driving transistor MD, controlling the input of the reset signal from the reset signal line VINI.

[0166] In one example, the fifth transistor M5 is a p-type transistor with two main functions. Firstly, as a p-type transistor, the fifth transistor M5 prevents latch-up effects when there is an abnormal negative potential on the anode (commonly caused by anode-cathode shorts) . Since the substrate is an N-type well, the negative potential does not create a forward bias between the drain and the N-well, thus avoiding latch-up. Without the fifth transistor M5, if the anode experiences a negative potential, the driving transistor MD (with a p-type well substrate) would have a forward bias between the drain and the P-well, potentially causing latch-up and display defects like line defects.

[0167] Secondly, the fifth transistor M5 helps adjust the output current and voltage, which improves display contrast. At low grayscale levels, the potential at the second node S is low. With the same bias potential, the fifth transistor M5 operates at a lower conduction level and acts as a large resistor, reducing the voltage supplied to the light emitting element LE and further decreasing the output current. At high grayscale levels, the potential at the second node S is higher. Under the same bias potential, the fifth transistor M5 has a higher conduction level, effectively acting as a small resistor, increasing the voltage supplied to the light emitting element LE and thus the output current. This allows the fifth transistor M5 to enhance the difference between high and low grayscale outputs, increasing contrast. With appropriate voltage settings, the fifth transistor M5 can be completely turned off at zero grayscale, achieving higher contrast.

[0168] The sixth transistor M6 is the anode reset switch, controlling the input of the initialization voltage signal from the initialization voltage signal line VINI. It allows for a quick reset of the anode potential, improving dynamic contrast, and ensures a consistent initialization state across pixel circuits, enhancing pixel output uniformity.

[0169] FIG. 24 is a timing diagram illustrating an operation of a pixel driving circuit in some embodiments according to the present disclosure. Referring to FIG. 21 to FIG. 24, the operation of the pixel driving circuit includes a first phase t1, a second phase t2, and a third phase t3, and a fourth phase t4.

[0170] In the first phase t1 (an initiation phase) , gate and source potentials of the driving transistor MD and the anode potential of the light emitting element LE are initialized. In the second phase t2 (a threshold voltage sensing phase) , the threshold voltage V_th of the driving transistor is stored in the first storage capacitor C1 through self-discharge. In the third phase t3 (a data write phase) , data is written into the first storage capacitor C1 and the second storage capacitor C2. Due to the specific relationship between the capacitance ratio of the first storage capacitor C1 to the second storage capacitor C2 and the back-gate coefficient of the driving transistor MD, threshold voltage compensation is achieved. In the fourth phase t4 (a light emitting phase) , after threshold compensation, the driving transistor operates in the sub-threshold region under the control of the voltage stored in the first storage capacitor C1. A driving current flows through the OLED, causing it to emit light for display.

[0171] FIG. 25 is a circuit diagram of a pixel driving circuit in a first phase in some embodiments according to the present disclosure. Referring to FIG. 24 and FIG. 25, in the first phase t1, the second gate line G2 is configured to provide an effective voltage signal (e.g., a low voltage signal) , the second transistor M2 is turned on, allowing an offset voltage signal VOFS to be written to the gate of the driving transistor MD (or to the upper plate of the first storage capacitor C1) through the first transistor M1. The potential at the first node G becomes VG=VOFS. At the same time, the fourth gate line G4 is configured to provide an effective voltage signal (e.g., a high voltage signal) , causing the fourth transistor M4 to turn on, allowing a reset signal from the reset signal line VREF to be written to the first electrode of the driving transistor MD (or to the second electrode of the first storage capacitor C1) through the fourth transistor M4, setting the potential at the second node S to VS=VREF. Additionally, the sixth gate line G6 is configured to provide an effective voltage signal (e.g., a high voltage signal) , which turns on the sixth transistor M6, allowing an initialization signal from the initialization signal line VINI to be written to the anode of the light emitting element LE, setting the anode potential VAnode=VINI.

[0172] Meanwhile, the first gate line G1 is configured to provide an ineffective voltage signal (e.g., a high voltage signal) , turning the first transistor M1 off; and the fifth gate line G5 is configured to provide an ineffective voltage signal (e.g., a high voltage signal) , turning the fifth transistor M5 off, preventing current flow caused by the voltage difference between the reset signal from the reset signal line VREF and the initialization signal from the initialization signal line VINI. The stored voltage across the first storage capacitor C1 becomes VC1=VGS =VOFS-VREF. The threshold voltage of the driving transistor MD is Vth, with VOFS-VREF>Vth, preparing for the threshold voltage Vth reading of the driving transistor MD.

[0173] FIG. 26 is a circuit diagram of a pixel driving circuit in a second phase in some embodiments according to the present disclosure. Referring to FIG. 24 and FIG. 26, in the second phase t2, the gate driving signal provided by the first gate line G1 transitions from an ineffective voltage signal (e.g., a high voltage signal) to an effective voltage signal (e.g., a low voltage signal) , the first transistor M1 turns on, setting the drain potential of the driving transistor MD to VD=ELVDD. The gate driving signal provided by the second gate line G2 then transitions from an effective voltage signal (e.g., a low voltage signal) to an ineffective voltage signal (e.g., a high voltage signal) , turning the second transistor M2 off, causing the gate electrode of the driving transistor MD to float. The gate driving signal provided by the fourth gate line G4 also transitions from an effective voltage signal (e.g., a high voltage signal) to an ineffective voltage signal (e.g., a low voltage signal) , making the second electrode of the driving transistor MD float. The gate driving signals provided by the fifth gate line G5, and the sixth gate line G6 remain unchanged, keeping the fifth transistor M5, and the sixth transistor M6 in the same states as in the first phase t1.

[0174] The gate-source voltage of the driving transistor MD is VGS =VC1=VOFS-VREF>Vth. Since the drain voltage VDS =ELVDD-VREF, the driving transistor MD turns on and begins discharging. As the gate and source of the driving transistor MD are floating, the voltage across the first storage capacitor C1 remains constant during discharge, so VC1=VGS =VOFS-VREF. Meanwhile, the source potential at the second node S of the driving transistor MD rises, and under the back-gate effect, the equivalent threshold voltage Vth_eqbecomes Vth_eq=Vth+α×VSB=Vth+α× (Vs-VB) .

[0175] The discharge continues until Vth_eq increases to equal Vth_eq=VC1=VGS=VOFS-VREF, at which point the driving transistor MD turns off, marking the end of the threshold reading stage. At this point, Vth+α× (Vs-VB) =VOFS-VREF, with the back gate potential VB=VINI. Thus,  and

[0176] FIG. 27 is a circuit diagram of a pixel driving circuit in a third phase in some embodiments according to the present disclosure. Referring to FIG. 24 and FIG. 27, in the third phase t3, the gate driving signal provided by the first gate line G1 transitions from an effective voltage signal (e.g., a low voltage signal) to an ineffective voltage signal (e.g., a high voltage signal) , the first transistor M1 turns off, causing the first electrode of the driving transistor MD to float. The gate driving signal provided by the second gate line G2 transitions from an ineffective voltage signal (e.g., a high voltage signal) to an effective voltage signal (e.g., a low voltage signal) , turning the second transistor M2 on, which allows Vdata to be written to the gate electrode of the driving transistor MD through the second transistor M2. The gate potential at the first node G becomes VG=VDATA. The gate driving signals provided by the fourth gate line G4, the fifth gate line G5, and the sixth gate line G6 remain unchanged, with the fourth transistor M4, the fifth transistor M5, and the sixth transistor M6 staying in the same states as in the second phase t2.

[0177] With the fourth transistor M4 and the fifth transistor M5 turned off and the second electrode of the driving transistor MD floating, the gate electrode of the driving transistor MD also floats. Before the second transistor M2 turns on, the voltage across the first storage capacitor C1 is VC1=VGS=VOFS-VREF. The source potential at the second node S is and the gate potential at the first node G is

[0178] Before and after the second transistor M2 turns on, the voltage change at the second node S (ΔVS) and at the first node G (ΔVG) satisfies the relationship ΔVG. When then ΔVS= (1-b) ΔVG.

[0179] After the second transistor M2 turns on, the new source potential V′S at the second node S is given by The gate-source voltage V′GS of the driving transistor MD is given by

[0180] FIG. 28 is a circuit diagram of a pixel driving circuit in a fourth phase in some embodiments according to the present disclosure. Referring to FIG. 24 and FIG. 28, in the fourth phase t4, the gate driving signal provided by the first gate line G1 transitions from an ineffective voltage signal (e.g., a high voltage signal) to an effective voltage signal (e.g., a low voltage signal) , the first transistor M1 turns on, allowing a first voltage supply signal from a first power supply line ELVDD to flow through the first transistor M1 to the first electrode of the driving transistor MD. The gate driving signal provided by the second gate line G2 remains ineffective (e.g., high) , keeping the second transistor M2 off. The gate driving signal provided by the fourth gate line G4 stays ineffective (e.g., low) , keeping the fourth transistor M4 off. The gate driving signal provided by the fifth gate line G5 transitions from an ineffective voltage signal (e.g., a high voltage signal) to an effective voltage signal (e.g., a low voltage signal) , turning the fifth transistor M5 on, and the gate driving signal provided by the sixth gate line G6 transitions from an effective voltage signal (e.g., a high voltage signal) to an ineffective voltage signal (e.g., a low voltage signal) , turning the sixth transistor M6 off.

[0181] With the first capacitor electrode of the first storage capacitor C1 (at the first node G) floating, the change in potential at the second node S results in a corresponding change at thefirst node G, satisfying ΔVS=ΔVG. Therefore, the gate-source voltage V′GS of the driving transistor MD remains constant.

[0182] At this point, the current through the light emitting element (IOLED) is given by  wherein α stands for a back-gate coefficient; b stands for a capacitance ratio of a capacitance of the first capacitor C1 to a total capacitance of the first capacitor C1 and the second capacitor C2; and Cox stands for an oxide capacitance per unit area.

[0183] From this equation, we can observe that when IOLED becomes independent of Vth, achieving threshold voltage compensation

[0184] In some embodiments, when the driving transistor operates in the sub-threshold region (or weak inversion region) , the current through the light emitting element (IOLED) is given by:  When Vds>100mV, When

[0185] FIG. 29 is a circuit diagram of a pixel driving circuit in some embodiments according to the present disclosure. Referring to FIG. 29, in some embodiments, the pixel driving circuit includes a driving transistor MD; a first storage capacitor C1 having a first capacitor electrode connected to a first node G and a second capacitor electrode connected to a second node S; and a second storage capacitor C2 having a first capacitor electrode connected to the second node S and a second capacitor electrode connected to a second power supply line ELVSS.

[0186] The driving transistor MD has a gate electrode connected to the first node G, a first electrode connected to the second electrode of the first transistor M1, and a second electrode connected to the second node S. Optionally, the driving transistor MD uses an initialization voltage signal from an initialization voltage line VINI as a back gate voltage.

[0187] In some embodiments, the pixel driving circuit further includes a first transistor M1 having a gate electrode connected to a first gate line G1, a first electrode connected to a first power supply line ELVDD, and a second electrode connected to the first electrode of the driving transistor MD; and a second transistor M2 having a gate electrode connected to a second gate line G2, a first electrode connected to a respective data line DL for receiving a pixel data signal Vdata / VOFS, and a second electrode connected to the first node G. Optionally, the first transistor M1 uses a first power supply signal from the first power supply line ELVDD as a back gate voltage. Optionally, the second transistor M2 uses the first power supply signal from the first power supply line ELVDD as a back gate voltage.

[0188] In some embodiments, the pixel driving circuit further includes a fourth transistor M4 having a gate electrode connected to a fourth gate line G4, a first electrode connected to a reset voltage line VREF, and a second electrode connected to the second node S; a fifth transistor M5 having a gate electrode connected to a fifth gate line G5, a first electrode connected to the second node S, and a second electrode coupled to an anode of a light emitting element LE. Optionally, the fourth transistor M4 uses the initialization voltage signal from the initialization voltage line VINI as a back gate voltage. Optionally, the fifth transistor M5 uses the first power supply signal from the first power supply line ELVDD as a back gate voltage.

[0189] The light emitting element LE has an anode connected to the second electrode of the fifth transistor M5 and a cathode connected to the second power supply line ELVSS.

[0190] In some embodiments, the pixel driving circuit includes a driving transistor MD, a first data write transistor (e.g., the second transistor M2) , a first light emitting control transistor (e.g., the first transistor M1) , a second light emitting control transistor (e.g., the fifth transistor M5) , a first reset transistor (e.g., the fourth transistor M4) .

[0191] The first node G is equivalent to the gate electrode of the driving transistor MD. The second node S is equivalent to the second electrode of the driving transistor MD.

[0192] FIG. 30 is a schematic diagram illustrating the structure of a display panel in some embodiments according to the present disclosure. FIG. 31 is a schematic diagram illustrating the structure of a display panel in some embodiments according to the present disclosure. Referring to FIG. 30 and FIG. 31, in some embodiments, the pixel driving circuit includes a plurality of data lines (e.g., a first data line DL1 and a second data line DL2) for transmitting data signals (e.g., Vdata / VOFS) to a plurality of columns of subpixels. FIG. 30 and FIG. 31 shows two pixel driving circuits in a same row and in two adjacent columns, respectively. The pixel driving circuits are controlled by a set of gate driving signals provided by a plurality of gate lines (e.g., the first gate line G1, the second gate line G2, the fourth gate line G4, and the fifth gate line G5) that selectively activate or deactivate specific transistors in the pixel driving circuits.

[0193] In some embodiments, pixel driving circuits in a same row and in a plurality of columns share a same first transistor. In some embodiments, the display panel includes multiple pixel driving circuits in a same row and in multiple columns, respectively. A respective pixel driving circuit of the multiple pixel driving circuits in the same row and in the multiple columns includes a driving transistor MD; a first storage capacitor C1 having a first capacitor electrode connected to a first node G and a second capacitor electrode connected to a second node S; a second storage capacitor C2 having a first capacitor electrode connected to the second node S and a second capacitor electrode connected to a second power supply line ELVSS; a second transistor M2 having a gate electrode connected to a second gate line G2, a first electrode connected to a respective data line DL for receiving a pixel data signal Vdata / VOFS, and a second electrode connected to the first node G; a fourth transistor M4 having a gate electrode connected to a fourth gate line G4, a first electrode connected to a reset voltage line VREF, and a second electrode connected to the second node S; and a fifth transistor M5 having a gate electrode connected to a fifth gate line G5, a first electrode connected to the second node S, and a second electrode coupled to an anode of a light emitting element LE. The driving transistor MD has a gate electrode connected to the first node G, a first electrode connected to the second electrode of the first transistor M1, and a second electrode connected to the second node S. Optionally, the driving transistor MD uses an initialization voltage signal from an initialization voltage line VINI as a back gate voltage.

[0194] In some embodiments, the display panel further includes a first transistor M1 having a gate electrode connected to a first gate line G1, a first electrode connected to a first power supply line ELVDD, and a second electrode connected to first electrodes of driving transistors in the multiple pixel driving circuits in the same row and in the multiple columns.

[0195] Optionally, the first transistor M1 uses a first power supply signal from the first power supply line ELVDD as a back gate voltage. Optionally, the second transistor M2 uses the first power supply signal from the first power supply line ELVDD as a back gate voltage. Optionally, the fourth transistor M4 uses the initialization voltage signal from the initialization voltage line VINI as a back gate voltage. Optionally, the fifth transistor M5 uses the first power supply signal from the first power supply line ELVDD as a back gate voltage.

[0196] The driving transistor MD is configured to operate in the sub-threshold region by setting appropriate ranges for the source, drain, and gate voltages. Under different gate voltages, the driving transistor MD outputs varying levels of driving current, which controls the light emitting element LE’s brightness to display information.

[0197] The fourth transistor M4 serves as the source reset switch for the driving transistor MD, controlling the input of the reset signal from the reset signal line VINI.

[0198] In one example, the fifth transistor M5 is a p-type transistor with two main functions. Firstly, as a p-type transistor, the fifth transistor M5 prevents latch-up effects when there is an abnormal negative potential on the anode (commonly caused by anode-cathode shorts) . Since the substrate is an N-type well, the negative potential does not create a forward bias between the drain and the N-well, thus avoiding latch-up. Without the fifth transistor M5, if the anode experiences a negative potential, the driving transistor MD (with a p-type well substrate) would have a forward bias between the drain and the P-well, potentially causing latch-up and display defects like line defects.

[0199] Secondly, the fifth transistor M5 helps adjust the output current and voltage, which improves display contrast. At low grayscale levels, the potential at the second node S is low. With the same bias potential, the fifth transistor M5 operates at a lower conduction level and acts as a large resistor, reducing the voltage supplied to the light emitting element LE and further decreasing the output current. At high grayscale levels, the potential at the second node S is higher. Under the same bias potential, the fifth transistor M5 has a higher conduction level, effectively acting as a small resistor, increasing the voltage supplied to the light emitting element LE and thus the output current. This allows the fifth transistor M5 to enhance the difference between high and low grayscale outputs, increasing contrast. With appropriate voltage settings, the fifth transistor M5 can be completely turned off at zero grayscale, achieving higher contrast.

[0200] FIG. 32 is a timing diagram illustrating an operation of a pixel driving circuit in some embodiments according to the present disclosure. Referring to FIG. 29 to FIG. 32, the operation of the pixel driving circuit includes a first phase t1, a second phase t2, and a third phase t3, and a fourth phase t4.

[0201] In the first phase t1 (an initiation phase) , gate and source potentials of the driving transistor MD and the anode potential of the light emitting element LE are initialized. In the second phase t2 (a threshold voltage sensing phase) , the threshold voltage V_th of the driving transistor is stored in the first storage capacitor C1 through self-discharge. In the third phase t3 (a data write phase) , data is written into the first storage capacitor C1 and the second storage capacitor C2. Due to the specific relationship between the capacitance ratio of the first storage capacitor C1 to the second storage capacitor C2 and the back-gate coefficient of the driving transistor MD, threshold voltage compensation is achieved. In the fourth phase t4 (a light emitting phase) , after threshold compensation, the driving transistor operates in the sub-threshold region under the control of the voltage stored in the first storage capacitor C1. A driving current flows through the OLED, causing it to emit light for display.

[0202] FIG. 33 is a circuit diagram of a pixel driving circuit in a first subperiod of a first phase in some embodiments according to the present disclosure. Referring to FIG. 32 and FIG. 33, in a first subperiod of a first phase, the fourth gate line G4 is configured to provide an effective voltage signal (e.g., a high voltage signal) , the fourth transistor M4 turns on. The fifth gate line G5 is configured to provide an effective voltage signal (e.g., a low voltage signal) , the fifth transistor M5 also turns on, allowing an initialization voltage signal from the initialization voltage signal line VINI to be written to the anode through the fourth transistor M4 and the fifth transistor M5 for resetting, setting the anode potential VAnode=VINI. At the same time, the first gate line G1 is configured to provide an ineffective voltage signal (e.g., a high voltage signal) , turning the first transistor M1 off, and the second gate line G2 is also configured to provide an ineffective voltage signal (e.g., a high voltage signal) , turning the second M2 off.

[0203] FIG. 34 is a circuit diagram of a pixel driving circuit in a second subperiod of a first phase in some embodiments according to the present disclosure. Referring to FIG. 32 and FIG. 34, in a second subperiod of the first period t1, the second gate line G2 is configured to provide an effective voltage signal (e.g., a low voltage signal) , the second transistor M2 is turned on, allowing an offset voltage signal VOFS to be written to the gate of the driving transistor MD (or to the upper plate of the first storage capacitor C1) through the first transistor M1. The potential at the first node G becomes VG=VOFS. At the same time, the fourth gate line G4 is configured to provide an effective voltage signal (e.g., a high voltage signal) , causing the fourth transistor M4 to turn on, allowing a reset signal from the reset signal line VREF to be written to the first electrode of the driving transistor MD (or to the second electrode of the first storage capacitor C1) through the fourth transistor M4, setting the potential at the second node S to VS=VREF. Optionally, the reset signal from the reset signal line VREF is different from the offset voltage signal VOFS.

[0204] Meanwhile, the first gate line G1 is configured to provide an ineffective voltage signal (e.g., a high voltage signal) , turning the first transistor M1 off. The stored voltage across the first storage capacitor C1 becomes VC1=VGS =VOFS-VREF. The threshold voltage of the driving transistor MD is Vth, with VOFS-VREF>Vth, preparing for the threshold voltage Vth reading of the driving transistor MD.

[0205] FIG. 35 is a circuit diagram of a pixel driving circuit in a second phase in some embodiments according to the present disclosure. Referring to FIG. 32 and FIG. 35, in the second phase t2, the gate driving signal provided by the first gate line G1 transitions from an ineffective voltage signal (e.g., a high voltage signal) to an effective voltage signal (e.g., a low voltage signal) , the first transistor M1 turns on, setting the drain potential of the driving transistor MD to VD=ELVDD. The gate driving signal provided by the second gate line G2 then transitions from an effective voltage signal (e.g., a low voltage signal) to an ineffective voltage signal (e.g., a high voltage signal) , turning the second transistor M2 off, causing the gate electrode of the driving transistor MD to float. The gate driving signal provided by the fourth gate line G4 also transitions from an effective voltage signal (e.g., a high voltage signal) to an ineffective voltage signal (e.g., a low voltage signal) , making the second electrode of the driving transistor MD float. The gate driving signal provided by the fifth gate line G5 remains unchanged, keeping the fifth transistor M5 in the same states as in the second subperiod of the first phase t1.

[0206] The gate-source voltage of the driving transistor MD is VGS =VC1=VOFS-VREF>Vth. Since the drain voltage VDS =ELVDD-VREF, the driving transistor MD turns on and begins discharging. As the gate and source of the driving transistor MD are floating, the voltage across the first storage capacitor C1 remains constant during discharge, so VC1=VGS =VOFS-VREF. Meanwhile, the source potential at the second node S of the driving transistor MD rises, and under the back-gate effect, the equivalent threshold voltage Vth_eq becomes Vth_eq=Vth+α×VSB=Vth+α× (Vs-VB) .

[0207] The discharge continues until Vth_eq increases to equal Vth_eq=VC1=VGS=VOFS-VREF, at which point the driving transistor MD turns off, marking the end of the threshold reading stage. At this point, Vth+α× (Vs-VB) =VOFS-VREF, with the back gate potential VB=VINI. Thus,  and

[0208] FIG. 36 is a circuit diagram of a pixel driving circuit in a third phase in some embodiments according to the present disclosure. Referring to FIG. 32 and FIG. 36, in the third phase t3, the gate driving signal provided by the first gate line G1 transitions from an effective voltage signal (e.g., a low voltage signal) to an ineffective voltage signal (e.g., a high voltage signal) , the first transistor M1 turns off, causing the first electrode of the driving transistor MD to float. The gate driving signal provided by the second gate line G2 transitions from an ineffective voltage signal (e.g., a high voltage signal) to an effective voltage signal (e.g., a low voltage signal) , turning the second transistor M2 on, which allows Vdata to be written to the gate electrode of the driving transistor MD through the second transistor M2. The gate potential at the first node G becomes VG=VDATA. The gate driving signal provided by the fourth gate line G4 and the fifth gate line G5 remain unchanged, with the fourth transistor M4 and the fifth transistor M5 staying in the same states as in the second phase t2.

[0209] With the fourth transistor M4 and the fifth transistor M5 turned off and the second electrode of the driving transistor MD floating, the gate electrode of the driving transistor MD also floats. Before the second transistor M2 turns on, the voltage across the first storage capacitor C1 is VC1=VGS=VOFS-VREF. The source potential at the second node S is and the gate potential at the first node G is

[0210] Before and after the second transistor M2 turns on, the voltage change at the second node S (ΔVS) and at the first node G (ΔVG) satisfies the relationship ΔVG. When then ΔVS= (1-b) ΔVG.

[0211] After the second transistor M2 turns on, the new source potential V′S at the second node S is given by The gate-source voltage V′GS of the driving transistor MD is given by

[0212] FIG. 37 is a circuit diagram of a pixel driving circuit in a fourth phase in some embodiments according to the present disclosure. Referring to FIG. 32 and FIG. 37, in the fourth phase t4, the gate driving signal provided by the first gate line G1 transitions from an ineffective voltage signal (e.g., a high voltage signal) to an effective voltage signal (e.g., a low voltage signal) , the first transistor M1 turns on, allowing a first voltage supply signal from a first power supply line ELVDD to flow through the first transistor M1 to the first electrode of the driving transistor MD. The gate driving signal provided by the second gate line G2 remains ineffective (e.g., high) , keeping the second transistor M2 off. The gate driving signal provided by the fourth gate line G4 stays ineffective (e.g., low) , keeping the fourth transistor M4 off. The gate driving signal provided by the fifth gate line G5 transitions from an ineffective voltage signal (e.g., a high voltage signal) to an effective voltage signal (e.g., a low voltage signal) , turning the fifth transistor M5 on.

[0213] With the first capacitor electrode of the first storage capacitor C1 (at the first node G) floating, the change in potential at the second node S results in a corresponding change at thefirst node G, satisfying ΔVS=ΔVG. Therefore, the gate-source voltage V′GS of the driving transistor MD remains constant.

[0214] At this point, the current through the light emitting element (IOLED) is given by wherein α stands for a back-gate coefficient; b stands for a capacitance ratio of a capacitance of the first capacitor C1 to a total capacitance of the first capacitor C1 and the second capacitor C2; and Cox stands for an oxide capacitance per unit area.

[0215] From this equation, we can observe that when IOLED becomes independent of Vth, achieving threshold voltage compensation

[0216] In some embodiments, when the driving transistor operates in the sub-threshold region (or weak inversion region) , the current through the light emitting element (IOLED) is given by:  When Vds>100mV,  When

[0217] In another aspect, the present invention provides a display apparatus, including a plurality of pixel driving circuits. The plurality of pixel driving circuits include the pixel driving circuit described herein or fabricated by a method described herein. The display apparatus further includes a plurality of light emitting elements connected to the plurality of pixel driving circuits, respectively. Examples of appropriate display apparatuses include, but are not limited to, an electronic paper, a mobile phone, a tablet computer, a television, a monitor, a notebook computer, a digital album, a GPS, etc. Optionally, the display apparatus is an organic light emitting diode display apparatus. Optionally, the display apparatus is a micro light emitting diode display apparatus. Optionally, the display apparatus is a mini light emitting diode display apparatus. Optionally, the display apparatus is a quantum dots display apparatus.

[0218] In some embodiments, the plurality of pixel driving circuits comprise multiple pixel driving circuits in a same row and in multiple columns, respectively. Optionally, a respective pixel driving circuit of the multiple pixel driving circuits in the same row and in the multiple columns comprises a driving transistor, a first storage capacitor, a second storage capacitor, a second transistor, and a fifth transistor. Optionally, the display apparatus further includes a first transistor having a second electrode connected to first electrodes of driving transistors in the multiple pixel driving circuits in the same row and in the multiple columns.

[0219] In another aspect, the present invention provides a method of fabricating a pixel driving circuit. In some embodiments, the method includes forming a driving transistor; forming a first storage capacitor having a first capacitor electrode connected to a first node and a second capacitor electrode connected to a second node; forming a second storage capacitor having a first capacitor electrode connected to the second node and a second capacitor electrode connected to a second power supply line; forming a first transistor having a gate electrode connected to a first gate line, a first electrode connected to a first power supply line, and a second electrode connected to the first electrode of the driving transistor; forming a second transistor having a gate electrode connected to a second gate line, a first electrode connected to a respective data line for receiving a pixel data signal, and a second electrode connected to the first node; and forming a fifth transistor having a gate electrode connected to a fifth gate line, a first electrode connected to the second node, and a second electrode coupled to an anode of a light emitting element. Optionally, forming the driving transistor includes forming a gate electrode connected to the first node, forming a first electrode connected to the second electrode of the first transistor, and forming a second electrode connected to the second node.

[0220] In another aspect, the present invention provides a method of operating a pixel driving circuit. In some embodiments, the pixel driving circuit includes a driving transistor; a first storage capacitor having a first capacitor electrode connected to a first node and a second capacitor electrode connected to a second node; a second storage capacitor having a first capacitor electrode connected to the second node and a second capacitor electrode connected to a second power supply line; a first transistor having a gate electrode connected to a first gate line, a first electrode connected to a first power supply line, and a second electrode connected to the first electrode of the driving transistor; a second transistor having a gate electrode connected to a second gate line, a first electrode connected to a respective data line for receiving a pixel data signal, and a second electrode connected to the first node; and a fifth transistor having a gate electrode connected to a fifth gate line, a first electrode connected to the second node, and a second electrode coupled to an anode of a light emitting element. Optionally, the driving transistor has a gate electrode connected to the first node, a first electrode connected to the second electrode of the first transistor, and a second electrode connected to the second node. Optionally, the pixel driving circuit further includes a third transistor having a gate electrode connected to a third gate line, a first electrode connected to the respective data line for receiving the pixel data signal, and a second electrode connected to the first node. Optionally, the pixel driving circuit further includes a fourth transistor having a gate electrode connected to a fourth gate line, a first electrode connected to a reset voltage line, and a second electrode connected to the second node. Optionally, the pixel driving circuit further includes a sixth transistor having a gate electrode connected to a respective sixth gate line, a first electrode connected to the initialization voltage line, and a second electrode connected to the anode of the light emitting element.

[0221] In some embodiments, the method includes operating the pixel driving circuit in a first phase, a second phase, and a third phase, and a fourth phase. Optionally, in the fourth phase, the method includes turning off the second transistor; turning on the first transistor; and turning on the fifth transistor.

[0222] In some embodiments, in the fourth phase, the method further comprises turning off the third transistor.

[0223] In some embodiments, in at least a subperiod of the first phase, the method includes turning off the first transistor; turning off the fifth transistor; and turning on the second transistor.

[0224] In some embodiments, in at least a subperiod of the first phase, the method includes turning off the first transistor; turning off the fifth transistor; turning on the second transistor; and turning off the third transistor.

[0225] In some embodiments, the first phase comprises a first subperiod and a second subperiod subsequent to the first subperiod. In some embodiments, in the first subperiod, the method includes turning off the first transistor; turning on the fifth transistor; and turning off the second transistor. In some embodiments, in the second subperiod, the method includes turning off the first transistor; turning off the fifth transistor; and turning on the second transistor.

[0226] In some embodiments, in the second phase, the method includes turning off the second transistor; turning on the first transistor; and turning off the fifth transistor.

[0227] In some embodiments, in the second phase, the method includes turning off the second transistor; turning on the first transistor; turning off the fifth transistor; and turning off the third transistor.

[0228] In some embodiments, in the second phase, the method includes turning on the second transistor; turning on the first transistor; and turning off the fifth transistor.

[0229] In some embodiments, in the third phase, the method includes turning off the second transistor; turning off the first transistor; and turning off the fifth transistor.

[0230] In some embodiments, in the third phase, the method includes turning off the second transistor; turning off the first transistor; turning off the fifth transistor; and turning on the third transistor.

[0231] In some embodiments, in the third phase, the method includes turning on the second transistor; turning off the first transistor; and turning off the fifth transistor.

[0232] In some embodiments, the method further includes, in the first phase, turning off the first transistor, turning off the fifth transistor, turning on the second transistor, and turning off the third transistor; in the second phase, turning off the second transistor, turning on the first transistor, turning off the fifth transistor, and turning off the third transistor; and in the third phase, turning off the second transistor, turning off the first transistor, turning off the fifth transistor, and turning on the third transistor. Optionally, in the fourth phase, the method further includes turning off the third transistor.

[0233] In some embodiments, the method further includes in the first phase, turning off the first transistor, turning off the fifth transistor, turning on the second transistor, and turning off the third transistor; in the second phase, turning on the second transistor, turning on the first transistor, turning off the fifth transistor, and turning off the third transistor; and in the third phase, turning off the second transistor, turning off the first transistor, turning off the fifth transistor, and turning on the third transistor. Optionally, in the fourth phase, the method further includes turning off the third transistor.

[0234] In some embodiments, the method further includes in the first phase, turning off the first transistor, turning off the fifth transistor, and turning on the second transistor; in the second phase, turning off the second transistor, turning on the first transistor, and turning off the fifth transistor; and in the third phase, turning on the second transistor, turning off the first transistor, turning off the fifth transistor.

[0235] In some embodiments, the method further includes in a first subperiod of the first phase, turning off the first transistor, turning on the fifth transistor, and turning off the second transistor; in a second subperiod of the first phase, turning off the first transistor, turning off the fifth transistor, and turning on the second transistor; in the second phase, turning off the second transistor, turning on the first transistor, and turning off the fifth transistor; and in the third phase, turning on the second transistor, turning off the first transistor, turning off the fifth transistor.

[0236] In some embodiments, the method further includes turning on the fourth transistor in the first phase; and turning off the fourth transistor in the second phase, the third phase, and the fourth phase.

[0237] In some embodiments, the method further includes turning on the sixth transistor in the first phase, the second phase, and the third phase; and turning off the sixth transistor in the fourth phase.

[0238] The foregoing description of the embodiments of the invention has been presented for purposes of illustration and description. It is not intended to be exhaustive or to limit the invention to the precise form or to exemplary embodiments disclosed. Accordingly, the foregoing description should be regarded as illustrative rather than restrictive. Obviously, many modifications and variations will be apparent to practitioners skilled in this art. The embodiments are chosen and described in order to explain the principles of the invention and its best mode practical application, thereby to enable persons skilled in the art to understand the invention for various embodiments and with various modifications as are suited to the particular use or implementation contemplated. It is intended that the scope of the invention be defined by the claims appended hereto and their equivalents in which all terms are meant in their broadest reasonable sense unless otherwise indicated. Therefore, the term “the invention” , “the present invention” or the like does not necessarily limit the claim scope to a specific embodiment, and the reference to exemplary embodiments of the invention does not imply a limitation on the invention, and no such limitation is to be inferred. The invention is limited only by the spirit and scope of the appended claims. Moreover, these claims may refer to use “first” , “second” , etc. following with noun or element. Such terms should be understood as a nomenclature and should not be construed as giving the limitation on the number of the elements modified by such nomenclature unless specific number has been given. Any advantages and benefits described may not apply to all embodiments of the invention. It should be appreciated that variations may be made in the embodiments described by persons skilled in the art without departing from the scope of the present invention as defined by the following claims. Moreover, no element and component in the present disclosure is intended to be dedicated to the public regardless of whether the element or component is explicitly recited in the following claims.

Claims

1.A pixel driving circuit, comprising:a driving transistor;a first storage capacitor having a first capacitor electrode connected to a first node and a second capacitor electrode connected to a second node;a second storage capacitor having a first capacitor electrode connected to the second node and a second capacitor electrode connected to a second power supply line;a first transistor having a gate electrode connected to a first gate line, a first electrode connected to a first power supply line, and a second electrode connected to the first electrode of the driving transistor;a second transistor having a gate electrode connected to a second gate line, a first electrode connected to a respective data line for receiving a pixel data signal, and a second electrode connected to the first node; anda fifth transistor having a gate electrode connected to a fifth gate line, a first electrode connected to the second node, and a second electrode coupled to an anode of a light emitting element;wherein the driving transistor has a gate electrode connected to the first node, a first electrode connected to the second electrode of the first transistor, a second electrode connected to the second node, and a back gate configured to receive an initialization voltage signal from an initialization voltage line as a back gate voltage; andthe initialization voltage signal has a voltage level lower less than a voltage level of a first power supply signal from the first power supply line.2.The pixel driving circuit of claim 1, further comprising a third transistor having a gate electrode connected to a third gate line, a first electrode connected to the respective data line for receiving the pixel data signal, and a second electrode connected to the first node.3.The pixel driving circuit of claim 1, further comprising a fourth transistor having a gate electrode connected to a fourth gate line, a first electrode connected to a reset voltage line, and a second electrode connected to the second node.4.The pixel driving circuit of claim 1, further comprising a sixth transistor having a gate electrode connected to a respective sixth gate line, a first electrode connected to the initialization voltage line, and a second electrode connected to the anode of the light emitting element.5.The pixel driving circuit of claim 1, wherein the first transistor has a back gate configured to receive a first power supply signal from the first power supply line as a back gate voltage;the second transistor has a back gate configured to receive the first power supply signal from the first power supply line as a back gate voltage; andthe fifth transistor has a back gate configured to receive the first power supply signal from the first power supply line as a back gate voltage.6.The pixel driving circuit of claim 1, wherein the initialization voltage signal has a negative voltage level, and the first power supply signal has a positive voltage level.7.The pixel driving circuit of claim 1, wherein the initialization voltage line is coupled to the second power supply line.8.A display apparatus, comprising a plurality of pixel driving circuits;wherein the plurality of pixel driving circuits comprise the pixel driving circuit of any one of claims 1 to 7.9.The display apparatus of claim 8, wherein the plurality of pixel driving circuits comprise multiple pixel driving circuits in a same row and in multiple columns, respectively;a respective pixel driving circuit of the multiple pixel driving circuits in the same row and in the multiple columns comprises a driving transistor, a first storage capacitor, a second storage capacitor, a second transistor, and a fifth transistor; andthe display apparatus further includes a first transistor having a second electrode connected to first electrodes of driving transistors in the multiple pixel driving circuits in the same row and in the multiple columns.10.A method of operating a pixel driving circuit;wherein the pixel driving circuit includes:a driving transistor;a first storage capacitor having a first capacitor electrode connected to a first node and a second capacitor electrode connected to a second node;a second storage capacitor having a first capacitor electrode connected to the second node and a second capacitor electrode connected to a second power supply line;a first transistor having a gate electrode connected to a first gate line, a first electrode connected to a first power supply line, and a second electrode connected to the first electrode of the driving transistor;a second transistor having a gate electrode connected to a second gate line, a first electrode connected to a respective data line for receiving a pixel data signal, and a second electrode connected to the first node;a fifth transistor having a gate electrode connected to a fifth gate line, a first electrode connected to the second node, and a second electrode coupled to an anode of a light emitting element; andwherein the driving transistor has a gate electrode connected to the first node, a first electrode connected to the second electrode of the first transistor, and a second electrode connected to the second node;wherein the method comprises operating the pixel driving circuit in a first phase, a second phase, and a third phase, and a fourth phase;wherein, in at least a subperiod of the first phase, the method comprises:turning off the first transistor;turning off the fifth transistor;turning on the second transistor; andproviding a reset voltage signal to the first capacitor electrode of the second capacitor.11.The method of claim 10, wherein the pixel driving circuit further includes a third transistor having a gate electrode connected to a third gate line, a first electrode connected to the respective data line for receiving the pixel data signal, and a second electrode connected to the first node;wherein, in at least a subperiod of the first phase, the method comprises:turning off the first transistor;turning off the fifth transistor;turning on the second transistor; andturning off the third transistor.12.The method of claim 10, wherein the first phase comprises a first subperiod and a second subperiod subsequent to the first subperiod;wherein, in the first subperiod, the method comprises:turning off the first transistor;turning on the fifth transistor; andturning off the second transistor;wherein, in the second subperiod, the method comprises:turning off the first transistor;turning off the fifth transistor; andturning on the second transistor.13.The method of claim 10, wherein, in the second phase, the method comprises:turning off the second transistor;turning on the first transistor; andturning off the fifth transistor.14.The method of claim 10, wherein the pixel driving circuit further includes a third transistor having a gate electrode connected to a third gate line, a first electrode connected to the respective data line for receiving the pixel data signal, and a second electrode connected to the first node;wherein, in the second phase, the method comprises:turning off the second transistor;turning on the first transistor;turning off the fifth transistor; andturning off the third transistor.15.The method of claim 10, wherein, in the second phase, the method comprises:turning on the second transistor;turning on the first transistor; andturning off the fifth transistor.16.The method of claim 10, wherein, in the third phase, the method comprises:turning off the second transistor;turning off the first transistor; andturning off the fifth transistor.17.The method of claim 10, wherein the pixel driving circuit further includes a third transistor having a gate electrode connected to a third gate line, a first electrode connected to the respective data line for receiving the pixel data signal, and a second electrode connected to the first node;wherein, in the third phase, the method comprises:turning off the second transistor;turning off the first transistor;turning off the fifth transistor; andturning on the third transistor.18.The method of claim 10, wherein, in the third phase, the method comprises:turning on the second transistor;turning off the first transistor; andturning off the fifth transistor.19.The method of claim 10, wherein, in the fourth phase, the method comprises:turning off the second transistor;turning on the first transistor; andturning on the fifth transistor.20.The method of claim 19, wherein, in the fourth phase, a back-gate coefficient of the driving transistor is substantially zero.21.The method of claim 10, wherein the pixel driving circuit further includes a third transistor having a gate electrode connected to a third gate line, a first electrode connected to the respective data line for receiving the pixel data signal, and a second electrode connected to the first node;wherein, in the fourth phase, the method further comprises turning off the third transistor.22.The method of claim 10, wherein the pixel driving circuit further includes a third transistor having a gate electrode connected to a third gate line, a first electrode connected to the respective data line for receiving the pixel data signal, and a second electrode connected to the first node;wherein the method further comprises:in the first phase, turning off the first transistor, turning off the fifth transistor, turning on the second transistor, and turning off the third transistor;in the second phase, turning off the second transistor, turning on the first transistor, turning off the fifth transistor, and turning off the third transistor; andin the third phase, turning off the second transistor, turning off the first transistor, turning off the fifth transistor, and turning on the third transistor;wherein, in the fourth phase, the method further comprises turning off the third transistor.23.The method of claim 10, wherein the pixel driving circuit further includes a third transistor having a gate electrode connected to a third gate line, a first electrode connected to the respective data line for receiving the pixel data signal, and a second electrode connected to the first node;wherein the method further comprises:in the first phase, turning off the first transistor, turning off the fifth transistor, turning on the second transistor, and turning off the third transistor;in the second phase, turning on the second transistor, turning on the first transistor, turning off the fifth transistor, and turning off the third transistor; andin the third phase, turning off the second transistor, turning off the first transistor, turning off the fifth transistor, and turning on the third transistor;wherein, in the fourth phase, the method further comprises turning off the third transistor.24.The method of claim 10, further comprising:in the first phase, turning off the first transistor, turning off the fifth transistor, and turning on the second transistor;in the second phase, turning off the second transistor, turning on the first transistor, and turning off the fifth transistor; andin the third phase, turning on the second transistor, turning off the first transistor, turning off the fifth transistor.25.The method of claim 10, further comprising:in a first subperiod of the first phase, turning off the first transistor, turning on the fifth transistor, and turning off the second transistor;in a second subperiod of the first phase, turning off the first transistor, turning off the fifth transistor, and turning on the second transistor;in the second phase, turning off the second transistor, turning on the first transistor, and turning off the fifth transistor; andin the third phase, turning on the second transistor, turning off the first transistor, turning off the fifth transistor.26.The method of claim 10, wherein the pixel driving circuit further includes a fourth transistor having a gate electrode connected to a fourth gate line, a first electrode connected to a reset voltage line, and a second electrode connected to the second node;wherein the method further comprises:turning on the fourth transistor in the first phase; andturning off the fourth transistor in the second phase, the third phase, and the fourth phase.27.The method of claim 10, wherein the pixel driving circuit further includes a sixth transistor having a gate electrode connected to a respective sixth gate line, a first electrode connected to the initialization voltage line, and a second electrode connected to the anode of the light emitting element;wherein the method further comprises:turning on the sixth transistor in the first phase, the second phase, and the third phase; andturning off the sixth transistor in the fourth phase.

Images