A method of manufacturing a shield gate trench semiconductor as well as a corresponding semiconductor device

Abstract

A method of manufacturing a shield-gate trench in a semiconductor material, comprising the steps of providing a gate trench in said semiconductor material, said gate trench having an oxide material provided at a sidewall of said gate trench and comprising a lower polysilicon material provided on top of said oxide material, further comprising an upper polysilicon material, insulated from said lower polysilicon material and wherein an exposed top part of said upper polysilicon material is provided inside said gate trench, performing MESA oxidation at the exposed top part of the upper polysilicon material and at the oxide material provided at said sidewall of said gate trench and being exposed inside the gate trench wherein a part of said semiconductor material adjacent to said oxide material on said sidewall is also oxidated, thereby providing a mesa oxide, and removing said mesa oxide for enlarging a top dimension of said gate trench.

Description

A METHOD OF MANUFACTURING A SHIELD GATE TRENCH SEMICONDUCTOR AS WELL AS A CORRESPONDING SEMICONDUCTOR DEVICETechnical Field

[0001] The present disclosure relates to shield gate trench semiconductors and a method of manufacturing shield gate trench semiconductors.Background

[0002] Metal-Oxide-Semiconductor Field-Effect Transistors, MOSFETs, are components that are of importance in modern electronics, acting as switches or amplifiers in various digital and analog circuits. Traditional MOSFETs feature a single gate structure that controls the flow of electrical current between the source and drain terminals by creating an inverse charge layer in the channel region. This simple yet effective design allows for precise control of current flow, making MOSFETs essential for a wide range of applications, from microprocessors to memory devices.

[0003] Shield gate trench, SGT, MOSFETs represent an evolution of the traditional MOSFET design, incorporating a gate structure, with a shield gate. This shield gate structure shields the electric field and capacitance at the bottom of the gate, leading to faster switching speeds and lower power loss. The design may also offer better scalability, making SGT MOSFETs suitable for use in highly integrated circuits and advanced technology nodes. The improved control and performance of split-gate MOSFETs make them a component that is of importance in semiconductor technologies.

[0004] One of the important characteristics of the SGT MOSFETs is the specific on resistance of the device. The specific on resistance regards the resistance of the device during its “on” state. A MOSFET is arranged to provide a functionality as a switch. The switch is to provide a high (infinite) impedance state during “off” state. This prevents current flowing through the MOSFET. During the “on” state, the impedance is intended to be as low as possible, acting as a part of the conductive path it is connected to.

[0005] Therefore, careful design of the MOSFET is of importance. Typically, in MOSFET manufacturing processes, photo resists are used for defining the contact regions. The process begins with applying a thin layer of photo resist to the surface of the wafer, which is then exposed to light through a photo mask. This mask contains the pattern of the MOSFET’s contacts. Light exposure chemically alters the photoresist in specific areas, allowing for a specific removal of either the exposed or unexposed regions during development. Once developed, the wafer undergoes etching to remove the underlying material where the photoresist was cleared away, leaving behind the desired contact structures.

[0006] However, this process is highly sensitive to alignment, and even slight shifts between the mask and wafer can result in lithographic misalignment. Such misalignment in SGT MOSFETs can lead to overlapping or improper spacing between contact regions, which degrades device performance by affecting the specific on resistance and the overall reliability of the MOSFET.Summary

[0007] It would be advantageous to achieve a method of manufacturing a shield-gate trench, SGT, in a semiconductor material.

[0008] In a first aspect of the disclosure, there is provided a method of manufacturing a shield gate trench in a semiconductor material, said method comprising the steps of:

[0009] - providing a gate trench in said semiconductor material, said gate trench having an oxide material provided at a bottom side of said gate trench and provided on a sidewall of said gate trench such that an inside of said gate trench is insulated from said semiconductor material, said gate trench further comprising a lower polysilicon material provided on top of said oxide material that is provided at said bottom side of said gate trench, and further comprising an upper polysilicon material, insulated from said lower polysilicon material, wherein said upper polysilicon material is provided on top of said lower polysilicon material, and wherein an exposed top part of said upper polysilicon material is provided inside said gate trench;

[0010] - performing mesa oxidation at the exposed top part of the upper polysilicon material and at the oxide material provided at said sidewall of said gate trench and being exposed inside the gate trench wherein a part of said semiconductor material adjacent to said oxide material on said sidewall is also oxidated, thereby providing a mesa oxide;

[0011] - removing said mesa oxide for enlarging a top dimension of said gate trench.

[0012] The inventors have found that a method may be provided which results in a higher performance specific on-resistance, Rsp. This is done by first providing a lower polysilicon material inside the trench in the semiconductor material. This lower polysilicon material serves as a shield electrode for the SGT. This lower polysilicon material as the shield electrode is separated from a top or upper polysilicon material by an inter poly oxide, IPO.

[0013] At this stage a lower polysilicon material is provided and spaced from the sidewalls of the trench by a (liner) oxide as well as separated from a upper polysilicon material by an IPO. The upper polysilicon material is spaced from the sidewalls of the trench by a (liner) oxide, which may be thinner than the oxide layer at the lower polysilicon material.

[0014] Hereafter, the upper polysilicon material is etched, such that the top side is withdrawn to within the trench, this leaves oxide material at the sidewalls of the trench that is exposed or free. In a step, this oxide material is grown. This is done using oxidation. This may be a combination of low temperature wet oxidation and high temperature dry oxidation, or alternatively solely applying high temperature dry oxidation. This “consumes” part of the mesa, i.e. sidewall of the trench. This is because the mesa comprises a semiconductor material. This semiconductor material, such as silicon, reacts to the oxide material, in this case oxygen or a water stream, such as steam. This reaction causes the formation of the silicon oxide, which is a type of oxide material, therefore forming the oxide material layer at the sidewall of the trench.

[0015] This forms a thicker oxide material layer which has consumed more sidewall semiconductor material at a top side of the mesa than at the sidewall location at a top side of the upper polysilicon material. Now this thicker oxide material may be removed through conventional methods such as wet etching, dry etching or Chemical Mechanical Planarization, CMP. Wet etching involves using a fluid comprising water to etch the respective oxide material. In dry etching, a plasma is used for the same goal of removing the oxide material. CMP may be used to remove thinner parts of the oxide material.

[0016] After removal of this layer, the critical dimension, CD, of the mesa is shrunken. This process allows the creation of a smaller top mesa CD. The top mesa CD is the cross section of the mesa at its entrance point. The smaller mesa CD is helpful to optimize self-align contact process step’s effect. The self-align contact process is beneficial due to the reduction in the need for advanced lithography and etching precision, making the manufacturing process more robust. This would enhance device characteristic, yield rates and lower production costs.

[0017] In an example of the disclosure, said method further comprising the step of:

[0018] - performing Phosphorus Boron, PB, implantation, wherein said PB implantation is activated by said step of performing said MESA oxidation.

[0019] The inventors have found that it may be beneficial to perform Phosphorus Boron, PB, implantation in conjunction with the MESA oxidation process, as this integration may improve the performance of the semiconductor device. By activating PB implantation during or after mesa oxidation, the process utilizes the thermal and chemical conditions established during oxidation to achieve more uniform doping profiles and improved material properties. This method may improve the electrical characteristics of the device.

[0020] In an example of the disclosure, said step of removing comprises:

[0021] - removing said mesa oxide thereby providing a tapered sidewall section of said trench.

[0022] In the step of providing mesa oxide growth, a transformation of the sidewall occurs. Herein a part of the sidewall of the trench is transformed into the mesa oxide. This is because the oxidation process involves the forming of a metal oxide through a chemical reaction between the metal atoms and an oxidizing agent, such as oxygen or water vapor. Therefore, the semiconductor material of the sidewall of the trench is used for forming the oxide layer and is therefore used in this process.

[0023] When removing the mesa oxide, due to the usage of the sidewall material, a tapered sidewall section is formed.

[0024] In an example of the disclosure, the method comprises the step of:

[0025] - performing oxide growth, thereby providing oxide material at said tapered sidewall section;

[0026] - providing a second material layer on said oxide material at said tapered sidewall section, having a different etch ratio to an etch ratio of oxide;

[0027] - providing an oxide pad layer on said second material and on said trench.

[0028] In an example of the disclosure, the method further comprises the steps of:

[0029] - etching the dielectric until the second material layer.

[0030] The inventors have found that by using the second material on the oxide material at the tapered sidewall section, the second material may be used in further steps for providing a trigger for stopping the process of etching the dielectric. Herein the dielectric is the oxide pad layer that is provided on the second material lay.

[0031] In an example, the second material layer is a nitride layer, but alternatively it may be SiON, SiN, specific organic materials, or other suitable materials. This material has a different etch ratio than the etch ratio of the oxides. This is significant, as it allows the etching process to solely etch the oxide layer, while not being able to etch the second material layer. This effectively allows the second material layer to function as a stop for the etching process and shields the further parts of the trench. This therefore allows a simplification of the manufacturing process, as the precision needed is decreased. This results in a more robust, faster and therefore more cost-effective manufacturing process.

[0032] Further, in this configuration, a thin oxide layer is provided against the tapered sidewall section of the trench, whereon the second material layer, such as nitride, is provided. On this second material layer, a thick oxide is deposited using a low-constrain process; it is a simple and rough deposition, without requiring high precision. Hereafter, the excess oxide material may be removed in a controlled etching process, which is performed until encountering the second material layer as described above. In the case of nitride, this results in a top layer of the sidewall of the trench being an oxide-nitride, ON, layer, while inside the trench, the oxide-nitride-oxide, ONO, layer is still present.

[0033] In an example of the disclosure, the method further comprises the step of:

[0034] - removing the second material layer at a top part of said sidewall;

[0035] In an example of the disclosure, the method further comprises the step of:

[0036] - etching silicon material adjacent to said tapered sidewall section of said trench.

[0037] The inventors have found that by etching the semiconductor material adjacent to said tapered sidewall section of the trench, it allows for the negation of the use of a photoresist mask in the process. This is enabled by the tapered section and the presence of the combination of the nitride and oxide. This nitride-oxide effectively acts as the mask for the process of etching the semiconductor material adjacent to the tapered section.

[0038] The tapered section of the sidewall therefore is beneficial. The omittance of the photoresist mask also prevents any lithography misalignment issues, as there is no alignment required, which is often a highly precise process, wherein small misalignments may cause batches of semiconductors needing to be discarded. Further, this process results in a smaller possible cell pitch, as it is more precise than alternative methods, also relating to the omittance of the mask. This is in turn beneficial because a smaller cell pitch may result in a decrease specific on resistance.

[0039] Specific on-resistance is the resistance of a power MOSFET during conduction. Low specific on-resistance enhances efficiency by having a low power loss, which may be of importance in high-current devices.

[0040] In an example of the disclosure, said upper polysilicon material forms a gate connection of said shield-gate trench.

[0041] The inventors have found that using the upper polysilicon material to form the gate connection in a shield-gate trench MOSFET is beneficial because it facilitates efficient electrical integration and control of the semiconductor device. The polysilicon gate material serves as a direct connection between the trench gate and the external circuitry, which may ensure that the gate can modulate the channel current that runs through the shield-gate trench during conductive mode of the semiconductor.

[0042] In an example of the disclosure, said lower polysilicon material forms a gate connection or a source connection of said shield-gate trench.

[0043] Using the lower polysilicon material to form a gate connection in a shield-gate trench MOSFET may improve the gate control and may reduce parasitic capacitance by placing the gate closer to the channel. On the other hand, using the lower polysilicon for a source connection may improve the and lower the specific on-resistance.

[0044] In an example of the disclosure, said step of performing MESA oxidation comprises performing thermal oxidation.

[0045] The inventors have found that the MESA oxidation step may comprise performing thermal oxidation. Thermal oxidation may be beneficial because it offers high-quality oxides. Thermal oxidation produces a dense, high-quality oxide material layer with excellent electrical properties. The process also naturally produces uniform oxide layers and has a strong bond with neighbouring silicon. Next, it offers a relatively simple and cost-effective method of performing oxidation.

[0046] In an example of the disclosure, said step of performing mesa oxidation comprises any of: Chemical Vapor Deposition, CVD, Atomic Layer Deposition, ALD, or Oxygen Plasma Oxidation.

[0047] In a second aspect of the disclosure, there is provided a semiconductor device having a shield-gate trench manufactured in accordance with any of the previous claims.

[0048] The inventors have found that it may be beneficial to provide such a semiconductor having a shield-gate trench. This is because shield-gate trenches manufactured with the method of the first aspect of the disclosure have lower specific on resistance than alternative shield-gate trenches, which is as mentioned, an important characteristic and metric of the performance of the semiconductor device.

[0049] In an example of the disclosure, a section of said sidewall of said trench is tapered.

[0050] In an example of the disclosure, the semiconductor device comprises shield-gate trenches having a cell pitch between 0.5 –2.5 μm.

[0051] In an example of the disclosure, a penetration depth of said gate trench in said semiconductor material is at least 0.8 μm.

[0052] In an example of the disclosure, said semiconductor device is a Metal Oxide Semiconductor, MOS, Field Effect Transistor, FET.

[0053] The shield-gate design can be incorporated into a MOSFET, providing several advantages. Firstly, it enhances electrostatic control over the channel, which helps to reduce short-channel effects and improves threshold voltage stability. This leads to more precise and reliable device performance. Such improvements are especially beneficial in high-frequency power conversion and amplification circuits, where efficiency, speed, and stability are important -characteristics that MOSFETs are well-known for.

[0054] In the appended figures, similar components and / or features may have the same reference label. Further, various components of the same type may be distinguished by following the reference label by a dash and a second label that distinguishes among the similar components. If only the first reference label is used in the specification, the description is applicable to any one of the similar components having the same first reference label irrespective of the second reference label.

[0055] The above and other aspects of the disclosure will be apparent from and elucidated with reference to the examples described hereinafter.

[0056] Brief description of the figures

[0057] Fig. 1 depicts the providing of a gate trench according to the disclosure;

[0058] Fig. 2 depicts the application of MESA oxide growth according to the disclosure;

[0059] Fig. 3 depicts an example of the further manufacturing of the split-gate trench according to the disclosure.Detailed description

[0060] It is noted that in the description of the figures, same reference numerals refer to the same of similar components performing a same of essentially similar function.

[0061] A more detailed description is made with reference to particular examples, some of which are illustrated in the appended drawings, such that the features of the present disclosure may be understood in more detail. It is noted that the drawings only illustrate typical examples and are therefore not to be considered to limit the scope of the subject matter of the claims. The drawings are incorporated for facilitating an understanding of the disclosure and are thus not necessarily drawn to scale. Advantages of the subject matter as claimed will become apparent to those skilled in the art upon reading the description in conjunction with the accompanying drawings.

[0062] The ensuing description above provides preferred exemplary embodiment (s) only, and is not intended to limit the scope, applicability, or configuration of the disclosure. Rather, the ensuing description of the preferred exemplary embodiment (s) will provide those skilled in the art with an enabling description for implementing a preferred exemplary embodiment of the disclosure, it being understood that various changes may be made in the function and arrangement of elements, including combinations of features from different embodiments, without departing from the scope of the disclosure.

[0063] Unless the context clearly requires otherwise, throughout the description and the claims, the words "comprise, " "comprising, " and the like are to be construed in an inclusive sense, as opposed to an exclusive or exhaustive sense; that is to say, in the sense of "including, but not limited to. " As used herein, the terms "connected, " "coupled, " or any variant thereof means any connection or coupling, either direct or indirect, between two or more elements; the coupling or connection between the elements can be physical, logical, electromagnetic, or a combination thereof. Additionally, the words "herein, " "above, " "below, " and words of similar import, when used in this application, refer to this application as a whole and not to any particular portions of this application. Where the context permits, words in the Detailed Description using the singular or plural number may also include the plural or singular number respectively. The word "or" in reference to a list of two or more items, covers all the following interpretations of the word: any of the items in the list, all of the items in the list, and any combination of the items in the list.

[0064] These and other changes can be made to the technology considering the following detailed description. While the description describes certain examples of the technology, and describes the best mode contemplated, no matter how detailed the description appears, the technology can be practiced in many ways. Details of the system may vary considerably in its specific implementation, while still being encompassed by the technology disclosed herein.

[0065] Fig. 1 depicts the providing of a gate trench according to the disclosure. Herein, first semiconductor material is provided. Photolithography then defines the trench pattern, exposing select areas. A process of etching follows, which may use any suitable etching methods, such as reactive ion etching. Hereafter the photoresist used in photolithography is removed, leaving trenches with desired depth and width.

[0066] Then a process of providing the shield-gates in the trenches is depicted. Here, first oxide material is provided against the sidewalls (and the bottom) of the trenches, this may be done using any conventional method. Then polysilicon is provided into the trench. Hereafter, the polysilicon material is substantially etched, such that a bottom or lower polysilicon material is provided. In this step of etching, the oxide material provided against the sidewalls of the trench is accordingly etched substantially.

[0067] Then a process of oxide growth is applied, wherein a part of the bottom polysilicon material is oxidated as well as part of the sidewall not covered by oxide material. This results in the creation of an inter-poly-oxide between the lower polysilicon material and the ensuing providing of the top polysilicon material. This top polysilicon material is hereafter provided in the trench. In the last depicted step, the top polysilicon material is etched such that the polysilicon material is provided inside the trench and wherein the exposed top part of said upper polysilicon material is provided inside said gate trench as well. This leaves an exposed part of the oxide material at the sidewalls of the trench.

[0068] Fig. 2 depicts the application of MESA oxide growth according to the disclosure. This process contains the growing of the oxide that was already present on the gate trench sidewall. When such oxide growing process steps are performed, the present oxide material layer is thickened, as can be seen from comparing the last image of figure 1 with the first image of this figure 2. During this process metal oxides are formed, such as silicon oxides. This causes the silicon of the sidewall being used for the process of oxidation. This in turn causes the part of the sidewall being deformed.

[0069] Further, during this process of MESA oxidation, the PB implantation is activated by the thermal and chemical environment created during oxidation. The elevated temperatures and oxidizing atmosphere facilitate the diffusion and activation of the implanted PB species, ensuring they are may be incorporated into the lattice structure of the semiconductor material. This alignment between oxidation and implantation creates a synergistic effect, as the oxidation process can simultaneously passivate surface defects while enhancing the incorporation and activation of dopants.

[0070] Due to the growth characteristics and the presence of the top polysilicon material, the oxide growth is such that a tapered sidewall section is formed. This can be viewed more clearly when the mesa oxide has been removed. This leaves the tapered section of the gate trench. After this removal, a thin oxide material layer may again be grown in a controlled manner. This thinner oxide material layer is arranged for insulating the gate trench.

[0071] Fig. 3 depicts an example of the further manufacturing of the shield-gate trench according to the disclosure. In the subsequent possible steps, first an oxide-nitride-oxide, ONO, layer is provided. Note that in this section, nitride may be replaced with any suitable material comprising a different etch ratio than the oxide layer on top and below. This allows the etching until the encountering of this second material layer. The oxide layer may already be present against the sidewall, leaving only the subsequent nitride-oxide layer needing to be deposited. The nitride layer may be used as a detection layer for the subsequent step of etching the oxide layer on top of the nitride layer. This loosens the manufacturing demands, constraints and preciseness. This beneficial as this may reduce costs and lower standard, leading to higher reliability.

[0072] Then the part of the nitride layer provided on top of the trench may be removed. The nitride may be present there because the ONO layer may be present on top of the trench. Then there may be a step of the method which makes a small etch of the oxide, ensuring a smooth connection of the nitride and further semiconductor package.

[0073] Hereafter, the silicon material adjacent to said tapered sidewall section of said trench may be etched, after which a metal layer may be provided. This may be performed without using a mask, because the ONO material present on top of the trench may act as a sort of mask. This removes the need of a photoresist. Removing the need for a photoresist may be beneficial because any possible issues that regard the photoresist are removed. Further, this allows the trench to have a narrower cell pitch while retaining a large critical dimension.

[0074] As noted above, particular terminology used when describing certain features or aspects of the technology should not be taken to imply that the terminology is being redefined herein to be restricted to any specific characteristics, features, or aspects of the technology with which that terminology is associated. In general, the terms used in the following claims should not be construed to limit the technology to the specific examples disclosed in the specification, unless the Detailed Description section explicitly defines such terms.

[0075] Accordingly, the actual scope of the technology encompasses not only the disclosed examples, but also all equivalent ways of practicing or implementing the technology under the claims.

Claims

1.A method of manufacturing a shield gate trench in a semiconductor material, said method comprising the steps of:- providing a gate trench in said semiconductor material, said gate trench having an oxide material provided at a bottom side of said gate trench and provided on a sidewall of said gate trench such that an inside of said gate trench is insulated from said semiconductor material, said gate trench further comprising a lower polysilicon material provided on top of said oxide material that is provided at said bottom side of said gate trench, and further comprising an upper polysilicon material, insulated from said lower polysilicon material, wherein said upper polysilicon material is provided on top of said lower polysilicon material, and wherein an exposed top part of said upper polysilicon material is provided inside said gate trench;- performing MESA oxidation at the exposed top part of the upper polysilicon material and at the oxide material provided at said sidewall of said gate trench and being exposed inside the gate trench wherein a part of said semiconductor material adjacent to said oxide material on said sidewall is also oxidated, thereby providing a mesa oxide;- removing said mesa oxide for enlarging a top dimension of said gate trench.2.A method in accordance with claim 1, wherein said method further comprising the step of:- performing Phosphorus Boron PB, implantation, wherein said PB implantation is activated by said step of performing said MESA oxidation.3.A method in accordance with any of the previous claims, wherein said step of removing comprises:- removing said mesa oxide thereby providing a tapered sidewall section of said trench.4.A method in accordance with claim 3, wherein the method comprises the step of:- performing oxide growth, thereby providing oxide material at said tapered sidewall section;- providing a second material layer on said oxide material at said tapered sidewall section, having a different etch ratio to an etch ratio of oxide;- providing an oxide pad layer on said second material and on said trench.5.A method in accordance with claim 4, wherein the method further comprises the step of:- etching the oxide pad layer until the second material layer.6.A method in accordance with claim 5, wherein the method further comprises the step of:- removing the second material layer provided on said semiconductor material.7.A method in accordance with claim 6, wherein the method further comprises the step of:- etching semiconductor material adjacent to said tapered sidewall section of said trench.8.A method in accordance with any of the previous claims, wherein said upper polysilicon material forms a gate connection of said shield-gate trench.9.A method in accordance with any of the previous claims, wherein said lower polysilicon material forms a gate connection or a source connection of said shield-gate trench.10.A method in accordance with any of the previous claims, wherein said step of performing MESA oxidation comprises performing thermal oxidation.11.A semiconductor device having a shield-gate trench manufactured in accordance with any of the previous claims.12.A semiconductor device in accordance with claim 11, wherein a section of said sidewall of said trench is tapered.13.A semiconductor device in accordance with any of the claims 11 –12, having a cell pitch between 0.5 –2.5 μm.14.A semiconductor device in accordance with any of the claims 11 –13, wherein said semiconductor device is a Metal Oxide Semiconductor, MOS, Field Effect Transistor, FET.

Images