Array substrate and display apparatus

Abstract

An array substrate includes a plurality of rows of subpixels; and a plurality of gate lines. At least four gate lines are configured to provide signals to one row of the plurality of rows of subpixels. At least one gate line of the plurality of gate lines is between light emitting areas of the one row of subpixels and light emitting areas of a first adjacent row of subpixels. At least another one gate line of the plurality of gate lines is between the light emitting areas of the one row of subpixels and light emitting areas of a second adjacent row of subpixels. At least two gate lines of the plurality of gate lines cross over the one row of subpixels. The first adjacent row of subpixels, the one row of subpixels, and the second adjacent row of subpixels are sequentially arranged.

Description

ARRAY SUBSTRATE AND DISPLAY APPARATUSCROSS-REFERENCE TO RELATED APPLICATION

[0001] This application claims priority to Chinese Patent Application No. 202410480562.4, filed April 19, 2024 and Chinese Patent Application No. 202410501820.2, filed April 24, 2024. Each of the forgoing applications is herein incorporated by reference in its entirety for all purposes.TECHNICAL FIELD

[0002] The present invention relates to display technology, more particularly, to an array substrate and a display apparatus.BACKGROUND

[0003] Liquid Crystal Display (LCD) technology has become a cornerstone of modern visual displays, widely used in devices such as televisions, computer monitors, smartphones, and digital signage. LCDs operate by manipulating liquid crystals with precise electrical charges to control light passage and create images. This technology offers advantages like slim designs, energy efficiency, and high-resolution capabilities, making it ideal for a wide range of applications. The ongoing advancements in LCD manufacturing processes and driving methods continue to enhance image quality, reduce production costs, and expand the potential uses of LCDs in various fields.SUMMARY

[0004] In one aspect, the present disclosure provides an array substrate, comprising a plurality of rows of subpixels; and a plurality of gate lines; wherein at least four gate lines are configured to provide signals to one row of the plurality of rows of subpixels; at least one gate line of the plurality of gate lines is between light emitting areas of the one row of subpixels and light emitting areas of a first adjacent row of subpixels; at least another one gate line of the plurality of gate lines is between the light emitting areas of the one row of subpixels and light emitting areas of a second adjacent row of subpixels; at least two gate lines of the plurality of gate lines cross over the one row of subpixels; and the first adjacent row of subpixels, the one row of subpixels, and the second adjacent row of subpixels are sequentially arranged.

[0005] Optionally, the array substrate further comprises a driving transistor comprising a drain electrode; and a second electrode electrically connected to the drain electrode; wherein an orthographic projection of the second electrode on a base substrate is non-overlapping with the orthographic projection of the at least one gate line on the base substrate, is non-overlapping with the orthographic projection of the at least another one gate line on the base substrate, and at least partially overlaps with the orthographic projection of the at least two gate lines on the base substrate.

[0006] Optionally, the plurality of gate lines comprises a first gate line, a second gate line, a third gate line, and a fourth gate line configured to provide gate driving signals to the one row of subpixels; wherein the first gate line is between the light emitting areas of the one row of subpixels and the light emitting areas of the first adjacent row of subpixels; the fourth gate line is between the light emitting areas of the one row of subpixels and the light emitting areas of the second adjacent row of subpixels; and the second gate line and the third gate line cross over the one row of subpixels.

[0007] Optionally, in a minimum repeating unit of transistor-gate line connection, each gate line is connected to two transistors; the first gate line, the second gate line, the third gate line, and the fourth gate line are sequentially arranged along a second direction; and the minimum repeating unit of transistor-gate line connection includes a first subpixel, a second subpixel, a third subpixel, a fourth subpixel, a fifth subpixel, a sixth subpixel, a seventh subpixel, and an eighth subpixel, sequentially arranged along a first direction.

[0008] Optionally, the first gate line is connected to transistors in the first subpixel and the second subpixel, the third gate line is connected to transistors in the third subpixel and the fourth subpixel, the second gate line is connected to transistors in the fifth subpixel and the sixth subpixel, and the fourth gate line is connected to transistors in the seventh subpixel and the eighth subpixel.

[0009] Optionally, the first gate line is connected to transistors in the first subpixel and the second subpixel, the third gate line is connected to transistors in the third subpixel and the fourth subpixel, the fourth gate line is connected to transistors in the fifth subpixel and the sixth subpixel, and the second gate line is connected to transistors in the seventh subpixel and the eighth subpixel.

[0010] Optionally, the first gate line is connected to transistors in the first subpixel and the second subpixel, the second gate line is connected to transistors in the third subpixel and the fourth subpixel, the third gate line is connected to transistors in the fifth subpixel and the sixth subpixel, and the fourth gate line is connected to transistors in the seventh subpixel and the eighth subpixel.

[0011] Optionally, the first gate line is connected to transistors in the first subpixel and the second subpixel, the second gate line is connected to transistors in the third subpixel and the fourth subpixel, the fourth gate line is connected to transistors in the fifth subpixel and the sixth subpixel, and the third gate line is connected to transistors in the seventh subpixel and the eighth subpixel.

[0012] Optionally, the first gate line is connected to transistors in the first subpixel and the second subpixel, the fourth gate line is connected to transistors in the third subpixel and the fourth subpixel, the third gate line is connected to transistors in the fifth subpixel and the sixth subpixel, and the second gate line is connected to transistors in the seventh subpixel and the eighth subpixel.

[0013] Optionally, the first gate line is connected to transistors in the first subpixel and the second subpixel, the fourth gate line is connected to transistors in the third subpixel and the fourth subpixel, the second gate line is connected to transistors in the fifth subpixel and the sixth subpixel, and the third gate line is connected to transistors in the seventh subpixel and the eighth subpixel.

[0014] Optionally, in a minimum repeating unit of transistor-gate line connection, each gate line is connected to six transistors; the first gate line, the second gate line, the third gate line, and the fourth gate line are sequentially arranged along a second direction; and the minimum repeating unit of transistor-gate line connection includes a first subpixel, a second subpixel, a third subpixel, a fourth subpixel, a fifth subpixel, a sixth subpixel, a seventh subpixel, an eighth subpixel, a ninth subpixel, a tenth subpixel, an eleventh subpixel, a twelfth subpixel, a thirteenth subpixel, a fourteenth subpixel, a fifteenth subpixel, a sixteenth subpixel, a seventeenth subpixel, an eighteenth subpixel, a nineteenth subpixel, a twentieth subpixel, a twenty-first subpixel, a twenty-second subpixel, a twenty-third subpixel, and a twenty-fourth subpixel, sequentially arranged along a first direction.

[0015] Optionally, the first gate line is connected to transistors in the first subpixel, the second subpixel, the third subpixel and the fourth subpixel, the fifth subpixel, and the sixth subpixel; the third gate line is connected to transistors in the seventh subpixel, the eighth subpixel, the ninth subpixel, the tenth subpixel, the eleventh subpixel, and the twelfth subpixel; the second gate line is connected to transistors in, the thirteenth subpixel, the fourteenth subpixel, the fifteenth subpixel, the sixteenth subpixel, the seventeenth subpixel, and the eighteenth subpixel; and the fourth gate line is connected to transistors in the nineteenth subpixel, the twentieth subpixel, the twenty-first subpixel, the twenty-second subpixel, the twenty-third subpixel, and the twenty-fourth subpixel.

[0016] Optionally, the first gate line is connected to transistors in the first subpixel, the second subpixel, the third subpixel and the fourth subpixel, the fifth subpixel, and the sixth subpixel; the third gate line is connected to transistors in the seventh subpixel, the eighth subpixel, the ninth subpixel, the tenth subpixel, the eleventh subpixel, and the twelfth subpixel; the fourth gate line is connected to transistors in, the thirteenth subpixel, the fourteenth subpixel, the fifteenth subpixel, the sixteenth subpixel, the seventeenth subpixel, and the eighteenth subpixel; and the second gate line is connected to transistors in the nineteenth subpixel, the twentieth subpixel, the twenty-first subpixel, the twenty-second subpixel, the twenty-third subpixel, and the twenty-fourth subpixel.

[0017] Optionally, the first gate line is connected to transistors in the first subpixel, the second subpixel, the third subpixel and the fourth subpixel, the fifth subpixel, and the sixth subpixel; the second gate line is connected to transistors in the seventh subpixel, the eighth subpixel, the ninth subpixel, the tenth subpixel, the eleventh subpixel, and the twelfth subpixel; the third gate line is connected to transistors in, the thirteenth subpixel, the fourteenth subpixel, the fifteenth subpixel, the sixteenth subpixel, the seventeenth subpixel, and the eighteenth subpixel; and the fourth gate line is connected to transistors in the nineteenth subpixel, the twentieth subpixel, the twenty-first subpixel, the twenty-second subpixel, the twenty-third subpixel, and the twenty-fourth subpixel.

[0018] Optionally, the first gate line is connected to transistors in the first subpixel, the second subpixel, the third subpixel and the fourth subpixel, the fifth subpixel, and the sixth subpixel; the second gate line is connected to transistors in the seventh subpixel, the eighth subpixel, the ninth subpixel, the tenth subpixel, the eleventh subpixel, and the twelfth subpixel; the fourth gate line is connected to transistors in, the thirteenth subpixel, the fourteenth subpixel, the fifteenth subpixel, the sixteenth subpixel, the seventeenth subpixel, and the eighteenth subpixel; and the third gate line is connected to transistors in the nineteenth subpixel, the twentieth subpixel, the twenty-first subpixel, the twenty-second subpixel, the twenty-third subpixel, and the twenty-fourth subpixel.

[0019] Optionally, the first gate line is connected to transistors in the first subpixel, the second subpixel, the third subpixel and the fourth subpixel, the fifth subpixel, and the sixth subpixel; the fourth gate line is connected to transistors in the seventh subpixel, the eighth subpixel, the ninth subpixel, the tenth subpixel, the eleventh subpixel, and the twelfth subpixel; the third gate line is connected to transistors in, the thirteenth subpixel, the fourteenth subpixel, the fifteenth subpixel, the sixteenth subpixel, the seventeenth subpixel, and the eighteenth subpixel; and the second gate line is connected to transistors in the nineteenth subpixel, the twentieth subpixel, the twenty-first subpixel, the twenty-second subpixel, the twenty-third subpixel, and the twenty-fourth subpixel.

[0020] Optionally, the first gate line is connected to transistors in the first subpixel, the second subpixel, the third subpixel and the fourth subpixel, the fifth subpixel, and the sixth subpixel; the fourth gate line is connected to transistors in the seventh subpixel, the eighth subpixel, the ninth subpixel, the tenth subpixel, the eleventh subpixel, and the twelfth subpixel; the second gate line is connected to transistors in, the thirteenth subpixel, the fourteenth subpixel, the fifteenth subpixel, the sixteenth subpixel, the seventeenth subpixel, and the eighteenth subpixel; and the third gate line is connected to transistors in the nineteenth subpixel, the twentieth subpixel, the twenty-first subpixel, the twenty-second subpixel, the twenty-third subpixel, and the twenty-fourth subpixel.

[0021] In another aspect, the present disclosure provides a display apparatus, comprising the array substrate described herein or fabricated by a method described herein, and one or more integrated circuits connected to the array substrate.

[0022] Optionally, the display apparatus further comprises a plurality of spacers on at least one of the array substrate or a counter substrate opposite to the array substrate; wherein an orthographic projection of a respective spacer of the plurality of spacers on a base substrate at least partially overlaps with an orthographic projection of a subpixel of a first color on the base substrate, and / or at least partially overlaps with an orthographic projection of a subpixel of a third color on the base substrate; and the orthographic projection of the respective spacer on the base substrate is non-overlapping with an orthographic projection of a subpixel of a second color on the base substrate.

[0023] Optionally, the display apparatus further comprises a black matrix; wherein an orthographic projection of a first portion of the black matrix on a base substrate covers an orthographic projection of the at least one gate line on the base substrate; an orthographic projection of a second portion of the black matrix on the base substrate covers an orthographic projection of the at least another one gate line on the base substrate; and an orthographic projection of a third portion of the black matrix on the base substrate covers an orthographic projection of the at least two gate lines on the base substrate.

[0024] Optionally, the display apparatus further comprises a plurality of auxiliary spacers; wherein, in at least one column of subpixels having multiple spacers of the plurality of spacers, the plurality of auxiliary spacers are absent.

[0025] Optionally, the display apparatus further comprises a plurality of auxiliary spacers; wherein, in at least one column of subpixels having multiple spacers of the plurality of spacers, the plurality of auxiliary spacers are absent in subpixels having at least a portion of a spacer; auxiliary spacers are present in subpixels not having any spacers and in the at least one column of subpixels. BRIEF DESCRIPTION OF THE FIGURES

[0026] The following drawings are merely examples for illustrative purposes according to various disclosed embodiments and are not intended to limit the scope of the present invention.

[0027] FIG. 1 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure.

[0028] FIG. 2 is a plan view of an array substrate in some embodiments according to the present disclosure.

[0029] FIG. 3 is a plan view of an array substrate in some embodiments according to the present disclosure.

[0030] FIG. 4 is a plan view of an array substrate in some embodiments according to the present disclosure.

[0031] FIG. 5 is a plan view of an array substrate in some embodiments according to the present disclosure.

[0032] FIG. 6 illustrates a light emission from a respective subpixel in an array substrate depicted in FIG. 3.

[0033] FIG. 7 illustrates a light emission from a respective subpixel in an array substrate depicted in FIG. 4.

[0034] FIG. 8 illustrates a light emission from a respective subpixel in an array substrate depicted in FIG. 5.

[0035] FIG. 9 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure.

[0036] FIG. 10 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure.

[0037] FIG. 11 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure.

[0038] FIG. 12 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure.

[0039] FIG. 13 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure.

[0040] FIG. 14 depicts a distribution of a plurality of spacers in an array substrate depicted in FIG. 12.

[0041] FIG. 15 depicts a distribution of a plurality of spacers in an array substrate depicted in FIG. 13.

[0042] FIG. 16 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure.

[0043] FIG. 17 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure.

[0044] FIG. 18 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure.

[0045] FIG. 19 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure.

[0046] FIG. 20 depicts a distribution of a plurality of spacers in an array substrate in some embodiments according to the present disclosure.

[0047] FIG. 21 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure.

[0048] FIG. 22 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure.

[0049] FIG. 23 depicts a distribution of a plurality of spacers in an array substrate in some embodiments according to the present disclosure.

[0050] FIG. 24 shows a contrast sensitivity function of a human eye with regard to Embodiment 1 and Embodiment 2.DETAILED DESCRIPTION

[0051] The disclosure will now be described more specifically with reference to the following embodiments. It is to be noted that the following descriptions of some embodiments are presented herein for purpose of illustration and description only. It is not intended to be exhaustive or to be limited to the precise form disclosed.

[0052] Currently, notebook display panels are primarily made using amorphous silicon transistors. Although oxide transistors have performance advantages over amorphous silicon transistors, its market share growth is slow due to cost limitations. To enhance the competitiveness of oxide transistor technology, the main research and development focus has been on reducing costs while maintaining performance. Based on this need, the dual-gate technology was developed to reduce the number of data lines and data driving integrated circuits, thereby lowering the complexity of the data driving integrated circuit manufacturing process and achieving cost reduction. In one example, using dual-gate technology, the number of data lines can be halved compared to related display panels, and the number of data driving integrated circuits can be reduced from four to two.

[0053] Accordingly, the present disclosure provides, inter alia, an array substrate and a display apparatus that substantially obviate one or more of the problems due to limitations and disadvantages of the related art. In one aspect, the present disclosure provides an array substrate. In some embodiments, the array substrate includes a plurality of subpixels; and a plurality of gate lines. Optionally, at least four gate lines are configured to provide signals to one row of the plurality of rows of subpixels. Optionally, at least one gate line of the plurality of gate lines is between light emitting areas of the one row of subpixels and light emitting areas of a first adjacent row of subpixels. Optionally, at least another one gate line of the plurality of gate lines is between the light emitting areas of the one row of subpixels and light emitting areas of a second adjacent row of subpixels. Optionally, at least two gate lines of the plurality of gate lines cross over the one row of subpixels. Optionally, the first adjacent row of subpixels, the one row of subpixels, and the second adjacent row of subpixels are sequentially arranged.

[0054] FIG. 1 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 1, the array substrate in some embodiments includes a base substrate BS, a first conductive layer CT1 on the base substrate BS, a buffer layer BUF on a side of the first conductive layer CT1 away from the base substrate BS, a semiconductor material layer SEM on a side of the buffer layer BUF away from the base substrate BS, a gate insulating layer GI on a side of the semiconductor material layer SEM away from the base substrate BS, a second conductive layer CT2 on a side of the gate insulating layer GI away from the base substrate BS, a first passivation layer PVX1 on a side of the second conductive layer away from the base substrate BS, a planarization layer PLN on a side of the first passivation layer PVX1 away from the base substrate BS, a first electrode layer EL1 on a side of the planarization layer PLN away from the base substrate BS, a second passivation layer PVX2 on a side of the first electrode layer EL1 away from the base substrate BS, and a second electrode layer EL2 on a side of the second passivation layer PVX2 away from the base substrate BS.

[0055] In some embodiments, the first conductive layer CT1 includes a plurality of data lines DL and a light shield LS. Various appropriate conductive materials may be used for making the first conductive layer CT1. Examples of appropriate conductive materials for making the first conductive layer CT1 include molybdenum, aluminum, copper, molybdenum alloys, and titanium. In one example, a wet etching process may be used for forming the first conductive layer CT1.

[0056] In some embodiments, the semiconductor material layer SEM includes an active layer ACT. Various appropriate semiconductor materials may be used for making the semiconductor material layer SML. Examples of appropriate semiconductor materials for making the semiconductor material layer SML include various appropriate metal oxides, e.g., indium tin oxide. In one example, a wet etching process may be used for forming the active layer ACT.

[0057] In some embodiments, the second conductive layer CT2 includes a source electrode S, a drain electrode D, a gate electrode G, and a plurality of gate lines. The source electrode S extends through the gate insulating layer GI and the buffer layer BUF to connect to a respective data line of the plurality of data lines DL. The gate electrode G may be a part of a respective gate line of the plurality of gate lines. Various appropriate conductive materials may be used for making the second conductive layer CT2. Examples of appropriate conductive materials for making the second conductive layer CT2 include molybdenum, aluminum, copper, molybdenum alloys, and titanium. In one example, a wet etching process may be used for forming the second conductive layer CT2. In some embodiments, the array substrate includes a driving transistor, and the driving transistor includes the active layer ACT, the gate electrode G, the source electrode S, and the drain electrode D.

[0058] In some embodiments, the first electrode layer EL1 includes a first electrode E1. In one example, the first electrode E1 is a common electrode. Various appropriate conductive materials may be used for making the first electrode layer EL1. Examples of appropriate semiconductor materials for making the first electrode layer EL1 include transparent conductive materials such as indium tin oxide and nano-silver.

[0059] In some embodiments, the second electrode layer EL2 includes a second electrode E2. In one example, the second electrode E2 is a pixel electrode. Various appropriate conductive materials may be used for making the second electrode layer EL2. Examples of appropriate semiconductor materials for making the second electrode layer EL2 include transparent conductive materials such as indium tin oxide and nano-silver.

[0060] FIG. 2 is a plan view of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 2, the array substrate in some embodiments includes a plurality of gate lines GL and a plurality of data lines DL intersecting each other. A gate electrode G in some embodiments is a part of a respective gate line of the plurality of gate lines GL.

[0061] FIG. 3 is a plan view of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 3, in some embodiments, at least four gate lines (e.g., G1, G2, G3, and G4) of the plurality of gate lines are configured to provide signals to one row R0 of the plurality of rows of subpixels. In some embodiments, at least one gate line of the plurality of gate lines is between light emitting areas of the one row R0 of subpixels and light emitting areas of a first adjacent row R1 of subpixels. A light emitting area of a respective subpixel is denoted as LA in FIG. 3.

[0062] In some embodiments, the array substrate further includes a black matrix BM. In some embodiments, an orthographic projection of the black matrix BM on a base substrate covers an orthographic projection of the four gate lines on the base substrate. In some embodiments, an orthographic projection of the plurality of gate lines on a base substrate is non-overlapping with an orthographic projection of the second electrode E2 on the base substrate.

[0063] FIG. 4 is a plan view of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 4, in some embodiments, a first gate line G1, a second gate line G2, a third gate line G3, and a fourth gate line G4 are configured to provide gate driving signals to one row R0 of subpixels of the plurality of rows of subpixels. In some embodiments, at least one gate line (e.g., G1) of the plurality of gate lines is between light emitting areas of the one row R0 of subpixels and light emitting areas of a first adjacent row R1 of subpixels; at least two gate lines (e.g., G3 and G4) of the plurality of gate lines are between the light emitting areas of the one row R0 of subpixels and light emitting areas of a second adjacent row R2 of subpixels; and at least another one gate line (e.g., G2) of the plurality of gate lines crosses over the one row R0 of subpixels. The first adjacent row R1 of subpixels, the one row R0 of subpixels, and the second adjacent row R2 of subpixels are sequentially arranged. A light emitting area of a respective subpixel is denoted as LA in FIG. 4.

[0064] In some embodiments, the array substrate further includes a black matrix BM. In some embodiments, an orthographic projection of a first portion of the black matrix BM on a base substrate covers an orthographic projection of the at least one gate line (e.g., G1) on the base substrate, an orthographic projection of a second portion of the black matrix BM on a base substrate covers an orthographic projection of the at least another one gate line (e.g., G2) on the base substrate, and an orthographic projection of a third portion of the black matrix BM on a base substrate covers an orthographic projection of the at least two gate lines (e.g., G3 and G4) on the base substrate.

[0065] In some embodiments, an orthographic projection of the second electrode E2 on a base substrate is non-overlapping with the orthographic projection of the at least one gate line (e.g., G1) on the base substrate, is non-overlapping with the orthographic projection of the at least two gate lines (e.g., G3 and G4) on the base substrate, and at least partially overlaps with the orthographic projection of the at least another one gate line (e.g., G2) on the base substrate.

[0066] FIG. 5 is a plan view of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 5, in some embodiments, a first gate line G1, a second gate line G2, a third gate line G3, and a fourth gate line G4 are configured to provide gate driving signals to one row R0 of subpixels of a plurality of rows of subpixels. In some embodiments, at least one gate line (e.g., G1) of the plurality of gate lines is between light emitting areas of the one row R0 of subpixels and light emitting areas of a first adjacent row R1 of subpixels; at least another one gate line (e.g., G4) of the plurality of gate lines is between the light emitting areas of the one row R0 of subpixels and light emitting areas of a second adjacent row R2 of subpixels; and at least two gate lines (e.g., G2 and G3) of the plurality of gate lines cross over the one row R0 of subpixels. The first adjacent row R1 of subpixels, the one row R0 of subpixels, and the second adjacent row R2 of subpixels are sequentially arranged. A light emitting area of a respective subpixel is denoted as LA in FIG. 5.

[0067] In some embodiments, the array substrate further includes a black matrix BM. In some embodiments, an orthographic projection of a first portion of the black matrix BM on a base substrate covers an orthographic projection of the at least one gate line (e.g., G1) on the base substrate, an orthographic projection of a second portion of the black matrix BM on a base substrate covers an orthographic projection of the at least two gate lines (e.g., G2 and G3) on the base substrate, and an orthographic projection of a third portion of the black matrix BM on the base substrate covers an orthographic projection of the at least another one gate line (e.g., G4) on the base substrate. In some embodiments, an orthographic projection of the second electrode E2 on a base substrate is non-overlapping with the orthographic projection of the at least one gate line (e.g., G1) on the base substrate, is non-overlapping with the orthographic projection of the at least another one gate line (e.g., G4) on the base substrate, and at least partially overlaps with the orthographic projection of the at least two gate lines (e.g., G2 and G3) on the base substrate.

[0068] FIG. 6 illustrates a light emission from a respective subpixel in an array substrate depicted in FIG. 3. FIG. 7 illustrates a light emission from a respective subpixel in an array substrate depicted in FIG. 4. FIG. 8 illustrates a light emission from a respective subpixel in an array substrate depicted in FIG. 5. Referring to FIG. 6, the array substrate depicted in FIG. 3 has a liquid crystal efficiency of 85%. Referring to FIG. 7, the array substrate depicted in FIG. 4 has a liquid crystal efficiency of 88%. Referring to FIG. 8, the array substrate depicted in FIG. 5 has a liquid crystal efficiency of 89%. The array substrate depicted in FIG. 5 has the highest liquid crystal efficiency. The liquid crystal efficiency refers to the effectiveness with which the liquid crystal layer in a display panel modulates light. In the context of a liquid crystal display panel, it often indicates how well the liquid crystal molecules can align or rotate to control the passage of light through the pixel structure, which affects the brightness, contrast, and overall visual performance of the display. Higher liquid crystal efficiency means better utilization of the light emitted from the backlight unit, leading to improved brightness and energy efficiency. It is a key factor in achieving high-quality images while minimizing power consumption.

[0069] When comparing liquid crystal efficiency, the array substrates generally use a format of 1 subpixel containing two domains, with the upper and lower domains compensating each other. However, due to the overlap and conflict of electric fields between the two domains in the middle of the second electrode, the light efficiency decreases. As shown in the light emission from a respective subpixel in an array substrate depicted in FIG. 3, the middle area appears darker. By having at least one or two gate lines in the middle of the subpixels, the inefficient area can be blocked, and light efficiency can be improved.

[0070] In one example, the array substrate depicted in FIG. 3 has a charge potential difference of 29.5819, the array substrate depicted in FIG. 5 has a charge potential difference of 31.5964. In another example, the array substrate depicted in FIG. 3 has a storage capacitance of 2.6277, the array substrate depicted in FIG. 4 has a storage capacitance of 4.9696, and the array substrate depicted in FIG. 5 has a storage capacitance of 11.9115. In another example, the array substrate depicted in FIG. 3 has a pixel transition of 3.1246, the array substrate depicted in FIG. 4 has a pixel transition of 1.6521, and the array substrate depicted in FIG. 5 has a pixel transition of 0.5082. A lower value of pixel transition indicates better image uniformity and smoothness. The array substrate depicted in FIG. 5 has a better image quality as compared to the array substrates depicted in FIG. 3 and FIG. 4.

[0071] FIG. 9 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure. Due to the connection method of the four gate lines in an array substrate having a quadruple gate configuration, which takes into account the needs of array substrate for column inversion and the requirement for the same color, polarity, and data line, a minimum repeating unit of subpixels of different colors in the array substrate includes 24 columns of sub-pixels, corresponding to six data lines, as shown in FIG. 9.

[0072] As used herein, the term "minimum repeating unit of subpixels of different colors in the array substrate" refers to the smallest grouping of subpixels, each corresponding to different colors (typically red, green, and blue) , that repeats regularly across the array substrate to form the full pixel structure of the display. This repeating unit defines the fundamental arrangement of subpixels, ensuring the proper distribution of colors necessary for color reproduction in the display. The area encircled by dash lines in FIG. 9 denotes a minimum repeating unit of transistor-gate line connection. In some embodiments, in the minimum repeating unit of transistor-gate line connection, each gate line is connected to two transistors. As used herein, the term “minimum repeating unit of transistor-gate line connection” refers to the smallest arrangement of transistors and gate lines that repeats throughout the array substrate to form the overall transistor-gate structure. The minimum repeating unit of transistor-gate line connection defines the fundamental structure for connecting transistors to gate lines in a specific pattern or configuration, ensuring uniformity and performance in display driving.

[0073] In some embodiments, the plurality of gate lines extend along a first direction DR1 (e.g., a row direction) , and the plurality of data lines extend along a second direction DR2 (e.g., a column direction) . In some embodiments, the plurality of gate lines include a first gate line G1, a second gate line G2, a third gate line G3, a fourth gate line G4, a fifth gate line G5, a sixth gate line G6, a seventh gate line G7, an eighth gate line G8, a ninth gate line G9, a tenth gate line G10, an eleventh gate line G11, and a twelfth gate line G12, sequentially arranged along the second direction. In some embodiments, the plurality of data lines include a first data line RD1, a second data line GD1, a third data line BD1, a fourth data line RD2, a fifth data line GD2, and a sixth data line BD2. The first data line RD1 is configured to provide data signals to multiple columns of red subpixels. The fourth data line RD2 is configured to provide data signals to different multiple columns of red subpixels. The second data line GD1 is configured to provide data signals to multiple columns of green subpixels. The fifth data line GD2 is configured to provide data signals to different multiple columns of green subpixels. The third data line BD1 is configured to provide data signals to multiple columns of blue subpixels. The sixth data line BD2 is configured to provide data signals to different multiple columns of blue subpixels.

[0074] In some embodiments, the plurality of gate lines include a first gate line G1, a second gate line G2, a third gate line G3, and a fourth gate line G4 sequentially arranged along the second direction DR2. In some embodiments, the minimum repeating unit of transistor-gate line connection includes a first subpixel sp1, a second subpixel sp2, a third subpixel sp3, a fourth subpixel sp4, a fifth subpixel sp5, a sixth subpixel sp6, a seventh subpixel sp7, and an eighth subpixel sp8, sequentially arranged along the first direction DR1. The first gate line G1 is connected to transistors in the first subpixel sp1 and the second subpixel sp2, the third gate line G3 is connected to transistors in the third subpixel sp3 and the fourth subpixel sp4, the second gate line G2 is connected to transistors in the fifth subpixel sp5 and the sixth subpixel sp6, and the fourth gate line G4 is connected to transistors in the seventh subpixel sp7 and the eighth subpixel sp8.

[0075] In alternative embodiments, the plurality of gate lines include a first gate line G1, a second gate line G2, a third gate line G3, and a fourth gate line G4 sequentially arranged along the second direction DR2. In some embodiments, the minimum repeating unit of transistor-gate line connection includes a first subpixel sp1, a second subpixel sp2, a third subpixel sp3, a fourth subpixel sp4, a fifth subpixel sp5, a sixth subpixel sp6, a seventh subpixel sp7, and an eighth subpixel sp8, sequentially arranged along the first direction DR1. The first gate line G1 is connected to transistors in the first subpixel sp1 and the second subpixel sp2, the third gate line G3 is connected to transistors in the third subpixel sp3 and the fourth subpixel sp4, the fourth gate line G4 is connected to transistors in the fifth subpixel sp5 and the sixth subpixel sp6, and the second gate line G2 is connected to transistors in the seventh subpixel sp7 and the eighth subpixel sp8.

[0076] In alternative embodiments, the plurality of gate lines include a first gate line G1, a second gate line G2, a third gate line G3, and a fourth gate line G4 sequentially arranged along the second direction DR2. In some embodiments, the minimum repeating unit of transistor-gate line connection includes a first subpixel sp1, a second subpixel sp2, a third subpixel sp3, a fourth subpixel sp4, a fifth subpixel sp5, a sixth subpixel sp6, a seventh subpixel sp7, and an eighth subpixel sp8, sequentially arranged along the first direction DR1. The first gate line G1 is connected to transistors in the first subpixel sp1 and the second subpixel sp2, the second gate line G2 is connected to transistors in the third subpixel sp3 and the fourth subpixel sp4, the third gate line G3 is connected to transistors in the fifth subpixel sp5 and the sixth subpixel sp6, and the fourth gate line G4 is connected to transistors in the seventh subpixel sp7 and the eighth subpixel sp8.

[0077] In alternative embodiments, the plurality of gate lines include a first gate line G1, a second gate line G2, a third gate line G3, and a fourth gate line G4 sequentially arranged along the second direction DR2. In some embodiments, the minimum repeating unit of transistor-gate line connection includes a first subpixel sp1, a second subpixel sp2, a third subpixel sp3, a fourth subpixel sp4, a fifth subpixel sp5, a sixth subpixel sp6, a seventh subpixel sp7, and an eighth subpixel sp8, sequentially arranged along the first direction DR1. The first gate line G1 is connected to transistors in the first subpixel sp1 and the second subpixel sp2, the second gate line G2 is connected to transistors in the third subpixel sp3 and the fourth subpixel sp4, the fourth gate line G4 is connected to transistors in the fifth subpixel sp5 and the sixth subpixel sp6, and the third gate line G3 is connected to transistors in the seventh subpixel sp7 and the eighth subpixel sp8.

[0078] In alternative embodiments, the plurality of gate lines include a first gate line G1, a second gate line G2, a third gate line G3, and a fourth gate line G4 sequentially arranged along the second direction DR2. In some embodiments, the minimum repeating unit of transistor-gate line connection includes a first subpixel sp1, a second subpixel sp2, a third subpixel sp3, a fourth subpixel sp4, a fifth subpixel sp5, a sixth subpixel sp6, a seventh subpixel sp7, and an eighth subpixel sp8, sequentially arranged along the first direction DR1. The first gate line G1 is connected to transistors in the first subpixel sp1 and the second subpixel sp2, the fourth gate line G4 is connected to transistors in the third subpixel sp3 and the fourth subpixel sp4, the third gate line G3 is connected to transistors in the fifth subpixel sp5 and the sixth subpixel sp6, and the second gate line G2 is connected to transistors in the seventh subpixel sp7 and the eighth subpixel sp8.

[0079] In alternative embodiments, the plurality of gate lines include a first gate line G1, a second gate line G2, a third gate line G3, and a fourth gate line G4 sequentially arranged along the second direction DR2. In some embodiments, the minimum repeating unit of transistor-gate line connection includes a first subpixel sp1, a second subpixel sp2, a third subpixel sp3, a fourth subpixel sp4, a fifth subpixel sp5, a sixth subpixel sp6, a seventh subpixel sp7, and an eighth subpixel sp8, sequentially arranged along the first direction DR1. The first gate line G1 is connected to transistors in the first subpixel sp1 and the second subpixel sp2, the fourth gate line G4 is connected to transistors in the third subpixel sp3 and the fourth subpixel sp4, the second gate line G2 is connected to transistors in the fifth subpixel sp5 and the sixth subpixel sp6, and the third gate line G3 is connected to transistors in the seventh subpixel sp7 and the eighth subpixel sp8.

[0080] FIG. 10 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 10, a minimum repeating unit of subpixels of different colors in the array substrate includes 24 columns of sub-pixels, corresponding to six data lines. The area encircled by dash lines in FIG. 10 denotes a minimum repeating unit of transistor-gate line connection. In some embodiments, in the minimum repeating unit of transistor-gate line connection, each gate line is connected to sixth transistors.

[0081] In some embodiments, the plurality of gate lines extend along a first direction DR1 (e.g., a row direction) , and the plurality of data lines extend along a second direction DR2 (e.g., a column direction) . In some embodiments, the plurality of gate lines include a first gate line G1, a second gate line G2, a third gate line G3, a fourth gate line G4, a fifth gate line G5, a sixth gate line G6, a seventh gate line G7, and an eighth gate line G8, sequentially arranged along the second direction. In some embodiments, the plurality of data lines include a first data line RD1, a second data line GD1, a third data line BD1, a fourth data line RD2, a fifth data line GD2, and a sixth data line BD2. The first data line RD1 is configured to provide data signals to multiple columns of red subpixels. The fourth data line RD2 is configured to provide data signals to different multiple columns of red subpixels. The second data line GD1 is configured to provide data signals to multiple columns of green subpixels. The fifth data line GD2 is configured to provide data signals to different multiple columns of green subpixels. The third data line BD1 is configured to provide data signals to multiple columns of blue subpixels. The sixth data line BD2 is configured to provide data signals to different multiple columns of blue subpixels.

[0082] In some embodiments, the plurality of gate lines include a first gate line G1, a second gate line G2, a third gate line G3, and a fourth gate line G4 sequentially arranged along the second direction DR2. In some embodiments, the minimum repeating unit of transistor-gate line connection includes a first subpixel sp1, a second subpixel sp2, a third subpixel sp3, a fourth subpixel sp4, a fifth subpixel sp5, a sixth subpixel sp6, a seventh subpixel sp7, an eighth subpixel sp8, a ninth subpixel sp9, a tenth subpixel sp10, an eleventh subpixel sp11, a twelfth subpixel sp12, a thirteenth subpixel sp13, a fourteenth subpixel sp14, a fifteenth subpixel sp15, a sixteenth subpixel sp16, a seventeenth subpixel sp17, an eighteenth subpixel sp18, a nineteenth subpixel sp19, a twentieth subpixel sp20, a twenty-first subpixel sp21, a twenty-second subpixel sp22, a twenty-third subpixel sp23, and a twenty-fourth subpixel sp24, sequentially arranged along the first direction DR1. The first gate line G1 is connected to transistors in the first subpixel sp1, the second subpixel sp2, the third subpixel sp3 and the fourth subpixel sp4, the fifth subpixel sp5, and the sixth subpixel sp6. The third gate line G3 is connected to transistors in the seventh subpixel sp7, the eighth subpixel sp8, the ninth subpixel sp9, the tenth subpixel sp10, the eleventh subpixel sp11, and the twelfth subpixel sp12. The second gate line G2 is connected to transistors in, the thirteenth subpixel sp13, the fourteenth subpixel sp14, the fifteenth subpixel sp15, the sixteenth subpixel sp16, the seventeenth subpixel sp17, and the eighteenth subpixel sp18. The fourth gate line G4 is connected to transistors in the nineteenth subpixel sp19, the twentieth subpixel sp20, the twenty-first subpixel sp21, the twenty-second subpixel sp22, the twenty-third subpixel sp23, and the twenty-fourth subpixel sp24.

[0083] In alternative embodiments, the plurality of gate lines include a first gate line G1, a second gate line G2, a third gate line G3, and a fourth gate line G4 sequentially arranged along the second direction DR2. In some embodiments, the minimum repeating unit of transistor-gate line connection includes a first subpixel sp1, a second subpixel sp2, a third subpixel sp3, a fourth subpixel sp4, a fifth subpixel sp5, a sixth subpixel sp6, a seventh subpixel sp7, an eighth subpixel sp8, a ninth subpixel sp9, a tenth subpixel sp10, an eleventh subpixel sp11, a twelfth subpixel sp12, a thirteenth subpixel sp13, a fourteenth subpixel sp14, a fifteenth subpixel sp15, a sixteenth subpixel sp16, a seventeenth subpixel sp17, an eighteenth subpixel sp18, a nineteenth subpixel sp19, a twentieth subpixel sp20, a twenty-first subpixel sp21, a twenty-second subpixel sp22, a twenty-third subpixel sp23, and a twenty-fourth subpixel sp24, sequentially arranged along the first direction DR1. The first gate line G1 is connected to transistors in the first subpixel sp1, the second subpixel sp2, the third subpixel sp3 and the fourth subpixel sp4, the fifth subpixel sp5, and the sixth subpixel sp6. The third gate line G3 is connected to transistors in the seventh subpixel sp7, the eighth subpixel sp8, the ninth subpixel sp9, the tenth subpixel sp10, the eleventh subpixel sp11, and the twelfth subpixel sp12. The fourth gate line G4 is connected to transistors in, the thirteenth subpixel sp13, the fourteenth subpixel sp14, the fifteenth subpixel sp15, the sixteenth subpixel sp16, the seventeenth subpixel sp17, and the eighteenth subpixel sp18. The second gate line G2 is connected to transistors in the nineteenth subpixel sp19, the twentieth subpixel sp20, the twenty-first subpixel sp21, the twenty-second subpixel sp22, the twenty-third subpixel sp23, and the twenty-fourth subpixel sp24.

[0084] In alternative embodiments, the plurality of gate lines include a first gate line G1, a second gate line G2, a third gate line G3, and a fourth gate line G4 sequentially arranged along the second direction DR2. In some embodiments, the minimum repeating unit of transistor-gate line connection includes a first subpixel sp1, a second subpixel sp2, a third subpixel sp3, a fourth subpixel sp4, a fifth subpixel sp5, a sixth subpixel sp6, a seventh subpixel sp7, an eighth subpixel sp8, a ninth subpixel sp9, a tenth subpixel sp10, an eleventh subpixel sp11, a twelfth subpixel sp12, a thirteenth subpixel sp13, a fourteenth subpixel sp14, a fifteenth subpixel sp15, a sixteenth subpixel sp16, a seventeenth subpixel sp17, an eighteenth subpixel sp18, a nineteenth subpixel sp19, a twentieth subpixel sp20, a twenty-first subpixel sp21, a twenty-second subpixel sp22, a twenty-third subpixel sp23, and a twenty-fourth subpixel sp24, sequentially arranged along the first direction DR1. The first gate line G1 is connected to transistors in the first subpixel sp1, the second subpixel sp2, the third subpixel sp3 and the fourth subpixel sp4, the fifth subpixel sp5, and the sixth subpixel sp6. The second gate line G2 is connected to transistors in the seventh subpixel sp7, the eighth subpixel sp8, the ninth subpixel sp9, the tenth subpixel sp10, the eleventh subpixel sp11, and the twelfth subpixel sp12. The third gate line G3 is connected to transistors in, the thirteenth subpixel sp13, the fourteenth subpixel sp14, the fifteenth subpixel sp15, the sixteenth subpixel sp16, the seventeenth subpixel sp17, and the eighteenth subpixel sp18. The fourth gate line G4 is connected to transistors in the nineteenth subpixel sp19, the twentieth subpixel sp20, the twenty-first subpixel sp21, the twenty-second subpixel sp22, the twenty-third subpixel sp23, and the twenty-fourth subpixel sp24.

[0085] In alternative embodiments, the plurality of gate lines include a first gate line G1, a second gate line G2, a third gate line G3, and a fourth gate line G4 sequentially arranged along the second direction DR2. In some embodiments, the minimum repeating unit of transistor-gate line connection includes a first subpixel sp1, a second subpixel sp2, a third subpixel sp3, a fourth subpixel sp4, a fifth subpixel sp5, a sixth subpixel sp6, a seventh subpixel sp7, an eighth subpixel sp8, a ninth subpixel sp9, a tenth subpixel sp10, an eleventh subpixel sp11, a twelfth subpixel sp12, a thirteenth subpixel sp13, a fourteenth subpixel sp14, a fifteenth subpixel sp15, a sixteenth subpixel sp16, a seventeenth subpixel sp17, an eighteenth subpixel sp18, a nineteenth subpixel sp19, a twentieth subpixel sp20, a twenty-first subpixel sp21, a twenty-second subpixel sp22, a twenty-third subpixel sp23, and a twenty-fourth subpixel sp24, sequentially arranged along the first direction DR1. The first gate line G1 is connected to transistors in the first subpixel sp1, the second subpixel sp2, the third subpixel sp3 and the fourth subpixel sp4, the fifth subpixel sp5, and the sixth subpixel sp6. The second gate line G2 is connected to transistors in the seventh subpixel sp7, the eighth subpixel sp8, the ninth subpixel sp9, the tenth subpixel sp10, the eleventh subpixel sp11, and the twelfth subpixel sp12. The fourth gate line G4 is connected to transistors in, the thirteenth subpixel sp13, the fourteenth subpixel sp14, the fifteenth subpixel sp15, the sixteenth subpixel sp16, the seventeenth subpixel sp17, and the eighteenth subpixel sp18. The third gate line G3 is connected to transistors in the nineteenth subpixel sp19, the twentieth subpixel sp20, the twenty-first subpixel sp21, the twenty-second subpixel sp22, the twenty-third subpixel sp23, and the twenty-fourth subpixel sp24.

[0086] In alternative embodiments, the plurality of gate lines include a first gate line G1, a second gate line G2, a third gate line G3, and a fourth gate line G4 sequentially arranged along the second direction DR2. In some embodiments, the minimum repeating unit of transistor-gate line connection includes a first subpixel sp1, a second subpixel sp2, a third subpixel sp3, a fourth subpixel sp4, a fifth subpixel sp5, a sixth subpixel sp6, a seventh subpixel sp7, an eighth subpixel sp8, a ninth subpixel sp9, a tenth subpixel sp10, an eleventh subpixel sp11, a twelfth subpixel sp12, a thirteenth subpixel sp13, a fourteenth subpixel sp14, a fifteenth subpixel sp15, a sixteenth subpixel sp16, a seventeenth subpixel sp17, an eighteenth subpixel sp18, a nineteenth subpixel sp19, a twentieth subpixel sp20, a twenty-first subpixel sp21, a twenty-second subpixel sp22, a twenty-third subpixel sp23, and a twenty-fourth subpixel sp24, sequentially arranged along the first direction DR1. The first gate line G1 is connected to transistors in the first subpixel sp1, the second subpixel sp2, the third subpixel sp3 and the fourth subpixel sp4, the fifth subpixel sp5, and the sixth subpixel sp6. The fourth gate line G4 is connected to transistors in the seventh subpixel sp7, the eighth subpixel sp8, the ninth subpixel sp9, the tenth subpixel sp10, the eleventh subpixel sp11, and the twelfth subpixel sp12. The third gate line G3 is connected to transistors in, the thirteenth subpixel sp13, the fourteenth subpixel sp14, the fifteenth subpixel sp15, the sixteenth subpixel sp16, the seventeenth subpixel sp17, and the eighteenth subpixel sp18. The second gate line G2 is connected to transistors in the nineteenth subpixel sp19, the twentieth subpixel sp20, the twenty-first subpixel sp21, the twenty-second subpixel sp22, the twenty-third subpixel sp23, and the twenty-fourth subpixel sp24.

[0087] In alternative embodiments, the plurality of gate lines include a first gate line G1, a second gate line G2, a third gate line G3, and a fourth gate line G4 sequentially arranged along the second direction DR2. In some embodiments, the minimum repeating unit of transistor-gate line connection includes a first subpixel sp1, a second subpixel sp2, a third subpixel sp3, a fourth subpixel sp4, a fifth subpixel sp5, a sixth subpixel sp6, a seventh subpixel sp7, an eighth subpixel sp8, a ninth subpixel sp9, a tenth subpixel sp10, an eleventh subpixel sp11, a twelfth subpixel sp12, a thirteenth subpixel sp13, a fourteenth subpixel sp14, a fifteenth subpixel sp15, a sixteenth subpixel sp16, a seventeenth subpixel sp17, an eighteenth subpixel sp18, a nineteenth subpixel sp19, a twentieth subpixel sp20, a twenty-first subpixel sp21, a twenty-second subpixel sp22, a twenty-third subpixel sp23, and a twenty-fourth subpixel sp24, sequentially arranged along the first direction DR1. The first gate line G1 is connected to transistors in the first subpixel sp1, the second subpixel sp2, the third subpixel sp3 and the fourth subpixel sp4, the fifth subpixel sp5, and the sixth subpixel sp6. The fourth gate line G4 is connected to transistors in the seventh subpixel sp7, the eighth subpixel sp8, the ninth subpixel sp9, the tenth subpixel sp10, the eleventh subpixel sp11, and the twelfth subpixel sp12. The second gate line G2 is connected to transistors in, the thirteenth subpixel sp13, the fourteenth subpixel sp14, the fifteenth subpixel sp15, the sixteenth subpixel sp16, the seventeenth subpixel sp17, and the eighteenth subpixel sp18. The third gate line G3 is connected to transistors in the nineteenth subpixel sp19, the twentieth subpixel sp20, the twenty-first subpixel sp21, the twenty-second subpixel sp22, the twenty-third subpixel sp23, and the twenty-fourth subpixel sp24.

[0088] In the array substrates depicted in FIG. 9 and FIG. 10, in some embodiments, a first gate line G1, a second gate line G2, a third gate line G3, and a fourth gate line G4 are configured to provide gate driving signals to a row of subpixels. In some embodiments, at least one gate line (e.g., G1) of the plurality of gate lines is between light emitting areas of one row of subpixels and light emitting areas of a first adjacent row of subpixels; at least another one gate line (e.g., G4) of the plurality of gate lines is between the light emitting areas of the one row of subpixels and light emitting areas of a second adjacent row of subpixels; and at least two gate lines (e.g., G2 and G3) of the plurality of gate lines cross over the one row of subpixels. The first adjacent row of subpixels, the one row of subpixels, and the second adjacent row of subpixels are sequentially arranged.

[0089] The inventors of the present disclosure discover that the array substrate according to the present disclosure can reduce the risk of H-line issues caused by charging during driving.

[0090] In a first example, the plurality of gate lines include a first gate line G1, a second gate line G2, a third gate line G3, and a fourth gate line G4 sequentially arranged along the second direction DR2. In some embodiments, the minimum repeating unit of transistor-gate line connection includes a first subpixel sp1, a second subpixel sp2, a third subpixel sp3, a fourth subpixel sp4, a fifth subpixel sp5, a sixth subpixel sp6, a seventh subpixel sp7, an eighth subpixel sp8, a ninth subpixel sp9, a tenth subpixel sp10, an eleventh subpixel sp11, a twelfth subpixel sp12, a thirteenth subpixel sp13, a fourteenth subpixel sp14, a fifteenth subpixel sp15, a sixteenth subpixel sp16, a seventeenth subpixel sp17, an eighteenth subpixel sp18, a nineteenth subpixel sp19, a twentieth subpixel sp20, a twenty-first subpixel sp21, a twenty-second subpixel sp22, a twenty-third subpixel sp23, and a twenty-fourth subpixel sp24, sequentially arranged along the first direction DR1. The first gate line G1 is connected to transistors in the first subpixel sp1, the second subpixel sp2, the third subpixel sp3 and the fourth subpixel sp4, the fifth subpixel sp5, and the sixth subpixel sp6. The second gate line G2 is connected to transistors in the seventh subpixel sp7, the eighth subpixel sp8, the ninth subpixel sp9, the tenth subpixel sp10, the eleventh subpixel sp11, and the twelfth subpixel sp12. The third gate line G3 is connected to transistors in, the thirteenth subpixel sp13, the fourteenth subpixel sp14, the fifteenth subpixel sp15, the sixteenth subpixel sp16, the seventeenth subpixel sp17, and the eighteenth subpixel sp18. The fourth gate line G4 is connected to transistors in the nineteenth subpixel sp19, the twentieth subpixel sp20, the twenty-first subpixel sp21, the twenty-second subpixel sp22, the twenty-third subpixel sp23, and the twenty-fourth subpixel sp24. The array substrate according to the first example has a charge potential difference of 29.9625, a storage capacitance of 6.8125, and a pixel transition of 1.1579.

[0091] In a second example, the minimum repeating unit of transistor-gate line connection includes a first subpixel sp1, a second subpixel sp2, a third subpixel sp3, a fourth subpixel sp4, a fifth subpixel sp5, a sixth subpixel sp6, a seventh subpixel sp7, an eighth subpixel sp8, a ninth subpixel sp9, a tenth subpixel sp10, an eleventh subpixel sp11, a twelfth subpixel sp12, a thirteenth subpixel sp13, a fourteenth subpixel sp14, a fifteenth subpixel sp15, a sixteenth subpixel sp16, a seventeenth subpixel sp17, an eighteenth subpixel sp18, a nineteenth subpixel sp19, a twentieth subpixel sp20, a twenty-first subpixel sp21, a twenty-second subpixel sp22, a twenty-third subpixel sp23, and a twenty-fourth subpixel sp24, sequentially arranged along the first direction DR1. The first gate line G1 is connected to transistors in the first subpixel sp1, the second subpixel sp2, the third subpixel sp3 and the fourth subpixel sp4, the fifth subpixel sp5, and the sixth subpixel sp6. The third gate line G3 is connected to transistors in the seventh subpixel sp7, the eighth subpixel sp8, the ninth subpixel sp9, the tenth subpixel sp10, the eleventh subpixel sp11, and the twelfth subpixel sp12. The fourth gate line G4 is connected to transistors in, the thirteenth subpixel sp13, the fourteenth subpixel sp14, the fifteenth subpixel sp15, the sixteenth subpixel sp16, the seventeenth subpixel sp17, and the eighteenth subpixel sp18. The second gate line G2 is connected to transistors in the nineteenth subpixel sp19, the twentieth subpixel sp20, the twenty-first subpixel sp21, the twenty-second subpixel sp22, the twenty-third subpixel sp23, and the twenty-fourth subpixel sp24. The array substrate according to the second example has a charge potential difference of 29.9623, a storage capacitance of 12.0234, and a pixel transition of 0.6449.

[0092] In a third example, the plurality of gate lines include a first gate line G1, a second gate line G2, a third gate line G3, and a fourth gate line G4 sequentially arranged along the second direction DR2. In some embodiments, the minimum repeating unit of transistor-gate line connection includes a first subpixel sp1, a second subpixel sp2, a third subpixel sp3, a fourth subpixel sp4, a fifth subpixel sp5, a sixth subpixel sp6, a seventh subpixel sp7, and an eighth subpixel sp8, sequentially arranged along the first direction DR1. The first gate line G1 is connected to transistors in the first subpixel sp1 and the second subpixel sp2, the third gate line G3 is connected to transistors in the third subpixel sp3 and the fourth subpixel sp4, the second gate line G2 is connected to transistors in the fifth subpixel sp5 and the sixth subpixel sp6, and the fourth gate line G4 is connected to transistors in the seventh subpixel sp7 and the eighth subpixel sp8. The array substrate according to the third example has a charge potential difference of 31.5964, a storage capacitance of 11.9115, and a pixel transition of 0.5082.

[0093] FIG. 11 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 11, due to the connection method of the four gate lines in an array substrate having a quadruple gate configuration, which takes into account the needs of array substrate for column inversion and the requirement for the same color, polarity, and data line, a minimum repeating unit of subpixels of different colors in the array substrate includes 24 columns of sub-pixels, corresponding to six data lines. The area encircled by dash lines in FIG. 11 denotes a minimum repeating unit of transistor-gate line connection. In some embodiments, in the minimum repeating unit of transistor-gate line connection, each gate line is connected to two transistors.

[0094] In some embodiments, the plurality of gate lines extend along a first direction DR1 (e.g., a row direction) , and the plurality of data lines extend along a second direction DR2 (e.g., a column direction) . In some embodiments, the plurality of gate lines include a first gate line G1, a second gate line G2, a third gate line G3, a fourth gate line G4, a fifth gate line G5, a sixth gate line G6, a seventh gate line G7, and an eighth gate line G8, sequentially arranged along the second direction. In some embodiments, the plurality of data lines include a first data line RD1, a second data line GD1, a third data line BD1, a fourth data line RD2, a fifth data line GD2, and a sixth data line BD2. The first data line RD1 is configured to provide data signals to multiple columns of red subpixels. The fourth data line RD2 is configured to provide data signals to different multiple columns of red subpixels. The second data line GD1 is configured to provide data signals to multiple columns of green subpixels. The fifth data line GD2 is configured to provide data signals to different multiple columns of green subpixels. The third data line BD1 is configured to provide data signals to multiple columns of blue subpixels. The sixth data line BD2 is configured to provide data signals to different multiple columns of blue subpixels.

[0095] In some embodiments, the plurality of gate lines include a first gate line G1, a second gate line G2, a third gate line G3, and a fourth gate line G4 sequentially arranged along the second direction DR2. In some embodiments, the minimum repeating unit of transistor-gate line connection includes a first subpixel sp1, a second subpixel sp2, a third subpixel sp3, a fourth subpixel sp4, a fifth subpixel sp5, a sixth subpixel sp6, a seventh subpixel sp7, and an eighth subpixel sp8, sequentially arranged along the first direction DR1. The first gate line G1 is connected to transistors in the first subpixel sp1 and the second subpixel sp2, the third gate line G3 is connected to transistors in the third subpixel sp3 and the fourth subpixel sp4, the second gate line G2 is connected to transistors in the fifth subpixel sp5 and the sixth subpixel sp6, and the fourth gate line G4 is connected to transistors in the seventh subpixel sp7 and the eighth subpixel sp8.

[0096] In the array substrate depicted in FIG. 11, a first gate line G1, a second gate line G2, a third gate line G3, and a fourth gate line G4 are configured to provide gate driving signals to a row of subpixels. In some embodiments, at least one gate line (e.g., G1) of the plurality of gate lines is between light emitting areas of one row of subpixels and light emitting areas of a first adjacent row of subpixels; at least two gate lines (e.g., G3 and G4) of the plurality of gate lines are between the light emitting areas of the one row of subpixels and light emitting areas of a second adjacent row of subpixels; and at least another one gate line (e.g., G2) of the plurality of gate lines crosses over the one row of subpixels. The first adjacent row of subpixels, the one row of subpixels, and the second adjacent row of subpixels are sequentially arranged.

[0097] FIG. 12 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure. The array substrate depicted in FIG. 12 corresponds to the array substrate depicted in FIG. 11. Referring to FIG. 12, the array substrate in some embodiments further includes a plurality of spacers PS spacing apart the array substrate from a counter substrate. In some embodiments, a respective spacer of the plurality of spacers PS is at least partially in a subpixel of a first color spc1 and / or at least partially in a subpixel of a third color spc3. In some embodiments, the respective spacer is outside a subpixel of a second color spc2. In one example, the subpixel of the first color spc1 is a red subpixel, the subpixel of the second color spc2 is a green subpixel, and the subpixel of the third color spc3 is a blue subpixel.

[0098] In some embodiments, an orthographic projection of the respective spacer on a base substrate at least partially overlaps with an orthographic projection of a subpixel of a first color spc1 on the base substrate, and / or at least partially overlaps with an orthographic projection of a subpixel of a third color spc3 on the base substrate. In some embodiments, the orthographic projection of the respective spacer on the base substrate is non-overlapping with an orthographic projection of a subpixel of a second color spc2 on the base substrate.

[0099] The inventors of the present disclosure discover that, considering the alignment after the respective spacer is moved, the position of the respective spacer relative to the gate lines and transistors needs to be consistent, either above or below. The respective spacer should not be placed in the center of a single sub-pixel, as this would reduce the aperture ratio of that pixel. Instead, it is preferred to position the respective spacer between two rows of sub-pixels, allowing sub-pixels in both rows to share the loss in aperture ratio.

[0100] FIG. 13 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure. The array substrate depicted in FIG. 13 corresponds to the array substrate depicted in FIG. 9. Referring to FIG. 13, the array substrate in some embodiments further includes a plurality of spacers PS spacing apart the array substrate from a counter substrate. In some embodiments, a respective spacer of the plurality of spacers PS is at least partially in a subpixel of a first color spc1 and / or at least partially in a subpixel of a third color spc3. In some embodiments, the respective spacer is outside a subpixel of a second color spc2. In one example, the subpixel of the first color spc1 is a red subpixel, the subpixel of the second color spc2 is a green subpixel, and the subpixel of the third color spc3 is a blue subpixel.

[0101] In some embodiments, an orthographic projection of the respective spacer on a base substrate at least partially overlaps with an orthographic projection of a subpixel of a first color spc1 on the base substrate, and / or at least partially overlaps with an orthographic projection of a subpixel of a third color spc3 on the base substrate. In some embodiments, the orthographic projection of the respective spacer on the base substrate is non-overlapping with an orthographic projection of a subpixel of a second color spc2 on the base substrate.

[0102] The inventors of the present disclosure discover that, considering the alignment after the respective spacer is moved, the position of the respective spacer relative to the gate lines and transistors needs to be consistent, either above or below. The respective spacer should not be placed in the center of a single sub-pixel, as this would reduce the aperture ratio of that pixel. Instead, it is preferred to position the respective spacer between two rows of sub-pixels, allowing sub-pixels in both rows to share the loss in aperture ratio.

[0103] Comparing the distribution of the plurality of spacers PS in the array substrate depicted in FIG. 12 with the distribution of the plurality of spacers PS in the array substrate depicted in FIG. 13, a distribution density of the plurality of spacers PS in the array substrate depicted in FIG. 12 doubles a distribution density of the plurality of spacers PS in the array substrate depicted in FIG. 13. Given the same layout requirements, the distribution randomness of the plurality of spacers PS in the array substrate depicted in FIG. 12 is significantly increased, which reduces the risk of spacer mura (image quality defects caused by uneven spacer distribution) due to the arrangement of the plurality of spacers PS.

[0104] FIG. 14 depicts a distribution of a plurality of spacers in an array substrate depicted in FIG. 12. FIG. 15 depicts a distribution of a plurality of spacers in an array substrate depicted in FIG. 13. Referring to FIG. 14 and FIG. 15, comparing the distribution of the plurality of spacers PS in the array substrate depicted in FIG. 12 with the distribution of the plurality of spacers PS in the array substrate depicted in FIG. 13, the distribution randomness of the plurality of spacers PS in the array substrate depicted in FIG. 12 is significantly greater than the distribution randomness of the plurality of spacers PS in the array substrate depicted in FIG. 13, significantly reducing the risk of spacer mura (image quality defects caused by uneven spacer distribution) due to the arrangement of the plurality of spacers PS. In some embodiments, the array substrate further includes a plurality of auxiliary spacers APS.

[0105] FIG. 16 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 16, due to the connection method of the four gate lines in an array substrate having a quadruple gate configuration, which takes into account the needs of array substrate for column inversion and the requirement for the same color, polarity, and data line, a minimum repeating unit of subpixels of different colors in the array substrate includes 24 columns of sub-pixels, corresponding to six data lines. The area encircled by dash lines in FIG. 16 denotes a minimum repeating unit of transistor-gate line connection. In some embodiments, in the minimum repeating unit of transistor-gate line connection, each gate line is connected to two transistors.

[0106] In some embodiments, the plurality of gate lines extend along a first direction DR1 (e.g., a row direction) , and the plurality of data lines extend along a second direction DR2 (e.g., a column direction) . In some embodiments, the plurality of gate lines include a first gate line G1, a second gate line G2, a third gate line G3, a fourth gate line G4, a fifth gate line G5, a sixth gate line G6, a seventh gate line G7, and an eighth gate line G8, sequentially arranged along the second direction. In some embodiments, the plurality of data lines include a first data line DLR1, a second data line DLG1, a third data line DLB1, a fourth data lineDL R2, a fifth data line DLG2, and a sixth data line DLB2. The first data line DLR1 is configured to provide data signals to multiple columns of red subpixels. The fourth data line DLR2 is configured to provide data signals to different multiple columns of red subpixels. The second data line DLG1 is configured to provide data signals to multiple columns of green subpixels. The fifth data line DLG2 is configured to provide data signals to different multiple columns of green subpixels. The third data line DLB1 is configured to provide data signals to multiple columns of blue subpixels. The sixth data line DLB2 is configured to provide data signals to different multiple columns of blue subpixels.

[0107] In some embodiments, the plurality of gate lines include a first gate line G1, a second gate line G2, a third gate line G3, and a fourth gate line G4 sequentially arranged along the second direction DR2. In some embodiments, the minimum repeating unit of transistor-gate line connection includes a first subpixel sp1, a second subpixel sp2, a third subpixel sp3, a fourth subpixel sp4, a fifth subpixel sp5, a sixth subpixel sp6, a seventh subpixel sp7, and an eighth subpixel sp8, sequentially arranged along the first direction DR1. The first gate line G1 is connected to transistors in the first subpixel sp1 and the second subpixel sp2, the second gate line G2 is connected to transistors in the third subpixel sp3 and the fourth subpixel sp4, the third gate line G3 is connected to transistors in the fifth subpixel sp5 and the sixth subpixel sp6, and the fourth gate line G4 is connected to transistors in the seventh subpixel sp7 and the eighth subpixel sp8.

[0108] In alternative embodiments, the plurality of gate lines include a first gate line G1, a second gate line G2, a third gate line G3, and a fourth gate line G4 sequentially arranged along the second direction DR2. In some embodiments, the minimum repeating unit of transistor-gate line connection includes a first subpixel sp1, a second subpixel sp2, a third subpixel sp3, a fourth subpixel sp4, a fifth subpixel sp5, a sixth subpixel sp6, a seventh subpixel sp7, and an eighth subpixel sp8, sequentially arranged along the first direction DR1. The first gate line G1 is connected to transistors in the first subpixel sp1 and the second subpixel sp2, the third gate line G3 is connected to transistors in the third subpixel sp3 and the fourth subpixel sp4, the second gate line G2 is connected to transistors in the fifth subpixel sp5 and the sixth subpixel sp6, and the fourth gate line G4 is connected to transistors in the seventh subpixel sp7 and the eighth subpixel sp8.

[0109] In alternative embodiments, the plurality of gate lines include a first gate line G1, a second gate line G2, a third gate line G3, and a fourth gate line G4 sequentially arranged along the second direction DR2. In some embodiments, the minimum repeating unit of transistor-gate line connection includes a first subpixel sp1, a second subpixel sp2, a third subpixel sp3, a fourth subpixel sp4, a fifth subpixel sp5, a sixth subpixel sp6, a seventh subpixel sp7, and an eighth subpixel sp8, sequentially arranged along the first direction DR1. The first gate line G1 is connected to transistors in the first subpixel sp1 and the second subpixel sp2, the third gate line G3 is connected to transistors in the third subpixel sp3 and the fourth subpixel sp4, the fourth gate line G4 is connected to transistors in the fifth subpixel sp5 and the sixth subpixel sp6, and the second gate line G2 is connected to transistors in the seventh subpixel sp7 and the eighth subpixel sp8.

[0110] In alternative embodiments, the plurality of gate lines include a first gate line G1, a second gate line G2, a third gate line G3, and a fourth gate line G4 sequentially arranged along the second direction DR2. In some embodiments, the minimum repeating unit of transistor-gate line connection includes a first subpixel sp1, a second subpixel sp2, a third subpixel sp3, a fourth subpixel sp4, a fifth subpixel sp5, a sixth subpixel sp6, a seventh subpixel sp7, and an eighth subpixel sp8, sequentially arranged along the first direction DR1. The first gate line G1 is connected to transistors in the first subpixel sp1 and the second subpixel sp2, the second gate line G2 is connected to transistors in the third subpixel sp3 and the fourth subpixel sp4, the fourth gate line G4 is connected to transistors in the fifth subpixel sp5 and the sixth subpixel sp6, and the third gate line G3 is connected to transistors in the seventh subpixel sp7 and the eighth subpixel sp8.

[0111] In alternative embodiments, the plurality of gate lines include a first gate line G1, a second gate line G2, a third gate line G3, and a fourth gate line G4 sequentially arranged along the second direction DR2. In some embodiments, the minimum repeating unit of transistor-gate line connection includes a first subpixel sp1, a second subpixel sp2, a third subpixel sp3, a fourth subpixel sp4, a fifth subpixel sp5, a sixth subpixel sp6, a seventh subpixel sp7, and an eighth subpixel sp8, sequentially arranged along the first direction DR1. The first gate line G1 is connected to transistors in the first subpixel sp1 and the second subpixel sp2, the fourth gate line G4 is connected to transistors in the third subpixel sp3 and the fourth subpixel sp4, the third gate line G3 is connected to transistors in the fifth subpixel sp5 and the sixth subpixel sp6, and the second gate line G2 is connected to transistors in the seventh subpixel sp7 and the eighth subpixel sp8.

[0112] In alternative embodiments, the plurality of gate lines include a first gate line G1, a second gate line G2, a third gate line G3, and a fourth gate line G4 sequentially arranged along the second direction DR2. In some embodiments, the minimum repeating unit of transistor-gate line connection includes a first subpixel sp1, a second subpixel sp2, a third subpixel sp3, a fourth subpixel sp4, a fifth subpixel sp5, a sixth subpixel sp6, a seventh subpixel sp7, and an eighth subpixel sp8, sequentially arranged along the first direction DR1. The first gate line G1 is connected to transistors in the first subpixel sp1 and the second subpixel sp2, the fourth gate line G4 is connected to transistors in the third subpixel sp3 and the fourth subpixel sp4, the second gate line G2 is connected to transistors in the fifth subpixel sp5 and the sixth subpixel sp6, and the third gate line G3 is connected to transistors in the seventh subpixel sp7 and the eighth subpixel sp8.

[0113] In the array substrate depicted in FIG. 16, a first gate line G1, a second gate line G2, a third gate line G3, and a fourth gate line G4 are configured to provide gate driving signals to a row of subpixels. In some embodiments, at least one gate line (e.g., G1) of the plurality of gate lines is between light emitting areas of one row of subpixels and light emitting areas of a first adjacent row of subpixels; at least two gate lines (e.g., G3 and G4) of the plurality of gate lines are between the light emitting areas of the one row of subpixels and light emitting areas of a second adjacent row of subpixels; and at least another one gate line (e.g., G2) of the plurality of gate lines crosses over the one row of subpixels. The first adjacent row of subpixels, the one row of subpixels, and the second adjacent row of subpixels are sequentially arranged.

[0114] FIG. 17 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure. The array substrate depicted in FIG. 17 corresponds to the array substrate depicted in FIG. 16. Referring to FIG. 17, the array substrate in some embodiments further includes a plurality of spacers PS spacing apart the array substrate from a counter substrate. In some embodiments, a respective spacer of the plurality of spacers PS is at least partially in a subpixel of a first color spc1 and / or at least partially in a subpixel of a third color spc3. In some embodiments, the respective spacer is outside a subpixel of a second color spc2. In one example, the subpixel of the first color spc1 is a red subpixel, the subpixel of the second color spc2 is a green subpixel, and the subpixel of the third color spc3 is a blue subpixel.

[0115] In some embodiments, an orthographic projection of the respective spacer on a base substrate at least partially overlaps with an orthographic projection of a subpixel of a first color spc1 on the base substrate, and / or at least partially overlaps with an orthographic projection of a subpixel of a third color spc3 on the base substrate. In some embodiments, the orthographic projection of the respective spacer on the base substrate is non-overlapping with an orthographic projection of a subpixel of a second color spc2 on the base substrate.

[0116] The inventors of the present disclosure discover that, considering the alignment after the respective spacer is moved, the position of the respective spacer relative to the gate lines and transistors needs to be consistent, either above or below. The respective spacer should not be placed in the center of a single sub-pixel, as this would reduce the aperture ratio of that pixel. Instead, it is preferred to position the respective spacer between two rows of sub-pixels, allowing sub-pixels in both rows to share the loss in aperture ratio.

[0117] Comparing the distribution of the plurality of spacers PS in the array substrate depicted in FIG. 17 with the distribution of the plurality of spacers PS in the array substrate depicted in FIG. 12, a distribution density of the plurality of spacers PS in the array substrate depicted in FIG. 17 is 1.5 times of a distribution density of the plurality of spacers PS in the array substrate depicted in FIG. 12. Given the same layout requirements, the distribution randomness of the plurality of spacers PS in the array substrate depicted in FIG. 17 is significantly increased, which reduces the risk of spacer mura (image quality defects caused by uneven spacer distribution) due to the arrangement of the plurality of spacers PS.

[0118] FIG. 18 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 18, a minimum repeating unit of subpixels of different colors in the array substrate includes 24 columns of sub-pixels, corresponding to six data lines. The area encircled by dash lines in FIG. 18 denotes a minimum repeating unit of transistor-gate line connection. In some embodiments, in the minimum repeating unit of transistor-gate line connection, each gate line is connected to sixth transistors.

[0119] In some embodiments, the plurality of gate lines extend along a first direction DR1 (e.g., a row direction) , and the plurality of data lines extend along a second direction DR2 (e.g., a column direction) . In some embodiments, the plurality of gate lines include a first gate line G1, a second gate line G2, a third gate line G3, a fourth gate line G4, a fifth gate line G5, a sixth gate line G6, a seventh gate line G7, and an eighth gate line G8, sequentially arranged along the second direction. In some embodiments, the plurality of data lines include a first data line RD1, a second data line GD1, a third data line BD1, a fourth data line RD2, a fifth data line GD2, and a sixth data line BD2. The first data line RD1 is configured to provide data signals to multiple columns of red subpixels. The fourth data line RD2 is configured to provide data signals to different multiple columns of red subpixels. The second data line GD1 is configured to provide data signals to multiple columns of green subpixels. The fifth data line GD2 is configured to provide data signals to different multiple columns of green subpixels. The third data line BD1 is configured to provide data signals to multiple columns of blue subpixels. The sixth data line BD2 is configured to provide data signals to different multiple columns of blue subpixels.

[0120] In some embodiments, the plurality of gate lines include a first gate line G1, a second gate line G2, a third gate line G3, and a fourth gate line G4 sequentially arranged along the second direction DR2. In some embodiments, the minimum repeating unit of transistor-gate line connection includes a first subpixel sp1, a second subpixel sp2, a third subpixel sp3, a fourth subpixel sp4, a fifth subpixel sp5, a sixth subpixel sp6, a seventh subpixel sp7, an eighth subpixel sp8, a ninth subpixel sp9, a tenth subpixel sp10, an eleventh subpixel sp11, a twelfth subpixel sp12, a thirteenth subpixel sp13, a fourteenth subpixel sp14, a fifteenth subpixel sp15, a sixteenth subpixel sp16, a seventeenth subpixel sp17, an eighteenth subpixel sp18, a nineteenth subpixel sp19, a twentieth subpixel sp20, a twenty-first subpixel sp21, a twenty-second subpixel sp22, a twenty-third subpixel sp23, and a twenty-fourth subpixel sp24, sequentially arranged along the first direction DR1. The first gate line G1 is connected to transistors in the first subpixel sp1, the second subpixel sp2, the third subpixel sp3 and the fourth subpixel sp4, the fifth subpixel sp5, and the sixth subpixel sp6. The third gate line G3 is connected to transistors in the seventh subpixel sp7, the eighth subpixel sp8, the ninth subpixel sp9, the tenth subpixel sp10, the eleventh subpixel sp11, and the twelfth subpixel sp12. The second gate line G2 is connected to transistors in, the thirteenth subpixel sp13, the fourteenth subpixel sp14, the fifteenth subpixel sp15, the sixteenth subpixel sp16, the seventeenth subpixel sp17, and the eighteenth subpixel sp18. The fourth gate line G4 is connected to transistors in the nineteenth subpixel sp19, the twentieth subpixel sp20, the twenty-first subpixel sp21, the twenty-second subpixel sp22, the twenty-third subpixel sp23, and the twenty-fourth subpixel sp24.

[0121] In alternative embodiments, the plurality of gate lines include a first gate line G1, a second gate line G2, a third gate line G3, and a fourth gate line G4 sequentially arranged along the second direction DR2. In some embodiments, the minimum repeating unit of transistor-gate line connection includes a first subpixel sp1, a second subpixel sp2, a third subpixel sp3, a fourth subpixel sp4, a fifth subpixel sp5, a sixth subpixel sp6, a seventh subpixel sp7, an eighth subpixel sp8, a ninth subpixel sp9, a tenth subpixel sp10, an eleventh subpixel sp11, a twelfth subpixel sp12, a thirteenth subpixel sp13, a fourteenth subpixel sp14, a fifteenth subpixel sp15, a sixteenth subpixel sp16, a seventeenth subpixel sp17, an eighteenth subpixel sp18, a nineteenth subpixel sp19, a twentieth subpixel sp20, a twenty-first subpixel sp21, a twenty-second subpixel sp22, a twenty-third subpixel sp23, and a twenty-fourth subpixel sp24, sequentially arranged along the first direction DR1. The first gate line G1 is connected to transistors in the first subpixel sp1, the second subpixel sp2, the third subpixel sp3 and the fourth subpixel sp4, the fifth subpixel sp5, and the sixth subpixel sp6. The third gate line G3 is connected to transistors in the seventh subpixel sp7, the eighth subpixel sp8, the ninth subpixel sp9, the tenth subpixel sp10, the eleventh subpixel sp11, and the twelfth subpixel sp12. The fourth gate line G4 is connected to transistors in, the thirteenth subpixel sp13, the fourteenth subpixel sp14, the fifteenth subpixel sp15, the sixteenth subpixel sp16, the seventeenth subpixel sp17, and the eighteenth subpixel sp18. The second gate line G2 is connected to transistors in the nineteenth subpixel sp19, the twentieth subpixel sp20, the twenty-first subpixel sp21, the twenty-second subpixel sp22, the twenty-third subpixel sp23, and the twenty-fourth subpixel sp24.

[0122] In alternative embodiments, the plurality of gate lines include a first gate line G1, a second gate line G2, a third gate line G3, and a fourth gate line G4 sequentially arranged along the second direction DR2. In some embodiments, the minimum repeating unit of transistor-gate line connection includes a first subpixel sp1, a second subpixel sp2, a third subpixel sp3, a fourth subpixel sp4, a fifth subpixel sp5, a sixth subpixel sp6, a seventh subpixel sp7, an eighth subpixel sp8, a ninth subpixel sp9, a tenth subpixel sp10, an eleventh subpixel sp11, a twelfth subpixel sp12, a thirteenth subpixel sp13, a fourteenth subpixel sp14, a fifteenth subpixel sp15, a sixteenth subpixel sp16, a seventeenth subpixel sp17, an eighteenth subpixel sp18, a nineteenth subpixel sp19, a twentieth subpixel sp20, a twenty-first subpixel sp21, a twenty-second subpixel sp22, a twenty-third subpixel sp23, and a twenty-fourth subpixel sp24, sequentially arranged along the first direction DR1. The first gate line G1 is connected to transistors in the first subpixel sp1, the second subpixel sp2, the third subpixel sp3 and the fourth subpixel sp4, the fifth subpixel sp5, and the sixth subpixel sp6. The second gate line G2 is connected to transistors in the seventh subpixel sp7, the eighth subpixel sp8, the ninth subpixel sp9, the tenth subpixel sp10, the eleventh subpixel sp11, and the twelfth subpixel sp12. The third gate line G3 is connected to transistors in, the thirteenth subpixel sp13, the fourteenth subpixel sp14, the fifteenth subpixel sp15, the sixteenth subpixel sp16, the seventeenth subpixel sp17, and the eighteenth subpixel sp18. The fourth gate line G4 is connected to transistors in the nineteenth subpixel sp19, the twentieth subpixel sp20, the twenty-first subpixel sp21, the twenty-second subpixel sp22, the twenty-third subpixel sp23, and the twenty-fourth subpixel sp24.

[0123] In alternative embodiments, the plurality of gate lines include a first gate line G1, a second gate line G2, a third gate line G3, and a fourth gate line G4 sequentially arranged along the second direction DR2. In some embodiments, the minimum repeating unit of transistor-gate line connection includes a first subpixel sp1, a second subpixel sp2, a third subpixel sp3, a fourth subpixel sp4, a fifth subpixel sp5, a sixth subpixel sp6, a seventh subpixel sp7, an eighth subpixel sp8, a ninth subpixel sp9, a tenth subpixel sp10, an eleventh subpixel sp11, a twelfth subpixel sp12, a thirteenth subpixel sp13, a fourteenth subpixel sp14, a fifteenth subpixel sp15, a sixteenth subpixel sp16, a seventeenth subpixel sp17, an eighteenth subpixel sp18, a nineteenth subpixel sp19, a twentieth subpixel sp20, a twenty-first subpixel sp21, a twenty-second subpixel sp22, a twenty-third subpixel sp23, and a twenty-fourth subpixel sp24, sequentially arranged along the first direction DR1. The first gate line G1 is connected to transistors in the first subpixel sp1, the second subpixel sp2, the third subpixel sp3 and the fourth subpixel sp4, the fifth subpixel sp5, and the sixth subpixel sp6. The second gate line G2 is connected to transistors in the seventh subpixel sp7, the eighth subpixel sp8, the ninth subpixel sp9, the tenth subpixel sp10, the eleventh subpixel sp11, and the twelfth subpixel sp12. The fourth gate line G4 is connected to transistors in, the thirteenth subpixel sp13, the fourteenth subpixel sp14, the fifteenth subpixel sp15, the sixteenth subpixel sp16, the seventeenth subpixel sp17, and the eighteenth subpixel sp18. The third gate line G3 is connected to transistors in the nineteenth subpixel sp19, the twentieth subpixel sp20, the twenty-first subpixel sp21, the twenty-second subpixel sp22, the twenty-third subpixel sp23, and the twenty-fourth subpixel sp24.

[0124] In alternative embodiments, the plurality of gate lines include a first gate line G1, a second gate line G2, a third gate line G3, and a fourth gate line G4 sequentially arranged along the second direction DR2. In some embodiments, the minimum repeating unit of transistor-gate line connection includes a first subpixel sp1, a second subpixel sp2, a third subpixel sp3, a fourth subpixel sp4, a fifth subpixel sp5, a sixth subpixel sp6, a seventh subpixel sp7, an eighth subpixel sp8, a ninth subpixel sp9, a tenth subpixel sp10, an eleventh subpixel sp11, a twelfth subpixel sp12, a thirteenth subpixel sp13, a fourteenth subpixel sp14, a fifteenth subpixel sp15, a sixteenth subpixel sp16, a seventeenth subpixel sp17, an eighteenth subpixel sp18, a nineteenth subpixel sp19, a twentieth subpixel sp20, a twenty-first subpixel sp21, a twenty-second subpixel sp22, a twenty-third subpixel sp23, and a twenty-fourth subpixel sp24, sequentially arranged along the first direction DR1. The first gate line G1 is connected to transistors in the first subpixel sp1, the second subpixel sp2, the third subpixel sp3 and the fourth subpixel sp4, the fifth subpixel sp5, and the sixth subpixel sp6. The fourth gate line G4 is connected to transistors in the seventh subpixel sp7, the eighth subpixel sp8, the ninth subpixel sp9, the tenth subpixel sp10, the eleventh subpixel sp11, and the twelfth subpixel sp12. The third gate line G3 is connected to transistors in, the thirteenth subpixel sp13, the fourteenth subpixel sp14, the fifteenth subpixel sp15, the sixteenth subpixel sp16, the seventeenth subpixel sp17, and the eighteenth subpixel sp18. The second gate line G2 is connected to transistors in the nineteenth subpixel sp19, the twentieth subpixel sp20, the twenty-first subpixel sp21, the twenty-second subpixel sp22, the twenty-third subpixel sp23, and the twenty-fourth subpixel sp24.

[0125] In alternative embodiments, the plurality of gate lines include a first gate line G1, a second gate line G2, a third gate line G3, and a fourth gate line G4 sequentially arranged along the second direction DR2. In some embodiments, the minimum repeating unit of transistor-gate line connection includes a first subpixel sp1, a second subpixel sp2, a third subpixel sp3, a fourth subpixel sp4, a fifth subpixel sp5, a sixth subpixel sp6, a seventh subpixel sp7, an eighth subpixel sp8, a ninth subpixel sp9, a tenth subpixel sp10, an eleventh subpixel sp11, a twelfth subpixel sp12, a thirteenth subpixel sp13, a fourteenth subpixel sp14, a fifteenth subpixel sp15, a sixteenth subpixel sp16, a seventeenth subpixel sp17, an eighteenth subpixel sp18, a nineteenth subpixel sp19, a twentieth subpixel sp20, a twenty-first subpixel sp21, a twenty-second subpixel sp22, a twenty-third subpixel sp23, and a twenty-fourth subpixel sp24, sequentially arranged along the first direction DR1. The first gate line G1 is connected to transistors in the first subpixel sp1, the second subpixel sp2, the third subpixel sp3 and the fourth subpixel sp4, the fifth subpixel sp5, and the sixth subpixel sp6. The fourth gate line G4 is connected to transistors in the seventh subpixel sp7, the eighth subpixel sp8, the ninth subpixel sp9, the tenth subpixel sp10, the eleventh subpixel sp11, and the twelfth subpixel sp12. The second gate line G2 is connected to transistors in, the thirteenth subpixel sp13, the fourteenth subpixel sp14, the fifteenth subpixel sp15, the sixteenth subpixel sp16, the seventeenth subpixel sp17, and the eighteenth subpixel sp18. The third gate line G3 is connected to transistors in the nineteenth subpixel sp19, the twentieth subpixel sp20, the twenty-first subpixel sp21, the twenty-second subpixel sp22, the twenty-third subpixel sp23, and the twenty-fourth subpixel sp24.

[0126] In the array substrate depicted in FIG. 18, a first gate line G1, a second gate line G2, a third gate line G3, and a fourth gate line G4 are configured to provide gate driving signals to a row of subpixels. In some embodiments, at least one gate line (e.g., G1) of the plurality of gate lines is between light emitting areas of one row of subpixels and light emitting areas of a first adjacent row of subpixels; at least two gate lines (e.g., G3 and G4) of the plurality of gate lines are between the light emitting areas of the one row of subpixels and light emitting areas of a second adjacent row of subpixels; and at least another one gate line (e.g., G2) of the plurality of gate lines crosses over the one row of subpixels. The first adjacent row of subpixels, the one row of subpixels, and the second adjacent row of subpixels are sequentially arranged.

[0127] FIG. 19 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure. The array substrate depicted in FIG. 19 corresponds to the array substrate depicted in FIG. 18. Referring to FIG. 19, the array substrate in some embodiments further includes a plurality of spacers PS spacing apart the array substrate from a counter substrate. In some embodiments, a respective spacer of the plurality of spacers PS is at least partially in a subpixel of a first color spc1 and / or at least partially in a subpixel of a third color spc3. In some embodiments, the respective spacer is outside a subpixel of a second color spc2. In one example, the subpixel of the first color spc1 is a red subpixel, the subpixel of the second color spc2 is a green subpixel, and the subpixel of the third color spc3 is a blue subpixel.

[0128] In some embodiments, an orthographic projection of the respective spacer on a base substrate at least partially overlaps with an orthographic projection of a subpixel of a first color spc1 on the base substrate, and / or at least partially overlaps with an orthographic projection of a subpixel of a third color spc3 on the base substrate. In some embodiments, the orthographic projection of the respective spacer on the base substrate is non-overlapping with an orthographic projection of a subpixel of a second color spc2 on the base substrate.

[0129] The inventors of the present disclosure discover that, considering the alignment after the respective spacer is moved, the position of the respective spacer relative to the gate lines and transistors needs to be consistent, either above or below. The respective spacer should not be placed in the center of a single sub-pixel, as this would reduce the aperture ratio of that pixel. Instead, it is preferred to position the respective spacer between two rows of sub-pixels, allowing sub-pixels in both rows to share the loss in aperture ratio.

[0130] Comparing the distribution of the plurality of spacers PS in the array substrate depicted in FIG. 19 with the distribution of the plurality of spacers PS in the array substrate depicted in FIG. 13, a distribution density of the plurality of spacers PS in the array substrate depicted in FIG. 19 doubles a distribution density of the plurality of spacers PS in the array substrate depicted in FIG. 13. Given the same layout requirements, the distribution randomness of the plurality of spacers PS in the array substrate depicted in FIG. 19 is significantly increased, which reduces the risk of spacer mura (image quality defects caused by uneven spacer distribution) due to the arrangement of the plurality of spacers PS.

[0131] With the development of display technology, the demand for display products has been increasing, focusing on features such as high resolution, low power consumption, and wide color gamut. Taking notebook computers as an example, 2560*1600 has become the mainstream resolution in recent years. As the aperture ratio increases, pixel sizes gradually decrease, and the corresponding pixel aperture ratio gradually declines. The factor most affected by the product's aperture ratio is the light-blocking requirements of the display panel’s spacers. The spacer structure causes disorder in the surrounding liquid crystal molecules, and since notebook products require touch functionality, external pressure can cause the spacer PS to slide relative to the array substrate, leading to scratches on the alignment layer (PI) in the display’s light transmission area (AA) . This scratching prevents the alignment layer PI from effectively maintaining the state of the liquid crystal molecules, which can cause light leakage in dark mode after the external force is removed. To address this issue, a light-blocking structure is added around the spacers that matches the sliding distance, which further reduces the aperture ratio.

[0132] In some embodiments, the array substrate further includes a plurality of auxiliary spacers APS. In some embodiments, the distribution density of the plurality of spacers PS is less than the distribution density of the plurality of auxiliary spacers APS. Due to their different functions, the plurality of spacers PS and the plurality of auxiliary spacers APS have different support structure heights and sliding distances, so the corresponding light-blocking structures (e.g. the black matrix) for each are also different. When the plurality of spacers PS and the plurality of auxiliary spacers APS are configured with different sub-pixels, the resulting aperture ratio loss also varies.

[0133] For sub-pixels of the same color, if a spacer is placed on one subpixel and an auxiliary spacer on an adjacent one, the differing aperture ratios between the two subpixels can lead to display issues, such as visible black dots or vertical streaks when the difference is too large. To address this issue, the distribution of the spacers can be adjusted. This is achieved by dispersing the relatively few spacers as evenly as possible within one repeating unit, a process known as “scattering, ” to avoid clustering areas of low and high aperture ratios. FIG. 20 depicts a distribution of a plurality of spacers in an array substrate in some embodiments according to the present disclosure. Referring to FIG. 20, in some embodiments, the array substrate includes a plurality of spacers PS and a plurality of auxiliary spacers APS.

[0134] The inventors of the present disclosure discover an array substrate and a display panel with an aperture ratio compensation structure to address the arrangement of spacers on the array substrate. Specifically, it adjusts the number of auxiliary spacers in the column where a spacer is located to compensate for the aperture ratio. The approach aligns the aperture ratio in a column of subpixels (e.g., of a same color) having a spacer with the aperture ratio in a column of subpixels (e.g., of the same color) without a spacer, effectively resolving display issues such as black dots or vertical streaks caused by excessive aperture ratio differences between the spacer and the auxiliary spacer. The present disclosure maintains the pixel aperture ratio without compromising light efficiency, achieving low power consumption.

[0135] Referring to FIG. 9 and FIG. 13, in some embodiments, a respective spacer of the plurality of spacers PS is at least partially in a subpixel of a first color spc1 and / or at least partially in a subpixel of a third color spc3. In some embodiments, the respective spacer is outside a subpixel of a second color spc2. In one example, the subpixel of the first color spc1 is a red subpixel, the subpixel of the second color spc2 is a green subpixel, and the subpixel of the third color spc3 is a blue subpixel.

[0136] As shown FIG. 9 and FIG. 13, four gate lines are configured to provide gate driving signals to one row of subpixels, with two of these lines positioned along the center of the row of subpixels. Given the significant aperture ratio loss caused by the black matrix associated with the plurality of spacers PS, the inventors of the present disclosure discover that it is conductive to enhancing light emitting efficiency by not placing the plurality of spacers PS on the second gate line G2 or the third gate line G3. To minimize light efficiency loss, the plurality of spacers PS should also not be positioned on the array substrate at positions corresponding to the subpixel of the second color spc2 (e.g., green sub-pixels) . Additionally, to ensure consistent cell thickness in the liquid crystal layer under alignment deviations, spacer placement should avoid transistor arrays that are unevenly aligned. Optionally, the spacers are placed on either the upper or lower transistor array relative to the gate lines. Based on these criteria, the plurality of spacers PS can be positioned consistently in an array substrate having a quadruple gate configuration. Optionally, while different products may vary in the number of the plurality of spacers PS and the vertical spacing between the plurality of spacers PS, the relative position remains within one column of subpixels.

[0137] FIG. 21 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 21, the array substrate in some embodiments further includes a plurality of spacers PS spacing apart the array substrate from a counter substrate. In some embodiments, a respective spacer of the plurality of spacers PS is at least partially in a subpixel of a first color spc1 and / or at least partially in a subpixel of a third color spc3. In some embodiments, the respective spacer is outside a subpixel of a second color spc2. In one example, the subpixel of the first color spc1 is a red subpixel, the subpixel of the second color spc2 is a green subpixel, and the subpixel of the third color spc3 is a blue subpixel.

[0138] In some embodiments, an orthographic projection of the respective spacer on a base substrate at least partially overlaps with an orthographic projection of a subpixel of a first color spc1 on the base substrate, and / or at least partially overlaps with an orthographic projection of a subpixel of a third color spc3 on the base substrate. In some embodiments, the orthographic projection of the respective spacer on the base substrate is non-overlapping with an orthographic projection of a subpixel of a second color spc2 on the base substrate.

[0139] In some embodiments, an orthographic projection of at least one spacer on a base substrate is on a side of an orthographic projection of the second gate line G2 and the third gate line G3 on the base substrate closer to an orthographic projection of the first gate line G1 on the base substrate, and away from an orthographic projection of the fourth gate line G4 on the base substrate. In some embodiments, an orthographic projection of at least one spacer on a base substrate is on a side of an orthographic projection of the sixth gate line G6 and the seventh gate line G7 on the base substrate closer to an orthographic projection of the fifth gate line G5 on the base substrate, and away from an orthographic projection of the eighth gate line G8 on the base substrate. In some embodiments, an orthographic projection of at least one spacer on a base substrate is on a side of an orthographic projection of the tenth gate line G10 and the eleventh gate line G11 on the base substrate closer to an orthographic projection of the ninth gate line G9 on the base substrate, and away from an orthographic projection of the twelfth gate line G12 on the base substrate.

[0140] In some embodiments, the orthographic projection of the respective spacer on the base substrate at least partially overlaps with the orthographic projection of the first gate line G1 on the base substrate, and is non-overlapping with the orthographic projection of the fourth gate line G4 on the base substrate. In some embodiments, the orthographic projection of the respective spacer on the base substrate is non-overlapping with the orthographic projection of the second gate line G2 and the third gate line G3 on the base substrate.

[0141] FIG. 22 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 22, the array substrate in some embodiments further includes a plurality of spacers PS spacing apart the array substrate from a counter substrate. In some embodiments, a respective spacer of the plurality of spacers PS is at least partially in a subpixel of a first color spc1 and / or at least partially in a subpixel of a third color spc3. In some embodiments, the respective spacer is outside a subpixel of a second color spc2. In one example, the subpixel of the first color spc1 is a red subpixel, the subpixel of the second color spc2 is a green subpixel, and the subpixel of the third color spc3 is a blue subpixel.

[0142] In some embodiments, an orthographic projection of the respective spacer on a base substrate at least partially overlaps with an orthographic projection of a subpixel of a first color spc1 on the base substrate, and / or at least partially overlaps with an orthographic projection of a subpixel of a third color spc3 on the base substrate. In some embodiments, the orthographic projection of the respective spacer on the base substrate is non-overlapping with an orthographic projection of a subpixel of a second color spc2 on the base substrate.

[0143] In some embodiments, an orthographic projection of at least one spacer on a base substrate is on a side of an orthographic projection of the second gate line G2 and the third gate line G3 on the base substrate closer to an orthographic projection of the fourth gate line G4 on the base substrate, and away from an orthographic projection of the first gate line G1 on the base substrate. In some embodiments, an orthographic projection of at least one spacer on a base substrate is on a side of an orthographic projection of the sixth gate line G6 and the seventh gate line G7 on the base substrate closer to an orthographic projection of the fifth gate line G5 on the base substrate, and away from an orthographic projection of the eighth gate line G8 on the base substrate. In some embodiments, an orthographic projection of at least one spacer on a base substrate is on a side of an orthographic projection of the tenth gate line G10 and the eleventh gate line G11 on the base substrate closer to an orthographic projection of the ninth gate line G9 on the base substrate, and away from an orthographic projection of the twelfth gate line G12 on the base substrate.

[0144] In some embodiments, the orthographic projection of the respective spacer on the base substrate at least partially overlaps with the orthographic projection of the fourth gate line G4 on the base substrate, and is non-overlapping with the orthographic projection of the first gate line G1 on the base substrate. In some embodiments, the orthographic projection of the respective spacer on the base substrate is non-overlapping with the orthographic projection of the second gate line G2 and the third gate line G3 on the base substrate.

[0145] The inventors of the present disclosure discover that, when displaying an image (e.g., a monochrome image) the array substrates depicted in FIG. 21 and FIG. 22 are prone to vertical streaks due to aperture ratio differences between columns. A column of subpixels of the third color without the plurality of spacers PS has a greater aperture ratio than a column of subpixels of the third color at least partially having multiple spacers of the plurality of spacers PS. This brightness difference results in alternating bright and dark vertical streaks.

[0146] For notebook products, in some embodiments, a contact density of the plurality of spacers PS to be in a range of 150 to 400 μm2 / mm2, though different spacer materials may have different requirements. In the present disclosure, the plurality of spacers PS have a contact density in a range of 256 to 400 μm2 / mm2, with a repeating cycle of 6 / 480, meaning there are 6 spacers per 480 subpixels. The plurality of spacers PS in some embodiments have a circular shape with a top size of 11 μm (diameter) in contact with the array substrate. Apart from the subpixel locations with the plurality of spacers PS, the remaining positions can be occupied by the plurality of auxiliary spacers APS. Considering requirements such as DNU, a contact density of the plurality of auxiliary spacers APS is set to ≥ 20000 μm2 / mm2. FIG. 15 shows an embodiment of a distribution of a plurality of spacers in an array substrate. FIG. 23 depicts a distribution of a plurality of spacers in an array substrate in some embodiments according to the present disclosure.

[0147] Referring to FIG. 15 and FIG. 23, the dotted lines encircle a repeating cycle of the spacers (including the plurality of spacers PS and the plurality of auxiliary spacers APS) . The term repeating cycle refers to a repeating pattern or arrangement of spacers within an array substrate. In each repeating cycle, a specific configuration of the plurality of spacers PS and the plurality of auxiliary spacers APS is arranged within a set number of subpixels. The repeating cycle defines the spatial layout and frequency of the plurality of spacers PS and the plurality of auxiliary spacers APS to support the structural integrity of the display panel, maintain uniform cell thickness, and manage light-blocking elements that impact the aperture ratio of the sub-pixels.

[0148] Considering the touch pressure requirements for notebook products, relative shifts may occur between a counter substrate and the array substrate, causing the plurality of spacers PS to slide and scratch the display area, which results in light leakage in dark mode. Therefore, the black matrix associated with the plurality of spacers PS requires a certain light-blocking size. Typically, this size is >21 μm, meaning the top size of 11 μm of the plurality of spacers PS is extended by 21 μm, giving the black matrix a diameter of 53 μm. This reduces the aperture ratio of subpixels with a spacer to approximately 55.4%, while the black matrix size for the plurality of auxiliary spacers APS is 34.5 μm, yielding an aperture ratio of 58.1%for subpixels with an auxiliary spacer. For subpixels without spacers, the aperture ratio is 62.1%.

[0149] Referring to FIG. 15, in at least one column of subpixels having multiple spacers of the plurality of spacers PS, the plurality of auxiliary spacers APS are absent. The arrangement of spacers in the array substrate depicted in FIG. 15 ensures that an average aperture ratio for the at least one column of subpixels having the multiple spacers of the plurality of spacers PS is approximately equal to that of columns without spacers. In one example, the aperture ratio for the at least one column of subpixels having the multiple spacers of the plurality of spacers PS is 55.4%*6+62.1%*4=58.1%.

[0150] Referring to FIG. 23, in at least one column of subpixels having multiple spacers of the plurality of spacers PS, the plurality of auxiliary spacers APS are absent in subpixels having at least a portion of a spacer; auxiliary spacers are present in subpixels not having any spacers and in the at least one column of subpixels. FIG. 23 depicts two different types of columns having multiple spacers of the plurality of spacers PS, including a first column C1 and a second column C2. In one example, an aperture ratio for the first column C1 is (48.4%*1+62.1%*2+58.1%*7)  / 10=57.9%; an aperture ratio for the second column C2 is (55.4%*4+62.1%*2+58.1%*4)  / 10=57.8%.

[0151] In one example, the array substrate depicted in FIG. 15 has a charge potential difference of 22.7746 in a dark mode, and a charge potential difference of 7.433 in a bright mode. The array substrate depicted in FIG. 15 has a storage capacitance of 152.1497 in the dark mode, and a storage capacitance of 1776.5 in the bright mode. The array substrate depicted in FIG. 15 has a pixel transition of 0.1434 in the dark mode, and a pixel transition of 0.0557 in the bright mode.

[0152] In another example, the array substrate depicted in FIG. 23 has a charge potential difference of 9.2522 in a dark mode, and a charge potential difference of 9.2522 in a bright mode. The array substrate depicted in FIG. 23 has a storage capacitance of 148.5534 in the dark mode, and a storage capacitance of 434.1977 in the bright mode. The array substrate depicted in FIG. 23 has a pixel transition of 0.6151 in the dark mode, and a pixel transition of 0.2104 in the bright mode.

[0153] Comparing the array substrate depicted in FIG. 15 with the array substrate depicted in FIG. 23, the pixel transition in the array substrate depicted in FIG. 15 is about 25%of the pixel transition in the array substrate depicted in FIG. 23, thereby lowering the risk of image quality issues.

[0154] FIG. 24 shows a contrast sensitivity function of a human eye with regard to Embodiment 1 and Embodiment 2. Embodiment 1 stands for the array substrate depicted in FIG. 15, and Embodiment 2 stands for the array substrate depicted in FIG. 23. Cpd stands for the charge potential difference. Cs stands for storage capacitance. The contrast sensitivity function may be used to quantitatively evaluate the visibility risk of  different spaced patterns, spots, or mura defects. The region below the curve in FIG. 24 indicates a high-risk area where mura (unevenness or blemishes in the display) is visible to the human eye. The region above the curve in FIG. 24 indicates a low-risk area where mura is not visible. As shown in FIG. 24, the Embodiment 1 falls in the high-risk area while the Embodiment 2 falls in the low-risk area.

[0155] In another aspect, the present disclosure provides a display apparatus comprising the array substrate described herein or fabricated according to a method described herein, and one or more integrated circuits connected to the array substrate. Examples of appropriate display apparatuses include, but are not limited to, an electronic paper, a mobile phone, a tablet computer, a television, a monitor, a notebook computer, a digital album, a GPS, etc. Optionally, the display apparatus is a liquid crystal display apparatus.

[0156] In another aspect, the present disclosure provides a method of fabricating an array substrate. In some embodiments, the method includes forming a plurality of subpixels; and forming a plurality of gate lines. Optionally, at least four gate lines are configured to provide signals to one row of the plurality of rows of subpixels. Optionally, at least one gate line of the plurality of gate lines is between light emitting areas of the one row of subpixels and light emitting areas of a first adjacent row of subpixels. Optionally, at least another one gate line of the plurality of gate lines is between the light emitting areas of the one row of subpixels and light emitting areas of a second adjacent row of subpixels. Optionally, at least two gate lines of the plurality of gate lines cross over the one row of subpixels. Optionally, the first adjacent row of subpixels, the one row of subpixels, and the second adjacent row of subpixels are sequentially arranged.

[0157] The foregoing description of the embodiments of the invention has been presented for purposes of illustration and description. It is not intended to be exhaustive or to limit the invention to the precise form or to exemplary embodiments disclosed. Accordingly, the foregoing description should be regarded as illustrative rather than restrictive. Obviously, many modifications and variations will be apparent to practitioners skilled in this art. The embodiments are chosen and described in order to explain the principles of the invention and its best mode practical application, thereby to enable persons skilled in the art to understand the invention for various embodiments and with various modifications as are suited to the particular use or implementation contemplated. It is intended that the scope of the invention be defined by the claims appended hereto and their equivalents in which all terms are meant in their broadest reasonable sense unless otherwise indicated. Therefore, the term “the invention” , “the present invention” or the like does not necessarily limit the claim scope to a specific embodiment, and the reference to exemplary embodiments of the invention does not imply a limitation on the invention, and no such limitation is to be inferred. The invention is limited only by the spirit and scope of the appended claims. Moreover, these claims may refer to use “first” , “second” , etc. following with noun or element. Such terms should be understood as a nomenclature and should not be construed as giving the limitation on the number of the elements modified by such nomenclature unless specific number has been given. Any advantages and benefits described may not apply to all embodiments of the invention. It should be appreciated that variations may be made in the embodiments described by persons skilled in the art without departing from the scope of the present invention as defined by the following claims. Moreover, no element and component in the present disclosure is intended to be dedicated to the public regardless of whether the element or component is explicitly recited in the following claims.

Claims

1.An array substrate, comprising:a plurality of rows of subpixels; anda plurality of gate lines;wherein at least four gate lines are configured to provide signals to one row of the plurality of rows of subpixels;at least one gate line of the plurality of gate lines is between light emitting areas of the one row of subpixels and light emitting areas of a first adjacent row of subpixels;at least another one gate line of the plurality of gate lines is between the light emitting areas of the one row of subpixels and light emitting areas of a second adjacent row of subpixels;at least two gate lines of the plurality of gate lines cross over the one row of subpixels; andthe first adjacent row of subpixels, the one row of subpixels, and the second adjacent row of subpixels are sequentially arranged.2.The array substrate of claim 1, further comprising:a driving transistor comprising a drain electrode; anda second electrode electrically connected to the drain electrode;wherein an orthographic projection of the second electrode on a base substrate is non-overlapping with the orthographic projection of the at least one gate line on the base substrate, is non-overlapping with the orthographic projection of the at least another one gate line on the base substrate, and at least partially overlaps with the orthographic projection of the at least two gate lines on the base substrate.3.The array substrate of claim 1, wherein the plurality of gate lines comprises a first gate line, a second gate line, a third gate line, and a fourth gate line configured to provide gate driving signals to the one row of subpixels;wherein the first gate line is between the light emitting areas of the one row of subpixels and the light emitting areas of the first adjacent row of subpixels;the fourth gate line is between the light emitting areas of the one row of subpixels and the light emitting areas of the second adjacent row of subpixels; andthe second gate line and the third gate line cross over the one row of subpixels.4.The array substrate of claim 3, wherein, in a minimum repeating unit of transistor-gate line connection, each gate line is connected to two transistors;the first gate line, the second gate line, the third gate line, and the fourth gate line are sequentially arranged along a second direction; andthe minimum repeating unit of transistor-gate line connection includes a first subpixel, a second subpixel, a third subpixel, a fourth subpixel, a fifth subpixel, a sixth subpixel, a seventh subpixel, and an eighth subpixel, sequentially arranged along a first direction.5.The array substrate of claim 4, wherein the first gate line is connected to transistors in the first subpixel and the second subpixel, the third gate line is connected to transistors in the third subpixel and the fourth subpixel, the second gate line is connected to transistors in the fifth subpixel and the sixth subpixel, and the fourth gate line is connected to transistors in the seventh subpixel and the eighth subpixel.6.The array substrate of claim 4, wherein the first gate line is connected to transistors in the first subpixel and the second subpixel, the third gate line is connected to transistors in the third subpixel and the fourth subpixel, the fourth gate line is connected to transistors in the fifth subpixel and the sixth subpixel, and the second gate line is connected to transistors in the seventh subpixel and the eighth subpixel.7.The array substrate of claim 4, wherein the first gate line is connected to transistors in the first subpixel and the second subpixel, the second gate line is connected to transistors in the third subpixel and the fourth subpixel, the third gate line is connected to transistors in the fifth subpixel and the sixth subpixel, and the fourth gate line is connected to transistors in the seventh subpixel and the eighth subpixel.8.The array substrate of claim 4, wherein the first gate line is connected to transistors in the first subpixel and the second subpixel, the second gate line is connected to transistors in the third subpixel and the fourth subpixel, the fourth gate line is connected to transistors in the fifth subpixel and the sixth subpixel, and the third gate line is connected to transistors in the seventh subpixel and the eighth subpixel.9.The array substrate of claim 4, wherein the first gate line is connected to transistors in the first subpixel and the second subpixel, the fourth gate line is connected to transistors in the third subpixel and the fourth subpixel, the third gate line is connected to transistors in the fifth subpixel and the sixth subpixel, and the second gate line is connected to transistors in the seventh subpixel and the eighth subpixel.10.The array substrate of claim 4, wherein the first gate line is connected to transistors in the first subpixel and the second subpixel, the fourth gate line is connected to transistors in the third subpixel and the fourth subpixel, the second gate line is connected to transistors in the fifth subpixel and the sixth subpixel, and the third gate line is connected to transistors in the seventh subpixel and the eighth subpixel.11.The array substrate of claim 3, wherein, in a minimum repeating unit of transistor-gate line connection, each gate line is connected to six transistors;the first gate line, the second gate line, the third gate line, and the fourth gate line are sequentially arranged along a second direction; andthe minimum repeating unit of transistor-gate line connection includes a first subpixel, a second subpixel, a third subpixel, a fourth subpixel, a fifth subpixel, a sixth subpixel, a seventh subpixel, an eighth subpixel, a ninth subpixel, a tenth subpixel, an eleventh subpixel, a twelfth subpixel, a thirteenth subpixel, a fourteenth subpixel, a fifteenth subpixel, a sixteenth subpixel, a seventeenth subpixel, an eighteenth subpixel, a nineteenth subpixel, a twentieth subpixel, a twenty-first subpixel, a twenty-second subpixel, a twenty-third subpixel, and a twenty-fourth subpixel, sequentially arranged along a first direction.12.The array substrate of claim 11, wherein the first gate line is connected to transistors in the first subpixel, the second subpixel, the third subpixel and the fourth subpixel, the fifth subpixel, and the sixth subpixel;the third gate line is connected to transistors in the seventh subpixel, the eighth subpixel, the ninth subpixel, the tenth subpixel, the eleventh subpixel, and the twelfth subpixel;the second gate line is connected to transistors in, the thirteenth subpixel, the fourteenth subpixel, the fifteenth subpixel, the sixteenth subpixel, the seventeenth subpixel, and the eighteenth subpixel; andthe fourth gate line is connected to transistors in the nineteenth subpixel, the twentieth subpixel, the twenty-first subpixel, the twenty-second subpixel, the twenty-third subpixel, and the twenty-fourth subpixel.13.The array substrate of claim 11, wherein the first gate line is connected to transistors in the first subpixel, the second subpixel, the third subpixel and the fourth subpixel, the fifth subpixel, and the sixth subpixel;the third gate line is connected to transistors in the seventh subpixel, the eighth subpixel, the ninth subpixel, the tenth subpixel, the eleventh subpixel, and the twelfth subpixel;the fourth gate line is connected to transistors in, the thirteenth subpixel, the fourteenth subpixel, the fifteenth subpixel, the sixteenth subpixel, the seventeenth subpixel, and the eighteenth subpixel; andthe second gate line is connected to transistors in the nineteenth subpixel, the twentieth subpixel, the twenty-first subpixel, the twenty-second subpixel, the twenty-third subpixel, and the twenty-fourth subpixel.14.The array substrate of claim 11, wherein the first gate line is connected to transistors in the first subpixel, the second subpixel, the third subpixel and the fourth subpixel, the fifth subpixel, and the sixth subpixel;the second gate line is connected to transistors in the seventh subpixel, the eighth subpixel, the ninth subpixel, the tenth subpixel, the eleventh subpixel, and the twelfth subpixel;the third gate line is connected to transistors in, the thirteenth subpixel, the fourteenth subpixel, the fifteenth subpixel, the sixteenth subpixel, the seventeenth subpixel, and the eighteenth subpixel; andthe fourth gate line is connected to transistors in the nineteenth subpixel, the twentieth subpixel, the twenty-first subpixel, the twenty-second subpixel, the twenty-third subpixel, and the twenty-fourth subpixel.15.The array substrate of claim 11, wherein the first gate line is connected to transistors in the first subpixel, the second subpixel, the third subpixel and the fourth subpixel, the fifth subpixel, and the sixth subpixel;the second gate line is connected to transistors in the seventh subpixel, the eighth subpixel, the ninth subpixel, the tenth subpixel, the eleventh subpixel, and the twelfth subpixel;the fourth gate line is connected to transistors in, the thirteenth subpixel, the fourteenth subpixel, the fifteenth subpixel, the sixteenth subpixel, the seventeenth subpixel, and the eighteenth subpixel; andthe third gate line is connected to transistors in the nineteenth subpixel, the twentieth subpixel, the twenty-first subpixel, the twenty-second subpixel, the twenty-third subpixel, and the twenty-fourth subpixel.16.The array substrate of claim 11, wherein the first gate line is connected to transistors in the first subpixel, the second subpixel, the third subpixel and the fourth subpixel, the fifth subpixel, and the sixth subpixel;the fourth gate line is connected to transistors in the seventh subpixel, the eighth subpixel, the ninth subpixel, the tenth subpixel, the eleventh subpixel, and the twelfth subpixel;the third gate line is connected to transistors in, the thirteenth subpixel, the fourteenth subpixel, the fifteenth subpixel, the sixteenth subpixel, the seventeenth subpixel, and the eighteenth subpixel; andthe second gate line is connected to transistors in the nineteenth subpixel, the twentieth subpixel, the twenty-first subpixel, the twenty-second subpixel, the twenty-third subpixel, and the twenty-fourth subpixel.17.The array substrate of claim 11, wherein the first gate line is connected to transistors in the first subpixel, the second subpixel, the third subpixel and the fourth subpixel, the fifth subpixel, and the sixth subpixel;the fourth gate line is connected to transistors in the seventh subpixel, the eighth subpixel, the ninth subpixel, the tenth subpixel, the eleventh subpixel, and the twelfth subpixel;the second gate line is connected to transistors in, the thirteenth subpixel, the fourteenth subpixel, the fifteenth subpixel, the sixteenth subpixel, the seventeenth subpixel, and the eighteenth subpixel; andthe third gate line is connected to transistors in the nineteenth subpixel, the twentieth subpixel, the twenty-first subpixel, the twenty-second subpixel, the twenty-third subpixel, and the twenty-fourth subpixel.18.A display apparatus, comprising the array substrate of any one of claims 1 to 17, and one or more integrated circuits connected to the array substrate.19.The display apparatus of claim 18, further comprising a plurality of spacers on at least one of the array substrate or a counter substrate opposite to the array substrate;wherein an orthographic projection of a respective spacer of the plurality of spacers on a base substrate at least partially overlaps with an orthographic projection of a subpixel of a first color on the base substrate, and / or at least partially overlaps with an orthographic projection of a subpixel of a third color on the base substrate; andthe orthographic projection of the respective spacer on the base substrate is non-overlapping with an orthographic projection of a subpixel of a second color on the base substrate.20.The display apparatus of claim 18, further comprising a black matrix;wherein an orthographic projection of a first portion of the black matrix on a base substrate covers an orthographic projection of the at least one gate line on the base substrate;an orthographic projection of a second portion of the black matrix on the base substrate covers an orthographic projection of the at least another one gate line on the base substrate; andan orthographic projection of a third portion of the black matrix on the base substrate covers an orthographic projection of the at least two gate lines on the base substrate.21.The display apparatus of claim 19, further comprising a plurality of auxiliary spacers;wherein, in at least one column of subpixels having multiple spacers of the plurality of spacers, the plurality of auxiliary spacers are absent.22.The display apparatus of claim 19, further comprising a plurality of auxiliary spacers;wherein, in at least one column of subpixels having multiple spacers of the plurality of spacers, the plurality of auxiliary spacers are absent in subpixels having at least a portion of a spacer; auxiliary spacers are present in subpixels not having any spacers and in the at least one column of subpixels.

Images