Configurable interrupt mechanism

Abstract

The systems, methods, and devices for memory systems that support interrupt handling by an interrupt controller in conjunction with the host controller of a host device. In a first aspect, a method of generating an interrupt may include receiving at a host controller device a plurality of configuration parameters for an interrupt; transmitting, to a memory controller of the memory system, an instruction to perform a memory operation on the memory system; receiving an indication that an event has occurred; and transmitting, to an interrupt controller, an instruction to perform a memory write operation to the interrupt controller based on the plurality of configuration parameters, the memory write operation including the indication the event has occurred. Other aspects and features are also claimed and described.

Description

CONFIGURABLE INTERRUPT MECHANISMTECHNICAL FIELD

[0001] Aspects of the present disclosure relate generally to an apparatus and method for controlling a host controller device and an interrupt controller device. Some aspects may, more particularly, relate to an apparatus and method for controlling operations for supporting event specific interrupts on interrupt controllers independent of the version of the interrupt controller.

[0002] INTRODUCTION

[0003] As the value and use of information continues to increase, individuals and businesses seek additional ways to process and store information. In addition, the use of information in various locations and desired portability of information is increasing. For this reason, users are increasingly turning towards the use of portable electronic devices, such as mobile phones, digital cameras, laptop computers and the like. Portable electronic devices generally employ a memory system using a memory device for storing data. A memory system may be used as a main memory or an auxiliary memory of a portable electronic device.

[0004] The memory device of the memory system may include one kind or a combination of kinds of storage. For example, magnetic-based memory systems, such as hard disk drives (HDDs) , store data by encoding data as a combination of small magnets. As another example, optical-based memory systems, such as digital versatile discs (DVDs) and Blu-ray media, store data by encoding data as physical bits that cause different reflections when illuminated by a light source. As a further example, electronic memory devices store data as collections of electrons that can be detected through voltage and / or current measurements.

[0005] Electronic memory devices can be advantageous in certain systems in that they may access data quickly and consume a small amount of power. Examples of an electronic memory device having these advantages include universal serial bus (USB) memory devices (sometimes referred to as “memory sticks” ) , a memory card (such as used in some cameras and gaming systems) , and solid state drive (SSDs) (such as used in laptop computers) . NAND flash memory is one kind of memory device that may be used in electronic memory devices. NAND flash memory is manufactured into memory cards or  flash disks. Example memory cards include compact flash (CF) cards, multimedia cards (eMMCs) , smart media (SM) cards, and secure digital (SD) cards.

[0006] A memory system may, in some cases, be integrated with or otherwise connected to a host device, such as an electronic device. For example, memory systems may be integrated with host devices in a system on chip (SoC) . As one particular example, a flash memory system, which may be a universal flash storage (UFS) memory system, may be integrated into an electronic device, such as an access point (AP) , station (STA) , user equipment (UE) , base station, modem, camera, automobile, or other system.

[0007] One standard for organization and operation of electronic memory devices is the Universal Flash Storage (UFS) standard. The UFS standard was introduced as a successor to the eMMC (embedded MultiMediaCard) standard to offer higher performance and lower power consumption for mobile and other embedded devices. UFS provides support for a range of features such as multi-lane configurations, command queuing, and power-saving modes that enable high-speed data transfer rates, low latency, and long battery life. The UFS standard specifies many parameters for structuring, reading data from, and writing data to UFS-compliant memory devices. For example, UFS-compliant devices may include digital cameras, mobile phones, consumer electronic devices, and other devices with internal memory capacity. UFS-compliant memory may include memory embedded within electronic devices and removable memory cards, and UFS memory devices may implement NAND flash memory.

[0008] BRIEF SUMMARY OF SOME EXAMPLES

[0009] The following summarizes some aspects of the present disclosure to provide a basic understanding of the discussed technology. This summary is not an extensive overview of all contemplated features of the disclosure and is intended neither to identify key or critical elements of all aspects of the disclosure nor to delineate the scope of any or all aspects of the disclosure. Its sole purpose is to present some concepts of one or more aspects of the disclosure in summary form as a prelude to the more detailed description that is presented later.

[0010] Interrupts are signals in a computer system that indicate an occurrence of an event. They can be transmitted from one component in the computer system to another component to provide information. Interrupts may be used to indicate the occurrence of an unexpected event, sometimes referred to as an exception, that may be used as a trigger to cause another component to perform actions to correct an error. Interrupts may also be used to  indicate the completion of an action, such as an indication that data requested from memory is available to use. An interrupt controller is a component, such as a collection of electronic circuits, that manages interrupt signals within a computer system. The present disclosure provides for an interrupt controller and interrupt processing techniques that allows interrupt signals to be generated by a component writing to a memory location specified by parameters programmed into the component. Such techniques may allow uses of Event Specific Interrupts (ESIs) by a memory system for compatibility with different types of interrupt controllers. Example interrupt controllers include interrupt controllers configured as either a GICv2 or a GICv3 GIC controller. For example, a register may be included in a host controller of a host device configured to receive configuration parameters compatible with both GICv2 and GICv3 interrupt controllers. The configuration parameters may include an ESI address, an ESI vector and an ESI vector offset. A host controller may be configured to cause memory operations to be performed in a memory system and to initiate the generation and routing of interrupts based on the memory operations.

[0011] In one aspect of the disclosure, an apparatus includes a memory controller of a host device, configured to couple the host device to a memory system. The memory controller may be configured to perform operations including: receiving a plurality of configuration parameters for an interrupt; transmitting, to the memory system, an instruction to perform a memory operation on the memory system; receiving, from the memory system, an indication that an event has occurred; and transmitting, to an interrupt controller, an instruction to perform a memory write operation to the interrupt controller based on the plurality of configuration parameters.

[0012] In another aspect of the disclosure, a method for performing these operations by a processor by executing instructions stored in a memory coupled to the processor is also disclosed. In an additional aspect of the disclosure, a non-transitory computer-readable medium stores instructions that, when executed by a processor, cause the processor to perform these operations.

[0013] In an additional aspect of the disclosure, an apparatus includes an application processor; an interrupt controller coupled to the application processor; and a memory controller coupled to the interrupt controller. The memory controller may be configured to couple the application processor to a memory system. The memory controller may be configured to perform operations including receiving a plurality of configuration parameters for an interrupt; transmitting, to the memory system, an instruction to perform a memory  operation on the memory system; receiving, from the memory system, an indication that an event has occurred; and transmitting, to the interrupt controller, an instruction to perform a memory write operation based on the plurality of configuration parameters.

[0014] The foregoing has outlined rather broadly the features and technical advantages of examples according to the disclosure in order that the detailed description that follows may be better understood. Additional features and advantages will be described hereinafter. The conception and specific examples disclosed may be readily utilized as a basis for modifying or designing other structures for carrying out the same purposes of the present disclosure. Such equivalent constructions do not depart from the scope of the appended claims. Characteristics of the concepts disclosed herein, both their organization and method of operation, together with associated advantages will be better understood from the following description when considered in connection with the accompanying figures. Each of the figures is provided for the purposes of illustration and description, and not as a definition of the limits of the claims.

[0015] While aspects and implementations are described in this application by illustration to some examples, those skilled in the art will understand that additional implementations and use cases may come about in many different arrangements and scenarios. Innovations described herein may be implemented across many differing platform types, devices, systems, shapes, sizes, packaging arrangements. For example, aspects and / or uses may come about via integrated chip implementations and other non-module-component based devices (e.g., end-user devices, vehicles, communication devices, computing devices, industrial equipment, retail / purchasing devices, medical devices, artificial intelligence (AI) -enabled devices, etc. ) . While some examples may or may not be specifically directed to use cases or applications, a wide assortment of applicability of described innovations may occur. Implementations may range in spectrum from chip-level or modular components to non-modular, non-chip-level implementations and further to aggregate, distributed, or original equipment manufacturer (OEM) devices or systems incorporating one or more aspects of the described innovations. In some practical settings, devices incorporating described aspects and features may also necessarily include additional components and features for implementation and practice of claimed and described aspects. For example, transmission and reception of wireless signals necessarily includes a number of components for analog and digital purposes (e.g., hardware components including antenna, radio frequency (RF) -chains, power amplifiers, modulators, buffer, processor (s) ,  interleaver, adders / summers, etc. ) . It is intended that innovations described herein may be practiced in a wide variety of devices, chip-level components, systems, distributed arrangements, end-user devices, etc. of varying sizes, shapes, and constitution.BRIEF DESCRIPTION OF THE DRAWINGS

[0016] A further understanding of the nature and advantages of the present disclosure may be realized by reference to the following drawings. In the appended figures, similar components or features may have the same reference label. Further, various components of the same type may be distinguished by following the reference label by a dash and a second label that distinguishes among the similar components. If just the first reference label is used in the specification, the description is applicable to any one of the similar components having the same first reference label irrespective of the second reference label.

[0017] Figure 1 is a block diagram illustrating a data processing system including a memory system in accordance with an embodiment of the present invention.

[0018] Figure 2 is a block diagram illustrating an example electronic device including the memory system according to one or more aspects of the disclosure.

[0019] Figure 3 is a block diagram illustrating components for facilitating access to a flash memory device from a host device according to some embodiments of the disclosure.

[0020] Figure 4 is a block diagram illustrating components for handling interrupts according to some embodiments of the disclosure.

[0021] Figure 5 is a call diagram illustrating interrupt handling according to some embodiments of the disclosure.

[0022] Figure 6 is flow chart illustrating a method for handling interrupts by a host controller according to some embodiments of the disclosure.

[0023] Figure 7 is a flow chart illustrating a method for handling interrupts by an interrupt controller according to some embodiments of the disclosure.

[0024] Figure 8 is a block diagram illustrating details of an example wireless communication system according to one or more aspects.

[0025] Like reference numbers and designations in the various drawings indicate like elements.DETAILED DESCRIPTION

[0026] The detailed description set forth below, in connection with the appended drawings, is intended as a description of various configurations and is not intended to limit the scope  of the disclosure. Rather, the detailed description includes specific details for the purpose of providing a thorough understanding of the inventive subject matter. It will be apparent to those skilled in the art that these specific details are not required in every case and that, in some instances, well-known structures and components are shown in block diagram form for clarity of presentation.

[0027] The present disclosure provides systems, apparatus, methods, and computer-readable media that support data processing, including techniques for storing, retrieving, and organizing data in a memory system. Aspects of this disclosure provide for operations and data structures used in those operations for handling interrupts.

[0028] Particular implementations of the subject matter described in this disclosure may be implemented to realize one or more of the following potential advantages or benefits. In some aspects, the present disclosure provides techniques for improved performance of a memory system by improving the handling (e.g., generation of and response to) interrupts. In some embodiments, aspects of the disclosure enable a host controller to use event specific interrupts (ESIs) with different interrupt controllers, such as a GICv2 or a GICv3 host controller. Prior interrupt controllers using GICv2 could not take advantage of the ESI interrupt architecture because GICv2 interrupt controllers could not previously account for the interrupt IDs or addresses of completion queues being tied up in dedicated functionality, rendering those addresses invalid for interrupt handling. Systems, methods, and apparatuses described herein enable ESI for both GICv2 or a GICv3 host controllers. Indeed, the present disclosure describes techniques that allow the ESI architecture independent of the GIC version of the interrupt controller. Features described herein may also result in a more efficient operation of interrupt controllers and other hardware.

[0029] Memory may be used in a computing system organized as illustrated in Figure 1. Figure 1 illustrates a data processing system 100, such as may be included in a mobile computing device, according to one or more aspects of the disclosure. A memory system 110 may couple to a host device 102 through one or more channels. For example, the host device 102 and memory system 110 may be coupled through a serial interface including a single channel for the transport of data or a parallel interface including two or more channels for the transport of data. In some aspects, control data may be transferred through the same channel (s) as the data or the control data may be transferred through additional channels. The host device 102 may be, for example, a portable electronic device such as a mobile phone, an MP3 player, a laptop computer, or a non-portable electronic device such as a desktop computer, a game player, a television (TV) , a media player, or a projector. As  another example, the host device 102 may be an automotive computer system. In some examples, the memory system 110 may be included in the host device 102. Thus, the data processing system 100 may be any of the example host devices described herein including the memory system 110. Additional example host devices are illustrated and described with reference to Figure 8.

[0030] The memory system 110 may execute operations in response to commands (e.g., a request) from the host device 102. For example, the memory system 110 may store data provided by the host device 102 and the memory system 110 may also provide stored data to the host device 102. The memory system 110 may be used as a main memory, short-term memory, or long-term memory by the host device 102. As one example of main memory, the host device 102 may use the memory system 110 to supplement or replace a system memory by using the memory system 110 to store temporary data such as data relating to operating systems and / or threads executing in the operation system. As one example of short-term memory, the host device 102 may use the memory system 110 to store a page file for an operating system. As one example of long-term memory, the host device 102 may use the memory system 110 to store user files (e.g., documents, videos, pictures) and / or application files (e.g., word processing executable, gaming application) .

[0031] The memory system 110 may be implemented with any one of various storage devices, according to the protocol of a host interface for the one or more channels coupling the memory system 110 to the host device 102. The memory system 110 may be implemented with any one of various storage devices, such as a solid state drive (SSD) , a multimedia card (MMC) , an embedded MMC (eMMC) , a reduced size MMC (RS-MMC) , a micro-MMC, a secure digital (SD) card, a mini-SD, a micro-SD, a universal serial bus (USB) storage device, a universal flash storage (UFS) device, a compact flash (CF) card, a smart media (SM) card, or a memory stick.

[0032] The memory system 110 may include a memory module 150 and a controller 130 coupled to the memory module 150 through one or more channels. The memory module 150 may store and retrieve data in memory blocks 152, 154, and 156 under control of the controller 130, which may execute commands received from the host device 102. The controller 130 is configured to control data exchange between the memory module 150 and the host device 102. The storage components, such as blocks 152, 154, and 156 in the memory module 150 may be implemented as volatile memory device, such as, a dynamic random access memory (DRAM) and a static random access memory (SRAM) , or a non-volatile memory device, such as a read only memory (ROM) , a programmable ROM (PROM) , an  erasable programmable ROM (EPROM) , an electrically erasable programmable ROM (EEPROM) , a ferroelectric random access memory (FRAM) , a phase-change RAM (PRAM) , a magnetoresistive RAM (MRAM) , a resistive RAM (SCRAM) , or a NAND flash memory.

[0033] The controller 130 and the memory module 150 may be formed as integrated circuits on one or more semiconductor dies (or other substrate) . In some aspects, the controller 130 and the memory module 150 may be integrated into one chip. In some aspects, the memory module 150 may include one or more chips coupled in series or parallel with each other and coupled to the controller 130, which is on a separate chip. In some aspects, the memory module 150 and controller 130 chips are integrated in a single package, such as in a package on package (PoP) system. In some aspects, the memory system 110 is integrated on a single chip with one or more or all of the components (e.g., application processor, system memory, digital signal processor, modem, graphics processor unit, memory interface, input / output interface, network adaptor) of the host device 102, such as in a system on chip (SoC) . The controller 130 and the memory module 150 may be integrated into one semiconductor device to form a memory card, such as, for example, a Personal Computer Memory Card International Association (PCMCIA) card, a compact flash (CF) card, a smart media card (SMC) , a memory stick, a multimedia card (MMC) , an RS-MMC, a micro-MMC, a secure digital (SD) card, a mini-SD, a micro-SD, an SDHC, and a universal flash storage (UFS) device.

[0034] The controller 130 of the memory system 110 may control the memory module 150 in response to commands from the host device 102. The controller 130 may execute read commands to provide the data from the memory module 150 to the host device 102. The controller 130 may execute write commands to store data provided from the host device 102 into the memory module 150. The controller 130 may execute other commands to manage data in the memory module 150, such as program and erase commands. The controller 130 may also execute other commands to manage control of the memory system 110, such as setting configuration registers of the memory system 110. By executing commands in accordance with the configuration specified in the configuration registers, the controller 130 may control operations of the memory module 150, such as read, write, program, and erase operations.

[0035] The controller 130 may include several components configured for performing the received commands. For example, the controller 130 may include a host interface (I / F) unit 132, a processor 134, an error correction code (ECC) unit 138, a power management  unit (PMU) 140, a NAND flash controller (NFC) 142, and / or a memory 144. The power management unit (PMU) 140 may provide and manage power for components within the controller 130 and / or the memory module 150.

[0036] The host interface unit 132 may process commands and data provided from the host device 102, and may communicate with the host device 102, through at least one of various interface protocols such as universal serial bus (USB) , multimedia card (MMC) , peripheral component interconnect express (PCI-e) , serial attached SCSI (SAS) , serial advanced technology attachment (SATA) , parallel advanced technology attachment (PATA) , small computer system interface (SCSI) , enhanced small disk interface (ESDI) , and integrated drive electronics (IDE) . For example, the host interface 132 may be a parallel interface such as an MMC interface, or a serial interface such as an ultra-high speed class 1 (UHS-I)  / UHS class 2 (UHS-II) or a universal flash storage (UFS) interface.

[0037] The ECC unit 138 may detect and correct errors in the data read from the memory module 150 during the read operation. The ECC unit 138 may not correct error bits when the number of the error bits is greater than a threshold number of correctable error bits, which may result in the ECC unit 138 outputting an error correction fail signal indicating failure in correcting the error bits. In some aspects, no ECC unit 138 may be provided or the ECC unit 138 may be configurable to be active for some or all of the memory module 150. The ECC unit 138 may perform an error correction operation using a coded modulation such as a low-density parity check (LDPC) code, a Bose-Chaudhuri-Hocquenghem (BCH) code, a turbo code, a Reed-Solomon (RS) code, a convolution code, a recursive systematic code (RSC) , a trellis-coded modulation (TCM) , or a Block coded modulation (BCM) .

[0038] The NFC 142 provides an interface between the controller 130 and the memory module 150 to allow the controller 130 to control the memory module 150 in response to a commands received from the host device 102. The NFC 142 may generate control signals for the memory module 150, such as signals for rowlines and bitlines, and process data under the control of the processor 134. Although NFC 142 is described as a NAND flash controller, other controllers may perform similar function for other memory types used as memory module 150.

[0039] The memory 144 may serve as a working memory of the memory system 110 and the controller 130. The memory 144 may store data for driving the memory system 110 and the controller 130. When the controller 130 controls an operation of the memory module 150 such as, for example, a read, write, program, or erase operation, the memory 144 may  store data which are used by the controller 130 and the memory module 150 for the operation. The memory 144 may be implemented with a volatile memory such as, for example, a static random access memory (SRAM) or a dynamic random access memory (DRAM) . In some aspects, the memory 144 may store address mappings, a program memory, a data memory, a write buffer, a read buffer, a map buffer, and the like.

[0040] The processor 134 may control the general operations of the memory system 110, and a write operation or a read operation for the memory module 150, in response to a write request or a read request received from the host device 102, respectively. For example, the processor 134 may execute firmware, which may be referred to as a flash translation layer (FTL) , to control the general operations of the memory system 110. The processor 134 may be implemented, for example, with a microprocessor or a central processing unit (CPU) , or an application-specific integrated circuit (ASIC) .

[0041] FIG. 2 is a block diagram illustrating an example electronic device including the memory system 100 according to one or more aspects of the disclosure. The electronic device 200 may include a user interface 210, a memory 220, an application processor 230, a network adaptor 240, and a storage system 250 (which may be one embodiment of the memory system 100 of FIG. 1) . The application processor 230 may be coupled to the other components through a bus, such as a peripheral component interface (PCI) bus, including a PCI express (PCIe) bus.

[0042] The application processor 230 may execute computer program code, including applications, drivers, and operating systems, to coordinate performing of tasks by components included in the electronic device 200. For example, the application processor 230 may execute a storage driver for accessing the storage system 250. The application processor 230 may be part of a system-on-chip (SoC) that includes one or more other components shown in electronic device 200.

[0043] The memory 220 may operate as a main memory, a working memory, a buffer memory, or a cache memory of the electronic device 200. The memory 220 may include a volatile random access memory such as a dynamic random access memory (DRAM) , a synchronous dynamic random access memory (SDRAM) , a double data rate (DDR) SDRAM, a DDR2 SDRAM, a DDR3 SDRAM, a low power double data rate (LPDDR) SDRAM, an LPDDR2 SDRAM, an LPDDR3 SDRAM, an LPDDR4 SDRAM, an LPDDR5 SDRAM, or an LPDDR6 SDRAM, or a nonvolatile random access memory such as a phase change random access memory (PRAM) , a resistive random access memory (ReRAM) , a magnetic random access memory (MRAM) and a ferroelectric  random access memory (FRAM) . In some aspects, the application processor 230 and the memory 220 may be combined using a package-on-package (POP) .

[0044] The network adaptor 240 may communicate with external devices. For example, the network adaptor 240 may support wired communications and / or various wireless communications such as code division multiple access (CDMA) , global system for mobile communication (GSM) , wideband CDMA (WCDMA) , CDMA-2000, time division multiple access (TDMA) , long term evolution (LTE) , worldwide interoperability for microwave access (WiMAX) , wireless local area network (WLAN) , ultra-wideband (UWB) , Bluetooth, wireless display (Wi-Di) , and so on, and may thereby communicate with wired and / or wireless electronic appliances, for example, a mobile electronic appliance.

[0045] The storage system 250 may store data, for example, data received from the application processor 230, and transmit data stored therein, to the application processor 230. The storage system 250 may be a non-volatile semiconductor memory device, such as a phase-change RAM (PRAM) , a magnetic RAM (MRAM) , a resistive RAM (ReRAM) , a NAND flash memory, a NOR flash memory, or a 3-dimensional (3-D) NAND flash memory. The storage system 250 may be a removable storage medium, such as a memory card or an external drive. For example, the storage system 250 may correspond to the memory system 110 described above with reference to FIG. 1 and may be a SSD, eMMC, UFS, or other flash memory system.

[0046] The user interface 210 provide one or more graphical user interfaces (GUIs) for inputting data or commands to the application processor 230 or for outputting data to an external device. For example, the user interface 210 may include user input interfaces, such as a virtual keyboard, a touch screen, a camera, a microphone, a gyroscope sensor, or a vibration sensor, and user output interfaces, such as a liquid crystal display (LCD) , an organic light emitting diode (OLED) display device, an active matrix OLED (AMOLED) display device, a light emitting diode (LED) , a speaker, or a haptic motor.

[0047] FIG. 3 is a block diagram illustrating components for facilitating access to a flash memory system from a host device according to some embodiments of the disclosure. The host device 102 accesses the memory system 110 through a first interface 310. The first interface may, for example, be a memory interface such as a physical interface (PHY) connecting the host device 102 to the memory system 110. The host device 102 may include physical layer access block 312, which is configured to generate signals for output to the memory interface 310 and process signals received through the memory interface  310. The memory system 110 includes a similarly-configured physical layer access block 322 for communicating on the memory interface 310. One example physical layer specification for communicating on the memory interface 310 is the MIPI M-PHYTMphysical layer specification.

[0048] The host device 102 also includes a data link layer block 314 configured to format frames of data for transmission on the memory interface 310. The frames may be provided to the physical layer access block 312 for transmission. The data link layer block 314 may receive frames from the physical layer access block 312 and decode frames of data received on the memory interface 310. The memory system 110 includes a similarly-configured data link layer block 324 for processing frames transmitted on or received on the memory interface 310 by the physical layer access block 322. One example data link protocol for communicating on a MIPI M-PHYTM physical link is the MIPI UNIPROTMspecification.

[0049] The memory system 110 includes N logical units 350a-n comprising logical memory blocks for storing information including user data (e.g., user documents, application data) and configuration data (e.g., information regarding operation of the memory system 110) . The logical units 350a-n may map to portions of the physical memory blocks 152, 154, and 156. Some of the logical units 350a-n or portions of the logical units 350a-n may be configured with write protection, with boot capability, as a specific memory type (e.g., default, system code, non-persistent, enhanced) , with priority access, or with replay protection as a replay protected memory block (RPMB) . The physical layer access block 322 and the data link layer block 324 perform operations of a memory controller for the memory system 110 for storing and retrieving data in logical units 350a-n.

[0050] The memory system 110 also includes configuration structures 352. The configuration structures 352 may include information such as configuration descriptors for boot enable (bBootEnable) , initial power mode (bInitPowerMode) , RPMB active (bRPMBRegionEnable) , and / or RPMB region sizes (bRPMBRegion1Size, bRPMBRegion2Size, bRPMBRegion3Size) . Such configuration structures and / or parameters may, for example, be configuration structures and / or parameters identified by the UFS standard.

[0051] The host device 102 may be configured to execute one or more applications 334, such as user applications executed by an operating system under the control of a user to receive user input and provide information stored in the memory system 110 to the user. The host device 102 may include several components for interfacing the application 334 to  the memory system 110 through the memory interface 310. For example, a SCSI driver 332 and a UFS driver 330 may interface the application 334 to a host memory controller that includes the data link layer block 314 and the physical layer access block 312. The SCSI driver 332 may execute at an application layer for handling transactions requested by the application 334 with the memory system 110. The UFS driver 330 may execute at a transport layer and manage operation of the data link layer block 314, such as to operate the memory interface 310 at one of a plurality of modes of operations. The modes of operations may include two or more gear settings, such as one or more PWM-GEAR settings and four or more HS-GEAR settings specifying one bitrate from 182 MBps, 364 MBps, 728 MBps, and 1457 MBps.

[0052] The memory interface 310 may include one or more lines including a reset RST line, a reference clock REF_CLK line, a data-in DIN line (for data transmissions from the host device 102 to the memory system 110) , and a data-out DOUT line (for data transmissions from the memory system 110 to the host device 102) . The DIN and DOUT lines may be two separate conductors, or the DIN and DOUT lines may include multiple conductors. In some embodiments, the DIN and DOUT lines may be asymmetric with the DIN line including N conductors and the DOUT line including M conductors, with N > M or M >N.

[0053] The UFS driver 330 may generate and decode packets to carry out transactions requested by the application 334. The packets are transmitted over the memory interface 310. The packets may be formatted as UFS Protocol Information Units (UPIUs) . In a transaction with the memory system 110, the host device 102 is an initiator and the memory system 110 is a target. The UFS driver 330, based on the type of transaction, may form one of several types of UPIUs for handling SCSI commands, data operations, task management operations, and / or query operations. Each transaction may include one command UPIU, zero or more DATA IN or DATA OUT UPIUs, and a response UPIU. Each UPIU may include a header followed by optional fields depending on the type of UPIU.

[0054] One example transaction is a read operation. A read transaction may include the initiator (e.g., host device 102) transmitting a command UPIU for causing the target (e.g., memory system 110) to perform a read operation requested by the application 334. The target provides one or more DATA IN UPIUs in response to the command UPIU, in which the DATA IN UPIUs include the requested data. The read transaction is completed by the target transmitting a Response UPIU.

[0055] Another example transaction is a write operation. A write operation may include the initiator (e.g., host device 102) transmitting a command UPIU for causing the target (e.g., memory system 110) to perform a write operation requested by the application 334. The target provides a Ready to Transfer UPIU signaling the initiator to begin transfer of write data. The initiator then transmits one or more DATA OUT UPIUs, which are followed by a Ready to Transfer UPIU signaling the initiator to continue transfer of the write data. The sequence of DATA OUT UPIUs and Ready to Transfer UPIU continues until all write data is provided to the target, after which the target provides a Response UPIU to the initiator.

[0056] A further example transaction is a query operation. A query operation may include the initiator (e.g., host device 102) requesting information about the target (e.g., memory system 110) . The initiator may transmit a Query Request UPIU to request information such as configuration, enumeration, device descriptor, flags, and / or attributes of the target. Example query operations includes read descriptor, write descriptor, read attribute, write attribute, read flag, set flag, clear flag, and / or toggle flag. Example descriptors include device, configuration, unit, interconnect, string, geometry, power, and / or device health. Example flags include fDeviceInit, fPermanenetWPEn, fPowerOnWPEn, fBackgroundOpsEn, fDeviceLifeSpanModeEn, fPurgeEnable, fRefreshEnable, fPhyResourceRemoval, fBusyRTC, and / or fPermanentlyDisableFwUpdate. Example attributes include bBootLunEn, bCurrentPowerMode, bActiveICCLevel, bOutOfORderDataEn, bBackgroundOpStatus, bPurgeStatus, bMaxDataInSize, bMaxDataOutSize, dDynCapNeeded, bRefClkFreq. Such flags may, for example, be flags identified by the UFS standard.

[0057] The operations and capabilities described above may be used for a memory system that supports interrupt handling by an interrupt controller. Other components, beyond memory systems, may also use aspects of the interrupt handling techniques described herein. For example, an interrupt controller may be configured as a Generic Interrupt Controller under either GICv2 or GICv3. To support interrupt controllers configured under both GICv2 or GICv3, host controllers, such as for a memory system, may receive configuration parameters for use the configuration parameters for generating interrupts.

[0058] FIG. 4 is a block diagram illustrating components for handling interrupts according to some embodiments of the disclosure. A host controller 410 (also referred to as a memory controller of a host device) may communicate with a memory system 110 across a first interface 418. First interface 418 may include or correspond to the first interface 310  (e.g., a memory interface) described above with reference to Figure 3. For example, first interface 418 may couple the host controller 410 to the memory system 110.

[0059] Host controller 410 may include a host controller interface 412. The host controller interface 412 may include one or more registers (e.g., hardware registers) , such as first register 414 and second register 416. As would be understood by those of ordinary skill, the host controller 410 may contain other components, not pictured here. For example, in embodiments where the memory system 110 is a UFS device, host controller 410 may include a UTP protocol engine, a UFS interconnect module, and other components to interface with the UFS device according to the UFS standard. In such embodiments, the host controller 410 may be referred to as a UFS host controller. In some implementations, example functionality and components described here with respect to host controller 410 may additionally or alternatively be included in or performed by an application processor (e.g., application processor 230 discussed above) .

[0060] Interrupts generated by the host controller 410 according to the configuration parameters, such as stored in registers 414 and 416, are received by the interrupt controller 420 and routed to the appropriate drivers and applications. To correctly route interrupts, the host controller 410 may receive an indication of how the interrupt controller 420 is configured and where interrupts are to be routed. The host controller 410, through host controller interface 412, may be configured to receive configuration parameters for an interrupt. For example, configuration parameters may include an event specific interrupt (ESI) address, an ESI Vector and / or an ESI vector offset (e.g., a base offset) . An ESI is a message based interrupt. An ESI address may be a value that corresponds to a location, such as the address of a register or another memory structure. For example, the ESI address may correspond to the address of doorbell register 422 in interrupt controller 420. Additionally or alternatively, the value of the ESI address may be stored in multiple registers. An ESI vector may be an interrupt vector, or a value, generated by hardware in the host controller 410. An ESI vector may be generated in response to, or as an output of, an event occurring at the host controller. An ESI vector may also be known as an interrupt ID when it is written to a register in an interrupt controller. An ESI vector offset, may be an offset value (e.g., an offset by some amount from a base value) corresponding to a location at which valid interrupt vectors may begin. A base value may be the starting address of a block or region. An ESI vector may correspond to an event or a completion queue related to the generation of an interrupt. For example, the host controller hardware may generate an nth ESI Vector (n) for a completion event on an nth completion queue, CQ (n) , and the  corresponding interrupt ID may be written to the interrupt controller 420 from the host controller 410 as a single value. The single value may be determined as the value of the ESI Vector Offset + n. In some implementations, some interrupt IDs may not be available because they are occupied by other subsytems. For example, the value of n may correspond to an interrupt ID that is already occupied by a separate subsystem and may need to be offset from n so as not to create collisions or otherwise fail to generate or route the interrupt. In some implementations, an interrupt controller 420 may be configured to route interrupts to completion queues starting at addresses offset by 128. For example, when the interrupt controller 420 is a Generic Interrupt Controller configured using GICv2, addresses of valid completion queues are offset by 128-for example, valid addresses start at 32 while addresses at locations 0-31 may be preconfigured for other tasks and cannot have interrupts routed to them. In other implementations, an interrupt controller 420 may be configured to route interrupts to completion queues starting at an offset of 0 (e.g., no offset) . For example, when the interrupt controller 420 is a Generic Interrupt Controller configured using GICv3, addresses of valid completion queues can start at 0.

[0061] Host controller 410 may be configured to receive configuration parameters for the one or more interrupts in one or more registers (e.g., hardware registers) in the host controller interface 412, such as first register 414 and second register 416. For example, first register 414 may be configured to store an ESI address, and second register 416 may be configured to store an ESI vector offset for the interrupt. First register 414 and second register 416 may be hardware registers in the host controller interface 412. First register 414 and second register 416 may be configured to be updated as part of a firmware update to the host controller 410. Additionally or alternatively, first register 414 and second register 416 may be configured to be programmed by software (e.g., software on an application processor) .

[0062] Host controller 410 may transmit to a memory controller of the memory system 110 an instruction to perform a memory operation on the memory system. For example, the memory operation to be performed could be a read operation, a write operation, a read / write operation, a query operation, or another operation on the memory system. The host controller 410 may receive an indication that an event has occurred from the memory controller of the memory system 110. The event may correspond to the memory operation performed on the memory system. For example, the event may include the completion of the memory operation. The memory controller of the memory system 110 may  determine that the event has occurred, for example, by determining that the memory operation has successfully completed, or that the memory operation has failed to successfully complete. Upon this determination, the memory controller of the memory system 110 may transmit an indication to the host controller 410 that the event has occurred.

[0063] Host controller 410 may communicate with other components, such as interrupt controller 420, over one or more interfaces or channels, such as over second interface 430, third interface 432, and fourth interface 434. Host controller 410 may also communicate with other components over the one or more interfaces, such as an application processor (not shown) . While illustrated here as second, third, and fourth interfaces, any or all of the second, third, or fourth interfaces may be a shared interface. For example, any or all of the one or more interfaces can be the same interface (e.g., a shared bus such as a PCIe link) .

[0064] Interrupt controller 420 may be configured to receive instructions and route interrupts based on the instructions received. For example, interrupt controller 420 may be configured to receive from host controller 410 an instruction to perform a memory write operation to the interrupt controller. Interrupt controller 420 may include a doorbell register 422. Doorbell register 422 may be configured to store (e.g., as part of a memory write operation) the instruction. The instruction to perform a memory write operation may be based on a plurality of configuration parameters. For example, the memory write operation may include writing a value at an ESI address. The value may include an ESI vector and / or an ESI vector offset. In some implementations, the value of the ESI vector may be added to the ESI vector offset and a single value (e.g., the sum of the ESI vector and the ESI vector offset) may be written to the doorbell register of the interrupt controller. The sum of the ESI vector and the ESI vector offset may also be referred to as an interrupt ID. The value written in the memory write operation (e.g., the interrupt ID) may indicate that an event has occurred (e.g., completion of a memory operation performed on the memory system 110) . The single value may be written to the doorbell register and used by the interrupt controller to determine the component generating the interrupt.

[0065] Interrupt controller 420 may be configured as a Generic Interrupt Controller (GIC) . For example, interrupt controller 420 may be configured as an CoreLinkTM GIC-600AE interrupt controller. Interrupt controller 420 may receive one or more interrupts (e.g., N interrupts, where N is the number of interrupts) from the host controller 410 or  from other components (e.g., peripherals) , prioritize the interrupts, and deliver (e.g., route) the interrupts to one or more processors. For example, interrupt controller 420 may route the interrupt to an application processor. The application processor may handle the interrupt by firing (e.g., transmitting) the interrupt to a driver, such as a UFS driver.

[0066] FIG. 5 is a call diagram illustrating interrupt handling according to some embodiments of the disclosure. FIG. 5 illustrates a communication exchange 500 between the application processor 230, the host controller 410, and the interrupt controller 420. The exchange 500 may include the transmission of one or more messages over a first interface coupling the host controller 410 and the memory system 110 or over one or more second interfaces coupling the host controller 410, the application processor 230, and the interrupt controller 420. For example, the messages may include one or more Command UPIUs, Response UPIUs, and / or other UPIUs transmitted according to the UFS standard. As another example, the messages may be communicated by setting one or more registers within the memory system 110, setting one or more registers within the host controller 410, setting one or more registers within the interrupt controller 420, or other memory-mapped input / output (MMIO) operations.

[0067] Communication regarding interrupt handling according to embodiments of the exchange 500 of FIG. 5 may begin at step 502 with requesting N interrupts by the application processor. For example, at step 502, a peripheral such as a UFS host controller driver installed at the application processor 230 may request N interrupts from an interrupt controller driver. In some implementations, N may be 8, corresponding to 8 completion queues (CQs) . In other implementations, N may be more or less than 8. Step 502 may include receiving configuration parameters from the interrupt controller driver, including parameters for an address, an interrupt vector, and a vector offset (e.g., an ESI address, an ESI vector, and an ESI vector offset) corresponding to each of the N interrupts. The UFS host controller driver may be configured to get the address and vector offset from the interrupt controller driver at a kernel level. At step 504, the application processor 230 may program the address and vector offset into registers in the host controller 410. For example, the address may be programmed into the first register 414 and the vector offset may be programmed into the second register 416 of FIG. 4. The programming of the registers may be done by the UFS host controller driver installed at the application processor 230.

[0068] At step 506, the host controller 410 may transmit an instruction to a memory controller of the memory system 110 to perform a memory operation (e.g., a UFS read or UFS write  operation) on the memory system 110. At step 508, the host controller may determine the occurrence of an event. For example, the host controller 410 may determine the occurrence of the event by receiving an indication that an event has occurred from the memory controller of the memory system 110. The event may correspond to the memory operation performed on the memory system. For example, the event may include the completion of the memory operation. The memory controller of the memory system 110 may determine that the event has occurred, for example, by determining that the memory operation has successfully completed, or that the memory operation has failed to successfully complete. Upon this determination, the memory controller of the memory system 110 may transmit an indication to the host controller 410 that the event has occurred.

[0069] At step 510, the host controller 410 may transmit an instruction to perform a memory write operation to the interrupt controller based on the configuration parameters (e.g., at the address as offset by the vector offset) . The configuration parameters may be determined based on a predefined encoding format. The memory write operation may include the indication that the event has occurred. For example, the host controller 410 may write an interrupt ID to a doorbell register of the interrupt controller. The instruction to perform a memory write operation may be based on a plurality of configuration parameters. For example, the memory write operation may include writing the value of the interrupt ID to a register identified by an ESI address. For example, the interrupt ID value may be written to a doorbell register of the interrupt controller. The interrupt ID may indicate to the interrupt controller 420 the existence of an interrupt and / or may identify the source of the interrupt as the host controller 410 for the memory system. The memory write operation may include the indication that an event has occurred (e.g., completion of a memory operation performed on the memory system 110) .

[0070] At step 512, the interrupt controller 420 may route an interrupt to the application processor 230 to be handled. The configuration parameters written to the doorbell register of the interrupt controller 420 may indicate how or where the interrupt is to be routed by the interrupt controller 420. The interrupt controller may first use an interrupt translation service (ITS) to route the interrupt as a Locality-specific Peripheral Interrupt (LPI) , for example, if the interrupt controller is configured under GICv3. At optional step 514, the application processor 230 may fire the interrupt to the appropriate driver or peripheral. If the interrupt is configured as an LPI, then it may not need to be fired to the appropriate driver, as it is routed based on the ITS. For interrupts not configured as LPIs (e.g.,  interrupts generated by a GICv2 interrupt controller) , the application processor may need to fire the interrupt to the appropriate driver or peripheral. For example, the application processor 230 may fire the interrupt to the UFS host controller driver.

[0071] Figure 6 is flow chart illustrating a method for handling interrupts by a host controller according to some embodiments of the disclosure. A method 600 includes, at block 602, receiving, by the host controller of a host device, a plurality of configuration parameters for an interrupt. For example, the plurality of configuration parameters may include an event specific interrupt (ESI) address, an ESI vector, and an ESI vector offset. Receiving the plurality of configuration parameters may include storing the configuration parameters in one or more registers in the host controller. For example, an ESI address may be stored in a first register and the ESI vector offset may be stored in a second register.

[0072] At block 604, the host controller may transmit to a memory controller of a memory system an instruction to perform a memory operation on the memory system. For example, the memory operation to be performed may include a read operation, a write operation, a read / write operation, a query operation, or another operation on the memory system. The instruction may be transmitted according to the UFS standard.

[0073] At block 606, the host controller may receive from the memory controller of the memory system an indication that an event has occurred. The event may correspond to the memory operation performed on the memory system. For example, the event may include the completion of the memory operation. The indication that the event has occurred may include an indication that the memory operation has successfully completed, or an indication that the memory operation has failed to successfully complete.

[0074] At block 608, the host controller may transmit to an interrupt controller an instruction to perform a memory write operation to the interrupt controller based on the plurality of configuration parameters, the memory write operation including the indication the event has occurred. For example, the host controller may transmit the instruction by writing one or more of the plurality of configuration parameters, or a combination thereof, to a doorbell register in the interrupt controller. In implementations in which the plurality of configuration parameters includes an ESI address, an ESI vector, and an ESI vector offset, the memory write operation may include writing the sum, or other combination, of the ESI vector and the ESI vector offset to the doorbell register identified. This combination of the ESI vector and the ESI vector offset may also be referred to as an interrupt ID. In some implementations, the value of the ESI vector may be added to the ESI vector offset  and a single value (e.g., the sum of the ESI vector and the ESI vector offset) may be written to the doorbell register of the interrupt controller. In other implementations, another operation may be performed on the ESI vector and the ESI vector offset. The memory write operation may include an indication that an event has occurred (e.g., completion of a memory operation performed on the memory system 110) .

[0075] FIG. 7 is a flow chart illustrating a method for handling interrupts by an interrupt controller according to some embodiments of the disclosure. FIG. 7 may continue operations for handling interrupts from the method 600 of FIG. 6 in a method 700. Method 700 includes, at block 702, receiving, from a host device, an instruction to perform a memory write operation to the interrupt controller based on a plurality of configuration parameters. The memory write operation may include receiving at a doorbell register of the interrupt controller data corresponding to one or more of the plurality of configuration parameters or data corresponding to an indication that an event has occurred on a memory controller of a memory system. The memory write operation at the interrupt controller may cause the interrupt controller to generate an interrupt. The interrupt may be an event specific interrupt (ESI) . Additionally or alternatively, the interrupt may be configured as a Locality-specific Peripheral Interrupt (LPI) and may be generated to be routed based on an interrupt translation service (ITS) in the interrupt controller. The interrupt controller may be configured to determine the interrupt based on the plurality of configuration parameters and based on a predefined encoding format.

[0076] At block 704, the interrupt controller may route an interrupt based on the plurality of configuration parameters. If the interrupt has been generated as an LPI, the interrupt controller may route the interrupt to the correct processor, based on the encoding format for the LPI. This may be an application processor, or it may be an alternative processor coupled to the interrupt controller. If the interrupt has been generated as an ESI and not as an LPI, then additional processing may be needed to fire the interrupt to the correct location. In such implementations, the interrupt controller may route the interrupt to the application processor for additional configuration.

[0077] Operations of method 600 or method 700 may be performed by a UE, such as a UE described with reference to FIG. 8. For example, example operations (also referred to as “blocks” ) of method 600 or method 700 may enable UE 815 to support greater user data confidentiality. FIG. 8 is a block diagram illustrating details of an example wireless communication system according to one or more aspects. The wireless communication system may include wireless network 800. Wireless network 800 may, for example,  include a 5G wireless network. As appreciated by those skilled in the art, components appearing in FIG. 8 are likely to have related counterparts in other network arrangements including, for example, cellular-style network arrangements and non-cellular-style-network arrangements (e.g., device to device or peer to peer or ad hoc network arrangements, etc. ) .

[0078] Wireless network 800 illustrated in FIG. 8 includes a number of base stations 805 and other network entities. A base station may be a station that communicates with the UEs and may also be referred to as an evolved node B (eNB) , a next generation eNB (gNB) , an access point, and the like. Each base station 805 may provide communication coverage for a particular geographic area. In 3GPP, the term “cell” may refer to this particular geographic coverage area of a base station or a base station subsystem serving the coverage area, depending on the context in which the term is used. In implementations of wireless network 800 herein, base stations 805 may be associated with a same operator or different operators (e.g., wireless network 800 may include a plurality of operator wireless networks) . Additionally, in implementations of wireless network 800 herein, base station 805 may provide wireless communications using one or more of the same frequencies (e.g., one or more frequency bands in licensed spectrum, unlicensed spectrum, or a combination thereof) as a neighboring cell. In some examples, an individual base station 805 or UE 815 may be operated by more than one network operating entity. In some other examples, each base station 805 and UE 815 may be operated by a single network operating entity.

[0079] A base station may provide communication coverage for a macro cell or a small cell, such as a pico cell or a femto cell, or other types of cell. A macro cell generally covers a relatively large geographic area (e.g., several kilometers in radius) and may allow unrestricted access by UEs with service subscriptions with the network provider. A small cell, such as a pico cell, would generally cover a relatively smaller geographic area and may allow unrestricted access by UEs with service subscriptions with the network provider. A small cell, such as a femto cell, would also generally cover a relatively small geographic area (e.g., a home) and, in addition to unrestricted access, may also provide restricted access by UEs having an association with the femto cell (e.g., UEs in a closed subscriber group (CSG) , UEs for users in the home, and the like) . A base station for a macro cell may be referred to as a macro base station. A base station for a small cell may be referred to as a small cell base station, a pico base station, a femto base station or a home base station. In the example shown in FIG. 8, base stations 805d and 805e are  regular macro base stations, while base stations 805a-805c are macro base stations enabled with one of 3 dimension (3D) , full dimension (FD) , or massive MIMO. Base stations 805a-805c take advantage of their higher dimension MIMO capabilities to exploit 3D beamforming in both elevation and azimuth beamforming to increase coverage and capacity. Base station 805f is a small cell base station which may be a home node or portable access point. A base station may support one or multiple (e.g., two, three, four, and the like) cells.

[0080] Wireless network 800 may support synchronous or asynchronous operation. For synchronous operation, the base stations may have similar frame timing, and transmissions from different base stations may be approximately aligned in time. For asynchronous operation, the base stations may have different frame timing, and transmissions from different base stations may not be aligned in time. In some scenarios, networks may be enabled or configured to handle dynamic switching between synchronous or asynchronous operations.

[0081] UEs 815 are dispersed throughout the wireless network 800, and each UE may be stationary or mobile. It should be appreciated that, although a mobile apparatus is commonly referred to as a UE in standards and specifications promulgated by the 3GPP, such apparatus may additionally or otherwise be referred to by those skilled in the art as a mobile station (MS) , a subscriber station, a mobile unit, a subscriber unit, a wireless unit, a remote unit, a mobile device, a wireless device, a wireless communications device, a remote device, a mobile subscriber station, an access terminal (AT) , a mobile terminal, a wireless terminal, a remote terminal, a handset, a terminal, a user agent, a mobile client, a client, a gaming device, an augmented reality device, vehicular component, vehicular device, or vehicular module, or some other suitable terminology. Within the present document, a “mobile” apparatus or UE need not necessarily have a capability to move, and may be stationary. Some non-limiting examples of a mobile apparatus, such as may include implementations of one or more of UEs 815, include a mobile, a cellular (cell) phone, a smart phone, a session initiation protocol (SIP) phone, a wireless local loop (WLL) station, a laptop, a personal computer (PC) , a notebook, a netbook, a smart book, a tablet, and a personal digital assistant (PDA) . A mobile apparatus may additionally be an IoT or “Internet of everything” (IoE) device such as an automotive or other transportation vehicle, a satellite radio, a global positioning system (GPS) device, a global navigation satellite system (GNSS) device, a logistics controller, a flying device, a smart energy or security device, a solar panel or solar array, municipal lighting, water, or other  infrastructure; industrial automation and enterprise devices; consumer and wearable devices, such as eyewear, a wearable camera, a smart watch, a health or fitness tracker, a mammal implantable device, gesture tracking device, medical device, a digital audio player (e.g., MP3 player) , a camera, a game console, etc.; and digital home or smart home devices such as a home audio, video, and multimedia device, an appliance, a sensor, a vending machine, intelligent lighting, a home security system, a smart meter, etc. In one aspect, a UE may be a device that includes a Universal Integrated Circuit Card (UICC) . In another aspect, a UE may be a device that does not include a UICC. In some aspects, UEs that do not include UICCs may also be referred to as IoE devices. UEs 815a-815d of the implementation illustrated in FIG. 8 are examples of mobile smart phone-type devices accessing wireless network 800. A UE may also be a machine specifically configured for connected communication, including machine type communication (MTC) , enhanced MTC (eMTC) , narrowband IoT (NB-IoT) and the like. UEs 815e-815k illustrated in FIG. 8 are examples of various machines configured for communication that access wireless network 800.

[0082] A mobile apparatus, such as UEs 815, may be able to communicate with any type of the base stations, whether macro base stations, pico base stations, femto base stations, relays, and the like. In FIG. 8, a communication link (represented as a lightning bolt) indicates wireless transmissions between a UE and a serving base station, which is a base station designated to serve the UE on the downlink or uplink, or desired transmission between base stations, and backhaul transmissions between base stations. UEs may operate as base stations or other network nodes in some scenarios. Backhaul communication between base stations of wireless network 800 may occur using wired or wireless communication links.

[0083] In operation at wireless network 800, base stations 805a-805c serve UEs 815a and 815b using 3D beamforming and coordinated spatial techniques, such as coordinated multipoint (CoMP) or multi-connectivity. Macro base station 805d performs backhaul communications with base stations 805a-805c, as well as small cell, base station 805f. Macro base station 805d also transmits multicast services which are subscribed to and received by UEs 815c and 815d. Such multicast services may include mobile television or stream video, or may include other services for providing community information, such as weather emergencies or alerts, such as Amber alerts or gray alerts.

[0084] Wireless network 800 of implementations supports mission critical communications with ultra-reliable and redundant links for mission critical devices, such UE 815e, which is a  aeronautical vehicle. Redundant communication links with UE 815e include from macro base stations 805d and 805e, as well as small cell base station 805f. Other machine type devices, such as UE 815f (thermometer) , UE 815g (smart meter) , and UE 815h (wearable device) may communicate through wireless network 800 either directly with base stations, such as small cell base station 805f, and macro base station 805e, or in multi-hop configurations by communicating with another user device which relays its information to the network, such as UE 815f communicating temperature measurement information to the smart meter, UE 815g, which is then reported to the network through small cell base station 805f. Wireless network 800 may also provide additional network efficiency through dynamic, low-latency TDD communications or low-latency FDD communications, such as in a vehicle-to-vehicle (V2V) mesh network between UEs 815i-815k communicating with macro base station 805e.

[0085] In various implementations, the techniques and apparatus may be used for wireless communication networks such as code division multiple access (CDMA) networks, time division multiple access (TDMA) networks, frequency division multiple access (FDMA) networks, orthogonal FDMA (OFDMA) networks, single-carrier FDMA (SC-FDMA) networks, LTE networks, GSM networks, 5th Generation (5G) or new radio (NR) networks (sometimes referred to as “5G NR” networks, systems, or devices) , as well as other communications networks. As described herein, the terms “networks” and “systems” may be used interchangeably. A CDMA network, for example, may implement a radio technology such as universal terrestrial radio access (UTRA) , cdma2000, and the like. UTRA includes wideband-CDMA (W-CDMA) and low chip rate (LCR) . CDMA2000 covers IS-2000, IS-95, and IS-856 standards. A TDMA network may, for example implement a radio technology such as Global System for Mobile Communication (GSM) . The 3rd Generation Partnership Project (3GPP) defines standards for the GSM EDGE (enhanced data rates for GSM evolution) radio access network (RAN) , also denoted as GERAN. An OFDMA network may implement a radio technology such as evolved UTRA (E-UTRA) , Institute of Electrical and Electronics Engineers (IEEE) 802.11, IEEE 802.16, IEEE 802.20, flash-OFDM and the like. UTRA, E-UTRA, and GSM are part of universal mobile telecommunication system (UMTS) . In particular, long-term evolution (LTE) is a release of UMTS that uses E-UTRA. The various different network types may use different radio access technologies (RATs) and RANs.

[0086] While aspects and implementations are described in this application by illustration to some examples, those skilled in the art will understand that additional implementations and use cases may come about in many different arrangements and scenarios. Innovations described herein may be implemented across many differing platform types, devices, systems, shapes, sizes, packaging arrangements. For example, implementations or uses may come about via integrated chip implementations or other non-module-component based devices (e.g., end-user devices, vehicles, communication devices, computing devices, industrial equipment, retail devices or purchasing devices, medical devices, AI-enabled devices, etc. ) . While some examples may or may not be specifically directed to use cases or applications, a wide assortment of applicability of described innovations may occur. Implementations may range from chip-level or modular components to non-modular, non-chip-level implementations and further to aggregated, distributed, or original equipment manufacturer (OEM) devices or systems incorporating one or more described aspects. In some practical settings, devices incorporating described aspects and features may also necessarily include additional components and features for implementation and practice of claimed and described aspects. It is intended that innovations described herein may be practiced in a wide variety of implementations, including both large devices or small devices, chip-level components, multi-component systems (e.g., radio frequency (RF) -chain, communication interface, processor) , distributed arrangements, end-user devices, etc. of varying sizes, shapes, and constitution.

[0087] In one or more aspects, techniques for supporting data storage and / or data transmission, may include additional aspects, such as any single aspect or any combination of aspects described below or in connection with one or more other processes or devices described elsewhere herein. In a first aspect, an electronic device, such as a UE, may be an apparatus as a host device that includes a memory controller configured to couple to an interface to a memory system, in which the memory system may be integrated with the host device or externally coupled to the host device. The memory system may include a memory controller coupled to a memory system through a first channel and configured to access data stored in the memory system through the first channel and coupled to a host device through a first interface and configured to communicate with the host device over the first interface. The operations may be executed as part of an initialization operation, a read operation, or a write operation.

[0088] In a first aspect, the memory controller of the memory system may be configured to perform operations including receiving a plurality of configuration parameters for an  interrupt; transmitting, to the memory system, an instruction to perform a memory operation on the memory system; receiving, from the memory system, an indication that an event has occurred; and transmitting, to an interrupt controller, an instruction to perform a memory write operation to the interrupt controller based on the plurality of configuration parameters.

[0089] In a second aspect, in combination with the first aspect, the plurality of configuration parameters include an event specific interrupt (ESI) address, an interrupt ID and an ESI vector offset.

[0090] In a third aspect, in combination with one or more of the first aspect or the second aspect, the ESI vector offset is an offset of 128.

[0091] In a fourth aspect, in combination with one or more of the first aspect through the third aspect, the ESI vector offset is an offset of 0.

[0092] In a fifth aspect, in combination with one or more of the first aspect through the fourth aspect, an apparatus comprises a first register configured to store data corresponding to a first configuration parameter of the plurality of configuration parameters, and a second register configured to store data corresponding to a second configuration parameter of the plurality of configuration parameters.

[0093] In a sixth aspect, in combination with one or more of the first aspect through the fifth aspect, receiving the plurality of configuration parameters for the interrupt comprises receiving an instruction from software executing on an application processor coupled to the memory controller, wherein the instruction is to: store the data corresponding to the first configuration parameter of the plurality of configuration parameters in the first register, and store the data corresponding to the second configuration parameter of the plurality of configuration parameters in the second register.

[0094] In a seventh aspect, in combination with one or more of the first aspect through the sixth aspect, transmitting the instruction to perform the memory write operation to the interrupt controller comprises transmitting an instruction to perform a memory write operation to a doorbell register in the interrupt controller based on the plurality of configuration parameters.

[0095] In an eighth aspect, in combination with one or more of the first aspect through the seventh aspect, the memory controller of the host device determines the plurality of configuration parameters based on a predefined encoding format.

[0096] In a ninth aspect, in combination with one or more of the first aspect through the eighth aspect, the memory controller of the host device couples the host device to a memory  system comprising a flash memory device configured as a universal flash storage (UFS) device.

[0097] In a tenth aspect, in combination with one or more of the first aspect through the ninth aspect, a method includes receiving, at a memory controller of a memory system, a plurality of configuration parameters for an interrupt; transmitting, by the memory controller to the memory system, an instruction to perform a memory operation on the memory system; receiving, by the memory controller from the memory system, an indication that an event has occurred; and transmitting, by the memory controller to an interrupt controller, an instruction to perform a memory write operation to the interrupt controller based on the plurality of configuration parameters.

[0098] In an eleventh aspect, in combination with one or more of the first aspect through the tenth aspect, the plurality of configuration parameters include an event specific interrupt (ESI) interrupt ID and an ESI vector offset.

[0099] In a twelfth aspect, in combination with one or more of the first aspect through the eleventh aspect, the ESI vector offset is an offset of 128.

[0100] In a thirteenth aspect, in combination with one or more of the first aspect through the twelfth aspect, the ESI vector offset is an offset of 0.

[0101] In a fourteenth aspect, in combination with one or more of the first aspect through the thirteenth aspect, receiving a plurality of configuration parameters for an interrupt comprises receiving an instruction from software on an application processor to: store data corresponding to a first configuration parameter of the plurality of configuration parameters in a first register of the memory controller, and store data corresponding to a second configuration parameter of the plurality of configuration parameters in a second register of the memory controller.

[0102] In a fifteenth aspect, in combination with one or more of the first aspect through the fourteenth aspect, transmitting the instruction to perform the memory write operation to the interrupt controller comprises transmitting an instruction to perform a memory write operation to a doorbell register in the interrupt controller based on the plurality of configuration parameters.

[0103] In a sixteenth aspect, in combination with one or more of the first aspect through the fifteenth aspect, the method includes determining, by the memory controller, the plurality of configuration parameters based on a predefined encoding format.

[0104] In a seventeenth aspect, in combination with one or more of the first aspect through the sixteenth aspect, the method includes executing, by the memory controller, memory  operations on behalf of a host device in a memory system according to a universal flash storage (UFS) protocol.

[0105] In an eighteenth aspect, in combination with one or more of the first aspect through the seventeenth aspect, an apparatus includes an application processor; an interrupt controller coupled to the application processor; and a memory controller coupled to the interrupt controller, the memory controller: configured to couple the application processor to a memory system, the memory controller configured to perform operations comprising: receiving a plurality of configuration parameters for an interrupt; transmitting, to the memory system, an instruction to perform a memory operation on the memory system; receiving, from the memory system, an indication that an event has occurred; and transmitting, to the interrupt controller, an instruction to perform a memory write operation based on the plurality of configuration parameters.

[0106] In a nineteenth aspect, in combination with one or more of the first aspect through the eighteenth aspect, the plurality of configuration parameters include an event specific interrupt (ESI) interrupt ID and an ESI vector offset.

[0107] In a twentieth aspect, in combination with one or more of the first aspect through the nineteenth aspect, receiving a plurality of configuration parameters for an interrupt comprises receiving an instruction from software on the application processor to: store data corresponding to a first configuration parameter of the plurality of configuration parameters in a first register of the memory controller, and store data corresponding to a second configuration parameter of the plurality of configuration parameters in a second register of the memory controller.

[0108] Those of skill in the art would understand that information and signals may be represented using any of a variety of different technologies and techniques. For example, data, instructions, commands, information, signals, bits, symbols, and chips that may be referenced throughout the above description may be represented by voltages, currents, electromagnetic waves, magnetic fields or particles, optical fields or particles, or any combination thereof.

[0109] Components, the functional blocks, and the modules described herein with respect to FIGs. 1-6 include processors, electronics devices, hardware devices, electronics components, logical circuits, memories, software codes, firmware codes, among other examples, or any combination thereof. Software shall be construed broadly to mean instructions, instruction sets, code, code segments, program code, programs, subprograms, software modules, application, software applications, software packages,  routines, subroutines, objects, executables, threads of execution, procedures, and / or functions, among other examples, whether referred to as software, firmware, middleware, microcode, hardware description language or otherwise. In addition, features discussed herein may be implemented via specialized processor circuitry, via executable instructions, or combinations thereof.

[0110] Those of skill in the art that one or more blocks (or operations) described with reference to FIGs. 4A-E, 5, or 6 may be combined with one or more blocks (or operations) described with reference to another of the figures. For example, one or more blocks (or operations) of FIG. 1 may be combined with one or more blocks (or operations) of FIG. 3. As another example, one or more blocks associated with FIG. 1 may be combined with one or more blocks (or operations) associated with FIGs. 4A-E, 5, or 6. Additionally, or alternatively, one or more operations described above with reference to FIGs. 1-3 may be combined with one or more operations described with reference to FIGs. 4-6.

[0111] Those of skill in the art would further appreciate that the various illustrative logical blocks, modules, circuits, and algorithm steps described in connection with the disclosure herein may be implemented as electronic hardware, computer software, or combinations of both. To clearly illustrate this interchangeability of hardware and software, various illustrative components, blocks, modules, circuits, and steps have been described above generally in terms of their functionality. Whether such functionality is implemented as hardware or software depends upon the particular application and design constraints imposed on the overall system. Skilled artisans may implement the described functionality in varying ways for each particular application, but such implementation decisions should not be interpreted as causing a departure from the scope of the present disclosure. Skilled artisans will also readily recognize that the order or combination of components, methods, or interactions that are described herein are merely examples and that the components, methods, or interactions of the various aspects of the present disclosure may be combined or performed in ways other than those illustrated and described herein.

[0112] The various illustrative logics, logical blocks, modules, circuits, and algorithm processes described in connection with the implementations disclosed herein may be implemented as electronic hardware, computer software, or combinations of both. The interchangeability of hardware and software has been described generally, in terms of functionality, and illustrated in the various illustrative components, blocks, modules, circuits and processes described above. Whether such functionality is implemented in  hardware or software depends upon the particular application and design constraints imposed on the overall system.

[0113] The hardware and data processing apparatus used to implement the various illustrative logics, logical blocks, modules and circuits described in connection with the aspects disclosed herein may be implemented or performed with a general purpose single-or multi-chip processor, a digital signal processor (DSP) , an application specific integrated circuit (ASIC) , a field programmable gate array (FPGA) or other programmable logic device, discrete gate or transistor logic, discrete hardware components, or any combination thereof designed to perform the functions described herein. A general-purpose processor may be a microprocessor, or, any conventional processor, controller, microcontroller, or state machine. In some implementations, a processor may be implemented as a combination of computing devices, such as a combination of a DSP and a microprocessor, a plurality of microprocessors, one or more microprocessors in conjunction with a DSP core, or any other such configuration. In some implementations, particular processes and methods may be performed by circuitry that is specific to a given function.

[0114] In one or more aspects, the functions described may be implemented in hardware, digital electronic circuitry, computer software, firmware, including the structures disclosed in this specification and their structural equivalents thereof, or in any combination thereof. Implementations of the subject matter described in this specification also may be implemented as one or more computer programs, which is one or more modules of computer program instructions, encoded on a computer storage media for execution by, or to control the operation of, data processing apparatus.

[0115] If implemented in software, the functions may be stored on or transmitted over as one or more instructions or code on a computer-readable medium. The processes of a method or algorithm disclosed herein may be implemented in a processor-executable software module which may reside on a computer-readable medium. Computer-readable media includes both computer storage media and communication media including any medium that may be enabled to transfer a computer program from one place to another. A storage media may be any available media that may be accessed by a computer. By way of example, and not limitation, such computer-readable media may include random-access memory (RAM) , read-only memory (ROM) , electrically erasable programmable read-only memory (EEPROM) , CD-ROM or other optical disk storage, magnetic disk storage or other magnetic storage devices, or any other medium that may be used to store desired  program code in the form of instructions or data structures and that may be accessed by a computer. Also, any connection may be properly termed a computer-readable medium. Disk and disc, as used herein, includes compact disc (CD) , laser disc, optical disc, digital versatile disc (DVD) , floppy disk, and Blu-ray disc where disks usually reproduce data magnetically, while discs reproduce data optically with lasers. Combinations of the above should also be included within the scope of computer-readable media. Additionally, the operations of a method or algorithm may reside as one or any combination or set of codes and instructions on a machine readable medium and computer-readable medium, which may be incorporated into a computer program product.

[0116] Various modifications to the implementations described in this disclosure may be readily apparent to those skilled in the art, and the generic principles defined herein may be applied to some other implementations without departing from the spirit or scope of this disclosure. Thus, the claims are not intended to be limited to the implementations shown herein, but are to be accorded the widest scope consistent with this disclosure, the principles and the novel features disclosed herein.

[0117] Additionally, a person having ordinary skill in the art will readily appreciate, opposing terms such as “upper” and “lower” or “front” and back” or “top” and “bottom” or “forward” and “backward” are sometimes used for ease of describing the figures, and indicate relative positions corresponding to the orientation of the figure on a properly oriented page, and may not reflect the proper orientation of any device as implemented.

[0118] Certain features that are described in this specification in the context of separate implementations also may be implemented in combination in a single implementation. Conversely, various features that are described in the context of a single implementation also may be implemented in multiple implementations separately or in any suitable subcombination. Moreover, although features may be described above as acting in certain combinations and even initially claimed as such, one or more features from a claimed combination may in some cases be excised from the combination, and the claimed combination may be directed to a subcombination or variation of a subcombination.

[0119] Similarly, while operations are depicted in the drawings in a particular order, this should not be understood as requiring that such operations be performed in the particular order shown or in sequential order, or that all illustrated operations be performed, to achieve desirable results. Further, the drawings may schematically depict one or more example processes in the form of a flow diagram. However, other operations that are not depicted may be incorporated in the example processes that are schematically illustrated. For  example, one or more additional operations may be performed before, after, simultaneously, or between any of the illustrated operations. In certain circumstances, multitasking and parallel processing may be advantageous. Moreover, the separation of various system components in the implementations described above should not be understood as requiring such separation in all implementations, and it should be understood that the described program components and systems may generally be integrated together in a single software product or packaged into multiple software products. Additionally, some other implementations are within the scope of the following claims. In some cases, the actions recited in the claims may be performed in a different order and still achieve desirable results.

[0120] As used herein, including in the claims, the term “or, ” when used in a list of two or more items, means that any one of the listed items may be employed by itself, or any combination of two or more of the listed items may be employed. For example, if a composition is described as containing components A, B, or C, the composition may contain A alone; B alone; C alone; A and B in combination; A and C in combination; B and C in combination; or A, B, and C in combination. Also, as used herein, including in the claims, “or” as used in a list of items prefaced by “at least one of” indicates a disjunctive list such that, for example, a list of “at least one of A, B, or C” means A or B or C or AB or AC or BC or ABC (that is A and B and C) or any of these in any combination thereof. The term “substantially” is defined as largely but not necessarily wholly what is specified (and includes what is specified; for example, substantially 90 degrees includes 90 degrees and substantially parallel includes parallel) , as understood by a person of ordinary skill in the art. In any disclosed implementations, the term “substantially” may be substituted with “within [apercentage] of” what is specified, where the percentage includes . 1, 1, 5, or 10 percent.

[0121] The previous description of the disclosure is provided to enable any person skilled in the art to make or use the disclosure. Various modifications to the disclosure will be readily apparent to those skilled in the art, and the generic principles defined herein may be applied to other variations without departing from the spirit or scope of the disclosure. Thus, the disclosure is not intended to be limited to the examples and designs described herein but is to be accorded the widest scope consistent with the principles and novel features disclosed herein.

Claims

1.An apparatus, comprising:a memory controller of a host device, configured to couple the host device to a memory system;the memory controller configured to perform operations including:receiving a plurality of configuration parameters for an interrupt;transmitting, to the memory system, an instruction to perform a memory operation on the memory system;receiving, from the memory system, an indication that an event has occurred; andtransmitting, to an interrupt controller, an instruction to perform a memory write operation to the interrupt controller based on the plurality of configuration parameters.2.The apparatus of claim 1, wherein the plurality of configuration parameters include an event specific interrupt (ESI) address, an interrupt ID and an ESI vector offset.3.The apparatus of claim 2, wherein the ESI vector offset is an offset of 128.4.The apparatus of claim 2 wherein the ESI vector offset is an offset of 0.5.The apparatus of claim 1, further comprising:a first register configured to store data corresponding to a first configuration parameter of the plurality of configuration parameters, anda second register configured to store data corresponding to a second configuration parameter of the plurality of configuration parameters.6.The apparatus of claim 5, wherein receiving the plurality of configuration parameters for the interrupt comprises receiving an instruction from software executing on an application processor coupled to the memory controller, wherein the instruction is to:store the data corresponding to the first configuration parameter of the plurality of configuration parameters in the first register, andstore the data corresponding to the second configuration parameter of the plurality of configuration parameters in the second register.7.The apparatus of claim 1, wherein transmitting the instruction to perform the memory write operation to the interrupt controller comprises transmitting an instruction to perform a memory write operation to a doorbell register in the interrupt controller based on the plurality of configuration parameters.8.The apparatus of claim 1, wherein the memory controller of the host device determines the plurality of configuration parameters based on a predefined encoding format.9.The apparatus of claim 1, wherein the memory controller of the host device couples the host device to a memory system comprising a flash memory device configured as a universal flash storage (UFS) device.10.A method, comprising:receiving, at a memory controller of a memory system, a plurality of configuration parameters for an interrupt;transmitting, by the memory controller to the memory system, an instruction to perform a memory operation on the memory system;receiving, by the memory controller from the memory system, an indication that an event has occurred; andtransmitting, by the memory controller to an interrupt controller, an instruction to perform a memory write operation to the interrupt controller based on the plurality of configuration parameters.11.The method of claim 10, wherein the plurality of configuration parameters include an event specific interrupt (ESI) interrupt ID and an ESI vector offset.12.The method of claim 11, wherein the ESI vector offset is an offset of 128.13.The method of claim 11, wherein the ESI vector offset is an offset of 0.14.The method of claim 10, wherein receiving a plurality of configuration parameters for an interrupt comprises receiving an instruction from software on an application processor to:store data corresponding to a first configuration parameter of the plurality of configuration parameters in a first register of the memory controller, andstore data corresponding to a second configuration parameter of the plurality of configuration parameters in a second register of the memory controller.15.The method of claim 10, wherein transmitting the instruction to perform the memory write operation to the interrupt controller comprises transmitting an instruction to perform a memory write operation to a doorbell register in the interrupt controller based on the plurality of configuration parameters.16.The method of claim 10, further comprising determining, by the memory controller, the plurality of configuration parameters based on a predefined encoding format.17.The method of claim 10, further comprising executing, by the memory controller, memory operations on behalf of a host device in a memory system according to a universal flash storage (UFS) protocol.18.An apparatus, comprising:an application processor;an interrupt controller coupled to the application processor; anda memory controller coupled to the interrupt controller, the memory controller:configured to couple the application processor to a memory system, the memory controller configured to perform operations comprising:receiving a plurality of configuration parameters for an interrupt;transmitting, to the memory system, an instruction to perform a memory operation on the memory system;receiving, from the memory system, an indication that an event has occurred; andtransmitting, to the interrupt controller, an instruction to perform a memory write operation based on the plurality of configuration parameters.19.The apparatus of claim 18, wherein the plurality of configuration parameters include an event specific interrupt (ESI) interrupt ID and an ESI vector offset.20.The apparatus of claim 18, wherein receiving a plurality of configuration parameters for an interrupt comprises receiving an instruction from software on the application processor to:store data corresponding to a first configuration parameter of the plurality of configuration parameters in a first register of the memory controller, andstore data corresponding to a second configuration parameter of the plurality of configuration parameters in a second register of the memory controller.

Images