Memory system with interleaved row refresh to address row hammer degradation

Abstract

Aspects disclosed include a memory system with interleaved row refresh to address row hammer degradation. The memory system includes a refresh control circuit and a memory block. The memory block includes a first plurality of memory cell rows and a second plurality of memory cell rows, wherein the first plurality of memory cell rows is spatially interleaved with the second plurality of memory cell rows. In response to receiving a first number of commands to open the first plurality of memory cell rows which exceed a first threshold, the refresh control circuit is configured to refresh the second plurality of memory cell rows. The memory system advantageously addresses the known problem of row hammering while not expending energy refreshing the first plurality of memory cell rows, in contrast to conventional approaches which refresh all the rows.

Description

MEMORY SYSTEM WITH INTERLEAVED ROW REFRESH TO ADDRESS ROW HAMMER DEGRADATIONTECHNICAL FIELD

[0001] The technology of the disclosure relates generally to memory systems and particularly to refreshing transistor cells in memory systems.BACKGROUND

[0002] Computing devices abound in modern society, and more particularly, mobile communication devices have become increasingly common. The prevalence of these mobile communication devices is driven in part by the many functions that are now enabled on such devices. Increased processing capabilities in such devices means that mobile communication devices have evolved from pure communication tools into sophisticated mobile entertainment centers, thus enabling enhanced user experiences. Access to such functionality is usually dependent on having a memory system interoperating with a control system to store instructions and data. One popular format of memory is the low power double data rate (LPDDR) synchronous dynamic random access memory (SDRAM) standard. JEDEC is the standards setting body for LPDDR and has promulgated various versions of the standard, with LPDDR5, LPDDR5X updated in July of 2023. The existence of such standards provides opportunities for improvements and innovation, and such innovation may be used in extant standards or prospective standards or other implementations.

[0003] SDRAMs hold data in a bank of rows of memory cells. Each memory cell stores a bit utilizing a capacitor. Each row of memory cells may be accessed by an address. To access a row of memory cells in the SDRAM, an address of a desired row is provided in an activate command (ACT) to open the desired row before the desired row may be read from the SDRAM. Over time, the charge stored in capacitors decay. To maintain integrity of the values, the bank of rows of memory cells are periodically refreshed.SUMMARY

[0004] Aspects disclosed in the detailed description include a memory system with interleaved row refresh to address row hammer degradation. The memory system includes a refresh control circuit and a memory block. The memory block includes a first plurality of memory cell rows and a second plurality of memory cell rows, wherein the first plurality of memory cell rows is spatially interleaved with the second plurality of memory cell rows. In response to receiving a first number of commands to open the first plurality of memory cell rows which exceeds a first threshold, the refresh control circuit is configured to refresh the second plurality of memory cell rows.

[0005] Repeated access of a specific row of memory cells can cause unintended bit flips in a physically adjacent row, essentially corrupting data in the physically adjacent row due to electrical interference. This vulnerability is called “row hammer” and becomes more significant as synchronous dynamic random access memory (SDRAM) technology scales down, making the cells closer together and more susceptible to interference.

[0006] By refreshing the second plurality of memory cell rows when the first threshold is exceeded from opening the first plurality of memory cell rows, the memory system advantageously addresses the known problem of row hammering while not expending energy refreshing the first plurality of memory cell rows, in contrast to conventional approaches which refreshes all the rows. Additionally, the memory system as described herein balances power consumption with circuit complexity, to advantageously achieve low power consumption with less circuit overhead, in contrast to conventional approaches which refresh only the data row which is specifically subject to row hammering.

[0007] In this regard in one aspect, a memory system is disclosed. The memory system comprises a refresh control circuit and a memory block. The memory block comprises a first plurality of memory cell rows, and a second plurality of memory cell rows, wherein the first plurality of memory cell rows is spatially interleaved with the second plurality of memory cell rows. In response to receiving a first number of commands to open the first plurality of memory cell rows which exceeds a first threshold, the refresh control circuit is configured to refresh the second plurality of memory cell rows.

[0008] In another aspect, a method for operating a memory system is disclosed. The method of operating a memory system comprises receiving a command to open one of a first plurality of memory cell rows in a memory block. The memory block comprises the first plurality of memory cell rows, and a second plurality of memory cell rows, wherein the first plurality of memory cell rows is spatially interleaved with the second plurality of memory cell rows. In response to receiving the command to open the one of the first plurality of memory cell rows, the method further comprises comparing a first number of commands to open one of the first plurality of memory cell rows with a first threshold and, in response to the first number of commands to open one of the first plurality of memory cell rows exceeding the first threshold, refreshing the second plurality of memory cell rows.

[0009] In another aspect, a memory system is disclosed. The memory system comprises a means for receiving a command to open one of a first plurality of memory cell rows in a memory block. The memory block comprises the first plurality of memory cell rows, and a second plurality of memory cell rows, wherein the first plurality of memory cell rows is spatially interleaved with the second plurality of memory cell rows. In response to receiving the command to open the one of the first plurality of memory cell rows, the memory system comprises a means for comparing a first number of commands to open the first plurality of memory cell rows with a first threshold and, in response to the first number of commands to open the first plurality of memory cell rows exceeding the first threshold, a means for refreshing the second plurality of memory cell rows.BRIEF DESCRIPTION OF THE DRAWINGS

[0010] Figure 1 is a block diagram of an exemplary processor-based system that can include components such as a memory system with interleaved row refresh to address row hammer degradation;

[0011] Figure 2 is a block diagram of an exemplary memory system with interleaved row refresh to address row hammer degradation;

[0012] Figure 3A is an exemplary refresh mode command definition of a refresh mode command sent from a memory controller to a synchronous dynamic random access memory (SDRAM) in Figure 2 to notify the SDRAM in Figure 2 that an interleaved row refresh command will follow;

[0013] Figure 3B is an exemplary definition of an interleaved row refresh command sent from a memory controller to a synchronous dynamic random access memory (SDRAM) in Figure 2 to instruct the SDRAM in Figure 2 to refresh one of the plurality of memory cell rows;

[0014] Figure 4 is a flowchart illustrating an exemplary process of operating a memory system with interleaved row refresh to address row hammer degradation, the memory system including, but not limited to, the memory system in Figures 1, 2, 5, 6, and 7;

[0015] Figure 5 is a block diagram of another exemplary memory system with interleaved row refresh to address row hammer degradation;

[0016] Figure 6 is a block diagram of another exemplary memory system with interleaved row refresh to address row hammer degradation;

[0017] Figure 7 is a block diagram of another exemplary memory system with interleaved row refresh to address row hammer degradation;

[0018] Figures 8A-8B are exemplary definitions of a first plurality of registers configured to track a first number of commands to open a first plurality of memory cell rows in the SDRAM in Figures 6 and 7 and determine whether a first threshold of the first number of commands has been exceeded;

[0019] Figures 9A-9B are exemplary definitions of a second plurality of registers configured to track a second number of commands to open a second plurality of memory cell rows in the SDRAM in Figures 6 and 7 and determine whether a second threshold of the second number of commands has been exceeded; and

[0020] Figure 10 is an exemplary definition of a region mode register utilized to specify the particular region in a memory block of an SDRAM which will be subject to an interleaved row refresh command.DETAILED DESCRIPTION

[0021] With reference now to the drawing figures, several exemplary aspects of the present disclosure are described. The word “exemplary” is used herein to mean “serving as an example, instance, or illustration. ” Any aspect described herein as “exemplary” is not necessarily to be construed as preferred or advantageous over other aspects.

[0022] It should be understood that the terms “first, ” “second, ” “third, ” etc., where used herein, are relative terms that may be used to distinguish between similarly named elements and are not meant to limit or imply a strict orientation and / or order unless otherwise specified.

[0023] Further, an object being “adjacent” as discussed herein relates to an object being beside or next to another stated object. Adjacent objects may not be directly physically coupled to each other. An object can be directly adjacent to another object which means that such objects are directly beside or next to the other object without another object or layer being intervening or disposed between the directly adjacent objects. An object can be indirectly or non-directly adjacent to another object which means that such objects are not directly beside or directly next to each other, but there is an intervening object or layer disposed between the non-directly adjacent objects.

[0024] Aspects disclosed in the detailed description include a memory system with interleaved row refresh to address row hammer degradation. The memory system includes a refresh control circuit and a memory block. The memory block includes a first plurality of memory cell rows and a second plurality of memory cell rows, wherein the first plurality of memory cell rows is spatially interleaved with the second plurality of memory cell rows. In response to receiving a first number of commands to open the first plurality of memory cell rows which exceeds a first threshold, the refresh control circuit is configured to refresh the second plurality of memory cell rows.

[0025] Repeated access of a specific row of memory cells can cause unintended bit flips in a physically adjacent row, essentially corrupting data in the physically adjacent row due to electrical interference. This vulnerability is called “row hammer” and becomes more significant as synchronous dynamic random access memory (SDRAM) technology scales down, making the cells closer together and more susceptible to interference.

[0026] By refreshing the second plurality of memory cell rows when the first threshold is exceeded from opening the first plurality of memory cell rows, the memory system advantageously addresses the known problem of row hammering while not expending energy refreshing the first plurality of memory cell rows, in contrast to conventional approaches which refreshes all the rows. Additionally, the memory system as described herein balances power consumption with circuit complexity, to advantageously achieve low power consumption with less circuit overhead, in contrast to conventional approaches which refresh only the data row which is specifically subject to row hammering.

[0027] In this regard, Figure 1 is a block diagram of an exemplary processor-based system 100 that can include components such as a memory system with interleaved row refresh to address row hammer degradation. In this example, the processor-based system 100 may be assembled into one electronic device 102 including a memory system 104 with interleaved row refresh to address row hammer degradation such as the memory systems which will be described in Figures 2, 5, 6, and 7. The processor-based system 100 includes a processing unit (PU) 108 that includes one or more processors 110, which may also be referred to as PU cores or processor cores. The PU 108 may have cache memory 112 coupled to the PU 108 for rapid access to temporarily stored data. The PU 108 is coupled to a system bus 114 and can intercouple client and server devices included in the processor-based system 100. As is well known, the PU 108 communicates with these other devices by exchanging address, control, and data information over the system bus 114. For example, the PU 108 can communicate bus transaction requests to a memory controller 116 of the memory system 104, as an example of a client device. Although not illustrated in Figure 1, multiple system buses 114 could be provided, wherein each system bus 114 constitutes a different fabric.

[0028] Other client and server devices can be connected to the system bus 114. As illustrated in Figure 1, these devices can include the memory system 104 that includes the memory controller 116 and a memory array (s) 118 such as SDRAM, one or more input devices 122, one or more output devices 124, one or more network interface devices 126, and one or more display controllers 128, as examples. Each of the memory system (s) 104, the one or more input devices 122, the one or more output devices 124, the one or more network interface devices 126, and the one or more display controllers 128 can be provided in the same or different electronic devices. The input device (s) 122 can include any type of input device, including, but not limited to, input keys, switches, voice processors, etc. The output device (s) 124 can include any type of output device, including, but not limited to, audio, video, other visual indicators, etc. The network interface device (s) 126 can be any device configured to allow exchange of data to and from a network 130. The network 130 can be any type of network, including, but not limited to, a wired or wireless network, a private or public network, a local area network (LAN) , a wireless local area network (WLAN) , a wide area network (WAN) , a BLUETOOTHTMnetwork, and the Internet. The network interface device (s) 126 can be configured to support any type of communications protocol desired.

[0029] The PU 108 may also be configured to access the display controller (s) 128 over the system bus 114 to control information sent to one or more displays 132. The display controller (s) 128 sends information to the display (s) 132 to be displayed via one or more video processor (s) 134, which process the information to be displayed into a format suitable for the display (s) 132. The display controller (s) 128 and video processor (s) 134 can be included as ICs in the same or different electronic devices, and in the same or different electronic devices containing the PU 108, as an example. The display (s) 132 can include any type of display, including, but not limited to, a cathode ray tube (CRT) , a liquid crystal display (LCD) , a plasma display, a light emitting diode (LED) display, etc.

[0030] Figure 2 is a block diagram of an exemplary memory system 200 with interleaved row refresh to address row hammer degradation. The memory system 200 may be one embodiment of the memory system 104 in Figure 1. The memory system 200 includes a refresh control circuit 202 and a memory block 204. The memory block 204 includes a first plurality of memory cell rows 206 and a second plurality of memory cell rows 208. The first plurality of memory cell rows 206 is spatially interleaved with the second plurality of memory cell rows 208. The refresh control circuit 202 includes logic circuitry which receives an activate command (s) 212 to open any of the memory cell rows in the first plurality of memory cell rows 206 and the second plurality of memory cell rows 208. The refresh control circuit 202 is also a means for receiving a command to open any of the memory cell rows in the first plurality of memory cell rows 206 and the second plurality of memory cell rows 208. The activate command 212 includes an address of a desired memory cell row in the memory block 204. The refresh control circuit 202 also includes a first counter register 214 and a second counter register 216. The logic circuitry 210 detects a bit of the address of the desired memory cell and increments either the first counter register 214 or the second counter register 216. In this example, the logic circuitry 210 will detect the last bit of the address to group the rows of the first plurality of memory cell rows 206 with even addresses and to group the rows of the second plurality of memory cell rows 208 with odd addresses resulting in spatially interleaving of the first plurality of memory cell rows 206 with the second plurality of memory cell rows 208 on an every other row basis. In other words, each of the first plurality of memory cell rows 206 is addressed by an even address and each of the second plurality of memory cell rows 208 is addressed by an odd address. The logic circuitry is also a means for comparing a first number of commands to open the first plurality of memory cell rows with a first threshold and a means for refreshing the second plurality of memory cell rows.

[0031] In other examples, the second to last bit of the address may be used to spatially interleave the first plurality of memory cell rows 206 with the second plurality of memory cell rows 208 on an every two row basis.

[0032] The first counter register 214 corresponds to the number of activate commands 212 received for the first plurality of memory cell rows 206. The second counter register 216 corresponds to the number of activate commands 212 received for the second plurality of memory cell rows 208. The refresh control circuit 202 also includes a first counter threshold register 218 and a second counter threshold register 220.

[0033] In response to receiving a first number of activate commands to open the first plurality of memory cell rows 206 which exceeds a first threshold stored in the first counter threshold register 218, the refresh control circuit 202 is configured to refresh the second plurality of memory cell rows 208.

[0034] Similarly, in response to receiving a second number of activate commands to open the second plurality of memory cell rows 208 which exceeds a second threshold stored in the second counter threshold register 220, the refresh control circuit 202 is configured to refresh the first plurality of memory cell rows 206.

[0035] The memory system 200 also includes a memory controller 222. The memory controller 222 comprises the refresh control circuit 202.

[0036] In response to either the first counter register 214 exceeding the first counter threshold stored in the first counter threshold registers 218 or the second counter register 216 exceeding the second counter threshold stored in the second counter threshold registers 220, the logic circuitry 210 is configured to issue an interleaved row refresh command 224 to a refresh circuit 226 to either refresh the second plurality of memory cell rows 208 or refresh the first plurality of memory cell rows 206 depending on which threshold register 218, 220 is exceeded. In other words, in response to the first counter register 214 exceeding the first counter threshold stored in first counter threshold registers 218, the logic circuitry 210 is configured to issue an interleaved row refresh command 224 to the refresh circuit 226 to refresh the second plurality of memory cell rows 208 and vice versa. The logic circuitry 210 is also a means for issuing an interleaved row refresh command to a synchronous dynamic random access memory (SDRAM) .

[0037] The refresh control circuit 202 includes a set of block registers 228 corresponding to the memory block 204. The set of block registers 228 includes registers 214, 216, 218, and 220. The memory system 200 includes an SDRAM 230. The SDRAM 230 includes the refresh circuit 226, and memory blocks 232 (0) -232 (X) where X is an integer divisible by two. The memory block 204 is also referred to as memory block 232 (0) . The refresh control circuit 202 may also include sets of block registers 234 (0) -234 (X) corresponding to the memory blocks 232 (0) -232 (X) to manage refreshing a set of interleaved memory cell rows in the memory blocks 232 (0) -232 (X) . Block register 228 is also referred to as block register 234 (0) .

[0038] Figure 3A is an exemplary refresh mode command definition 300 of a refresh mode command sent from a memory controller 222 to a synchronous dynamic random access memory (SDRAM) 230 in Figure 2 to notify the SDRAM 230 in Figure 2 that an interleaved row refresh command 224 will follow. The refresh mode command definition 300 builds upon the refresh command definition specified in JEDEC LPDDR5 JESD209-5B Chap 7.7.5.1 Table 311. Fields and notes in JEDEC LPDDR5 JESD209-5B Chap 7.7.5.1 Table 311 which are not described herein still apply to refresh mode command definition 300. The refresh mode command definition 300 includes values 302, 304 for CA4 and CA5 address pins, respectively. The refresh mode command definition 300 differs from the refresh command definition specified in JEDEC LPDDR5 JESD209-5B Chap 7.7.5.1 Table 311 in that when SDR CS PIN is “H” , CA4 and CA5 address pins are both “H” to indicate that refresh mode command is notifying the SDRAM 230 that an interleaved row refresh command, such as interleaved row command 224, will follow. An SDRAM vendor can be configured to support interleaved row refresh by setting MR27 OP [0] to “1” . Conversely, and for compatibility with JEDEC, an SDRAM vendor can be configured to simply ignore this feature by setting MR27 OP [0] to “0” . Setting MR27 can be done by existing mode register set commands specified in the JEDEC specification. Furthermore, conventional refresh commands as specified in in JEDEC LPDDR5 JESD209-5B Chap 7.7.5.1 Table 311 may still be used when deploying interleaved row refresh commands.

[0039] Figure 3B is an exemplary definition 306 of an interleaved row refresh command 224 sent from a memory controller 222 to the SDRAM 230 in Figure 2 to instruct the SDRAM in Figure 2 to refresh one of the plurality of memory cell rows. The interleaved row refresh command 224 follows a previously sent refresh mode command, such as the refresh mode command described in Figure 3A. The interleaved row refresh command definition 306 builds upon the refresh command definition specified in JEDEC LPDDR5 JESD209-5B Chap 7.7.5.1 Table 311. Fields and notes in in JEDEC LPDDR5 JESD209-5B Chap 7.7.5.1 Table 311 which are not described herein still apply to the exemplary definition 306 to the extent they are not contradictory to what is described herein.

[0040] The exemplary definition 306 includes address pins CA3 and CA5 whose values 308 and 310. Pin CA3 will be described in connection with Figure 5. The value 310 on Pin CA5 indicates whether an interleaved row refresh should be performed on the first plurality of memory cell rows 206 or the second plurality of memory cell rows 208.

[0041] For example, in response to receiving a first number of activate commands 212 to open the first plurality of memory cell rows 206 which exceeds a first threshold stored in the first counter threshold register 218, the refresh control circuit 202 is configured to refresh the second plurality of memory cell rows 208 by issuing an interleaved row refresh command 224 where pin CA5 has a high (H) value. Conversely, for example, in response to receiving a second number of activate commands 212 to open the second plurality of memory cell rows 208 which exceeds a second threshold stored in the second counter threshold register 220, the refresh control circuit 202 is configured to refresh the first plurality of memory cell rows 206 by issuing an interleaved row refresh command 224 where pin CA5 has a low (L) value.

[0042] Please note that the conventional command in JEDEC LPDDR5 JESD209-5B Chap 7.7.5.1 Table 311 cannot be used to interleave row refresh to address row hammer degradation because CA3 bit is used to distinguish the interleaved row refresh command 224 from the command in JEDEC LPDDR5 JESD209-5B Chap 7.7.5.1 Table 311. Furthermore, please note that the conventional refresh command in JEDEC LPDDR5 JESD209-5B Chap 7.7.5.1 Table 311 cannot be used as refresh mode command, as defined in definition 300, to notify the SDRAM to expect a subsequent interleaved row refresh command 224 because the CA5 bit has value 304 that distinguishes whether the interleaved row refresh command 224 is enabled.

[0043] Figure 4 is a flowchart illustrating an exemplary process 400 of operating a memory system with interleaved row refresh to address row hammer degradation, the memory system including, but not limited to, the memory system in Figures 1, 2, 5, 6, and 7.

[0044] In this regard, a first exemplary step in the process 400 of Figure 4 can include receiving a command 212 to open one of a first plurality of memory cell rows 206 in a memory block 204, wherein the memory block 204 comprises the first plurality of memory cell rows 206, and a second plurality of memory cell rows 208, wherein the first plurality of memory cell rows 206 is spatially interleaved with the second plurality of memory cell rows 208 (block 402) . A next step in the process 400 can include, in response to receiving the command 212 to open the one of the first plurality of memory cell rows 206, comparing a first number of commands 214 to open the first plurality of memory cell rows 206 with a first threshold 218 (block 404) . A next step in the process 400 can include, in response to the first number of commands 214 to open the first plurality of memory cell rows 206 exceeding the first threshold 218, refreshing the second plurality of memory cell rows 208 (block 406) .

[0045] Figure 5 is a block diagram of another exemplary memory system 500 with interleaved row refresh to address row hammer degradation. The memory system 500 may be one embodiment of the memory system 104 in Figure 1. Common elements between the memory system 200 in Figure 2 and the memory system 500 in Figure 5 are shown with common element numbers. In this example, the memory controller 222 includes a refresh control circuit 502 which operates similarly to the refresh control circuit 202 and includes additional registers in the set of block registers 228 which will be discussed infra. Further in this example, a memory block 503 includes two regions; a first region 504 and a second region 506. The first region 504 includes the first plurality of memory cell rows 206 and the second plurality of memory cell rows 208. The second region 506 includes a third plurality of memory cell rows 508 and a fourth plurality of memory cell rows 510, wherein the third plurality of memory cell rows 508 is spatially interleaved with the fourth plurality of memory cell rows 510.

[0046] In this example, a set of block registers 511 includes registers 214, 216, 218, and 220 which correspond to the first and second plurality of memory cell rows 206, 208 in the first region 504 and a third counter register 512, fourth counter register 514, third counter threshold register 516, and fourth counter threshold register 518 which correspond to the plurality of third and fourth memory cell rows 508, 510 in the second region 506.

[0047] In response to the refresh control circuit 502 receiving a third number of commands 212 to open the third plurality of memory cell rows 508 which exceeds a third threshold (i.e., the threshold value stored in the third counter threshold register 516) , the refresh control circuit 502 is further configured to refresh the fourth plurality of memory cell rows 510 by issuing an interleaved refresh command 224. The exemplary coding definition as described in Figure 3B for the interleaved refresh command 224 would have the CA3 address pin set to “H” to instruct the SDRAM 230 to use its mode register setting that stores the region that will be refreshed by the interleaved refresh command 224. The mode register containing the region view will be described in connection with Figure 10.

[0048] Similarly, in response to the refresh control circuit 502 receiving a fourth number of commands 212 to open the fourth plurality of memory cell rows 510 which exceeds a fourth threshold (i.e., the threshold value stored in the fourth counter threshold register 518) , the refresh control circuit 502 is further configured to refresh the third plurality of memory cell rows 508. By dividing refreshing of memory cell rows into two regions, the memory system 500 achieves finer granularity with respect to commanding refresh within the memory block advantageously addressing the row hammering problem with less energy consumption at the expense of adding additional registers 512, 514, 516, and 518 to the set of block registers 228.

[0049] The refresh control circuit 502 includes the set of block registers 511 corresponding to the memory block 503. The SDRAM 230 includes the refresh circuit 226, and memory blocks 520 (0) -520 (X) where X is an integer divisible by two. The memory block 503 is also referred to as memory block 520 (0) . The refresh control circuit 502 may also include sets of block registers 522 (0) -522 (X) corresponding to the memory blocks 520 (0) -520 (X) to manage refreshing a set of interleaved memory cell rows in the memory blocks 520 (0) -520 (X) . Block register 511 is also referred to as block register 522 (0) .

[0050] As described above, the memory controller 222 tracks the number of activate commands destined to a first plurality of interleaved memory cell rows and commands the SDRAM 230 to refresh the first plurality of memory cell rows when the number of activate commands for a second plurality of memory cells rows exceeds a threshold. As will be described in the embodiments in Figures 6 and 7, unlike the embodiments described in Figures 2 and 5, the SDRAM tracks the number of activate commands destined to a first plurality of interleaved memory cell rows and self-refreshes the first plurality of memory cell rows when the number of activate commands for a second plurality of memory cells rows exceeds a threshold.

[0051] Figure 6 is a block diagram of another exemplary memory system 600 with interleaved row refresh to address row hammer degradation. The memory system 600 may be one embodiment of the memory system 104 in Figure 1. Common elements between the memory system 200 in Figure 2 and the memory system 600 in Figure 6 are shown with common element numbers. In this example, SDRAM 602 includes a refresh control circuit 604, whose functionality is similar to the refresh control circuit 202, rather than a memory control circuit.

[0052] The refresh control circuit 604 includes a set of block registers 606 (0) -606 (X) that correspond to a set of memory blocks 608 (0) -608 (X) where X is an integer divisible by two. Memory block 608 (0) includes a first plurality of memory cell rows 610 spatially interleaved with a second plurality of memory cell rows 612. Block registers 606 (0) include a first counter register 614 which counts the number of commands 212 received to open one of the first plurality of memory cell rows 610 and a first threshold register 616 which stores a threshold value. In response to the logic circuitry 210 receiving a command 212 to open one of the first plurality of memory cell rows 610, the logic circuitry 210 increments the first counter register 614 and compares the first counter register 614 with the first threshold register 616. If the first counter register 614 exceeds the first threshold register 616, the logic circuitry 210 instructs the refresh circuit 226 to refresh the second plurality of memory cell rows 612.

[0053] Similarly, the block registers 606 (0) include a second counter register 618 which counts the number of commands 212 received to open one of the second plurality of memory cell rows 612 and a second threshold register 620 which stores a threshold value. In response to the logic circuitry 210 receiving a command 212 to open one of the second plurality of memory cell rows 612, the logic circuitry 210 increments the second counter register 618 and compares the second counter register 618 with the second threshold register 620. If the second counter register 618 exceeds the second threshold register 620, the logic circuitry 210 instructs the refresh circuit 226 to refresh the first plurality of memory cell rows 610.

[0054] The logic circuitry 210 instructs the refresh circuit 226 to refresh either the first plurality of memory cell rows 610 or the second plurality of memory cell rows 612 by issuing a command 622 to the refresh circuit 226. The command 622 may be defined as command definition 300 in Figure 3A. However, since the refresh control circuit 604 is contained within the SDRAM 602, an SDRAM manufacturer has the flexibility to define the command 622 in any manner that they may choose.

[0055] In this manner, a memory control circuit (not shown) is simplified, and the SDRAM 602 determines without the refresh control circuit in the memory control circuit when to self-refresh either the first plurality of memory cell rows 610 or the second plurality of memory cell rows 612. The memory control circuit simply utilizes conventional commands to place the SDRAM 602 into a self-refresh mode and initiate the refresh control circuit 604 to track and perform interleaved row refresh. The command 622 may be utilized internally to the SDRAM 602 as described in Figure 2. In order for SDRAMs which utilize interleaved row refresh as described herein to be provided by different manufacturers and operate in a standard manner, the set of block registers 606 (0) -606 (X) is defined and will be discussed in connection with Figures 8A-8B and 9A-9B.

[0056] Figure 7 is a block diagram of another exemplary memory system 700 with interleaved row refresh to address row hammer degradation. The memory system 700 may be one embodiment of the memory system 104 in Figure 1. Common elements between the memory systems 200, 500, 600 in Figures 2, 5 and 6 and the memory system 700 in Figure 7 are shown with common element numbers. In this example, SDRAM 702 includes a refresh control circuit 704 whose functionality is similar to the refresh control circuit 502. The SDRAM 702 includes memory blocks 706 (0) -706 (X) where X is an integer divisible by two. The refresh control circuit 704 includes a set of block registers 708 (0) -708 (X) that corresponds to the set of memory blocks 706 (0) -706 (X) . Memory block 706 (0) includes a first region 710 and a second region 711. The first region 710 includes a first plurality of memory cell rows 610 spatially interleaved with a second plurality of memory cell rows 612. Block registers 708 (0) include the first and second counter registers 614, 618 and the first and second threshold registers 616, 620 for tracking the number of active commands to open the first and second plurality of memory cell rows 610, 612 in the first region 710 and instructing the refresh circuit 226 to refresh the second and first plurality of memory cell rows 612, 610, accordingly, as described in Figure 6. The block registers 708 (0) also include a third counter register 712, fourth counter register 714, third counter threshold register 716, and fourth counter threshold register 718 which correspond to the plurality of third and fourth memory cell rows 508, 510 in the second region 711.

[0057] In response to the refresh control circuit 704 receiving a third number of commands 212 to open the third plurality of memory cell rows 508 which exceeds a third threshold (i.e., the threshold value stored in the third counter threshold register 716) , the refresh control circuit 704 is further configured to refresh the fourth plurality of memory cell rows 510.

[0058] Similarly, in response to the refresh control circuit 704 receiving a fourth number of commands 212 to open the fourth plurality of memory cell rows 510 which exceeds a fourth threshold (i.e., the threshold value stored in fourth counter threshold register 718) , the refresh control circuit 704 is further configured to refresh the third plurality of memory cell rows 510. By dividing refreshing of memory cell rows into two regions 710, 711, the memory system 700 achieves finer granularity with respect to commanding refresh within the memory block advantageously addressing the row hammering problem with less energy consumption at the expense of adding additional registers 712, 714, 716, and 718 to the set of block registers 228.

[0059] In this manner, a memory control circuit (not shown) is simplified, and the SDRAM 702 determines without the refresh control circuit in the memory control circuit when to self-refresh interleaved memory cell rows either in the first region 710 or in the second region 711. The memory control circuit simply utilizes conventional commands to place the SDRAM 702 into self-refresh mode and initiate the refresh control circuit 704 in the SDRAM 702 to track and perform interleaved row refresh.

[0060] In order for SDRAMs which utilize interleaved row refresh as described herein to be provided by different manufacturers and operate in a standard manner, the set of block registers 708 (0) -708 (X) is defined and will be discussed in connection with Figures 8A-8B and 9A-9B.

[0061] Figures 8A-8B are exemplary definitions of a first plurality of registers 800, 802 configured to track the first number of commands to open the first plurality of memory cell rows 610 in the SDRAMs in Figures 6 and 7 and determine whether a threshold of the first number of commands has been exceeded. Conventional tracking mechanisms use mode registers (MRs) MR27 to refresh all of the memory cell rows in a memory bank. The registers 800, 802 re-purpose existing mode register MR27 in JEDEC LPDDR5 JESD209-5B Chap 6.3.1 Table 118 / 119 and existing mode register MR57 in JEDEC LPDDR5 JESD209-5B Chap 6.3.1 Table 179 / 180 with the exemplary definitions of the first plurality of registers 800, 802 described herein. Fields and notes in JEDEC JEDEC LPDDR5 JESD209-5B Chap 6.3.1 Tables 118 / 119, 179 / 180 which are not described herein similarly apply to the first plurality of registers 800, 802 to the extent they are not contradictory to what is described herein. The registers 800, 802 may be deployed in MR27 and MR57 as a 16-bit register to track and control the first plurality of memory cell rows 610.

[0062] The rolling accumulated ACT initial management threshold (RAAIMT) function (RAAIMT_FIRST) 804 of the register 800 which holds a threshold value to be compared against a running counter of received commands to open the first plurality of memory cell rows 610. The rolling accumulated ACT multiply (RAAMULT) function (RAAMULT_FIRST) 806 of the register 800 defines the multiplier in the formula maximum management threshold (MMT_FIRST) = RAAMULT_FIRST *RAAIMT_FIRST for the first plurality of memory cell rows 610. RFM commands are allowed to accumulate or “postpone” , but the counter shall never exceed the MMT_FIRST. These two exemplary functions taken together may define the first threshold register 616 described above.

[0063] The rolling accumulated ACT decrement function (RAADEC_FIRST) 808 of the register 802 defines the count decrement per RFM command for the first plurality of memory cell rows 610, issuing a RFM all banks (RFMab) or a RFM per bank (RFMpb) command to allow the count in all banks or some specific banks to be decremented by the RAAIMT_FIRST multiplied by the RAADEC_FIRST value.

[0064] The RFM single bank function (RFMSB_FIRST) 810 of the register 802 defines the RFM support of single bank mode for the first plurality of memory cell rows 610. Single bank mode can help reduce the performance impact by reducing the number of required RFM commands when row accesses are distributed among single banks.

[0065] The RFM single bank counter function (RFMSBC_FIRST) 812 of the register 802 defines whether each count corresponds to one or two banks in the single bank mode for the first plurality of memory cell rows 610.

[0066] The adaptive RFM function (ARFM_FIRST) 814 of the register 802 defines the level of the Adaptive RFM mode which allows the controller flexibility to choose additional RFM threshold settings for the first plurality of memory cell rows 610, called “RFM Levels. ”

[0067] Figures 9A-9B are exemplary definitions of a second plurality of registers 900, 902 configured to track the second number of commands to open the second plurality of memory cell rows 612 in the SDRAMs in Figures 6 and 7 and determine whether a second threshold of the second number of commands has been exceeded. Figures 9A-9B define additional mode registers, modeled after the registers in Figures 8A-8B. The registers 900, 902 may utilize existing mode register MR27 in JEDEC LPDDR5 JESD209-5B Chap 6.3.1 Table 118 / 119 and existing mode register MR57 defined in JEDEC LPDDR5 JESD209-5B Chap 6.3.1 Table 179 / 180 with the exemplary definitions of the second plurality of registers 900, 902 described herein. Fields and notes in JEDEC JEDEC LPDDR5 JESD209-5B Chap 6.3.1 Tables 118 / 119, 179 / 180 which are not described herein similarly apply to the second plurality of registers 900, 902 to the extent they are not contradictory to what is described herein. The registers 900, 902 may be deployed in MR27 and MR57 as an 16-bit register to track and control the second plurality of memory cell rows 612.

[0068] The rolling accumulated ACT initial management threshold (IMT) function RAAIMT_SECOND 904 of the register 900 which holds a threshold value to be compared against a running counter of received commands to open the first plurality of memory cell rows 612. The multiply function (RAAMULT_SECOND) 906 of the register 900 defines the multiplier in the formula maximum management threshold (MMT_SECOND) = RAAMULT_SECOND *RAAIMT_SECOND for the first plurality of memory cell rows 612. RFM commands are allowed to accumulate or “postpone” , but the counter shall never exceed the MMT_SECOND. These two exemplary functions taken together may define the second threshold register 620 described above.

[0069] The rolling accumulated ACT decrement function (RAADEC_SECOND) 908 of the register 902 defines the count decrement per RFM command for the first plurality of memory cell rows 612, issuing a RFM all banks (RFMab) or a RFM per bank (RFMpb) command to allow the count in all banks or some specific banks to be decremented by the RAAIMT_SECOND multiplied by the RAADEC_SECOND value.

[0070] The RFM single bank function (RFMSB_FIRST) 910 of the register 902 defines the RFM support of single bank mode for the first plurality of memory cell rows 612. Single bank mode can help reduce the performance impact by reducing the number of required RFM commands when row accesses are distributed among single banks.

[0071] The RFM single bank counter function (RFMSBC_SECOND) 912 of the register 902 defines whether each count corresponds to one or two banks in the single bank mode for the first plurality of memory cell rows 612.

[0072] The adaptive RFM function (ARFM_SECOND) 914 of the register 902 defines the level of the Adaptive RFM mode which allowing the controller flexibility to choose additional RFM threshold settings for the first plurality of memory cell rows 612, called “RFM Levels. ”

[0073] As the RFM Levels are changed, the SDRAM 702 modifies the corresponding FIRST and SECOND mode register values for IMT, MULT and DEC including, but not limited to MR27: OP [5: 1] , MR27: OP [7: 6] , MR57: OP [1: 0] , respectively, using mode register read (MRR) commands.

[0074] The registers 712, 714, 716, and 718 which track the third plurality of memory cell rows 508 and the fourth plurality of memory cell rows 510 may utilize the mode register definitions 800, 802, 900, 902 described above and deployed in unused mode registers, for example, MR76 and MR77, in addition to switching the region associated with a particular bank. The refresh control circuit 704 may perform region switching by utilizing a region mode register. The region mode register may be deployed in a mode register, such as MR78 for example.

[0075] Figure 10 is an exemplary definition 1000 of a region mode register utilized to specify the particular region in a memory block of an SDRAM, such as SDRAMs 230, 702, which will be subject to an interleaved row refresh command. A conventional register mode write command may be used to the “Data” associated with the region mode register. The “Data” will indicate 1 of 256 different regions in the SDRAM 702. Each region is consecutively assigned to all the memory blocks in the SDRAM.

[0076] Below of are a couple of operational examples for different embodiments described in Figures 5 and 7. For example, regarding the embodiment in Figure 5, when the interleaved row refresh command 224 is received by SDRAM 230, refresh circuit 226 reads the “Data” field in region mode register to determine in which region to refresh one of the plurality memory cells rows. If the “Data” field is equal to “00000001” , refresh circuit 226 will refresh one of the plurality of memory cell rows in region 506. Address pin CA5 in Figure 3B of the interleaved row refresh command 224 will indicate whether to refresh the third plurality of memory cell rows 508 or the fourth plurality of memory cell rows 510.

[0077] In another example, regarding the embodiment in Figure 7, when the logic circuit 210 in SDRAM 702 issues internal command 622 which may have similar encodings disclosed in Figure 3B for an interleaved row refresh command, refresh circuit 226 reads the “Data” field in region mode register to determine in which region to refresh one of the plurality memory cells rows. If the “Data” field is equal to “00000001” , refresh circuit 222 will refresh one of the plurality of memory cell rows in region 506. Address pin CA5 in Figure 3B of the interleaved row refresh command 224 will indicate whether to refresh the third plurality of memory cell rows 508 or the fourth plurality of memory cell rows 510.

[0078] For compatibility purposes, the interleaved row refresh command is encoded to distinguish between conventional refresh and interleaved row fresh command. When an interleaved row refresh command is used and address pin CA3 F1 edge is “H” , the value of the region mode register will define the region that the RFM refreshes. When the address pin CA3 F1 edge of the interleaved row refresh command is “L” , the value of the region mode register has no effect, so that all regions would be refreshed utilizing the existing refresh command. Additionally, if an SRAM vendor chooses to support interleaved row refresh by regions, once the region mode register is modified, the view of the mode registers assigned the definitions in Figures 8A-8B, 9A-9B will also change to the view of the memory block containing the referenced region. For example, memory block 706 (0) is assigned regions 0 and 1. If the region mode register has its “Data” field set to either of these values memory block 706 (0) is inherently identified. If the “Data” field is set to 0, the registers assigned the definitions of in Figures 8A-8B, 9A-9B refer to plurality of memory row cells 610 and 612 respectively. If the “Data” field is set to 1, the registers assigned the definitions of in Figures 8A-8B, 9A-9B refer to plurality of memory row cells 508 and 510 respectively. In another example, memory block 706 (1) is assigned regions 2 and 3. If the region mode register has its “Data” field set to either of these values memory block 706 (1) is inherently identified.

[0079] Electronic devices that include a memory system with interleaved row refresh to address row hammer degradation such as the memory systems 104, 200, 500, 600, and 700 in Figures 1, 2, and 5-7 and operating according to the process 400 in Figure 4, and according to any aspects disclosed herein, may be provided in or integrated into any processor-based device. Examples, without limitation, include a set top box, an entertainment unit, a navigation device, a communications device, a fixed location data unit, a mobile location data unit, a global positioning system (GPS) device, a mobile phone, a cellular phone, a smart phone, a session initiation protocol (SIP) phone, a tablet, a phablet, a server, a computer, a portable computer, a mobile computing device, laptop computer, a wearable computing device (e.g., a smart watch, a health or fitness tracker, eyewear, etc. ) , a desktop computer, a personal digital assistant (PDA) , a monitor, a computer monitor, a television, a tuner, a radio, a satellite radio, a music player, a digital music player, a portable music player, a digital video player, a video player, a digital video disc (DVD) player, a portable digital video player, an automobile, a vehicle component, an avionics system, and a multicopter.

[0080] Those of skill in the art will further appreciate that the various illustrative logical blocks, modules, circuits, and algorithms described in connection with the aspects disclosed herein may be implemented as electronic hardware, instructions stored in memory or in another computer readable medium wherein any such instructions are executed by a processor or other processing device, or combinations of both. The devices and components described herein may be employed in any circuit, hardware component, integrated circuit (IC) , or IC chip, as examples. Memory disclosed herein may be any type and size of memory and may be configured to store any type of information desired. To clearly illustrate this interchangeability, various illustrative components, blocks, modules, circuits, and steps have been described above generally in terms of their functionality. How such functionality is implemented depends upon the particular application, design choices, and / or design constraints imposed on the overall system. Skilled artisans may implement the described functionality in varying ways for each particular application, but such implementation decisions should not be interpreted as causing a departure from the scope of the present disclosure.

[0081] The various illustrative logical blocks, modules, and circuits described in connection with the aspects disclosed herein may be implemented or performed with a processor, a Digital Signal Processor (DSP) , an Application Specific Integrated Circuit (ASIC) , a Field Programmable Gate Array (FPGA) or other programmable logic device, discrete gate or transistor logic, discrete hardware components, or any combination thereof designed to perform the functions described herein. A processor may be a microprocessor, but in the alternative, the processor may be any conventional processor, controller, microcontroller, or state machine. A processor may also be implemented as a combination of computing devices (e.g., a combination of a DSP and a microprocessor, a plurality of microprocessors, one or more microprocessors in conjunction with a DSP core, or any other such configuration) .

[0082] The aspects disclosed herein may be embodied in hardware and in instructions that are stored in hardware, and may reside, for example, in Random Access Memory (RAM) , flash memory, Read Only Memory (ROM) , Electrically Programmable ROM (EPROM) , Electrically Erasable Programmable ROM (EEPROM) , registers, a hard disk, a removable disk, a CD-ROM, or any other form of computer readable medium known in the art. An exemplary storage medium is coupled to the processor such that the processor can read information from, and write information to, the storage medium. In the alternative, the storage medium may be integral to the processor. The processor and the storage medium may reside in an ASIC. The ASIC may reside in a remote station. In the alternative, the processor and the storage medium may reside as discrete components in a remote station, base station, or server.

[0083] It is also noted that the operational steps described in any of the exemplary aspects herein are described to provide examples and discussion. The operations described may be performed in numerous different sequences other than the illustrated sequences. Furthermore, operations described in a single operational step may actually be performed in a number of different steps. Additionally, one or more operational steps discussed in the exemplary aspects may be combined. It is to be understood that the operational steps illustrated in the flowchart diagrams may be subject to numerous different modifications as will be readily apparent to one of skill in the art. Those of skill in the art will also understand that information and signals may be represented using any of a variety of different technologies and techniques. For example, data, instructions, commands, information, signals, bits, symbols, and chips that may be referenced throughout the above description may be represented by voltages, currents, electromagnetic waves, magnetic fields or particles, optical fields or particles, or any combination thereof.

[0084] The previous description of the disclosure is provided to enable any person skilled in the art to make or use the disclosure. Various modifications to the disclosure will be readily apparent to those skilled in the art, and the generic principles defined herein may be applied to other variations. Thus, the disclosure is not intended to be limited to the examples and designs described herein, but is to be accorded the widest scope consistent with the principles and novel features disclosed herein.

[0085] Implementation examples are described in the following numbered clauses: 1. A memory system, comprising: a refresh control circuit; and a memory block, comprising: a first plurality of memory cell rows, and a second plurality of memory cell rows, wherein the first plurality of  memory cell rows is spatially interleaved with the second plurality of memory cell rows; wherein, in response to receiving a first number of commands to open the first  plurality of memory cell rows which exceeds a first threshold, the refresh control circuit is configured to refresh the second plurality of memory cell rows. 2. The memory system of clause 1, wherein: the first plurality of memory cell rows is addressed by even addresses; and the second plurality of memory cell rows is addressed by odd addresses. 3. The memory system of clause 1 or 2, wherein: the memory block further comprises: a first region, comprising: the first plurality of memory cell rows; and the second plurality of memory cell rows; and a second region, comprising: a third plurality of memory cell rows; and a fourth plurality of memory cell rows, wherein the third plurality  of memory cell rows is spatially interleaved with the fourth plurality of memory cell rows; and in response to receiving a third number of commands to open the third plurality  of memory cell rows which exceeds a third threshold, the refresh control circuit is configured to refresh the fourth plurality of memory cell rows. 4. The memory system of any of clauses 1-3, further comprising: a memory controller, comprising: the refresh control circuit; and a synchronous dynamic random access memory (SDRAM) , comprising: the memory block; wherein, in response to receiving the first number of commands to open the first  plurality of memory cell rows which exceeds the first threshold, the refresh control circuit is configured to refresh the second plurality of memory cell rows by issuing an interleaved row refresh command to the SDRAM. 5. The memory system of clause 4, wherein: the interleaved row refresh command comprises: an address pin configured to self-refresh the second plurality of memory  cell rows. 6. The memory system of any of clauses 1-5, wherein: the memory block further comprises: the refresh control circuit. 7. The memory system of clause 6, wherein: the refresh control circuit comprises: a first plurality of registers configured to track the first number of  commands to open the first plurality of memory cell rows; and a second plurality of registers configured to track a second number of  commands to open the second plurality of memory cell rows. 8. The memory system of any of clauses 1-7 integrated into a device selected from  the group consisting of: a set top box; an entertainment unit; a navigation device; a communications device; a fixed location data unit; a mobile location data unit; a global positioning system (GPS) device; a mobile phone; a cellular phone; a smart phone; a session initiation protocol (SIP) phone; a tablet; a phablet; a server; a computer; a portable computer; a mobile computing device; a wearable computing device; a desktop computer; a personal digital assistant (PDA) ; a monitor; a computer monitor; a television; a tuner; a radio; a satellite radio; a music player; a digital music player; a portable music player; a digital video player; a video player; a digital video disc (DVD) player; a portable digital video player; an automobile; a vehicle component; an avionics systems; and a multicopter. 9. A method of operating a memory system, comprising: receiving a command to open one of a first plurality of memory cell rows in a  memory block, wherein the memory block comprises: the first plurality of memory cell rows, and a second plurality of memory cell rows, wherein the first plurality  of memory cell rows is spatially interleaved with the second plurality of memory cell rows; in response to receiving the command to open the one of the first plurality of  memory cell rows, comparing a first number of commands to open one of the first plurality of memory cell rows with a first threshold; and in response to the first number of commands to open one of the first plurality of  memory cell rows exceeding the first threshold, refreshing the second plurality of memory cell rows. 10. The method of clause 9, wherein: the first plurality of memory cell rows is addressed by even addresses; and the second plurality of memory cell rows is addressed by odd addresses. 11. The method of clause 9 or 10, wherein: the memory block further comprises: a first region, comprising: the first plurality of memory cell rows; and the second plurality of memory cell rows; and a second region, comprising: a third plurality of memory cell rows; and a fourth plurality of memory cell rows, wherein the third plurality  of memory cell rows is spatially interleaved with the fourth plurality of memory cell rows; and in response to receiving a third number of commands to open the third plurality  of memory cell rows which exceeds a third threshold, refreshing the fourth plurality of memory cell rows. 12. The method of any of clauses 9-11, wherein: refreshing the second plurality of memory cell rows comprises: issuing an interleaved row refresh command to a synchronous dynamic  random access memory (SDRAM) . 13. The method of clause 12, wherein: the interleaved row refresh command comprises: an address pin configured to self-refresh the second plurality of memory  cell rows. 14. The method of any of clauses 9-13, wherein: the memory block further comprises: a refresh control circuit. 15. The method of clause 14, wherein: the refresh control circuit comprises: a first plurality of registers configured to track the first number of  commands to open the first plurality of memory cell rows; and a second plurality of registers configured to track a second number of  commands to open the second plurality of memory cell rows. 16. A memory system, comprising: means for receiving a command to open one of a first plurality of memory cell  rows in a memory block, wherein the memory block comprises: the first plurality of memory cell rows, and a second plurality of memory cell rows, wherein the first plurality  of memory cell rows is spatially interleaved with the second plurality of memory cell rows; in response to receiving the command to open the one of the first plurality of  memory cell rows, means for comparing a first number of commands to open the first plurality of memory cell rows with a first threshold; and in response to the first number of commands to open the first plurality of memory  cell rows exceeding the first threshold, means for refreshing the second plurality of memory cell rows. 17. The memory system of clause 16, wherein: the first plurality of memory cell rows is addressed by even addresses; and the second plurality of memory cell rows is addressed by odd addresses. 18. The memory system of clause 16 or 17, wherein: the memory block further comprises: a first region, comprising: the first plurality of memory cell rows; and the second plurality of memory cell rows; and a second region, comprising: a third plurality of memory cell rows; and a fourth plurality of memory cell rows, wherein the third plurality  of memory cell rows is spatially interleaved with the fourth plurality of memory cell rows; and the memory system further comprising: in response to receiving a third number of commands to open the third  plurality of memory cell rows which exceeds a third threshold, means for refreshing the fourth plurality of memory cell rows. 19. The memory system of any of clauses 16-18, wherein: the means for refreshing the second plurality of memory cell rows comprises: means for issuing an interleaved row refresh command to a synchronous  dynamic random access memory (SDRAM) . 20. The memory system of clause 19, wherein: the interleaved row refresh command comprises: an address pin configured to self-refresh the second plurality of memory  cell rows.

Claims

1.A memory system, comprising:a refresh control circuit; anda memory block, comprising:a first plurality of memory cell rows, anda second plurality of memory cell rows, wherein the first plurality of memory cell rows is spatially interleaved with the second plurality of memory cell rows;wherein, in response to receiving a first number of commands to open the first plurality of memory cell rows which exceeds a first threshold, the refresh control circuit is configured to refresh the second plurality of memory cell rows.2.The memory system of claim 1, wherein:the first plurality of memory cell rows is addressed by even addresses; andthe second plurality of memory cell rows is addressed by odd addresses.3.The memory system of claim 1, wherein:the memory block further comprises:a first region, comprising:the first plurality of memory cell rows; andthe second plurality of memory cell rows; anda second region, comprising:a third plurality of memory cell rows; anda fourth plurality of memory cell rows, wherein the third plurality of memory cell rows is spatially interleaved with the fourth plurality of memory cell rows; andin response to receiving a third number of commands to open the third plurality of memory cell rows which exceeds a third threshold, the refresh control circuit is configured to refresh the fourth plurality of memory cell rows.4.The memory system of claim 1, further comprising:a memory controller, comprising:the refresh control circuit; anda synchronous dynamic random access memory (SDRAM) , comprising:the memory block;wherein, in response to receiving the first number of commands to open the first plurality of memory cell rows which exceeds the first threshold, the refresh control circuit is configured to refresh the second plurality of memory cell rows by issuing an interleaved row refresh command to the SDRAM.5.The memory system of claim 4, wherein:the interleaved row refresh command comprises:an address pin configured to self-refresh the second plurality of memory cell rows.6.The memory system of claim 1, wherein:the memory block further comprises:the refresh control circuit.7.The memory system of claim 6, wherein:the refresh control circuit comprises:a first plurality of registers configured to track the first number of commands to open the first plurality of memory cell rows; anda second plurality of registers configured to track a second number of commands to open the second plurality of memory cell rows.8.The memory system of claim 1 integrated into a device selected from the group consisting of: a set top box; an entertainment unit; a navigation device; a communications device; a fixed location data unit; a mobile location data unit; a global positioning system (GPS) device; a mobile phone; a cellular phone; a smart phone; a session initiation protocol (SIP) phone; a tablet; a phablet; a server; a computer; a portable computer; a mobile computing device; a wearable computing device; a desktop computer; a personal digital assistant (PDA) ; a monitor; a computer monitor; a television; a tuner; a radio; a satellite radio; a music player; a digital music player; a portable music player; a digital video player; a video player; a digital video disc (DVD) player; a portable digital video player; an automobile; a vehicle component; an avionics systems; and a multicopter.9.A method of operating a memory system, comprising:receiving a command to open one of a first plurality of memory cell rows in a memory block, wherein the memory block comprises:the first plurality of memory cell rows, anda second plurality of memory cell rows, wherein the first plurality of memory cell rows is spatially interleaved with the second plurality of memory cell rows;in response to receiving the command to open the one of the first plurality of memory cell rows, comparing a first number of commands to open one of the first plurality of memory cell rows with a first threshold; andin response to the first number of commands to open one of the first plurality of memory cell rows exceeding the first threshold, refreshing the second plurality of memory cell rows.10.The method of claim 9, wherein:the first plurality of memory cell rows is addressed by even addresses; andthe second plurality of memory cell rows is addressed by odd addresses.11.The method of claim 9, wherein:the memory block further comprises:a first region, comprising:the first plurality of memory cell rows; andthe second plurality of memory cell rows; anda second region, comprising:a third plurality of memory cell rows; anda fourth plurality of memory cell rows, wherein the third plurality of memory cell rows is spatially interleaved with the fourth plurality of memory cell rows; andin response to receiving a third number of commands to open the third plurality of memory cell rows which exceeds a third threshold, refreshing the fourth plurality of memory cell rows.12.The method of claim 9, wherein:refreshing the second plurality of memory cell rows comprises:issuing an interleaved row refresh command to a synchronous dynamic random access memory (SDRAM) .13.The method of claim 12, wherein:the interleaved row refresh command comprises:an address pin configured to self-refresh the second plurality of memory cell rows.14.The method of claim 9, wherein:the memory block further comprises:a refresh control circuit.15.The method of claim 14, wherein:the refresh control circuit comprises:a first plurality of registers configured to track the first number of commands to open the first plurality of memory cell rows; anda second plurality of registers configured to track a second number of commands to open the second plurality of memory cell rows.16.A memory system, comprising:means for receiving a command to open one of a first plurality of memory cell rows in a memory block, wherein the memory block comprises:the first plurality of memory cell rows, anda second plurality of memory cell rows, wherein the first plurality of memory cell rows is spatially interleaved with the second plurality of memory cell rows;in response to receiving the command to open the one of the first plurality of memory cell rows, means for comparing a first number of commands to open the first plurality of memory cell rows with a first threshold; andin response to the first number of commands to open the first plurality of memory cell rows exceeding the first threshold, means for refreshing the second plurality of memory cell rows.17.The memory system of claim 16, wherein:the first plurality of memory cell rows is addressed by even addresses; andthe second plurality of memory cell rows is addressed by odd addresses.18.The memory system of claim 16, wherein:the memory block further comprises:a first region, comprising:the first plurality of memory cell rows; andthe second plurality of memory cell rows; anda second region, comprising:a third plurality of memory cell rows; anda fourth plurality of memory cell rows, wherein the third plurality of memory cell rows is spatially interleaved with the fourth plurality of memory cell rows; andthe memory system further comprising:in response to receiving a third number of commands to open the third plurality of memory cell rows which exceeds a third threshold, means for refreshing the fourth plurality of memory cell rows.19.The memory system of claim 16, wherein:the means for refreshing the second plurality of memory cell rows comprises:means for issuing an interleaved row refresh command to a synchronous dynamic random access memory (SDRAM) .20.The memory system of claim 19, wherein:the interleaved row refresh command comprises:an address pin configured to self-refresh the second plurality of memory cell rows.

Images