Frequency domain phase constraint

Abstract

Aspects relate to mechanisms for implementing a frequency domain phase constraint at a decision feedback equalizer (DFE) of a wireless device. The DFE includes a feedforward filter (FFE) operating in a frequency domain. The FFE further includes an accumulator having a main-tap constraint configured to maintain a constant value of a main-tap of the DFE and a phase constraint module configured to maintain a constant phase of a frequency bin associated with the main-tap to produce a timing error used for timing recovery of a receiver of the wireless device.

Description

FREQUENCY DOMAIN PHASE CONSTRAINTTECHNICAL FIELD

[0001] The technology discussed below relates generally to wireless communication systems, and more particularly, to decision feedback equalizers (DFEs) providing timing recovery.

[0002] INTRODUCTION

[0003] Wireless communication systems, such as those specified under fifth generation (5G) systems, referred to as New Radio (NR) systems, sixth generation (6G) systems, and other future generation systems, may be widely deployed to provide various types of communication content such as voice, video, packet data, messaging, broadcast, and so on.These systems may be accessed by various types of devices adapted to facilitate wireless communications, where multiple devices share the available system resources (e.g., time, frequency, and power) .

[0004] Devices may communicate over a wireless channel that introduces noise and interference into the signal transmitted between devices. For example, intersymbol interference (ISI) may occur in which the energy of a symbol spills over into succeeding symbols, thus causing interference. ISI may be caused, for example, by multipath propagation, in which a wireless signal from a transmitter reaches the receiver via multiple paths, or the inherent linear or non-linear response of the wireless channel. In many wireless communication devices, decision feedback equalizers (DFEs) may be implemented in the receiver architecture to combat the effect of ISI.

[0005] BRIEF SUMMARY OF SOME EXAMPLES

[0006] The following presents a summary of one or more aspects of the present disclosure, in order to provide a basic understanding of such aspects. This summary is not an extensive overview of all contemplated features of the disclosure, and is intended neither to identify key or critical elements of all aspects of the disclosure nor to delineate the scope of any or all aspects of the disclosure. Its sole purpose is to present some concepts of one or more aspects of the disclosure in a form as a prelude to the more detailed description that is presented later.

[0007] In one example, an apparatus configured for wireless communication is disclosed. The apparatus includes an analog-to-digital converter (ADC) configured to receive an analog signal and to convert the analog signal to a digital signal and a decision feedback equalizer (DFE) including a feedforward filter (FFE) operating in a frequency domain. The FFE is configured to receive the digital signal and to apply a set of filter coefficients to the digital signal to produce a filtered signal. The FFE includes a least mean squares (LMS) filter configured to receive an error signal produced based on the filtered signal and to generate the set of filter coefficients based on the error signal and the digital signal. The LMS filter is further configured to generate a timing error configured to correct a timing of the ADC. The LMS filter further includes an accumulator. The accumulator includes a main-tap constraint module configured to maintain a constant value of a main-tap of the DFE and a phase constraint module configured to maintain a constant phase of a frequency bin associated with the main-tap to produce the timing error.

[0008] Another example provides a method operable at a wireless device. The method includes generating a set of filter coefficients in a frequency domain based on a received digital signal and an error signal produced based on a filtered signal, applying the set of filter coefficients to the received digital signal to produce the filtered signal, maintaining a constant value of a main-tap, and maintaining a constant phase of a frequency bin associated with the main-tap to produce a timing error configured to correct a timing of the wireless device.

[0009] These and other aspects will become more fully understood upon a review of the detailed description, which follows. Other aspects, features, and examples will become apparent to those of ordinary skill in the art upon reviewing the following description of specific exemplary aspects in conjunction with the accompanying figures. While features may be discussed relative to certain examples and figures below, all examples can include one or more of the features discussed herein. In other words, while one or more examples may be discussed as having certain features, one or more of such features may also be used in accordance with the various examples discussed herein. Similarly, while examples may be discussed below as device, system, or method examples, it should be understood that such examples can be implemented in various devices, systems, and methods.BRIEF DESCRIPTION OF THE DRAWINGS

[0010] FIG. 1 is a diagram illustrating an example of a wireless communication system and an access network according to some aspects.

[0011] FIG. 2 is a diagram providing a high-level illustration of one example of a configuration of a disaggregated base station according to some aspects.

[0012] FIG. 3 is a diagram illustrating an example of a receiver architecture including a decision feedback equalizer (DFE) configured to remove intersymbol interference (ISI) and a timing recovery system configured to provide timing correction according to some aspects.

[0013] FIG. 4 is a diagram illustrating another example of a receiver architecture including a decision feedback equalizer (DFE) configured to remove intersymbol interference (ISI) and a timing recovery system configured to provide timing correction according to some aspects.

[0014] FIG. 5 is a diagram illustrating an example of a least mean squares (LMS) filter according to some aspects.

[0015] FIG. 6 is a diagram illustrating an example of an accumulator of the LMS including main-tap and phase constraint modules according to some aspects.

[0016] FIG. 7 is a table illustrating a number of operations for implementing the main-tap constraint according to some examples.

[0017] FIG. 8 is a table summarizing the relationship between n0 and k0 according to some examples.

[0018] FIG. 9 is a block diagram illustrating an example of a hardware implementation for a wireless device employing a processing system according to some aspects.

[0019] FIG. 10 is a flow chart illustrating an exemplary process for timing recovery and equalization according to some aspects.DETAILED DESCRIPTION

[0020] The detailed description set forth below in connection with the appended drawings is intended as a description of various configurations and is not intended to represent the only configurations in which the concepts described herein may be practiced. The detailed description includes specific details for the purpose of providing a thorough understanding of various concepts. However, it will be apparent to those skilled in the art that these concepts may be practiced without these specific details. In some instances, well known structures and components are shown in block diagram form in order to avoid obscuring such concepts.

[0021] While aspects and examples are described in this application by illustration to some examples, those skilled in the art will understand that additional implementations  and use cases may come about in many different arrangements and scenarios. Innovations described herein may be implemented across many differing platform types, devices, systems, shapes, sizes, and packaging arrangements. For example, aspects and / or uses may come about via integrated chip examples and other non-module-component-based devices (e.g., end-user devices, vehicles, communication devices, computing devices, industrial equipment, retail / purchasing devices, medical devices, artificial intelligence (AI) -enabled devices, etc. ) . While some examples may or may not be specifically directed to use cases or applications, a wide assortment of applicability of described innovations may occur. Implementations may range in spectrum from chip-level or modular components to non-modular, non-chip-level implementations and further to aggregate, distributed, or original equipment manufacturer (OEM) devices or systems incorporating one or more aspects of the described innovations. In some practical settings, devices incorporating described aspects and features may also necessarily include additional components and features for the implementation and practice of claimed and described examples. For example, transmission and reception of wireless signals necessarily includes a number of components for analog and digital purposes (e.g., hardware components including antenna, radio frequency (RF) chains (RF-chains) , power amplifiers, modulators, buffer, processor (s) , interleaver, adders / summers, etc. ) . It is intended that innovations described herein may be practiced in a wide variety of devices, chip-level components, systems, distributed arrangements, disaggregated arrangements (e.g., network entity and / or UE) , end-user devices, etc., of varying sizes, shapes, and constitution.

[0022] Decision feedback equalizers (DFEs) may be implemented in receiver architectures of wireless devices (e.g., UEs and / or network entities) to remove the ISI present in a received signal. DFEs may include, for example, a feedforward filter (FFE) and a feedback filter (FBF) coupled in a DFE loop. In various receiver systems, the DFE may further drive a timing recovery loop to maintain accurate timing of an analog-to-digital converter (ADC) supplying the input to the DFE. In some configurations, the timing recovery loop and the FFE adaptation in the DFE loop may interact with each other in a destructive manner, resulting in a drift issue. For example, the FFE and / or ADC phase may slowly drift away, thus degrading the signal-to-noise ratio (SNR) of the received signal.

[0023] To overcome the drift issue, various aspects are related to utilizing a frequency domain phase constraint in the FFE from which a timing error may be derived. The timing  error may then be used to drive the timing recovery loop. By providing such a frequency domain phase constraint in the FFE, coordination between the timing recovery loop and the DFE loop may be achieved, thus minimizing or eliminating the drift issue.

[0024] In some examples, a wireless device may include a DFE having an FFE operating in a frequency domain. The FFE may further include an accumulator having a main-tap constraint configured to maintain a constant value of a main-tap of the DFE and a phase constraint module configured to maintain a constant phase of a frequency bin associated with the main-tap to produce a timing error used to correct the timing of the wireless device. For example, the timing error may be input to a timing recovery system configured to correct the timing of the ADC of the wireless device.

[0025] The various concepts presented throughout this disclosure may be implemented across a broad variety of telecommunication systems, network architectures, and communication standards. Referring now to FIG. 1, as an illustrative example without limitation, a schematic illustration of a wireless communication network including a radio access network (RAN) 100 and a core network 160 is provided. The RAN 100 may implement any suitable wireless communication technology or technologies to provide radio access. As one example, the RAN 100 may operate according to 3rd Generation Partnership Project (3GPP) New Radio (NR) specifications, often referred to as 5G. As another example, the RAN 100 may operate under a hybrid of 5G NR and Evolved Universal Terrestrial Radio Access Network (eUTRAN) standards, often referred to as LTE. The 3GPP refers to this hybrid RAN as a next-generation RAN, or NG-RAN. In other examples, the RAN 100 may operate according to a hybrid of 5G NR and 6G, may operate according to 6G, or may operate according to other future radio access technology (RAT) . Of course, many other examples may be utilized within the scope of the present disclosure.

[0026] The geographic region covered by the RAN 100 may be divided into a number of cellular regions (cells) that can be uniquely identified by a user equipment (UE) based on an identification broadcasted over a geographical area from one access point or network entity. FIG. 1 illustrates cells 102, 104, 106, 108, and 110 each of which may include one or more sectors (not shown) . A sector is a sub-area of a cell. All sectors within one cell are served by the same network entity. A radio link within a sector can be identified by a single logical identification belonging to that sector. In a cell that is divided into sectors, the multiple sectors within a cell can be formed by groups of antennas with each antenna responsible for communication with UEs in a portion of the cell.

[0027] In general, a respective network entity serves each cell. Broadly, a network entity is responsible for radio transmission and reception in one or more cells to or from a UE. A network entity may also be referred to by those skilled in the art as a base station (e.g., an aggregated base station or disaggregated base station) , base transceiver station (BTS) , a radio base station, a radio transceiver, a transceiver function, a basic service set (BSS) , an extended service set (ESS) , an access point (AP) , a Node B (NB) , an evolved NB (eNB) , a 5G NB (gNB) , a transmission receive point (TRP) , or some other suitable terminology. In some examples, a network entity may include two or more TRPs that may be collocated or non-collocated. Each TRP may communicate on the same or different carrier frequency within the same or different frequency band. In examples where the RAN 100 operates according to both the LTE and 5G NR standards, one of the network entities may be an LTE network entity, while another network entity may be a 5G NR network entity.

[0028] In some examples, the RAN 100 may employ an open RAN (O-RAN) to provide a standardization of radio interfaces to procure interoperability between component radio equipment. For example, in an O-RAN, the RAN may be disaggregated into a centralized unit (CU) , a distributed unit (DU) , and a radio unit (RU) . The RU is configured to transmit and / or receive (RF) signals to and / or from one or more UEs. The RU may be located at, near, or integrated with, an antenna. The DU and the CU provide computational functions and may facilitate the transmission of digitized radio signals within the RAN 100. In some examples, the DU may be physically located at or near the RU. In some examples, the CU may be located near the core network 160.

[0029] The DU provides downlink and uplink baseband processing, a supply system synchronization clock, signal processing, and an interface with the CU. The RU provides downlink baseband signal conversion to an RF signal, and uplink RF signal conversion to a baseband signal. The O-RAN may include an open fronthaul (FH) interface between the DU and the RU. Aspects of the disclosure may be applicable to an aggregated RAN and / or to a disaggregated RAN (e.g., an O-RAN) .

[0030] Various network entity arrangements can be utilized. For example, in FIG. 1, network entities 114, 116, and 118 are shown in cells 102, 104, and 106; and another network entity 122 is shown controlling a remote radio head (RRH) 122 in cell 110. That is, a network entity can have an integrated antenna or can be connected to an antenna or RRH by feeder cables. In the illustrated example, the cells 102, 104, 106, and 110 may be referred to as macrocells, as the network entities 114, 116, 118, and 122 support cells  having a large size. Further, a network entity 120 is shown in the cell 108 which may overlap with one or more macrocells. In this example, the cell 108 may be referred to as a small cell (e.g., a microcell, picocell, femtocell, home base station, home Node B, home eNode B, etc. ) , as the network entity 120 supports a cell having a relatively small size. Cell sizing can be done according to system design as well as component constraints.

[0031] It is to be understood that the RAN 100 may include any number of network entities and cells. Further, a relay node may be deployed to extend the size or coverage area of a given cell. In some examples, a cell may not necessarily be stationary, and the geographic area of the cell may move according to the location of a mobile network entity.

[0032] FIG. 1 further includes an unmanned aerial vehicle (UAV) 156, which may be a drone or quadcopter. The UAV 156 may be configured to function as a network entity, or more specifically as a mobile network entity. That is, in some examples, a cell may not necessarily be stationary, and the geographic area of the cell may move according to the location of a mobile network entity such as the UAV 156.

[0033] In addition to other functions, the network entities 114, 116, 118, 120, and 122a / 122b may perform one or more of the following functions: transfer of user data, radio channel ciphering and deciphering, integrity protection, header compression, mobility control functions (e.g., handover, dual connectivity) , inter-cell interference coordination, connection setup and release, load balancing, distribution for non-access stratum (NAS) messages, NAS node selection, synchronization, radio access network (RAN) sharing, multimedia broadcast multicast service (MBMS) , subscriber and equipment trace, RAN information management (RIM) , paging, positioning, and delivery of warning messages. The network entities 114, 116, 118, 120, and 122a / 122b may communicate directly or indirectly (e.g., through the core network 170) with each other over backhaul links 152 (e.g., X2 interface) . The backhaul links 152 may be wired or wireless.

[0034] The RAN 100 is illustrated supporting wireless communication for multiple mobile apparatuses. A mobile apparatus is commonly referred to as user equipment (UE) in standards and specifications promulgated by the 3rd Generation Partnership Project (3GPP) , but may also be referred to by those skilled in the art as a mobile station (MS) , a subscriber station, a mobile unit, a subscriber unit, a wireless unit, a remote unit, a mobile device, a wireless device, a wireless communications device, a remote device, a mobile subscriber station, an access terminal (AT) , a mobile terminal, a wireless terminal, a remote terminal, a handset, a terminal, a user agent, a mobile client, a client, or some other  suitable terminology. A UE may be an apparatus that provides a user with access to network services.

[0035] Within the present document, a “mobile” apparatus need not necessarily have a capability to move, and may be stationary. The term mobile apparatus or mobile device broadly refers to a diverse array of devices and technologies. For example, some non-limiting examples of a mobile apparatus include a mobile, a cellular (cell) phone, a smart phone, a session initiation protocol (SIP) phone, a laptop, a personal computer (PC) , a notebook, a netbook, a smartbook, a tablet, a personal digital assistant (PDA) , and a broad array of embedded systems, e.g., corresponding to an “Internet of things” (IoT) . A mobile apparatus may additionally be an automotive or other transportation vehicle, a remote sensor or actuator, a robot or robotics device, a satellite radio, a global positioning system (GPS) device, an object tracking device, a drone, a multi-copter, a quad-copter, a remote control device, a consumer and / or wearable device, such as eyewear, a wearable camera, a virtual reality device, a smart watch, a health or fitness tracker, a digital audio player (e.g., MP3 player) , a camera, a game console, etc. A mobile apparatus may additionally be a digital home or smart home device such as a home audio, video, and / or multimedia device, an appliance, a vending machine, intelligent lighting, a home security system, a smart meter, etc. A mobile apparatus may additionally be a smart energy device, a security device, a solar panel or solar array, a municipal infrastructure device controlling electric power (e.g., a smart grid) , lighting, water, etc., an industrial automation and enterprise device, a logistics controller, agricultural equipment, etc. Still further, a mobile apparatus may provide for connected medicine or telemedicine support, i.e., health care at a distance. Telehealth devices may include telehealth monitoring devices and telehealth administration devices, whose communication may be prioritized access over other types of information, e.g., in terms of prioritized access for transport of critical service data, and / or relevant QoS for transport of critical service data.

[0036] Within the RAN 100, the cells may include UEs that may be in communication with one or more sectors of each cell. For example, UEs 124, 126, and 144 may be in communication with network entity 114; UEs 128 and 130 may be in communication with network entity 116; UEs 132 and 138 may be in communication with network entity 118; UE 140 may be in communication with network entity 120; UE 142 may be in communication with network entity 122a via RRH 122b; and UE 158 may be in communication with mobile network entity 156. Here, each network entity 114, 116, 118, 120, 122a / 122b, and 156 may be configured to provide an access point to the core network  170 (not shown) for all the UEs in the respective cells. In another example, a mobile network node (e.g., UAV 156) may be configured to function as a UE. For example, the UAV 156 may operate within cell 104 by communicating with network entity 116. UEs may be located anywhere within a serving cell. UEs that are located closer to a center of a cell (e.g., UE 132) may be referred to as cell center UEs, whereas UEs that are located closer to an edge of a cell (e.g., UE 134) may be referred to as cell edge UEs. Cell center UEs may have a higher signal quality (e.g., a higher reference signal received power (RSRP) or signal-to interference-plus-noise ratio (SINR) ) than cell edge UEs.

[0037] In the RAN 100, the ability for a UE to communicate while moving, independent of their location, is referred to as mobility. The various physical channels between the UE and the RAN are generally set up, maintained, and released under the control of an access and mobility management function (AMF) , which may include a security context management function (SCMF) that manages the security context for both the control plane and the user plane functionality and a security anchor function (SEAF) that performs authentication. In some examples, during a call facilitated by a network entity, or at any other time, a UE may monitor various parameters of the signal from its serving cell as well as various parameters of neighboring cells. Depending on the quality of these parameters, the UE may maintain communication with one or more of the neighboring cells. During this time, if the UE moves from one cell to another, or if signal quality from a neighboring cell exceeds that from the serving cell for a given amount of time, the UE May undertake a handoff or handover from the serving cell to the neighboring (target) cell. For example, UE 126 may move from the geographic area corresponding to its serving cell 102 to the geographic area corresponding to a neighbor cell 106. When the signal strength or quality from the neighbor cell 106 exceeds that of its serving cell 102 for a given amount of time, the UE 126 may transmit a reporting message to its serving network entity 114 indicating this condition. In response, the UE 126 may receive a handover command, and the UE may undergo a handover to the cell 106.

[0038] Wireless communication between a RAN 100 and a UE (e.g., UE 124, 126, or 144) may be described as utilizing communication links 148 over an air interface. Transmissions over the communication links 148 between the network entities and the UEs may include uplink (UL) (also referred to as reverse link) transmissions from a UE to a network entity and / or downlink (DL) (also referred to as forward link) transmissions from a network entity to a UE. For example, DL transmissions may include unicast or broadcast transmissions of control information and / or data (e.g., user data traffic or other  type of traffic) from a network entity (e.g., network entity 114) to one or more UEs (e.g., UEs 124, 126, and 144) , while UL transmissions may include transmissions of control information and / or traffic information originating at a UE (e.g., UE 124) . In addition, the uplink and / or downlink control information and / or traffic information may be time-divided into frames, subframes, slots, and / or symbols. As used herein, a symbol may refer to a unit of time that, in an orthogonal frequency division multiplexed (OFDM) waveform, carries one resource element (RE) per sub-carrier. A slot may carry 7 or 14 OFDM symbols. A subframe may refer to a duration of 1ms. Multiple subframes or slots may be grouped together to form a single frame or radio frame. Within the present disclosure, a frame may refer to a predetermined duration (e.g., 10 ms) for wireless transmissions, with each frame consisting of, for example, 10 subframes of 1 ms each. Of course, these definitions are not required, and any suitable scheme for organizing waveforms may be utilized, and various time divisions of the waveform may have any suitable duration.

[0039] The communication links 148 may use multiple-input and multiple-output (MIMO) antenna technology, including spatial multiplexing, beamforming, and / or transmit diversity. For example, as shown in FIG. 1, network entity 122a / 122b may transmit a beamformed signal to the UE 142 via one or more beams 174 in one or more transmit directions. The UE 142 may further receive the beamformed signal from the network entity 122a / 122b via one or more beams 174’ in one or more receive directions. The UE 142 may also transmit a beamformed signal to the network entity 122a / 122b via the one or more beams 174’ in one or more transmit directions. The network entity 122a / 122b may further receive the beamformed signal from the UE 142 via the one or more beams 174 in one or more receive directions. The network entity 122a / 122b and the UE 142 may perform beam training to determine the best transmit and receive beams 174 / 174’ for communication between the network entity 122a / 122b and the UE 142. The transmit and receive beams for the network entity 122a / 122b may or may not be the same. The transmit and receive directions for the UE 142 may or may not be the same.

[0040] The communication links 148 may utilize one or more carriers. The network entities and UEs may use spectrum up to Y MHz (e.g., 5, 10, 15, 20, 100, 400, etc. MHz) bandwidth per carrier allocated in a carrier aggregation of up to a total of Yx MHz (x component carriers) used for transmission in each direction. The carriers may or may not be adjacent to each other. Allocation of carriers may be asymmetric with respect to DL and UL (e.g., more or fewer carriers may be allocated for DL than for UL) . The component carriers may include a primary component carrier and one or more secondary  component carriers. A primary component carrier may be referred to as a primary cell (PCell) and a secondary component carrier may be referred to as a secondary cell (SCell) .

[0041] The communication links 148 in the RAN 100 may further utilize one or more multiplexing and multiple access algorithms to enable simultaneous communication of the various devices. For example, 5G NR specifications provide multiple access for UL or reverse link transmissions from UEs 124, 126, and 144 to network entity 114, and for multiplexing DL or forward link transmissions from the network entity 114 to UEs 124, 126, and 144 utilizing orthogonal frequency division multiplexing (OFDM) with a cyclic prefix (CP) . In addition, for UL transmissions, 5G NR specifications provide support for discrete Fourier transform-spread-OFDM (DFT-s-OFDM) with a CP (also referred to as single-carrier FDMA (SC-FDMA) ) . However, within the scope of the present disclosure, multiplexing and multiple access are not limited to the above schemes, and may be provided utilizing time division multiple access (TDMA) , code division multiple access (CDMA) , frequency division multiple access (FDMA) , sparse code multiple access (SCMA) , resource spread multiple access (RSMA) , or other suitable multiple access schemes. Further, multiplexing DL transmissions from the network entity 114 to UEs 124, 126, and 144 may be provided utilizing time division multiplexing (TDM) , code division multiplexing (CDM) , frequency division multiplexing (FDM) , orthogonal frequency division multiplexing (OFDM) , sparse code multiplexing (SCM) , or other suitable multiplexing schemes.

[0042] Further, the communication links 148 in the RAN 100 may utilize one or more duplexing algorithms. Duplex refers to a point-to-point communication link where both endpoints can communicate with one another in both directions. Full-duplex means both endpoints can simultaneously communicate with one another. Half-duplex means only one endpoint can send information to the other at a time. Half-duplex emulation is frequently implemented for wireless links utilizing time division duplex (TDD) . In TDD, transmissions in different directions on a given channel are separated from one another using time division multiplexing. That is, at some times the channel is dedicated for transmissions in one direction, while at other times the channel is dedicated for transmissions in the other direction, where the direction may change very rapidly, e.g., several times per slot. In a wireless link, a full-duplex channel generally relies on physical isolation of a transmitter and receiver, and suitable interference cancellation technologies. Full-duplex emulation is frequently implemented for wireless links by utilizing frequency division duplex (FDD) or spatial division duplex (SDD) . In FDD, transmissions in  different directions may operate at different carrier frequencies (e.g., within paired spectrum) . In SDD, transmissions in different directions on a given channel are separated from one another using spatial division multiplexing (SDM) . In other examples, full-duplex communication may be implemented within unpaired spectrum (e.g., within a single carrier bandwidth) , where transmissions in different directions occur within different sub-bands of the carrier bandwidth. This type of full-duplex communication may be referred to herein as sub-band full duplex (SBFD) , also known as flexible duplex (FD) .

[0043] In various implementations, the communication links 148 in the RAN 100 may utilize licensed spectrum, unlicensed spectrum, or shared spectrum. Licensed spectrum provides for exclusive use of a portion of the spectrum, generally by virtue of a mobile network operator purchasing a license from a government regulatory body. Unlicensed spectrum provides for shared use of a portion of the spectrum without need for a government-granted license. While compliance with some technical rules is generally still required to access unlicensed spectrum, generally, any operator or device may gain access. Shared spectrum may fall between licensed and unlicensed spectrum, wherein technical rules or limitations may be required to access the spectrum, but the spectrum may still be shared by multiple operators and / or multiple RATs. For example, the holder of a license for a portion of licensed spectrum may provide licensed shared access (LSA) to share that spectrum with other parties, e.g., with suitable licensee-determined conditions to gain access.

[0044] The electromagnetic spectrum is often subdivided, based on frequency / wavelength, into various classes, bands, channels, etc. In 5G NR, two initial operating bands have been identified as frequency range designations FR1 (410 MHz –7.125 GHz) and FR2 (24.25 GHz –52.6 GHz) . Although a portion of FR1 is greater than 6 GHz, FR1 is often referred to (interchangeably) as a “sub-6 GHz” band in various documents and articles. A similar nomenclature issue sometimes occurs with regard to FR2, which is often referred to (interchangeably) as a “millimeter wave” band in documents and articles, despite being different from the extremely high frequency (EHF) band (30 GHz –300 GHz) which is identified by the International Telecommunications Union (ITU) as a “millimeter wave” band.

[0045] The frequencies between FR1 and FR2 are often referred to as mid-band frequencies. Recent 5G NR studies have identified an operating band for these mid-band frequencies as frequency range designation FR3 (7.125 GHz –24.25 GHz) . Frequency bands falling within FR3 may inherit FR1 characteristics and / or FR2 characteristics, and  thus may effectively extend features of FR1 and / or FR2 into mid-band frequencies. In addition, higher frequency bands are currently being explored to extend 5G NR operation beyond 52.6 GHz. For example, three higher operating bands have been identified as frequency range designations FR2-2 (52.6 GHz –71 GHz) , FR4 (71 GHz –114.25 GHz) , and FR5 (114.25 GHz –300 GHz) . Each of these higher frequency bands falls within the EHF band.

[0046] With the above aspects in mind, unless specifically stated otherwise, it should be understood that the term “sub-6 GHz” or the like if used herein may broadly represent frequencies that may be less than 6 GHz, may be within FR1, or may include mid-band frequencies. Further, unless specifically stated otherwise, it should be understood that the term “millimeter wave” or the like if used herein may broadly represent frequencies that may include mid-band frequencies, may be within FR2, FR4, FR2-2, and / or FR5, or may be within the EHF band.

[0047] In some examples, access to the air interface may be scheduled, wherein a scheduling entity (e.g., a network entity 114) allocates resources for communication among some or all devices and equipment within its service area or cell. Within the present disclosure, as discussed further below, the scheduling entity may be responsible for scheduling, assigning, reconfiguring, and releasing resources for one or more scheduled entities. That is, for scheduled communication, UEs (e.g., UE 124) , which may be scheduled entities, may utilize resources allocated by the scheduling entity 114.

[0048] Network entities are not the only entities that may function as scheduling entities. That is, in some examples, a UE may function as a scheduling entity, scheduling resources for one or more scheduled entities (e.g., one or more other UEs) . For example, two or more UEs (e.g., UEs 144 and 146) may communicate with each other using peer to peer (P2P) or sidelink signals via a sidelink 150 therebetween without relaying that communication through a network entity (e.g., network entity 114) . In some examples, the UEs 144 and 146 may each function as a scheduling entity or transmitting sidelink device and / or a scheduled entity or a receiving sidelink device to communicate sidelink signals therebetween without relying on scheduling or control information from a network entity (e.g., network entity 114) . In other examples, the network entity 114 may allocate resources to the UEs 144 and 146 for sidelink communication. For example, the UEs 144 and 146 may communicate using sidelink signaling in a P2P network, a device-to-device (D2D) network, vehicle-to-vehicle (V2V) network, a vehicle-to-everything (V2X) , a mesh network, or other suitable network.

[0049] In some examples, a D2D relay framework may be included within a cellular network to facilitate relaying of communication to / from the network entity 114 via D2D links (e.g., sidelink 150) . For example, one or more UEs (e.g., UE 144) within the coverage area of the network entity 114 may operate as a relaying UE to extend the coverage of the network entity 114, improve the transmission reliability to one or more UEs (e.g., UE 146) , and / or to allow the network entity to recover from a failed UE link due to, for example, blockage or fading.

[0050] The wireless communications system may further include a Wi-Fi access point (AP) 176 in communication with Wi-Fi stations (STAs) 178 via communication links 180 in a 5 GHz unlicensed frequency spectrum. When communicating in an unlicensed frequency spectrum, the STAs 170  / AP 176 may perform a clear channel assessment (CCA) prior to communicating in order to determine whether the channel is available.

[0051] The network entities 114, 116, 118, 120, and 122a / 122b provide wireless access points to the core network 160 for any number of UEs or other mobile apparatuses via core network backhaul links 154. The core network backhaul links 154 may provide a connection between the network entities 114, 116, 118, 120, and 122a / 122b and the core network 170. In some examples, the core network backhaul links 154 may include backhaul links 152 that provide interconnection between the respective network entities. The core network may be part of the wireless communication system and may be independent of the radio access technology used in the RAN 100. Various types of backhaul interfaces may be employed, such as a direct physical connection (wired or wireless) , a virtual network, or the like using any suitable transport network.

[0052] The core network 160 may include an Access and Mobility Management Function (AMF) 162, other AMFs 168, a Session Management Function (SMF) 164, and a User Plane Function (UPF) 166. The AMF 162 may be in communication with a Unified Data Management (UDM) 170. The AMF 162 is the control node that processes the signaling between the UEs and the core network 160. Generally, the AMF 162 provides QoS flow and session management. All user Internet protocol (IP) packets are transferred through the UPF 166. The UPF 166 provides UE IP address allocation as well as other functions. The UPF 166 is configured to couple to IP Services 172. The IP Services 172 may include the Internet, an intranet, an IP Multimedia Subsystem (IMS) , a PS Streaming Service, and / or other IP services.

[0053] Deployment of communication systems, such as 5G new radio (NR) systems, may be arranged in multiple manners with various components or constituent parts. In a 5G  NR system, or network, a network node, a network entity, a mobility element of a network, a radio access network (RAN) node, a core network node, a network element, or a network equipment, such as a base station (BS) , or one or more units (or one or more components) performing base station functionality, may be implemented in an aggregated or disaggregated architecture. For example, a BS (such as a Node B (NB) , evolved NB (eNB) , NR BS, 5G NB (gNB) , access point (AP) , a transmit receive point (TRP) , or a cell, etc. ) may be implemented as an aggregated base station (also known as a standalone BS or a monolithic BS) or a disaggregated base station.

[0054] An aggregated base station may be configured to utilize a radio protocol stack that is physically or logically integrated within a single RAN node. A disaggregated base station may be configured to utilize a protocol stack that is physically or logically distributed among two or more units (such as one or more central or centralized units (CUs) , one or more distributed units (DUs) , or one or more radio units (RUs) ) . In some aspects, a CU may be implemented within a RAN node, and one or more DUs may be co-located with the CU, or alternatively, may be geographically or virtually distributed throughout one or multiple other RAN nodes. The DUs may be implemented to communicate with one or more RUs. Each of the CU, DU and RU also can be implemented as virtual units, i.e., a virtual central unit (VCU) , a virtual distributed unit (VDU) , or a virtual radio unit (VRU) .

[0055] Base station-type operation or network design may consider aggregation characteristics of base station functionality. For example, disaggregated base stations may be utilized in an integrated access backhaul (IAB) network, an open radio access network (O-RAN (such as the network configuration sponsored by the O-RAN Alliance) ) , or a virtualized radio access network (vRAN, also known as a cloud radio access network (C-RAN) ) . Disaggregation may include distributing functionality across two or more units at various physical locations, as well as distributing functionality for at least one unit virtually, which can enable flexibility in network design. The various units of the disaggregated base station, or disaggregated RAN architecture, can be configured for wired or wireless communication with at least one other unit.

[0056] FIG. 2 shows a diagram illustrating an example disaggregated base station 200 architecture. The disaggregated base station 200 architecture may include one or more central units (CUs) 210 that can communicate directly with a core network 220 via a backhaul link, or indirectly with the core network 220 through one or more disaggregated base station units (such as a Near-Real Time (Near-RT) RAN Intelligent Controller (RIC)  225 via an E2 link, or a Non-Real Time (Non-RT) RIC 215 associated with a Service Management and Orchestration (SMO) Framework 205, or both) . A CU 210 may communicate with one or more distributed units (DUs) 220 via respective midhaul links, such as an F1 interface. The DUs 220 may communicate with one or more radio units (RUs) 240 via respective fronthaul links. The RUs 240 may communicate with respective UEs 250 via one or more radio frequency (RF) access links. In some implementations, the UE 250 may be simultaneously served by multiple RUs 240.

[0057] Each of the units, i.e., the CUs 210, the DUs 220, the RUs 240, as well as the Near-RT RICs 225, the Non-RT RICs 215 and the SMO Framework 205, may include one or more interfaces or be coupled to one or more interfaces configured to receive or transmit signals, data, or information (collectively, signals) via a wired or wireless transmission medium. Each of the units, or an associated processor or controller providing instructions to the communication interfaces of the units, can be configured to communicate with one or more of the other units via the transmission medium. For example, the units can include a wired interface configured to receive or transmit signals over a wired transmission medium to one or more of the other units. Additionally, the units can include a wireless interface, which may include a receiver, a transmitter or transceiver (such as a radio frequency (RF) transceiver) , configured to receive or transmit signals, or both, over a wireless transmission medium to one or more of the other units.

[0058] In some aspects, the CU 210 may host one or more higher layer control functions. Such control functions can include radio resource control (RRC) , packet data convergence protocol (PDCP) , service data adaptation protocol (SDAP) , or the like. Each control function can be implemented with an interface configured to communicate signals with other control functions hosted by the CU 210. The CU 210 may be configured to handle user plane functionality (i.e., Central Unit –User Plane (CU-UP) ) , control plane functionality (i.e., Central Unit –Control Plane (CU-CP) ) , or a combination thereof. In some implementations, the CU 210 can be logically split into one or more CU-UP units and one or more CU-CP units. The CU-UP unit can communicate bidirectionally with the CU-CP unit via an interface, such as the E1 interface when implemented in an O-RAN configuration. The CU 210 can be implemented to communicate with the DU 220, as necessary, for network control and signaling.

[0059] The DU 220 may correspond to a logical unit that includes one or more base station functions to control the operation of one or more RUs 240. In some aspects, the DU 220 may host one or more of a radio link control (RLC) layer, a medium access  control (MAC) layer, and one or more high physical (PHY) layers (such as modules for forward error correction (FEC) encoding and decoding, scrambling, modulation and demodulation, or the like) depending, at least in part, on a functional split, such as those defined by the 2rd Generation Partnership Project (2GPP) . In some aspects, the DU 220 may further host one or more low PHY layers. Each layer (or module) can be implemented with an interface configured to communicate signals with other layers (and modules) hosted by the DU 220, or with the control functions hosted by the CU 210.

[0060] Lower-layer functionality can be implemented by one or more RUs 240. In some deployments, an RU 240, controlled by a DU 220, may correspond to a logical node that hosts RF processing functions, or low-PHY layer functions (such as performing fast Fourier transform (FFT) , inverse FFT (IFFT) , digital beamforming, physical random access channel (PRACH) extraction and filtering, or the like) , or both, based at least in part on the functional split, such as a lower layer functional split. In such an architecture, the RU (s) 240 can be implemented to handle over the air (OTA) communication with one or more UEs 250. In some implementations, real-time and non-real-time aspects of control and user plane communication with the RU (s) 240 can be controlled by the corresponding DU 220. In some scenarios, this configuration can enable the DU (s) 220 and the CU 210 to be implemented in a cloud-based RAN architecture, such as a vRAN architecture.

[0061] The SMO Framework 205 may be configured to support RAN deployment and provisioning of non-virtualized and virtualized network elements. For non-virtualized network elements, the SMO Framework 205 may be configured to support the deployment of dedicated physical resources for RAN coverage requirements which may be managed via an operations and maintenance interface (such as an O1 interface) . For virtualized network elements, the SMO Framework 205 may be configured to interact with a cloud computing platform (such as an open cloud (O-Cloud) 290) to perform network element life cycle management (such as to instantiate virtualized network elements) via a cloud computing platform interface (such as an O2 interface) . Such virtualized network elements can include, but are not limited to, CUs 210, DUs 220, RUs 240 and Near-RT RICs 225. In some implementations, the SMO Framework 205 can communicate with a hardware aspect of a 5G RAN, such as an open eNB (O-eNB) 211, via an O1 interface. Additionally, in some implementations, the SMO Framework 205 can communicate directly with one or more RUs 240 via an O1 interface. The SMO  Framework 205 also may include a Non-RT RIC 215 configured to support functionality of the SMO Framework 205.

[0062] The Non-RT RIC 215 may be configured to include a logical function that enables non-real-time control and optimization of RAN elements and resources, Artificial Intelligence / Machine Learning (AI / ML) workflows including model training and updates, or policy-based guidance of applications / features in the Near-RT RIC 225. The Non-RT RIC 215 may be coupled to or communicate with (such as via an A1 interface) the Near-RT RIC 225. The Near-RT RIC 225 may be configured to include a logical function that enables near-real-time control and optimization of RAN elements and resources via data collection and actions over an interface (such as via an E2 interface) connecting one or more CUs 210, one or more DUs 220, or both, as well as an O-eNB, with the Near-RT RIC 225.

[0063] In some implementations, to generate AI / ML models to be deployed in the Near-RT RIC 225, the Non-RT RIC 215 may receive parameters or external enrichment information from external servers. Such information may be utilized by the Near-RT RIC 225 and may be received at the SMO Framework 205 or the Non-RT RIC 215 from non-network data sources or from network functions. In some examples, the Non-RT RIC 215 or the Near-RT RIC 225 may be configured to tune RAN behavior or performance. For example, the Non-RT RIC 215 may monitor long-term trends and patterns for performance and employ AI / ML models to perform corrective actions through the SMO Framework 205 (such as reconfiguration via O1) or via creation of RAN management policies (such as A1 policies) .

[0064] In wireless communication systems, wireless transmissions may suffer from intersymbol interference (ISI) . For example, channel distortion due to multipath propagation and / or the inherent linear or non-linear channel response may cause the waveform that represents a symbol to spread out into succeeding symbol periods. In addition, accurate timing information may need to be acquired by a receiving device for robust and reliable transmission of data.

[0065] FIG. 3 is a diagram illustrating an example of a receiver architecture 300 including a decision feedback equalizer (DFE) 306 configured to remove the ISI and a timing recovery system 338 configured to provide timing correction according to some aspects. The receiver architecture 300 includes an analog receive filter 302 configured to filter a received analog signal (r (t) ) and an analog-to-digital converter (ADC) 304 configured to convert the filtered analog signal to a digital signal (x [n] ) . The digital signal (x [n] ) is  input to the DFE 306, which includes a feedforward filter (FFE) 308 and a feedback filter (FBF) 328. In the example shown in FIG. 3, the DFE 306 operates as a non-linear equalizer.

[0066] For a composite channel impulse response, the channel may be represented by a number of taps. There is typically a main channel tap with the largest energy that represents the main symbol location. This tap may be referred to as the main cursor. The remaining channel taps contribute towards the ISI, with taps before the main cursor contributing to precursor ISI and taps after the main cursor contributing to postcursor ISI. The FFE 308 is configured to minimize the ISI as a whole and / or remove precursor ISI and the FBF 328 is configured to remove postcursor ISI. Out of the total number of channel taps, a certain number of taps may be assigned to the FFE 308, with the remaining taps assigned to the FBF 328. The division of the taps between the FFE 308 and the FBF 328 may depend, for example, on the channel response. Collectively, the FFE 308 and the FBF 328 of the DFE 306 may generate a respective filter coefficient (e.g., tap value) for each tap and convolute the respective filter coefficients with the corresponding received signal (data symbols) to remove the ISI from the received signal.

[0067] In general, each transmitted symbol generates both precursor ISI and postcursor ISI. The precursor and postcursor ISI may be removed through the DFE 306 using fixed or preset tap values or adaptive tap values that can be adjusted according to the channel conditions through the use of an adaptive algorithm, the latter being illustrated. For example, the FFE 308 may include a least mean squares (LMS) filter 316 configured to implement such an adaptive algorithm to update the tap values (e.g., filter coefficients) based on the channel conditions. For example, the LMS 316 may be configured to update the FFE filter coefficients at certain time intervals.

[0068] In the example shown in FIG. 3, the FFE 308 operates in the frequency domain and includes a fast Fourier transform (FFT) 310 configured to convert the digital signal (x [n] ) from the time domain to the frequency domain (e.g., by computing the discrete Fourier transform (DFT) of the digital signal (x [n] ) ) to produce a frequency domain signal (X [k] ) . For example, the frequency domain signal may be represented as The FFT 310 may have a size N = 2s, where s is the number of stages (e.g., each stage operates on a portion of the data in the digital signal (x [n] ) ) , and N represents the number of frequency bins produced by the transform. In addition, the FFE 308 size may be N / 2 (e.g., the FFE 308 may have only one partition) . The FFE 308 further includes a multiplier 312 configured to multiply the frequency  domain signal (X [k] ) with filter coefficients (H [k] ) produced by the LMS 316 to produce a filtered frequency domain signal (Y [k] ) and an inverse FFT (IFFT) 314 configured to convert the filtered frequency domain signal (Y [k] ) from the frequency domain to the time domain to produce a filtered signal 336.

[0069] The filtered signal 336 may then be input to the FBF 328 via a digital gain control module 320, adder 322, slicer 324, and delay element 326. The output of the FBF 328 is added to the output of the digital gain control module 320 via adder 322 and input to the slicer 324. The slicer 324 is configured to remove (slice) amplitude noise from the output of the adder 322 to produce a set of samples (s [n] ) and an error signal (e [n] ) and to input the set of samples (s [n] ) to the FBF 328 via the delay element 326. The delay element 326 is configured to hold the output (s [n] ) of the slicer 324 by one bit period to enable the FBF 328 to remove postcursor ISI from the next bit via the adder 322. Although not shown, the FBF 328 may further include a LMS filter to adaptively generate filter coefficients that may be input to the adder 322 to remove the postcursor ISI from the filtered signal 336. The digital gain control module 320 is configured to ensure that the signal levels of e [n] and s [n] are correct at the slicer 324.

[0070] The error signal (e [n] ) is further input to the FFE 308 to adjust the filter coefficients (H [k] ) generated by the LMS 316. Since the FFE 308 operates in the frequency domain, the FFE 308 includes an additional FFT 318 configured to convert the error signal (e [n] ) from the time domain to the frequency domain to produce frequency domain error signal (E [k] ) . The LMS 316 operates on the frequency domain signal (X [k] ) and the frequency domain error signal (E [k] ) to produce the filter coefficients (H [k] ) . In this way, the FFE 308 in combination with the FBF 328 is configured to remove ISI from the digital signal (x [n] ) to produce the set of samples (s [n] ) that is substantially devoid of ISI.

[0071] The outputs of the slicer 324 (s [n] and e [n] ) may further be input to the timing recovery system 338 configured to correct the timing of the ADC 304. In the example shown in FIG. 3, the timing recovery system 338 includes a timing error detector (TED) 330 configured to receive the error signal (e [n] ) and the set of samples (s [n] ) and to generate a timing error (∈ [n] ) . In some examples, the TED 330 may include a Mueller-Muller (MM) detector. The timing error (∈ [n] ) is input to a loop filter 332 and a numerically controlled oscillator (NCO) 334 to produce a timing offset estimate that may drive the phase-locked loop (PLL) in the ADC 304 to properly align the timing of the  digital signal (x [n] ) . The loop filter 332 may be configured to provide for proportional gain and integral gain loops for phase and frequency tracking.

[0072] The timing recovery loop provided by the timing recovery system 338 and the FFE adaptation in the DFE loop provided by the DFE 306 may interact with each other in a destructive manner, resulting in a drift issue. For example, the error signal (e [n] ) may shift the phase of the FFE 308 in an attempt to compensate for the timing recovery system 338, which may be destructive. In an example, the FFE main-tap may be kept at one, however, the FFE 308 may still slowly shift towards the precursor or postcursor location. In addition, the ADC phase may slowly drift away. If the ADC moves away from optimal phases of sampling, the signal-to-noise ratio (SNR) may eventually degrade.

[0073] To overcome the drift issue, various aspects are related to replacing the TED 330 shown in FIG. 3 with a frequency domain phase constraint in the FFE from which the timing error (∈ [n] ) may be derived. For example, the LMS in the FFE may include the frequency domain phase constraint and the timing error may be generated directly from the frequency domain phase constraint. By providing such a frequency domain phase constraint in the FFE, coordination between the timing recovery loop and the DFE loop may be achieved, thus minimizing or eliminating the drift issue.

[0074] FIG. 4 is a diagram illustrating another example of a receiver architecture 400 including a decision feedback equalizer (DFE) 406 configured to remove the ISI and a timing recovery system 430 configured to provide timing correction according to some aspects. The receiver architecture 400 includes an analog receive filter 402 configured to filter a received analog signal (r (t) ) and an analog-to-digital converter (ADC) 404 configured to convert the filtered analog signal to a digital signal (x [n] ) . The digital signal (x [n] ) is input to the DFE 406, which includes a feedforward filter (FFE) 408 and a feedback filter (FBF) 428. In the example shown in FIG. 4, the DFE 406 also operates as a non-linear equalizer.

[0075] As in FIG. 3, the FFE 408 operates in the frequency domain and includes a fast Fourier transform (FFT) 410 configured to convert the digital signal (x [n] ) from the time domain to the frequency domain to produce a frequency domain signal (X [k] ) . For example, the frequency domain signal may be represented as The FFT 410 may have a size N = 2s, where s is the number of stages (e.g., each stage operates on a portion of the data in the digital signal (x [n] ) ) , and N represents the number of frequency bins produced by the transform. In addition, the FFE 408 size may be N / 2 (e.g., the FFE 408 may have only one partition) .  The FFE 408 further includes a multiplier 412 configured to multiply the frequency domain signal (X [k] ) with filter coefficients (H [k] ) produced by the LMS 416 to produce a filtered frequency domain signal (Y [k] ) and an inverse FFT (IFFT) 414 configured to convert the filtered frequency domain signal (Y [k] ) from the frequency domain to the time domain to produce a filtered signal 436.

[0076] The filtered signal 436 may then be input to the FBF 428 via a digital gain control module 420, adder 422, slicer 424, and delay element 426. The output of the FBF 428 is added to the output of the digital gain control module 420 via adder 422 and input to the slicer 424. The slicer 424 is configured to remove (slice) amplitude noise from the output of the adder 422 to produce a set of samples (s [n] ) and an error signal (e [n] ) and to input the set of samples (s [n] ) to the FBF 428 via the delay element 426. The delay element 426 is configured to hold the output (s [n] ) of the slicer 424 by one bit period to enable the FBF 428 to remove postcursor ISI from the next bit via the adder 422. Although not shown, the FBF 428 may further include a LMS filter to adaptively generate filter coefficients that may be input to the adder 422 to remove the postcursor ISI from the filtered signal 436. The digital gain control module 420 is configured to ensure that the signal levels of e [n] and s [n] are correct at the slicer 424.

[0077] The error signal (e [n] ) is further input to the FFE 408 to adjust the filter coefficients (H [k] ) generated by the LMS 416. Since the FFE 408 operates in the frequency domain, the FFE 408 includes an additional FFT 418 configured to convert the error signal (e [n] ) from the time domain to the frequency domain to produce frequency domain error signal (E [k] ) . The LMS 416 operates on the frequency domain signal (X [k] ) and the frequency domain error signal (E [k] ) to produce the filter coefficients (H [k] ) .

[0078] In various aspects, instead of using a TED (as shown in FIG. 3) , the LMS 416 is further configured to generate a timing error (∈ [n] ) based on a frequency domain phase constraint (not specifically shown) . The timing error (∈ [n] ) is input to a loop filter 432 and a numerically controlled oscillator (NCO) 434 to produce a timing offset estimate  that may drive the phase-locked loop (PLL) in the ADC 404 to properly align the timing of the digital signal (x [n] ) . Thus, in the example shown in FIG. 4, the timing error is driven directly from the FFE 408 to coordinate between the DFE loop and the timing recovery loop.

[0079] FIG. 5 is a diagram illustrating an example of a LMS 500 according to some aspects. The LMS 500 is configured to receive the frequency domain signal (X [k] ) and the frequency domain error signal (E [k] ) . The LMS 500 includes a loop delay 502  configured to align the frequency domain signal (X [k] ) and the frequency domain error signal (E [k] ) , along with a sign element 504 and conjugate element 506 configured to take the sign of the frequency domain signal (X [k] ) for both the real part and the imaginary part of the frequency domain signal (X [k] ) . The output of the conjugate element 506 is input to a multiplier 508 configured to compute the gradient of the signed LMS data based on the frequency domain error signal E [k] , where the gradient of filter coefficients is computed by: ΔH [k] =μE [k] [sgn (Re {X [k] } ) -jsgn (Im {X [k] } ) ] ,   (Equation 1)

[0080] where the sign function is a three-way function:

[0081] and μ is the step size of LMS adaptation.

[0082] The output of the multiplier is input to an accumulator 510 configured to generate a set of filter coefficients (H [k] , and more specifically W [k] ) . The accumulator 510 includes an adder 512, a main-tap constraint module 514, a phase constraint module 516, and a delay element 518. The output of the delay element 518 includes the set of filter coefficients W [k] of the FFE. The set of filter coefficients W [k] are looped back to the input of the accumulator 510 and added to the gradient of filter coefficients ΔH [k] via adder 512 to produce an initial set of filter coefficients H [k] input to the main-tap constraint module 514.

[0083] The main-tap constraint module 514 is configured to maintain a constant value of a main-tap of the DFE to produce a constrained set of filter coefficients (G [k] ) . In some examples, the constant value of the main-tap is set to one. For example, the main-tap constraint module 514 may configured to maintain the DFE equalization cursor point (main-tap) to 1. Thus, the main-tap constraint is configured to maintain a reference point for the DFE.

[0084] The phase constraint module 516 is configured to maintain a constant phase of a frequency bin associated with the main-tap to produce a timing error (∈ [n] ) that may be input to the timing recovery system shown in FIG. 4. For example, the timing error (∈ [n] )  may be derived from the phase constraint implemented by the phase constraint module 516. In addition, the phase constraint module 516 is configured to output the set of filter coefficients (W [k] ) of the FFE.

[0085] FIG. 6 is a diagram illustrating an example of an accumulator 600 of the LMS including main-tap and phase constraint modules 602 and 604, respectively, according to some aspects. The main-tap constraint module 602 is configured to receive the initial set of filter coefficients (H [k] ) . The main-tap constraint module 602 includes an IFFT 606 configured to compute the main tap filter coefficient at tap number n0, i.e., h [n0] . The main-tap constraint module 602 further includes a comparator 608 configured to produce a time domain correction value (c [n0] ) based on a comparison of the time domain main-tap value (h [n0] ) and a constant value set for the main-tap constraint. In some examples, as shown in FIG. 6, the constant value is one. Thus, the main-tap constraint module 602 is configured to maintain the DFE equalization cursor point (main-tap) n0 to 1 (e.g., h [n0] =1) . The time domain correction value (c [n0] ) is then input to an FFT 610 to convert the time domain correction value (c [n0] ) to the frequency domain to produce a frequency domain correction value. The main-tap constraint module 602 further includes an adder 612 configured to add the frequency domain correction value to the initial set of filter coefficients (H [k] ) , including the first filter coefficient, to produce a corrected set of filter coefficients (G [k] ) .

[0086] More specifically, the FFE coefficients inside the accumulator 600 may be represented in the time domain as and in the frequency domain as H [k] , k∈ {0, …, N-1} . The main-tap constraint module 602 is configured to implement the main-tap constraint h [n0] =1 in the frequency domain. For example, by the inverse DFT, h [n0] for a given H [k] may be computed as:

[0087] which requires N complex multiplications in general. Dividing by N in fixed-point arithmetic it is straightforward since N is a power of 2. The above computation simplifies when n0 is a specific tap from For example, when n0=N / 8:

[0088] which involves a simple multiplication for odd k (e.g., a simple multiplier, which may include for example two real adders and one real multiplier, may be used to implement a rotation of, for example, 45°) . When k is even, the multiplications are trivial (e.g., no multiplier may be needed to implement a rotation of, for example, 90°) . As another example, when n0=3N / 8, the multiplications are simple as in the n0=N / 8 case. As yet another example, when n0=N / 4:

[0089] which involves only trivial rotations.

[0090] In an example, assume that after the LMS update, the FFE main-tap is deviated by α (e.g., α=1-Re {h [n0] } . Since h [n] is a real signal, only the real portion of h [n0] may be considered since Im {h [n0] } should be very small compared with 1. The error αmay be corrected without affecting the other taps of h [n] . This can be performing by adding the following signal (e.g., constraint correction (c [n] ) ) to h [k] :

[0091] The DFT of the constraint correction (c [n] ) is obtained by which is simple to compute when n0 is one of the previously mentioned values (e.g., N / 8, 3N / 8, or N / 4) . To keep the main-tap constant (e.g., h [n0] =1) , H [k] may be updated as follows: G [k] =H [k] +C [k] .    (Equation 7)

[0092] FIG. 7 is a table illustrating a number of operations for implementing the main-tap constraint according to some examples. These operations may be implemented in a parallel or serial fashion depending on system requirements. For simplicity, the table focuses on the cases where n0=N / 8, n0=3N / 8, and n0=N / 4. The table indicating the number of multipliers and adders needed to compute h [n0] for each of the cases, the number of multipliers and adders to compute C [k] for each of the cases, and the total number of multipliers and adders for each of the cases. Here, SM refers to a simple  multiplier, RM refers to a real multiplier, CM refers to a complex multiplier, and CA refers to a complex adder.

[0093] Referring again to FIG. 6, the phase constraint module 604 is configured to derive the timing error (∈ [n] ) by using the phase of a single FFE frequency bin. For example, the phase constraint module 604 is configured to maintain the phase of the FFE frequency bin k0 constant (e.g., ∠H [k0] =c, where c is either of The example shown in FIG. 6 illustrates the case when c is either of {0, π} .

[0094] The phase constraint module 604 includes a timing error generator 614 configured to receive a select filter coefficient (G [k0] ) of the corrected set of filter coefficients (G [k] ) . The select filter coefficient (G [k0] ) is associated with the frequency bin k0. The timing error generator 614 is configured to split the select filter coefficient (G [k0] ) into a real part (Re) 616 and an imaginary part (Im) 618. The timing error generator 614 further includes a sign element 620 configured to take a sign of the real part 616 and a multiplier 622 configured to multiply the sign of the real part with the imaginary part 618 to produce a timing error (∈ [n] ) that may be input to the timing recovery system shown in FIG. 4.

[0095] It should be understood that H [k0] is a filter coefficient within the initial set of filter coefficients (H [k] ) that corresponds to the select filter coefficient G [k0] within the corrected set of filter coefficients (G [k] ) . In addition, it should be understood that c corresponding to either of {0, π} indicates that c is a real number (e.g., on the real axis of a unit circle) . Therefore, in the example shown in FIG. 4, the timing error is generated from the imaginary part 618 based on H [k0] being a real number.

[0096] In the example in which H [k0] is an imaginary number (e.g., c is either of ) , the timing error generator 614 may generate the timing error from the real part of the select filter coefficient (G [k0] ) . Thus, in this example, the real part would be fed to the multiplier 622 and the sign element 620 would be configured to take a negative of the sign of the imaginary part (e.g., the real part 616 and the imaginary part 618 in FIG. 6 would be switched) .

[0097] The phase constraint module 604 further includes a merge module 624 configured to merge the corrected set of filter coefficients excluding the select filter coefficient (e.g., G [k] , k≠k0) with a select portion G′ [k0] of the select filter coefficient (G [k0] ) to produce the set of filter coefficients (W [k] ) for the FFE. Here, the select portion corresponds to either the real part of the select filter coefficient or the imaginary part of the select filter coefficient depending on whether H [k0] is a real number or an imaginary  number. For example, if H [k0] is a real number, the select portion G′ [k0] corresponds to the real part and if H [k0] is an imaginary number, the select portion G′ [k0] corresponds to the imaginary part. The phase constraint module 604 may further include a delay element 626 configured to delay the set of filter coefficients (W [k] ) for one bit period to remove ISI and / or precursor ISI from the next bit.

[0098] In an example, let hc (t) be the continuous time signal bandlimited to such that h [n] =hc (nT) , where T is the baud period. If a shifted version of hc (t) is sampled by φT seconds, the spectral relationship of the corrected set of filter coefficients to the initial set of filter coefficients may be represented as:

[0099] Thus, when the signal h (t) shifts by φT seconds, the DFT shifts by Wkφ. For the constrained bin k0, Wkφ can be easily computed from G [k0] when H [k0] is kept at trivial values, such as A and Aj, where A is a real number (possibly negative) .

[0100] When φ is small, G [k0] can be approximated as follows:

[0101] When k0=0, G [0] =H [0] regardless of φ. Hence, k0=0 may not be a suitable candidate for the constrained frequency bin. When H [k0] =A, where A is a real number,  Thus, the imaginary part of G [k0] may then be used to generate the timing error, as described above. Similarly, when H [k0] =Aj,  Thus, the real part of G [k0] may then be used to generate the timing error, as described above.

[0102] Therefore, depending on H [k0] , the timing error can be derived as:

[0103] The phase constraint can thus be implemented by setting Im {G [k0] =0 for H [k0] =A and setting Re {G [k0] =0 for H [k0] =Aj. It should be understood that the constrained bin magnitude A may change constantly during FFE adaptation, and the other terms in the timing error may be fixed. Since the division by A is a costly operation, the timing error may be simplified, as described above, as:

[0104] It should be noted that obtaining the timing error using Equation 12 does not require any computation. In addition, the timing error ∈ [n] derived from the phase constraint may stay the same for an entire FFT frame. However, the MM detector (e.g., the TED shown in FIG. 3) provides a timing error at the baud rate. Therefore, the proportional and integral gains of the timing loop may be carefully selected when the phase constraint (as shown in FIGs. 5 and 6) is employed.

[0105] As indicated above, the main-tap constraint location n0 and the phase constraint bin k0 are related to each other. For example, before the adaptation, the FFE main-tap location may be initialized to:

[0106] whose DFT is given by:

[0107] In this example, phase constrained bins k0 may be initially identified, such that either H [k0] =±1 or H [k0] =±j. As FFE adaptation progresses, these phase constrained bins k0 will change their magnitude to H [k0] =A or H [k0] =Aj.

[0108] To satisfy the initial requirement:

[0109] which implies:

[0110] Thus, the main-tap (n0) is selected from a plurality of taps and the frequency bin (k0) is selected from a plurality of frequency bins that satisfy a relationship between the main-tap and the frequency bin based on the FFT size of the FFE. As shown in Equation 16, this relationship is satisfied if the number of the main-tap (n0) multiplied by the number of the frequency bin (k0) is equal to a multiple (m) of the FFT size (N) divided by four, where the multiple (m) is an integer greater than or equal to one.

[0111] For a given value of n0, the k0’s satisfying this requirement can be found, such that 0 < k0 < N. For example, let n0=p2r, where p is not divisible by two. The condition becomes Since k0 is an integer, m must be divisible by p (e.g., m-lp for some l∈Z. By using the range of 0 < k0 < N, the following relationship may be found: 0<l2s-r-2<N→0<l<2r+2.   (Equation 17)

[0112] Therefore, there are 2r+2-1 possible values for k0. The set of k0 values are given by:

[0113] In an example for N=256 and p=3. Therefore, there are 23-1=7 values for k0, which are multiple of 32: {32, 64, …, 224} . In an example for N=256 and p=1. Therefore, there are 28-1=255 values for k0, which are: {1, 2, …, 255} . In an example for N=256 and p=1. Therefore, there are 27-1=127 values for k0, which are even numbers: {2, 4, …, 254} .

[0114] It should be understood that the main-tap constraint does not affect the phase constraint since the main-tap correction update only affects the part of the constrained frequency bin that does not contribute to the timing error. It should be noted that α is real.

[0115] FIG. 8 is a table summarizing the relationship between n0 and k0 according to some examples. The table provides the relationship for general n0 and for the following special cases of n0: n0=N / 4, n0=N / 8, and n0=3N / 8. The table indicates the  possible values of k0 for each n0, the number of possible k0’s for each n0, and the value of H [k0] for each n0.

[0116] FIG. 9 is a block diagram illustrating an example of a hardware implementation of a wireless device employing a processing system 914 according to some aspects. For example, the wireless device 900 may correspond to any of the UEs or network entities shown and described above in reference to FIGs. 1 and / or 2.

[0117] In accordance with various aspects of the disclosure, an element, or any portion of an element, or any combination of elements may be implemented with a processing system 914 that includes one or more processors, such as processor 904. Examples of processors 904 include microprocessors, microcontrollers, digital signal processors (DSPs) , field programmable gate arrays (FPGAs) , programmable logic devices (PLDs) , state machines, gated logic, discrete hardware circuits, and other suitable hardware configured to perform the various functionality described throughout this disclosure. In various examples, the wireless device 900 may be configured to perform any one or more of the functions described herein. That is, the processor 904, as utilized in the wireless device 900, may be used to implement any one or more of the methods or processes described herein.

[0118] The processor 904 may in some instances be implemented via a baseband or modem chip and in other implementations, the processor 904 may include a number of devices distinct and different from a baseband or modem chip (e.g., in such scenarios as may work in concert to achieve examples discussed herein) . And as mentioned above, various hardware arrangements and components outside of a baseband modem processor can be used in implementations, including RF-chains, power amplifiers, modulators, buffers, interleavers, adders / summers, etc.

[0119] In this example, the processing system 914 may be implemented with a bus architecture, represented generally by the bus 902. The bus 902 may include any number of interconnecting buses and bridges depending on the specific application of the processing system 914 and the overall design constraints. The bus 902 communicatively couples together various circuits, including one or more processors (represented generally by the processor 904) , one or more memories (represented generally by the memory 905) , and one or more computer-readable media (represented generally by the computer-readable medium 906) . In some examples, the computer-readable media 906 may be included within or part of one or more of the memories 905. The bus 902 may also link various other circuits such as timing sources, peripherals, voltage regulators, and power  management circuits, which are well known in the art, and therefore, are not described any further.

[0120] A bus interface 908 provides an interface between the bus 902, one or more transceivers 910, and one or more antenna modules (e.g., one or more antenna arrays or panels) 926. The transceiver 910 and antenna module (s) 926 provides a means for communicating with various other apparatus over a transmission medium (e.g., air interface) . The bus interface 908 further provides an interface between the bus 902 and a power source 928 (e.g., a battery) . The bus interface 908 further provides an interface between the bus 902 and a user interface 912 (e.g., keypad, display, touch screen, speaker, microphone, control features, etc. ) . Of course, such a user interface 912 may be omitted in some examples.

[0121] The computer-readable medium 906 may be a non-transitory computer-readable medium. A non-transitory computer-readable medium includes, by way of example, a magnetic storage device (e.g., hard disk, floppy disk, magnetic strip) , an optical disk (e.g., a compact disc (CD) or a digital versatile disc (DVD) ) , a smart card, a flash memory device (e.g., a card, a stick, or a key drive) , a random access memory (RAM) , a read only memory (ROM) , a programmable ROM (PROM) , an erasable PROM (EPROM) , an electrically erasable PROM (EEPROM) , a register, a removable disk, and any other suitable medium for storing software and / or instructions that may be accessed and read by a computer. The computer-readable medium 906 may reside in the processing system 914, external to the processing system 914, or distributed across multiple entities including the processing system 914. The computer-readable medium 906 may be embodied in a computer program product. By way of example, a computer program product may include a computer-readable medium in packaging materials. In some examples, the computer-readable medium 906 may be part of the memory 905. Those skilled in the art will recognize how best to implement the described functionality presented throughout this disclosure depending on the particular application and the overall design constraints imposed on the overall system. In some examples, the computer-readable medium 906 may be implemented on an article of manufacture, which may further include one or more other elements or circuits, such as the processor 904 and / or memory 905.

[0122] The computer-readable medium 906 may store computer-executable code (e.g., software) . Software shall be construed broadly to mean instructions, instruction sets, code, code segments, program code, programs, subprograms, software modules, applications,  software applications, software packages, routines, subroutines, objects, executables, threads of execution, procedures / processes, functions, etc., whether referred to as software, firmware, middleware, microcode, hardware description language, or otherwise.

[0123] One or more processors, such as processor 904, may be responsible for managing the bus 902 and general processing, including the execution of the software (e.g., instructions or computer-executable code) stored on the computer-readable medium 906. The software, when executed by the processor 904, causes the processing system 914 to perform the various processes and functions described herein for any particular apparatus. The computer-readable medium 906 and / or the memory 905 may also be used for storing data that may be manipulated by the processor 904 when executing software. For example, the memory 905 may store one or more of configured grant (CG) information 916, UTO indication (s) 918, and / or a reclaim indication 920.

[0124] In some aspects of the disclosure, the processor 904 may include circuitry configured for various functions. For example, the processor 904 may include communication and processing circuitry 942 configured to communicate with one or more UEs and / or one or more network entities. In some examples, the communication and processing circuitry 942 may include one or more hardware components that provide the physical structure that performs processes related to wireless communication (e.g., signal reception and / or signal transmission) and signal processing (e.g., processing a received signal and / or processing a signal for transmission) . For example, the communication and processing circuitry 942 may include one or more transmit / receive chains.

[0125] In some implementations where the communication involves receiving information, the communication and processing circuitry 942 may obtain information from a component of the wireless device 900 (e.g., from the transceiver 910 that receives the information via radio frequency signaling or some other type of signaling suitable for the applicable communication medium) , process (e.g., decode) the information, and output the processed information. For example, the communication and processing circuitry 942 may output the information to another component of the processor 904, to the memory 905, or to the bus interface 908. In some examples, the communication and processing circuitry 942 may receive one or more of signals, messages, other information, or any combination thereof. In some examples, the communication and processing circuitry 942 may receive information via one or more channels. In some examples, the communication and processing circuitry 942 may include functionality for a means for  receiving. In some examples, the communication and processing circuitry 942 may include functionality for a means for processing, including a means for demodulating, a means for decoding, etc.

[0126] In some implementations where the communication involves sending (e.g., transmitting) information, the communication and processing circuitry 942 may obtain information (e.g., from another component of the processor 904, the memory 905, or the bus interface 908) , process (e.g., modulate, encode, etc. ) the information, and output the processed information. For example, the communication and processing circuitry 942 may output the information to the transceiver 910 (e.g., that transmits the information via radio frequency signaling or some other type of signaling suitable for the applicable communication medium) . In some examples, the communication and processing circuitry 942 may send one or more of signals, messages, other information, or any combination thereof. In some examples, the communication and processing circuitry 942 may send information via one or more channels. In some examples, the communication and processing circuitry 942 may include functionality for a means for sending (e.g., a means for transmitting) . In some examples, the communication and processing circuitry 942 may include functionality for a means for generating, including a means for modulating, a means for encoding, etc.

[0127] In some examples, the communication and processing circuitry 942 may be configured to receive and process signals at a mmWave frequency or a sub-6 GHz frequency via the transceiver 910 and the antenna module (s) 926 (e.g., using a phase-shifter 924) . In addition, the communication and processing circuitry 942 may be configured to generate and transmit beamformed signals at a mmWave frequency or a sub-6 GHz frequency via the transceiver 910 and antenna module (s) 926 (e.g., using the phase-shifter 924) . The communication and processing circuitry 942 may further be configured to execute communication and processing software 952 stored on the computer-readable medium 906 to implement one or more functions described herein.

[0128] The processor 904 may further include equalizer circuitry 944, configured to remove ISI from a received signal and to further generate a timing error for timing error recovery based on a frequency domain phase constraint. In some examples, the equalizer circuitry 944 may be included within the communication and processing circuitry 942. In some examples, the equalizer circuitry 944 may include the DFE shown and described above in connection with FIGs. 4-6. For example, the equalizer circuitry 944 may include a DFE having an FFE configured to receive a digital signal from an ADC (e.g., an analog  signal received by the wireless device and converted to the digital signal by the ADC) and to apply a set of filter coefficients to the digital signal in a frequency domain to produce a filtered signal. For example, the FFE may include an FFT configured to convert the digital signal from a time domain to the frequency domain. The FFE may further include a multiplier configured to multiply the set of filter coefficients to the frequency domain digital signal to produce a frequency domain filtered signal. The FFE may further include an IFFT configured to convert the frequency domain filtered signal back to the time domain to produce the filtered signal.

[0129] The FFE may further include a least mean squares (LMS) filter configured to receive an error signal produced based on the filtered signal and further configured to generate the set of filter coefficients based on the error signal and the digital signal. In addition, the LMS filter is configured to generate a timing error to correct a timing of the ADC. For example, the LMS filter may include an accumulator that includes a main-tap constraint module configured to maintain a constant value of a main-tap of the DFE and a phase constraint module configured to maintain a constant phase of a frequency bin associated with the main-tap to produce the timing error.

[0130] In some examples, the main-tap constraint module includes an inverse fast Fourier transform (IFFT) configured to receive a first filter coefficient of an initial set of filter coefficients and to convert the first filter coefficient from a frequency domain to a time domain to produce a time domain main-tap value. Here, the first filter coefficient is associated with the main-tap. The main-tap constraint module can further include a comparator configured to produce a time domain correction value based on a comparison of the time domain main-tap value and the constant value, a fast Fourier transform (FFT) configured to convert the time domain correction value from the time domain to the frequency domain to produce a frequency domain correction value, and an adder configured to add the frequency domain correction value to the initial set of filter coefficients to produce a corrected set of filter coefficients. In some examples, the constant value is set to one.

[0131] In some examples, the phase constraint module includes a timing error generator configured to receive a select filter coefficient of the corrected set of filter coefficients and to split the select filter coefficient into a real part and an imaginary part. Here, the select filter coefficient is associated with the frequency bin. The timing error generator is further configured to generate the timing error from the imaginary part in response to a second filter coefficient of the initial set of filter coefficients corresponding to the select  filter coefficient being a real number. For example, in response to the second filter coefficient being the real number, the timing error generator is further configured to multiply a sign of the real part with the imaginary part to produce the timing error. The timing error generator is further configured to generate the timing error from the real part in response to the second filter coefficient of the initial set of filter coefficients corresponding to the select filter coefficient being an imaginary number. For example, in response to the second filter coefficient being the imaginary number, the timing error generator is further configured to multiply a negative of a sign of the imaginary part with the real part to produce the timing error.

[0132] The phase constraint module can further include a merge module configured to merge the corrected set of filter coefficients excluding the select filter coefficient with a select portion of the select filter coefficient to produce the set of filter coefficients. For example, the select portion may correspond to the real part of the select filter coefficient in response to the second filter coefficient being the real number. As another example, the select portion may correspond to the imaginary part of the select filter coefficient in response to the second filter coefficient being the imaginary number.

[0133] The equalizer circuitry 944 may further be configured to select the main-tap from a plurality of taps and the frequency bin is selected from a plurality of frequency bins that satisfy a relationship between the main-tap and the frequency bin based on an FFT size of the FFE. For example, the equalizer circuitry 944 may determine that the relationship is satisfied if a first number of the main-tap multiplied by a second number of the frequency bin is equal to a multiple of the FFT size divided by four, the multiple being an integer greater than or equal to one.

[0134] In some examples, the LMS may further include a multiplier configured to multiply the error signal with a sign of the digital signal and a step size of LMS adaptation to produce a gradient of filter coefficients and an adder configured to add the gradient of filter coefficients with the set of filter coefficients to produce an initial set of filter coefficients input to the main-tap constraint module.

[0135] In some examples, the DFE may further include a slicer configured to slice the filtered signal into the error signal and a set of samples and a FBF configured to filter the set of samples for feedback to the slicer. For example, the FFE may further include an adder configured to add the filtered signal with the filtered set of samples from the FBF to remove postcursor ISI from the filtered signal prior to input to the slicer. The equalizer circuitry 944 may further be configured to execute equalizer instructions (software) 954  stored on the computer-readable medium 906 to implement one or more functions described herein.

[0136] The processor 904 may further include timing error recovery circuitry 946, configured to receive the timing error from the equalizer circuitry 944 and to correct timing of the ADC. In some examples, the timing error recovery circuitry 946 may be included within the communication and processing circuitry 942. In some examples, the timing error recovery circuitry 946 may correspond to the timing error recovery system shown and described above in connection with FIG. 4. The timing error recovery circuitry 946 may further be configured to execute timing error recovery instructions (software) 956 stored on the computer-readable medium 906 to implement one or more functions described herein.

[0137] FIG. 10 is a flow chart illustrating an exemplary process 1000 for timing recovery and equalization according to some aspects. As described below, some or all illustrated features may be omitted in a particular implementation within the scope of the present disclosure, and some illustrated features may not be required for implementation of all embodiments. In some examples, the process 1000 may be carried out by the wireless device 900 illustrated in FIG. 9. In some examples, the process 1000 may be carried out by any suitable apparatus or means for carrying out the functions or algorithm described below.

[0138] At block 1002, the wireless device may generate a set of filter coefficients in the frequency domain based on a received digital signal and an error signal produced based on a filtered signal. For example, the equalizer circuitry 944 shown and described above in connection with FIG. 9 may provide a means to generate the set of filter coefficients in the frequency domain.

[0139] At block 1004, the wireless device may apply the set of filter coefficients to the received digital signal to produce the filtered signal. For example, the equalizer circuitry 944 shown and described above in connection with FIG. 9 may provide a means to apply the set of filter coefficients.

[0140] At block 1006, the wireless device may maintain a constant value of a main-tap. For example, the equalizer circuitry 944 shown and described above in connection with FIG. 9 may provide a means to maintain the constant value of the main-tap.

[0141] In some examples, the constant value of the main-tap is set to one. In some examples, the wireless device is further configured to receive a first filter coefficient of an initial set of filter coefficients and to convert the first filter coefficient from a frequency  domain to a time domain to produce a time domain main-tap value. Here, the first filter coefficient is associated with the main-tap. The wireless device is further configured to produce a time domain correction value based on a comparison of the time domain main-tap value and the constant value. The wireless device is further configured to convert the time domain correction value from the time domain to the frequency domain to produce a frequency domain correction value and to add the frequency domain correction value to the initial set of filter coefficients to produce a corrected set of filter coefficients.

[0142] At block 1008, the wireless device may maintain a constant phase of a frequency bin associated with the main-tap to produce a timing error configured to correct a timing of the wireless device. For example, the timing error may be utilized to correct the timing of an ADC that produced the digital signal. For example, the equalizer circuitry 944 shown and described above in connection with FIG. 9 may provide a means to maintain the constant phase of the frequency bin.

[0143] In some examples, the wireless device is configured to receive a select filter coefficient of the corrected set of filter coefficients and to split the select filter coefficient into a real part and an imaginary part. Here, the select filter coefficient is associated with the frequency bin. The wireless device is further configured to generate the timing error from the imaginary part in response to a second filter coefficient of the initial set of filter coefficients corresponding to the select filter coefficient being a real number. For example, the wireless device is configured to multiply a sign of the real part with the imaginary part to produce the timing error in response to the second filter coefficient being a real number. The wireless device is further configured to generate the timing error from the real part in response to the second filter coefficient of the initial set of filter coefficients corresponding to the select filter coefficient being an imaginary number. For example, the wireless device is further configured to multiply a negative of a sign of the imaginary part with the real part to produce the timing error in response to the second filter coefficient being an imaginary number.

[0144] In some examples, the wireless device is further configured to merge the corrected set of filter coefficients excluding the select filter coefficient with a select portion of the select filter coefficient to produce the set of filter coefficients. The select portion corresponds to the real part of the select filter coefficient in response to the second filter coefficient being the real number and to the imaginary part of the select filter coefficient in response to the second filter coefficient being the imaginary number.

[0145] In some examples, the main-tap is selected from a plurality of taps and the frequency bin is selected from a plurality of frequency bins that satisfy a relationship between the main-tap and the frequency bin based on a fast Fourier transform (FFT) size of an FFE generating the set of filter coefficients. In some examples, the relationship is satisfied if a first number of the main-tap multiplied by a second number of the frequency bin is equal to a multiple of the FFT size divided by four, the multiple being an integer greater than or equal to one.

[0146] In one configuration, the wireless device includes means for generating a set of filter coefficients in the frequency domain based on a received digital signal and an error signal produced based on a filtered signal, means for applying the set of filter coefficients to the received digital signal to produce the filtered signal, means for maintaining a constant value of a main-tap, and means for maintaining a constant phase of a frequency bin associated with the main-tap to produce a timing error configured to correct a timing of the wireless device. In one aspect, the aforementioned means may be the processor 904 shown in FIG. 9 configured to perform the functions recited by the aforementioned means. In another aspect, the aforementioned means may be a circuit or any apparatus configured to perform the functions recited by the aforementioned means.

[0147] Of course, in the above examples, the circuitry included in the processor 904 is merely provided as an example, and other means for carrying out the described functions may be included within various aspects of the present disclosure, including but not limited to the instructions stored in the computer-readable storage medium 906, or any other suitable apparatus or means described in any one of the FIGs. 1-6 and / or 9, and utilizing, for example, the processes and / or algorithms described herein in relation to FIG. 10.

[0148] The following provides an overview of aspects of the present disclosure:

[0149] Aspect 1: An apparatus configured for wireless communication, the apparatus comprising: an analog-to-digital converter (ADC) configured to receive an analog signal and to convert the analog signal to a digital signal; and a decision feedback equalizer (DFE) comprising a feedforward filter (FFE) operating in a frequency domain, the FFE configured to receive the digital signal and to apply a set of filter coefficients to the digital signal to produce a filtered signal, wherein the FFE comprises: a least mean squares (LMS) filter configured to receive an error signal produced based on the filtered signal and to generate the set of filter coefficients based on the error signal and the digital signal, the LMS filter further configured to generate a timing error configured to correct a timing of the ADC, the LMS filter further comprising an accumulator, the accumulator comprising:  a main-tap constraint module configured to maintain a constant value of a main-tap of the DFE, and a phase constraint module configured to maintain a constant phase of a frequency bin associated with the main-tap to produce the timing error.

[0150] Aspect 2: The apparatus of aspect 1, wherein the constant value of the main-tap is set to one.

[0151] Aspect 3: The apparatus of aspect 2, wherein the main-tap constraint module further comprises: an inverse fast Fourier transform (IFFT) configured to receive a first filter coefficient of an initial set of filter coefficients, the first filter coefficient being associated with the main-tap, the IFFT being configured to convert the first filter coefficient from a frequency domain to a time domain to produce a time domain main-tap value; a comparator configured to produce a time domain correction value based on a comparison of the time domain main-tap value and the constant value; a fast Fourier transform (FFT) configured to convert the time domain correction value from the time domain to the frequency domain to produce a frequency domain correction value; and an adder configured to add the frequency domain correction value to the initial set of filter coefficients to produce a corrected set of filter coefficients.

[0152] Aspect 4: The apparatus of aspect 3, wherein the phase constraint module further comprises: a timing error generator configured to receive a select filter coefficient of the corrected set of filter coefficients, the select filter coefficient being associated with the frequency bin, the timing error generator being configured to split the select filter coefficient into a real part and an imaginary part, wherein the timing error generator is further configured to: generate the timing error from the imaginary part in response to a second filter coefficient of the initial set of filter coefficients corresponding to the select filter coefficient being a real number; and generate the timing error from the real part in response to the second filter coefficient of the initial set of filter coefficients corresponding to the select filter coefficient being an imaginary number.

[0153] Aspect 5: The apparatus of aspect 4, wherein in response to the second filter coefficient being the real number, the timing error generator is further configured to: multiply a sign of the real part with the imaginary part to produce the timing error.

[0154] Aspect 6: The apparatus of aspect 4, wherein in response to the second filter coefficient being the imaginary number, the timing error generator is further configured to: multiply a negative of a sign of the imaginary part with the real part to produce the timing error.

[0155] Aspect 7: The apparatus of any of aspects 4 through 6, wherein the phase constraint module further comprises: a merge module configured to merge the corrected set of filter coefficients excluding the select filter coefficient with a select portion of the select filter coefficient to produce the set of filter coefficients, wherein the select portion corresponds to the real part of the select filter coefficient in response to the second filter coefficient being the real number and the select portion corresponds to the imaginary part of the select filter coefficient in response to the second filter coefficient being the imaginary number.

[0156] Aspect 8: The apparatus of any of aspects 1 through 7, wherein the main-tap is selected from a plurality of taps and the frequency bin is selected from a plurality of frequency bins that satisfy a relationship between the main-tap and the frequency bin based on a fast Fourier transform (FFT) size of the FFE.

[0157] Aspect 9: The apparatus of aspect 8, wherein the relationship is satisfied if a first number of the main-tap multiplied by a second number of the frequency bin is equal to a multiple of the FFT size divided by four, the multiple being an integer greater than or equal to one.

[0158] Aspect 10: The apparatus of any of aspects 1 through 9, wherein the DFE further comprises: a slicer configured to slice the filtered signal into the error signal and a set of samples; and a feedback filter (FBF) configured to filter the set of samples for feedback to the slicer.

[0159] Aspect 11: The apparatus of any of aspects 1 through 10, wherein the LMS further comprises: a multiplier configured to multiply the error signal with a sign of the digital signal and a step size of LMS adaptation to produce a gradient of filter coefficients; and an adder configured to add the gradient of filter coefficients with the set of filter coefficients to produce an initial set of filter coefficients input to the main-tap constraint module.

[0160] Aspect 12: A method operable at a wireless device, the method comprising: generating a set of filter coefficients in a frequency domain based on a received digital signal and an error signal produced based on a filtered signal; applying the set of filter coefficients to the received digital signal to produce the filtered signal; maintaining a constant value of a main-tap; and maintaining a constant phase of a frequency bin associated with the main-tap to produce a timing error configured to correct a timing of the wireless device.

[0161] Aspect 13: The method of aspect 12, wherein the constant value of the main-tap is set to one.

[0162] Aspect 14: The method of aspect 13, further comprising: receiving a first filter coefficient of an initial set of filter coefficients, the first filter coefficient being associated with the main-tap; converting the first filter coefficient from a frequency domain to a time domain to produce a time domain main-tap value; producing a time domain correction value based on a comparison of the time domain main-tap value and the constant value; converting the time domain correction value from the time domain to the frequency domain to produce a frequency domain correction value; and adding the frequency domain correction value to the initial set of filter coefficients to produce a corrected set of filter coefficients.

[0163] Aspect 15: The method of aspect 14, further comprising: receiving a select filter coefficient of the corrected set of filter coefficients, the select filter coefficient being associated with the frequency bin; splitting the select filter coefficient into a real part and an imaginary part; generating the timing error from the imaginary part in response to a second filter coefficient of the initial set of filter coefficients corresponding to the select filter coefficient being a real number; and generating the timing error from the real part in response to the second filter coefficient of the initial set of filter coefficients corresponding to the select filter coefficient being an imaginary number.

[0164] Aspect 16: The method of aspect 15, further comprising: multiplying a sign of the real part with the imaginary part to produce the timing error in response to the second filter coefficient being the real number.

[0165] Aspect 17: The method of aspect 15, further comprising: multiplying a negative of a sign of the imaginary part with the real part to produce the timing error in response to the second filter coefficient being the imaginary number.

[0166] Aspect 18: The method of any of aspects 15 through 17, further comprising: merging the corrected set of filter coefficients excluding the select filter coefficient with a select portion of the select filter coefficient to produce the set of filter coefficients, wherein the select portion corresponds to the real part of the select filter coefficient in response to the second filter coefficient being the real number and the select portion corresponds to the imaginary part of the select filter coefficient in response to the second filter coefficient being the imaginary number.

[0167] Aspect 19: The method of any of aspects 12 through 18, wherein the main-tap is selected from a plurality of taps and the frequency bin is selected from a plurality of  frequency bins that satisfy a relationship between the main-tap and the frequency bin based on a fast Fourier transform (FFT) size of the FFE.

[0168] Aspect 20: The method of aspect 19, wherein the relationship is satisfied if a first number of the main-tap multiplied by a second number of the frequency bin is equal to a multiple of the FFT size divided by four, the multiple being an integer greater than or equal to one.

[0169] Several aspects of a wireless communication network have been presented with reference to an exemplary implementation. As those skilled in the art will readily appreciate, various aspects described throughout this disclosure may be extended to other telecommunication systems, network architectures and communication standards.

[0170] By way of example, various aspects may be implemented within other systems defined by 3GPP, such as Long-Term Evolution (LTE) , the Evolved Packet System (EPS) , the Universal Mobile Telecommunication System (UMTS) , and / or the Global System for Mobile (GSM) . Various aspects may also be extended to systems defined by the 3rd Generation Partnership Project 2 (3GPP2) , such as CDMA2000 and / or Evolution-Data Optimized (EV-DO) . Other examples may be implemented within systems employing IEEE 802.11 (Wi-Fi) , IEEE 802.16 (WiMAX) , IEEE 802.20, Ultra-Wideband (UWB) , Bluetooth, and / or other suitable systems. The actual telecommunication standard, network architecture, and / or communication standard employed will depend on the specific application and the overall design constraints imposed on the system.

[0171] Within the present disclosure, the word “exemplary” is used to mean “serving as an example, instance, or illustration. ” Any implementation or aspect described herein as “exemplary” is not necessarily to be construed as preferred or advantageous over other aspects of the disclosure. Likewise, the term “aspects” does not require that all aspects of the disclosure include the discussed feature, advantage or mode of operation. The term “coupled” is used herein to refer to the direct or indirect coupling between two objects. For example, if object A physically touches object B, and object B touches object C, then objects A and C may still be considered coupled to one another-even if they do not directly physically touch each other. For instance, a first object may be coupled to a second object even though the first object is never directly physically in contact with the second object. The terms “circuit” and “circuitry” are used broadly, and intended to include both hardware implementations of electrical devices and conductors that, when connected and configured, enable the performance of the functions described in the present disclosure, without limitation as to the type of electronic circuits, as well as  software implementations of information and instructions that, when executed by a processor, enable the performance of the functions described in the present disclosure.

[0172] One or more of the components, steps, features and / or functions illustrated in FIGs. 1–10 may be rearranged and / or combined into a single component, step, feature or function or embodied in several components, steps, or functions. Additional elements, components, steps, and / or functions may also be added without departing from novel features disclosed herein. The apparatus, devices, and / or components illustrated in FIGs. 1–6 and 9 may be configured to perform one or more of the methods, features, or steps described herein. The novel algorithms described herein may also be efficiently implemented in software and / or embedded in hardware.

[0173] It is to be understood that the specific order or hierarchy of steps in the methods disclosed is an illustration of exemplary processes. Based upon design preferences, it is understood that the specific order or hierarchy of steps in the methods may be rearranged. The accompanying method claims present elements of the various steps in a sample order, and are not meant to be limited to the specific order or hierarchy presented unless specifically recited therein.

[0174] The previous description is provided to enable any person skilled in the art to practice the various aspects described herein. Various modifications to these aspects will be readily apparent to those skilled in the art, and the generic principles defined herein may be applied to other aspects. Thus, the claims are not intended to be limited to the aspects shown herein, but are to be accorded the full scope consistent with the language of the claims, wherein reference to an element in the singular is not intended to mean “one and only one” unless specifically so stated, but rather “one or more. ” Unless specifically stated otherwise, the term “some” refers to one or more. A phrase referring to “at least one of” a list of items refers to any combination of those items, including single members. As an example, “at least one of: a, b, or c” is intended to cover: a; b; c; a and b; a and c; b and c; and a, b and c. All structural and functional equivalents to the elements of the various aspects described throughout this disclosure that are known or later come to be known to those of ordinary skill in the art are expressly incorporated herein by reference and are intended to be encompassed by the claims. Moreover, nothing disclosed herein is intended to be dedicated to the public regardless of whether such disclosure is explicitly recited in the claims. No claim element is to be construed under the provisions of 35 U.S.C. §112 (f) unless the element is expressly recited using the phrase “means for” or, in the case of a method claim, the element is recited using the phrase “step for. ”

Claims

1.An apparatus configured for wireless communication, the apparatus comprising:an analog-to-digital converter (ADC) configured to receive an analog signal and to convert the analog signal to a digital signal; anda decision feedback equalizer (DFE) comprising a feedforward filter (FFE) operating in a frequency domain, the FFE configured to receive the digital signal and to apply a set of filter coefficients to the digital signal to produce a filtered signal, wherein the FFE comprises:a least mean squares (LMS) filter configured to receive an error signal produced based on the filtered signal and to generate the set of filter coefficients based on the error signal and the digital signal, the LMS filter further configured to generate a timing error configured to correct a timing of the ADC, the LMS filter further comprising an accumulator, the accumulator comprising:a main-tap constraint module configured to maintain a constant value of a main-tap of the DFE, anda phase constraint module configured to maintain a constant phase of a frequency bin associated with the main-tap to produce the timing error.2.The apparatus of claim 1, wherein the constant value of the main-tap is set to one.3.The apparatus of claim 2, wherein the main-tap constraint module further comprises:an inverse fast Fourier transform (IFFT) configured to receive a first filter coefficient of an initial set of filter coefficients, the first filter coefficient being associated with the main-tap, the IFFT being configured to convert the first filter coefficient from a frequency domain to a time domain to produce a time domain main-tap value;a comparator configured to produce a time domain correction value based on a comparison of the time domain main-tap value and the constant value;a fast Fourier transform (FFT) configured to convert the time domain correction value from the time domain to the frequency domain to produce a frequency domain correction value; andan adder configured to add the frequency domain correction value to the initial set of filter coefficients to produce a corrected set of filter coefficients.4.The apparatus of claim 3, wherein the phase constraint module further comprises:a timing error generator configured to receive a select filter coefficient of the corrected set of filter coefficients, the select filter coefficient being associated with the frequency bin, the timing error generator being configured to split the select filter coefficient into a real part and an imaginary part, wherein the timing error generator is further configured to:generate the timing error from the imaginary part in response to a second filter coefficient of the initial set of filter coefficients corresponding to the select filter coefficient being a real number; andgenerate the timing error from the real part in response to the second filter coefficient of the initial set of filter coefficients corresponding to the select filter coefficient being an imaginary number.5.The apparatus of claim 4, wherein in response to the second filter coefficient being the real number, the timing error generator is further configured to:multiply a sign of the real part with the imaginary part to produce the timing error.6.The apparatus of claim 4, wherein in response to the second filter coefficient being the imaginary number, the timing error generator is further configured to:multiply a negative of a sign of the imaginary part with the real part to produce the timing error.7.The apparatus of claim 4, wherein the phase constraint module further comprises:a merge module configured to merge the corrected set of filter coefficients excluding the select filter coefficient with a select portion of the select filter coefficient to produce the set of filter coefficients, wherein the select portion corresponds to the real part of the select filter coefficient in response to the second filter coefficient being the real number and the select portion corresponds to the imaginary part of the select filter coefficient in response to the second filter coefficient being the imaginary number.8.The apparatus of claim 1, wherein the main-tap is selected from a plurality of taps and the frequency bin is selected from a plurality of frequency bins that satisfy a relationship between the main-tap and the frequency bin based on a fast Fourier transform (FFT) size of the FFE.9.The apparatus of claim 8, wherein the relationship is satisfied if a first number of the main-tap multiplied by a second number of the frequency bin is equal to a multiple of the FFT size divided by four, the multiple being an integer greater than or equal to one.10.The apparatus of claim 1, wherein the DFE further comprises:a slicer configured to slice the filtered signal into the error signal and a set of samples; anda feedback filter (FBF) configured to filter the set of samples for feedback to the slicer.11.The apparatus of claim 1, wherein the LMS further comprises:a multiplier configured to multiply the error signal with a sign of the digital signal and a step size of LMS adaptation to produce a gradient of filter coefficients; and an adder configured to add the gradient of filter coefficients with the set of filter coefficients to produce an initial set of filter coefficients input to the main-tap constraint module.12.A method operable at a wireless device, the method comprising:generating a set of filter coefficients in a frequency domain based on a received digital signal and an error signal produced based on a filtered signal;applying the set of filter coefficients to the received digital signal to produce the filtered signal;maintaining a constant value of a main-tap; andmaintaining a constant phase of a frequency bin associated with the main-tap to produce a timing error configured to correct a timing of the wireless device.13.The method of claim 12, wherein the constant value of the main-tap is set to one.14.The method of claim 13, further comprising:receiving a first filter coefficient of an initial set of filter coefficients, the first filter coefficient being associated with the main-tap;converting the first filter coefficient from a frequency domain to a time domain to produce a time domain main-tap value;producing a time domain correction value based on a comparison of the time domain main-tap value and the constant value;converting the time domain correction value from the time domain to the frequency domain to produce a frequency domain correction value; andadding the frequency domain correction value to the initial set of filter coefficients to produce a corrected set of filter coefficients.15.The method of claim 14, further comprising:receiving a select filter coefficient of the corrected set of filter coefficients, the select filter coefficient being associated with the frequency bin;splitting the select filter coefficient into a real part and an imaginary part;generating the timing error from the imaginary part in response to a second filter coefficient of the initial set of filter coefficients corresponding to the select filter coefficient being a real number; andgenerating the timing error from the real part in response to the second filter coefficient of the initial set of filter coefficients corresponding to the select filter coefficient being an imaginary number.16.The method of claim 15, further comprising:multiplying a sign of the real part with the imaginary part to produce the timing error in response to the second filter coefficient being the real number.17.The method of claim 15, further comprising:multiplying a negative of a sign of the imaginary part with the real part to produce the timing error in response to the second filter coefficient being the imaginary number.18.The method of claim 15, further comprising:merging the corrected set of filter coefficients excluding the select filter coefficient with a select portion of the select filter coefficient to produce the set of filter coefficients, wherein the select portion corresponds to the real part of the select filter coefficient in response to the second filter coefficient being the real number and the select portion corresponds to the imaginary part of the select filter coefficient in response to the second filter coefficient being the imaginary number.19.The method of claim 12, wherein the main-tap is selected from a plurality of taps and the frequency bin is selected from a plurality of frequency bins that satisfy a relationship between the main-tap and the frequency bin based on a fast Fourier transform (FFT) size of the FFE.20.The method of claim 19, wherein the relationship is satisfied if a first number of the main-tap multiplied by a second number of the frequency bin is equal to a multiple of the FFT size divided by four, the multiple being an integer greater than or equal to one.

Images