Gate on array circuit, display module and electronic device

Abstract

A gate on array circuit, a display module and an electronic device. The gate on array circuit includes a plurality of stages of gate on array units, where each gate on array unit includes: a scanner circuit and a buffer, wherein the buffer is configured to output a scanning signal to a first node (n1), wherein the first node (n1) is coupled to a gate line; and the buffer comprises a pull-up sub-circuit, a pull-down sub-circuit and a discharge sub-circuit; the scanner circuit is configured to control an input of the buffer; the pull-up sub-circuit is coupled to a first voltage terminal which provides a first voltage, and the pull-up sub-circuit is configured to output the first voltage to the first node (n1); the pull-down sub-circuit is coupled to a second voltage terminal which provides a second voltage, and the pull-down sub-circuit is configured to output the second voltage to the first node (n1); and the discharge sub-circuit is configured to output a first step at a third voltage during a falling edge and a rising edge of the scanning signal, wherein the third voltage is lower than the first voltage and higher than the second voltage. Power consumption due to gate lines parasitic capacitance is reduced.

Description

GATE ON ARRAY CIRCUIT, DISPLAY MODULE AND ELECTRONIC DEVICE

[0001] The present application claims priority to Patent Application No. PCT / CN2024 / 075949, filed with Patent Cooperation Treaty on February 5, 2024 and entitled “GATE ON ARRAY CIRCUIT, DISPLAY MODULE AND ELECTRONIC DEVICE” , which is incorporated herein by reference in its entirety.TECHNICAL FIELD

[0002] Embodiments of the present application relate to the field of displaying technologies, and more specifically, to a gate on array circuit, a display module and an electronic device.BACKGROUND

[0003] Gate lines are used to provide signal to control on / off state of transistors in a pixel driving circuit. There are many gate lines in a display panel and parasitic capacitance of one gate line is about 20pF or more. Discharge drive function in which gate lines are charged by ground before charging gate lines by a high voltage or low voltage is applied to short pulse gate on array to reduce electric charge.

[0004] However, the discharge drive function cannot be applied to gate lines in long pulse gate on array circuit.SUMMARY

[0005] Embodiments of this application provide a gate on array circuit, a display module and an electronic device, which will save power consumption arising from gate lines parasitic capacitance.

[0006] A first aspect of this application provides a gate on array circuit. The gate on array circuit includes a plurality of stages of gate on array units, where each gate on array unit includes: a scanner circuit and a buffer, wherein the buffer is configured to output a scanning signal to a first node n1, wherein the first node n1 is coupled to a gate line; and the buffer comprises a pull-up sub-circuit, a pull-down sub-circuit and a discharge sub-circuit; the scanner circuit is configured to control an input of the buffer; the pull-up sub-circuit is coupled to a first voltage terminal which provides a first voltage, and the pull- up sub-circuit is configured to output the first voltage to the first node n1; the pull-down sub-circuit is coupled to a second voltage terminal which provides a second voltage, and the pull-down sub-circuit is configured to output the second voltage to the first node n1; and the discharge sub-circuit is configured to output a first step at a third voltage during a falling edge and a rising edge of the scanning signal, wherein the third voltage is lower than the first voltage and higher than the second voltage.

[0007] The first voltage is VGH and the second voltage is VGL. According to the above-mentioned technical solution, by introducing a step at the output waveform of the gate on array circuit, more gradual changes in voltage rather than sudden voltage transitions are expected, thus the energy required for gate lines is saved. If the third voltage is the ground voltage GND, as the discharge sub-circuit can output the first step at the ground voltage GND, gate line charge / discharge process involves discharge to ground and additional power consumption reduction arising from gate line parasitic capacitance is expected.

[0008] In an embodiment of this application, the third voltage is at a ground voltage.

[0009] In an embodiment of this application, the discharge sub-circuit is coupled to a ground voltage terminal which provides the ground voltage GND.

[0010] According to the above-mentioned technical solution, the ground voltage terminal makes it possible for the gate line to be discharged to GND before VGH and VGL.

[0011] In an embodiment of this application, the discharge sub-circuit is coupled to a discharge clock line which provides a discharge clock signal CK3, where the discharge clock signal CK3 has the first step at the third voltage GND during a falling edge and rising edge of the discharge clock signal CK3.

[0012] According to the above-mentioned technical solution, as the CK3 has the first step at the third voltage, the rising edge and the falling edge of the CK3 can be output to the gate line, thus the output signal also has a first step at the third voltage, resulting in a reduction in energy consumption. Further, if the third voltage is the ground voltage, generation of the CK3 involves discharge to ground and additional power consumption reduction is possible.

[0013] In an embodiment of this application, a high level of the discharge clock signal CK3 is at the first voltage VGH and a low level of the discharge clock signal is at the second voltage VGL.

[0014] Optionally, it is possible that the high level of the discharge clock signal is not at the first voltage VGH and / or the low level of the discharge clock signal is not at the second voltage VGL.

[0015] In an embodiment of this application, an nth stage scanner circuit is configured to receive a first input signal, an nth stage pull-up sub-circuit is configured to receive a second input signal, an nth stage pull-down sub-circuit is configured to receive a third input signal and an nth stage discharge sub-circuit is configured to receive a fourth input signal, where the first input signal includes a first clock signal, a second clock signal and an nth stage first start pulse signal, and the nth stage scanner circuit includes a first unit and a second unit, where the first unit is configured to output an nth stage pull-up signal and an nth  stage pull-down signal to the second unit according to the first input signal, and the second unit is configured to output an nth stage second start pulse signal according to the nth stage pull-up signal and the nth stage pull-down signal, where the nth stage first start pulse signal is an (n-1) th stage second start pulse signal.

[0016] It is to be noted that in this application, provided that the gate on array (GOA) circuit has N stages, for every stage scanner circuit, the scanner circuit can be divided into a first unit and a second unit. For 0＜k＜N, PU (k) , PD (k) , and GAN(k) refer to the kth stage pull-up signal, the kth stage pull-down signal and the kth stage second start pulse signal. For inputs of the 1st stage buffer and 2nd buffer, there may be dummy scanner circuits to generate the corresponding signals.

[0017] In an embodiment of this application, the nth stage pull-up signal has a pulse width bigger than a pulse width of the first clock signal and a pulse width of the second clock signal; and / or, the nth stage pull-down signal has a pulse width bigger than a pulse width of the first clock signal and a pulse width of the second clock signal.

[0018] According to the above-mentioned technical solution, long pulse PD (n) and / or PU (n) can be used as input signals to generate long pulse output of a buffer. The output of the GAN (n) can be short pulse or long pulse.

[0019] Optionally, if output of the nth stage scanner circuit is short pulse and far output can be used for a pull-up node or a pull-down node such as (n-10) or (n+10) , output of the nth stage buffer can be long pulse.

[0020] In an embodiment of this application, the second input signal comprises the (n-1) th stage pull-up signal and the (n+1) th stage pull-up signal and the nth stage pull-up sub-circuit comprises a sixth pull-up transistor M14-7 and a seventh pull-up transistor M15-7, wherein a first terminal of the sixth pull-up transistor M14-7 is set at the first voltage, a second terminal of the sixth pull-up transistorM14-7 is coupled to a first terminal of the seventh pull-up transistor M15-7 and a control terminal of the sixth pull-up transistor M14-7 is coupled to the (n-1) th stage pull-up signal; and a second terminal of the seventh pull-up transistor M15-7 is coupled to the first node n1 and a control terminal of the seventh pull-up transistor M15-7 is coupled to the (n+1) th stage pull-up signal.

[0021] In an embodiment of this application, the third input signal comprises the nth stage pull-down signal, and the nth stage pull-down sub-circuit comprises an eleventh pull-down transistor M16-7, wherein a first terminal of the eleventh pull-down transistor M16-7 is coupled to the first node n1, a second terminal of the eleventh pull-down transistor M16-7 is set at the second voltage and a control terminal of the eleventh pull-down transistor M16-7 is coupled to the nth stage pull-down signal.

[0022] In an embodiment of this application, the fourth input signal comprises the nth stage pull-up signal, an (n-1) th stage pull-up signal, an (n+1) th stage pull-up signal, an (n-1) th stage pull-down signal and an (n+1) th stage pull-down signal, and the nth stage discharge sub-circuit comprises a twentieth discharge transistor M9-7, a twenty-first discharge transistor M10-7, a twenty-second discharge transistor M11-7, an twenty-third discharge transistor M12-7, a twenty-fourth discharge transistor  M13-7, and a fifth capacitor C4-7, wherein a first terminal of the twenty-fourth discharge transistor M13-7 is coupled to a discharge clock signal, where the discharge clock signal has the first step at the third voltage during a falling edge and a rising edge of the discharge clock signal, a second terminal of the twenty-fourth discharge transistor M13-7 is coupled to the first node n1 and a control terminal of the twenty-fourth discharge transistor M13-7 is coupled to an eighth node n3-7; a first terminal of the twenty-second discharge transistor M11-7 is set at the first voltage, a second terminal of the twenty-second discharge transistor M11-7 is coupled to a first terminal of the twenty-third discharge transistor M12-7 and a control terminal of the twenty-second discharge transistor M11-7 is coupled to the (n+1) th stage pull-up signal; a second terminal of the twenty-third discharge transistor M12-7 is coupled to the eighth node n3-7 and a control terminal of the twenty-third discharge transistor M12-7 is coupled to the (n+1) th stage pull-up signal; a first terminal of the twentieth discharge transistor M9-7 is coupled to the eighth node n3-7, a second terminal of the twentieth discharge transistor M9-7 is coupled to the nth stage pull-up signal and a control terminal of the twentieth discharge transistor M9-7 is coupled to the (n-1) th stage pull-down signal; the fifth capacitor C4-7 is coupled between the eighth node n3-7 and the first node n1; and a first terminal of the twenty-first discharge transistor M10-7 is coupled to the eighth node n3-7, a second terminal of the twenty-first discharge transistor M10-7 is coupled to the nth stage pull-up signal and a control terminal of the twenty-first discharge transistor M10-7 is coupled to the (n+1) th stage pull-down signal.

[0023] In an embodiment of this application, the second input signal includes the nth stage pull-up signal, the nth stage pull-up sub-circuit includes a first pull-up transistor, a first terminal of the first pull-up transistor is set at the first voltage, a second terminal of the first pull-up transistor is coupled to the first node n1 and a control terminal of the first pull-up transistor is coupled to the nth stage pull-up signal.

[0024] In an embodiment of this application, the third input signal includes the nth stage pull-up signal, an (n-1) th stage pull-down signal and an (n+1) th stage pull-down signal, the nth stage pull-down sub-circuit includes a first pull-down transistor M10-1, a second pull-down transistor M11-1, a third pull-down transistor M13-1 and a first capacitor C4-1, where a first terminal of the third pull-down transistor M13-1 is coupled to the first node n1, a second terminal of the third pull-down transistor M13-1 is set at the second voltage and a control terminal of the third pull-down transistor M13-1 is coupled to a second node n6-1; a first terminal of the first pull-down transistor M10-1 is set at the first voltage, a second terminal of the first pull-down transistor M10-1 is coupled to the second node n6-1 and a control terminal of the first pull-down transistor M10-1 is coupled to the nth stage pull-up signal; a first terminal of the second pull-down transistor M11-1 is coupled to the (n-1) th stage pull-down signal, a second terminal of the second pull-down transistor M11-1 is coupled to the second node n6-1 and a control terminal of the second pull-down transistor M11-1 is coupled to the (n+1) th stage pull-down signal; and a first plate of the first capacitor C4-1 is coupled to the second node n6-1 and a second plate of the first capacitor C4-1 is set at the second  voltage.

[0025] In an embodiment of this application, the fourth input signal includes an (n-1) th stage pull-up signal, an (n+1) th stage pull-up signal, an (n-1) th stage pull-down signal and an (n+1) th stage pull-down signal, and the nth stage discharge sub-circuit includes a first discharge transistor M8-1, a second discharge transistor M9-1, a third discharge transistor M12-1 and a second capacitor C5-1, where a first terminal of the third discharge transistor M12-1 is set at a ground voltage, a second terminal of the third discharge transistor M12-1 is coupled to the first node n1 and a control terminal of the third discharge transistor M12-1 is coupled to a third node n7-1; a first terminal of the first discharge transistor M8-1 is coupled to the (n-1) th stage pull-up signal, a second terminal of the first discharge transistor M8-1 is coupled to the third node n7-1 and a control terminal of the first discharge transistor M8-1 is coupled to the (n+1) th stage pull-down signal; a first terminal of the second discharge transistor M9-1 is coupled to the (n+1) th stage pull-up signal, a second terminal of the second discharge transistor M9-1 is coupled to the third node n7-1 and a control terminal of the second discharge transistor M9-1 is coupled to the (n-1) th stage pull-down signal; and a first plate of the second capacitor C5-1 is set at the ground voltage and a second plate of the second capacitor C5-1 is coupled to the third node n7-1.

[0026] In an embodiment of this application, the second input signal includes the nth stage pull-up signal and an (n-2) th stage pull-up signal, and the nth stage pull-up sub-circuit includes a second pull-up transistor M12a-2 and a third pull-up transistor M12b-2, where a first terminal of the second pull-up transistor M12a-2 is set at the first voltage, a second terminal of the second pull-up transistor M12a-2 is coupled to a first terminal of the third pull-up transistor M12b-2 and a control terminal of the second pull-up transistor M12a-2 is coupled to the (n-2) th stage pull-up signal; and a second terminal of the third pull-up transistor M12b-2 is coupled to the first node (n1) and a control terminal of the third pull-up transistor M12b-2 is coupled to the nth stage pull-up signal.

[0027] In an embodiment of this application, the third input signal includes the nth stage pull-down signal, and the nth stage pull-down sub-circuit includes a fourth pull-down transistor M13-2, where a first terminal of the fourth pull-down transistor M13-2 is coupled to the first node n1, a second terminal of the fourth pull-down transistor M13-2 is set at the second voltage and a control terminal of the fourth pull-down transistor M13-2 is coupled to the nth stage pull-down signal.

[0028] In an embodiment of this application, the fourth input signal includes the nth stage pull-up signal, an (n-1) th stage pull-up signal, an (n-2) th stage pull-up signal, an (n+1) th stage pull-down signal and an (n-2) th stage second start pulse signal, and the nth stage discharge sub-circuit includes a fourth discharge transistor M8-2, a fifth discharge transistor M9-2, a sixth discharge transistor M10-2, a seventh discharge transistor M11-2 and a third capacitor C4-2, where a first terminal of the seventh discharge transistor M11-2 is coupled to a discharge clock signal, where the discharge clock signal has the first step at the third voltage during a falling edge and a rising edge of the discharge clock signal, a second terminal of the seventh discharge  transistor M11-2 is coupled to the first node n1 and a control terminal of the seventh discharge transistor M11-2 is coupled to a fourth node n6-2; a first terminal of the sixth discharge transistor M10-2 is set at the first voltage, a second terminal of the sixth discharge transistor M10-2 is coupled to the fourth node n6-2 and a control terminal of the sixth discharge transistor M10-2 is coupled to the (n-2) th stage pull-up signal; a first terminal of the fourth discharge transistor M8-2 is coupled to the nth stage pull-up signal, a second terminal of the fourth discharge transistor M8-2 is coupled to the fourth node n6-2 and a control terminal of the fourth discharge transistor M8-2 is coupled to the (n-2) th stage second start pulse signal; a first terminal of the fifth discharge transistor M9-2 is coupled to the (n-1) th stage pull-up signal, a second terminal of the fifth discharge transistor M9-2 is coupled to the fourth node n6-2 and a control terminal of the fifth discharge transistor M9-2 is coupled to the (n+1) th stage pull-down signal; and a first plate of the third capacitor C4-2 is coupled to the fourth node n6-2 and a second plate of the third capacitor C4-2 is coupled to the first node n1.

[0029] In an embodiment of this application, the third input signal includes the nth stage pull-down signal and an (n+1) th stage pull-down signal, and the nth stage pull-down sub-circuit includes a fifth pull-down transistor M18-3, and a sixth pull-down transistor M20-3, where a first terminal of the fifth pull-down transistor M18-3 is coupled to the first node n1, a second terminal of the fifth pull-down transistor M18-3 is coupled to a fifth node n11-3 and a control terminal of the fifth pull-down transistor M18-3 is coupled to the nth stage pull-down signal; and a first terminal of the sixth pull-down transistor M20-3 is coupled to the fifth node n11-3, a second terminal of the sixth pull-down transistor M20-3 is set at the second voltage and a control terminal of the sixth pull-down transistor M20-3 is coupled to the (n+1) th stage pull-down signal.

[0030] In an embodiment of this application, the fourth input signal includes the nth stage pull-down signal, an (n-1) th stage pull-up signal, an (n+1) th stage pull-up signal and an (n+1) th stage pull-down signal, and the nth stage discharge sub-circuit includes an eighth discharge transistor M21a-3, a ninth discharge transistor M21b-3, a tenth discharge transistor M18-3 and an eleventh discharge transistor M19-3, where a first terminal of the eighth discharge transistor M21a-3 is coupled to the first node n1, a second terminal of the eighth discharge transistor M21a-3 is coupled to a first terminal of the ninth transistor M21b-3 and a control terminal of the eighth discharge transistor M21a-3 is coupled to the (n-1) th stage pull-up signal; a second terminal of the ninth discharge transistor M21b-3 is set at the ground voltage and a control terminal of the ninth discharge transistor M21b-3 is coupled to the (n+1) th stage pull-down signal; a first terminal of the tenth discharge transistor M18-3 is coupled to the first node n1, a second terminal of the tenth discharge transistor M18-3 is coupled to a fifth node n11-3 and a control terminal of the tenth discharge transistor M18-3 is coupled to the nth stage pull-down signal; and a first terminal of the eleventh discharge transistor M19-3 is coupled to the fifth node n11-3, a second terminal of the eleventh discharge transistor M19-3 is set at a ground voltage and a control terminal of the eleventh discharge transistor M19-3 is coupled to the (n+1) th stage pull-up signal.

[0031] In an embodiment of this application, the third input signal includes an (n-1) th stage pull-down signal and an (n+1) th stage pull-down signal, and the nth stage pull-down sub-circuit includes a seventh pull-down transistor M15a-4 and an eighth pull-down transistor M15b-4, where a first terminal of the seventh pull-down transistor M15a-4 is coupled to the first node n1, a second terminal of the seventh pull-down transistor M15a-4 is coupled to a first terminal of the eighth pull-down transistor M15b-4 and a control terminal of the seventh pull-down transistor M15a-4 is coupled to the (n-1) th stage pull-down signal; and a second terminal of the eighth pull-down transistor M15b-4 is set at the second voltage and a control terminal of the eighth pull-down transistor M15b-4 is coupled to the an (n+1) th stage pull-down signal.

[0032] In an embodiment of this application, the fourth input signal includes the nth stage pull-down signal, an (n-1) th stage pull-up signal and an (n+1) th stage pull-up signal, and the nth stage discharge sub-circuit includes a twelfth discharge transistor M11-4, a thirteenth discharge transistor M12-4 and a fourteenth discharge transistor M13-4, where a first terminal of the twelfth discharge transistor M11-4 is coupled to the first node n1, a second terminal of the twelfth discharge transistor M11-4 is coupled to a sixth node n8-4 and a control terminal of the twelfth discharge transistor M11-4 is coupled to the (n-1) th stage pull-up signal; a first terminal of the thirteenth discharge transistor M12-4 is coupled to the sixth node n8-4, a second terminal of the thirteenth discharge transistor M12-4 is set at a ground voltage and a control terminal of the thirteenth discharge transistor M12-4 is coupled to the nth stage pull-down signal; and a first terminal of the fourteenth discharge transistor M13-4 is coupled to the first node n1, a second terminal of the fourteenth discharge transistor M13-4 is coupled to the sixth node n8-4 and a control terminal of the fourteenth discharge transistor M13-4 is coupled to the (n+1) th stage pull-up signal.

[0033] In an embodiment of this application, the second input signal includes the nth stage pull-up signal and an (n-1) th stage pull-up signal, and the nth stage pull-up sub-circuit includes a fourth pull-up transistor M21-5 and a fifth pull-up transistor M22-5, where a first terminal of the fourth pull-up transistor M21-5 is set at the first voltage, a second terminal of the fourth pull-up transistor M21-5 is coupled to a first terminal of the fifth pull-up transistor M22-5 and a control terminal of the fourth pull-up transistor M21-5 is coupled to the (n-1) th stage pull-up signal; and a second terminal of the fifth pull-up transistor M22-5 is coupled to the first node n1 and a control terminal of the fifth pull-up transistor M22-5 is coupled to the nth stage pull-up signal.

[0034] In an embodiment of this application, the third input signal includes the nth stage pull-down signal and an (n-1) th stage pull-down signal, and the nth stage pull-down sub-circuit includes a ninth pull-down transistor M23-5 and a tenth pull-down transistor M24-5, where a first terminal of the ninth pull-down transistor M23-5 is coupled to the first node n1, a second terminal of the ninth pull-down transistor M23-5 is coupled to a first terminal of the tenth pull-down transistor M24-5 and a control terminal of the ninth pull-down transistor M23-5 is coupled to the (n-1) th stage pull-down signal; and a second terminal of the tenth pull-down transistor M24-5 is set at the second voltage and a control terminal of the tenth pull-down  transistor M24-5 is coupled to the nth stage pull-down signal.

[0035] In an embodiment of this application, the fourth input signal includes the nth stage pull-up signal, an (n-1) th stage pull-up signal, an (n-1) th stage pull-down signal and an (n+1) th stage pull-down signal, and the nth stage discharge sub-circuit includes a fifteenth discharge transistor M17-5, a sixteenth discharge transistor M18-5, a seventeenth discharge transistor M19-5, an eighteenth discharge transistor M20-5, a nineteenth discharge transistor M25-5 and a fourth capacitor C5-5, where a first terminal of the eighteenth discharge transistor M20-5 is coupled to a discharge clock signal, where the discharge clock signal has the first step at the third voltage during a falling edge and a rising edge of the discharge clock signal, a second terminal of the eighteenth discharge transistor M20-5 is coupled to the first node n1 and a control terminal of the eighteenth discharge transistor M20-5 is coupled to a seventh node n11-5; a first terminal of the seventeenth discharge transistor M19-5 is set at the first voltage, a second terminal of the seventeenth discharge transistor M19-5 is coupled to a first terminal of the nineteenth discharge transistor M25-5 and a control terminal of the seventeenth discharge transistor M19-5 is coupled to the (n-1) th stage pull-up signal; a second terminal of the nineteenth discharge transistor M25-5 is coupled to the seventh node n11-5 and a control terminal of the nineteenth discharge transistor M25-5 is coupled to the nth stage pull-up signal; a first terminal of the fifteenth discharge transistor M17-5 is coupled to the nth stage pull-up signal, a second terminal of the fifteenth discharge transistor M17-5 is coupled to the seventh node n11-5 and a control terminal of the fifteenth discharge transistor M17-5 is coupled to the (n-1) th stage pull-down signal; the fourth capacitor C5-5 is coupled between the seventh node n11-5 and the first node (n1) ; and a first terminal of the sixteenth discharge transistor M18-5 is coupled to the (n-1) th stage pull-up signal, a second terminal of the sixteenth discharge transistor M18-5 is coupled to the seventh node n11-5 and a control terminal of the sixteenth discharge transistor M18-5 is coupled to the (n+1) th stage pull-down signal.

[0036] In an embodiment of this application, a pulse width of the scanning signal is bigger than 1H.

[0037] Optionally, the pulse width of the scanning signal is 1H.

[0038] A second aspect of this application provides a display module. The display module includes the gate on array circuit in the first aspect or any optional implementation of the first aspect.

[0039] A third aspect of this application provides an electronic device. The electronic device includes the display module in the second aspect.DESCRIPTION OF DRAWINGS

[0040] Fig. 1 is a schematic diagram of a stage of a short pulse GOA unit using discharge drive function and the corresponding timing chart.

[0041] Fig. 2 is a schematic diagram of a stage of a GOA unit according to an embodiment of this application.

[0042] Fig. 3 is a schematic diagram of a buffer and the corresponding timing chart according to an embodiment of this application.

[0043] Fig. 4 is a schematic diagram of a buffer and the corresponding timing chart according to an embodiment of this application.

[0044] Fig. 5 is a schematic diagram of an nth stage GOA unit and the corresponding timing chart according to an embodiment of this application.

[0045] Fig. 6 is a schematic diagram of an nth stage GOA unit and the corresponding timing chart according to an embodiment of this application.

[0046] Fig. 7 is a schematic diagram of an nth stage GOA unit and the corresponding timing chart according to an embodiment of this application.

[0047] Fig. 8 is a schematic diagram of an nth stage GOA unit and the corresponding timing chart according to an embodiment of this application.

[0048] Fig. 9 is a schematic diagram of an nth stage GOA unit and the corresponding timing chart according to an embodiment of this application.

[0049] Fig. 10 is a schematic diagram of an nth stage GOA unit and the corresponding timing chart according to an embodiment of this application.

[0050] Fig. 11 is a schematic diagram of an nth stage GOA unit and the corresponding timing chart according to an embodiment of this application.DESCRIPTION OF EMBODIMENTS

[0051] The following describes the technical solutions in this application with reference to the accompanying drawings.

[0052] Terms used in the following embodiments of this application are merely intended to describe specific embodiments, but are not intended to limit this application. Terms “one” , “a” , “the” , “the foregoing” , “this” , and “the one” of singular forms used in this specification and the appended claims of this application are also intended to include plural forms like “one or more” , unless otherwise specified in the context clearly. It should be further understood that, in the following embodiments of this application, “at least one” or “one or more” means one, two, or more. The term “and / or” describes an association relationship between associated objects and represents that three relationship may exist. For example, A and / or B may represent the following three cases: A exists, both A and B exist, and B exists. A and B can be in a singular or plural form.  The character “ / ” generally indicates an “or” relationship between the associated objects.

[0053] Reference to “an embodiment” , “some embodiments” , or the like described in this specification indicates that one or more embodiments of this application include a specific feature, structure, or characteristic described with reference to the embodiments. Therefore, in this specification, statements, such as “in an embodiment” , “in some embodiments” , “in some other embodiments” , and “in other embodiments” , that appear at different places do not necessarily mean referring to a same embodiment, instead, but mean “one or more but not all of the embodiments” , unless otherwise specified. The terms “include” , “comprise” , “have” , and their variants all mean “include but are not limited to” , unless otherwise specified.

[0054] In this application, the term “control terminal” refers to a gate (G) of a transistor, the term “afirst terminal” refers to a source (S) of a transistor and the term “asecond terminal” refers to a drain (D) of a transistor. It is well known to the skilled in the art that a source and a drain of a transistor are functionally interchangeable, and when one of the two terminals is used as the source, the other terminal is used as the drain, so the terms “the / afirst terminal” and “the / asecond terminal” are interchangeable.

[0055] In the description of the present application, it should be noted that, unless otherwise stated, “multiple” means two or more. Further, the orientations or positional relationships indicated by the terms “upper” , “lower” , “left” , “right” , “inside” and / or “outside” are used for the convenience of describing the present application and simplifying the description, rather than indicating or implying that the device or element referred to must have a specific orientation or must be constructed and operated in a specific orientation, which therefore cannot be understood as a limitation of the present application. In addition, the terms “first” , “second” , “third” and the like are used for descriptive purposes, and cannot be understood as indicating or implying relative importance. “Vertical” is not strictly vertical, but within an allowable range of error. “Parallel” is not strictly parallel, but within an allowable range of error.

[0056] The orientation words appearing in the following description are all directions shown in the figures, and do not limit the specific structure of the present application. In the description of the present application, it should also be noted that, unless otherwise clearly defined and limited, the terms “installed” , “linked” , and “connected” should be understood in a broad sense. For example, it can be a fixed connection, a detachable connection, or an integral connection; it can be a direct connection, or an indirect connection through an intermediate medium. For those of ordinary skill in the art, the specific meaning of the above-mentioned terms in the present application can be understood according to specific circumstances.

[0057] Gate lines are used to provide signal to control on / off states of transistors in a pixel driving circuit. There are many gate lines in a display panel and parasitic capacitance of one gate line is about 20pF or more. Discharge drive function in which clock lines are charged by ground before by a terminal providing a high voltage or low voltage is applied to short pulse gate driver on array (GOA) circuit to reduce electric charge.

[0058] Fig. 1 is a schematic diagram of a stage of a short pulse GOA unit using discharge drive function and the corresponding timing chart. Referring to Fig. 1 (a) , each stage of the GOA unit includes a scanner circuit which outputs signals to control on / off states of a first switch SW1 and a second switch SW2. The SW1 is configured to output a clock (CLK) signal, and the SW2 is configured to output a low voltage (VGL) through a low voltage terminal. An output of the GOA unit is coupled to a gate line to drive transistors of pixel driving circuits in active area (AA) . As the clock signal is connected to a display driver integrated circuit (DDIC) using discharge function, power consumption can be saved as it involves a process of discharge to ground before being charged to VGH or VGL, and power consumption of the gate lines is also saved.

[0059] Referring to Fig. 1 (b) , in a period T1, the SW2 is turned on and the GOA unit outputs VGL. In a period T2, the SW1 is turned on and the GOA unit outputs the clock signal CLK (the pulse of the clock signal) , and the output rises from VGL to VGH and then falls to VGL. In a period T3, the SW2 is turned on and the GOA unit outputs VGL. However, a structure shown in Fig. 1 cannot be applied to long pulse GOAs.

[0060] Embodiments of this application provide a GOA circuit, a display module and an electronic device to reduce power consumption due to gate lines parasitic capacitance.

[0061] Fig. 2 is a schematic diagram of a stage of GOA unit according to an embodiment of this application. The GOA unit includes a scanner circuit 210 and a buffer 220 and the buffer 220 is configured to output a scanning signal to a gate line. The buffer 220 includes a pull-up sub-circuit 222, a pull-down sub-circuit 224 and a discharge sub-circuit 226. The pull-up sub-circuit 222 is coupled to a first voltage terminal which provides a first voltage VGH (aconstant high voltage) , and the pull-up sub-circuit 222 is configured to output VGH to the gate line. The pull-down sub-circuit 224 is coupled to a second voltage terminal which provides a second voltage VGL (aconstant low voltage) and the pull-down sub-circuit 224 is configured to output VGL to the gate line. The discharge sub-circuit 226 is configured to output a first step at a third voltage (e.g. the third voltage may be the ground voltage GND) during a rising edge and a falling edge of the scanning signal, where the third voltage is lower than VGH and higher than VGL. GND is a voltage providing by a terminal connected to ground or earth and it can also be referred to as VGND.

[0062] In this application, by introducing a step at the output waveform of the gate on array circuit, more gradual changes of voltage rather than sudden voltage transitions are expected, thus the required current and energy consumption for gate lines are saved. If the third voltage is the ground voltage, as the gate line is discharged to ground before being charged to VGH or VGL, and the discharge process involves no power consumption, power consumption of the gate line because of parasitic capacitance can be further reduced.

[0063] According to one embodiment of this application, the discharge sub-circuit 226 is coupled to a ground voltage terminal which provides the ground voltage GND.

[0064] Fig. 3 is a schematic diagram of a buffer 220 and corresponding timing chart according to an embodiment of this application. Referring to Fig. 3 (a) and Fig. 3 (b) , a voltage of a node n1, which is an output node of the buffer 220, is determined by the pull-up sub-circuit 222 which provides VGH from the first voltage terminal, the pull-down sub-circuit 224 which provides VGL from the second voltage terminal and the discharge sub-circuit 226 which provides the ground voltage GND from the ground voltage terminal. In a first period T1, the pull-down sub-circuit 224 conducts the second voltage terminal to the node n1 and the voltage of the node n1 is VGL. In a second period T2, the discharge sub-circuit 226 conducts the ground voltage terminal to the node n1 and the voltage of the node n1 goes to GND. In a third period T3, the pull-up sub-circuit 222 conducts the first voltage terminal to the node n1 and the voltage of the node n1 changes to VGH. In a fourth period T4, the voltage of the node n1 changes to GND according to the discharge sub-circuit 226. In a fifth period T5, the voltage of the node n1 changes to VGL in response to the pull-down sub-circuit 224.

[0065] Firstly, a more gradual change at the rising edge and the falling edge reduce current involved, leading to a reduction in energy consumption. Secondly, as two discharge processes (VGL to GND and VGH to GND) do not involve power consumption, the first voltage terminal charges the node n1 from GND to VGH rather than from VGL to VGH and the second voltage terminal charges the node n1 from GND to VGL rather than VGH to VGL, power consumption is saved by employing technical solutions provided in this application. For example, power consumption is halved if VGH and VGL are the same in amplitude.

[0066] According to another embodiment of this application, the discharge sub-circuit 226 is coupled to a discharge clock line which provides a discharge clock signal, where the discharge clock signal has a step at the third voltage (e.g. the third voltage is the ground voltage GND) during a rising edge and a falling edge of the discharge clock signal.

[0067] Fig. 4 is a schematic diagram of a buffer 220 and the corresponding timing chart according to an embodiment of this application. Referring to Fig. 4 (a) , the discharge sub-circuit 226 is configured to output the discharge clock signal to the node n1. In fact, the rising edge and the falling edge of the discharge clock signal are output to the node n1 to be used as at least part of a rising edge and a falling edge of the to-be-output scanning signal.

[0068] For easier understanding of this application, the third voltage is the ground voltage is taken as an example to detail the technical solution provided in this disclosure. Fig. 4 (b) is a schematic diagram of a discharge clock signal according to an embodiment of this application. Referring to Fig. 4 (b) , a high level of the discharge clock signal is V1 and a low level of the discharge clock signal is V2. The discharge clock signal has a step at a ground voltage GND between V1 and V2. The discharge clock signal can be obtained by a discharge function circuit as shown in Fig. 4 (c) . A pull-up switch SW1, a pull-down switch SW2 and a discharge switch SW3 can output the high level of the discharge clock signal, the low level of the discharge clock signal and the ground voltage GND of the discharge clock signal respectively. The three switches shown in Fig. 4 (c) may  include one or more transistors.

[0069] Fig. 4 (d) is a timing chart corresponding to the buffer 220 shown in Fig. 4 (a) . Referring to Fig. 4 (d) , in a first period T1, the pull-down sub-circuit 224 conducts the second voltage terminal to the node n1 and a voltage of the node n1 is VGL. In a second period T2, the discharge sub-circuit 226 conducts the discharge clock line to the node n1 and the voltage of the node n1 goes from VGL to V1 with steps at V2 and GND. In a third period T3, the pull-up sub-circuit 222 conducts the first voltage terminal to the node n1 and the voltage of the node n1 changes from V1 to VGH. In a fourth period T4, the voltage of the node n1 changes from VGH to V2 with steps at V1 and GND. In a fifth period T5, the voltage of the node n1 changes from V2 to VGL in response to the pull-down sub-circuit 224.

[0070] As the step involved leads to more gradual changes in voltage levels, the energy required is saved. In the case where the step is at the ground voltage, generation of the discharge clock signal saves power consumption with discharge to ground involved, gate lines power consumption can be further reduced.

[0071] According to an embodiment of this application, a high level of the discharge clock signal V1 can be the same as the first voltage VGH and / or a low level of the discharge clock signal V2 can be the same as the second voltage VGL. If V1=VGH and V2=VGL, the scanning signal output to the gate line is shown in Fig. 4 (e) .

[0072] Fig. 5 to Fig. 11 show schematic diagrams of an nth stage GOA unit, which is a unit in the plurality of GOA units of a GOA circuit. The nth stage GOA unit in a different embodiment includes an nth stage scanner circuit and an nth stage buffer. The nth stage buffer includes a pull-up sub-circuit, a pull-down circuit and a discharge sub-circuit and the discharge sub-circuit may be coupled to a ground voltage terminal or a discharge clock signal CK3.

[0073] Fig. 5 is a schematic diagram of an nth stage GOA unit and the corresponding timing chart according to an embodiment of this application. In Fig. 5, the discharge sub-circuit is coupled to a ground voltage terminal providing a ground voltage GND.

[0074] Referring to Fig. 5 (a) and Fig. 5 (b) , the nth stage GOA unit includes an nth stage scanner circuit and an nth stage buffer. The nth stage GOA unit includes transistors M1a-1 to M14-1 and capacitors C1-1 to C5-1. Nodes n1, n2-1 to n7-7 are labeled in Fig. 5. The node n1 and the node n4-1 are output nodes of the nth stage buffer and the nth stage scanner circuit, and the node n3-1 and the node n5-1 are pull-up node and pull-down node of the nth stage scanner circuit, and outputs of the node n3-1 and the node n5-1 are hereinafter referred to as PU (n) and PD (n) , respectively.

[0075] Provided the GOA circuit includes N stage GOA units, for 2≤n≤N-1, the nth stage scanner circuit receives inputs PU (n-1) and GAN (n-1) from an (n-1) th stage scanner circuit and outputs PU (n) and GAN (n) to be used as inputs for an (n+1) th stage scanner circuit; the nth stage buffer receives inputs PU (n-1) , PD (n-1) , PU (n) , PU (n+1) and PD (n+1) from the (n-1) th stage scanner circuit, the nth stage scanner circuit and the (n+1) th stage scanner circuit and outputs OUT (n) to an nth stage gate  line (node n1) . PU (n) and PD (n) are output via a control terminal of a high side transistor M6-1 and a control terminal of a low side transistor M7-1 in the nth stage scanner circuit.

[0076] The nth stage scanner circuit includes transistors M1a-1, M1b-1, M2-1, M3-1, M4-1, M5-1, M6-1 and M7-1 and capacitors C1-1, C2-1 and C3-1. A first terminal of the transistor M1a-1 is configured to obtain the input PU (n-1) , a second terminal of the transistor M1a-1 is coupled to a first terminal of the transistor M1b-1 and a control terminal of the transistor M1a-1 is coupled to a first clock signal CK1. A second terminal of the transistor M1b-1 is coupled to the node n2-1 and a control terminal of the transistor M1b-1 is set at a constant low voltage VGL. A first plate of the capacitor C1-1 is coupled to the node n2-1 and a second plate of the capacitor C1-1 is coupled to the node n3-1. A first terminal of the transistor M3-1 is coupled to the node n3-1, a second terminal of the transistor M3-1 is coupled to a second clock signal CK2 and a control terminal of the transistor M3-1 is coupled to the node n2-1. A first terminal of the transistor M2-1 is set at a constant high voltage VGH, a second terminal of the transistor M2-1 is coupled to the node n3-1 and a control terminal of the transistor M2-1 is coupled to the node n4-1. A first terminal of the transistor M4-1 is set at VGH, a second terminal of the transistor M4-1 is coupled to the node n5-1 and a control terminal of the transistor M4-1 is coupled to the node n3-1. A first terminal of the transistor M5-1 is coupled to the node n5-1, a second terminal of the transistor M5-1 is configured to receive the input GAN (n-1) and a control terminal of the transistor M5-1 is coupled to CK1. A first plate of the capacitor C2-1 is coupled to the node n5-1 and a second plate of the capacitor C2-1 is coupled to CK2. A first terminal of the transistor M6-1 is set at VGH, a second terminal of the transistor M6-1 is coupled to the node n4-1 and a control terminal of the transistor M6-1 is coupled to the node n3-1. A first terminal of the transistor M7-1 is coupled to the node n4-1, a node of the transistor M7-1 is set at VGL and a control terminal of the transistor M7-1 is coupled to the node n5-1. A first plate of the capacitor C3-1 is coupled to the node n4-1 and a second plate of the capacitor C3-1 is set at VGL. In the nth stage scanner circuit, PU (n) is output through the node n3-1, PD (n) is output through the node n5-1 and GAN (n) is output through the node n4-1. The capacitor C3-1 can be a dummy capacitor to increase capacitance and avoid large coupling noise between GAN (n) and PD (n) .

[0077] CK1 and CK2 are clock signals with roughly opposite pulses with duty ratios slightly deviated from 50%. And for the (n-1) th stage scanner circuit and the (n+1) th stage scanner circuit, the first clock signal CK1 has an opposite pulse with CK1 in the nth stage scanner circuit, and the second clock signal has an opposite pulse with CK2 in the nth stage scanner circuit. In other words, for n=odd number and n=even number, CK1 and CK2 are different. For example, for the (n-1) th stage scanner circuit, a control terminal of the transistor M3-1 is coupled to a clock signal that has a same pulse with the CK1 shown in Fig. 5 (c) .

[0078] The nth stage buffer includes transistors M8-1, M9-1, M10-1, M11-1, M12-1, M13-1, and M14-1 and capacitors C4-1 and C5-1. The pull-up sub-circuit includes the transistor M14-1, where a first terminal of the transistor M14-1 is set at  VGH, a second terminal of the transistor M14-1 is coupled to the node n1 and a control terminal of the transistor M14-1 is coupled to PU (n) . The pull-down sub-circuit includes the transistors M10-1, M11-1, and M13-1 and the capacitor C4-1, where a first terminal of the transistor M13-1 is coupled to the node n1, a second terminal of the transistor M13-1 is set at VGL and a control terminal of the transistor M13-1 is coupled to the node n6-1; a first terminal of the transistor M10-1 is set at VGH, a second terminal of the transistor M10-1 is coupled to the node n6-1 and a control terminal of the transistor M10-1 is coupled to PU (n) ; a first terminal of the transistor M11-1 is coupled to PD (n-1) , a second terminal of the transistor M11-1 is coupled to the node n6-1 and a control terminal of the transistor M11-1 is coupled to PD (n+1) ; and a first plate of the capacitor C4-1 is coupled to the node n6-1 and a second plate of the capacitor C4-1 is set at VGL. The discharge sub-circuit includes the transistors M8-1, M9-1, and M12-1 and the capacitor C5-1, where a first terminal of the transistor M12-1 is set at GND, a second terminal of the transistor M12-1 is coupled to the node n1 and a control terminal of the transistor M12-1 is coupled to the node n7-1; a first terminal of the transistor M8-1 is coupled to PU (n-1) , a second terminal of the transistor M8-1 is coupled to the node n7-1 and a control terminal of the transistor M8-1 is coupled to PD (n+1) ; a first terminal of the transistor M9-1 is coupled to PU (n+1) , a second terminal of the transistor M9-1 is coupled to the node n7-1 and a control terminal of the transistor M9-1 is coupled to PD (n-1) ; and a first plate of the capacitor C5-1 is set at GND and a second plate of the capacitor C5-1 is coupled to the node n7-1.

[0079] For n=1, inputs PU (0) , PD (0) and GAN (0) can be start signals. For n=N, PU (N+1) and PD (N+1) can be end signals. The start signals and the end signals can be obtained by dummy scanner circuits. For example, the dummy 0th stage scanner circuit has a similar structure as other stage scanner circuit and outputs PU (0) , PD (0) and GAN (0) , where the PU (0) , PD (0) and GAN (0) are one pulse earlier than PU (1) , PD (1) and GAN (1) , but there is not corresponding 0th stage buffer for the 0th stage scanner circuit.

[0080] Fig. 5 (c) is a schematic diagram of the corresponding timing chart of Fig. 5 (a) and Fig. 5 (b) . Referring to Fig. 5 (c) , at the rising edge and the falling edge of the output scanning signal OUT (n) , there is a step at GND.

[0081] It is to be noted that in the embodiments of this application, a first terminal refers to a left side or upper side terminal of a transistor which may be a source terminal or a drain terminal of the transistor and the second terminal refers to a right side or lower side terminal of a transistor which may be a drain or source terminal of the transistor. A first plate and a second plate refer to two plates of a capacitor.

[0082] It is also to be noted that in some embodiments, the wording “is coupled to” may be understood as “is” .

[0083] Fig. 6 is a schematic diagram of an nth stage GOA unit and the corresponding timing chart according to an embodiment of this application. In Fig. 6, the discharge sub-circuit is coupled to a discharge clock signal CK3.

[0084] Provided the GOA circuit includes N stage GOA units, referring to Fig. 6 (a) , the nth stage GOA unit includes  an nth stage scanner circuit and an nth stage buffer. The nth stage GOA unit includes transistors M1a-1 to M7-1 and M8-2 to M13-2 and capacitors C1-1 to C3-1 and C4-2. Nodes n1, n2-1 to n6-1 and n6-2 are labeled in Fig. 6. The node n1 and the node n4-1 are output nodes of the nth stage buffer and the nth stage scanner circuit, and the node n3-1 and the node n5-1 are pull-up node and pull-down node of the nth stage scanner circuit, and outputs of the node n3-1 and the node n5-1 are hereinafter referred to as PU (n) and PD (n) , respectively.

[0085] The nth scanner circuit has a same structure as that shown Fig. 5 (a) . For the purpose of convenient and brief description, the details of the connection relation are not described here again.

[0086] Referring to Fig. 6 (b) , for 3≤n≤N-1, the nth stage buffer receives PU (n-2) , GAN (n-2) , PU (n-1) , PU (n) , PD (n) , and PD (n+1) as inputs and outputs OUT (n) . The nth stage buffer includes transistors M8-2, M9-2, M10-2, M11-2, M12a-2, M12b-2, and M13-2 and a capacitor C4-2. The pull-up sub-circuit includes the transistors M12a-2 and M12b-2, where a first terminal of the transistor M12a-2 is set at a constant high voltage VGH, a second terminal of the transistor M12a-2 is coupled to a first terminal of the transistor M12b-2 and a control terminal of the transistor M12a-2 is coupled to PU (n-2) ; a second terminal of the transistor M12b-2 is coupled to the node n1 and a control terminal of the transistor M12b-2 is coupled to PU (n) . The pull-down sub-circuit includes the transistor M13-2, where a first terminal of the transistor M13-2 is coupled to the node n1, a second terminal of the transistor M13-2 is set at a constant low voltage VGL and a control terminal of the transistor M13-2 is coupled to PD (n) . The discharge sub-circuit includes the transistors M8-2, M9-2, M10-2, and M11-2 and the capacitor C4-2, where a first terminal of the transistor M11-2 is coupled to the discharge clock signal CK3, a second terminal of the transistor M11-2 is coupled to the node n1 and a control terminal of the transistor M11-2 is coupled to the node n6-2; a first terminal of the transistor M10-2 is set at VGH, a second terminal of the transistor M10-2 is coupled to the node n6-2 and a control terminal of the transistor M10-2 is coupled to PU (n-2) ; a first terminal of the transistor M8-2 is coupled to PU (n) , a second terminal of the transistor M8-2 is coupled to the node n6-2 and a control terminal of the transistor M8-2 is coupled to GAN (n-2) ; a first terminal of the transistor M9-2 is coupled to PU (n-1) , a second terminal of the transistor M9-2 is coupled to the node n6-2 and a control terminal of the transistor M9-2 is coupled to PD (n+1) ; and a first plate of the capacitor C4-2 is coupled to the node n6-2 and a second plate of the capacitor C4-2 is coupled to the node n1.

[0087] For n=1 or n=2 or n=N, inputs of the 1st stage buffer or 2nd stage buffer or the 1st scanner circuit (PU (0) , PD (0) , PU (-1) , PD (-1) , GAN (0) and GAN (-1) ) can be start signals. For n=N, input PD (N+1) can be an end signal. The start signals and the end signals can be obtained by dummy scanner circuits.

[0088] Referring to Fig. 6 (c) , the clock signal CLK3 in the discharge sub-circuit is a discharge clock signal and a rising edge and a falling edge of the CLK3 are included as a rising edge and a falling edge of the output scanning signal (see circled part of Out (n) ) and the output signal has a step, the step may be at a level of a ground voltage GND or at other voltage levels.

[0089] Fig. 7 is a schematic diagram of an nth stage GOA unit and the corresponding timing chart according to an embodiment of this application. In Fig. 7, the discharge sub-circuit is coupled to a ground voltage terminal providing a ground voltage GND.

[0090] Referring to Fig. 7 (a) and Fig. 7 (b) , the nth stage GOA unit includes an nth stage scanner circuit and an nth stage buffer. The nth stage GOA unit includes transistors M1-3 to M21b-3 and capacitors C1-3 to C4-3. Nodes n1, n2-3 to n11-3 are labeled in Fig. 7. The node n1 and the node n10-3 are output nodes of the nth stage buffer and the nth stage scanner circuit, and the node n8-3 and the node n9-3 are pull-up node and pull-down nodes of the nth stage scanner circuit, and outputs of the node n8-3 and the node n9-3 are hereinafter referred to as PU (n) and PD (n) , respectively.

[0091] Provided the GOA circuit includes N stage GOA units, referring to Fig. 7 (a) , for 2≤n≤N-1, the nth stage scanner circuit receives inputs GAN (n-1) from an (n-1) th stage scanner circuit and outputs GAN (n) to be used as inputs for an (n+1) stage scanner circuit; and the nth stage buffer receives inputs PU (n-1) , PD (n) , PU (n) , PU (n+1) and PD (n+1) from the (n-1) th stage scanner circuit to an (n+1) stage scanner circuit and outputs OUT (n) to an nth stage gate line.

[0092] The nth stage scanner circuit includes transistors M1-3, M2a-3, M2b-3, M3a-3, M3b-3, M4-3, M5-3, M6-3, M7-3, M8-3, M9-3, M10-3, M11-3, M12-3, M13-3, M14-3, M15-3, and M16-3 and capacitors C1-3, C2-3, C3-3 and C4-3. A first terminal of the transistor M2a-3 is coupled to a second clock signal CK2, a second terminal of the transistor M2a-3 is coupled to a first terminal of the transistor M2b-3 and a control terminal of the transistor M2a-3 is coupled to the node n2-3. A second terminal of the transistor M2b-3 is coupled to the node n4-3 and a control terminal of the transistor M2b-3 is coupled to the node n2-3. A first terminal of the transistor M11-3 is coupled to the node n4-3, a second terminal of the transistor M11-3 is coupled to the node n5-3 and a control terminal of the transistor M11-3 is set at a constant low voltage VGL. A first terminal of the transistor M6-3 is coupled to a first clock signal CK1, a second terminal of the transistor M6-3 is coupled to the node n6-3 and a control terminal of the transistor M6-3 is coupled to the node n5-3. The capacitor C1-3 is coupled between the node n5-3 and the node n6-3. A first terminal of the transistor M7-3 is coupled to the node n6-3, a second terminal of the transistor M7-3 is coupled to the node n8-3 and a control terminal of the transistor M7-3 is coupled to CK1. A first terminal of the transistor M14-3 is set at a constant high voltage VGH, a second terminal of the transistor M14-3 is coupled to the node n4-3 and a control terminal of the transistor M14-3 is coupled to a second clock signal CK2. A first terminal of the transistor M5-3 is coupled to the node n7-3, a second terminal of the transistor M5-3 is set at VGH and a control terminal of the transistor M5-3 is coupled to the node n4-3. A first terminal of the transistor M4-3 coupled to the node n7-3, a second terminal of the transistor M4-3 is coupled to CK1 and a control terminal of the transistor M4-3 is coupled to the node n3-3. The capacitor C3-3 is coupled between the node n3-3 and the node n7-3. A first terminal of the transistor M1-3 is configured to obtain the input GAN (n-1) , a second terminal of the transistor M1-3 is coupled to the node n2-3 and a control terminal of the transistor M1-3 is coupled to  CK2. A first terminal of the transistor M12-3 is coupled to the node n2-3, a second terminal of the transistor M12-3 is coupled to a node n9-3 and a control terminal of the transistor M12-3 is set at VGL. A first terminal of the transistor M16-3 is coupled to the node n2-3, a second terminal of the transistor M16-3 is coupled to a second terminal of the transistor M13-3 and a control terminal of the transistor M16-3 is set at VGL. A first terminal of the transistor M8-3 is coupled to the node n8-3, a second terminal of the transistor M8-3 is set at VGH and a control terminal of the transistor M8-3 is coupled to the node n2-3. A first terminal of the transistor M13-3 is set at VGH and a control terminal of the transistor M13-3 is coupled to NCX, which is a reset pulse, and is always high in normal mode and always low during reset. A first terminal of the transistor M3a-3 is coupled to receive the input GAN (n-1) , a second terminal of the transistor M3a-3 is coupled to a first terminal of the transistor M3b-3 and a control terminal of the transistor M3a-3 is coupled to CK2. A second terminal of the transistor M3b-3 is coupled to the node n3-3 and a control terminal of the transistor M3b-3 is set at VGL. A first terminal and a control terminal of the transistor M15-3 are coupled to the node n3-3 and a second terminal of the transistor M15-3 is coupled to the node n9-3. A first terminal of the transistor M9-3 (high side transistor) is set at VGH, a second terminal of the transistor M9-3 is coupled to the node n10-3 and a control terminal of the transistor M9-3 is coupled to the node n8-3. The capacitor C2-3 is coupled between the first terminal of the transistor M9-3 and the control terminal of the transistor M9-3. A first terminal of the transistor M10-3 (low side transistor) is coupled to the node n10-3, a second terminal of the transistor M10-3 is set at VGL and a control terminal of the transistor M10-3 is coupled to the node n9-3. The capacitor C4-3 is coupled between GAN (n) and VGL.

[0093] Similar to Fig. 5, CK1 and CK2 for the odd number and even number stage scanner circuit are different.

[0094] The nth stage buffer includes transistors M17-3, M18-3, M19-3, M20-3, M21a-3 and M21b-3. The pull-up sub-circuit includes the transistor M17-3, where a first terminal of the transistor M17-3 is set at VGH, a second terminal of the transistor M17-3 is coupled to the node n1 and a control terminal of the transistor M17-3 is coupled to PU (n) . The pull-down sub-circuit includes the transistors M18-3 and M20-3, where a first terminal of the transistor M18-3 is coupled to the node n1, a second terminal of the transistor M18-3 is coupled to a node n11-3 and a control terminal of the transistor M18-3 is coupled to PD (n) ; and a first terminal of the transistor M20-3 is coupled to the node n11-3, a second terminal of the transistor M20-3 is set at VGL and a control terminal of the transistor M20-3 is coupled to PD (n+1) . The discharge sub-circuit includes the transistors M18-3, M19-3, M21a-3 and M21b-3, where a first terminal of the transistor M19-3 is coupled to the node n11-3, a second terminal of the transistor M19-3 is set at GND and a control terminal of the transistor M19-3 is coupled to PU (n+1) ; a first terminal of the transistor M21a-3 is coupled to the node n1, a second terminal of the transistor M21a-3 is coupled to a first terminal of the transistor M21b-3 and a control terminal of the transistor M21a-3 is coupled to PU (n-1) ; and a second terminal of the transistor M21b-3 is set at GND and a control terminal of the transistor M21b-3 is coupled to PD (n+1) .

[0095] In Fig. 7 (b) , the transistor M18-3 is shared between the pull-down sub-circuit and the discharge sub-circuit.  Optionally, the transistor M18-3 can be replaced by two transistors controlled by the same signal PD (n) for the two sub-circuits respectively.

[0096] For n=1, inputs of the 1st stage buffer or the 1st stage scanner circuit (PU (0) , GAN (0) ) can be start signals. For n=N, input PU (N+1) can be an end signal. The start signals and the end signals can be obtained by dummy scanner circuits.

[0097] Fig. 7 (c) is a schematic diagram of the corresponding timing chart of Fig. 7 (a) and Fig. 7 (b) . Referring to Fig. 7 (c) , at the rising edge and the falling edge of the output scanning signal, there is a step at a ground voltage GND.

[0098] Fig. 8 is a schematic diagram of an nth stage GOA unit and the corresponding timing chart according to an embodiment of this application. In Fig. 8, the discharge sub-circuit is coupled to a ground voltage terminal providing a GND voltage.

[0099] Referring to Fig. 8 (a) and Fig. 8 (b) , the nth stage GOA unit includes an nth stage scanner circuit and an nth stage buffer. The nth stage GOA unit includes transistors M1a-4 to M15b-4 and capacitors C1-4 to C4-4. Nodes n1, n2-4 to n8-4 are labeled in Fig. 8. The node n1 and the node n7-4 are output nodes of the nth stage buffer and the nth stage scanner circuit, and the node n4-4 and the node n6-4 are pull-up node and pull-down nodes of the nth stage scanner circuit, and outputs of the node n4-4 and the node n6-4 are hereinafter referred to as PU (n) and PD (n) , respectively.

[0100] Provided the GOA circuit includes N stage GOA units, referring to Fig. 8 (a) , for 2≤n≤N-1, the nth stage scanner circuit receives inputs GAN (n-1) from an (n-1) th stage scanner circuit and outputs GAN (n) to be used as inputs for an (n+1) th stage scanner circuit; the nth stage buffer receives inputs PU (n-1) , PD (n-1) , PD (n) , PU (n) , PU (n+1) and PD (n+1) from the (n-1)th stage scanner circuit and an nth stage scanner circuit and outputs OUT (n) to an nth stage gate line.

[0101] The nth stage scanner circuit includes transistors M1a-4, M1b-4, M2-4, M3-4, M4-4, M5-4, M6-4, M7-4, M8-4, M9-4, and M10-4, and capacitors C1-4, C2-4, C3-4 and C4-4. A first terminal of the transistor M1a-4 is configured to obtain the input PU (n-1) , a second terminal of the transistor M1a-4 is coupled to a first terminal of the transistor M1b-4 and a control terminal of the transistor M1a-4 is coupled to a second clock signal CK2. A second terminal of the transistor M1b-4 is coupled to the node n2-4 and a control terminal of the transistor M1b-4 is set at a constant low voltage VGL. The capacitor C1-4 is coupled between the node n2-4 and the node n3-4. A first terminal of the transistor M3-4 is coupled to the node n3-4, a second terminal of the transistor M3-4 is coupled to a first clock signal CK1 and a control terminal of the transistor M3-4 is coupled to the node n2-4. A first terminal of the transistor M2-4 is set at a constant high voltage VGH, a second terminal of the transistor M2-4 is coupled to the node n3-4 and a control terminal of the transistor M2-4 is coupled to the node n6-4. A first terminal of the transistor M10-4 is set at VGH, a second terminal of the transistor M10-4 is coupled to the node n4-4 and a control terminal of the transistor M10-4 is coupled to the node n5-4. A first terminal and a control terminal of the transistor M9-4 are coupled to the node n3-4 and a second terminal of the transistor M9-4 is coupled to the node n4-4. A first terminal of the transistor M5- 4 is coupled to the node n5-4, a second terminal of the transistor M5-4 is configured to receive the input GAN (n-1) and a control terminal of the transistor M5-4 is coupled to CK2. A first terminal and a control terminal of the transistor M8-4 are coupled to the node n5-4 and a second terminal of the transistor M8-4 is coupled to the node n6-4. A first plate of the capacitor C2-4 is coupled to the node n5-4 and a second plate of the capacitor C2-4 is coupled to CK1. A first terminal of the transistor M4-4 is set at VGH, a second terminal of the transistor M4-4 is coupled to the node n6-4 and a control terminal of the transistor M4-4 is coupled to the node n4-4. A first terminal of the transistor M6-4 is set at VGH, a second terminal of the transistor M6-4 is coupled to the node n7-4 and a control terminal of the transistor M6-4 is coupled to the node n4-4. A first terminal of the transistor M7-4 is coupled to the node n7-4, a second terminal of the transistor M7-4 is set at VGL and a control terminal of the transistor M7-4 is coupled to the node n6-4. A first plate of the capacitor C3-4 is set at VGH and a second plate of the capacitor C3-4 is coupled to the node n4-4. A first plate of the capacitor C4-4 is coupled to the node n7-4 and a second plate of the capacitor C4-4 is set at VGL. The capacitor C4-4 is a dummy capacitor to avoid large noise.

[0102] Similarly, CK1 and CK2 for the odd number and even number stage scanner circuit are different.

[0103] The nth stage buffer includes transistors M11-4, M12-4, M13-4, M14-4, M15a-4 and M15b-4. The pull-up sub-circuit includes the transistor M14-4, where a first terminal of the transistor M14-4 is set at VGH, a second terminal of the transistor M14-4 is coupled to the node n1 and a control terminal of the transistor M14-4 is coupled to PU (n) . The pull-down sub-circuit includes the transistors M15a-4 and M15b-4, where a first terminal of the transistor M15a-4 is coupled to the node n1, a second terminal of the transistor M15a-4 is coupled to a first terminal of the transistor M15b-4 and a control terminal of the transistor M15a-4 is coupled to PD (n-1) ; and a second terminal of the transistor M15b-4 is set at VGL and a control terminal of the transistor M15b-4 is coupled to PD (n+1) . The discharge sub-circuit includes the transistors M11-4, M12-4 and M13-4, where a first terminal of the transistor M11-4 is coupled to the node n1, a second terminal of the transistor M11-4 is coupled to the node n8-4 and a control terminal of the transistor M11-4 is coupled to PU (n-1) ; a first terminal of the transistor M12-4 is coupled to the node n8-4, a second terminal of the transistor M12-4 is set at GND and a control terminal of the transistor M12-4 is coupled to PD (n) ; and a first terminal of the transistor M13-4 is coupled to the node n1, a second terminal of the transistor M13-4 is coupled to the node n8-4 and a control terminal of the transistor M13-4 is coupled to PU (n+1) .

[0104] For n=1, inputs of the 1st stage buffer or the 1st stage scanner circuit (PU (0) , PD (0) , and GAN (0) ) can be start signals. For n=N, input PU (N+1) and PD (n+1) can be end signals. The start signals and the end signals can be obtained by dummy scanner circuits.

[0105] Fig. 8 (c) is a schematic diagram of the corresponding timing chart of Fig. 8 (a) and Fig. 8 (b) . Referring to Fig. 8 (c) , at the rising edge and the falling edge of the output scanning signal, there is a step at a ground voltage GND.

[0106] Fig. 9 is a schematic diagram of an nth stage GOA unit and the corresponding timing chart according to an  embodiment of this application. In Fig. 9, the discharge sub-circuit is coupled to a discharge clock signal CK3.

[0107] Referring to Fig. 9 (a) and Fig. 9 (b) , the nth stage GOA unit includes an nth stage scanner circuit and an nth stage buffer. The nth stage GOA unit includes transistors M1-5 to M25-5 and capacitors C1-5 to C5-5. Nodes n1, n2-5 to n11-5 are labeled in Fig. 9. The node n1 and the node n9-5 are output nodes of the nth stage buffer and the nth stage scanner circuit, and the node n8-5 and the node n10-5 are pull-up node and pull-down nodes of the nth stage scanner circuit, and outputs of the node n8-5 and the node n10-5 are hereinafter referred to as PU (n) and PD (n) , respectively.

[0108] Provided the GOA circuit includes N stage GOA units, referring to Fig. 9 (a) , for 2≤n≤N-1, the nth stage scanner circuit receives inputs GAN (n-1) from an (n-1) th stage scanner circuit and outputs GAN (n) to be used as input for an (n+1) stage scanner circuit; and the nth stage buffer receives inputs PU (n-1) , PD (n-1) , PD (n) , PU (n) and PD (n+1) from the (n-1) th stage scanner circuit to an (n+1) th stage scanner circuit and outputs OUT (n) to an nth stage gate line.

[0109] The nth stage scanner circuit includes transistors M1-5, M2a-5, M2b-5, M3-5, M4-5, M5-5, M6-5, M7-5, M8-5, M9-5, M10-5, M11-5, M12-5, M13-5, M14-5, M15-5, and M16-5 and capacitors C1-5, C2-5, C3-5 and C4-5. A first terminal of the transistor M1-5 is configured to receive the input GAN (n-1) , a second terminal of the transistor M1-5 is coupled to the node n2-5 and a control terminal of the transistor M1-5 is coupled to a second clock signal CK2. A first terminal of the transistor M13-5 is coupled to the node n2-5, a second terminal of the transistor M13-5 set at a constant high voltage VGH and a control terminal of the transistor M13-5 is coupled to a signal RST. The RST signal is always high in normal mode and always low during reset. A first terminal of the transistor M12-5 is coupled to the node n2-5, a second terminal of the transistor M12-5 is coupled to the node n10-5 and a control terminal of the transistor M12-5 is set at a constant low voltage VGL. A first terminal of the transistor M2a-5 is coupled to a second terminal of the transistor M2b-5, a second terminal of the transistor M2a-5 is coupled to CK2 and a control terminal of the transistor M2a-5 is coupled to the node n2-5. A first terminal of the transistor M2b-5 is coupled to the node n4-5 and a control terminal of the transistor M2b-5 is coupled to the node n2-5. A first terminal of the transistor M4-5 is set at VGH, a second terminal of the transistor M4-5 is coupled to the node n3-5 and a control terminal of the transistor M4-5 is coupled to the node n4-5. A first terminal of the transistor M5-5 is coupled to the node n3-5, a second terminal of the transistor M5-5 is coupled to a first clock signal CK1 and a control terminal of the transistor M5-5 is coupled to the node n6-5. The capacitor C2-5 is coupled between the node n3-5 and the node n6-5. A first terminal and a control terminal of the transistor M16-5 are coupled to the node n6-5 and a second terminal of the transistor M16-5 is coupled to the node n10-5. A first terminal of the transistor M3-5 is set at VGL, a second terminal of the transistor M3-5 is coupled to the node n4-5 and a control terminal of the transistor M3-5 is coupled to CK2. A first terminal of the transistor M11-5 is coupled to the node n4-5, a second terminal of the transistor M11-5 is coupled to the node n5-5 and a control terminal of the transistor M11-5 is set at VGL. A first terminal of the transistor M8-5 is coupled to CK1, a second terminal of the transistor M8-5 is coupled to the node  n7-5 and a control terminal of the transistor M8-5 is coupled to the node n5-5. The capacitor C1-5 is coupled between the node n5-5 and the node n7-5. A first terminal of the transistor M7-5 is coupled to the node n7-5, a second terminal of the transistor M7-5 is coupled to the node n8-5 and a control terminal of the transistor M7-5 is coupled to CK1. A first terminal of the transistor M6-5 is coupled to the node n2-5, a second terminal of the transistor M6-5 is set at VGH and a control terminal of the transistor M6-5 is coupled to the node n2-5. A first plate of the transistor C3-5 is coupled to the node n8-5 and a second plate of the capacitor C3-5 is set at VGH. A first terminal of the transistor M14-5 is configured to receive the input GAN (n-1) , a second terminal of the transistor M14-5 is coupled to a first terminal of the transistor M15-5 and a control terminal of the transistor M14-5 is coupled to CK2. A second terminal of the transistor M15-5 is coupled to the node n6-5 and a control terminal of the transistor M15-5 is set at VGL. A first terminal of the transistor M9-5 is set at VGH, a second terminal of the transistor M9-5 is coupled to the node n9-5 and a control terminal of the transistor M9-5 is coupled to the node n8-5. A first terminal of the transistor M10-5 is coupled to the node n9-5, a second terminal of the transistor M10-5 is set at VGL and a control terminal of the transistor M10-5 is coupled to the node n10-5. A first plate of the capacitor C4-5 is coupled to the node n9-5 and a second plate of the capacitor C4-5 is set at VGL.

[0110] Similarly, CK1 and CK2 for the odd number and even number stage scanner circuit are different.

[0111] The nth stage buffer includes transistors M17-5, M18-5, M19-5, M20-5, M21-5, M22-5, M23-5, M24-5, and M25-5 and a capacitor C5-5. The pull-up sub-circuit includes the transistors M21-5 and M22-5, where a first terminal of the transistor M21-5 is set at VGH, a second terminal of the transistor M21-5 is coupled to a first terminal of the transistor M22-5 and a control terminal of the transistor M21-5 is coupled to PU (n-1) ; and a second terminal of the transistor M22-5 is coupled to the node n1 and a control terminal of the transistor M22-5 is coupled to PU (n) . The pull-down sub-circuit includes the transistors M23-5 and M24-5, where a first terminal of the transistor M23-5 is coupled to the node n1, a second terminal of the transistor M23-5 is coupled to a first terminal of the transistor M24-5 and a control terminal of the transistor M23-5 is coupled to PD (n-1) ; and a second terminal of the transistor M24-5 is set at VGL and a control terminal of the transistor M24-5 is coupled to PD (n) . The discharge sub-circuit includes the transistors M17-5, M18-5, M19-5, M20-5, and M25-5 and the capacitor C5-5, where a first terminal of the transistor M20-5 is coupled to the discharge clock signal CK3, a second terminal of the transistor M20-5 is coupled to the node n1 and a control terminal of the transistor M20-5 is coupled to the node n11-5; a first terminal of the transistor M19-5 is set at VGH, a second terminal of the transistor M19-5 is coupled to a first terminal of the transistor M25-5 and a control terminal of the transistor M19-5 is coupled to PU (n-1) ; a second terminal of the transistor M25-5 is coupled to the node n11-5 and a control terminal of the transistor M25-5 is coupled to PU (n) ; a first terminal of the transistor M17-5 is coupled to PU (n) , a second terminal of the transistor M17-5 is coupled to the node n11-5 and a control terminal of the transistor M17-5 is coupled to PD (n-1) ; the capacitor C5-5 is coupled between the node n11-5 and the node n1; and a first  terminal of the transistor M18-5 is coupled to PU (n-1) , a second terminal of the transistor M18-5 is coupled to the node n11-5 and a control terminal of the transistor M18-5 is coupled to PD (n+1) .

[0112] For n=1, inputs of the 1st stage buffer or the 1st stage scanner circuit (PU (0) , PD (0) , and GAN (0) ) can be start signals. For n=N, input PU (N+1) and PD (N+1) can be end signals. The start signals and the end signals can be obtained by dummy scanner circuits.

[0113] Fig. 9 (c) is a schematic diagram of the corresponding timing chart to Fig. 9 (a) and Fig. 9 (b) . Referring to Fig. 9 (c) , at the rising edge and the falling edge of the output scanning signal, there is a step, the step may be at a level of a ground voltage GND or at other voltage levels.

[0114] Fig. 10 is a schematic diagram of an nth stage GOA unit and the corresponding timing chart according to an embodiment of this application. In Fig. 10, the discharge sub-circuit is coupled to a discharge clock signal CK3.

[0115] Referring to Fig. 10 (a) and Fig. 10 (b) , the nth stage GOA unit includes an nth stage scanner circuit and an nth stage buffer. The nth stage GOA unit includes transistors M1-6 to M13-6, and M17-5 to M25-5 and capacitors C1-6 to C4-6 and C5-5. Nodes n1, n2-6 to n10-6 and n11-5 are labeled in Fig. 10. The node n1 and the node n8-6 are output nodes of the nth stage buffer and the nth stage scanner circuit, and the node n7-6 and the node n9-6 are pull-up node and pull-down nodes of the nth stage scanner circuit, and outputs of the node n7-6 and the node n9-6 are hereinafter referred to as PU (n) and PD (n) , respectively.

[0116] Provided the GOA circuit includes N stage GOA units, referring to Fig. 10 (a) , for 2≤n≤N-1, the nth stage scanner circuit receives inputs GAN (n-1) from an (n-1) th stage scanner circuit and outputs GAN (n) to be used as input for an (n+1) stage scanner circuit; and the nth stage buffer receives inputs PU (n-1) , PD (n-1) , PD (n) , PU (n) and PD (n+1) from the (n-1) th stage scanner circuit, the n nth stage scanner circuit and the (n+1) th stage scanner circuit and outputs OUT (n) to an nth stage gate line.

[0117] Referring to Fig. 10 (a) , the nth stage scanner circuit includes transistors M1-6, M2a-6, M2b-6, M3-6, M4-6, M5-6, M6-6, M7-6, M8-6, M9-6, M10-6, M11-6, M12-6, and M13-6 and capacitors C1-6, C2-6, C3-6 and C4-6. A first terminal of the transistor M1-6 is configured to receive the input GAN (n-1) , a second terminal of the transistor M1-6 is coupled to the node n2-6 and a control terminal of the transistor M1-6 is coupled to a second clock signal CK2. A first terminal of the transistor M13-6 is coupled to the node n2-6, a second terminal of the transistor M13-6 is set at a constant high voltage VGH and a control terminal of the transistor M13-6 is coupled to a reset signal RST, which is always high in normal mode and always low during reset. A first terminal of the transistor M12-6 is coupled to the node n2-6, a second terminal of the transistor M12-6 is coupled to the node n9-6 and a control terminal of the transistor M12-6 is set at a constant low voltage VGL. A first terminal of the transistor M2a-6 is coupled to a second terminal of the transistor M2b-6, a second terminal of the transistor M2a-6 is  coupled to CK2 and a control terminal of the transistor M2a-6 is coupled to the node n2-6. A first terminal of the transistor M2b-6 is coupled to the node n4-6 and a control terminal of the transistor M2b-6 is coupled to the node n2-6. A first terminal of the transistor M4-6 is set at VGH, a second terminal of the transistor M4-6 is coupled to the node n3-6 and a control terminal of the transistor M4-6 is coupled to the node n4-6. The capacitor C2-6 is coupled between the node n3-6 and the node n9-6. A first terminal of the transistor M5-6 is coupled to the node n3-6, a second terminal of the transistor M5-6 is coupled to a first clock signal CK1 and a control terminal of the transistor M5-6 is coupled to the node n9-6. A first terminal of the transistor M3-6 is set at VGL, a second terminal of the transistor M3-6 is coupled to the node n4-6 and a control terminal of the transistor M3-6 is coupled to CK2. A first terminal of the transistor M11-6 is coupled to the node n4-6, a second terminal of the transistor M11-6 is coupled to the node n5-6 and a control terminal of the transistor M11-6 is set at VGL. A first terminal of the transistor M8-6 is coupled to CK1, a second terminal of the transistor M8-6 is coupled to the node n6-6 and a control terminal of the transistor M8-6 is coupled to the node n5-6. The capacitor C1-6 is coupled between the node n5-6 and the node n6-6. A first terminal of the transistor M7-6 is coupled to the node n6-6, a second terminal of the transistor M7-6 is coupled to the node n7-6 and a control terminal of the transistor M7-6 is coupled to CK1. A first terminal of the transistor M6-6 is coupled to the node n7-6, a second terminal of the transistor M6-6 is set at VGH and a control terminal of the transistor M6-6 is coupled to the node n2-6. A first plate of the transistor C3-6 is coupled to the node n7-6 and a second plate of the capacitor C3-6 is set at VGH. A first terminal of the transistor M9-6 is set at VGH, a second terminal of the transistor M9-6 is coupled to the node n8-6 and a control terminal of the transistor M9-6 is coupled to the node n7-6. A first terminal of the transistor M10-6 is coupled to the node n8-6, a second terminal of the transistor M10-6 is set at VGL and a control terminal of the transistor M10-6 is coupled to the node n9-6. A first plate of the capacitor C4-6 is coupled to the node n8-6 and a second plate of the capacitor C4-6 is set at VGL.

[0118] Similarly, CK1 and CK2 for the odd number and even number stage scanner circuit are different.

[0119] The nth stage buffer has a same structure as that in Fig. 9 (a) and details are omitted for brevity.

[0120] For n=1, inputs of the 1st stage buffer or the 1st stage scanner circuit (PU (0) , PD (0) , GAN (0) ) can be start signals. For n=N, input PD (N+1) can be an end signal. The start signals and the end signals can be obtained by dummy scanner circuits.

[0121] Fig. 11 is a schematic diagram of an nth stage GOA unit and the corresponding timing chart according to an embodiment of this application. In Fig. 11, the discharge sub-circuit is coupled to a discharge clock signal CK3.

[0122] Referring to Fig. 11 (a) and Fig. 11 (b) , the nth stage GOA unit includes an nth stage scanner circuit and an nth stage buffer. The nth stage GOA unit includes transistors M1-7 to M13-7 and capacitors C1-7 to C4-7. Nodes n1, n2-7 to n7-7 are labeled in Fig. 11. The node n1 and the node n5-7 are output nodes of the nth stage buffer and the nth stage scanner circuit, and the node n6-7 and the node n7-7 are pull-up node and pull-down nodes of the nth stage scanner circuit, and outputs of the  node n6-7 and the node n7-7 are hereinafter referred to as PU (n) and PD (n) , respectively.

[0123] Provided the GOA circuit includes N stage GOA units, referring to Fig. 11 (a) , for 2≤n≤N-1, the nth stage scanner circuit receives inputs GAN (n-1) from an (n-1) th stage scanner circuit and n2-7 (n+1) from an (n+1) stage scanner circuit and outputs GAN (n) to be used as input for the (n+1) stage scanner circuit; and the nth stage buffer receives inputs PU (n-1) , PU (n) , PU (n+1) , PD (n-1) and PD (n) from the (n-1) th stage scanner circuit to an (n+1) th stage scanner circuit and outputs OUT (n) to an nth stage gate line.

[0124] The nth stage scanner circuit includes transistors M1-7, M2-7, M3-7, M4-7, M5-7, M6-7, M7-7 and M8-7 and capacitors C1-7, C2-7 and C3-7. A first terminal of the transistor M1-7 is configured to receive the input GAN (n-1) , a second terminal of the transistor M1-7 is coupled to the node n4-7 and a control terminal of the transistor M1-7 is coupled to a first clock signal CK1. A first terminal of the transistor M7-7 is coupled to the node n4-7, a second terminal of the transistor M7-7 is coupled to the node n7-7 and a control terminal of the transistor M7-7 is set at a constant low voltage VGL. A first terminal of the transistor M5-7 is coupled to the node n5-7, a second terminal of the transistor M5-7 is set at VGL and a control terminal of the transistor M5-7 is coupled to the node n7-7. The capacitor C2-7 is coupled between the node n7-7 and the node n5-7. A first terminal of the transistor M2-7 is coupled to the node n2-7, a second terminal of the transistor M2-7 is configured to receive PU (n-1) and a control terminal of the transistor M2-7 is configured to receive GAN (n-1) . A first terminal of the transistor M3-7 is coupled to the first clock signal CK1, a second terminal of the transistor M3-7 is coupled to the node n6-7 and a control terminal of the transistor M3-7 is coupled to the node n2-7. a first plate of the capacitor C3-7 is coupled to the node n2-7 and a second plate of the capacitor C3-7 is coupled to CK1. A first terminal of the transistor M6-7 is coupled to the node n6-7, a second terminal of the transistor M6-7 is set at VGH and a control terminal of the transistor M6-7 is coupled to the node n4-7. A first terminal of the transistor M8-7 is set at VGL, a second terminal of the transistor M8-7 is coupled to the node n6-7 and a control terminal of the transistor M8-7 is coupled to receive the signal n2-7 (n+1) from node n2-7 in the (n+1) th stage scanner circuit. A first plate of the capacitor C1-7 is coupled to the node n6-7 and a second plate of the capacitor C1-7 is set at VGH. A first terminal of the transistor M4-7 is set at VGH, a second terminal of the transistor M4-7 is coupled to the node n5-7 and a control terminal of the transistor M4-7 is coupled to the node n6-7. The transistor M8-7 can output the VGL to the PU (n) , so that a low level is ensured for PU (n) , resulting in a better driving margin to drive the transistors in the nth stage buffer is expected.

[0125] Similarly, CK1 and CK2 for the odd number and even number stage scanner circuit are different.

[0126] The nth stage buffer includes transistors M9-7, M10-7, M11-7, M12-7, M13-7, M14-7, M15-7, and M16-7, and a capacitor C4-7. The pull-up sub-circuit includes the transistors M14-7 and M15-7, where a first terminal of the transistor M14-7 is set at VGH, a second terminal of the transistor M14-7 is coupled to a first terminal of the transistor M15-7 and a  control terminal of the transistor M14-7 is coupled to PU (n-1) ; and a second terminal of the transistor M15-7 is coupled to the node n1 and a control terminal of the transistor M15-7 is coupled to PU (n+1) . The pull-down sub-circuit includes the transistors M16-7, where a first terminal of the transistor M16-7 is coupled to the node n1, a second terminal of the transistor M16-7 is set at VGL and a control terminal of the transistor M16-7 is coupled to PD (n) . The discharge sub-circuit includes the transistors M9-7, M10-7, M11-7, M12-7, and M13-7 and the capacitor C4-7, where a first terminal of the transistor M13-7 is coupled to a third clock signal CK3 which is a discharge clock signal, a second terminal of the transistor M13-7 is coupled to the first node n1 and a control terminal of the transistor M13-7 is coupled to the node n3-7; a first terminal of the transistor M11-7 is set at VGH, a second terminal of the transistor M11-7 is coupled to a first terminal of the transistor M12-7 and a control terminal of the transistor M11-7 is coupled to PU (n-1) ; a second terminal of the transistor M12-7 is coupled to the node n3-7 and a control terminal of the transistor M12-7 is coupled to PU (n+1) ; a first terminal of the transistor M9-7 is coupled to the node n3-7, a second terminal of the transistor M9-7 is coupled to PU (n) and a control terminal of the transistor M9-7 is coupled to the PD (n-1) ; the capacitor C4-7 is coupled between the node n3-7 and the node n1; and a first terminal of the transistor M10-7 is coupled to the node n3-7, a second terminal of the transistor M10-7 is coupled to the PU (n) and a control terminal of the transistor M10-7 is coupled to the PU (n+1) .

[0127] For n=1, inputs of the 1st stage buffer or the 1st stage scanner circuit (PU (0) , PD (0) , and GAN (0) ) can be start signals. For n=N, input PU (N+1) , PD (N+1) and n2-7 (n+1) can be end signals. The start signals and the end signals can be obtained by dummy scanner circuits.

[0128] Fig. 11 (c) is a schematic diagram of the corresponding timing chart to Fig. 11 (a) and Fig. 11 (b) . Referring to Fig. 11 (c) , VGH is output through the transistors M14-7 and M15-7 when PU (n-1) and PU (n+1) are both at the effective voltage (low level for P-type transistors in Fig. 11) . The discharge clock signal CK3 is output through the transistor M13-7 when the node n3-7 is at the effective voltage. VGL is output through the transistor M16-7 when PD (n) is at the effective voltage. From the output waveform, it is obvious that at the rising edge and the falling edge of the output scanning signal, there is a step, the step may be at a level of a ground voltage GND, or at other voltage levels.

[0129] As shown for Fig. 5 to Fig. 11, pulse widths of the output signal OUT (n) can be wider than those of the clock signals CK1, CK2 and CK3. In fact, it is possible that pulse width of OUT (n) can range from 1H to xH, x＞1, where 1H is a horizontal scanning period, which is a time period obtained by dividing one frame period by M, where M is the number of pixel lines.

[0130] It is to be noted that in the embodiments from Fig. 5 to Fig. 11, the effective voltage that drives the gate line is a low voltage level pulse, but it is not actually limited thereto. In fact, the effective voltage that drives the gate line may also be a high voltage level pulse.

[0131] It is also to be noted that scanner circuit and buffer pairs shown from Fig. 5 to Fig. 11 are not limited thereto. For a same buffer, structures of the scanner circuits can be different as long as they can output the same PU (n) , PD (n) and GAN (n) , for example, GOA units in Fig. 9 and Fig. 10 have a same buffer. For the same scanner circuit, more than one buffer may exist to output a desired OUT (n) , for example, GOA units Fig. 5 and Fig. 6 have a same scanner circuit. And it is obvious that there may be other structures of scanner circuits or buffers for any of the scanner circuit or buffer shown in Fig. 5 to Fig. 11.

[0132] In the scanner circuit shown in Fig. 5 to Fig. 11, the scanner circuit can be divided into two parts: a first unit and a second unit, where the second unit includes the high side transistor and the low side transistor and the second unit is configured to output GAN (n) , and the first unit is other parts of the scanner circuit and is configured to receive an input CK1, CK2 and GAN (n-1) and output PU (n) and PD (n) to the second unit.

[0133] Optionally, in some embodiments of the present application, the above-mentioned transistor may be a thin-film transistor (TFT) . In some embodiments, the TFT may be made through a semiconductor process such as low temperature polysilicon (LTPS) , low temperature polycrystalline oxide (LTPO) , indium gallium zinc oxide (IGZO) , or amorphous silicon (aSi) .

[0134] Optionally, in some embodiments of the present application, the above-mentioned transistor may be a P-type metal oxide semiconductor (PMOS) transistor.

[0135] Optionally, in some embodiments of the present application, the above-mentioned transistor may be an N-type metal-oxide-semiconductor (NMOS) transistor.

[0136] An embodiment of this application also provides a display module, and the display module includes one of the GOA circuits from Fig. 2 to Fig. 11.

[0137] An embodiment of this application also provides an electronic device, and the electronic includes the above display module.

[0138] The foregoing descriptions are merely specific implementations of the present application, but are not intended to limit the protection scope of the present application. Any variation or replacement readily figured out by a person skilled in the art within the technical scope disclosed in the present application shall fall within the protection scope of the present application.Therefore, the protection scope of the present application shall be subject to the protection scope of the claims.

Claims

1.A gate on array circuit, comprising a plurality of stages of gate on array units, wherein each gate on array unit comprises:a scanner circuit (210) and a buffer (220) , wherein the buffer (220) is configured to output a scanning signal to a first node (n1) , wherein the first node (n1) is coupled to a gate line; and the buffer (220) comprises a pull-up sub-circuit (222) , a pull-down sub-circuit (224) and a discharge sub-circuit (226) ;the scanner circuit (210) is configured to control an input of the buffer (220) ;the pull-up sub-circuit (222) is coupled to a first voltage terminal which provides a first voltage, and the pull-up sub-circuit (222) is configured to output the first voltage to the first node (n1) ;the pull-down sub-circuit (224) is coupled to a second voltage terminal which provides a second voltage, and the pull-down sub-circuit (224) is configured to output the second voltage to the first node (n1) ; andthe discharge sub-circuit (226) is configured to output a first step at a third voltage during a falling edge and a rising edge of the scanning signal, wherein the third voltage is lower than the first voltage and higher than the second voltage.2.The gate on array circuit according to claim 1, wherein the third voltage is at a ground voltage.3.The gate on array circuit according to claim 2, the discharge sub-circuit (226) is coupled to a ground voltage terminal which provides the ground voltage.4.The gate on array circuit according to claim 1 or 2, wherein the discharge sub-circuit (226) is coupled to a discharge clock line which provides a discharge clock signal, wherein the discharge clock signal has the first step at the third voltage during a falling edge and a rising edge of the discharge clock signal.5.The gate on array circuit according to claim 4, wherein a high level of the discharge clock signal is at the first voltage and a low level of the discharge clock signal is at the second voltage.6.The gate on array circuit according to any one of claims 1 to 5, wherein an nth stage scanner circuit is configured to receive a first input signal, an nth stage pull-up sub-circuit is configured to receive a second input signal, an nth stage pull-down sub-circuit is configured to receive a third input signal and an nth stage discharge sub-circuit is configured to receive a fourth input signal, wherein the first input signal comprises a first clock signal, a second clock signal and an nth stage first start pulse signal, and the nth stage scanner circuit comprises a first unit and a second unit, wherein the first unit is configured to output an nth stage pull-up signal and an nth stage pull-down signal to the second unit according to the first input signal, and the second unit is configured to output an nth stage second start pulse signal according to the nth stage pull-up signal and the  nth stage pull-down signal, wherein the nth stage first start pulse signal is an (n-1) th stage second start pulse signal.7.The gate on array circuit according to claim 6, the nth stage pull-up signal has a pulse width bigger than a pulse width of the first clock signal and a pulse width of the second clock signal; and / or, the nth stage pull-down signal has a pulse width bigger than a pulse width of the first clock signal and a pulse width of the second clock signal.8.The gate on array circuit according to claim 6 or 7, wherein the second input signal comprises the (n-1) th stage pull-up signal and the (n+1) th stage pull-up signal and the nth stage pull-up sub-circuit comprises a sixth pull-up transistor (M14-7) and a seventh pull-up transistor (M15-7) , wherein a first terminal of the sixth pull-up transistor (M14-7) is set at the first voltage, a second terminal of the sixth pull-up transistor (M14-7) is coupled to a first terminal of the seventh pull-up transistor (M15-7) and a control terminal of the sixth pull-up transistor (M14-7) is coupled to the (n-1) th stage pull-up signal; and a second terminal of the seventh pull-up transistor (M15-7) is coupled to the first node (n1) and a control terminal of the seventh pull-up transistor (M15-7) is coupled to the (n+1) th stage pull-up signal.9.The gate on array circuit according to any one of claims 6 to 8, wherein the third input signal comprises the nth stage pull-down signal, and the nth stage pull-down sub-circuit comprises an eleventh pull-down transistor (M16-7) , wherein a first terminal of the eleventh pull-down transistor (M16-7) is coupled to the first node (n1) , a second terminal of the eleventh pull-down transistor (M16-7) is set at the second voltage and a control terminal of the eleventh pull-down transistor (M16-7) is coupled to the nth stage pull-down signal.10.The gate on array circuit according to any one of claims 6 to 9, wherein the fourth input signal comprises the nth stage pull-up signal, an (n-1) th stage pull-up signal, an (n+1) th stage pull-up signal, an (n-1) th stage pull-down signal and an (n+1) th stage pull-down signal, and the nth stage discharge sub-circuit comprises a twentieth discharge transistor (M9-7) , a twenty-first discharge transistor (M10-7) , a twenty-second discharge transistor (M11-7) , an twenty-third discharge transistor (M12-7) , a twenty-fourth discharge transistor (M13-7) , and a fifth capacitor (C4-7) , wherein a first terminal of the twenty-fourth discharge transistor (M13-7) is coupled to a discharge clock signal, wherein the discharge clock signal has the first step at the third voltage during a falling edge and a rising edge of the discharge clock signal, a second terminal of the twenty-fourth discharge transistor (M13-7) is coupled to the first node (n1) and a control terminal of the twenty-fourth discharge transistor (M13-7) is coupled to an eighth node (n3-7) ; a first terminal of the twenty-second discharge transistor (M11-7) is set at the first voltage, a second terminal of the twenty-second discharge transistor (M11-7) is coupled to a first terminal of the twenty-third discharge transistor (M12-7) and a control terminal of the twenty-second discharge transistor (M11-7) is coupled to the (n-1) th stage pull-up signal; a second terminal of the twenty-third discharge transistor (M12-7) is coupled to the eighth node (n3-7) and a control terminal of the twenty-third discharge transistor (M12-7) is coupled to the (n+1) th stage pull-up signal; a first terminal of the twentieth discharge transistor (M9-7) is coupled to the eighth node (n3-7) , a second terminal of the twentieth discharge transistor (M9-7)  is coupled to the nth stage pull-up signal and a control terminal of the twentieth discharge transistor (M9-7) is coupled to the (n-1) th stage pull-down signal; the fifth capacitor (C4-7) is coupled between the eighth node (n3-7) and the first node (n1) ; and a first terminal of the twenty-first discharge transistor (M10-7) is coupled to the eighth node (n3-7) , a second terminal of the twenty-first discharge transistor (M10-7) is coupled to the nth stage pull-up signal and a control terminal of the twenty-first discharge transistor (M10-7) is coupled to the (n+1) th stage pull-down signal.11.The gate on array circuit according to claim 6 or 7, wherein the second input signal comprises the nth stage pull-up signal, the nth stage pull-up sub-circuit comprises a first pull-up transistor, a first terminal of the first pull-up transistor is set at the first voltage, a second terminal of the first pull-up transistor is coupled to the first node (n1) and a control terminal of the first pull-up transistor is coupled to the nth stage pull-up signal.12.The gate on array circuit according to any one of claims 6, 7 and 11, wherein the third input signal comprises the nth stage pull-up signal, an (n-1) th stage pull-down signal and an (n+1) th stage pull-down signal, the nth stage pull-down sub-circuit comprises a first pull-down transistor (M10-1) , a second pull-down transistor (M11-1) , a third pull-down transistor (M13-1) and a first capacitor (C4-1) , wherein a first terminal of the third pull-down transistor (M13-1) is coupled to the first node (n1) , a second terminal of the third pull-down transistor (M13-1) is set at the second voltage and a control terminal of the third pull-down transistor (M13-1) is coupled to a second node (n6-1) ; a first terminal of the first pull-down transistor (M10-1) is set at the first voltage, a second terminal of the first pull-down transistor (M10-1) is coupled to the second node (n6-1) and a control terminal of the first pull-down transistor (M10-1) is coupled to the nth stage pull-up signal; a first terminal of the second pull-down transistor (M11-1) is coupled to the (n-1) th stage pull-down signal, a second terminal of the second pull-down transistor (M11-1) is coupled to the second node (n6-1) and a control terminal of the second pull-down transistor (M11-1) is coupled to the (n+1) th stage pull-down signal; and a first plate of the first capacitor (C4-1) is coupled to the second node (n6-1) and a second plate of the first capacitor (C4-1) is set at the second voltage.13.The gate on array circuit according to any one of claims 6, 7, 11 and 12, wherein the fourth input signal comprises an (n-1) th stage pull-up signal, an (n+1) th stage pull-up signal, an (n-1) th stage pull-down signal and an (n+1) th stage pull-down signal, and the nth stage discharge sub-circuit comprises a first discharge transistor (M8-1) , a second discharge transistor (M9-1) , a third discharge transistor (M12-1) and a second capacitor (C5-1) , wherein a first terminal of the third discharge transistor (M12-1) is set at a ground voltage, a second terminal of the third discharge transistor (M12-1) is coupled to the first node (n1) and a control terminal of the third discharge transistor (M12-1) is coupled to a third node (n7-1) ; a first terminal of the first discharge transistor (M8-1) is coupled to the (n-1) th stage pull-up signal, a second terminal of the first discharge transistor (M8-1) is coupled to the third node (n7-1) and a control terminal of the first discharge transistor (M8-1) is coupled to the (n+1) th stage pull-down signal; a first terminal of the second discharge transistor (M9-1) is coupled to the (n+1) th stage pull-up signal,  a second terminal of the second discharge transistor (M9-1) is coupled to the third node (n7-1) and a control terminal of the second discharge transistor (M9-1) is coupled to the (n-1) th stage pull-down signal; and a first plate of the second capacitor (C5-1) is set at the ground voltage and a second plate of the second capacitor (C5-1) is coupled to the third node (n7-1) .14.The gate on array circuit according to claim 6 or 7, wherein the second input signal comprises the nth stage pull-up signal and an (n-2) th stage pull-up signal, and the nth stage pull-up sub-circuit comprises a second pull-up transistor (M12a-2) and a third pull-up transistor (M12b-2) , wherein a first terminal of the second pull-up transistor (M12a-2) is set at the first voltage, a second terminal of the second pull-up transistor (M12a-2) is coupled to a first terminal of the third pull-up transistor (M12b-2) and a control terminal of the second pull-up transistor (M12a-2) is coupled to the (n-2) th stage pull-up signal; and a second terminal of the third pull-up transistor (M12b-2) is coupled to the first node (n1) and a control terminal of the third pull-up transistor (M12b-2) is coupled to the nth stage pull-up signal.15.The gate on array circuit according to any one of claims 6, 7 and 14, wherein the third input signal comprises the nth stage pull-down signal, and the nth stage pull-down sub-circuit comprises a fourth pull-down transistor (M13-2) , wherein a first terminal of the fourth pull-down transistor (M13-2) is coupled to the first node (n1) , a second terminal of the fourth pull-down transistor (M13-2) is set at the second voltage and a control terminal of the fourth pull-down transistor (M13-2) is coupled to the nth stage pull-down signal.16.The gate on array circuit according to any one of claims 6, 7, 14 and 15, wherein the fourth input signal comprises the nth stage pull-up signal, an (n-1) th stage pull-up signal, an (n-2) th stage pull-up signal, an (n+1) th stage pull-down signal and an (n-2) th stage second start pulse signal, and the nth stage discharge sub-circuit comprises a fourth discharge transistor (M8-2) , a fifth discharge transistor (M9-2) , a sixth discharge transistor (M10-2) , a seventh discharge transistor (M11-2) and a third capacitor (C4-2) , wherein a first terminal of the seventh discharge transistor (M11-2) is coupled to a discharge clock signal, wherein the discharge clock signal has the first step at the third voltage during a falling edge and a rising edge of the discharge clock signal, a second terminal of the seventh discharge transistor (M11-2) is coupled to the first node (n1) and a control terminal of the seventh discharge transistor (M11-2) is coupled to a fourth node (n6-2) ; a first terminal of the sixth discharge transistor (M10-2) is set at the first voltage, a second terminal of the sixth discharge transistor (M10-2) is coupled to the fourth node (n6-2) and a control terminal of the sixth discharge transistor (M10-2) is coupled to the (n-2) th stage pull-up signal; a first terminal of the fourth discharge transistor (M8-2) is coupled to the nth stage pull-up signal, a second terminal of the fourth discharge transistor (M8-2) is coupled to the fourth node (n6-2) and a control terminal of the fourth discharge transistor (M8-2) is coupled to the (n-2) th stage second start pulse signal; a first terminal of the fifth discharge transistor (M9-2) is coupled to the (n-1) th stage pull-up signal, a second terminal of the fifth discharge transistor (M9-2) is coupled to the fourth node (n6-2) and a control terminal of the fifth discharge transistor (M9-2) is coupled to the (n+1) th stage pull-down signal; and a first plate  of the third capacitor (C4-2) is coupled to the fourth node (n6-2) and a second plate of the third capacitor (C4-2) is coupled to the first node (n1) .17.The gate on array circuit according to any one of claims 6, 7 and 11, wherein the third input signal comprises the nth stage pull-down signal and an (n+1) th stage pull-down signal, and the nth stage pull-down sub-circuit comprises a fifth pull-down transistor (M18-3) , and a sixth pull-down transistor (M20-3) , wherein a first terminal of the fifth pull-down transistor (M18-3) is coupled to the first node (n1) , a second terminal of the fifth pull-down transistor (M18-3) is coupled to a fifth node (n11-3) and a control terminal of the fifth pull-down transistor (M18-3) is coupled to the nth stage pull-down signal; and a first terminal of the sixth pull-down transistor (M20-3) is coupled to the fifth node (n11-3) , a second terminal of the sixth pull-down transistor (M20-3) is set at the second voltage and a control terminal of the sixth pull-down transistor (M20-3) is coupled to the (n+1) th stage pull-down signal.18.The gate on array circuit according to any one of claims 6, 7, 11 and 17, wherein the fourth input signal comprises the nth stage pull-down signal, an (n-1) th stage pull-up signal, an (n+1) th stage pull-up signal and an (n+1) th stage pull-down signal, and the nth stage discharge sub-circuit comprises an eighth discharge transistor (M21a-3) , a ninth discharge transistor (M21b-3) , a tenth discharge transistor (M18-3) and an eleventh discharge transistor (M19-3) , wherein a first terminal of the eighth discharge transistor (M21a-3) is coupled to the first node (n1) , a second terminal of the eighth discharge transistor (M21a-3) is coupled to a first terminal of the ninth transistor (M21b-3) and a control terminal of the eighth discharge transistor (M21a-3) is coupled to the (n-1) th stage pull-up signal; a second terminal of the ninth discharge transistor (M21b-3) is set at a ground voltage and a control terminal of the ninth discharge transistor (M21b-3) is coupled to the (n+1) th stage pull-down signal; a first terminal of the tenth discharge transistor (M18-3) is coupled to the first node (n1) , a second terminal of the tenth discharge transistor (M18-3) is coupled to a fifth node (n11-3) and a control terminal of the tenth discharge transistor (M18-3) is coupled to the nth stage pull-down signal; and a first terminal of the eleventh discharge transistor (M19-3) is coupled to the fifth node (n11-3) , a second terminal of the eleventh discharge transistor (M19-3) is set at a ground voltage and a control terminal of the eleventh discharge transistor (M19-3) is coupled to the (n+1) th stage pull-up signal.19.The gate on array circuit according to any one of claims 6, 7 and 11, wherein the third input signal comprises an (n-1) th stage pull-down signal and an (n+1) th stage pull-down signal, and the nth stage pull-down sub-circuit comprises a seventh pull-down transistor (M15a-4) and an eighth pull-down transistor (M15b-4) , wherein a first terminal of the seventh pull-down transistor (M15a-4) is coupled to the first node (n1) , a second terminal of the seventh pull-down transistor (M15a-4) is coupled to a first terminal of the eighth pull-down transistor (M15b-4) and a control terminal of the seventh pull-down transistor (M15a-4) is coupled to the (n-1) th stage pull-down signal; and a second terminal of the eighth pull-down transistor (M15b-4) is set at the second voltage and a control terminal of the eighth pull-down transistor (M15b-4) is coupled to the an (n+1) th stage pull- down signal.20.The gate on array circuit according to any one of claims 6, 7 11 and 19, wherein the fourth input signal comprises the nth stage pull-down signal, an (n-1) th stage pull-up signal and an (n+1) th stage pull-up signal, and the nth stage discharge sub-circuit comprises a twelfth discharge transistor (M11-4) , a thirteenth discharge transistor (M12-4) and a fourteenth discharge transistor (M13-4) , wherein a first terminal of the twelfth discharge transistor (M11-4) is coupled to the first node (n1) , a second terminal of the twelfth discharge transistor (M11-4) is coupled to a sixth node (n8-4) and a control terminal of the twelfth discharge transistor (M11-4) is coupled to the (n-1) th stage pull-up signal; a first terminal of the thirteenth discharge transistor (M12-4) is coupled to the sixth node (n8-4) , a second terminal of the thirteenth discharge transistor (M12-4) is set at a ground voltage and a control terminal of the thirteenth discharge transistor (M12-4) is coupled to the nth stage pull-down signal; and a first terminal of the fourteenth discharge transistor (M13-4) is coupled to the first node (n1) , a second terminal of the fourteenth discharge transistor (M13-4) is coupled to the sixth node (n8-4) and a control terminal of the fourteenth discharge transistor (M13-4) is coupled to the (n+1) th stage pull-up signal.21.The gate on array circuit according to claim 6 or 7, wherein the second input signal comprises the nth stage pull-up signal and an (n-1) th stage pull-up signal, and the nth stage pull-up sub-circuit comprises a fourth pull-up transistor (M21-5) and a fifth pull-up transistor (M22-5) , wherein a first terminal of the fourth pull-up transistor (M21-5) is set at the first voltage, a second terminal of the fourth pull-up transistor (M21-5) is coupled to a first terminal of the fifth pull-up transistor (M22-5) and a control terminal of the fourth pull-up transistor (M21-5) is coupled to the (n-1) th stage pull-up signal; and a second terminal of the fifth pull-up transistor (M22-5) is coupled to the first node (n1) and a control terminal of the fifth pull-up transistor (M22-5) is coupled to the nth stage pull-up signal.22.The gate on array circuit according to any one of claims 6, 7 and 21, wherein the third input signal comprises the nth stage pull-down signal and an (n-1) th stage pull-down signal, and the nth stage pull-down sub-circuit comprises a ninth pull-down transistor (M23-5) and a tenth pull-down transistor (M24-5) , wherein a first terminal of the ninth pull-down transistor (M23-5) is coupled to the first node (n1) , a second terminal of the ninth pull-down transistor (M23-5) is coupled to a first terminal of the tenth pull-down transistor (M24-5) and a control terminal of the ninth pull-down transistor (M23-5) is coupled to the (n-1) th stage pull-down signal; and a second terminal of the tenth pull-down transistor (M24-5) is set at the second voltage and a control terminal of the tenth pull-down transistor (M24-5) is coupled to the nth stage pull-down signal.23.The gate on array circuit according to any one of claims 6, 7, 21 and 22, wherein the fourth input signal comprises the nth stage pull-up signal, an (n-1) th stage pull-up signal, an (n-1) th stage pull-down signal and an (n+1) th stage pull-down signal, and the nth stage discharge sub-circuit comprises a fifteenth discharge transistor (M17-5) , a sixteenth discharge transistor (M18-5) , a seventeenth discharge transistor (M19-5) , an eighteenth discharge transistor (M20-5) , a nineteenth discharge transistor  M25-5 and a fourth capacitor (C5-5) , wherein a first terminal of the eighteenth discharge transistor (M20-5) is coupled to a discharge clock signal, wherein the discharge clock signal has the first step at the third voltage during a falling edge and a rising edge of the discharge clock signal, a second terminal of the eighteenth discharge transistor (M20-5) is coupled to the first node (n1) and a control terminal of the eighteenth discharge transistor (M20-5) is coupled to a seventh node (n11-5) ; a first terminal of the seventeenth discharge transistor (M19-5) is set at the first voltage, a second terminal of the seventeenth discharge transistor (M19-5) is coupled to a first terminal of the nineteenth discharge transistor (M25-5) and a control terminal of the seventeenth discharge transistor (M19-5) is coupled to the (n-1) th stage pull-up signal; a second terminal of the nineteenth discharge transistor M25-5 is coupled to the seventh node (n11-5) and a control terminal of the nineteenth discharge transistor (M25-5) is coupled to the nth stage pull-up signal; a first terminal of the fifteenth discharge transistor (M17-5) is coupled to the nth stage pull-up signal, a second terminal of the fifteenth discharge transistor (M17-5) is coupled to the seventh node (n11-5) and a control terminal of the fifteenth discharge transistor (M17-5) is coupled to the (n-1) th stage pull-down signal; the fourth capacitor (C5-5) is coupled between the seventh node (n11-5) and the first node (n1) ; and a first terminal of the sixteenth discharge transistor (M18-5) is coupled to the (n-1) th stage pull-up signal, a second terminal of the sixteenth discharge transistor (M18-5) is coupled to the seventh node (n11-5) and a control terminal of the sixteenth discharge transistor (M18-5) is coupled to the (n+1) th stage pull-down signal.24.The gate on array circuit according to any one of claims 1 to 23, wherein a pulse width of the scanning signal is bigger than 1H.25.A display module, comprising the gate on array circuit according to any one of claims 1 to 24.26.An electronic device comprising the display module according to claim 24.

Images