Display substrate and display apparatus

Abstract

A display substrate is provided. The display substrate includes a base substrate; a semiconductor material layer on the base substrate; a first conductive layer on a side of the semiconductor material layer away from the base substrate; a first signal line layer on a side of the first conductive layer away from the base substrate; a first transparent conductive layer on a side of the first signal line layer away from the base substrate; a second transparent conductive layer on a side of the first transparent conductive layer away from the base substrate; and a third transparent conductive layer on a side of the second transparent conductive layer away from the base substrate. An orthographic projection of a first electrode on the base substrate partially overlaps with, and is partially non-overlapping with, an orthographic projection of a connecting electrode on the base substrate.

Description

DISPLAY SUBSTRATE AND DISPLAY APPARATUSTECHNICAL FIELD

[0001] The present invention relates to display technology, more particularly, to a display substrate and a display apparatus.BACKGROUND

[0002] A liquid crystal display apparatus includes an array substrate and a color filter substrate assembled together, and a liquid crystal layer between the array substrate and the color filter substrate. The liquid crystal layer includes liquid crystal molecules. A liquid crystal display device produces an image by applying an electric field to a liquid crystal layer between the array substrate and the color filter substrate. In response to the electric field applied to the liquid crystal layer, the liquid crystal molecules in the liquid crystal layer rotate. Thus, the electric field changes an alignment direction of the liquid crystal molecules in the liquid crystal layer. Light transmittance of the liquid crystal layer is adjusted when the alignment direction of the liquid crystal molecules changes.SUMMARY

[0003] In one aspect, the present disclosure provides a display substrate, comprising a base substrate; a semiconductor material layer on the base substrate, wherein the semiconductor material layer comprises an active layer of a transistor; a first conductive layer on a side of the semiconductor material layer away from the base substrate; a first signal line layer on a side of the first conductive layer away from the base substrate, wherein the first signal line layer comprises a plurality of data lines; a first transparent conductive layer on a side of the first signal line layer away from the base substrate, wherein the first transparent conductive layer comprises a connecting electrode connected to a drain electrode of the transistor; a second transparent conductive layer on a side of the first transparent conductive layer away from the base substrate, wherein the second transparent conductive layer comprises a first electrode connected to the drain electrode of the transistor through the connecting electrode; and a third transparent conductive layer on a side of the second transparent conductive layer away from the base substrate, wherein the third transparent conductive layer comprises a second electrode spaced apart from the first electrode; wherein an orthographic projection of the first electrode on the base substrate partially overlaps with, and is partially non-overlapping with, an orthographic projection of the connecting electrode on the base substrate.

[0004] Optionally, the first conductive layer comprises a gate electrode of the transistor; and the orthographic projection of the connecting electrode on the base substrate at least partially overlaps with an orthographic projection of the gate electrode on the base substrate.

[0005] Optionally, the orthographic projection of the connecting electrode on the base substrate at least partially overlaps with an orthographic projection of the active layer on the base substrate.

[0006] Optionally, the orthographic projection of the connecting electrode on the base substrate at least partially overlaps with an orthographic projection of a source electrode of the transistor on the base substrate.

[0007] Optionally, the orthographic projection of the connecting electrode on the base substrate is non-overlapping with the orthographic projection of a gate electrode of the transistor on the base substrate, is non-overlapping with the orthographic projection of the active layer on the base substrate, and is non-overlapping with the orthographic projection of a source electrode of the transistor on the base substrate.

[0008] Optionally, the display substrate further comprises a first planarization layer spacing apart the first transparent conductive layer and the second transparent conductive layer; a second passivation layer spacing apart the second transparent conductive layer and the third transparent conductive layer; a spacer layer on a side of the third transparent conductive layer away from the base substrate; and a recess recessing at least partially into the first planarization layer and / or the second passivation layer; wherein the spacer layer comprises a plurality of spacers; and a respective spacer of the plurality of spacers is at least partially in the recess.

[0009] Optionally, an orthographic projection of the respective spacer on the base substrate at least partially overlaps with an orthographic projection of the first electrode on the base substrate, and at least partially overlaps with an orthographic projection of the second electrode on the base substrate.

[0010] Optionally, the display substrate further comprises a second passivation layer spacing apart the second transparent conductive layer and the third transparent conductive layer; and an electrode conductive layer on a side of the second passivation layer away from the base substrate, and on a side of the third transparent conductive layer closer to the base substrate; wherein the electrode conductive layer comprises a plurality of electrode lines; and an electrode line of the plurality of electrode lines is connected to the second electrode.

[0011] Optionally, the display substrate further comprises a light shielding layer on a side of the first conductive layer closer to the base substrate; wherein the light shielding layer comprises one or more light shields; and an orthographic projection of a respective light shield of the one or more light shields on the base substrate at least partially overlaps with an orthographic projection of the active layer on the base substrate.

[0012] Optionally, the first conductive layer comprises a plurality of gate lines; a respective gate line of the plurality of gate lines comprises a gate electrode of the transistor and a first portion directly connected to the gate electrode; an orthographic projection of the gate electrode on the base substrate overlaps with an orthographic projection of the active layer on the base substrate; an orthographic projection of the first portion on the base substrate is non-overlapping with the orthographic projection of the active layer on the base substrate; a portion of a boundary of the orthographic projection of the first portion on the base substrate intersects with a portion of a boundary of an orthographic projection of a drain electrode of the transistor on the base substrate; and an included angle between the portion of the boundary of the orthographic projection of the first portion on the base substrate and the portion of the boundary of the orthographic projection of the drain electrode on the base substrate is in a range of 45 degrees to 135 degrees.

[0013] Optionally, an orthographic projection of the active layer on the base substrate is non-overlapping with an orthographic projection of the plurality of data lines on the base substrate.

[0014] Optionally, an orthographic projection of the active layer on the base substrate at least partially overlaps with, and is at least partially non-overlapping with, an orthographic projection of the plurality of data lines on the base substrate.

[0015] Optionally, a source electrode, the active layer, and a drain electrode of the transistor are parts of a unitary structure having a number 7 shape.

[0016] Optionally, the display substrate comprises a plurality of transistors; wherein a respective transistor of the plurality of transistors comprises an active layer, a gate electrode, a source electrode, and a drain electrode; the display substrate further comprises a plurality of semiconductor blocks; a respective semiconductor block of the plurality of semiconductor blocks comprises the active layer, the source electrode, and the drain electrode in the respective transistor; the plurality of transistors are arranged in a plurality of rows; the display substrate further comprises a plurality of gate lines; a respective data line of the plurality of data lines extends along a first direction; a respective gate line of the plurality of gate lines extends along a second direction; the first direction and the second direction are different from each other; a respective semiconductor block of semiconductor blocks in a first adjacent row of the plurality of rows of transistors extends along a third direction; a respective semiconductor block of semiconductor blocks in a second adjacent row of the plurality of rows of transistors extends along a fourth direction; the first adjacent row and the second adjacent row are adjacent to each other; and the third direction and the fourth direction are different from each other.

[0017] Optionally, the display substrate further comprises a first planarization layer on a side of the first transparent conductive layer away from the base substrate and on a side of the second transparent conductive layer closer to the base substrate; and a second planarization layer on a side of the first planarization layer away from the base substrate and on a side of the second transparent conductive layer closer to the base substrate; wherein the second planarization layer comprises a plurality of lenses; a respective lens of the plurality of lenses is at least partially in a respective subpixel of a plurality of subpixels; and the respective lens is on a side of the first planarization layer away from the base substrate, and is on a side of the second transparent conductive layer closer to the base substrate.

[0018] Optionally, the respective lens is in direct contact with the first planarization layer, and in direct contact with the first electrode in the second transparent conductive layer.

[0019] Optionally, an orthographic projection of the respective lens on the base substrate at least partially overlaps with orthographic projections of two adjacent data lines of the plurality of data lines on the base substrate, respectively, and at least partially overlaps with orthographic projections of two adjacent gate lines of a plurality of gate lines on the base substrate, respectively.

[0020] Optionally, a respective data line of the plurality of data lines extends along a first direction; a respective gate line of the plurality of gate lines extends along a second direction; the first direction and the second direction are different from each other; an overlapping area between the orthographic projection of the respective lens on the base substrate and each of the orthographic projections of two adjacent gate lines of the plurality of gate lines on the base substrate has a width along the first direction in a range of 0.1 μm to 3 μm; and an overlapping area between the orthographic projection of the respective lens on the base substrate and each of the orthographic projections of two adjacent data lines of the plurality of data lines on the base substrate has a width along the second direction in a range of 0.1 μm to 3.0 μm.

[0021] In another aspect, the present disclosure provides a display panel, comprising the display substrate described herein, and a counter substrate.

[0022] In another aspect, the present disclosure provides a display apparatus, comprising the display substrate described herein, a counter substrate, and a back light; wherein the display substrate further comprises a second passivation layer on a side of the plurality of lenses away from the base substrate; wherein the respective lens has a thickness in a range of 1.0 μm to 4.0 μm; and a surface of the respective lens in contact with the second passivation layer is spaced apart from the back light by a distance in a range of 3 μm to 8 μm.

[0023] BRIEF DESCRIPTION OF THE FIGURES

[0024] The following drawings are merely examples for illustrative purposes according to various disclosed embodiments and are not intended to limit the scope of the present invention.

[0025] FIG. 1A is a schematic diagram illustrating several layers in a portion of a display substrate in some embodiments according to the present disclosure.

[0026] FIG. 1B is a schematic diagram illustrating the structure of a light shielding layer in the portion of a display substrate depicted in FIG. 1A.

[0027] FIG. 1C is a schematic diagram illustrating the structure of a semiconductor material layer in the portion of a display substrate depicted in FIG. 1A.

[0028] FIG. 1D is a schematic diagram illustrating the structure of a first conductive layer in the portion of a display substrate depicted in FIG. 1A.

[0029] FIG. 1E is a schematic diagram illustrating the structure of a first signal line layer in the portion of a display substrate depicted in FIG. 1A.

[0030] FIG. 1F is a schematic diagram illustrating the structure of a first transparent conductive layer in the portion of a display substrate depicted in FIG. 1A.

[0031] FIG. 1G is a schematic diagram illustrating the structure of a second transparent conductive layer in the portion of a display substrate depicted in FIG. 1A.

[0032] FIG. 1H is a schematic diagram illustrating the structure of an electrode signal line layer in the portion of a display substrate depicted in FIG. 1A.

[0033] FIG. 1I is a schematic diagram illustrating the structure of a third transparent conductive layer in the portion of a display substrate depicted in FIG. 1A.

[0034] FIG. 2 is a cross-sectional view of a display substrate along a line corresponding to an A-A’ line depicted in FIG. 1A.

[0035] FIG. 3 is a cross-sectional view of a display substrate in some embodiments according to the present disclosure.

[0036] FIG. 4A is a schematic diagram illustrating several layers in a portion of a display substrate in some embodiments according to the present disclosure.

[0037] FIG. 4B is a schematic diagram illustrating the structure of a semiconductor material layer in the portion of a display substrate depicted in FIG. 4A.

[0038] FIG. 4C is a schematic diagram illustrating the structure of a first conductive layer in the portion of a display substrate depicted in FIG. 4A.

[0039] FIG. 4D is a schematic diagram illustrating the structure of a first signal line layer in the portion of a display substrate depicted in FIG. 4A.

[0040] FIG. 4E is a schematic diagram illustrating the structure of a first transparent conductive layer in the portion of a display substrate depicted in FIG. 4A.

[0041] FIG. 4F is a schematic diagram illustrating the structure of a second transparent conductive layer in the portion of a display substrate depicted in FIG. 4A.

[0042] FIG. 4G is a schematic diagram illustrating the structure of an electrode signal line layer in the portion of a display substrate depicted in FIG. 4A.

[0043] FIG. 4H is a schematic diagram illustrating the structure of a third transparent conductive layer in the portion of a display substrate depicted in FIG. 4A.

[0044] FIG. 5 is a schematic diagram illustrating the structure of a semiconductor material layer, a first conductive layer, and a first signal line layer in the portion of a display substrate depicted in FIG. 4A.

[0045] FIG. 6 is a cross-sectional view of a display substrate along a line corresponding to a B-B’ line depicted in FIG. 4A.

[0046] FIG. 7A is a zoom-in view of a zoom-in region ZR in FIG. 5.

[0047] FIG. 7B is a schematic diagram illustrating the structure of a semiconductor material layer in the zoom-in region depicted in FIG. 7A.

[0048] FIG. 7C is a schematic diagram illustrating the structure of a first conductive layer in the zoom-in region depicted in FIG. 7A.

[0049] FIG. 8 is a schematic diagram illustrating the structure of a semiconductor material layer, a first conductive layer, and a first signal line layer in the portion of a display substrate in some embodiments according to the present disclosure.

[0050] FIG. 9 is a schematic diagram illustrating the structure of a semiconductor material layer, a first conductive layer, and a first signal line layer in the portion of a display substrate in some embodiments according to the present disclosure.

[0051] FIG. 10 is a schematic diagram illustrating several layers in a portion of a display substrate in some embodiments according to the present disclosure.

[0052] FIG. 11 is a plan view of a plurality of lenses, a first conductive layer, and a first signal line layer in a display substrate in some embodiments according to the present disclosure.

[0053] FIG. 12 is a cross-sectional view of a display substrate in some embodiments according to the present disclosure along a line corresponding to a C-C’ line in FIG. 10.

[0054] FIG. 13A is a schematic diagram illustrating several layers in a portion of a display substrate in some embodiments according to the present disclosure.

[0055] FIG. 13B is a schematic diagram illustrating the structure of a first conductive layer in the portion of a display substrate depicted in FIG. 13A.

[0056] FIG. 13C is a schematic diagram illustrating the structure of a first signal line layer in the portion of a display substrate depicted in FIG. 13A.

[0057] FIG. 13D is a schematic diagram illustrating the structure of a second transparent conductive layer in the portion of a display substrate depicted in FIG. 13A.

[0058] FIG. 13E is a schematic diagram illustrating the structure of a third transparent conductive layer in the portion of a display substrate depicted in FIG. 13A.

[0059] FIG. 14 is a schematic diagram illustrating the structure of a respective slit in some embodiments according to the present disclosure.

[0060] FIG. 15 is a schematic diagram illustrating the structure of a respective slit in some embodiments according to the present disclosure.

[0061] FIG. 16 is a schematic diagram illustrating the structure of a respective slit in some embodiments according to the present disclosure.

[0062] FIG. 17 is a schematic diagram illustrating the structure of a respective slit in some embodiments according to the present disclosure.

[0063] FIG. 18 is a schematic diagram illustrating the structure of a respective slit in some embodiments according to the present disclosure.

[0064] FIG. 19 is a schematic diagram illustrating the structure of a respective subpixel in some embodiments according to the present disclosure.

[0065] FIG. 20 is a schematic diagram illustrating the structure of a respective subpixel in some embodiments according to the present disclosure.

[0066] FIG. 21 is a cross-sectional view of a display panel having a plurality of lenses in some embodiments according to the present disclosure.

[0067] FIG. 22 is a plan view of a display panel having a plurality of lenses in some embodiments according to the present disclosure.

[0068] FIG. 23 is a diagram illustrating a correlation between a thickness of a respective lens and a gain in light transmission efficiency in some embodiments according to the present disclosure.

[0069] FIG. 24 is a diagram illustrating a correlation between a thickness of a respective lens and a gain in light transmission efficiency in some embodiments according to the present disclosure.

[0070] FIG. 25 is a schematic diagram illustrating the structure of a semiconductor material layer, a first conductive layer, and a first signal line layer in the portion of a display substrate in some embodiments according to the present disclosure.

[0071] FIG. 26 is a cross-sectional view of a display substrate in some embodiments according to the present disclosure.

[0072] FIG. 27 is a cross-sectional view of a display panel in some embodiments according to the present disclosure.

[0073] FIG. 28 is a cross-sectional view of a display apparatus in some embodiments according to the present disclosure.

[0074] FIG. 29A to FIG. 29I illustrate a process of fabricating a display substrate in some embodiments according to the present disclosure.DETAILED DESCRIPTION

[0075] The disclosure will now be described more specifically with reference to the following embodiments. It is to be noted that the following descriptions of some embodiments are presented herein for purpose of illustration and description only. It is not intended to be exhaustive or to be limited to the precise form disclosed.

[0076] The present disclosure provides, inter alia, a display substrate and a display apparatus that substantially obviate one or more of the problems due to limitations and disadvantages of the related art. In one aspect, the present disclosure provides a display panel. In some embodiments, the display panel includes a base substrate; a semiconductor material layer on the base substrate, wherein the semiconductor material layer comprises an active layer of a transistor; a first conductive layer on a side of the semiconductor material layer away from the base substrate; a first signal line layer on a side of the first conductive layer away from the base substrate, wherein the first signal line layer comprises a plurality of data lines; a first transparent conductive layer on a side of the first signal line layer away from the base substrate, wherein the first transparent conductive layer comprises a connecting electrode connected to a drain electrode of the transistor; a second transparent conductive layer on a side of the first transparent conductive layer away from the base substrate, wherein  the second transparent conductive layer comprises a first electrode connected to the drain electrode of the transistor through the connecting electrode; and a third transparent conductive layer on a side of the second transparent conductive layer away from the base substrate, wherein the third transparent conductive layer comprises a second electrode spaced apart from the first electrode. Optionally, an orthographic projection of the first electrode on the base substrate partially overlaps with, and is partially non-overlapping with, an orthographic projection of the connecting electrode on the base substrate.

[0077] With the development in liquid crystal display technology, there is increasing demands on higher resolution of the liquid crystal display panel. With traditional RGB pixel arrangements, there is a limit of approximately 2000 pixels per inch (PPI) due to material and process capabilities. The inventors of the present disclosure discover that, however, hexagonal or polygonal pixel design proposals can potentially increase the resolution to 2500+ PPI without altering the subpixel size, by optimizing display algorithms. The advantage of a hexagonal pixel layout is that it can use space more efficiently since hexagons leave less unused space when tiling a plane compared to squares or rectangles. This is particularly important for near-eye displays (NEDs) such as VR (Virtual Reality) , AR (Augmented Reality) , and MR (Mixed Reality) , where high PPI is critical due to the proximity of the screen to the user's eyes. Higher PPI is required to ensure image clarity and to avoid the visibility of pixel grid structures.

[0078] Low-Temperature Polycrystalline Oxide (LTPO) technology is an advanced backplane technology that allows for finer control over screen refresh rates and helps to improve energy efficiency. The inventors of the present disclosure further discover that, combining LTPO with hexagonal pixel design could result in an efficient display technology with high aperture ratios and low crosstalk, significant for enhancing display quality and reducing energy consumption.

[0079] FIG. 1A is a schematic diagram illustrating several layers in a portion of a display substrate in some embodiments according to the present disclosure. FIG. 1B is a schematic diagram illustrating the structure of a light shielding layer in the portion of a display substrate depicted in FIG. 1A. FIG. 1C is a schematic diagram illustrating the structure of a semiconductor material layer in the portion of a display substrate depicted in FIG. 1A. FIG. 1D is a schematic diagram illustrating the structure of a first conductive layer in the portion of a display substrate depicted in FIG. 1A. FIG. 1E is a schematic diagram illustrating the structure of a first signal line layer in the portion of a display substrate depicted in FIG. 1A. FIG. 1F is a schematic diagram illustrating the structure of a first transparent conductive layer in the portion of a display substrate depicted in FIG. 1A. FIG. 1G is a schematic diagram illustrating the structure of a second transparent conductive layer in the portion of a display substrate depicted in FIG. 1A. FIG. 1H is a schematic diagram illustrating the structure of an  electrode signal line layer in the portion of a display substrate depicted in FIG. 1A. FIG. 1I is a schematic diagram illustrating the structure of a third transparent conductive layer in the portion of a display substrate depicted in FIG. 1A. FIG. 2 is a cross-sectional view of a display substrate along a line corresponding to an A-A’ line depicted in FIG. 1A. As used herein, the term “transparent” means at least 50 percent (e.g., at least 60 percent, at least 70 percent, at least 80 percent, at least 90 percent, and at least 95 percent) of an incident light in the visible wavelength range transmitted therethrough.

[0080] Referring to FIG. 1A to FIG. 1I, and FIG. 2, the display substrate in some embodiments includes a base substrate BS; a buffer layer BUF on the base substrate BS; an insulating layer IN on a side of the buffer layer BUF away from the base substrate BS; a light shielding layer LSL on a side of the insulating layer IN away from the base substrate BS; a first inter-layer dielectric layer ILD1 on a side of the light shielding layer LSL away from the base substrate BS; a semiconductor material layer SML on a side of the first inter-layer dielectric layer ILD1 away from the base substrate BS; a gate insulating layer GI on a side of the semiconductor material layer SML away from the base substrate BS; a first conductive layer CL1 on a side of the gate insulating layer GI away from the base substrate BS; a second inter-layer dielectric layer ILD2 on a side of the first conductive layer CL1 away from the base substrate BS; a first signal line layer SL1 on a side of the second inter-layer dielectric layer ILD2 away from the base substrate BS; a first passivation layer PVX1 on a side of the first signal line layer SL1 away from the base substrate BS; a first transparent conductive layer TCL1 on a side of the first passivation layer PVX1 away from the base substrate BS; a first planarization layer PLN1 on a side of the first transparent conductive layer TCL1 away from the base substrate BS; a second transparent conductive layer TCL2 on a side of the first planarization layer PLN1 away from the base substrate BS; a second passivation layer PVX2 on a side of the second transparent conductive layer TCL2 away from the base substrate BS; an electrode conductive layer ECL on a side of the second passivation layer PVX2 away from the base substrate BS; a third transparent conductive layer TCL3 on a side of the electrode conductive layer ECL away from the base substrate BS; and a spacer layer PS on a side of the third transparent conductive layer TCL3 away from the base substrate BS.

[0081] In some embodiments, the light shielding layer LSL includes one or more light shields LS.

[0082] In some embodiments, the semiconductor material layer SML includes an active layer ACT of a transistor TFT. Optionally, the semiconductor material layer SML further includes at least a portion of a source electrode S and / or at least a portion of a drain electrode D of the transistor TFT. In some embodiments, an orthographic projection of a respective light shield of the one or more light shields LS on a base substrate BS at least partially overlaps with an orthographic projection of the active layer ACT on the base substrate BS.  Optionally, the orthographic projection of the respective light shield on the base substrate BS covers the orthographic projection of the active layer ACT on the base substrate BS. As used herein, the active layer refers to a component of the transistor comprising at least a portion of the semiconductor material layer whose orthographic projection on the base substrate overlaps with an orthographic projection of a gate electrode on the base substrate. In the context of a double-gate type transistor, the active layer refers to a component of the transistor comprising a first portion of the semiconductor material layer whose orthographic projection on the base substrate overlaps with an orthographic projection of a first gate on the base substrate, a second portion of the semiconductor material layer whose orthographic projection on the base substrate overlaps with an orthographic projection of a second gate on the base substrate, and a third portion between the first portion and the second portion. In the context of a double-gate type transistor, a source electrode refers to a component of the transistor connected to a side of the first portion distal to the third portion, and a drain electrode refers to a component of the transistor connected to a side of the second portion distal to the third portion.

[0083] In some embodiments, the first conductive layer CL1 includes a gate electrode G of the transistor TFT. In some embodiments, the first conductive layer CL1 further includes a plurality of gate lines GL. A respective gate line of the plurality of gate lines GL is configured to provide a gate scanning signal to the gate electrode G of the transistor TFT. Various appropriate electrode materials and various appropriate fabricating methods may be used to make the first conductive layer CL1. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the first conductive layer CL1 include, but are not limited to, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like.

[0084] In some embodiments, the first signal line layer SL1 includes a plurality of data lines DL. A respective data line of the plurality of data lines DL is configured to provide a data signal to the source electrode S of the transistor TFT. Various appropriate conductive materials and various appropriate fabricating methods may be used to make the first signal line layer SL1. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the first signal line layer SL1 include, but are not limited to, titanium, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the  like. In some embodiments, the first signal line layer includes a plurality of sub-layers stacked together. In one example, the first signal line layer includes a stacked titanium / aluminum / titanium multi-layer structure. In another example, the first signal line layer includes a stacked molybdenum / aluminum / molybdenum multi-layer structure.

[0085] In some embodiments, the first transparent conductive layer TCL1 includes a connecting electrode CE. In some embodiments, the connecting electrode CE is connected to the drain electrode D of the transistor TFT. In some embodiments, the connecting electrode CE is further connected to a first electrode E1 in the second transparent conductive layer TCL2. In some embodiments, the first electrode E1 is a pixel electrode. Various appropriate transparent electrode materials and various appropriate fabricating methods may be used to make the first transparent conductive layer TCL1. For example, a transparent electrode material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process. Examples of appropriate transparent electrode materials include, but are not limited to, various transparent metal oxide electrode materials and transparent nano-carbon tubes. Examples of transparent metal oxide materials include, but are not limited to, indium tin oxide, indium zinc oxide, indium gallium oxide, and indium gallium zinc oxide.

[0086] In some embodiments, the second transparent conductive layer TCL2 includes a first electrode E1. In some embodiments, the first electrode E1 is connected to the drain electrode D of the transistor TFT through the connecting electrode CE. The first electrode E1 is configured to receive a data signal from the drain electrode D of the transistor TFT. In some embodiments, the first electrode E1 is a pixel electrode. Various appropriate transparent electrode materials and various appropriate fabricating methods may be used to make the second transparent conductive layer TCL2. For example, a transparent electrode material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process. Examples of appropriate transparent electrode materials include, but are not limited to, various transparent metal oxide electrode materials and transparent nano-carbon tubes. Examples of transparent metal oxide materials include, but are not limited to, indium tin oxide, indium zinc oxide, indium gallium oxide, and indium gallium zinc oxide.

[0087] In some embodiments, the electrode conductive layer ECL includes a plurality of electrode lines EL. In some embodiments, a respective electrode line of the plurality of electrode lines EL is connected to a second electrode E2. In some embodiments, the second electrode E2 is a common electrode. Various appropriate conductive materials and various appropriate fabricating methods may be used to make the electrode conductive layer ECL. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the electrode conductive layer ECL include, but are not limited to, titanium, aluminum, copper, molybdenum, chromium, aluminum copper alloy,  copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like.

[0088] In some embodiments, the third transparent conductive layer TCL3 includes a second electrode E2. In some embodiments, the second electrode E2 is connected to a respective electrode line of the plurality of electrode lines EL. In some embodiments, the second electrode E2 is a common electrode. Various appropriate transparent electrode materials and various appropriate fabricating methods may be used to make the third transparent conductive layer TCL3. For example, a transparent electrode material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process. Examples of appropriate transparent electrode materials include, but are not limited to, various transparent metal oxide electrode materials and transparent nano-carbon tubes. Examples of transparent metal oxide materials include, but are not limited to, indium tin oxide, indium zinc oxide, indium gallium oxide, and indium gallium zinc oxide.

[0089] In some embodiments, the spacer layer PS includes a plurality of spacers SP. In some embodiments, the display substrate includes a recess RS recessing at least partially into the first planarization layer PLN1 and / or the second passivation layer PVX2. In some embodiments, a respective spacer of the plurality of spacers SP is at least partially in the recess RS. In some embodiments, an orthographic projection of the respective spacer on a base substrate BS at least partially overlaps with an orthographic projection of the first electrode E1 on the base substrate BS. Optionally, the orthographic projection of the first electrode E1 on the base substrate BS covers the orthographic projection of the respective spacer on the base substrate BS. In some embodiments, the orthographic projection of the respective spacer on the base substrate BS at least partially overlaps with an orthographic projection of the second electrode E2 on the base substrate BS. Optionally, the orthographic projection of the second electrode E2 on the base substrate BS covers the orthographic projection of the respective spacer on the base substrate BS.

[0090] In some embodiments, an orthographic projection of the connecting electrode CE on a base substrate BS at least partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%, ) overlaps with an orthographic projection of the gate electrode G on the base substrate BS. Optionally, the orthographic projection of the connecting electrode CE on the base substrate BS substantially covers (e.g., covers at least 70%, covers at least 80%, covers at least 90%, covers at least 95%, covers at least 99%, or covers 100%) the orthographic projection of the gate electrode G on the base substrate BS.

[0091] In some embodiments, an orthographic projection of the connecting electrode CE on a base substrate BS at least partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%, ) overlaps with an orthographic projection of the active layer ACT on the base substrate BS. Optionally, the orthographic projection of the connecting electrode CE on the base substrate BS substantially covers (e.g., covers at least 70%, covers at least 80%, covers at least 90%, covers at least 95%, covers at least 99%, or covers 100%) the orthographic projection of the active layer ACT on the base substrate BS.

[0092] In some embodiments, an orthographic projection of the connecting electrode CE on a base substrate BS at least partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%, ) overlaps with an orthographic projection of the source electrode S on the base substrate BS.

[0093] In some embodiments, an orthographic projection of the connecting electrode CE on a base substrate BS at least partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%, ) overlaps with an orthographic projection of the drain electrode D on the base substrate BS.

[0094] In some embodiments, an orthographic projection of the first electrode E1 on a base substrate BS at least partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%) overlaps with an orthographic projection of the connecting electrode CE on the base substrate BS. In some embodiments, the orthographic projection of the first electrode E1 on the base substrate BS partially overlaps with, and is partially non-overlapping with, the orthographic projection of the connecting electrode CE on the base substrate BS. Optionally, the orthographic projection of the first electrode E1 on the base substrate BS partially (e.g., no more than 10%, no more than 20%, no more than 30%, no more than 40%, or no more than 50%) overlaps with, and is partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, or at least 50%) non-overlapping with, the orthographic projection of the connecting electrode CE on the base substrate BS.

[0095] The inventors of the present disclosure discover that, by reducing the overlapping area between the orthographic projection of the connecting electrode CE on the base substrate BS and the orthographic projection of the first electrode E1 on the base substrate BS, the parasitic capacitance due to the connecting electrode CE can be significantly reduced, thereby enhancing display quality. FIG. 3 is a cross-sectional view of a display substrate in some embodiments according to the present disclosure. Referring to FIG. 3, by reducing the  overlapping area between the orthographic projection of the connecting electrode CE on the base substrate BS and the orthographic projection of the first electrode E1 on the base substrate BS, the parasitic capacitance due to the connecting electrode CE is significantly reduced as compared to the display substrate depicted in FIG. 2. In some embodiments, at least 10% (e.g., at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, or at least 99%) of the orthographic projection of the first electrode E1 on the base substrate BS is non-overlapping with the orthographic projection of the connecting electrode CE on the base substrate BS.

[0096] In some embodiments, the orthographic projection of the connecting electrode CE on the base substrate BS is non-overlapping with the orthographic projection of the gate electrode G on the base substrate BS. In some embodiments, the orthographic projection of the connecting electrode CE on the base substrate BS is non-overlapping with the orthographic projection of the active layer ACT on the base substrate BS. In some embodiments, the orthographic projection of the connecting electrode CE on the base substrate BS is non-overlapping with the orthographic projection of the source electrode S on the base substrate BS.

[0097] In some embodiments, an orthographic projection of a respective data line of the plurality of data lines DL on a base substrate BS at least partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%) overlaps with an orthographic projection of a respective electrode line of the plurality of electrode lines EL on the base substrate BS. In some embodiments, the orthographic projection of the respective electrode line of the plurality of electrode lines EL on the base substrate BS substantially covers (e.g., covers at least 70%, covers at least 80%, covers at least 90%, covers at least 95%, covers at least 99%, or covers 100%) the orthographic projection of the respective data line of the plurality of data lines DL on the base substrate BS.

[0098] FIG. 4A is a schematic diagram illustrating several layers in a portion of a display substrate in some embodiments according to the present disclosure. FIG. 4B is a schematic diagram illustrating the structure of a semiconductor material layer in the portion of a display substrate depicted in FIG. 4A. FIG. 4C is a schematic diagram illustrating the structure of a first conductive layer in the portion of a display substrate depicted in FIG. 4A. FIG. 4D is a schematic diagram illustrating the structure of a first signal line layer in the portion of a display substrate depicted in FIG. 4A. FIG. 4E is a schematic diagram illustrating the structure of a first transparent conductive layer in the portion of a display substrate depicted in FIG. 4A. FIG. 4F is a schematic diagram illustrating the structure of a second transparent conductive layer in the portion of a display substrate depicted in FIG. 4A. FIG. 4G is a schematic diagram illustrating the structure of an electrode signal line layer in the portion of a  display substrate depicted in FIG. 4A. FIG. 4H is a schematic diagram illustrating the structure of a third transparent conductive layer in the portion of a display substrate depicted in FIG. 4A. FIG. 5 is a schematic diagram illustrating the structure of a semiconductor material layer, a first conductive layer, and a first signal line layer in the portion of a display substrate depicted in FIG. 4A. FIG. 6 is a cross-sectional view of a display substrate along a line corresponding to a B-B’ line depicted in FIG. 4A.

[0099] The display substrate depicted in FIG. 4A to FIG. 4H, FIG. 5, and FIG. 6 differs from the display substrate depicted in FIG. 1A to FIG. 1I, and FIG. 2 in that the display substrate depicted in FIG. 1A to FIG. 1I, and FIG. 2 includes one or more light shields LS, whereas light shields are absent in the display substrate depicted in FIG. 4A to FIG. 4H, FIG. 5, and FIG. 6. In some embodiments, the active layer ACT in the display substrate depicted in FIG. 4A to FIG. 4H, FIG. 5, and FIG. 6 is a made of a semiconductor material having a high mobility rate and high photo-stability. Examples of semiconductor materials having a high mobility rate and high photo-stability include metal oxides such as indium gallium zinc oxide.

[0100] Referring to FIG. 6, the display substrate in some embodiments includes a base substrate BS; a buffer layer BUF on the base substrate BS; an insulating layer IN on a side of the buffer layer BUF away from the base substrate BS; a first inter-layer dielectric layer ILD1 on a side of the insulating layer IN away from the base substrate BS; a semiconductor material layer SML on a side of the first inter-layer dielectric layer ILD1 away from the base substrate BS; a gate insulating layer GI on a side of the semiconductor material layer SML away from the base substrate BS; a first conductive layer CL1 on a side of the gate insulating layer GI away from the base substrate BS; a second inter-layer dielectric layer ILD2 on a side of the first conductive layer CL1 away from the base substrate BS; a first signal line layer SL1 on a side of the second inter-layer dielectric layer ILD2 away from the base substrate BS; a first passivation layer PVX1 on a side of the first signal line layer SL1 away from the base substrate BS; a first transparent conductive layer TCL1 on a side of the first passivation layer PVX1 away from the base substrate BS; a first planarization layer PLN1 on a side of the first transparent conductive layer TCL1 away from the base substrate BS; a second transparent conductive layer TCL2 on a side of the first planarization layer PLN1 away from the base substrate BS; a second passivation layer PVX2 on a side of the second transparent conductive layer TCL2 away from the base substrate BS; an electrode conductive layer ECL on a side of the second passivation layer PVX2 away from the base substrate BS; a third transparent conductive layer TCL3 on a side of the electrode conductive layer ECL away from the base substrate BS; and a spacer layer PS on a side of the third transparent conductive layer TCL3 away from the base substrate BS.

[0101] In some embodiments, referring to FIG. 4A to FIG. 4H, FIG. 5, and FIG. 6, the semiconductor material layer SML includes an active layer ACT of a transistor TFT. Optionally, the semiconductor material layer SML further includes at least a portion of a source electrode S and / or at least a portion of a drain electrode D of the transistor TFT. In some embodiments, the first conductive layer CL1 includes a gate electrode G of the transistor TFT. In some embodiments, the first conductive layer CL1 further includes a plurality of gate lines GL. A respective gate line of the plurality of gate lines GL is configured to provide a gate scanning signal to the gate electrode G of the transistor TFT. In some embodiments, the first signal line layer SL1 includes a plurality of data lines DL. A respective data line of the plurality of data lines DL is configured to provide a data signal to the source electrode S of the transistor TFT. In some embodiments, the first transparent conductive layer TCL1 includes a connecting electrode CE. In some embodiments, the connecting electrode CE is connected to the drain electrode D of the transistor TFT. In some embodiments, the connecting electrode CE is further connected to a first electrode E1 in the second transparent conductive layer TCL2. In some embodiments, the first electrode E1 is a pixel electrode. In some embodiments, the second transparent conductive layer TCL2 includes a first electrode E1. In some embodiments, the first electrode E1 is connected to the drain electrode D of the transistor TFT through the connecting electrode CE. The first electrode E1 is configured to receive a data signal from the drain electrode D of the transistor TFT. In some embodiments, the first electrode E1 is a pixel electrode. In some embodiments, the electrode conductive layer ECL includes a plurality of electrode lines EL. In some embodiments, a respective electrode line of the plurality of electrode lines EL is connected to a second electrode E2. In some embodiments, the second electrode E2 is a common electrode. In some embodiments, the third transparent conductive layer TCL3 includes a second electrode E2. In some embodiments, the second electrode E2 is connected to a respective electrode line of the plurality of electrode lines EL. In some embodiments, the second electrode E2 is a common electrode. In some embodiments, the spacer layer PS includes a plurality of spacers SP. In some embodiments, the display substrate includes a recess RS recessing at least partially into the first planarization layer PLN1 and / or the second passivation layer PVX2. In some embodiments, a respective spacer of the plurality of spacers SP is at least partially in the recess RS. In some embodiments, an orthographic projection of the respective spacer on a base substrate BS at least partially overlaps with an orthographic projection of the first electrode E1 on the base substrate BS. Optionally, the orthographic projection of the first electrode E1 on the base substrate BS covers the orthographic projection of the respective spacer on the base substrate BS. In some embodiments, the orthographic projection of the respective spacer on the base substrate BS at least partially overlaps with an orthographic projection of the second electrode E2 on the base substrate BS.  Optionally, the orthographic projection of the second electrode E2 on the base substrate BS covers the orthographic projection of the respective spacer on the base substrate BS.

[0102] FIG. 7A is a zoom-in view of a zoom-in region ZR in FIG. 5. FIG. 7B is a schematic diagram illustrating the structure of a semiconductor material layer in the zoom-in region depicted in FIG. 7A. FIG. 7C is a schematic diagram illustrating the structure of a first conductive layer in the zoom-in region depicted in FIG. 7A. In some embodiments, referring to FIG. 5, FIG. 7A to FIG. 7C, in some embodiments, a respective gate line of the plurality of gate lines GL includes a gate electrode G and a first portion P1 directly connected to the gate electrode G. An orthographic projection of the gate electrode G on a base substrate BS overlaps with an orthographic projection of the active layer ACT on the base substrate BS, and an orthographic projection of the first portion P1 on the base substrate BS is non-overlapping with the orthographic projection of the active layer ACT on the base substrate BS.

[0103] In some embodiments, a portion of a boundary of the orthographic projection of the first portion P1 on the base substrate BS intersects with a portion of a boundary of an orthographic projection of the drain electrode D on the base substrate BS. In some embodiments, an included angle σ between the portion of the boundary of the orthographic projection of the first portion P1 on the base substrate BS and the portion of the boundary of the orthographic projection of the drain electrode D on the base substrate BS is in a range of 45 degrees to 135 degrees, e.g., 45 degrees to 55 degrees, 55 degrees to 65 degrees, 65 degrees to 75 degrees, 75 degrees to 85 degrees, 85 degrees to 95 degrees, 95 degrees to 105 degrees, 105 degrees to 115 degrees, 115 degrees to 125 degrees, or 125 degrees to 135 degrees. In one particular example depicted in FIG. 7A to FIG. 7C, the included angle σ is in a range of 85 degrees to 95 degrees, e.g., 90 degrees.

[0104] In some embodiments, an orthographic projection of the active layer ACT on a base substrate BS is substantially (e.g., at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%) non-overlapping with an orthographic projection of the plurality of data lines DL on the base substrate BS. In one particular example, the orthographic projection of the active layer ACT on the base substrate BS is completely non-overlapping with the orthographic projection of the plurality of data lines DL on the base substrate BS. The inventors of the present disclosure discover that, by minimizing the overlapping area between the orthographic projection of the active layer ACT on the base substrate BS and the orthographic projection of the plurality of data lines DL on the base substrate BS, the display quality of the display substrate can be significantly enhanced.

[0105] FIG. 8 is a schematic diagram illustrating the structure of a semiconductor material layer, a first conductive layer, and a first signal line layer in the portion of a display substrate  in some embodiments according to the present disclosure. Referring to FIG. 8, the included angle σ is in a range of 45 degrees to 55 degrees, e.g., 50 degrees.

[0106] In some embodiments, an orthographic projection of the active layer ACT on a base substrate BS at least partially (e.g., no more than 10%, no more than 20%, no more than 30%, no more than 40%, or no more than 50%) overlaps with, and is at least partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, or at least 50%) non-overlapping with, an orthographic projection of the plurality of data lines DL on the base substrate BS. In one particular example, 45-55%of the orthographic projection of the active layer ACT on the base substrate BS overlaps with the orthographic projection of the plurality of data lines DL on the base substrate BS, and 45-55%of the orthographic projection of the active layer ACT on the base substrate BS is non-overlapping with the orthographic projection of the plurality of data lines DL on the base substrate BS.

[0107] In some embodiments, an orthographic projection of the gate electrode G on the base substrate BS completely covers an overlapping area between the orthographic projection of the active layer ACT on the base substrate BS and the orthographic projection of the plurality of data lines DL on the base substrate BS. The inventors of the present disclosure discover that, by having the orthographic projection of the gate electrode G on the base substrate BS completely covers the overlapping area between the orthographic projection of the active layer ACT on the base substrate BS and the orthographic projection of the plurality of data lines DL on the base substrate BS, the display quality of the display substrate can be significantly enhanced.

[0108] In some embodiments, referring to FIG. 5 and FIG. 8, the source electrode S, the active layer ACT, and the drain electrode D are parts of a unitary structure having a straight bar shape.

[0109] FIG. 9 is a schematic diagram illustrating the structure of a semiconductor material layer, a first conductive layer, and a first signal line layer in the portion of a display substrate in some embodiments according to the present disclosure. Referring to FIG. 9, the included angle σ is in a range of 55 degrees to 65 degrees, e.g., 60 degrees.

[0110] In some embodiments, an orthographic projection of the active layer ACT on a base substrate BS at least partially (e.g., no more than 2%, no more than 4%, no more than 6%, no more than 8%, no more than 10%, no more than 12%, no more than 14%, no more than 16%, no more than 18%, no more than 20%) overlaps with, and is at least partially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, or at least 98%) non-overlapping with, an orthographic projection of the plurality of data lines DL on the base substrate BS. In one particular example, 15-20%of the orthographic projection of the active layer ACT on the base substrate BS overlaps with the orthographic projection of the plurality of data lines DL  on the base substrate BS, and 80-85%of the orthographic projection of the active layer ACT on the base substrate BS is non-overlapping with the orthographic projection of the plurality of data lines DL on the base substrate BS.

[0111] In some embodiments, an orthographic projection of the gate electrode G on the base substrate BS completely covers an overlapping area between the orthographic projection of the active layer ACT on the base substrate BS and the orthographic projection of the plurality of data lines DL on the base substrate BS. The inventors of the present disclosure discover that, by having the orthographic projection of the gate electrode G on the base substrate BS completely covers the overlapping area between the orthographic projection of the active layer ACT on the base substrate BS and the orthographic projection of the plurality of data lines DL on the base substrate BS, the display quality of the display substrate can be significantly enhanced.

[0112] In some embodiments, referring to FIG. 9, the source electrode S, the active layer ACT, and the drain electrode D are parts of a unitary structure having a number 7 shape.

[0113] FIG. 10 is a schematic diagram illustrating several layers in a portion of a display substrate in some embodiments according to the present disclosure. Referring to FIG. 10, the display substrate includes a plurality of subpixels Sp.

[0114] In some embodiments, the display substrate further includes a plurality of lenses. FIG. 11 is a plan view of a plurality of lenses, a first conductive layer, and a first signal line layer in a display substrate in some embodiments according to the present disclosure. FIG. 12 is a cross-sectional view of a display substrate in some embodiments according to the present disclosure along a line corresponding to a C-C’ line in FIG. 10. Referring to FIG. 11 and FIG. 12, the display substrate in some embodiments further includes a second planarization layer PLN2 on a side of the first planarization layer PLN1 away from the base substrate BS. Optionally, the second planarization layer PLN2 is on a side of the second transparent conductive layer TCL2 closer to the base substrate BS.

[0115] In some embodiments, referring to FIG. 10 to FIG. 12, the second planarization layer PLN2 includes a plurality of lenses LEN. A respective lens of the plurality of lenses LEN is at least partially in a respective subpixel of the plurality of subpixels Sp. The plurality of lenses are at least partially in the plurality of subpixels Sp, respectively. A respective lens is on a side of the first planarization layer PLN1 away from the first passivation layer PVX1, and is on a side of the second transparent conductive layer TCL2 closer to the first passivation layer PVX1. Optionally, the respective lens is in direct contact with the first planarization layer PLN1. Optionally, the respective lens is in direct contact with the first electrode E1 in the second transparent conductive layer TCL2. The inventors of  the present disclosure discover that the plurality of lenses LEN can effectively enhance light transmission efficiency of the display substrate.

[0116] In some embodiments, an orthographic projection of a respective lens of the plurality of lenses LEN on a base substrate at least partially overlaps with orthographic projections of two adjacent data lines of the plurality of data lines DL on the base substrate, respectively; and the orthographic projection of the respective lens of the plurality of lenses LEN on the base substrate at least partially overlaps with orthographic projections of two adjacent gate lines of the plurality of gate lines GL on the base substrate, respectively. In some embodiments, a respective data line of the plurality of data lines DL extends along a first direction DR1. In some embodiments, a respective gate line of the plurality of gate lines GL extends along a second direction DR2. The first direction DR1 and the second direction DR2 are different from each other. The first direction DR1 intersects the second direction DR2.

[0117] In some embodiments, an overlapping area between the orthographic projection of the respective lens on the base substrate and each of the orthographic projections of two adjacent gate lines of the plurality of gate lines GL on the base substrate has a width along the first direction DR1 in a range of 0.1 μm to 3.0 μm, e.g., 0.1 μm to 0.5 μm, 0.5 μm to 1.0 μm, 1.0 μm to 1.5 μm, 1.5 μm to 2.0 μm, 2.0 μm to 2.5 μm, or 2.5 μm to 3.0 μm. In some embodiments, an overlapping area between the orthographic projection of the respective lens on the base substrate and each of the orthographic projections of two adjacent data lines of the plurality of data lines DL on the base substrate has a width along the second direction DR2 in a range of 0.1 μm to 3.0 μm, e.g., 0.1 μm to 0.5 μm, 0.5 μm to 1.0 μm, 1.0 μm to 1.5 μm, 1.5 μm to 2.0 μm, 2.0 μm to 2.5 μm, or 2.5 μm to 3.0 μm.

[0118] In some embodiments, an orthographic projection of a respective lens of the plurality of lenses LEN on a base substrate at least partially overlaps with orthographic projections of two adjacent electrode lines of the plurality of electrode lines EL on the base substrate, respectively; and the orthographic projection of the respective lens of the plurality of lenses LEN on the base substrate at least partially overlaps with orthographic projections of two adjacent gate lines of the plurality of gate lines GL on the base substrate, respectively. In some embodiments, a respective electrode line of the plurality of electrode lines EL extends along a first direction DR1. In some embodiments, a respective gate line of the plurality of gate lines GL extends along a second direction DR2. The first direction DR1 and the second direction DR2 are different from each other. The first direction DR1 intersects the second direction DR2.

[0119] In some embodiments, the first planarization layer PLN1 has a thickness in a range of 1 μm to 5 μm.

[0120] In some embodiments, a difference between a refractive index of the first planarization layer PLN1 and a refractive index of the second planarization layer PLN2 is in a range of 0.05 to 1.0, e.g., 0.05 to 0.1, 0.1 to 0.2, 0.2 to 0.3, 0.3 to 0.4, 0.4 to 0.5, 0.5 to 0.6, 0.6 to 0.7, 0.7 to 0.8, 0.8 to 0.9, or 0.9 to 1.0.

[0121] A cross-section of the respective lens along a plane perpendicular to a surface of the base substrate, and intersecting two adjacent lens of the plurality of lenses LEN may have various appropriate shapes. In one example, the cross-section of the respective lens has a partial round shape. In another example, the cross-section of the respective lens has a partial elliptical shape.

[0122] FIG. 13A is a schematic diagram illustrating several layers in a portion of a display substrate in some embodiments according to the present disclosure. FIG. 13B is a schematic diagram illustrating the structure of a first conductive layer in the portion of a display substrate depicted in FIG. 13A. FIG. 13C is a schematic diagram illustrating the structure of a first signal line layer in the portion of a display substrate depicted in FIG. 13A. FIG. 13D is a schematic diagram illustrating the structure of a second transparent conductive layer in the portion of a display substrate depicted in FIG. 13A. FIG. 13E is a schematic diagram illustrating the structure of a third transparent conductive layer in the portion of a display substrate depicted in FIG. 13A. Referring to FIG. 13A to FIG. 13E, the display substrate in some embodiments includes a plurality of subpixels Sp. The first electrode E1 is at least partially in a respective subpixel of the plurality of subpixels Sp.

[0123] In some embodiments, the second electrode E2 includes a plurality of second electrode bars E2B. The display substrate further includes a plurality of slits SLT spacing apart the plurality of second electrode bars E2B, respectively. A respective slit of the plurality of slits SLT spaces apart two adjacent second electrode bars of the plurality of second electrode bars E2B. The inventors of the present disclosure discover that the structure of the plurality of second electrode bars E2B and the plurality of slits SLT according to the present disclosure can significantly increase light transmission efficiency of the display substrate. The present display substrate has a resolution higher than a resolution in a related display substrate. For example, the present display substrate has a resolution of 2500 pixel-per-inch as compared to the resolution of 2000 pixel-per-inch in the related display substrate. The structure of the plurality of second electrode bars E2B and the plurality of slits SLT according to the present disclosure ensures a sufficient light transmission efficiency comparable to that in the related display substrate.

[0124] FIG. 14 is a schematic diagram illustrating the structure of a respective slit in some embodiments according to the present disclosure. FIG. 15 is a schematic diagram illustrating the structure of a respective slit in some embodiments according to the present disclosure.  Referring to FIG. 14 and FIG. 15, the shape of the respective slit affects the light transmission in the display substrate.

[0125] The respective slit may have various appropriate shapes. FIG. 16 is a schematic diagram illustrating the structure of a respective slit in some embodiments according to the present disclosure. Referring to FIG. 16, the respective slit in some embodiments has an elongated hexagonal shape. In some embodiments, a longitudinal direction of the elongated hexagonal shape is substantially parallel to the first direction DR1. As used herein, the term “substantially parallel” means that an angle is in the range of 0 degree to approximately 45 degrees, e.g., 0 degree to approximately 5 degrees, 0 degree to approximately 10 degrees, 0 degree to approximately 15 degrees, 0 degree to approximately 20 degrees, 0 degree to approximately 25 degrees, 0 degree to approximately 30 degrees.

[0126] FIG. 17 is a schematic diagram illustrating the structure of a respective slit in some embodiments according to the present disclosure. Referring to FIG. 17, the respective slit in some embodiments has an elongated hexagonal shape. In some embodiments, a longitudinal direction of the elongated hexagonal shape is substantially parallel to the second direction DR2.

[0127] FIG. 18 is a schematic diagram illustrating the structure of a respective slit in some embodiments according to the present disclosure. Referring to FIG. 18, the respective slit in some embodiments has a regular hexagonal shape.

[0128] FIG. 19 is a schematic diagram illustrating the structure of a respective subpixel in some embodiments according to the present disclosure. Referring to FIG. 16, the respective subpixel in some embodiments has an elongated hexagonal shape. In some embodiments, a longitudinal direction of the elongated hexagonal shape is substantially parallel to the first direction DR1.

[0129] FIG. 20 is a schematic diagram illustrating the structure of a respective subpixel in some embodiments according to the present disclosure. Referring to FIG. 20, the respective subpixel in some embodiments has a regular hexagonal shape.

[0130] FIG. 21 is a cross-sectional view of a display panel having a plurality of lenses in some embodiments according to the present disclosure. FIG. 22 is a plan view of a display panel having a plurality of lenses in some embodiments according to the present disclosure. Referring to FIG. 21 and FIG. 22, the display panel in some embodiments includes a back light BL, and a display substrate on the back light BL. In some embodiments, the display substrate includes a base substrate BS, a first planarization layer PLN1 on the base substrate BS, a second planarization layer PLN2 on a side of the first planarization layer PLN1 away from the base substrate BS, and a second passivation layer PVX2 on a side of the second planarization layer PLN2 away from the base substrate BS. The second planarization layer  PLN2 includes a plurality of lenses LEN. A respective lens of the plurality of lenses LEN is at least partially in a respective subpixel of the plurality of subpixels Sp.

[0131] In some embodiments, a respective lens of the plurality of lenses LEN has a thickness t. A surface of the respective lens in contact with the second passivation layer PVX2 is spaced apart from the back light BL by a distance h.

[0132] FIG. 23 is a diagram illustrating a correlation between a thickness of a respective lens and a gain in light transmission efficiency in some embodiments according to the present disclosure. Referring to FIG. 23, 1, 2, and 3 denote Embodiment 1, Embodiment 2, and Embodiment 3 according to the present disclosure.

[0133] In a display substrate according to Embodiment 1, the plurality of lenses LEN has a pitch of 1.4 μm, and a distance h of 8 μm. In a display substrate according to Embodiment 2, the plurality of lenses LEN has a pitch of 1.4 μm, and a distance h of 5 μm. In a display substrate according to Embodiment 3, the plurality of lenses LEN has a pitch of 1.4 μm, and a distance h of 3 μm. As shown in FIG. 23, the greater the distance h, the higher the gain of light transmission efficiency. Maximum gain of light transmission efficiency can be achieved by varying the thickness of the respective lens. For example, in Embodiment 1, a maximum gain of light transmission efficiency can be achieved when the thickness of the respective lens is 1.5 μm. In Embodiment 2, a maximum gain of light transmission efficiency can be achieved when the thickness of the respective lens is 1.7 μm. In Embodiment 3, a maximum gain of light transmission efficiency can be achieved when the thickness of the respective lens is 2.0 μm.

[0134] FIG. 24 is a diagram illustrating a correlation between a thickness of a respective lens and a gain in light transmission efficiency in some embodiments according to the present disclosure. Referring to FIG. 24, 4, 5, and 6 denote Embodiment 4, Embodiment 5, and Embodiment 6 according to the present disclosure.

[0135] In a display substrate according to Embodiment 4, the plurality of lenses LEN has a pitch of 1.4 μm, and a distance h of 8 μm. In a display substrate according to Embodiment 5, the plurality of lenses LEN has a pitch of 1.4 μm, and a distance h of 5 μm. In a display substrate according to Embodiment 6, the plurality of lenses LEN has a pitch of 1.4 μm, and a distance h of 3 μm. As shown in FIG. 24, the greater the distance h, the higher the gain of light transmission efficiency. Maximum gain of light transmission efficiency can be achieved by varying the thickness of the respective lens. For example, in Embodiment 4, a maximum gain of light transmission efficiency can be achieved when the thickness of the respective lens is 2.3 μm. In Embodiment 5, a maximum gain of light transmission efficiency can be achieved when the thickness of the respective lens is 2.5 μm. In  Embodiment 6, a maximum gain of light transmission efficiency can be achieved when the thickness of the respective lens is 2.2 μm.

[0136] In some embodiments, the distance h is in a range of 3 μm to 8 μm, e.g., 3 μm to 4 μm, 4 μm to 5 μm, 5 μm to 6 μm, 6 μm to 7 μm, or 7 μm to 8 μm.

[0137] In some embodiments, the thickness t of the respective lens is in a range of 1.0 μm to 4.0 μm, e.g., 1.0 μm to 1.5 μm, 1.5 μm to 2.0 μm, 2.0 μm to 2.5 μm, 2.5 μm to 3.0 μm, 3.0 μm to 3.5 μm, or 3.5 μm to 4.0 μm.

[0138] FIG. 25 is a schematic diagram illustrating the structure of a semiconductor material layer, a first conductive layer, and a first signal line layer in the portion of a display substrate in some embodiments according to the present disclosure. Referring to FIG. 25, the display substrate in some embodiments includes a plurality of transistors. A respective transistor of the plurality of transistors includes an active layer ACT, a gate electrode G, a source electrode S, and a drain electrode D. The display substrate includes a plurality of semiconductor blocks SCB. A respective semiconductor block of the plurality of semiconductor blocks SCB includes an active layer ACT, a source electrode S, and a drain electrode D in a respective transistor. The plurality of transistors are arranged in a plurality of rows. In some embodiments, the plurality of semiconductor blocks SCB are in a semiconductor material layer.

[0139] In some embodiments, the display substrate further includes a plurality of data lines DL and a plurality of gate lines GL. In some embodiments, the plurality of gate lines GL are in a first conductive layer. In some embodiments, the plurality of data lines DL are in a first signal line layer. In some embodiments, a respective data line of the plurality of data lines DL extends along a first direction DR1. In some embodiments, a respective gate line of the plurality of gate lines GL extends along a second direction DR2. The first direction DR1 and the second direction DR2 are different from each other. The first direction DR1 intersects the second direction DR2.

[0140] In some embodiments, a respective semiconductor block of semiconductor blocks in a first adjacent row R1 of the plurality of rows of transistors extends along a third direction DR3. In some embodiments, a respective semiconductor block of semiconductor blocks in a second adjacent row R2 of the plurality of rows of transistors extends along a fourth direction DR4. The first adjacent row R1 and the second adjacent row R2 are adjacent to each other. The third direction DR3 and the fourth direction DR4 are different from each other. The third direction DR3 intersects the fourth direction DR4.

[0141] FIG. 26 is a cross-sectional view of a display substrate in some embodiments according to the present disclosure. FIG. 26 may correspond to a cross-sectional view, for example, along a D-D’ line in FIG. 25. Referring to FIG. 26, the display substrate in some  embodiments includes a base substrate BS; a buffer layer BUF on the base substrate BS; a second semiconductor material layer SML2 on a side of the buffer layer BUF away from the base substrate BS; an insulating layer IN on a side of the second semiconductor material layer SML2 away from the base substrate BS; a light shielding layer LSL on a side of the insulating layer IN away from the base substrate BS; a first inter-layer dielectric layer ILD1 on a side of the light shielding layer LSL away from the base substrate BS; a semiconductor material layer SML on a side of the first inter-layer dielectric layer ILD1 away from the base substrate BS; a gate insulating layer GI on a side of the semiconductor material layer SML away from the base substrate BS; a first conductive layer CL1 on a side of the gate insulating layer GI away from the base substrate BS; a second inter-layer dielectric layer ILD2 on a side of the first conductive layer CL1 away from the base substrate BS; a first signal line layer SL1 on a side of the second inter-layer dielectric layer ILD2 away from the base substrate BS; a first passivation layer PVX1 on a side of the first signal line layer SL1 away from the base substrate BS; a first transparent conductive layer TCL1 on a side of the first passivation layer PVX1 away from the base substrate BS; a first planarization layer PLN1 on a side of the first transparent conductive layer TCL1 away from the base substrate BS; a second transparent conductive layer TCL2 on a side of the first planarization layer PLN1 away from the base substrate BS; a second passivation layer PVX2 on a side of the second transparent conductive layer TCL2 away from the base substrate BS; an electrode conductive layer ECL on a side of the second passivation layer PVX2 away from the base substrate BS; a third transparent conductive layer TCL3 on a side of the electrode conductive layer ECL away from the base substrate BS; and a spacer layer PS on a side of the third transparent conductive layer TCL3 away from the base substrate BS.

[0142] In some embodiments, the second semiconductor material layer SML2 includes a second active layer ACT2 of a second transistor TFT2. Optionally, the second semiconductor material layer SML2 further includes at least a portion of a second source electrode S2 and / or at least a portion of a second drain electrode D2 of the second transistor TFT2. In some embodiments, the second transistor TFT2 is a transistor of a scan circuit (e.g., a gate-on-array circuit) in a peripheral area of the display substrate. In some embodiments, the transistor TFT is a transistor of a pixel driving circuit in a display area of the display substrate. In some embodiments, the second transistor TFT2 is absent in the display area, and the transistor TFT is absent in the peripheral area.

[0143] In some embodiments, the light shielding layer LSL includes one or more light shields LS and a second gate electrode G2 of the second transistor TFT2.

[0144] In some embodiments, the semiconductor material layer SML includes an active layer ACT of a transistor TFT. Optionally, the semiconductor material layer SML further includes at least a portion of a source electrode S and / or at least a portion of a drain electrode  D of the transistor TFT. In some embodiments, an orthographic projection of a respective light shield of the one or more light shields LS on a base substrate BS at least partially overlaps with an orthographic projection of the active layer ACT on the base substrate BS. Optionally, the orthographic projection of the respective light shield on the base substrate BS covers the orthographic projection of the active layer ACT on the base substrate BS.

[0145] In some embodiments, the second transistor TFT2 is a transistor of a scan circuit (e.g., a gate-on-array circuit) in a peripheral area of the display substrate. In some embodiments, the transistor TFT is a transistor of a pixel driving circuit in a display area of the display substrate. In some embodiments, the second transistor TFT2 is absent in the display area, and the transistor TFT is absent in the peripheral area.

[0146] In some embodiments, the first conductive layer CL1 includes a gate electrode G of the transistor TFT. In some embodiments, the first conductive layer CL1 further includes a plurality of gate lines GL. A respective gate line of the plurality of gate lines GL is configured to provide a gate scanning signal to the gate electrode G of the transistor TFT.

[0147] In some embodiments, the first signal line layer SL1 includes a plurality of data lines DL and a plurality of second data lines DL2. A respective data line of the plurality of data lines DL is configured to provide a data signal to the source electrode S of the transistor TFT. A respective second data line of the plurality of second data lines DL2 is configured to provide a data signal to the second source electrode S2 of the second transistor TFT2.

[0148] In some embodiments, the first transparent conductive layer TCL1 includes a connecting electrode CE. In some embodiments, the connecting electrode CE is connected to the drain electrode D of the transistor TFT. In some embodiments, the connecting electrode CE is further connected to a first electrode E1 in the second transparent conductive layer TCL2. In some embodiments, the first electrode E1 is a pixel electrode.

[0149] In some embodiments, the second transparent conductive layer TCL2 includes a first electrode E1. In some embodiments, the first electrode E1 is connected to the drain electrode D of the transistor TFT through the connecting electrode CE. The first electrode E1 is configured to receive a data signal from the drain electrode D of the transistor TFT. In some embodiments, the first electrode E1 is a pixel electrode.

[0150] In some embodiments, the electrode conductive layer ECL includes a plurality of electrode lines EL. In some embodiments, a respective electrode line of the plurality of electrode lines EL is connected to a second electrode E2. In some embodiments, the second electrode E2 is a common electrode.

[0151] In some embodiments, the third transparent conductive layer TCL3 includes a second electrode E2. In some embodiments, the second electrode E2 is connected to a  respective electrode line of the plurality of electrode lines EL. In some embodiments, the second electrode E2 is a common electrode.

[0152] In some embodiments, the spacer layer PS includes a plurality of spacers SP. In some embodiments, the display substrate includes a recess RS recessing at least partially into the first planarization layer PLN1 and / or the second passivation layer PVX2. In some embodiments, a respective spacer of the plurality of spacers SP is at least partially in the recess RS. In some embodiments, an orthographic projection of the respective spacer on a base substrate BS at least partially overlaps with an orthographic projection of the first electrode E1 on the base substrate BS. Optionally, the orthographic projection of the first electrode E1 on the base substrate BS covers the orthographic projection of the respective spacer on the base substrate BS. In some embodiments, the orthographic projection of the respective spacer on the base substrate BS at least partially overlaps with an orthographic projection of the second electrode E2 on the base substrate BS. Optionally, the orthographic projection of the second electrode E2 on the base substrate BS covers the orthographic projection of the respective spacer on the base substrate BS.

[0153] In some embodiments, an orthographic projection of the connecting electrode CE on a base substrate BS at least partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%, ) overlaps with an orthographic projection of the gate electrode G on the base substrate BS. Optionally, the orthographic projection of the connecting electrode CE on the base substrate BS substantially covers (e.g., covers at least 70%, covers at least 80%, covers at least 90%, covers at least 95%, covers at least 99%, or covers 100%) the orthographic projection of the gate electrode G on the base substrate BS.

[0154] In some embodiments, an orthographic projection of the connecting electrode CE on a base substrate BS at least partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%, ) overlaps with an orthographic projection of the active layer ACT on the base substrate BS. Optionally, the orthographic projection of the connecting electrode CE on the base substrate BS substantially covers (e.g., covers at least 70%, covers at least 80%, covers at least 90%, covers at least 95%, covers at least 99%, or covers 100%) the orthographic projection of the active layer ACT on the base substrate BS.

[0155] In some embodiments, an orthographic projection of the connecting electrode CE on a base substrate BS at least partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%, ) overlaps with an orthographic projection of the source electrode S on the base substrate BS.

[0156] In some embodiments, an orthographic projection of the connecting electrode CE on a base substrate BS at least partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%, ) overlaps with an orthographic projection of the drain electrode D on the base substrate BS.

[0157] In some embodiments, an orthographic projection of the first electrode E1 on a base substrate BS at least partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%) overlaps with an orthographic projection of the connecting electrode CE on the base substrate BS. In some embodiments, the orthographic projection of the first electrode E1 on the base substrate BS partially overlaps with, and is partially non-overlapping with, the orthographic projection of the connecting electrode CE on the base substrate BS. Optionally, the orthographic projection of the first electrode E1 on the base substrate BS partially (e.g., no more than 10%, no more than 20%, no more than 30%, no more than 40%, or no more than 50%) overlaps with, and is partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, or at least 50%) non-overlapping with, the orthographic projection of the connecting electrode CE on the base substrate BS.

[0158] In another aspect, the present disclosure provides a display panel including a display substrate described herein or fabricated by a method described herein, and one or more integrated circuit connected to the display substrate. In some embodiments, the display panel is a liquid crystal display panel. FIG. 27 is a cross-sectional view of a display panel in some embodiments according to the present disclosure. FIG. 27 may correspond to a cross-sectional view, for example, along a D-D’ line in FIG. 25. Referring to FIG. 27, the display panel includes a display substrate described herein or fabricated by a method described herein, a liquid crystal layer LCL on the display substrate, and a counter substrate CS on a side of the liquid crystal layer LCL away from the display substrate. In some embodiments, the counter substrate CS includes a color filter and a black matrix.

[0159] In another aspect, the present disclosure provides a display apparatus including the display panel described herein. In some embodiments, the display apparatus is a liquid crystal display apparatus. FIG. 28 is a cross-sectional view of a display apparatus in some embodiments according to the present disclosure. FIG. 28 may correspond to a cross-sectional view, for example, along a D-D’ line in FIG. 25. Referring to FIG. 28, the display apparatus includes the display panel described herein, and a back light BL on a side of the display substrate away from the counter substrate.

[0160] In another aspect, the present disclosure provides a method of fabricating a display substrate. In some embodiments, the method includes forming a semiconductor material  layer on a base substrate, wherein the semiconductor material layer comprises an active layer of a transistor; forming a first conductive layer on a side of the semiconductor material layer away from the base substrate; forming a first signal line layer on a side of the first conductive layer away from the base substrate, wherein the first signal line layer comprises a plurality of data lines; forming a first transparent conductive layer on a side of the first signal line layer away from the base substrate, wherein the first transparent conductive layer comprises a connecting electrode connected to a drain electrode of the transistor; forming a second transparent conductive layer on a side of the first transparent conductive layer away from the base substrate, wherein the second transparent conductive layer comprises a first electrode connected to the drain electrode of the transistor through the connecting electrode; and forming a third transparent conductive layer on a side of the second transparent conductive layer away from the base substrate, wherein the third transparent conductive layer comprises a second electrode spaced apart from the first electrode. Optionally, an orthographic projection of the first electrode on the base substrate partially overlaps with, and is partially non-overlapping with, an orthographic projection of the connecting electrode on the base substrate.

[0161] FIG. 29A to FIG. 29I illustrate a process of fabricating a display substrate in some embodiments according to the present disclosure. Referring to FIG. 29A, a buffer layer BUF is formed on a base substrate BS, and a second semiconductor material layer SML2 is formed on a side of the buffer layer BUF away from the base substrate BS. Various appropriate insulating materials and various appropriate fabricating methods may be used to make the buffer layer BUF. For example, an insulating material may be deposited on the base substrate BS by a plasma-enhanced chemical vapor deposition (PECVD) process. Examples of materials suitable for making the buffer layer BUF include, but are not limited to, silicon oxide (SiOx) , silicon nitride (SiNx) , or a combination thereof. Optionally, the buffer layer BUF may have a single-layer structure or a stacked-layer structure including two or more sub-layers (e.g., a stacked-layer structure including a silicon oxide sublayer and a silicon nitride sublayer) . In one example, the buffer layer BUF includes a silicon oxide sub-layer having a thickness in a range of approximately 30 nm to approximately 200 nm, and a silicon nitride sub-layer having a thickness in a range of approximately 100 nm to approximately 500 nm.

[0162] Various appropriate semiconductor materials may be used for forming the second semiconductor material layer SML2. Examples of appropriate semiconductor materials for forming the second semiconductor material layer SML2 includes polycrystalline silicon and amorphous silicon. In some embodiments, the second semiconductor material layer SML2 is formed by depositing an amorphous silicon layer of 30 nm to 80 nm on the buffer layer BUF, crystallizing the amorphous silicon layer to form a polycrystalline silicon layer, and  patterning the polycrystalline silicon layer to form the second semiconductor material layer SML2.

[0163] Referring to FIG. 29B, the method further includes forming an insulating layer IN on a side of the second semiconductor material layer SML2 away from the base substrate BS, and forming a light shielding layer LSL on a side the insulating layer IN away from the base substrate BS. In some embodiments, forming a light shielding layer LSL includes forming one or more light shields LS and a plurality of second gate lines GL2.

[0164] Various appropriate insulating materials and various appropriate fabricating methods may be used to make the insulating layer IN. For example, an insulating material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process. Examples of materials suitable for making the insulating layer IN include, but are not limited to, silicon oxide (SiOx) , silicon nitride (SiNx) , or a combination thereof. Optionally, the insulating layer IN may have a single-layer structure or a stacked-layer structure including two or more sub-layers (e.g., a stacked-layer structure including a silicon oxide sublayer and a silicon nitride sublayer) . In one example, the insulating layer IN includes a silicon oxide sub-layer and a silicon nitride sub-layer. In another example, the insulating layer IN has a total thickness of 60 nm to 200 nm.

[0165] Various appropriate electrode materials and various appropriate fabricating methods may be used to make the light shielding layer LSL. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the light shielding layer LSL include, but are not limited to, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like. In one example, the light shielding layer LSL has a thickness of 100 nm to 600 nm. In another example, a respective light shield of the one or more light shields LS has a width of 2 μm to 10 μm.

[0166] Referring to FIG. 29C, the method in some embodiments further includes forming a first inter-layer dielectric layer ILD1 on the light shielding layer LSL, and forming a semiconductor material layer SML on a side of the first inter-layer dielectric layer ILD1 away from the light shielding layer LSL.

[0167] Various appropriate insulating materials and various appropriate fabricating methods may be used to make the first inter-layer dielectric layer ILD1. For example, an insulating material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process. Examples of materials suitable for making the first inter-layer dielectric layer ILD1 include, but are not limited to, silicon oxide (SiOx) , silicon nitride  (SiNx) , or a combination thereof. Optionally, the first inter-layer dielectric layer ILD1 may have a single-layer structure or a stacked-layer structure including two or more sub-layers (e.g., a stacked-layer structure including a silicon oxide sublayer and a silicon nitride sublayer) . In one example, the first inter-layer dielectric layer ILD1 includes a silicon oxide sub-layer and a silicon nitride sub-layer. In another example, the first inter-layer dielectric layer ILD1 has a total thickness of 100 nm to 800 nm.

[0168] Referring to FIG. 29D, the method in some embodiments further includes forming a gate insulating layer GI on the semiconductor material layer SML, and forming a first conductive layer CT1 on a side of the gate insulating layer GI away from the semiconductor material layer SML. In some embodiments, forming the first conductive layer CT1 includes forming a gate electrode G of the transistor T, and a plurality of gate lines GL.

[0169] Various appropriate insulating materials and various appropriate fabricating methods may be used to make the gate insulating layer GI. For example, an insulating material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process. Examples of materials suitable for making the gate insulating layer GI include, but are not limited to, silicon oxide (SiOx) , silicon nitride (SiNx) , or a combination thereof. In one example, the gate insulating layer GI has a thickness of 50 nm to 300 nm.

[0170] In another example, the first conductive layer CT1 has a total thickness of 200 nm to 1000 nm.

[0171] Referring to FIG. 29E, the method in some embodiments further includes forming a second inter-layer dielectric layer ILD2 on the first conductive layer CT1, and forming a plurality of vias extending at least through the second inter-layer dielectric layer ILD2.

[0172] Various appropriate insulating materials and various appropriate fabricating methods may be used to make the second inter-layer dielectric layer ILD2. For example, an insulating material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process. Examples of materials suitable for making the second inter-layer dielectric layer ILD2 include, but are not limited to, silicon oxide (SiOx) , silicon nitride (SiNx) , or a combination thereof. Optionally, the second inter-layer dielectric layer ILD2 may have a single-layer structure or a stacked-layer structure including two or more sub-layers (e.g., a stacked-layer structure including a silicon oxide sublayer and a silicon nitride sublayer) . In one example, the second inter-layer dielectric layer ILD2 includes a silicon oxide sub-layer and a silicon nitride sub-layer. In another example, the second inter-layer dielectric layer ILD2 has a total thickness of 300 nm to 1000 nm.

[0173] Referring to FIG. 29F, the method in some embodiments further includes forming a first signal line layer SL1 on the second inter-layer dielectric layer ILD2. In some embodiments, forming the first signal line layer SL1 includes forming a plurality of data lines  DL and forming a plurality of second data lines DL2. A respective data line of the plurality of data lines DL extends through a via extending through the second inter-layer dielectric layer ILD2 and the gate insulating layer GI. A respective data line of the plurality of data lines DL is connected to the source electrode S of the transistor TFT. A respective data line of the plurality of data lines DL is configured to provide a data signal to the source electrode S of the transistor TFT. A respective second data line of the plurality of second data lines DL2 extends through a via extending through the second inter-layer dielectric layer ILD2, the gate insulating layer GI, the first inter-layer dielectric layer ILD1, and the insulating layer IN. A respective second data line of the plurality of second data lines DL2 is connected to the second source electrode S2 of the second transistor TFT2. A respective second data line of the plurality of second data lines DL2 is configured to provide a data signal to the second source electrode S2 of the second transistor TFT2.

[0174] In one example, the first signal line layer SL1 has a total thickness of 200 nm to 1000 nm.

[0175] Referring to FIG. 29G, the method in some embodiments further includes forming a first passivation layer PVX1 on the first signal line layer SL1, and forming a via extending through the first passivation layer PVX1, the second inter-layer dielectric layer ILD2, and the gate insulating layer GI.

[0176] Various appropriate insulating materials and various appropriate fabricating methods may be used to make the first passivation layer PVX1. For example, an insulating material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process. Examples of materials suitable for making the first passivation layer PVX1 include, but are not limited to, silicon oxide (SiOx) , silicon nitride (SiNx) , or a combination thereof. Optionally, the first passivation layer PVX1 may have a single-layer structure or a stacked-layer structure including two or more sub-layers (e.g., a stacked-layer structure including a silicon oxide sublayer and a silicon nitride sublayer) . In one example, the first passivation layer PVX1 includes a silicon oxide sub-layer and a silicon nitride sub-layer. In another example, the first passivation layer PVX1 has a total thickness of 100 nm to 800 nm.

[0177] Referring to FIG. 29H, the method in some embodiments further includes forming a first transparent conductive layer TCL1 in the first passivation layer PVX1. In some embodiments, forming the first transparent conductive layer TCL1 includes forming a connecting electrode CE. The connecting electrode CE is connected to the drain electrode D of the transistor TFT through the via extending through the first passivation layer PVX1, the second inter-layer dielectric layer ILD2, and the gate insulating layer GI.

[0178] In one example, the first transparent conductive layer TCL1 has a thickness of 10 nm to 100 nm.

[0179] Referring to FIG. 29I, the method in some embodiments further includes forming a first planarization layer PLN1 on a side of the first transparent conductive layer TCL1 away from the base substrate BS; forming a second transparent conductive layer TCL2 on a side of the first planarization layer PLN1 away from the base substrate BS; forming a second passivation layer PVX2 on a side of the second transparent conductive layer TCL2 away from the base substrate BS; forming an electrode conductive layer ECL on a side of the second passivation layer PVX2 away from the base substrate BS; forming a third transparent conductive layer TCL3 on a side of the electrode conductive layer ECL away from the base substrate BS; and forming a spacer layer PS on a side of the third transparent conductive layer TCL3 away from the base substrate BS. In some embodiments, forming the second transparent conductive layer TCL2 includes forming a second electrode E2. In some embodiments, forming the electrode conductive layer ECL includes forming an electrode line EL.

[0180] The foregoing description of the embodiments of the invention has been presented for purposes of illustration and description. It is not intended to be exhaustive or to limit the invention to the precise form or to exemplary embodiments disclosed. Accordingly, the foregoing description should be regarded as illustrative rather than restrictive. Obviously, many modifications and variations will be apparent to practitioners skilled in this art. The embodiments are chosen and described in order to explain the principles of the invention and its best mode practical application, thereby to enable persons skilled in the art to understand the invention for various embodiments and with various modifications as are suited to the particular use or implementation contemplated. It is intended that the scope of the invention be defined by the claims appended hereto and their equivalents in which all terms are meant in their broadest reasonable sense unless otherwise indicated. Therefore, the term “the invention” , “the present invention” or the like does not necessarily limit the claim scope to a specific embodiment, and the reference to exemplary embodiments of the invention does not imply a limitation on the invention, and no such limitation is to be inferred. The invention is limited only by the spirit and scope of the appended claims. Moreover, these claims may refer to use “first” , “second” , etc. following with noun or element. Such terms should be understood as a nomenclature and should not be construed as giving the limitation on the number of the elements modified by such nomenclature unless specific number has been given. Any advantages and benefits described may not apply to all embodiments of the invention. It should be appreciated that variations may be made in the embodiments described by persons skilled in the art without departing from the scope of the present invention as defined by the following claims. Moreover, no element and component in the  present disclosure is intended to be dedicated to the public regardless of whether the element or component is explicitly recited in the following claims.

Claims

1.A display substrate, comprising:a base substrate;a semiconductor material layer on the base substrate, wherein the semiconductor material layer comprises an active layer of a transistor;a first conductive layer on a side of the semiconductor material layer away from the base substrate;a first signal line layer on a side of the first conductive layer away from the base substrate, wherein the first signal line layer comprises a plurality of data lines;a first transparent conductive layer on a side of the first signal line layer away from the base substrate, wherein the first transparent conductive layer comprises a connecting electrode connected to a drain electrode of the transistor;a second transparent conductive layer on a side of the first transparent conductive layer away from the base substrate, wherein the second transparent conductive layer comprises a first electrode connected to the drain electrode of the transistor through the connecting electrode; anda third transparent conductive layer on a side of the second transparent conductive layer away from the base substrate, wherein the third transparent conductive layer comprises a second electrode spaced apart from the first electrode;wherein an orthographic projection of the first electrode on the base substrate partially overlaps with, and is partially non-overlapping with, an orthographic projection of the connecting electrode on the base substrate.2.The display substrate of claim 1, wherein the first conductive layer comprises a gate electrode of the transistor; andthe orthographic projection of the connecting electrode on the base substrate at least partially overlaps with an orthographic projection of the gate electrode on the base substrate.3.The display substrate of claim 1, wherein the orthographic projection of the connecting electrode on the base substrate at least partially overlaps with an orthographic projection of the active layer on the base substrate.4.The display substrate of claim 1, wherein the orthographic projection of the connecting electrode on the base substrate at least partially overlaps with an orthographic projection of a source electrode of the transistor on the base substrate.5.The display substrate of claim 1, wherein the orthographic projection of the connecting electrode on the base substrate is non-overlapping with the orthographic  projection of a gate electrode of the transistor on the base substrate, is non-overlapping with the orthographic projection of the active layer on the base substrate, and is non-overlapping with the orthographic projection of a source electrode of the transistor on the base substrate.6.The display substrate of claim 1, further comprising:a first planarization layer spacing apart the first transparent conductive layer and the second transparent conductive layer;a second passivation layer spacing apart the second transparent conductive layer and the third transparent conductive layer;a spacer layer on a side of the third transparent conductive layer away from the base substrate; anda recess recessing at least partially into the first planarization layer and / or the second passivation layer;wherein the spacer layer comprises a plurality of spacers; anda respective spacer of the plurality of spacers is at least partially in the recess.7.The display substrate of claim 6, wherein an orthographic projection of the respective spacer on the base substrate at least partially overlaps with an orthographic projection of the first electrode on the base substrate, and at least partially overlaps with an orthographic projection of the second electrode on the base substrate.8.The display substrate of claim 1, further comprising:a second passivation layer spacing apart the second transparent conductive layer and the third transparent conductive layer; andan electrode conductive layer on a side of the second passivation layer away from the base substrate, and on a side of the third transparent conductive layer closer to the base substrate;wherein the electrode conductive layer comprises a plurality of electrode lines; andan electrode line of the plurality of electrode lines is connected to the second electrode.9.The display substrate of claim 1, further comprising a light shielding layer on a side of the first conductive layer closer to the base substrate;wherein the light shielding layer comprises one or more light shields; andan orthographic projection of a respective light shield of the one or more light shields on the base substrate at least partially overlaps with an orthographic projection of the active layer on the base substrate.10.The display substrate of any one of claims 1 to 9, wherein the first conductive layer comprises a plurality of gate lines;a respective gate line of the plurality of gate lines comprises a gate electrode of the transistor and a first portion directly connected to the gate electrode;an orthographic projection of the gate electrode on the base substrate overlaps with an orthographic projection of the active layer on the base substrate;an orthographic projection of the first portion on the base substrate is non-overlapping with the orthographic projection of the active layer on the base substrate;a portion of a boundary of the orthographic projection of the first portion on the base substrate intersects with a portion of a boundary of an orthographic projection of a drain electrode of the transistor on the base substrate; andan included angle between the portion of the boundary of the orthographic projection of the first portion on the base substrate and the portion of the boundary of the orthographic projection of the drain electrode on the base substrate is in a range of 45 degrees to 135 degrees.11.The display substrate of any one of claims 1 to 10, wherein an orthographic projection of the active layer on the base substrate is non-overlapping with an orthographic projection of the plurality of data lines on the base substrate.12.The display substrate of any one of claims 1 to 10, wherein an orthographic projection of the active layer on the base substrate at least partially overlaps with, and is at least partially non-overlapping with, an orthographic projection of the plurality of data lines on the base substrate.13.The display substrate of any one of claims 1 to 10, wherein a source electrode, the active layer, and a drain electrode of the transistor are parts of a unitary structure having a number 7 shape.14.The display substrate of any one of claims 1 to 13, comprising a plurality of transistors;wherein a respective transistor of the plurality of transistors comprises an active layer, a gate electrode, a source electrode, and a drain electrode;the display substrate further comprises a plurality of semiconductor blocks;a respective semiconductor block of the plurality of semiconductor blocks comprises the active layer, the source electrode, and the drain electrode in the respective transistor;the plurality of transistors are arranged in a plurality of rows;the display substrate further comprises a plurality of gate lines;a respective data line of the plurality of data lines extends along a first direction;a respective gate line of the plurality of gate lines extends along a second direction;the first direction and the second direction are different from each other;a respective semiconductor block of semiconductor blocks in a first adjacent row of the plurality of rows of transistors extends along a third direction;a respective semiconductor block of semiconductor blocks in a second adjacent row of the plurality of rows of transistors extends along a fourth direction;the first adjacent row and the second adjacent row are adjacent to each other; andthe third direction and the fourth direction are different from each other.15.The display substrate of any one of claims 1 to 14, further comprising:a first planarization layer on a side of the first transparent conductive layer away from the base substrate and on a side of the second transparent conductive layer closer to the base substrate; anda second planarization layer on a side of the first planarization layer away from the base substrate and on a side of the second transparent conductive layer closer to the base substrate;wherein the second planarization layer comprises a plurality of lenses;a respective lens of the plurality of lenses is at least partially in a respective subpixel of a plurality of subpixels; andthe respective lens is on a side of the first planarization layer away from the base substrate, and is on a side of the second transparent conductive layer closer to the base substrate.16.The display substrate of claim 15, wherein the respective lens is in direct contact with the first planarization layer, and in direct contact with the first electrode in the second transparent conductive layer.17.The display substrate of claim 15, wherein an orthographic projection of the respective lens on the base substrate at least partially overlaps with orthographic projections of two adjacent data lines of the plurality of data lines on the base substrate, respectively, and at least partially overlaps with orthographic projections of two adjacent gate lines of a plurality of gate lines on the base substrate, respectively.18.The display substrate of claim 17, wherein a respective data line of the plurality of data lines extends along a first direction;a respective gate line of the plurality of gate lines extends along a second direction;the first direction and the second direction are different from each other;along the first direction, an overlapping area between the orthographic projection of the respective lens on the base substrate and each of the orthographic projections of two adjacent gate lines of the plurality of gate lines on the base substrate has a width in a range of 0.1 μm to 3 μm; andalong the second direction, an overlapping area between the orthographic projection of the respective lens on the base substrate and each of the orthographic projections of two adjacent data lines of the plurality of data lines on the base substrate has a width in a range of 0.1 μm to 3.0 μm.19.A display panel, comprising the display substrate of any one of claims 1 to 18, and a counter substrate.20.A display apparatus, comprising the display substrate of any one of claims 15 to 18, a counter substrate, and a back light;wherein the display substrate further comprises a second passivation layer on a side of the plurality of lenses away from the base substrate;wherein the respective lens has a thickness in a range of 1.0 μm to 4.0 μm; anda surface of the respective lens in contact with the second passivation layer is spaced apart from the back light by a distance in a range of 3 μm to 8 μm.

Images