Array substrate and display apparatus

Abstract

An array substrate is provided. The array substrate includes a base substrate; a light shielding layer on the base substrate; and a second signal line layer on a side of the light shielding layer away from the base substrate. The light shielding layer includes a plurality of first light shielding lines and a plurality of second light shielding lines interconnected together. A respective first light shielding line extends along a first direction. A respective second shielding line extends along a second direction. The second signal line layer includes a plurality of fourth reset signal lines. A respective fourth reset signal of the plurality of fourth reset signal lines extends along the second direction. An orthographic projection of the respective fourth reset signal line on the base substrate substantially covers an orthographic projection of the respective second light shielding line on the base substrate.

Description

ARRAY SUBSTRATE AND DISPLAY APPARATUSTECHNICAL FIELD

[0001] The present invention relates to display technology, more particularly, to an array substrate and a display apparatus.BACKGROUND

[0002] Organic Light Emitting Diode (OLED) display is one of the hotspots in the field of flat panel display research today. OLED is driven by a driving current required to be kept constant to control illumination. The OLED display panel includes a plurality of pixel units configured with pixel-driving circuits arranged in multiple rows and columns.SUMMARY

[0003] In one aspect, the present disclosure provides an array substrate, comprising a base substrate; a light shielding layer on the base substrate; and a second signal line layer on a side of the light shielding layer away from the base substrate; wherein the light shielding layer comprising a plurality of first light shielding lines and a plurality of second light shielding lines interconnected together; a respective first light shielding line of the plurality of first light shielding lines extends along a first direction; a respective second shielding line of the plurality of second light shielding lines extends along a second direction; the second signal line layer comprises a plurality of fourth reset signal lines; a respective fourth reset signal of the plurality of fourth reset signal lines extends along the second direction; and an orthographic projection of the respective fourth reset signal line on the base substrate substantially covers an orthographic projection of the respective second light shielding line on the base substrate.

[0004] Optionally, the respective first light shielding line comprises a plurality of light shielding blocks connected through a plurality of bridges; and an orthographic projection of a respective light shielding block of the plurality of light shielding blocks on the base substrate substantially covers an orthographic projection of an active layer of a driving transistor on the base substrate.

[0005] Optionally, a ratio of a number of columns of pixel driving circuits to a number of the plurality of second light shielding lines is in a range of 1.8: 1 to 2.2: 1; and a ratio of a number of columns of pixel driving circuits to a number of the plurality of fourth reset signal lines is in a range of 1.8: 1 to 2.2: 1.

[0006] Optionally, the array substrate further comprises a power supply network; wherein the power supply network comprises a plurality of first power supply lines, a plurality of second power supply lines, and a power connecting pad; a respective first power supply line of the plurality of first power supply lines extends along the first direction; a respective second power supply line of the plurality of second power supply lines extends along the second direction;  the respective second power supply line comprises multiple segments spaced apart from each other; two adjacent segments of the multiple segments of the respective second power supply line are connected to the power connecting pad; the plurality of first power supply lines are in a first signal line layer; the plurality of second power supply lines are in the second signal line layer; and the power connecting pad is in the first signal line layer.

[0007] Optionally, the array substrate further comprises a power supply network; wherein the power supply network comprises a plurality of second power supply lines; the array substrate includes a plurality of pixel driving circuits arranged in K number of columns, K being a positive integer; the K number of columns include a (4k-3) -th column of the K columns, a (4k-2) -th column of the K columns, a (4k-1) -th column of the K columns, and a 4k-th column of the K columns, k being a positive integer, 1 ≤ k ≤ (K / 4) ; the plurality of second power supply lines are present between the (4k) -th column and the (4k-1) -th column, and between the (4k-2) -th column and the (4k-3) -th column; and the plurality of second power supply lines are absent between the (4k-1) -th column and the (4k-2) -th column.

[0008] Optionally, the array substrate further comprises a plurality of first reset signal lines in a third gate metal layer; and a power supply network comprising a plurality of first power supply lines in a first signal line layer on a side of the third gate metal layer away from the base substrate; wherein an orthographic projection of a respective first reset signal line of the plurality of first reset signal lines on the base substrate substantially covers an orthographic projection of a respective first power supply line of the plurality of first power supply lines on the base substrate.

[0009] Optionally, the array substrate further comprises a plurality of fourth reset signal lines in the second signa line layer; wherein the array substrate includes a plurality of pixel driving circuits arranged in K number of columns, K being a positive integer; the K number of columns include a (4k-3) -th column of the K columns, a (4k-2) -th column of the K columns, a (4k-1) -th column of the K columns, and a 4k-th column of the K columns, k being a positive integer, 1 ≤ k ≤ (K / 4) ; the plurality of fourth reset signal lines are present between the (4k-1) -th column and the (4k-2) -th column; and the plurality of fourth reset signal lines are absent between the (4k) -th column and the (4k-1) -th column, and between the (4k-2) -th column and the (4k-3) -th column.

[0010] Optionally, the plurality of fourth reset signal lines comprise one or more fifth reset signal lines; wherein the array substrate comprises a second reset signal network; the second reset signal network comprises a plurality of second reset signal lines and the one or more fifth reset signal lines interconnected together; a respective fifth reset signal line of the one or more fifth reset signal lines is connected to at least one of the plurality of second reset signal lines; a respective second reset signal line of the plurality of second reset signal lines is connected to at least one of the one or more fifth reset signal lines; the plurality of second reset signal lines are  in a second gate metal layer; and the one or more fifth reset signal lines are in the second signal line layer on a side of the second gate metal layer away from the base substrate.

[0011] Optionally, the plurality of fourth reset signal lines comprise one or more sixth reset signal lines; wherein the array substrate comprises a first reset signal network; wherein the first reset signal network comprises a plurality of first reset signal lines and the one or more sixth reset signal lines interconnected together; a respective sixth reset signal line of the one or more sixth reset signal lines is connected to at least one of the plurality of first reset signal lines; a respective first reset signal line of the plurality of first reset signal lines is connected to at least one of the one or more sixth reset signal lines; the plurality of first reset signal lines are in a third gate metal layer; and the one or more sixth reset signal lines are in the second signal line layer on a side of the third gate metal layer away from the base substrate.

[0012] Optionally, the array substrate further comprises a plurality of second reset control signal lines in a first gate metal layer on a side of the third gate metal layer closer to the base substrate; wherein an orthographic projection of the respective first reset signal line on the base substrate substantially covers an orthographic projection of a respective second reset control signal line of the plurality of second reset control signal lines on the base substrate.

[0013] Optionally, the plurality of fourth reset signal lines comprise one or more seventh reset signal lines; wherein the array substrate comprises a third reset signal network; wherein the third reset signal network comprises a plurality of third reset signal lines and the one or more seventh reset signal lines interconnected together; a respective seventh reset signal line of the one or more seventh reset signal lines is connected to at least one of the plurality of third reset signal lines; a respective third reset signal line of the plurality of third reset signal lines is connected to at least one of the one or more seventh reset signal lines; the plurality of third reset signal lines are in a third gate metal layer; and the one or more seventh reset signal lines are in the second signal line layer on a side of the third gate metal layer away from the base substrate.

[0014] Optionally, the array substrate further comprises a plurality of first reset control signal lines in a first gate metal layer on a side of the third gate metal layer closer to the base substrate; wherein an orthographic projection of the respective third reset signal line on the base substrate substantially covers an orthographic projection of a respective first reset control signal line of the plurality of first reset control signal lines on the base substrate.

[0015] Optionally, the plurality of fourth reset signal lines comprise one or more fifth reset signal lines, one or more sixth reset signal lines, and one or more seventh reset signal lines; wherein the array substrate includes a plurality of pixel driving circuits arranged in M number of columns, M being a positive integer; the M number of columns include a (12m-11) -th column of the M columns, a (12m-10) -th column of the M columns, a (12m-9) -th column of the M columns, a (12m-8) -th column of the M columns, a (12m-7) -th column of the M columns, a (12m-6) -th column of the M columns, a (12m-5) -th column of the M columns, a  (12m-4) -th column of the M columns, a (12m-3) -th column of the M columns, a (12m-2) -th column of the M columns, a (12m-1) -th column of the M columns, and a 12m-th column of the M columns, m being a positive integer, 1 ≤ m ≤ (M / 12) ; the one or more fifth reset signal lines are present between the (12m-9) -th column and the (12m-10) -th column; the one or more sixth reset signal lines are present between the (12m-5) -th column and the (12m-6) -th column; and the one or more seventh reset signal lines are present between the (12m-1) -th column and the (12m-2) -th column.

[0016] Optionally, the array substrate further comprises a plurality of reference signal lines and a plurality of voltage supply lines; wherein a respective reference signal line of the plurality of reference signal lines is connected to a second capacitor electrode of a storage capacitor in a pixel driving circuit; and a respective voltage supply line of the plurality of voltage supply lines is connected to a first electrode of a third transistor in the pixel driving circuit.

[0017] Optionally, the array substrate further comprises a reference signal network; wherein the reference signal network comprises the plurality of reference signal lines and a plurality of second reference signal lines interconnected together; the respective reference signal line extends along the second direction; a respective second reference signal line of the plurality of second reference signal lines extends along the first direction; the respective second reference signal line comprises a plurality of second capacitor electrodes from a plurality of storage capacitors in a plurality of pixel driving circuits in a same row; the respective reference signal line is connected to at least one of the plurality of second reference signal lines; and the respective second reference signal line is connected to at least one of the plurality of reference signal lines.

[0018] Optionally, the array substrate further comprises a reference signal connecting pad in a first signal line layer; wherein the respective reference signal line is connected to the reference signal connecting pad through a via; the reference signal connecting pad is connected to the respective second reference signal line through a via; and the plurality of second reference signal lines are in a second gate metal layer on a side of the first signal line layer closer to the base substrate.

[0019] Optionally, the array substrate comprises a plurality of pixel driving circuits arranged in K number of columns, K being a positive integer; the K number of columns include a (4k-3) -th column of the K columns, a (4k-2) -th column of the K columns, a (4k-1) -th column of the K columns, and a 4k-th column of the K columns, k being a positive integer, 1 ≤ k ≤ (K / 4) ; the plurality of reference signal lines are present between the (4k) -th column and the (4k-1) -th column, and between the (4k-2) -th column and the (4k-3) -th column; and the plurality of reference signal lines are absent between the (4k-1) -th column and the (4k-2) -th column.

[0020] Optionally, the array substrate further comprises a voltage supply network; wherein the voltage supply network comprises the plurality of voltage supply lines and a plurality of  second voltage supply lines interconnected together; the respective voltage supply line extends along the second direction; a respective second voltage supply line of the plurality of second voltage supply lines extends along the first direction; the respective voltage supply line is connected to at least one of the plurality of second voltage supply lines; the respective second voltage supply line is connected to at least one of the plurality of voltage supply lines; and the plurality of second voltage supply lines are in a first signal line layer on a side of the second signal line layer closer to the base substrate.

[0021] Optionally, the array substrate further comprises a first anode, a voltage connecting pad, and a third connecting line; wherein the first anode comprises a first corner, a second corner, a third corner, a fourth corner, and a central portion; the voltage connecting pad comprises a joint portion, a first branch portion connected to the joint portion, a second branch portion connected to the joint portion, and a third branch portion connected to the joint portion; the third connecting line comprises a connecting portion, a first side portion connected to the connecting portion, a second side portion connected to the connecting portion, and an extension portion connected to the connecting portion; an orthographic projection of the first corner on the base substrate at least partially overlaps with an orthographic projection of the connecting portion of the third connecting line on the base substrate, and at least partially overlaps with an orthographic projection of the extension portion of the third connecting line on the base substrate; an orthographic projection of the second corner on the base substrate at least partially overlaps with an orthographic projection of the first branch portion of the voltage connecting pad on the base substrate; and an orthographic projection of the central portion on the base substrate at least partially overlaps with an orthographic projection of the first branch portion of the voltage connecting pad on the base substrate.

[0022] In another aspect, the present disclosure provides a display apparatus, comprising the array substrate described herein, and one or more integrated circuits connected to the array substrate.

[0023] BRIEF DESCRIPTION OF THE FIGURES

[0024] The following drawings are merely examples for illustrative purposes according to various disclosed embodiments and are not intended to limit the scope of the present invention.

[0025] FIG. 1 is a plan view of an array substrate in some embodiments according to the present disclosure.

[0026] FIG. 2A is a circuit diagram illustrating the structure of a pixel driving circuit in some embodiments according to the present disclosure.

[0027] FIG. 2B is a timing diagram illustrating the operation of a pixel driving circuit in some embodiments according to the present disclosure.

[0028] FIG. 3A is a diagram illustrating the structure of pixel driving circuits in a portion of an array substrate in some embodiments according to the present disclosure.

[0029] FIG. 3B is a schematic diagram illustrating an arrangement of pixel driving circuits in the array substrate depicted in FIG. 3A.

[0030] FIG. 3C is a diagram illustrating the structure of a light shielding layer in the array substrate depicted in FIG. 3A.

[0031] FIG. 3D is a diagram illustrating the structure of a first semiconductor material layer in the array substrate depicted in FIG. 3A.

[0032] FIG. 3E is a diagram illustrating the structure of a first gate metal layer in the array substrate depicted in FIG. 3A.

[0033] FIG. 3F is a diagram illustrating the structure of a second gate metal layer in the array substrate depicted in FIG. 3A.

[0034] FIG. 3G is a diagram illustrating the structure of a second semiconductor material layer in the array substrate depicted in FIG. 3A.

[0035] FIG. 3H is a diagram illustrating the structure of a third gate metal layer in the array substrate depicted in FIG. 3A.

[0036] FIG. 3I is a diagram illustrating the structure of a passivation layer in the array substrate depicted in FIG. 3A.

[0037] FIG. 3J is a diagram illustrating the structure of a first signal line layer in the array substrate depicted in FIG. 3A.

[0038] FIG. 3K is a diagram illustrating the structure of a first planarization layer in the array substrate depicted in FIG. 3A.

[0039] FIG. 3L is a diagram illustrating the structure of a second signal line layer in the array substrate depicted in FIG. 3A.

[0040] FIG. 4 is a cross-sectional view along an A-A’ line in FIG. 3A.

[0041] FIG. 5 is a diagram illustrating a power supply network in some embodiments according to the present disclosure.

[0042] FIG. 6 is a diagram illustrating a respective first power supply line and a respective first reset signal line in some embodiments according to the present disclosure.

[0043] FIG. 7 is a diagram illustrating a second reset signal network in some embodiments according to the present disclosure.

[0044] FIG. 8 is a diagram illustrating a first reset signal network in some embodiments according to the present disclosure.

[0045] FIG. 9 is a diagram illustrating a respective second reset control signal line and a respective first reset signal line in some embodiments according to the present disclosure.

[0046] FIG. 10 is a diagram illustrating a third reset signal network in some embodiments according to the present disclosure.

[0047] FIG. 11 is a diagram illustrating a respective first reset control signal line and a respective third reset signal line in some embodiments according to the present disclosure.

[0048] FIG. 12 is a diagram illustrating the structure of a second signal line layer in the array substrate depicted in FIG. 3A.

[0049] FIG. 13 is a diagram illustrating the structure of reset signal networks in some embodiments according to the present disclosure.

[0050] FIG. 14 is a diagram illustrating the structure of a light shielding layer in an array substrate in some embodiments according to the present disclosure.

[0051] FIG. 15 is a diagram illustrating a respective fourth reset signal line and a light shielding layer in some embodiments according to the present disclosure.

[0052] FIG. 16 is a diagram illustrating the structure of a first signal line layer and an anode layer in an array substrate in some embodiments according to the present disclosure.

[0053] FIG. 17 is a diagram illustrating the structure of a first anode in an array substrate in some embodiments according to the present disclosure.

[0054] FIG. 18 is a diagram illustrating the structure of a voltage connecting pad in an array substrate in some embodiments according to the present disclosure.

[0055] FIG. 19 is a diagram illustrating the structure of a third connecting line in an array substrate in some embodiments according to the present disclosure.

[0056] FIG. 20 is a diagram illustrating the structure of a second anode in an array substrate in some embodiments according to the present disclosure.

[0057] FIG. 21A is a circuit diagram illustrating the structure of a pixel driving circuit in some embodiments according to the present disclosure.

[0058] FIG. 21B is a timing diagram illustrating the operation of a pixel driving circuit in some embodiments according to the present disclosure.

[0059] FIG. 22A is a diagram illustrating the structure of pixel driving circuits in a portion of an array substrate in some embodiments according to the present disclosure.

[0060] FIG. 22B is a schematic diagram illustrating an arrangement of pixel driving circuits in the array substrate depicted in FIG. 22A.

[0061] FIG. 22C is a diagram illustrating the structure of a light shielding layer in the array substrate depicted in FIG. 22A.

[0062] FIG. 22D is a diagram illustrating the structure of a first semiconductor material layer in the array substrate depicted in FIG. 22A.

[0063] FIG. 22E is a diagram illustrating the structure of a first gate metal layer in the array substrate depicted in FIG. 22A.

[0064] FIG. 22F is a diagram illustrating the structure of a second gate metal layer in the array substrate depicted in FIG. 22A.

[0065] FIG. 22G is a diagram illustrating the structure of a second semiconductor material layer in the array substrate depicted in FIG. 22A.

[0066] FIG. 22H is a diagram illustrating the structure of a third gate metal layer in the array substrate depicted in FIG. 22A.

[0067] FIG. 22I is a diagram illustrating the structure of a passivation layer in the array substrate depicted in FIG. 22A.

[0068] FIG. 22J is a diagram illustrating the structure of a first signal line layer in the array substrate depicted in FIG. 22A.

[0069] FIG. 22K is a diagram illustrating the structure of a first planarization layer in the array substrate depicted in FIG. 22A.

[0070] FIG. 22L is a diagram illustrating the structure of a second signal line layer in the array substrate depicted in FIG. 22A.

[0071] FIG. 23 is a cross-sectional view along a B-B’ line in FIG. 22A.

[0072] FIG. 24 is a diagram illustrating a reference signal network in some embodiments according to the present disclosure.

[0073] FIG. 25 is a diagram illustrating a voltage supply network in some embodiments according to the present disclosure.DETAILED DESCRIPTION

[0074] The disclosure will now be described more specifically with reference to the following embodiments. It is to be noted that the following descriptions of some embodiments are presented herein for purpose of illustration and description only. It is not intended to be exhaustive or to be limited to the precise form disclosed.

[0075] The present disclosure provides, inter alia, an array substrate and a display apparatus that substantially obviate one or more of the problems due to limitations and disadvantages of the related art. In one aspect, the present disclosure provides an array substrate. In some  embodiments, the array substrate includes a base substrate; a light shielding layer on the base substrate; and a second signal line layer on a side of the light shielding layer away from the base substrate. Optionally, the light shielding layer comprises a plurality of first light shielding lines and a plurality of second light shielding lines interconnected together. Optionally, a respective first light shielding line of the plurality of first light shielding lines extends along a first direction. Optionally, a respective second shielding line of the plurality of second light shielding lines extends along a second direction. Optionally, the second signal line layer comprises a plurality of fourth reset signal lines. Optionally, a respective fourth reset signal of the plurality of fourth reset signal lines extends along the second direction. Optionally, an orthographic projection of the respective fourth reset signal line on the base substrate substantially covers an orthographic projection of the respective second light shielding line on the base substrate.

[0076] Various appropriate pixel driving circuits may be used in the present array substrate. Examples of appropriate driving circuits include 3T1C, 2T1C, 4T1C, 4T2C, 5T2C, 6T1C, 7T1C, 7T2C, 8T1C, and 8T2C. In some embodiments, the respective one of the plurality of pixel driving circuits is an 8T1C driving circuit. Various appropriate light emitting elements may be used in the present array substrate. Examples of appropriate light emitting elements include organic light emitting diodes, quantum dots light emitting diodes, and micro light emitting diodes. Optionally, the light emitting element is micro light emitting diode. Optionally, the light emitting element is an organic light emitting diode including an organic light emitting layer.

[0077] FIG. 1 is a plan view of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 1, the array substrate includes an array of subpixels Sp. Each subpixel includes an electronic component, e.g., a light emitting element. In one example, the light emitting element is driven by a respective pixel driving circuit PDC. The array substrate includes a plurality of first gate lines (e.g., a respective first gate line GL1) , a plurality of second gate lines (e.g., a respective second gate line GL2) , a plurality of data lines (e.g., a respective data line DL) , a plurality of first voltage supply lines (e.g., a respective first voltage supply line Vdd) , and a plurality of first power supply lines (e.g., a respective first power supply line Vss1) . Light emission in a respective subpixel Sp is driven by a respective pixel driving circuit PDC. In one example, a high voltage signal (e.g., a VDD signal) is input, through the respective first voltage supply line Vdd of the plurality of first voltage supply line, to the respective pixel driving circuit PDC connected to an anode of the light emitting element; a low voltage signal (e.g., a VSS signal) is input, through a low voltage supply line, to a cathode of the light emitting element. A voltage difference between the high voltage signal (e.g., the VDD signal) and the low voltage signal (e.g., the VSS signal) is a driving voltage ΔV that drives light emission in the light emitting element.

[0078] FIG. 2A is a circuit diagram illustrating the structure of a pixel driving circuit in some embodiments according to the present disclosure. Referring to FIG. 2A, in some  embodiments, the pixel driving circuit includes a driving transistor Td; a storage capacitor Cst having a first capacitor electrode Ce1 and a second capacitor electrode Ce2; a second reset transistor Tr2 having a gate electrode connected to a respective second reset control signal line rst2 of a plurality of second reset control signal lines, a first electrode connected to a respective second reset signal line Vint2 of a plurality of second reset signal lines, and a second electrode connected to a second electrode of the driving transistor Td; a first transistor T1 having a gate electrode connected to a respective first gate line GL1 of a plurality of first gate lines, a first electrode connected to a respective data line DL of a plurality of data lines, and a second electrode connected to a first electrode of the driving transistor Td; a third reset transistor Tr3 having a gate electrode connected to a respective first reset control signal line rst1 of a plurality of first reset control signal lines, a first electrode connected to a respective third reset signal line Vint3 of a plurality of third reset signal lines, and a second electrode connected to the first electrode of the driving transistor Td; a second transistor T2 having a gate electrode connected to a respective second gate line GL2 of a plurality of second gate lines, a first electrode connected to the first capacitor electrode Ce1 of the storage capacitor Cst and the gate electrode of the driving transistor Td, and a second electrode connected to the second electrode of the driving transistor Td; a third transistor T3 having a gate electrode connected to a respective light emitting control signal line em of a plurality of light emitting control signal lines, a first electrode connected to a respective first voltage supply line Vdd of a plurality of first voltage supply lines, and a second electrode connected to the first electrode of the driving transistor Td and the second electrode of the first transistor T1; a fourth transistor T4 having a gate electrode connected to the respective light emitting control signal line em of the plurality of light emitting control signal lines, a first electrode connected to second electrodes of the driving transistor Td and the second transistor T2, and a second electrode connected to an anode of a light emitting element LE; and a first reset transistor Tr1 having a gate electrode connected to the respective first reset control signal line rst1 of a plurality of first reset control signal lines, a first electrode connected to a respective first reset signal line Vint1 of a plurality of first reset signal lines, and a second electrode connected to the second electrode of the fourth transistor T4 and the anode of the light emitting element LE. The second capacitor electrode Ce2 is connected to the respective voltage supply line and the first electrode of the third transistor T3.

[0079] In some embodiments, the pixel driving circuit includes a driving transistor Td, a data write transistor (e.g., the first transistor T1) , a compensating transistor (e.g., the second transistor T2) , two light emitting control transistors (e.g., the third transistor T3 and the fourth transistor T4) , and three reset transistors (e.g., the first reset transistor Tr1, the second reset transistor Tr2, and the third reset transistor Tr3) .

[0080] As used herein, a first electrode or a second electrode refers to one of a first terminal and a second terminal of a transistor, the first terminal and the second terminal being connected to an active layer of the transistor. A direction of a current flowing through the transistor may  be configured to be from a first electrode to a second electrode, or from a second electrode to a first electrode. Accordingly, depending on the direction of the current flowing through the transistor, in one example, the first electrode is configured to receive an input signal and the second electrode is configured to output an output signal; in another example, the second electrode is configured to receive an input signal and the first electrode is configured to output an output signal.

[0081] The pixel driving circuit further include a first node N1, a second node N2, a third node N3, and a fourth node N4. The first node N1 is connected to the gate electrode of the driving transistor Td, the first capacitor electrode Ce1, and the first electrode of the second transistor T2. The second node N2 is connected to the second electrode of the third transistor T3, the second electrode of the first transistor T1, the second electrode of the third reset transistor Tr3, and the first electrode of the driving transistor Td. The third node N3 is connected to the second electrode of the driving transistor Td, the second electrode of the second transistor T2, the first electrode of the fourth transistor T4, and the second electrode of the second reset transistor Tr2. The fourth node N4 is connected to the second electrode of the fourth transistor T4, the second electrode of the first reset transistor Tr1, and the anode of the light emitting element LE.

[0082] The array substrate in some embodiments includes a plurality of subpixels. In some embodiments, the plurality of subpixels include a respective first subpixel, a respective second subpixel, and a respective third subpixel. Optionally, a respective pixel of the array substrate includes the respective first subpixel, the respective second subpixel, and the respective third subpixel. The plurality of subpixels in the array substrate are arranged in an array. In one example, the array of the plurality of subpixels includes a S1-S2-S3 format repeating array, in which S1 stands for the respective first subpixel, S2 stands for the respective second subpixel, and S3 stands for the respective third subpixel. In another example, the S1-S2-S3 format is a C1-C2-C3 format, in which C1 stands for the respective first subpixel of a first color, C2 stands for the respective second subpixel of a second color, and C3 stands for the respective third subpixel of a third color. In another example, the C1-C2-C3 format is an R-G-B format, in which the respective first subpixel is a red subpixel, the respective second subpixel is a green subpixel, and the respective third subpixel is a blue subpixel.

[0083] In another example, the array of the plurality of subpixels includes a S1-S2-S3-S4 format repeating array, in which S1 stands for the respective first subpixel, S2 stands for the respective second subpixel, S3 stands for the respective third subpixel, and S4 stands for the respective fourth subpixel. In another example, the S1-S2-S3-S4 format is a C1-C2-C3-C4 format, in which C1 stands for the respective first subpixel of a first color, C2 stands for the respective second subpixel of a second color, C3 stands for the respective third subpixel of a third color, and C4 stands for the respective fourth subpixel of a fourth color. In another example, the S1-S2-S3-S4 format is a C1-C2-C3-C2’ format, in which C1 stands for the respective first subpixel of a first color, C2 stands for the respective second subpixel of a  second color, C3 stands for the respective third subpixel of a third color, and C2’ stands for the respective fourth subpixel of the second color. In another example, the C1-C2-C3-C2’ format is a R-G-B-G format, in which the respective first subpixel is a red subpixel, the respective second subpixel is a green subpixel, the respective third subpixel is a blue subpixel, and the respective fourth subpixel is a green subpixel.

[0084] In some embodiments, a minimum repeating unit of the plurality of subpixels of the array substrate includes the respective first subpixel, the respective second subpixel, and the respective third subpixel. Optionally, each of the respective first subpixel, the respective second subpixel, and the respective third subpixel, includes the first transistor T1, the second transistor T2, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, the driving transistor Td, and the storage capacitor Cst.

[0085] In alternative embodiments, a minimum repeating unit of the plurality of subpixels of the array substrate includes a respective first subpixel, a respective second subpixel, a respective third subpixel, and a respective fourth subpixel. Optionally, each of the respective first subpixel, the respective second subpixel, the respective third subpixel, and the respective fourth subpixel, includes the first transistor T1, the second transistor T2, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, the driving transistor Td, and the storage capacitor Cst.

[0086] The present disclosure may be implemented in pixel driving circuit having transistors of various types, including a pixel driving circuit having p-type transistors, a pixel driving circuit having n-type transistors, and a pixel driving circuit having one or more p-type transistors and one or more n-type transistors. Referring to FIG. 2A, the second transistor T2 is an n-type transistor such as a metal oxide transistor, and other transistors are p-type transistors such as polysilicon transistors. For a p-type transistor, an effective control signal (e.g., a turn-on control signal) is a low voltage signal, and an ineffective control signal (e.g., a turn-off control signal) is a high voltage signal. For an n-type transistor, an effective control signal (e.g., a turn-on control signal) is a high voltage signal, and an ineffective control signal (e.g., a turn-off control signal) is a low voltage signal.

[0087] FIG. 2B is a timing diagram illustrating the operation of a pixel driving circuit in some embodiments according to the present disclosure. Referring to FIG. 2A and FIG. 2B, during one frame of image, the operation of the pixel driving circuit includes a reset sub-phase t1, a data write sub-phase t2, and a light emitting sub-phase t3. In the initial sub-phase t0, a turning-off reset control signal is provided through the respective second reset control signal line rst2 to the gate electrode of the second reset transistor Tr2 to turn off the second reset transistor Tr2. A turning-off reset control signal is provided through the respective first reset control signal line rst1 to the gate electrode of the first reset transistor Tr1 and the gate electrode of the third reset transistor Tr3 to turn off the first reset transistor Tr1 and the third  reset transistor Tr3. In the initial sub-phase t0, the respective first gate line GL1 is provided with a turning-off signal, thus the first transistor T1 is turned off.

[0088] In the reset sub-phase t1, a turning-on reset control signal is provided through the respective first reset control signal line rst1 to the gate electrode of the first reset transistor Tr1 to turn on the first reset transistor Tr1; allowing an initialization voltage signal from the respective first reset signal line Vint1 to pass from a first electrode of the first reset transistor Tr1 to a second electrode of the first reset transistor Tr1; and in turn to the node N4. The anode of the light emitting element LE is initialized. A turning-on reset control signal is provided through the respective first reset control signal line rst1 to the gate electrode of the third reset transistor Tr3 to turn on the third reset transistor Tr3; allowing an initialization voltage signal from the respective third reset signal line Vint3 to pass from a first electrode of the third reset transistor Tr3 to a second electrode of the third reset transistor Tr3; and in turn to the node N2. The node N2 is initialized. The second capacitor electrode Ce2 receives a high voltage signal from the respective first voltage supply line Vdd. The first capacitor electrode Ce1 is charged in the reset sub-phase t1 due to an increasing voltage difference between the first capacitor electrode Ce1 and the second capacitor electrode Ce2. In the reset sub-phase t1, the respective first gate line GL1 is provided with a turning-off signal, thus the first transistor T1 is turned off. The respective light emitting control signal line em is provided with a high voltage signal to turn off the third transistor T3 and the fourth transistor T4.

[0089] In the data write sub-phase t2, a turning-on reset control signal is provided through the second reset control signal line rst2 to the gate electrode of the second reset transistor Tr2 to turn on the second reset transistor Tr2; allowing an initialization voltage signal from the respective second reset signal line Vint2 to pass from a first electrode of the second reset transistor Tr2 to a second electrode of the second reset transistor Tr2, and in turn to the second electrode of the driving transistor Td. The second electrode of the driving transistor Td is initialized.

[0090] In the data write sub-phase t2, the turning-off reset control signal is again provided through the respective first reset control signal line rst1 to the gate electrode of the first reset transistor Tr1 and the gate electrode of the third reset transistor Tr3 to turn off the first reset transistor Tr1 and the third reset transistor Tr3. The respective first gate line GL1 and the respective second gate line GL2 are provided with a turning-on signal, thus the first transistor T1 and the second transistor T2 are turned on. A second electrode of the driving transistor Td is connected with the second electrode of the second transistor T2. A gate electrode of the driving transistor Td is electrically connected with the first electrode of the second transistor T2. Because the second transistor T2 is turned on in the data write sub-phase t2, the gate electrode and the second electrode of the driving transistor Td are connected and short circuited, and only the PN junction between the gate electrode and a first electrode of the driving transistor Td is effective, thus rendering the driving transistor Td in a diode connecting mode. The first transistor T1 is turned on in the data write sub-phase t2. The data voltage signal  transmitted through the respective data line DL is received by a first electrode of the first transistor T1, and in turn transmitted to the first electrode of the driving transistor Td, which is connected to the second electrode of the first transistor T1. A node N2 connecting to the first electrode of the driving transistor Td has a voltage level of the data voltage signal. Because only the PN junction between the gate electrode and a first electrode of the driving transistor Td is effective, the voltage level at the node N1 in the data write sub-phase t2 increase gradually to (Vdata + Vth) , wherein the Vdata is the voltage level of the data voltage signal, and the Vth is the voltage level of the threshold voltage Th of the PN junction. The storage capacitor Cst is discharged because the voltage difference between the first capacitor electrode Ce1 and the second capacitor electrode Ce2 is reduced to a relatively small value. The respective light emitting control signal line em is provided with a high voltage signal to turn off the third transistor T3 and the fourth transistor T4.

[0091] In the light emitting sub-phase t3, a turning-off reset control signal is provided through the respective second reset control signal line rst2 to the gate electrode of the second reset transistor Tr2 to turn off the second reset transistor Tr2. A turning-off reset control signal is provided through the respective first reset control signal line rst1 to the gate electrode of the first reset transistor Tr1 and the gate electrode of the third reset transistor Tr3 to turn off the first reset transistor Tr1 and the third reset transistor Tr3. The respective first gate line GL1 and the respective second gate line GL2 are provided with a turning-off signal, the first transistor T1 and the second transistor T2 are turned off. The respective light emitting control signal line em is provided with a low voltage signal to turn on the third transistor T3 and the fourth transistor T4. The voltage level at the node N1 in the light emitting sub-phase t3 is maintained at (Vdata + Vth) , the driving transistor Td is turned on by the voltage level, and working in the saturation area. A path is formed through the third transistor T3, the driving transistor Td, the fourth transistor T4, to the light emitting element LE. The driving transistor Td generates a driving current for driving the light emitting element LE to emit light. A voltage level at a node N3 connected to the second electrode of the driving transistor Td equals to a light emitting voltage of the light emitting element LE.

[0092] FIG. 3A is a diagram illustrating the structure of pixel driving circuits in a portion of an array substrate in some embodiments according to the present disclosure. FIG. 3B is a schematic diagram illustrating an arrangement of pixel driving circuits in the array substrate depicted in FIG. 3A. FIG. 3A and FIG. 3B depict a portion of the array substrate having four adjacent pixel driving circuits, including PDC1, PDC2, PDC3, and PDC4.

[0093] FIG. 3C is a diagram illustrating the structure of a light shielding layer in the array substrate depicted in FIG. 3A. FIG. 3D is a diagram illustrating the structure of a first semiconductor material layer in the array substrate depicted in FIG. 3A. FIG. 3E is a diagram illustrating the structure of a first gate metal layer in the array substrate depicted in FIG. 3A. FIG. 3F is a diagram illustrating the structure of a second gate metal layer in the array substrate depicted in FIG. 3A. FIG. 3G is a diagram illustrating the structure of a second semiconductor  material layer in the array substrate depicted in FIG. 3A. FIG. 3H is a diagram illustrating the structure of a third gate metal layer in the array substrate depicted in FIG. 3A. FIG. 3I is a diagram illustrating the structure of a passivation layer in the array substrate depicted in FIG. 3A. FIG. 3J is a diagram illustrating the structure of a first signal line layer in the array substrate depicted in FIG. 3A. FIG. 3K is a diagram illustrating the structure of a first planarization layer in the array substrate depicted in FIG. 3A. FIG. 3L is a diagram illustrating the structure of a second signal line layer in the array substrate depicted in FIG. 3A. FIG. 4 is a cross-sectional view along an A-A’ line in FIG. 3A.

[0094] Referring to FIG. 3A to FIG. 3L, and FIG. 4, the array substrate in some embodiments includes a base substrate BS, a buffer layer BUF on the base substrate BS, a first semiconductor material layer SML1 on a side of the buffer layer BUF away from the base substrate BS, a gate insulating layer GI on a side of the first semiconductor material layer SML1 away from the base substrate BS, a first gate metal layer Gate1 on a side of the gate insulating layer GI away from the first semiconductor material layer SML1, an insulating layer IN on a side of the first gate metal layer Gate1 away from the gate insulating layer GI, a second gate metal layer Gate2 on a side of the insulating layer IN away from the first gate metal layer Gate1, a first inter-layer dielectric layer ILD1 on a side of the second gate metal layer Gate2 away from the insulating layer IN, a second semiconductor material layer SML2 on a side of the first inter-layer dielectric layer ILD1 away from the second gate metal layer Gate2, a second inter-layer dielectric layer ILD2 on a side of the second semiconductor material layer SML2 away from the first inter-layer dielectric layer ILD1, a third gate metal layer Gate3 on a side of the second inter-layer dielectric layer ILD2 away from the second semiconductor material layer SML2, a passivation layer PVX on a side of the third gate metal layer Gate3 away from the second inter-layer dielectric layer ILD2, a first signal line layer SD1 on a side of the passivation layer PVX away from the third gate metal layer Gate3, a first planarization layer PLN1 on a side of the first signal line layer SD1 away from the passivation layer PVX, a second signal line layer SD2 on a side of the first planarization layer PLN1 away from the first signal line layer SD1, and a second planarization layer PLN2 on a side of the second signal line layer SD2 away from the first planarization layer PLN1.

[0095] Referring to FIG. 2A, FIG. 3A, FIG. 3C, and FIG. 5, the light shielding layer LSL in some embodiments includes a light shield LS. In some embodiments, the light shield LS is a unitary structure extending in a plurality of subpixels.

[0096] Referring to FIG. 2A, FIG. 3A, FIG. 3D, and FIG. 5, the first semiconductor material layer SML1 in some embodiments includes at least active layers of multiple transistors of the pixel driving circuit, including the first transistor T1, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, and the driving transistor Td. Optionally, the first semiconductor material layer SML1 further includes at least respective portions of first electrodes of multiple transistors of the pixel driving circuit, including the first transistor T1, the third transistor T3, the fourth  transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, and the driving transistor Td. Optionally, the first semiconductor material layer SML1 further includes at least respective portions of second electrodes of multiple transistors of the pixel driving circuit, including the first transistor T1, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, and the driving transistor Td. Optionally, the first semiconductor material layer SML1 includes active layers, first electrodes, and second electrodes of multiple transistors of the pixel driving circuit, including the first transistor T1, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, and the driving transistor Td. Various appropriate semiconductor materials may be used for making the first semiconductor material layer SML1. Examples of the semiconductor materials for making the first semiconductor material layer SML1 include silicon-based semiconductor materials such as polycrystalline silicon, single-crystal silicon, and amorphous silicon.

[0097] In FIG. 3D, a pixel driving circuit corresponding to PDC2 in FIG. 3B is annotated with labels indicating components of each of multiple transistors (T1, T3, T4, Tr1, Tr2, Tr3, and Td) in the pixel driving circuit. For example, the first transistor T1 includes an active layer ACT1, a first electrode S1, and a second electrode D1. The third transistor T3 includes an active layer ACT3, a first electrode S3, and a second electrode D3. The fourth transistor T4 includes an active layer ACT4, a first electrode S4, and a second electrode D4. The first reset transistor Tr1 includes an active layer ACTr1, a first electrode Sr1, and a second electrode Dr1. The second reset transistor Tr2 includes an active layer ACTr2, a first electrode Sr2, and a second electrode Dr2. The third reset transistor Tr3 includes an active layer ACTr3, a first electrode Sr3, and a second electrode Dr3. The driving transistor Td includes an active layer ACTd, a first electrode Sd, and a second electrode Dd.

[0098] Optionally, the active layers (ACT1, ACT3, ACT4, ACTr1, ACTr2, ACTr3, and ACTd) , the first electrodes (S1, S3, S4, Sr1, Sr2, Sr3, and Sd) , and the second electrodes (D1, D3, D4, Dr1, Dr2, Dr3, and Dd) of the respective transistors (T1, T3, T4, Tr1, Tr2, Tr3, and Td) are in a same layer.

[0099] In some embodiments, the active layers (ACT1, ACT3, ACT4, ACTr1, ACTr3, and ACTd) , at least portions of the first electrodes (S1, S3, S4, Sr1, Sr3, and Sd) , and at least portions of the second electrodes (D1, D3, D4, Dr1, Dr3, and Dd) of multiple transistors (T1, T3, T4, Tr1, Tr3, and Td) in the pixel driving circuit are parts of a unitary structure. Optionally, a part of the second reset transistor Tr2 (ACTr2, Sr2, Dr2) in the first semiconductor material layer is spaced apart from the unitary structure (T1, T3, T4, Tr1, and Td) in a same pixel driving circuit. As shown in FIG. 3D, in some embodiments, the active layers (ACT1, ACT3, ACT4, ACTr1, ACTr3, and ACTd) , at least portions of the first electrodes (S1, S3, S4, Sr1, Sr3, and Sd) , and at least portions of the second electrodes (D1, D3, D4, Dr1, Dr3, and Dd) of  multiple transistors (T1, T3, T4, Tr1, Tr3, and Td) in two adjacent pixel driving circuits are parts of a unitary structure.

[0100] Referring to FIG. 2A, FIG. 3A, FIG. 3E, and FIG. 5, the first gate metal layer Gate1 in some embodiments includes a plurality of first gate lines (e.g., a respective first gate line GL1) , a plurality of first reset control signal lines (e.g., a respective first reset control signal line rst1) , a plurality of second reset control signal lines (e.g., a respective second reset control signal line rst2) , a plurality of light emitting control signal lines (e.g., a respective light emitting control signal line em) , and a first capacitor electrode Ce1 of the storage capacitor Cst in the pixel driving circuit.

[0101] Various appropriate electrode materials and various appropriate fabricating methods may be used to make the first gate metal layer Gate1. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the first gate metal layer Gate1 include, but are not limited to, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like. Optionally, the plurality of first gate lines (e.g., the respective first gate line GL1) , the plurality of first reset control signal lines (e.g., the respective first reset control signal line rst1) , the plurality of second reset control signal lines (e.g., the respective second reset control signal line rst2) , the plurality of light emitting control signal lines (e.g., the respective light emitting control signal line em) , and the first capacitor electrode Ce1 of the storage capacitor Cst in the pixel driving circuit are in a same layer.

[0102] As used herein, the term “same layer” refers to the relationship between the layers simultaneously formed in the same step. In one example, the plurality of first gate lines and the first capacitor electrode Ce1 are in a same layer when they are formed as a result of one or more steps of a same patterning process performed in a same layer of material. In another example, the plurality of first gate lines and the first capacitor electrode Ce1 can be formed in a same layer by simultaneously performing the step of forming the plurality of first gate lines, and the step of forming the first capacitor electrode Ce1. The term “same layer” does not always mean that the thickness of the layer or the height of the layer in a cross-sectional view is the same.

[0103] Referring to FIG. 2A, FIG. 3A, FIG. 3F, and FIG. 5, the second gate metal layer Gate2 in some embodiments includes at least portions of a plurality of second gate lines (e.g., a respective second gate line first branch GL2-1) , a plurality of second reset signal lines (e.g., a respective second reset signal line Vint2) , and a second capacitor electrode Ce2 of the storage capacitor Cst in the pixel driving circuit. Various appropriate electrode materials and various appropriate fabricating methods may be used to make the second gate metal layer Gate2. For example, a conductive material may be deposited on the substrate by a plasma-enhanced  chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the second gate metal layer Gate2 include, but are not limited to, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like. Optionally, the at least portions of the plurality of second gate lines (e.g., a respective second gate line first branch GL2-1) , the plurality of second reset signal lines (e.g., the respective second reset signal line Vint2) , and the second capacitor electrode Ce2 of the storage capacitor Cst in the pixel driving circuit are in a same layer.

[0104] Referring to FIG. 2A, FIG. 3A, FIG. 3G, and FIG. 5, the second semiconductor material layer SML2 in some embodiments includes at least an active layer ACT2 of the second transistor T2 in the pixel driving circuit. Optionally, the second semiconductor material layer SML2 further includes at least a portion of a first electrode S2 of the second transistor T2 in the pixel driving circuit. Optionally, the second semiconductor material layer SML2 further includes at least a portion of a second electrode D2 of the second transistor T2 in the pixel driving circuit. Optionally, the second semiconductor material layer SML2 includes the active layer ACT2, the first electrode S2, and the second electrode D2 of the second transistor T2. In the present array substrate, at least the active layer ACT2 of the second transistor T2 are in a layer different from at least the active layers of other transistors of the pixel driving circuit. Various appropriate semiconductor materials may be used for making the second semiconductor material layer SML2. Examples of the semiconductor materials for making the second semiconductor material layer SML2 include metal oxide-based semiconductor material such as indium gallium zinc oxide and metal oxynitride-based semiconductor materials such as zinc oxynitride.

[0105] In FIG. 3G, a pixel driving circuit corresponding to PDC2 in FIG. 3B is annotated with labels indicating components of the second transistor in the pixel driving circuit. For example, the second transistor T2 includes an active layer ACT2, a first electrode S2, and a second electrode D2. Optionally, the active layer ACT2, the first electrode S2, and the second electrode D2 of the second transistor T2 are in a same layer.

[0106] Referring to FIG. 2A, FIG. 3A, FIG. 3H, and FIG. 5, the third gate metal layer Gate3 in some embodiments includes at least portions of a plurality of second gate lines (e.g., a respective second gate line second branch GL2-2) , a plurality of first reset signal lines (e.g., a respective first reset signal line Vint1) , and a plurality of third reset signal lines (e.g., a respective third reset signal line Vint3) . Various appropriate electrode materials and various appropriate fabricating methods may be used to make the third gate metal layer Gate3. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the third gate metal layer Gate3 include, but are not limited to, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum  alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like.

[0107] FIG. 3I illustrates vias extending through the passivation layer in the array substrate depicted in FIG. 3A.

[0108] Referring to FIG. 2A, FIG. 3A, FIG. 3J, and FIG. 5, the first signal line layer SD1 in some embodiments includes a plurality of first power supply lines (e.g., a respective first power supply line Vss1) ; a voltage connecting pad VCP; a data connecting pad DCP; a power connecting pad SCP, a first node connecting line Cln1; a second node connecting line Cln2; a third node connecting line Cln3; a relay electrode RE; a first reset signal connecting line Cli1; a second reset signal connecting line Cli2; and a third reset signal connecting line Cli3.

[0109] Various appropriate conductive materials and various appropriate fabricating methods may be used to make the first signal line layer SD1. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the first signal line layer include, but are not limited to, titanium, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like. In some embodiments, the first signal line layer includes a plurality of sub-layers stacked together. In one example, the first signal line layer includes a stacked titanium / aluminum / titanium multi-layer structure. In another example, the first signal line layer includes a stacked molybdenum / aluminum / molybdenum multi-layer structure. Optionally, the plurality of first power supply lines (e.g., the respective first power supply line Vss1) ; the voltage connecting pad VCP; the data connecting pad DCP; the power connecting pad SCP, the first node connecting line Cln1; the second node connecting line Cln2; the third node connecting line Cln3; the relay electrode RE; the first reset signal connecting line Cli1; the second reset signal connecting line Cli2; and the third reset signal connecting line Cli3 are in a same layer.

[0110] In some embodiments, the first node connecting line Cln1 connects multiple components of the pixel driving circuit to the node N1. Referring to FIG. 4, the first node connecting line Cln1 is connected to the first capacitor electrode Ce1 through a first via v1, and connected to the second transistor T2 (e.g., to the first electrode S2 of the second transistor T2) through a second via v2. Optionally, the first node connecting line Cln1 corresponds to the node N1 depicted in FIG. 2A.

[0111] Referring to FIG. 2A, FIG. 3A, FIG. 3E, FIG. 3F, and FIG. 5, in some embodiments, in a hole region H, a portion of the second capacitor electrode Ce2 is absent. Optionally, an orthographic projection of the second capacitor electrode Ce2 on a base substrate BS substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 98%, at least 99%, or 100%) covers, with a margin, an orthographic projection of the first capacitor  electrode Ce1 on the base substrate BS except for the hole region H in which a portion of the second capacitor electrode Ce2 is absent. Optionally, the first via v1 extends through the passivation layer PVX, the second inter-layer dielectric layer ILD2, the first inter-layer dielectric layer ILD1, the hole region H, and the insulating layer IN.

[0112] In some embodiments, the first node connecting line Cln1 crosses over a respective second gate line of the plurality of second gate lines. As shown in FIG. 3A and FIG. 5, the first node connecting line Cln1 crosses over the respective second gate line first branch GL2-1 in the second gate metal layer Gate2, and the respective second gate line second branch GL2-2 in the third gate metal layer Gate3.

[0113] In some embodiments, the second node connecting line Cln2 connects multiple components of the pixel driving circuit to the second node N2. In some embodiments, the second node connecting line Cln2 is connected to the second electrode Dr3 of the third reset transistor Tr3, is connected to the second electrode D3 of the third transistor T3, and is connected to the first electrode Sd of the driving transistor Td.

[0114] In some embodiments, the third node connecting line Cln3 is connected to the second electrode Dd of the driving transistor Td, is connected to the second electrode Dr2 of the second reset transistor Tr2, and is connected to the first electrode S4 of the fourth transistor T4.

[0115] In some embodiments, the first reset signal connecting line Cli1 connects a respective first reset signal line Vint1 of a plurality of first reset signal lines to the first electrode Sr1 of the first reset transistor Tr1. The first reset signal connecting line Cli1 is configured to transmit a reset signal from the respective first reset signal line Vint1 to the first electrode Sr1 of the first reset transistor Tr1.

[0116] In some embodiments, the second reset signal connecting line Cli2 connects a respective second reset signal line Vint2 of a plurality of second reset signal lines to the first electrode Sr2 of the second reset transistor Tr2. The second reset signal connecting line Cli2 is configured to transmit a reset signal from the respective second reset signal line Vint2 to the first electrode Sr2 of the second reset transistor Tr2.

[0117] In some embodiments, the third reset signal connecting line Cli3 connects a respective third reset signal line Vint3 of a plurality of third reset signal lines to the first electrode Sr3 of the third reset transistor Tr3. The third reset signal connecting line Cli3 is configured to transmit a reset signal from the respective third reset signal line Vint3 to the first electrode Sr3 of the third reset transistor Tr3. In one example, the third reset signal connecting line Cli3 is connected to first electrodes of third reset transistors in two adjacent pixel driving circuits in a same row, and configured to transmit a reset signal from the respective third reset signal line Vint3 to the first electrodes of the third reset transistors in two adjacent pixel driving circuits in the same row.

[0118] FIG. 3K illustrates vias extending through the first planarization layer in the array substrate depicted in FIG. 3A.

[0119] Referring to FIG. 2A, FIG. 3A, FIG. 3B, FIG. 3L, and FIG. 5, the second signal line layer SD2 in some embodiments includes a plurality of first voltage supply lines (e.g., a respective first voltage supply line Vdd) , a plurality of second low voltage supply lines (e.g., a respective second low voltage supply line Vss2) , an anode contact pad ACP, a plurality of data lines (e.g., a respective data line DL) , and a plurality of fourth reset signal lines (e.g., a respective fourth reset signal line Vint4) . Various appropriate conductive materials and various appropriate fabricating methods may be used to make the second signal line layer SD2. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the second signal line layer SD2 include, but are not limited to, titanium, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like. In one example, the second signal line layer includes a stacked titanium / aluminum / titanium multi-layer structure. In another example, the second signal line layer includes a stacked molybdenum / aluminum / molybdenum multi-layer structure. Optionally, the plurality of first voltage supply lines (e.g., the respective first voltage supply line Vdd) , the plurality of second low voltage supply lines (e.g., the respective second low voltage supply line Vss2) , the anode contact pad ACP, the plurality of data lines (e.g., the respective data line DL) , and the plurality of fourth reset signal lines (e.g., the respective fourth reset signal line Vint4) are in a same layer.

[0120] In some embodiments, referring to FIG. 3A to FIG. 3L, and FIG. 4, the relay electrode RE is connected to the second electrode D4 of the fourth transistor T4 (and / or the second electrode Dr1 of the first reset transistor Tr1) , and is connected to the anode contact pad ACP. In one example, the anode contact pad ACP is in the second signal line layer SD2, the relay electrode RE is in the first signal line layer SD1. In another example, the anode contact pad ACP is connected to the relay electrode RE through a via extending through the first planarization layer PLN1, the relay electrode RE2 is connected to the second electrode D4 of the fourth transistor T4 (and / or the second electrode Dr1 of the first reset transistor Tr1) through a via extending through the passivation layer PVX, the second inter-layer dielectric layer ILD2, the first inter-layer dielectric layer ILD1, the insulating layer IN, and the gate insulating layer GI.

[0121] In some embodiments, the data connecting pad DCP is connected to the first electrode S1 of the first transistor T1, and is connected to a respective data line DL of the plurality of data lines. In one example, the data connecting pad DCP is in the first signal line layer SD1, and the respective data line DL is in the second signal line layer SD2. In another example, the respective data line DL is connected to the data connecting pad DCP through a via extending  through the first planarization layer PLN1, and the data connecting pad DCP is connected to the first electrode S1 of the first transistor T1 through a via extending through the passivation layer PVX, the second inter-layer dielectric layer ILD2, the first inter-layer dielectric layer ILD1, the insulating layer IN, and the gate insulating layer GI.

[0122] In some embodiments, a respective first voltage supply line Vdd of the plurality of first voltage supply lines is connected to the voltage connecting pad VCP, the voltage connecting pad VCP is connected to the first electrode of the third transistor T3, thereby providing a voltage supply signal to the first electrode of the third transistor T3. In some embodiments, the voltage connecting pad VCP is further connected to the second capacitor electrode Ce2 of the storage capacitor Cst, thereby providing a voltage supply signal to the second capacitor electrode Ce2 of the storage capacitor Cst.

[0123] In some embodiments, the voltage connecting pad VCP is connected to first electrodes of third transistors in two adjacent pixel driving circuits in a same row.

[0124] In some embodiments, referring to FIG. 3A to FIG. 3L, corresponding layers of a first pixel driving circuit (e.g., PDC1 in FIG. 3C) and corresponding layers of a second pixel driving circuit (e.g., PDC2 in FIG. 3C) directly adjacent to each other and in the present stage (e.g., in a same row) have a substantially (e.g., at least 80%symmetrical, at least 85%symmetrical, at least 90%symmetrical, at least 95%symmetrical, at least 98%symmetrical, at least 99%symmetrical, or completely symmetrical) mirror symmetry with respect to each other, e.g., about a plane perpendicular to a main surface of the array substrate and substantially parallel to the plurality of data lines.

[0125] As used herein, the term “corresponding layers of a first pixel driving circuit and corresponding layers of a second pixel driving circuit” is not intended to include layers that are not parts of the pixel driving circuits. For example, the “corresponding layers of a first pixel driving circuit and corresponding layers of a second pixel driving circuit” do not include an anode layer or a pixel definition layer. In some embodiments, the “corresponding layers of a first pixel driving circuit and corresponding layers of a second pixel driving circuit” do not include a third signal line layer. In some embodiments, the “corresponding layers of a first pixel driving circuit and corresponding layers of a second pixel driving circuit” do not include a second signal line layer. In some embodiments, the “corresponding layers of a first pixel driving circuit and corresponding layers of a second pixel driving circuit” do not include a first signal line layer. In some embodiments, the “corresponding layers of a first pixel driving circuit and corresponding layers of a second pixel driving circuit” do not include a third gate metal layer. In some embodiments, the “corresponding layers of a first pixel driving circuit and corresponding layers of a second pixel driving circuit” do not include a second gate metal layer.

[0126] In one example, the “corresponding layers of a first pixel driving circuit and corresponding layers of a second pixel driving circuit” refer to at least one conductive layer of  the first pixel driving circuit and at least one conductive layer of a second pixel driving circuit. In one specific example, “corresponding layers” include at least one of a first semiconductor material layer, a first gate metal layer, a second gate metal layer, a second semiconductor material layer, a third gate metal layer, a first signal line layer, a second signal line layer, or a third signal line layer. In another specific example, “corresponding layers” further include at least one of a gate insulating layer, an insulating layer, a first inter-layer dielectric layer, a second inter-layer dielectric layer, a passivation layer, a first planarization layer, or a second planarization layer. In another specific example, the “corresponding layers of a first pixel driving circuit and corresponding layers of a second pixel driving circuit” include the first semiconductor material layer. In another specific example, the “corresponding layers of a first pixel driving circuit and corresponding layers of a second pixel driving circuit” include the first gate metal layer. In another specific example, the “corresponding layers of a first pixel driving circuit and corresponding layers of a second pixel driving circuit” include the second semiconductor material layer.

[0127] FIG. 5 is a diagram illustrating a power supply network in some embodiments according to the present disclosure. Referring to FIG. 5, in some embodiments, the power supply network includes a plurality of first power supply lines and a plurality of second power supply lines. Optionally, a respective first power supply line Vss1 of the plurality of first power supply lines extends along a first direction DR1. Optionally, a respective second power supply line Vss2 of the plurality of second power supply lines extends along the second direction DR2.

[0128] In some embodiments, a respective second power supply line Vss2 of the plurality of second power supply lines includes multiple segments spaced apart from each other. In some embodiments, two adjacent segments of the multiple segments of the respective second power supply line Vss2 are connected to the power connecting pad SCP.

[0129] In some embodiments, the plurality of first power supply lines are in the first signal line layer, the plurality of second power supply lines are in the second signal line layer, and the power connecting pad SCP is in the first signal line layer.

[0130] In some embodiments, the array substrate includes a plurality of pixel driving circuits arranged in K number of columns, K being a positive integer; the K number of columns include a (4k-3) -th column of the K columns, a (4k-2) -th column of the K columns, a (4k-1) -th column of the K columns, and a 4k-th column of the K columns, k being a positive integer, 1 ≤k ≤ (K / 4) .

[0131] As used herein, the terms “ (4k-3) -th column” , “ (4k-2) -th column” , “ (4k-1) -th column” , and “ (4k) -th column” are used in the context of the K columns. The array substrate may or may not include additional column (s) before the first column of the K columns and / or additional columns after the last column of the K columns. In the context of the array substrate, the term “ (4k-3) -th column” or “ (4k-1) -th column” does not necessarily denote an odd- numbered column, and the term “ (4k-2) -th column” or “ (4k) -th column does not necessarily denote an even-numbered column. In one example, the (4k-3) -th column is an odd-numbered column in the context of the K columns, but may be an even-numbered column in the context of the array substrate. In another example, the (4k-3) -th column is an odd-numbered column in the context of the K columns, and also an odd-numbered column in the context of the array substrate. In one example, the (4k-2) -th column is an even-numbered column in the context of the K columns, but may be an odd-numbered column in the context of the array substrate. In another example, the (4k-2) -th column is an even-numbered column in the context of the K columns, and also an even-numbered column in the context of the array substrate. In one example, the (4k-1) -th column is an odd-numbered column in the context of the K columns, but may be an even-numbered column in the context of the array substrate. In another example, the (4k-1) -th column is an odd-numbered column in the context of the K columns, and also an odd-numbered column in the context of the array substrate. In one example, the (4k) -th column is an even-numbered column in the context of the K columns, but may be an odd-numbered column in the context of the array substrate. In another example, the (4k) -th column is an even-numbered column in the context of the K columns, and also an even-numbered column in the context of the array substrate.

[0132] In some embodiments, the plurality of second power supply lines are present between the (4k) -th column C (4k) and the (4k-1) -th column C (4k-1) , and between the (4k-2) -th column C (4k-2) and the (4k-3) -th column C (4k-3) . Optionally, the plurality of second power supply lines are absent between the (4k-1) -th column C (4k-1) and the (4k-2) -th column C (4k-2) .

[0133] FIG. 6 is a diagram illustrating a respective first power supply line and a respective first reset signal line in some embodiments according to the present disclosure. Referring to FIG. 6, in some embodiments, an orthographic projection of a respective first power supply line Vss1 on a base substrate at least partially overlaps with an orthographic projection of a respective first reset signal line Vint1 on the base substrate. In some embodiments, an orthographic projection of a respective first reset signal line Vint1 on a base substrate substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 98%, at least 99%, or 100%) covers an orthographic projection of a respective first power supply line Vss1 on the base substrate. The inventors of the present disclosure discover that, by having this structure, the interference induced by the respective first power supply line Vss1 to the components in the second semiconductor material layer, the second gate metal layer, and the first gate metal layer can be reduced or prevented.

[0134] In some embodiments, the respective first power supply line Vss1 is in the first signal line layer, and the respective first reset signal line Vint1 is in the third gate metal layer.

[0135] FIG. 7 is a diagram illustrating a second reset signal network in some embodiments according to the present disclosure. Referring to FIG. 3L and FIG. 7, in some embodiments, the plurality of fourth reset signal lines include one or more fifth reset signal lines. In some  embodiments, the second reset signal network includes the plurality of second reset signal lines and the one or more fifth reset signal lines interconnected together. A respective fifth reset signal line Vint5 is connected to at least one of the plurality of second reset signal lines. A respective second reset signal line Vint2 is connected to at least one of the one or more fifth reset signal lines.

[0136] In some embodiments, the plurality of second reset signal lines are in the second gate metal layer, and the one or more fifth reset signal lines are in the second signal line layer. A respective fifth reset signal line Vint5 is connected to at least one of the plurality of second reset signal lines through a via extending through the first planarization layer, the passivation layer, the second inter-layer dielectric layer, and the first inter-layer dielectric layer.

[0137] FIG. 8 is a diagram illustrating a first reset signal network in some embodiments according to the present disclosure. Referring to FIG. 3L and FIG. 8, in some embodiments, the plurality of fourth reset signal lines include one or more sixth reset signal lines. In some embodiments, the first reset signal network includes the plurality of first reset signal lines and the one or more sixth reset signal lines interconnected together. A respective sixth reset signal line Vint6 is connected to at least one of the plurality of first reset signal lines. A respective first reset signal line Vint1 is connected to at least one of the one or more sixth reset signal lines.

[0138] In some embodiments, the plurality of first reset signal lines are in the third gate metal layer, and the one or more sixth reset signal lines are in the second signal line layer. A respective sixth reset signal line Vint6 is connected to at least one of the plurality of first reset signal lines through a via extending through the first planarization layer and the passivation layer.

[0139] FIG. 9 is a diagram illustrating a respective second reset control signal line and a respective first reset signal line in some embodiments according to the present disclosure. Referring to FIG. 9, in some embodiments, an orthographic projection of a respective first reset signal line Vint1 on a base substrate at least partially overlaps with an orthographic projection of a respective second reset control signal line rst2 on the base substrate. In some embodiments, an orthographic projection of a respective first reset signal line Vint1 on a base substrate substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 98%, at least 99%, or 100%) covers an orthographic projection of a respective second reset control signal line rst2 on the base substrate. The inventors of the present disclosure discover that, by having this structure, the interference induced by the respective second reset control signal line rst2 to the components in other layers can be reduced or prevented.

[0140] In some embodiments, the respective second reset control signal line rst2 is in the first gate metal layer, and the respective first reset signal line Vint1 is in the third gate metal layer.

[0141] FIG. 10 is a diagram illustrating a third reset signal network in some embodiments according to the present disclosure. Referring to FIG. 3L and FIG. 10, in some embodiments, the plurality of fourth reset signal lines include one or more seventh reset signal lines. In some embodiments, the third reset signal network includes the plurality of third reset signal lines and the one or more seventh reset signal lines interconnected together. A respective seventh reset signal line Vint7 is connected to at least one of the plurality of third reset signal lines. A respective third reset signal line Vint3 is connected to at least one of the one or more seventh reset signal lines.

[0142] In some embodiments, the plurality of third reset signal lines are in the third gate metal layer, and the one or more seventh reset signal lines are in the second signal line layer. A respective seventh reset signal line Vint7 is connected to at least one of the plurality of third reset signal lines through a via extending through the first planarization layer and the passivation layer.

[0143] FIG. 11 is a diagram illustrating a respective first reset control signal line and a respective third reset signal line in some embodiments according to the present disclosure. Referring to FIG. 11, in some embodiments, an orthographic projection of a respective third reset signal line Vint3 on a base substrate at least partially overlaps with an orthographic projection of a respective first reset control signal line rst1 on the base substrate. In some embodiments, an orthographic projection of a respective third reset signal line Vint3 on a base substrate substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 98%, at least 99%, or 100%) covers an orthographic projection of a respective first reset control signal line rst1 on the base substrate. The inventors of the present disclosure discover that, by having this structure, the interference induced by the respective first reset control signal line rst1 to the components in other layers can be reduced or prevented.

[0144] In some embodiments, the respective first reset control signal line rst1 is in the first gate metal layer, and the respective third reset signal line Vint3 is in the third gate metal layer.

[0145] FIG. 12 is a diagram illustrating the structure of a second signal line layer in the array substrate depicted in FIG. 3A. In some embodiments, the plurality of fourth reset signal lines are present between the (4k-1) -th column C (4k-1) and the (4k-2) -th column C (4k-2) . Optionally, the plurality of fourth reset signal lines are absent between the (4k) -th column C (4k) and the (4k-1) -th column C (4k-1) , and between the (4k-2) -th column C (4k-2) and the (4k-3) -th column C (4k-3) .

[0146] In some embodiments, the plurality of fourth reset signal lines include the one or more fifth reset signal lines, the one or more sixth reset signal lines, and the one or more seventh reset signal lines alternately arranged.

[0147] FIG. 13 is a diagram illustrating the structure of reset signal networks in some embodiments according to the present disclosure. Referring to FIG. 13, in some embodiments,  the array substrate includes a plurality of pixel driving circuits arranged in M number of columns, M being a positive integer; the M number of columns include a (12m-11) -th column of the M columns, a (12m-10) -th column of the M columns, a (12m-9) -th column of the M columns, a (12m-8) -th column of the M columns, a (12m-7) -th column of the M columns, a (12m-6) -th column of the M columns, a (12m-5) -th column of the M columns, a (12m-4) -th column of the M columns, a (12m-3) -th column of the M columns, a (12m-2) -th column of the M columns, a (12m-1) -th column of the M columns, and a 12m-th column of the M columns, m being a positive integer, 1 ≤ m ≤ (M / 12) .

[0148] As used herein, the terms “ (12m-11) -th column” , “ (12m -10) -th column” , “ (12m -9) -th column” , “ (12m-8) -th column” , “ (12m -7) -th column” , “ (12m -6) -th column” , “ (12m-5) -th column” , “ (12m -4) -th column” , “ (12m-3) -th column” , “ (12m -2) -th column” , “ (12m -1) -th column” , and “ (12m) -th column” are used in the context of the M columns. The array substrate may or may not include additional column (s) before the first column of the M columns and / or additional columns after the last column of the M columns. In the context of the array substrate, the term “ (12m-11) -th column” , “ (12m -9) -th column” , “ (12m -7) -th column” , “ (12m-5) -th column” , “ (12m-3) -th column” or “ (12m-1) -th column” does not necessarily denote an odd-numbered column, and the term “ (12m -10) -th column” , “ (12m-8) -th column” , “ (12m -6) -th column” , “ (12m -4) -th column” , “ (12m-2) -th column” or “ (12m) -th column” does not necessarily denote an even-numbered column. In one example, the (12m-11) -th column is an odd-numbered column in the context of the M columns, but may be an even-numbered column in the context of the array substrate. In another example, the (12m-11) -th column is an odd-numbered column in the context of the M columns, and also an odd-numbered column in the context of the array substrate. In one example, the (12m-10) -th column is an even-numbered column in the context of the M columns, but may be an odd-numbered column in the context of the array substrate. In another example, the (12m-10) -th column is an even-numbered column in the context of the M columns, and also an even-numbered column in the context of the array substrate. In one example, the (12m-9) -th column is an odd-numbered column in the context of the M columns, but may be an even-numbered column in the context of the array substrate. In another example, the (12m-9) -th column is an odd-numbered column in the context of the M columns, and also an odd-numbered column in the context of the array substrate. In one example, the (12m-8) -th column is an even-numbered column in the context of the M columns, but may be an odd-numbered column in the context of the array substrate. In another example, the (12m-8) -th column is an even-numbered column in the context of the M columns, and also an even-numbered column in the context of the array substrate. In one example, the (12m-7) -th column is an odd-numbered column in the context of the M columns, but may be an even-numbered column in the context of the array substrate. In another example, the (12m-7) -th column is an odd-numbered column in the context of the M columns, and also an odd-numbered column in the context of the array substrate. In one example, the (12m-6) -th column is an even-numbered column in the context of the M columns,  but may be an odd-numbered column in the context of the array substrate. In another example, the (12m-6) -th column is an even-numbered column in the context of the M columns, and also an even-numbered column in the context of the array substrate. In one example, the (12m-5) -th column is an odd-numbered column in the context of the M columns, but may be an even-numbered column in the context of the array substrate. In another example, the (12m-5) -th column is an odd-numbered column in the context of the M columns, and also an odd-numbered column in the context of the array substrate. In one example, the (12m-4) -th column is an even-numbered column in the context of the M columns, but may be an odd-numbered column in the context of the array substrate. In another example, the (12m-4) -th column is an even-numbered column in the context of the M columns, and also an even-numbered column in the context of the array substrate. In one example, the (12m-3) -th column is an odd-numbered column in the context of the M columns, but may be an even-numbered column in the context of the array substrate. In another example, the (12m-3) -th column is an odd-numbered column in the context of the M columns, and also an odd-numbered column in the context of the array substrate. In one example, the (12m-2) -th column is an even-numbered column in the context of the M columns, but may be an odd-numbered column in the context of the array substrate. In another example, the (12m-2) -th column is an even-numbered column in the context of the M columns, and also an even-numbered column in the context of the array substrate. In one example, the (12m-1) -th column is an odd-numbered column in the context of the M columns, but may be an even-numbered column in the context of the array substrate. In another example, the (12m-1) -th column is an odd-numbered column in the context of the M columns, and also an odd-numbered column in the context of the array substrate. In one example, the (12m) -th column is an even-numbered column in the context of the M columns, but may be an odd-numbered column in the context of the array substrate. In another example, the (12m) -th column is an even-numbered column in the context of the M columns, and also an even-numbered column in the context of the array substrate.

[0149] In some embodiments, the one or more fifth reset signal lines are present between the (12m-9) -th column C (12m-9) and the (12m-10) -th column C (12m-10) . Optionally, the one or more fifth reset signal lines are absent between the (12m) -th column C (12m) and the (12m-1) -th column C (12m-1) , between the (12m-1) -th column C (12m-1) and the (12m-2) -th column C (12m-2) , between the (12m-2) -th column C (12m-2) and the (12m-3) -th column C (12m-3) , between the (12m-3) -th column C (12m-3) and the (12m-4) -th column C (12m-4) , between the (12m-4) -th column C (12m-4) and the (12m-5) -th column C (12m-5) , between the (12m-5) -th column C (12m-5) and the (12m-6) -th column C (12m-6) , between the (12m-6) -th column C (12m-6) and the (12m-7) -th column C (12m-7) , between the (12m-7) -th column C (12m-7) and the (12m-8) -th column C (12m-8) , between the (12m-8) -th column C (12m-8) and the (12m-9) -th column C (12m-9) , and between the (12m-10) -th column C (12m-10) and the (12m-11) -th column C (12m-11) .

[0150] In some embodiments, the one or more sixth reset signal lines are present between the (12m-5) -th column C (12m-5) and the (12m-6) -th column C (12m-6) . Optionally, the one or more sixth reset signal lines are absent between the (12m) -th column C (12m) and the (12m-1) -th column C (12m-1) , between the (12m-1) -th column C (12m-1) and the (12m-2) -th column C (12m-2) , between the (12m-2) -th column C (12m-2) and the (12m-3) -th column C (12m-3) , between the (12m-3) -th column C (12m-3) and the (12m-4) -th column C (12m-4) , between the (12m-4) -th column C (12m-4) and the (12m-5) -th column C (12m-5) , between the (12m-6) -th column C (12m-6) and the (12m-7) -th column C (12m-7) , between the (12m-7) -th column C (12m-7) and the (12m-8) -th column C (12m-8) , between the (12m-8) -th column C (12m-8) and the (12m-9) -th column C (12m-9) , between the (12m-9) -th column C (12m-9) and the (12m-10) -th column C (12m-10) , and between the (12m-10) -th column C (12m-10) and the (12m-11) -th column C (12m-11) .

[0151] In some embodiments, the one or more seventh reset signal lines are present between the (12m-1) -th column C (12m-1) and the (12m-2) -th column C (12m-2) . Optionally, the one or more seventh reset signal lines are absent between the (12m) -th column C (12m) and the (12m-1) -th column C (12m-1) , between the (12m-2) -th column C (12m-2) and the (12m-3) -th column C (12m-3) , between the (12m-3) -th column C (12m-3) and the (12m-4) -th column C (12m-4) , between the (12m-4) -th column C (12m-4) and the (12m-5) -th column C (12m-5) , between the (12m-5) -th column C (12m-5) and the (12m-6) -th column C (12m-6) , between the (12m-6) -th column C (12m-6) and the (12m-7) -th column C (12m-7) , between the (12m-7) -th column C (12m-7) and the (12m-8) -th column C (12m-8) , between the (12m-8) -th column C (12m-8) and the (12m-9) -th column C (12m-9) , between the (12m-9) -th column C (12m-9) and the (12m-10) -th column C (12m-10) , and between the (12m-10) -th column C (12m-10) and the (12m-11) -th column C (12m-11) .

[0152] In alternative embodiments, the plurality of fourth reset signal lines (including the one or more fifth reset signal lines, the one or more sixth reset signal lines, and the one or more seventh reset signal lines) are in the first signal line layer. In alternative embodiments, the plurality of fourth reset signal lines (including the one or more fifth reset signal lines, the one or more sixth reset signal lines, and the one or more seventh reset signal lines) are alternately in the first signal line layer and the second signal line layer.

[0153] FIG. 14 is a diagram illustrating the structure of a light shielding layer in an array substrate in some embodiments according to the present disclosure. Referring to FIG. 14, the light shielding layer in some embodiments includes a plurality of first light shielding lines and a plurality of second light shielding lines interconnected together. A respective first light shielding line LSL1 of the plurality of first light shielding lines extends along the first direction DR1. A respective second shielding line LSL2 of the plurality of second light shielding lines extends along the second direction DR2.

[0154] In some embodiments, the respective first light shielding line LSL1 includes a plurality of light shielding blocks connected through a plurality of bridges Br. In some embodiments, referring to FIG. 3A to FIG. 3L, an orthographic projection of a respective light shielding block LSB of the plurality of light shielding blocks on a base substrate substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 98%, at least 99%, or 100%) covers an orthographic projection of an active layer ACTd of the driving transistor Td on the base substrate.

[0155] FIG. 15 is a diagram illustrating a respective fourth reset signal line and a light shielding layer in some embodiments according to the present disclosure. Referring to FIG. 3A, FIG. 3C, FIG. 3L, FIG. 14, and FIG. 15, in some embodiments, an orthographic projection of a respective fourth reset signal line Vint4 of the plurality of fourth reset signal lines on a base substrate substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 98%, at least 99%, or 100%) covers an orthographic projection of a respective second light shielding line LSL2 of the plurality of second light shielding lines on the base substrate. The inventors of the present disclosure discover that, by having this structure, a light transmittance rate of the array substrate can be significantly enhanced as compared to related array substrate.

[0156] In some embodiments, a ratio of a number of columns of pixel driving circuits to a number of the plurality of second light shielding lines is in a range of 1.8: 1 to 2.2: 1, e.g., 1.8: 1 to 1.9: 1, 1.9: 1 to 2.0: 1, 2.0: 1 to 2.1: 1, or 2.1: 1 to 2.2: 1. In one example, the ratio of the number of columns of pixel driving circuits to the number of the plurality of second light shielding lines is 2: 1.

[0157] In some embodiments, a ratio of a number of columns of pixel driving circuits to a number of the plurality of fourth reset signal lines is in a range of 1.8: 1 to 2.2: 1, e.g., 1.8: 1 to 1.9: 1, 1.9: 1 to 2.0: 1, 2.0: 1 to 2.1: 1, or 2.1: 1 to 2.2: 1. In one example, the ratio of the number of columns of pixel driving circuits to the number of the plurality of fourth reset signal lines is 2: 1.

[0158] In alternative embodiments, a ratio of a number of columns of pixel driving circuits to a number of the plurality of second light shielding lines is in a range of 3.6: 1 to 4.4: 1, e.g., 3.6: 1 to 3.8: 1, 3.8: 1 to 4.0: 1, 4.0: 1 to 4.2: 1, or 4.2: 1 to 4.4: 1. In one example, the ratio of the number of columns of pixel driving circuits to the number of the plurality of second light shielding lines is 4: 1.

[0159] In alternative embodiments, a ratio of a number of columns of pixel driving circuits to a number of the plurality of fourth reset signal lines is in a range of 3.6: 1 to 4.4: 1, e.g., 3.6: 1 to 3.8: 1, 3.8: 1 to 4.0: 1, 4.0: 1 to 4.2: 1, or 4.2: 1 to 4.4: 1. In one example, the ratio of the number of columns of pixel driving circuits to the number of the plurality of fourth reset signal lines is 4: 1.

[0160] In alternative embodiments, a ratio of a number of columns of pixel driving circuits to a number of the plurality of second light shielding lines is in a range of 5.4: 1 to 6.6: 1, e.g., 5.4: 1 to 5.6: 1, 5.6: 1 to 5.8: 1, 5.8: 1 to 6.0: 1, 6.0: 1 to 6.2: 1, 6.2: 1 to 6.4: 1, or 6.4: 1 to 6.6: 1. In one example, the ratio of the number of columns of pixel driving circuits to the number of the plurality of second light shielding lines is 6: 1.

[0161] In alternative embodiments, a ratio of a number of columns of pixel driving circuits to a number of the plurality of fourth reset signal lines is in a range of 5.4: 1 to 6.6: 1, e.g., 5.4: 1 to 5.6: 1, 5.6: 1 to 5.8: 1, 5.8: 1 to 6.0: 1, 6.0: 1 to 6.2: 1, 6.2: 1 to 6.4: 1, or 6.4: 1 to 6.6: 1. In one example, the ratio of the number of columns of pixel driving circuits to the number of the plurality of fourth reset signal lines is 6: 1.

[0162] The inventors of the present disclosure further discover that a degree of unevenness of anodes in an array substrate or a display panel could adversely affect image display. For example, color shift may result from the anodes being tilted. It is discovered in the present disclosure that signal lines underneath the anodes could significantly affect the degree the anodes being titled. In one example, underneath an anode, at one side a signal line is disposed while the other side is absent of a signal line. This results in an uneven surface of a planarization layer on top of the signal line. The uneven surface of the planarization layer in turn results in the anode on top of the planarization layer being tilted. The titled anode reflects more light toward one side of the array substrate or the display panel. In the array substrate or the display panel, titled anodes associated with subpixels of different colors have different titled angles, thus light reflected by anodes in subpixels of different colors reflect light of different colors respectively at different angles. The accumulated effect of this issue lead to color shift at a large viewing angle.

[0163] Accordingly, the present array substrate adopts an intricate structure of anodes and signal lines to achieve an even surface of the planarization layer underneath the anodes. As a result, color shift issue can be alleviated. FIG. 16 is a diagram illustrating the structure of a first signal line layer and an anode layer in an array substrate in some embodiments according to the present disclosure. FIG. 17 is a diagram illustrating the structure of a first anode in an array substrate in some embodiments according to the present disclosure. Referring to FIG. 17, the first anode AD1 in some embodiments includes four corners. In some embodiments, the first anode AD1 includes a first corner CR1, a second corner CR2, a third corner CR3, and a fourth corner CR4. The first corner CR1 is on a side opposite to the second corner CR2, and the third corner CR3 is on a side opposite to the fourth corner CR4. In some embodiments, the first anode AD1 further includes a central portion CP surrounded by the first corner CR1, the second corner CR2, the third corner CR3, and the fourth corner CR4.

[0164] In some embodiments, the first corner CR1 and the second corner CR2 are arranged along a direction substantially parallel to the second direction DR2. In some embodiments, the third corner CR3 and the fourth corner CR4 are arranged along a direction substantially parallel  to the first direction DR1. As used herein, the term “substantially parallel” means that an angle is in the range of 0 degree to approximately 45 degrees, e.g., 0 degree to approximately 5 degrees, 0 degree to approximately 10 degrees, 0 degree to approximately 15 degrees, 0 degree to approximately 20 degrees, 0 degree to approximately 25 degrees, 0 degree to approximately 30 degrees.

[0165] FIG. 18 is a diagram illustrating the structure of a voltage connecting pad in an array substrate in some embodiments according to the present disclosure. Referring to FIG. 18, the voltage connecting pad VCP in some embodiments includes a joint portion JP, a first branch portion BH1 connected to the joint portion JP, a second branch portion BH2 connected to the joint portion JP, and a third branch portion BH3 connected to the joint portion JP. Optionally, the joint portion JP is a portion of the voltage connecting pad VCP that connects to the second capacitor electrode Ce2 through a via. Optionally, the first branch portion BH1 is a portion of the voltage connecting pad VCP that connects to first electrodes of two adjacent third transistors in a same row and in two adjacent columns of pixel driving circuits. Optionally, the second branch portion BH2 and the third branch portion BH3 are portions of the voltage connecting pad VCP that connect to two adjacent voltage supply lines of the plurality of voltage supply lines, respectively.

[0166] In some embodiments, the first branch portion BH1 extends along a direction substantially parallel to the second direction DR2. Optionally, at least a portion of the second branch portion BH2 extends along a direction substantially parallel to the first direction DR1. Optionally, at least a portion of the third branch portion BH3 extends along a direction substantially parallel to the first direction DR1.

[0167] FIG. 19 is a diagram illustrating the structure of a third connecting line in an array substrate in some embodiments according to the present disclosure. Referring to FIG. 19, the third connecting line Cli3 in some embodiments includes a connecting portion CTP, a first side portion SP1 connected to the connecting portion CTP, a second side portion SP2 connected to the connecting portion CTP, and an extension portion EP connected to the connecting portion CTP. Optionally, the connecting portion CTP is a portion of the third connecting line Cli3 that connects to a respective third reset signal line of the plurality of third reset signal lines. Optionally, the first side portion SP1 and the second side portion SP2 are portions of the third connecting line Cli3 that connect to first electrodes of two adjacent third reset transistors in a same row and in two adjacent columns of pixel driving circuits.

[0168] In some embodiments, the connecting portion CTP and the extension portion EP are arranged along a direction substantially parallel to the second direction DR2. In some embodiments, the first side portion SP1, the connecting portion CTP, and the second side portion SP2 are arranged along a direction substantially parallel to the first direction DR1.

[0169] In some embodiments, referring to FIG. 16 to FIG. 19, an orthographic projection of the first corner CR1 on a base substrate at least partially overlaps with an orthographic  projection of the third connecting line Cli3 on the base substrate; an orthographic projection of the second corner CR2 on the base substrate at least partially overlaps with an orthographic projection of the voltage connecting pad VCP on the base substrate; and an orthographic projection of the central portion CP on the base substrate at least partially overlaps with an orthographic projection of the voltage connecting pad VCP on the base substrate.

[0170] In some embodiments, an orthographic projection of the first corner CR1 on a base substrate at least partially overlaps with an orthographic projection of the connecting portion CTP of the third connecting line Cli3 on the base substrate, and at least partially overlaps with an orthographic projection of the extension portion EP of the third connecting line Cli3 on the base substrate; an orthographic projection of the second corner CR2 on the base substrate at least partially overlaps with an orthographic projection of the first branch portion BH1 of the voltage connecting pad VCP on the base substrate; and an orthographic projection of the central portion CP on the base substrate at least partially overlaps with an orthographic projection of the first branch portion BH1 of the voltage connecting pad VCP on the base substrate.

[0171] In some embodiments, an orthographic projection of the third corner CR3 on a base substrate at least partially overlaps with an orthographic projection of the second node connecting line Cln2 in a pixel driving circuit in a first adjacent column of pixel driving circuits on the base substrate, and an orthographic projection of the fourth corner CR4 on the base substrate at least partially overlaps with an orthographic projection of the second node connecting line Cln2 in a pixel driving circuit in a second adjacent column of pixel driving circuits on the base substrate, wherein the first adjacent column of pixel driving circuits and the second adjacent column of pixel driving circuits are adjacent to each other.

[0172] FIG. 20 is a diagram illustrating the structure of a second anode in an array substrate in some embodiments according to the present disclosure. Referring to FIG. 20, the second anode AD2 in some embodiments includes four corners. In some embodiments, the second anode AD2 includes a fifth corner CR5, a sixth corner CR6, a seventh corner CR7, and an eighth corner CR8. The fifth corner CR5 is on a side opposite to the sixth corner CR6, and the seventh corner CR7 is on a side opposite to the eighth corner CR8.

[0173] In some embodiments, the fifth corner CR5 and the sixth corner CR6 are arranged along a direction substantially parallel to the second direction DR2. In some embodiments, the seventh corner CR7 and the eighth corner CR8 are arranged along a direction substantially parallel to the first direction DR1.

[0174] In some embodiments, referring to FIG. 16, FIG. 18, and FIG. 20, an orthographic projection of the fifth corner CR5 on a base substrate at least partially overlaps with an orthographic projection of a power connecting pad SCP in a pixel driving circuit in a same column and in a next row on the base substrate; an orthographic projection of the sixth corner  CR6 on the base substrate at least partially overlaps with an orthographic projection of the joint portion JP of the voltage connecting pad VCP on the base substrate.

[0175] In some embodiments, an orthographic projection of the seventh corner CR7 on a base substrate at least partially overlaps with an orthographic projection of a relay electrode RE in a pixel driving circuit in a third adjacent column of pixel driving circuits on the base substrate; and an orthographic projection of the eighth corner CR8 on the base substrate at least partially overlaps with an orthographic projection of a relay electrode RE in a pixel driving circuit in a fourth adjacent column of pixel driving circuits on the base substrate, wherein the third adjacent column of pixel driving circuits and the fourth adjacent column of pixel driving circuits are adjacent to each other.

[0176] In some embodiments, an orthographic projection of the second anode AD2 on a base substrate substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 98%, at least 99%, or 100%) covers orthographic projections of second node connecting lines in two adjacent columns of pixel driving circuits on the base substrate.

[0177] In some embodiments, an orthographic projection of the second anode AD2 on a base substrate substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 98%, at least 99%, or 100%) covers an orthographic projection of the first branch portion BH1 of the voltage connecting pad VCP on the base substrate.

[0178] In some embodiments, an orthographic projection of the second anode AD2 on a base substrate substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 98%, at least 99%, or 100%) covers an orthographic projection of third connecting line Cli3 on the base substrate.

[0179] FIG. 21A is a circuit diagram illustrating the structure of a pixel driving circuit in some embodiments according to the present disclosure. Referring to FIG. 21A, in some embodiments, the pixel driving circuit includes a driving transistor Td; a storage capacitor Cst having a first capacitor electrode Ce1 and a second capacitor electrode Ce2; a second reset transistor Tr2 having a gate electrode connected to a respective second reset control signal line rst2 of a plurality of second reset control signal lines, a first electrode connected to a respective second reset signal line Vint2 of a plurality of second reset signal lines, and a second electrode connected to a second electrode of the driving transistor Td; a first transistor T1 having a gate electrode connected to a respective first gate line GL1 of a plurality of first gate lines, a first electrode connected to a respective data line DL of a plurality of data lines, and a second electrode connected to a first electrode of the driving transistor Td; a third reset transistor Tr3 having a gate electrode connected to a respective first reset control signal line rst1 of a plurality of first reset control signal lines, a first electrode connected to a respective third reset signal line Vint3 of a plurality of third reset signal lines, and a second electrode connected to the first electrode of the driving transistor Td; a second transistor T2 having a gate electrode connected to a respective second gate line GL2 of a plurality of second gate lines, a first electrode  connected to the first capacitor electrode Ce1 of the storage capacitor Cst and the gate electrode of the driving transistor Td, and a second electrode connected to the second electrode of the driving transistor Td; a third transistor T3 having a gate electrode connected to a respective light emitting control signal line em of a plurality of light emitting control signal lines, a first electrode connected to a respective first voltage supply line Vdd of a plurality of first voltage supply lines, and a second electrode connected to the first electrode of the driving transistor Td and the second electrode of the first transistor T1; a fourth transistor T4 having a gate electrode connected to the respective light emitting control signal line em of the plurality of light emitting control signal lines, a first electrode connected to second electrodes of the driving transistor Td and the second transistor T2, and a second electrode connected to an anode of a light emitting element LE; and a first reset transistor Tr1 having a gate electrode connected to the respective first reset control signal line rst1 of a plurality of first reset control signal lines, a first electrode connected to a respective first reset signal line Vint1 of a plurality of first reset signal lines, and a second electrode connected to the second electrode of the fourth transistor T4 and the anode of the light emitting element LE. The second capacitor electrode Ce2 is connected to a respective reference signal line Vref of a plurality of reference signal lines.

[0180] In some embodiments, the pixel driving circuit includes a driving transistor Td, a data write transistor (e.g., the first transistor T1) , a compensating transistor (e.g., the second transistor T2) , two light emitting control transistors (e.g., the third transistor T3 and the fourth transistor T4) , and three reset transistors (e.g., the first reset transistor Tr1, the second reset transistor Tr2, and the third reset transistor Tr3) .

[0181] The pixel driving circuit further include a first node N1, a second node N2, a third node N3, and a fourth node N4. The first node N1 is connected to the gate electrode of the driving transistor Td, the first capacitor electrode Ce1, and the first electrode of the second transistor T2. The second node N2 is connected to the second electrode of the third transistor T3, the second electrode of the first transistor T1, the second electrode of the third reset transistor Tr3, and the first electrode of the driving transistor Td. The third node N3 is connected to the second electrode of the driving transistor Td, the second electrode of the second transistor T2, the first electrode of the fourth transistor T4, and the second electrode of the second reset transistor Tr2. The fourth node N4 is connected to the second electrode of the fourth transistor T4, the second electrode of the first reset transistor Tr1, and the anode of the light emitting element LE.

[0182] The array substrate in some embodiments includes a plurality of subpixels. In some embodiments, the plurality of subpixels include a respective first subpixel, a respective second subpixel, and a respective third subpixel. Optionally, a respective pixel of the array substrate includes the respective first subpixel, the respective second subpixel, and the respective third subpixel. The plurality of subpixels in the array substrate are arranged in an array. In one example, the array of the plurality of subpixels includes a S1-S2-S3 format repeating array, in  which S1 stands for the respective first subpixel, S2 stands for the respective second subpixel, and S3 stands for the respective third subpixel. In another example, the S1-S2-S3 format is a C1-C2-C3 format, in which C1 stands for the respective first subpixel of a first color, C2 stands for the respective second subpixel of a second color, and C3 stands for the respective third subpixel of a third color. In another example, the C1-C2-C3 format is an R-G-B format, in which the respective first subpixel is a red subpixel, the respective second subpixel is a green subpixel, and the respective third subpixel is a blue subpixel.

[0183] In another example, the array of the plurality of subpixels includes a S1-S2-S3-S4 format repeating array, in which S1 stands for the respective first subpixel, S2 stands for the respective second subpixel, S3 stands for the respective third subpixel, and S4 stands for the respective fourth subpixel. In another example, the S1-S2-S3-S4 format is a C1-C2-C3-C4 format, in which C1 stands for the respective first subpixel of a first color, C2 stands for the respective second subpixel of a second color, C3 stands for the respective third subpixel of a third color, and C4 stands for the respective fourth subpixel of a fourth color. In another example, the S1-S2-S3-S4 format is a C1-C2-C3-C2’ format, in which C1 stands for the respective first subpixel of a first color, C2 stands for the respective second subpixel of a second color, C3 stands for the respective third subpixel of a third color, and C2’ stands for the respective fourth subpixel of the second color. In another example, the C1-C2-C3-C2’ format is a R-G-B-G format, in which the respective first subpixel is a red subpixel, the respective second subpixel is a green subpixel, the respective third subpixel is a blue subpixel, and the respective fourth subpixel is a green subpixel.

[0184] In some embodiments, a minimum repeating unit of the plurality of subpixels of the array substrate includes the respective first subpixel, the respective second subpixel, and the respective third subpixel. Optionally, each of the respective first subpixel, the respective second subpixel, and the respective third subpixel, includes the first transistor T1, the second transistor T2, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, the driving transistor Td, and the storage capacitor Cst.

[0185] In alternative embodiments, a minimum repeating unit of the plurality of subpixels of the array substrate includes a respective first subpixel, a respective second subpixel, a respective third subpixel, and a respective fourth subpixel. Optionally, each of the respective first subpixel, the respective second subpixel, the respective third subpixel, and the respective fourth subpixel, includes the first transistor T1, the second transistor T2, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, the driving transistor Td, and the storage capacitor Cst.

[0186] The present disclosure may be implemented in pixel driving circuit having transistors of various types, including a pixel driving circuit having p-type transistors, a pixel driving circuit having n-type transistors, and a pixel driving circuit having one or more p-type  transistors and one or more n-type transistors. Referring to FIG. 21A, the second transistor T2 is an n-type transistor such as a metal oxide transistor, and other transistors are p-type transistors such as polysilicon transistors. For a p-type transistor, an effective control signal (e.g., a turn-on control signal) is a low voltage signal, and an ineffective control signal (e.g., a turn-off control signal) is a high voltage signal. For an n-type transistor, an effective control signal (e.g., a turn-on control signal) is a high voltage signal, and an ineffective control signal (e.g., a turn-off control signal) is a low voltage signal.

[0187] FIG. 21B is a timing diagram illustrating the operation of a pixel driving circuit in some embodiments according to the present disclosure. Referring to FIG. 21A and FIG. 21B, during one frame of image, the operation of the pixel driving circuit includes a reset sub-phase t1, a data write sub-phase t2, and a light emitting sub-phase t3. In the initial sub-phase t0, a turning-off reset control signal is provided through the respective second reset control signal line rst2 to the gate electrode of the second reset transistor Tr2 to turn off the second reset transistor Tr2. A turning-off reset control signal is provided through the respective first reset control signal line rst1 to the gate electrode of the first reset transistor Tr1 and the gate electrode of the third reset transistor Tr3 to turn off the first reset transistor Tr1 and the third reset transistor Tr3. In the initial sub-phase t0, the respective first gate line GL1 is provided with a turning-off signal, thus the first transistor T1 is turned off.

[0188] In the reset sub-phase t1, a turning-on reset control signal is provided through the respective first reset control signal line rst1 to the gate electrode of the first reset transistor Tr1 to turn on the first reset transistor Tr1; allowing an initialization voltage signal from the respective first reset signal line Vint1 to pass from a first electrode of the first reset transistor Tr1 to a second electrode of the first reset transistor Tr1; and in turn to the node N4. The anode of the light emitting element LE is initialized. A turning-on reset control signal is provided through the respective first reset control signal line rst1 to the gate electrode of the third reset transistor Tr3 to turn on the third reset transistor Tr3; allowing an initialization voltage signal from the respective third reset signal line Vint3 to pass from a first electrode of the third reset transistor Tr3 to a second electrode of the third reset transistor Tr3; and in turn to the node N2. The node N2 is initialized. The second capacitor electrode Ce2 receives a high voltage signal from the respective reference signal line Vref. The first capacitor electrode Ce1 is charged in the reset sub-phase t1 due to an increasing voltage difference between the first capacitor electrode Ce1 and the second capacitor electrode Ce2. In the reset sub-phase t1, the respective first gate line GL1 is provided with a turning-off signal, thus the first transistor T1 is turned off. The respective light emitting control signal line em is provided with a high voltage signal to turn off the third transistor T3 and the fourth transistor T4.

[0189] In the data write sub-phase t2, a turning-on reset control signal is provided through the second reset control signal line rst2 to the gate electrode of the second reset transistor Tr2 to turn on the second reset transistor Tr2; allowing an initialization voltage signal from the respective second reset signal line Vint2 to pass from a first electrode of the second reset  transistor Tr2 to a second electrode of the second reset transistor Tr2, and in turn to the second electrode of the driving transistor Td. The second electrode of the driving transistor Td is initialized.

[0190] In the data write sub-phase t2, the turning-off reset control signal is again provided through the respective first reset control signal line rst1 to the gate electrode of the first reset transistor Tr1 and the gate electrode of the third reset transistor Tr3 to turn off the first reset transistor Tr1 and the third reset transistor Tr3. The respective first gate line GL1 and the respective second gate line GL2 are provided with a turning-on signal, thus the first transistor T1 and the second transistor T2 are turned on. A second electrode of the driving transistor Td is connected with the second electrode of the second transistor T2. A gate electrode of the driving transistor Td is electrically connected with the first electrode of the second transistor T2. Because the second transistor T2 is turned on in the data write sub-phase t2, the gate electrode and the second electrode of the driving transistor Td are connected and short circuited, and only the PN junction between the gate electrode and a first electrode of the driving transistor Td is effective, thus rendering the driving transistor Td in a diode connecting mode. The first transistor T1 is turned on in the data write sub-phase t2. The data voltage signal transmitted through the respective data line DL is received by a first electrode of the first transistor T1, and in turn transmitted to the first electrode of the driving transistor Td, which is connected to the second electrode of the first transistor T1. A node N2 connecting to the first electrode of the driving transistor Td has a voltage level of the data voltage signal. Because only the PN junction between the gate electrode and a first electrode of the driving transistor Td is effective, the voltage level at the node N1 in the data write sub-phase t2 increase gradually to (Vdata + Vth) , wherein the Vdata is the voltage level of the data voltage signal, and the Vth is the voltage level of the threshold voltage Th of the PN junction. The storage capacitor Cst is discharged because the voltage difference between the first capacitor electrode Ce1 and the second capacitor electrode Ce2 is reduced to a relatively small value. The respective light emitting control signal line em is provided with a high voltage signal to turn off the third transistor T3 and the fourth transistor T4.

[0191] In the light emitting sub-phase t3, a turning-off reset control signal is provided through the respective second reset control signal line rst2 to the gate electrode of the second reset transistor Tr2 to turn off the second reset transistor Tr2. A turning-off reset control signal is provided through the respective first reset control signal line rst1 to the gate electrode of the first reset transistor Tr1 and the gate electrode of the third reset transistor Tr3 to turn off the first reset transistor Tr1 and the third reset transistor Tr3. The respective first gate line GL1 and the respective second gate line GL2 are provided with a turning-off signal, the first transistor T1 and the second transistor T2 are turned off. The respective light emitting control signal line em is provided with a low voltage signal to turn on the third transistor T3 and the fourth transistor T4. The voltage level at the node N1 in the light emitting sub-phase t3 is maintained at (Vdata + Vth) , the driving transistor Td is turned on by the voltage level, and  working in the saturation area. A path is formed through the third transistor T3, the driving transistor Td, the fourth transistor T4, to the light emitting element LE. The driving transistor Td generates a driving current for driving the light emitting element LE to emit light. A voltage level at a node N3 connected to the second electrode of the driving transistor Td equals to a light emitting voltage of the light emitting element LE.

[0192] FIG. 22A is a diagram illustrating the structure of pixel driving circuits in a portion of an array substrate in some embodiments according to the present disclosure. FIG. 22B is a schematic diagram illustrating an arrangement of pixel driving circuits in the array substrate depicted in FIG. 22A. FIG. 22A and FIG. 22B depict a portion of the array substrate having four adjacent pixel driving circuits, including PDC1, PDC2, PDC3, and PDC4.

[0193] FIG. 22C is a diagram illustrating the structure of a light shielding layer in the array substrate depicted in FIG. 22A. FIG. 22D is a diagram illustrating the structure of a first semiconductor material layer in the array substrate depicted in FIG. 22A. FIG. 22E is a diagram illustrating the structure of a first gate metal layer in the array substrate depicted in FIG. 22A. FIG. 22F is a diagram illustrating the structure of a second gate metal layer in the array substrate depicted in FIG. 22A. FIG. 22G is a diagram illustrating the structure of a second semiconductor material layer in the array substrate depicted in FIG. 22A. FIG. 22H is a diagram illustrating the structure of a third gate metal layer in the array substrate depicted in FIG. 22A. FIG. 22I is a diagram illustrating the structure of a passivation layer in the array substrate depicted in FIG. 22A. FIG. 22J is a diagram illustrating the structure of a first signal line layer in the array substrate depicted in FIG. 22A. FIG. 22K is a diagram illustrating the structure of a first planarization layer in the array substrate depicted in FIG. 22A. FIG. 22L is a diagram illustrating the structure of a second signal line layer in the array substrate depicted in FIG. 22A. FIG. 23 is a cross-sectional view along an B-B’ line in FIG. 22A.

[0194] Referring to FIG. 22A to FIG. 22L, and FIG. 23, the array substrate in some embodiments includes a base substrate BS, a buffer layer BUF on the base substrate BS, a first semiconductor material layer SML1 on a side of the buffer layer BUF away from the base substrate BS, a gate insulating layer GI on a side of the first semiconductor material layer SML1 away from the base substrate BS, a first gate metal layer Gate1 on a side of the gate insulating layer GI away from the first semiconductor material layer SML1, an insulating layer IN on a side of the first gate metal layer Gate1 away from the gate insulating layer GI, a second gate metal layer Gate2 on a side of the insulating layer IN away from the first gate metal layer Gate1, a first inter-layer dielectric layer ILD1 on a side of the second gate metal layer Gate2 away from the insulating layer IN, a second semiconductor material layer SML2 on a side of the first inter-layer dielectric layer ILD1 away from the second gate metal layer Gate2, a second inter-layer dielectric layer ILD2 on a side of the second semiconductor material layer SML2 away from the first inter-layer dielectric layer ILD1, a third gate metal layer Gate3 on a side of the second inter-layer dielectric layer ILD2 away from the second semiconductor material layer SML2, a passivation layer PVX on a side of the third gate metal layer Gate3  away from the second inter-layer dielectric layer ILD2, a first signal line layer SD1 on a side of the passivation layer PVX away from the third gate metal layer Gate3, a first planarization layer PLN1 on a side of the first signal line layer SD1 away from the passivation layer PVX, a second signal line layer SD2 on a side of the first planarization layer PLN1 away from the first signal line layer SD1, and a second planarization layer PLN2 on a side of the second signal line layer SD2 away from the first planarization layer PLN1.

[0195] Referring to FIG. 2A, FIG. 22A, FIG. 22C, and FIG. 23, the light shielding layer LSL in some embodiments includes a light shield LS. In some embodiments, the light shield LS is a unitary structure extending in a plurality of subpixels.

[0196] Referring to FIG. 2A, FIG. 22A, FIG. 22D, and FIG. 23, the first semiconductor material layer SML1 in some embodiments includes at least active layers of multiple transistors of the pixel driving circuit, including the first transistor T1, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, and the driving transistor Td. Optionally, the first semiconductor material layer SML1 further includes at least respective portions of first electrodes of multiple transistors of the pixel driving circuit, including the first transistor T1, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, and the driving transistor Td. Optionally, the first semiconductor material layer SML1 further includes at least respective portions of second electrodes of multiple transistors of the pixel driving circuit, including the first transistor T1, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, and the driving transistor Td. Optionally, the first semiconductor material layer SML1 includes active layers, first electrodes, and second electrodes of multiple transistors of the pixel driving circuit, including the first transistor T1, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, and the driving transistor Td. Various appropriate semiconductor materials may be used for making the first semiconductor material layer SML1. Examples of the semiconductor materials for making the first semiconductor material layer SML1 include silicon-based semiconductor materials such as polycrystalline silicon, single-crystal silicon, and amorphous silicon.

[0197] In FIG. 22D, a pixel driving circuit corresponding to PDC2 in FIG. 22B is annotated with labels indicating components of each of multiple transistors (T1, T3, T4, Tr1, Tr2, Tr3, and Td) in the pixel driving circuit. For example, the first transistor T1 includes an active layer ACT1, a first electrode S1, and a second electrode D1. The third transistor T3 includes an active layer ACT3, a first electrode S3, and a second electrode D3. The fourth transistor T4 includes an active layer ACT4, a first electrode S4, and a second electrode D4. The first reset transistor Tr1 includes an active layer ACTr1, a first electrode Sr1, and a second electrode Dr1. The second reset transistor Tr2 includes an active layer ACTr2, a first electrode Sr2, and a second electrode Dr2. The third reset transistor Tr3 includes an active layer ACTr3, a first  electrode Sr3, and a second electrode Dr3. The driving transistor Td includes an active layer ACTd, a first electrode Sd, and a second electrode Dd.

[0198] Optionally, the active layers (ACT1, ACT3, ACT4, ACTr1, ACTr2, ACTr3, and ACTd) , the first electrodes (S1, S3, S4, Sr1, Sr2, Sr3, and Sd) , and the second electrodes (D1, D3, D4, Dr1, Dr2, Dr3, and Dd) of the respective transistors (T1, T3, T4, Tr1, Tr2, Tr3, and Td) are in a same layer.

[0199] In some embodiments, the active layers (ACT1, ACT3, ACT4, ACTr1, ACTr3, and ACTd) , at least portions of the first electrodes (S1, S3, S4, Sr1, Sr3, and Sd) , and at least portions of the second electrodes (D1, D3, D4, Dr1, Dr3, and Dd) of multiple transistors (T1, T3, T4, Tr1, Tr3, and Td) in the pixel driving circuit are parts of a unitary structure. Optionally, a part of the second reset transistor Tr2 (ACTr2, Sr2, Dr2) in the first semiconductor material layer is spaced apart from the unitary structure (T1, T3, T4, Tr1, and Td) in a same pixel driving circuit. As shown in FIG. 22D, in some embodiments, the active layers (ACT1, ACT3, ACT4, ACTr1, ACTr3, and ACTd) , at least portions of the first electrodes (S1, S3, S4, Sr1, Sr3, and Sd) , and at least portions of the second electrodes (D1, D3, D4, Dr1, Dr3, and Dd) of multiple transistors (T1, T3, T4, Tr1, Tr3, and Td) in two adjacent pixel driving circuits are parts of a unitary structure.

[0200] Referring to FIG. 2A, FIG. 22A, FIG. 22E, and FIG. 23, the first gate metal layer Gate1 in some embodiments includes a plurality of first gate lines (e.g., a respective first gate line GL1) , a plurality of first reset control signal lines (e.g., a respective first reset control signal line rst1) , a plurality of second reset control signal lines (e.g., a respective second reset control signal line rst2) , a plurality of light emitting control signal lines (e.g., a respective light emitting control signal line em) , and a first capacitor electrode Ce1 of the storage capacitor Cst in the pixel driving circuit.

[0201] Referring to FIG. 2A, FIG. 22A, FIG. 22F, and FIG. 23, the second gate metal layer Gate2 in some embodiments includes at least portions of a plurality of second gate lines (e.g., a respective second gate line first branch GL2-1) , a plurality of second reset signal lines (e.g., a respective second reset signal line Vint2) , and a second capacitor electrode Ce2 of the storage capacitor Cst in the pixel driving circuit.

[0202] Referring to FIG. 2A, FIG. 22A, FIG. 22G, and FIG. 23, the second semiconductor material layer SML2 in some embodiments includes at least an active layer ACT2 of the second transistor T2 in the pixel driving circuit. Optionally, the second semiconductor material layer SML2 further includes at least a portion of a first electrode S2 of the second transistor T2 in the pixel driving circuit. Optionally, the second semiconductor material layer SML2 further includes at least a portion of a second electrode D2 of the second transistor T2 in the pixel driving circuit. Optionally, the second semiconductor material layer SML2 includes the active layer ACT2, the first electrode S2, and the second electrode D2 of the second transistor T2. In  the present array substrate, at least the active layer ACT2 of the second transistor T2 are in a layer different from at least the active layers of other transistors of the pixel driving circuit.

[0203] In FIG. 22G, a pixel driving circuit corresponding to PDC2 in FIG. 22B is annotated with labels indicating components of the second transistor in the pixel driving circuit. For example, the second transistor T2 includes an active layer ACT2, a first electrode S2, and a second electrode D2. Optionally, the active layer ACT2, the first electrode S2, and the second electrode D2 of the second transistor T2 are in a same layer.

[0204] Referring to FIG. 2A, FIG. 22A, FIG. 22H, and FIG. 23, the third gate metal layer Gate3 in some embodiments includes at least portions of a plurality of second gate lines (e.g., a respective second gate line second branch GL2-2) , a plurality of first reset signal lines (e.g., a respective first reset signal line Vint1) , and a plurality of third reset signal lines (e.g., a respective third reset signal line Vint3) .

[0205] FIG. 22I illustrates vias extending through the passivation layer in the array substrate depicted in FIG. 22A.

[0206] Referring to FIG. 2A, FIG. 22A, FIG. 22J, and FIG. 23, the first signal line layer SD1 in some embodiments includes a plurality of first power supply lines (e.g., a respective first power supply line Vss1) ; a voltage connecting pad VCP; a data connecting pad DCP; a reference signal connecting pad RCP, a first node connecting line Cln1; a second node connecting line Cln2; a third node connecting line Cln3; a relay electrode RE; a first reset signal connecting line Cli1; a second reset signal connecting line Cli2; and a third reset signal connecting line Cli3.

[0207] In some embodiments, the first node connecting line Cln1 connects multiple components of the pixel driving circuit to the node N1. Referring to FIG. 23, the first node connecting line Cln1 is connected to the first capacitor electrode Ce1 through a first via v1, and connected to the second transistor T2 (e.g., to the first electrode S2 of the second transistor T2) through a second via v2. Optionally, the first node connecting line Cln1 corresponds to the node N1 depicted in FIG. 2A.

[0208] Referring to FIG. 2A, FIG. 22A, FIG. 22E, FIG. 22F, and FIG. 23, in some embodiments, in a hole region H, a portion of the second capacitor electrode Ce2 is absent. Optionally, an orthographic projection of the second capacitor electrode Ce2 on a base substrate BS substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 98%, at least 99%, or 100%) covers, with a margin, an orthographic projection of the first capacitor electrode Ce1 on the base substrate BS except for the hole region H in which a portion of the second capacitor electrode Ce2 is absent. Optionally, the first via v1 extends through the passivation layer PVX, the second inter-layer dielectric layer ILD2, the first inter-layer dielectric layer ILD1, the hole region H, and the insulating layer IN.

[0209] In some embodiments, the first node connecting line Cln1 crosses over a respective second gate line of the plurality of second gate lines. As shown in FIG. 22A and FIG. 23, the first node connecting line Cln1 crosses over the respective second gate line first branch GL2-1 in the second gate metal layer Gate2, and the respective second gate line second branch GL2-2 in the third gate metal layer Gate3.

[0210] In some embodiments, the second node connecting line Cln2 connects multiple components of the pixel driving circuit to the second node N2. In some embodiments, the second node connecting line Cln2 is connected to the second electrode Dr3 of the third reset transistor Tr3, is connected to the second electrode D3 of the third transistor T3, and is connected to the first electrode Sd of the driving transistor Td.

[0211] In some embodiments, the third node connecting line Cln3 is connected to the second electrode Dd of the driving transistor Td, is connected to the second electrode Dr2 of the second reset transistor Tr2, and is connected to the first electrode S4 of the fourth transistor T4.

[0212] In some embodiments, the first reset signal connecting line Cli1 connects a respective first reset signal line Vint1 of a plurality of first reset signal lines to the first electrode Sr1 of the first reset transistor Tr1. The first reset signal connecting line Cli1 is configured to transmit a reset signal from the respective first reset signal line Vint1 to the first electrode Sr1 of the first reset transistor Tr1.

[0213] In some embodiments, the second reset signal connecting line Cli2 connects a respective second reset signal line Vint2 of a plurality of second reset signal lines to the first electrode Sr2 of the second reset transistor Tr2. The second reset signal connecting line Cli2 is configured to transmit a reset signal from the respective second reset signal line Vint2 to the first electrode Sr2 of the second reset transistor Tr2.

[0214] In some embodiments, the third reset signal connecting line Cli3 connects a respective third reset signal line Vint3 of a plurality of third reset signal lines to the first electrode Sr3 of the third reset transistor Tr3. The third reset signal connecting line Cli3 is configured to transmit a reset signal from the respective third reset signal line Vint3 to the first electrode Sr3 of the third reset transistor Tr3. In one example, the third reset signal connecting line Cli3 is connected to first electrodes of third reset transistors in two adjacent pixel driving circuits in a same row, and configured to transmit a reset signal from the respective third reset signal line Vint3 to the first electrodes of the third reset transistors in two adjacent pixel driving circuits in the same row.

[0215] FIG. 22K illustrates vias extending through the first planarization layer in the array substrate depicted in FIG. 22A.

[0216] Referring to FIG. 2A, FIG. 22A, FIG. 22B, FIG. 22L, and FIG. 23, the second signal line layer SD2 in some embodiments includes a plurality of first voltage supply lines (e.g., a respective first voltage supply line Vdd) , a plurality of reference signal lines (e.g., a respective  reference signal line Vref) , an anode contact pad ACP, a plurality of data lines (e.g., a respective data line DL) , and a plurality of fourth reset signal lines (e.g., a respective fourth reset signal line Vint4) .

[0217] In some embodiments, referring to FIG. 22A to FIG. 22L, and FIG. 23, the relay electrode RE is connected to the second electrode D4 of the fourth transistor T4 (and / or the second electrode Dr1 of the first reset transistor Tr1) , and is connected to the anode contact pad ACP. In one example, the anode contact pad ACP is in the second signal line layer SD2, the relay electrode RE is in the first signal line layer SD1. In another example, the anode contact pad ACP is connected to the relay electrode RE through a via extending through the first planarization layer PLN1, the relay electrode RE2 is connected to the second electrode D4 of the fourth transistor T4 (and / or the second electrode Dr1 of the first reset transistor Tr1) through a via extending through the passivation layer PVX, the second inter-layer dielectric layer ILD2, the first inter-layer dielectric layer ILD1, the insulating layer IN, and the gate insulating layer GI.

[0218] In some embodiments, the data connecting pad DCP is connected to the first electrode S1 of the first transistor T1, and is connected to a respective data line DL of the plurality of data lines. In one example, the data connecting pad DCP is in the first signal line layer SD1, and the respective data line DL is in the second signal line layer SD2. In another example, the respective data line DL is connected to the data connecting pad DCP through a via extending through the first planarization layer PLN1, and the data connecting pad DCP is connected to the first electrode S1 of the first transistor T1 through a via extending through the passivation layer PVX, the second inter-layer dielectric layer ILD2, the first inter-layer dielectric layer ILD1, the insulating layer IN, and the gate insulating layer GI.

[0219] In some embodiments, a respective first voltage supply line Vdd of the plurality of first voltage supply lines is connected to the voltage connecting pad VCP, the voltage connecting pad VCP is connected to the first electrode of the third transistor T3, thereby providing a voltage supply signal to the first electrode of the third transistor T3.

[0220] In some embodiments, the voltage connecting pad VCP is connected to first electrodes of third transistors in two adjacent pixel driving circuits in a same row.

[0221] In some embodiments, referring to FIG. 22A to FIG. 22L, corresponding layers of a first pixel driving circuit (e.g., PDC1 in FIG. 22C) and corresponding layers of a second pixel driving circuit (e.g., PDC2 in FIG. 22C) directly adjacent to each other and in the present stage (e.g., in a same row) have a substantially (e.g., at least 80%symmetrical, at least 85%symmetrical, at least 90%symmetrical, at least 95%symmetrical, at least 98%symmetrical, at least 99%symmetrical, or completely symmetrical) mirror symmetry with respect to each other, e.g., about a plane perpendicular to a main surface of the array substrate and substantially parallel to the plurality of data lines.

[0222] FIG. 24 is a diagram illustrating a reference signal network in some embodiments according to the present disclosure. Referring to FIG. 24, in some embodiments, the reference signal network includes a plurality of reference signal lines and a plurality of second reference signal lines. Optionally, a respective reference signal line Vref of the plurality of reference signal lines extends along a second direction DR2. Optionally, a respective second reference signal line Vref2 of the plurality of second reference signal lines extends along the first direction DR1. Optionally, the respective second reference signal line Vref2 includes a plurality of second capacitor electrodes from a plurality of storage capacitors in a plurality of pixel driving circuits in a same row.

[0223] In some embodiments, a respective reference signal line Vref is connected to at least one of the plurality of second reference signal lines; and a respective second reference signal line Vref2 is connected to at least one of the plurality of reference signal lines.

[0224] In some embodiments, the reference signal network further includes a reference signal connecting pad RCP. The respective reference signal line Vref is connected to the reference signal connecting pad RCP through a via, and the reference signal connecting pad RCP is connected to the respective second reference signal line Vref2 through a via.

[0225] In some embodiments, the plurality of reference signal lines are in the second signal line layer, the plurality of second reference signal lines are in the second gate metal layer, and the reference signal connecting pad RCP is in the first signal line layer.

[0226] In some embodiments, the array substrate includes a plurality of pixel driving circuits arranged in K number of columns, K being a positive integer; the K number of columns include a (4k-3) -th column of the K columns, a (4k-2) -th column of the K columns, a (4k-1) -th column of the K columns, and a 4k-th column of the K columns, k being a positive integer, 1 ≤k ≤ (K / 4) .

[0227] In some embodiments, the plurality of reference signal lines are present between the (4k) -th column C (4k) and the (4k-1) -th column C (4k-1) , and between the (4k-2) -th column C (4k-2) and the (4k-3) -th column C (4k-3) . Optionally, the plurality of reference signal lines are absent between the (4k-1) -th column C (4k-1) and the (4k-2) -th column C (4k-2) .

[0228] In some embodiments, a ratio of a number of columns of pixel driving circuits to a number of the plurality of reference signal lines is in a range of 1.8: 1 to 2.2: 1, e.g., 1.8: 1 to 1.9: 1, 1.9: 1 to 2.0: 1, 2.0: 1 to 2.1: 1, or 2.1: 1 to 2.2: 1. In one example, the ratio of the number of columns of pixel driving circuits to the number of the plurality of reference signal lines is 2: 1.

[0229] FIG. 25 is a diagram illustrating a voltage supply network in some embodiments according to the present disclosure. Referring to FIG. 25, the voltage supply network in some embodiments includes a plurality of voltage supply lines and a plurality of second voltage supply lines interconnected together. A respective voltage supply line Vdd of the plurality of  voltage supply lines extends along a second direction DR2. A respective second voltage supply line Vdd2 of the plurality of second voltage supply lines extends along a first direction DR1. A respective voltage supply line Vdd is connected to at least one of the plurality of second voltage supply lines. A respective second voltage supply line Vdd2 is connected to at least one of the plurality of voltage supply lines.

[0230] In some embodiments, the plurality of voltage supply lines are in the second signal line layer, and the plurality of second voltage supply lines are in the first signal line layer.

[0231] By having the plurality of reference signal lines in addition to the plurality of voltage supply lines, the first electrode of the third transistor is electrically isolated from the second capacitor electrode of the storage capacitor. The plurality of reference signal lines are utilized to stabilize the voltage of the second capacitor electrode of the storage capacitor, having a minimal impact on the drop of the array substrate.

[0232] The plurality of voltage supply lines have a larger impact on the drop of the array substrate. The inventors of the present disclosure discover that the loading of the voltage supply network can be reduced by having the plurality of second voltage supply lines in the first signal line layer, which is made of a metal having a relatively high conductivity. The plurality of voltage supply signal lines in the second signal line layer have a relatively large line width, resulting in a smaller loading.

[0233] In alternative embodiments, first electrodes of third transistors in pixel driving circuits configured to drive light emitting elements of different colors are connected to voltage supply lines that are electrically isolated from each other.

[0234] In another aspect, the present invention provides a display apparatus, including the array substrate described herein or fabricated by a method described herein, and one or more integrated circuits connected to the array substrate. Examples of appropriate display apparatuses include, but are not limited to, an electronic paper, a mobile phone, a tablet computer, a television, a monitor, a notebook computer, a digital album, a GPS, etc. Optionally, the display apparatus is an organic light emitting diode display apparatus. Optionally, the display apparatus is a micro light emitting diode display apparatus. Optionally, the display apparatus is a mini light emitting diode display apparatus.

[0235] In another aspect, the present disclosure provides a method of fabricating an array substrate. In some embodiments, the method includes forming a light shielding layer on a base substrate; and forming a second signal line layer on a side of the light shielding layer away from the base substrate. Optionally, forming the light shielding layer includes forming a plurality of first light shielding lines and a plurality of second light shielding lines interconnected together. Optionally, a respective first light shielding line of the plurality of first light shielding lines extends along a first direction. Optionally, a respective second shielding line of the plurality of second light shielding lines extends along a second direction.  Optionally, the forming second signal line layer includes forming a plurality of fourth reset signal lines. Optionally, a respective fourth reset signal of the plurality of fourth reset signal lines extends along the second direction. Optionally, an orthographic projection of the respective fourth reset signal line on the base substrate substantially covers an orthographic projection of the respective second light shielding line on the base substrate.

[0236] The foregoing description of the embodiments of the invention has been presented for purposes of illustration and description. It is not intended to be exhaustive or to limit the invention to the precise form or to exemplary embodiments disclosed. Accordingly, the foregoing description should be regarded as illustrative rather than restrictive. Obviously, many modifications and variations will be apparent to practitioners skilled in this art. The embodiments are chosen and described in order to explain the principles of the invention and its best mode practical application, thereby to enable persons skilled in the art to understand the invention for various embodiments and with various modifications as are suited to the particular use or implementation contemplated. It is intended that the scope of the invention be defined by the claims appended hereto and their equivalents in which all terms are meant in their broadest reasonable sense unless otherwise indicated. Therefore, the term “the invention” , “the present invention” or the like does not necessarily limit the claim scope to a specific embodiment, and the reference to exemplary embodiments of the invention does not imply a limitation on the invention, and no such limitation is to be inferred. The invention is limited only by the spirit and scope of the appended claims. Moreover, these claims may refer to use “first” , “second” , etc. following with noun or element. Such terms should be understood as a nomenclature and should not be construed as giving the limitation on the number of the elements modified by such nomenclature unless specific number has been given. Any advantages and benefits described may not apply to all embodiments of the invention. It should be appreciated that variations may be made in the embodiments described by persons skilled in the art without departing from the scope of the present invention as defined by the following claims. Moreover, no element and component in the present disclosure is intended to be dedicated to the public regardless of whether the element or component is explicitly recited in the following claims.

Claims

1.An array substrate, comprising:a base substrate;a light shielding layer on the base substrate; anda second signal line layer on a side of the light shielding layer away from the base substrate;wherein the light shielding layer comprising a plurality of first light shielding lines and a plurality of second light shielding lines interconnected together;a respective first light shielding line of the plurality of first light shielding lines extends along a first direction;a respective second shielding line of the plurality of second light shielding lines extends along a second direction;the second signal line layer comprises a plurality of fourth reset signal lines;a respective fourth reset signal of the plurality of fourth reset signal lines extends along the second direction; andan orthographic projection of the respective fourth reset signal line on the base substrate substantially covers an orthographic projection of the respective second light shielding line on the base substrate.2.The array substrate of claim 1, wherein the respective first light shielding line comprises a plurality of light shielding blocks connected through a plurality of bridges; andan orthographic projection of a respective light shielding block of the plurality of light shielding blocks on the base substrate substantially covers an orthographic projection of an active layer of a driving transistor on the base substrate.3.The array substrate of claim 1, wherein a ratio of a number of columns of pixel driving circuits to a number of the plurality of second light shielding lines is in a range of 1.8: 1 to 2.2: 1; anda ratio of a number of columns of pixel driving circuits to a number of the plurality of fourth reset signal lines is in a range of 1.8: 1 to 2.2: 1.4.The array substrate of any one of claims 1 to 3, further comprising a power supply network;wherein the power supply network comprises a plurality of first power supply lines, a plurality of second power supply lines, and a power connecting pad;a respective first power supply line of the plurality of first power supply lines extends along the first direction;a respective second power supply line of the plurality of second power supply lines extends along the second direction;the respective second power supply line comprises multiple segments spaced apart from each other;two adjacent segments of the multiple segments of the respective second power supply line are connected to the power connecting pad;the plurality of first power supply lines are in a first signal line layer;the plurality of second power supply lines are in the second signal line layer; andthe power connecting pad is in the first signal line layer.5.The array substrate of any one of claims 1 to 3, further comprising a power supply network;wherein the power supply network comprises a plurality of second power supply lines;the array substrate includes a plurality of pixel driving circuits arranged in K number of columns, K being a positive integer; the K number of columns include a (4k-3) -th column of the K columns, a (4k-2) -th column of the K columns, a (4k-1) -th column of the K columns, and a 4k-th column of the K columns, k being a positive integer, 1 ≤ k ≤ (K / 4) ;the plurality of second power supply lines are present between the (4k) -th column and the (4k-1) -th column, and between the (4k-2) -th column and the (4k-3) -th column; andthe plurality of second power supply lines are absent between the (4k-1) -th column and the (4k-2) -th column.6.The array substrate of any one of claims 1 to 3, further comprising:a plurality of first reset signal lines in a third gate metal layer; anda power supply network comprising a plurality of first power supply lines in a first signal line layer on a side of the third gate metal layer away from the base substrate;wherein an orthographic projection of a respective first reset signal line of the plurality of first reset signal lines on the base substrate substantially covers an orthographic projection of a respective first power supply line of the plurality of first power supply lines on the base substrate.7.The array substrate of any one of claims 1 to 3, further comprising a plurality of fourth reset signal lines in the second signa line layer;wherein the array substrate includes a plurality of pixel driving circuits arranged in K number of columns, K being a positive integer; the K number of columns include a (4k-3) -th column of the K columns, a (4k-2) -th column of the K columns, a (4k-1) -th column of the K columns, and a 4k-th column of the K columns, k being a positive integer, 1 ≤ k ≤ (K / 4) ;the plurality of fourth reset signal lines are present between the (4k-1) -th column and the (4k-2) -th column; andthe plurality of fourth reset signal lines are absent between the (4k) -th column and the (4k-1) -th column, and between the (4k-2) -th column and the (4k-3) -th column.8.The array substrate of claim 7, wherein the plurality of fourth reset signal lines comprise one or more fifth reset signal lines;wherein the array substrate comprises a second reset signal network;the second reset signal network comprises a plurality of second reset signal lines and the one or more fifth reset signal lines interconnected together;a respective fifth reset signal line of the one or more fifth reset signal lines is connected to at least one of the plurality of second reset signal lines;a respective second reset signal line of the plurality of second reset signal lines is connected to at least one of the one or more fifth reset signal lines;the plurality of second reset signal lines are in a second gate metal layer; andthe one or more fifth reset signal lines are in the second signal line layer on a side of the second gate metal layer away from the base substrate.9.The array substrate of claim 7, wherein the plurality of fourth reset signal lines comprise one or more sixth reset signal lines;wherein the array substrate comprises a first reset signal network;wherein the first reset signal network comprises a plurality of first reset signal lines and the one or more sixth reset signal lines interconnected together;a respective sixth reset signal line of the one or more sixth reset signal lines is connected to at least one of the plurality of first reset signal lines;a respective first reset signal line of the plurality of first reset signal lines is connected to at least one of the one or more sixth reset signal lines;the plurality of first reset signal lines are in a third gate metal layer; andthe one or more sixth reset signal lines are in the second signal line layer on a side of the third gate metal layer away from the base substrate.10.The array substrate of claim 9, further comprising a plurality of second reset control signal lines in a first gate metal layer on a side of the third gate metal layer closer to the base substrate;wherein an orthographic projection of the respective first reset signal line on the base substrate substantially covers an orthographic projection of a respective second reset control signal line of the plurality of second reset control signal lines on the base substrate.11.The array substrate of claim 7, wherein the plurality of fourth reset signal lines comprise one or more seventh reset signal lines;wherein the array substrate comprises a third reset signal network;wherein the third reset signal network comprises a plurality of third reset signal lines and the one or more seventh reset signal lines interconnected together;a respective seventh reset signal line of the one or more seventh reset signal lines is connected to at least one of the plurality of third reset signal lines;a respective third reset signal line of the plurality of third reset signal lines is connected to at least one of the one or more seventh reset signal lines;the plurality of third reset signal lines are in a third gate metal layer; andthe one or more seventh reset signal lines are in the second signal line layer on a side of the third gate metal layer away from the base substrate.12.The array substrate of claim 11, further comprising a plurality of first reset control signal lines in a first gate metal layer on a side of the third gate metal layer closer to the base substrate;wherein an orthographic projection of the respective third reset signal line on the base substrate substantially covers an orthographic projection of a respective first reset control signal line of the plurality of first reset control signal lines on the base substrate.13.The array substrate of claim 7, wherein the plurality of fourth reset signal lines comprise one or more fifth reset signal lines, one or more sixth reset signal lines, and one or more seventh reset signal lines;wherein the array substrate includes a plurality of pixel driving circuits arranged in M number of columns, M being a positive integer; the M number of columns include a (12m-11) -th column of the M columns, a (12m-10) -th column of the M columns, a (12m-9) -th column of the M columns, a (12m-8) -th column of the M columns, a (12m-7) -th column of the M columns, a (12m-6) -th column of the M columns, a (12m-5) -th column of the M columns, a (12m-4) -th column of the M columns, a (12m-3) -th column of the M columns, a (12m-2) -th column of the M columns, a (12m-1) -th column of the M columns, and a 12m-th column of the M columns, m being a positive integer, 1 ≤ m ≤ (M / 12) ;the one or more fifth reset signal lines are present between the (12m-9) -th column and the (12m-10) -th column;the one or more sixth reset signal lines are present between the (12m-5) -th column and the (12m-6) -th column; andthe one or more seventh reset signal lines are present between the (12m-1) -th column and the (12m-2) -th column.14.The array substrate of any one of claims 1 to 3, further comprising a plurality of reference signal lines and a plurality of voltage supply lines;wherein a respective reference signal line of the plurality of reference signal lines is connected to a second capacitor electrode of a storage capacitor in a pixel driving circuit; anda respective voltage supply line of the plurality of voltage supply lines is connected to a first electrode of a third transistor in the pixel driving circuit.15.The array substrate of claim 14, further comprising a reference signal network;wherein the reference signal network comprises the plurality of reference signal lines and a plurality of second reference signal lines interconnected together;the respective reference signal line extends along the second direction;a respective second reference signal line of the plurality of second reference signal lines extends along the first direction;the respective second reference signal line comprises a plurality of second capacitor electrodes from a plurality of storage capacitors in a plurality of pixel driving circuits in a same row;the respective reference signal line is connected to at least one of the plurality of second reference signal lines; andthe respective second reference signal line is connected to at least one of the plurality of reference signal lines.16.The array substrate of claim 15, further comprises a reference signal connecting pad in a first signal line layer;wherein the respective reference signal line is connected to the reference signal connecting pad through a via;the reference signal connecting pad is connected to the respective second reference signal line through a via; andthe plurality of second reference signal lines are in a second gate metal layer on a side of the first signal line layer closer to the base substrate.17.The array substrate of claim 14, comprising a plurality of pixel driving circuits arranged in K number of columns, K being a positive integer; the K number of columns include a (4k-3) -th column of the K columns, a (4k-2) -th column of the K columns, a (4k-1) -th column of the K columns, and a 4k-th column of the K columns, k being a positive integer, 1 ≤ k ≤ (K / 4) ;the plurality of reference signal lines are present between the (4k) -th column and the (4k-1) -th column, and between the (4k-2) -th column and the (4k-3) -th column; andthe plurality of reference signal lines are absent between the (4k-1) -th column and the (4k-2) -th column.18.The array substrate of claim 14, further comprising a voltage supply network;wherein the voltage supply network comprises the plurality of voltage supply lines and a plurality of second voltage supply lines interconnected together;the respective voltage supply line extends along the second direction;a respective second voltage supply line of the plurality of second voltage supply lines extends along the first direction;the respective voltage supply line is connected to at least one of the plurality of second voltage supply lines;the respective second voltage supply line is connected to at least one of the plurality of voltage supply lines; andthe plurality of second voltage supply lines are in a first signal line layer on a side of the second signal line layer closer to the base substrate.19.The array substrate of any one of claims 1 to 18, further comprising a first anode, a voltage connecting pad, and a third connecting line;wherein the first anode comprises a first corner, a second corner, a third corner, a fourth corner, and a central portion;the voltage connecting pad comprises a joint portion, a first branch portion connected to the joint portion, a second branch portion connected to the joint portion, and a third branch portion connected to the joint portion;the third connecting line comprises a connecting portion, a first side portion connected to the connecting portion, a second side portion connected to the connecting portion, and an extension portion connected to the connecting portion;an orthographic projection of the first corner on the base substrate at least partially overlaps with an orthographic projection of the connecting portion of the third connecting line on the base substrate, and at least partially overlaps with an orthographic projection of the extension portion of the third connecting line on the base substrate;an orthographic projection of the second corner on the base substrate at least partially overlaps with an orthographic projection of the first branch portion of the voltage connecting pad on the base substrate; andan orthographic projection of the central portion on the base substrate at least partially overlaps with an orthographic projection of the first branch portion of the voltage connecting pad on the base substrate.20.A display apparatus, comprising the array substrate of any one of claims 1 to 19, and one or more integrated circuits connected to the array substrate.

Images