2d matrix addressable vcsel array

Abstract

A matrix addressable VCSEL array includes a substrate, segments of VCSELs, and a dielectric filling structure. The segments are individually addressable and each segment includes one or more VCSEL elements. The VCSEL element includes a contact layer over the substrate. The VCSEL element further includes a first reflector region, an active region, a second reflector region, and a metal layer over the contact layer. The dielectric filling structure is between two adjacent segments, and passes through the first and second reflector regions, the active region, and the contact layer in a direction perpendicular to the substrate.

Description

2D Matrix Addressable VCSEL ArrayTechnical Field

[0001] This invention generally relates to Vertical Cavity Surface Emitting Laser (VCSEL) arrays and specifically to two-dimensional (2D) matrix addressable VCSEL arrays.Background Art

[0002] Compared to edge-emitting semiconductor lasers with a horizontal Fabry-Perot resonator and cleaved facets acting as mirrors, VCSELs have a vertical cavity and emit a circular beam normal to the surface. VCSELs have many advantages over edge-emitting semiconductor lasers such as compact size, small beam spot, wavelength stability, spectral width, fast rise time, ease of fabricating 2D VCSEL arrays, etc.

[0003] VCSELs and VCSEL arrays have become an indispensible part in consumer electronics, industrial fields, and the automotive industry. In particular, VCSEL arrays provide a suitable light source for real-time high-resolution three-dimensional (3D) sensing. Applications include facial recognition using structured light and light detection and ranging (lidar) for autonomous vehicles. In some cases, VCSELs in a VCSEL array are addressed individually. However, it is inefficient and often impractical to address VCSELs one by one for a large array. In such cases, the VCSELs can be controlled by matrix addressing. Thus, it is desirable for matrix addressable VCSEL arrays and methods to manufacture them economically.Technical Solution

[0004] The present invention discloses methods and apparatus for matrix addressable VCSEL arrays. In one aspect, a VCSEL array includes a substrate, segments of VCSELs, and a dielectric filling structure. Each segment is individually addressable and includes one or more VCSEL elements. Each VCSEL element includes a contact layer over the substrate, a first reflector region over the contact layer, a second reflector region over the first reflector region, an active region between the first and second reflector regions, and a metal layer over the second reflector region. The dielectric filling structure is between two adjacent segments, and passes through the first and second reflector regions, the active region, and the contact layer in a direction perpendicular to the substrate.

[0005] In another aspect, a VCSEL array includes a substrate, segments of VCSELs, and an isolation structure. Each segment is individually addressable and includes one or more VCSEL elements. Each VCSEL element includes a contact layer over the substrate, a first reflector region over the contact layer, a second reflector region over the first reflector region, an active region between the first and second reflector regions, and a metal layer over the second reflector region. The isolation structure is between two adjacent segments, includes an ion implantation region and a dielectric filling structure, and passes through the first and second reflector regions, the active  region, and the contact layer in a direction perpendicular to the substrate. The dielectric filling structure passes through the second reflector region and the active region and is disposed over the ion implantation region in the direction.

[0006] In another aspect, a method for fabricating a VCSEL array includes forming a contact layer over a substrate and forming VCSEL elements over the substrate. Forming each VCSEL element includes forming a first reflector region over the contact layer, forming an active region over the first reflector region, forming a second reflector region over the active region, and forming a metal layer over the second reflector region. The method further includes forming an isolation trench and filling the isolation trench to form a dielectric filling structure. The isolation trench passes through the first and second reflector regions, the active region, and the contact layer in a direction perpendicular to the substrate. The dielectric filling structure electrically separates the contact layer into multiple sections..Description of Drawings

[0007] The subject matter, which is regarded as the invention, is particularly pointed out and distinctly claimed in the claims at the conclusion of the specification. The foregoing and other features and also the advantages of the invention will be apparent from the following detailed description taken in conjunction with the accompanying drawings.

[0008] Figure 1 schematically illustrates a cross-sectional view of a VCSEL array at a certain stage during a fabrication process, according to embodiments of the present invention.

[0009] Figures 2 and 3 schematically illustrate a cross-sectional view and a top view of the VCSEL array shown in Figure 1 after a metal layer is deposited, according to embodiments of the present invention.

[0010] Figures 4 and 5 schematically illustrate a cross-sectional view and a top view of the VCSEL array shown in Figures 2 and 3 after an etching process, according to embodiments of the present invention.

[0011] Figure 6 schematically illustrates a cross-sectional view of the VCSEL array shown in Figures 4 and 5 after an oxidation process, according to embodiments of the present invention.

[0012] Figure 7 schematically illustrates a cross-sectional view of the VCSEL array shown in Figure 6 at a certain stage during the fabrication process, according to embodiments of the present invention.

[0013] Figures 8 and 9 schematically illustrate a cross-sectional view and a top view of the VCSEL array shown in Figure 7 at a certain stage during the fabrication process, according to embodiments of the present invention.

[0014] Figures 10 and 11 schematically illustrate a cross-sectional view and a top view of the VCSEL array shown in Figure 7 after performing ion implantation, according to embodiments of the present invention.

[0015] Figures 12A and 12B schematically illustrate a cross-sectional view and a top view of the VCSEL array shown in Figures 10 and 11 after a filling process, according to embodiments of the present invention.

[0016] Figure 13 schematically illustrates a top view of the VCSEL array shown in Figures 8 and 9 at a certain stage during the fabrication process, according to embodiments of the present invention.

[0017] Figure 14 is a diagram showing schematic electric connections and terminals of the VCSEL array shown in Figure 13, according to embodiments of the present invention. Figure 15 is a flow chart illustrating a schematic fabrication process of a VCSEL array, according to embodiments of the present invention.

[0018] Mode for Invention

[0019] Detailed description of the present invention is provided below along with figures and embodiments, which further clarifies the objectives, technical solutions, and advantages of the present invention. Wherever possible, the same reference numbers are used throughout the drawings to refer to the same or like parts. It is noted that schematic embodiments discussed herein are merely for illustrating the invention. The present invention is not limited to the embodiments disclosed. Figure 1 shows a VCSEL array 100 at a certain fabrication stage in a cross-sectional view according to embodiments of the present invention. Cross-sectional views in Figure 1 and other figures of the present disclosure are in an X-Z plane. Top views in the present disclosure are in X-Y planes. As shown in Figure 1, VCSEL array 100 exemplarily includes an active region 101, a top reflector region 102, a bottom reflector region 103, and an n+ layer 104. In some cases, the thickness of n+ layer 104 may be around 2 to 4 microns. Optionally, a spacer layer (not shown) may be disposed between active region 101 and bottom reflector region 103. Optionally, n+layer 104, bottom reflector region 103, active region 101, and top reflector region 102 may be grown over a substrate 105 sequentially. Substrate 105 and the layers grown over substrate 105 extend horizontally, are parallel to an X-Y plane, and are perpendicular to the Z axis. Active region 101 may contain a multiple-quantum-well (MQW) configuration. Top and bottom reflector regions 102 and 103 are electrically conductive. Top reflector region 102 may contain a p-type distributed Bragg reflector (DBR) , while bottom reflector region 103 may contain an n-type DBR. As shown in Figure 1, n+ layer 104 is disposed between bottom reflector region 103 and substrate 105 and functions as a contact layer. In some embodiments, the contact layer may be disposed between active region 101 and bottom reflector region 103. In some other embodiments, the contact layer may be disposed inside bottom reflector region 103. For example, reflector region 103 may contain two reflector sub-regions and the contact layer may be disposed between the two reflector sub-regions.

[0020] Substrate 105 may be a semi-insulating or insulating semiconductor substrate that includes, for example, a Group III-V compound such as gallium arsenide (GaAs) , indium phosphide (InP) , or gallium nitride (GaN) . The output of VCSEL array 100 may have a wavelength range of 880 to 1100 nm based on a GaAs material system, 1200 to 1700 nm based on an InP material system, or 400 to 550 nm based on a GaN material system.

[0021] VCSEL array 100 may represent a top-emitting VCSEL structure which emits output  beams through the top surface when charged with an electrical current. Alternatively, VCSEL array 100 may also have a bottom emitting VCSEL structure which emits output beams through substrate 105 and the bottom surface. In descriptions below, VCSEL array 100 has a top-emitting VCSEL structure exemplarily.

[0022] Between top and bottom reflector regions 102 and 103, e.g., between top reflector region 102 and active region 101, a high Al-content layer 106 is formed. Layer 106 has relatively higher aluminum content than other layers and is arranged for creating an oxide layer and oxide apertures. The DBRs, active region, high Al-content layer, and n+ layer 104 may be grown epitaxially over a top surface of substrate 105. The epitaxial growth may be implemented by molecular beam epitaxy (MBE) or metal organic chemical vapor deposition (MOCVD) .

[0023] Figures 2 and 3 schematically show VCSEL array 100 in a cross-sectional view and a top view after metal layers 107 is deposited according to embodiments of the present invention. Figure 2 is taken along a line AA’ of Figure 3. After top reflector region 102 is made, ametal deposition process is performed to form metal layers 107. Metal layer 107 may be a thin Au layer or Ni / Au layer with a ring or annular shape. Thus, metal layers 107 may also be referred to as metal rings 107. Metal rings 107 are grown over top reflector region 102. For example, a photoresist layer may be deposited on the top surface of VCSEL array 100. A part of the photoresist layer may be exposed and developed. Other parts of the photoresist layer that are not exposed and developed may be removed. Then, metal rings 107 may be deposited respectively in areas where the photoresist layer is removed in a lift-off process. In some aspects, the metal layer may be deposited by, e.g., chemical vapor deposition (CVD) , molecular beam epitaxy (MBE) , or electron beam physical vapor deposition (EBPVD) .

[0024] After metal rings 107 are grown, a deposition process is performed to grow a dielectric layer 108 (e.g., a silicon nitride layer) over the top surface of array 100 by CVD or atomic layer deposition (ALD) . Layer 108 covers metal rings 107 and certain other areas of array 100. In some aspects, layer 108 has an optical thickness equal to multiples of half of the lasing wavelength, and works as a transparent passivation layer to protect metal rings 107 and reduce reflection of the top surface. In some other aspects, an additional dielectric layer (not shown) may be deposited over layer 108. In these cases, layer 108 and the additional dielectric layer form a transparent passivationlayer together.

[0025] As shown in Figures 2 and 3, layer 108 covers metal rings 107. Parts of layer 108 covering metal rings 107 form protruding rings 109 that reflect the pattern and arrangement of metal rings 107 of VCSEL array 100. VCSEL array 100 includes VCSELs 1-16 exemplarily. The quantity, dimension, and shape of the VCSELs, the dimension and pattern of metal rings 107, and the size and arrangement of VCSEL array 100 shown in Figures 2 and 3 and in other figures of the present disclosure are exemplary and for description purposes. VCSEL array 100 may also have other suitable VCSELs, metal rings, dimensions, patterns, and arrangements according to various aspects of the present invention.

[0026] Figures 4 and 5 show schematically a cross-sectional view and a top view of VCSEL  array 100 after an etching process according to embodiments of the present invention. Figure 4 is taken along a line BB’ of Figure 5. The etching process may be a dry etch (e.g., reactive ion etching (RIE) ) or a combination of dry and wet etch processes. The etch creates trenches 110 and VCSEL mesas over substrate 105. In some aspects, the bottom of trench 110 reaches a position between active region 101 and bottom reflector region 103. In some other aspects, the bottom of trench 110 reaches a position in the bottom reflector region 103.

[0027] The VCSEL mesas and trenches 110 are configured for an oxidation process. On the sidewalls of the VCSEL mesas, ends of layers of active region 101, top reflector region 102, and high Al-content layer 106 are exposed, while metal rings 107 are covered and protected by dielectric layer 108.

[0028] Figure 6 schematically shows a cross-sectional view of VCSEL array 100 after an oxidation process according to embodiments of the present invention. After the ends of high Al-content layer 106 are exposed on the mesa sidewalls, a timed oxidation process may be performed in a high temperature (e.g., 400 degrees Celsius) steam environment or a dry oxygen environment. Part of high Al-content layer 106 is converted into an oxide layer 111 by the oxidation. The oxidation rate is strongly dependent on the Al content. For example, layer 106 may contain Al0.9Ga0.1As or AlAs. Certain parts of layer 106 that are not oxidized form oxide apertures 112 with a circle-like shape, providing electrical and optical confinement for the VCSELs. Sixteen oxide apertures 112 are made corresponding to VCSELs 1-16. Figure 6 also shows output windows 113 within the metal layer rings. Oxide aperture 112, metal layer ring 107, and output window 113 are concentric around the Z direction at a VCSEL. As used herein the terms “VCSEL” , “VCSEL element” , and “VCSEL emitter” have the same meaning and indicate a VCSEL array unit of array 100.

[0029] Figure 7 schematically shows a cross-sectional view of VCSEL array 100 at a certain stage during the fabrication process according to embodiments of the present invention. After oxide apertures 112 are formed, the spaces around the VCSEL mesas, including trenches 110, are filled by a dielectric material 114. Dielectric material 114 may include, e.g., silicon oxide or silicon nitride. In some embodiments, a thin dielectric layer such as a silicon oxide layer or silicon nitride layer (not shown) may be deposited on the sidewalls of the VCSEL mesas. The thin dielectric layer may be used to prevent the electrical leakage. In some cases, after the thin dielectric layer is formed, dielectric material 114 may be deposited over the thin dielectric layer to fill trenches 110, followed by a planarization process. In some other cases, after the thin dielectric layer is formed, dielectric material 114 may not be deposited over the thin dielectric layer to fill trenches 110. In such cases, spaces around the VCSEL mesas remain empty and the VCSEL mesas may be separated by trenches filled with air or an inert gas (e.g., nitrogen) . In descriptions below, spaces including the trenches around the VCSEL mesas are filled with dielectric material 114 exemplarily.

[0030] Figures 8 and 9 schematically show a cross-sectional view and a top view of VCSEL array 100 at a certain stage during the fabrication process according to embodiments of the present invention. Figure 8 is taken along a line CC’ of Figure 9. After dielectric material 114 is deposited, an isolation trench (not shown) is formed by a dry etch  (e.g., RIE) or a combination of dry and wet etch processes. The isolation trench extends horizontally along the Y direction. Vertically in the Z direction, the isolation trench penetrates through the layer made from dielectric material 114, i.e., passing through top reflector region 102 and active region 101. Vertically, the isolation trench also penetrates through bottom reflector region 103 and n+ layer 104 and enters substrate 105. Thereafter, one or more dielectric materials (e.g., silicon oxide and silicon nitride) are deposited to form a dielectric filling structure 115 that fills the isolation trench. Filling structure 115 provides not only an isolation function, but also convenience for planarization and deposition of additional metal layers over the VCSEL array. In some embodiments, a thin dielectric layer may be deposited on the sidewall of the isolation trench before filling structure 115 is formed. As such, the thin dielectric layer extends vertically, and is between filling structure 115 and active region 101, top reflector region 102, bottom reflector region 103, and n+ layer 104. As shown in Figures 8 and 9, filling structure 115 extends along the Y direction horizontally and passes through completely top reflector region 102, active region 101, bottom reflector region 103, and n+ layer 104 vertically. The bottom of filling structure 115 penetrates into substrate 105. Filling structure 115 cuts and electrically separates n+ layer 104 into two sections. Filling structure 115 separates array 100 into two VCSEL blocks in the X direction and is disposed between the two VCSEL blocks in the X direction. The shape, pattern, and size of the n+ layer sections and VCSEL blocks are for illustration purpose only. VCSELs from each VCSEL block have an n+ layer section as the common cathode. Because substrate 105 is semi-insulating or insulating (e.g., with resistivity larger than 107 Ωm) , the common cathodes of the two VCSEL blocks are isolated electrically.

[0031] In some other cases, the isolation trench is not etched. Instead, ion implantation may be performed to cut and electrically separate n+ layer 104 into two sections and turn array 100 into two VCSEL blocks. The ion implant region isolates the n+ layer sections electrically. The ion implantation method, however, may cost more than the isolation trench method in manufacturing. Further, filling structure 115 has much better reliability than an ion implant region, especially at high temperatures. In addition, filling structure 115 may be checked after it is formed and before a device is complete. But the isolation effect of ion implantation is usually evaluated after a device is made.

[0032] Figures 10 and 11 schematically show a cross-sectional view and a top view of VCSEL array 100 after performing ion implantation according to embodiments of the present invention. Figure 10 is taken along a line DD’ of Figure 11. Figures 10 and 11 illustrate another embodiment that is different from the embodiment shown in Figures 8 and 9. Optionally, after dielectric material 114 is deposited as shown in Figure 7, a trench 116 may be formed by a dry etch (e.g., RIE) or a combination of dry and wet etch processes. Trench 116 extends horizontally along the Y direction. Vertically in the Z direction, trench 116 penetrates through the layer made from dielectric material 114, i.e., passing through top reflector region 102 and active region 101. In some embodiments, trench 116 may reach bottom reflector region 103. Optionally, trench 116 may reach a layer between active region 101 and bottom  reflector region 103. After trench 116 is etched, an ion implantation process may be performed using trench 116 as part of the passage. An ion implantation region 117 is formed beneath trench 116. Ion implantation region 117 penetrates vertically through bottom reflector region 103 and n+ layer 104 and enters substrate 105. Horizontally, ion implantation region 117 extends along the Y direction like trench 116.

[0033] Figures 12A and 12B schematically show a cross-sectional view and a top view of VCSEL array 100 after a filling process according to embodiments of the present invention. Figure 12A is taken along a line EE’ of Figure 12B. After ion implantation is complete, one or more dielectric materials (e.g., silicon oxide and silicon nitride) are deposited to fill trench 116, forming a dielectric filling structure 118. Like filling structure 115, filling structure 118 provides an isolation function and convenience for planarization and making additional metal layers over the VCSEL array. Optionally, a thin dielectric layer may be deposited on the sidewall of trench 116 before filling structure 118 is made. The thin dielectric layer extends in both vertical and horizontal directions, and is disposed between filling structure 118 and active region 101, top reflector region 102, and ion implantation region 117.

[0034] As illustrated schematically in Figures 12A and 12 B, the position and extension range of filling structure 118 are similar to or the same as that of trench 116. For example, filling structure 118 extends along the Y direction horizontally. Vertically in the Z direction, filling structure 118 passes through top reflector region 102 and active region 101 completely and may pass through bottom reflector region 102 partially. Filling structure 118 is formed on the top surface of ion implantation region 117. Filling structure 118 and ion implantation region 117 are stacked in the vertical direction and form an isolation structure (not shown) . The isolation structure, containing stacked filling structure 118 and ion implantation region 117, passes completely through top reflector region 102, active region 101, bottom reflector region 103, and n+ layer 104 in the vertical direction. The bottom part of the isolation structure penetrates into substrate 105. Similar to filling structure 115, the isolation structure cuts and separates electrically n+ layer 104 into two electrically isolated sections, separates array 100 into two VCSEL blocks in the X direction, and is disposed between the two VCSEL blocks in the X direction. As illustrated below, the VCSEL blocks may be referred to as columns of array 100 in some cases. Alternatively in some other cases, the VCSEL blocks may also be referred to as rows of array 100. The n+ layer section from each block may be used as the common cathode for the block’s VCSELs. Because substrate 105 is semi-insulating or insulating, the common cathodes of the two VCSEL blocks are isolated electrically. As ion implantation is performed through trench 116, the implantation depth is reduced compared to the aforementioned ion implant process. As such, the cost of ion implantation may be reduced.

[0035] Figure 13 schematically shows a top view of VCSEL array 100 at a certain stage during the fabrication process according to embodiments of the present invention. Referring to Figures 9 and 12, filling structure 115 and the isolation structure with filling structure 118 are fabricated, respectively. Further, selected metal rings 107 may be  connected to a common anode. Take the case shown in Figure 9 for example, while methods illustrated below apply to the case shown in Figure 12 as well. Dielectric layer 108 is etched selectively to expose parts of metal rings 107. In order to make VCSEL array 100 matrix addressable, metallic materials are deposited to form connection layers 119 by, e.g., CVD. Connection layer 119 may be a thin Au layer or Ni / Au layer that connects a metal ring 107 with an adjacent metal ring 107. Selected metal rings 107 are connected together electrically by a number of connection layers 119. As shown in Figure 13, two segments of the connected metal rings (i.e., anodes) correspond to two sections of n+ layer 104. VCSELs of array 100 may be considered as arranged in columns extending in the Y direction and rows extending in the X direction. Cathodes of VCSELs in a column are connected to a common cathode (i.e., an n+ layer section) . Anodes of VCSELs in a row are connected to a common anode through connection layers 119. The columns and rows form a matrix. As such, array 100 becomes matrix addressable.

[0036] Referring back to Figure 12, after filling structure 118 is made, connection layers may be deposited to connect selected metal rings 107 from a row. Thus in a similar manner, the connection layers are used to define rows of array 100, while the isolation structure, in particular ion implantation region 117, is used to define columns of array 100.

[0037] Figure 14 is a diagram showing schematic electric connections and terminals of VCSEL array 100 according to embodiments of the present invention. Array 100 may be viewed as a 2 x 2 matrix. Cathode terminals N1 and N2 connect to the common cathodes of VCSELs of the two columns, respectively. Anode terminals P1 and P2 connect to the common anodes of VCSELs of the two rows, respectively. Filling structure 115 is between and separates the two columns or VCSELs of the two columns in the X direction. In a similar manner, ion implantation region 117 (or the isolation structure) is between and separates the two columns or VCSELs of the two columns in the X direction. Array 100 contains four segments that are addressable by the anode and cathode terminals. For example, VCSELs 1, 2, 5, and 6 form a segment and may be powered on simultaneously via cathode terminal N1 and anode terminal P1. Filling structure 115 is between two segments that are adjacent in the X direction, or is between VCSELs of two segments that are adjacent in the X direction. In a similar way, ion implantation region 117 (or filling structure 118 or the isolation structure) is between two segments that are adjacent in the X direction, or is between VCSELs of two segments that are adjacent in the X direction. Compared to addressing each VCSEL element individually, the matrix addressing method requires much less metal traces and may make the package of VCSEL array 100 more compact. Optionally, VCSEL arrays may contain matrix addressable segments that include one or more VCSEL elements. The arrangement of columns and rows (such as quantities of columns and rows, quantities and arrangement of VCSEL elements in a column and row) in a VCSEL array may be determined in each case by actual needs.

[0038] In some embodiments, layer 104 as shown in Figure 2 may be a p+ layer, instead of the n+ layer as illustrated above. In such cases, bottom reflector region 103 may contain a p-type DBR, and top reflector region 102 may contain an n-type DBR.  Consequently, N1 and N2 as shown in Figure 14 become anode terminals and P1 and P2 becomes cathode terminals. The above-illustrated fabrication methods may remain the same or similar when layer 104 is changed from an n+ layer to a p+ layer. Figure 15 is a flow chart illustrating a schematic fabrication process 200 for a matrix addressable VCSEL array, according to embodiments of the present invention. Process 200 starts from providing a semi-insulating or insulating semiconductor substrate such as a semiconductor wafer. At step 201, an n+ layer as a contact layer is formed by growing epitaxially over the substrate. At step 202, multiple layers as a bottom reflector region are formed by growing epitaxially over the contact layer. The bottom reflector region includes a DBR structure. At step 203, an active region is formed by growing over the bottom reflector region epitaxially. The active region may include a quantum-well structure such as a MQW configuration. Further, multiple layers as a top reflector region are formed by growing over the active region epitaxially. The top reflector region includes another DBR structure. In some aspects, a high Al-content layer is formed between the top reflector region and active region. The high Al-content layer contains relatively higher aluminum content than other epitaxial layers.

[0039] At step 204, a metal layer as the p-metal is deposited over the top reflector region. In some cases, the metal layer forms a ring shape for each VCSEL element and may be referred to as a metal ring. The metal rings each encircle an output window of a VCSEL element.

[0040] Further, a dielectric layer such as a silicon nitride layer is deposited over the top surface of the VCSEL array. The dielectric layer covers the metal rings and output windows. In some embodiments, the dielectric layer is formed as a transparent layer for the output window.

[0041] At step 205, etch is performed to form VCSEL mesas and trenches around the VCSEL mesas. Ends of the high Al-content layer are exposed on the sidewalls of the mesas.

[0042] In a horizontal plane, the trenches surround or encircle each VCSEL mesa. The depth of the trenches is arranged to expose the high Al-content layer on the sidewall of the mesas in some aspects. Optionally, the trenches may pass through the top reflector region and active region in the vertical direction. In some cases, the trenches may pass through the top reflector region and active region, and penetrate into the bottom reflector region.

[0043] At step 206, an oxidation process (e.g., using hot water vapor) is implemented to oxidize the exposed high Al-content layer via the trenches. Oxide layers and oxide apertures are formed by the oxidation process. In some cases, the oxide apertures may have a circle-like shape and are made for each VCSEL element. Optionally, the oxide apertures may have other shapes.

[0044] At step 207, a thin dielectric film (e.g., a silicon oxide or silicon nitride film) is deposited to cover and protect sidewalls of the mesas and trenches. Further, an etch process is performed to etch an isolation trench. The isolation trench reaches the substrate and penetrates through the active region, the top and bottom reflector regions, and the n+ contact layer, separating the contact layer into electrically isolated sections. Further, another thin dielectric film (e.g., a silicon nitride film) is deposited  to cover and protect the sidewall of the isolation trench. Further, materials such as polymer or gold may be deposited on top of the thin dielectric film to fill the isolation trenchand form a planarization structure to facilitate subsequent processes.

[0045] At step 208, parts of the dielectric layer are etched, making openings to expose certain sections of the metal rings. Some of the openings connect two metal rings of adjacent VCSELs. Further, metallic connection layers are deposited in the openings to connect selected metal rings together electrically. VCSELs whose metal rings are connected together by the connection layers form a row of the VCSEL array. As aforementioned, the connection layers are used to electrically connect metal rings of VCSELs from a row of the VCSEL array. In some cases, the contact layer sections are used to electrically connect VCSELs from a column of the VCSEL array. In some other cases, the contact layer sections and a metal layer deposited directly over the contact layer are used together to electrically connect VCSELs from a column of the VCSEL array. The rows and columns of the VCSEL array may also be referred to as rows and columns of a matrix.

[0046] The above-illustrated embodiments of matrix addressable VCSEL arrays correspond to top emitting VCSELs. In some other embodiments, the above-described VCSEL structures may be modified to make matrix addressable bottom emitting VCSEL arrays. Mature flip-chip methods may be used to package the bottom emitting VCSEL arrays.

[0047] As shown above, a dielectric filling structure may be made to divide an n+ contact layer into multiple sections. Compared to methods that use ion implantation to divide the contact layer, the manufacturing cost of matrix addressable VCSEL arrays may be reduced. Further, in some embodiments, ion implantation is performed through a trench. The contact layer is divided into sections by a shallow ion implant region. It may also save the manufacturing cost.

[0048] Although specific embodiments of the invention have been disclosed, those having ordinary skill in the art will understand that changes can be made to the specific embodiments without departing from the spirit and scope of the invention. The scope of the invention is not to be restricted, therefore, to the specific embodiments. Furthermore, it is intended that the appended claims cover any and all such applications, modifications, and embodiments within the scope of the present invention.

Claims

1.A Vertical Cavity Surface Emitting Laser (VCSEL) array, comprising:a substrate;a plurality of segments, each segment being individually addressable and including one or more VCSEL elements, each VCSEL element including:a contact layer over the substrate,a first reflector region over the contact layer,a second reflector region over the first reflector region,an active region between the first reflector region and second reflector region, anda metal layer over the second reflector region; anda dielectric filling structure between two adjacent segments of the plurality of segments, the dielectric filling structure passing through the first and second reflector regions, the active region, and the contact layer in a direction perpendicular to the substrate.2.The VCSEL array of claim 1, wherein the contact layer is an n+ layer.3.The VCSEL array of claim 1, wherein contact layers of VCSEL elements from each segment are connected to a common cathode.4.The VCSEL array of claim 1, wherein metal layers of VCSEL elements from each segment are connected to a common anode.5.The VCSEL array of claim 1, wherein the plurality of segments forms a two-dimensional (2D) matrix addressable array.6.The VCSEL array of claim 1, wherein the dielectric filling structure includes one or more  dielectric materials.7.The VCSEL array of claim 1 further comprising a dielectric layer between the active region and the dielectric filling structure and extending in the direction.8.A Vertical Cavity Surface Emitting Laser (VCSEL) array, comprising:a substrate;a plurality of segments, each segment being individually addressable and including one or more VCSEL elements, each VCSEL element including:a contact layer over the substrate,a first reflector region over the contact layer,a second reflector region over the first reflector region, andan active region between the first reflector region and second reflector region; andan isolation structure between two adjacent segments of the plurality of segments, the isolation structure including an ion implantation region and a dielectric filling structure, and passing through the first and second reflector regions, the active region, and the contact layer in a direction perpendicular to the substrate, the dielectric filling structure passing through the second reflector region and the active region and disposed over the ion implantation region in the direction.9.The VCSEL array of claim 8, wherein the contact layer is an n+ layer.10.The VCSEL array of claim 8, wherein contact layers of VCSEL elements from each segment are connected to a common cathode.11.The VCSEL array of claim 8, wherein metal layers of VCSEL elements from each segment are  connected to a common anode.12.The VCSEL array of claim 8, wherein the plurality of segments forms a two-dimensional (2D) matrix addressable array.13.The VCSEL array of claim 8, wherein the ion implantation region passes through the contact layer in the direction.14.The VCSEL array of claim 8 further comprising a dielectric layer between the active region and the dielectric filling structure and extending in the direction.15.A method for fabricating a Vertical Cavity Surface Emitting Laser (VCSEL) array, comprising:forming a contact layer over a substrate;forming a plurality of VCSEL elements over the substrate, wherein forming each VCSEL element comprises:forming a first reflector region over the contact layer,forming an active region over the first reflector region,forming a second reflector region over the active region, andforming a metal layer over the second reflector region;forming an isolation trench passing through the first and second reflector regions, the active region, and the contact layer in a direction perpendicular to the substrate; andfilling the isolation trench to form a dielectric filling structure, wherein the dielectric filling structure electrically separates the contact layer into a plurality of sections.16.The method of claim 15, wherein the contact layer is an n+ layer.17.The method of claim 15, wherein the plurality of sections corresponds to a plurality of columns of the VCSEL array, VCSEL elements from each column are connected to a common  cathode.18.The method of claim 15 further comprising forming a plurality of connection layers, wherein VCSEL elements connected by the plurality of connection layers form a plurality of rows of the VCSEL array, metal layers of VCSEL elements from each row are connected to a common anode.19.The method of claim 15, wherein the dielectric filling structure includes one or more dielectric materials.20.The method of claim 15 further comprising forming a dielectric layer on a sidewall of the isolation trench before filling the isolation trench to form the dielectric filling structure.

Images