Application programming interface to store configuration information of radio units

Abstract

Apparatuses, systems, and techniques to perform an application programming interface (API) to cause configuration information of one or more radio units to be stored. In at least one embodiment, configuration information is obtained based, at least in part, on one or more values received from at least one of said radio unit (s) and said configuration information is used to enable communication between said radio unit (s) and one or more distribution units.

Description

APPLICATION PROGRAMMING INTERFACE TO STORE CONFIGURATION INFORMATION OF RADIO UNITS

[0001] TECHCNIAL FIELD

[0002] At least one embodiment pertains to at least one system, at least one processor, at least one base station, at least one method, at least one application programming interface (API) , and / or at least one computing device to configure radio units for use in a communication network, such as a fifth generation (5G) network. At least one embodiment is directed to performing management plane operations within a 5G network architecture, according to various novel techniques described herein. At least one embodiment pertains to using one or more APIs to obtain configuration information from one or more radio units and to store said configuration information to be used by one or more distribution units to configure said radio unit (s) . At least one embodiment pertains to obtaining configuration information from one or more radio units and using said configuration information to configure a fronthaul interface to enable communication between one or more radio units and one or more distribution units.BACKGROUND

[0003] Within a 5G network, wireless devices communicate with base stations. A base station is configured to use at least one radio unit (RU) that uses antenna (s) to send wireless radio signals to wireless devices and / or receive wireless radio signals from wireless devices. A distributed unit (DU) and an RU communicate with one another over a fronthaul interface. A network engineer may manually set up a DU to communicate with an RU, or a DU and an RU can be integrated into a single unit. Manually setting up a DU and an RU can be expensive, time consuming, and / or result in an incorrect configuration.BRIEF DESCRIPTION OF THE DRAWINGS

[0004] FIG. 1 illustrates a block diagram illustrating an example system, according to at least one embodiment;

[0005] FIG. 2 illustrates example data flows between example components of a system depicted in FIG. 1, according to at least one embodiment;

[0006] FIG. 3 is a call flow diagram illustrating an example communication sequence between components of a communication network (e.g., a 5G network) , according to at least one embodiment;

[0007] FIG. 4 illustrates a block diagram illustrating example layers of an example 5G network, according to at least one embodiment;

[0008] FIG. 5 illustrates a block diagram illustrating an example RU data request application programming interface (API) to request and receive configuration data from one or more radio units (RU (s) ) information, according to at least one embodiment;

[0009] FIG. 6 is a flowchart of a process that may be performed by an RU data request API of FIG. 5, according to at least one embodiment;

[0010] FIG. 7 illustrates a block diagram illustrating an example write request API to write configuration information to an L1 data store, according to at least one embodiment;

[0011] FIG. 8 is a flowchart of a process that may be performed by a write request API of FIG. 7, according to at least one embodiment;

[0012] FIG. 9 illustrates a block diagram illustrating an example read request API to read configuration information from an L1 data store, according to at least one embodiment;

[0013] FIG. 10 is a flowchart of a process that may be performed by a read request API of FIG. 9, according to at least one embodiment;

[0014] FIG. 11 is a flowchart of a process, according to at least one embodiment;

[0015] FIG. 12A illustrates an example of a system that includes a driver and / or runtime including one or more libraries to provide one or more APIs, according to at least one embodiment;

[0016] FIG. 12B illustrates a block diagram illustrating an example of a processor and modules, according to at least one embodiment;

[0017] FIG. 13 illustrates an example data center system, according to at least one embodiment;

[0018] FIG. 14A illustrates an example of an autonomous vehicle, according to at least one embodiment;

[0019] FIG. 14B illustrates an example of camera locations and fields of view for the autonomous vehicle of FIG. 14A, according to at least one embodiment;

[0020] FIG. 14C is a block diagram illustrating an example system architecture for the autonomous vehicle of FIG. 14A, according to at least one embodiment;

[0021] FIG. 14D is a diagram illustrating a system for communication between cloud-based server (s) and the autonomous vehicle of FIG. 14A, according to at least one embodiment;

[0022] FIG. 15 is a block diagram illustrating a computer system, according to at least one embodiment;

[0023] FIG. 16 is a block diagram illustrating computer system, according to at least one embodiment;

[0024] FIG. 17 illustrates a computer system, according to at least one embodiment;

[0025] FIG. 18 illustrates a computer system, according at least one embodiment;

[0026] FIG. 19A illustrates a computer system, according to at least one embodiment;

[0027] FIG. 19B illustrates a computer system, according to at least one embodiment;

[0028] FIG. 19C illustrates a computer system, according to at least one embodiment;

[0029] FIG. 19D illustrates a computer system, according to at least one embodiment;

[0030] FIG. 19E and 19F illustrate a shared programming model, according to at least one embodiment;

[0031] FIG. 20 illustrates exemplary integrated circuits and associated graphics processors, according to at least one embodiment;

[0032] FIGS. 21A and 21B illustrate exemplary integrated circuits and associated graphics processors, according to at least one embodiment;

[0033] FIGS. 22A and 22B illustrate additional exemplary graphics processor logic according to at least one embodiment;

[0034] FIG. 23 illustrates a computer system, according to at least one embodiment;

[0035] FIG. 24A illustrates a parallel processor, according to at least one embodiment;

[0036] FIG. 24B illustrates a partition unit, according to at least one embodiment;

[0037] FIG. 24C illustrates a processing cluster, according to at least one embodiment;

[0038] FIG. 24D illustrates a graphics multiprocessor, according to at least one embodiment;

[0039] FIG. 25 illustrates a multi-graphics processing unit (GPU) system, according to at least one embodiment;

[0040] FIG. 26 illustrates a graphics processor, according to at least one embodiment;

[0041] FIG. 27 is a block diagram illustrating a processor micro-architecture for a processor, according to at least one embodiment;

[0042] FIG. 28 illustrates at least portions of a graphics processor, according to one or more embodiments;

[0043] FIG. 29 illustrates at least portions of a graphics processor, according to one or more embodiments;

[0044] FIG. 30 illustrates at least portions of a graphics processor, according to one or more embodiments;

[0045] FIG. 31 is a block diagram of a graphics processing engine of a graphics processor in accordance with at least one embodiment;

[0046] FIG. 32 is a block diagram of at least portions of a graphics processor core, according to at least one embodiment;

[0047] FIGS. 33A and 33B illustrate thread execution logic including an array of processing elements of a graphics processor core according to at least one embodiment;

[0048] FIG. 34 illustrates a parallel processing unit ( “PPU” ) , according to at least one embodiment;

[0049] FIG. 35 illustrates a general processing cluster ( “GPC” ) , according to at least one embodiment;

[0050] FIG. 36 illustrates a memory partition unit of a parallel processing unit ( “PPU” ) , according to at least one embodiment;

[0051] FIG. 37 illustrates a streaming multi-processor, according to at least one embodiment;

[0052] FIG. 38 illustrates a network for communicating data within a 5G wireless communications network, according to at least one embodiment;

[0053] FIG. 39 illustrates a network architecture for a 5G LTE wireless network, according to at least one embodiment;

[0054] FIG. 40 is a diagram illustrating some basic functionality of a mobile telecommunications network / system operating in accordance with LTE and 5G principles, according to at least one embodiment;

[0055] FIG. 41 illustrates a radio access network which may be part of a 5G network architecture, according to at least one embodiment;

[0056] FIG. 42 provides an example illustration of a 5G mobile communications system in which a plurality of different types of devices is used, according to at least one embodiment;

[0057] FIG. 43 illustrates an example high level system, according to at least one embodiment;

[0058] FIG. 44 illustrates an architecture of a system of a network, according to at least one embodiment;

[0059] FIG. 45 illustrates example components of a device, according to at least one embodiment;

[0060] FIG. 46 illustrates example interfaces of baseband circuitry, according to at least one embodiment;

[0061] FIG. 47 illustrates an example of an uplink channel, according to at least one embodiment;

[0062] FIG. 48 illustrates an architecture of a system of a network, according to at least one embodiment;

[0063] FIG. 49 illustrates a control plane protocol stack, according to at least one embodiment;

[0064] FIG. 50 illustrates a user plane protocol stack, according to at least one embodiment;

[0065] FIG. 51 illustrates components of a core network, according to at least one embodiment; and

[0066] FIG. 52 illustrates components of a system to support network function virtualization (NFV) , according to at least one embodiment.

[0067] FIG. 53 illustrates components of a system to access a large language model, according to at least one embodiment.DETAILED DESCRIPTION

[0068] In at least one embodiment, a communication network (e.g., a fifth generation (5G) network) includes a management system that communicates with one or more base stations each including one or more distributed units (DU (s) ) and one or more radio units (RU (s) ) . In at least one embodiment, a 5G network includes a 5G Radio Access Network (RAN) that includes said base station (s) , DU (s) , and / or RU (s) . In at least one embodiment, each DU accesses one or more configuration files and uses information included in said configuration file (s) to configure one or more RUs to communicate over a communication network (e.g., a 5G network) . In at least one embodiment, instead of a person manually providing said configuration file (s) to a base station (e.g., to cause changes to a configuration of said base station) , a management system and / or at least one DU automatically provide (s) one or more configuration files for DU (s) to use to configure RU (s) . In at least one embodiment, a management system and / or at least one DU determine (s) when an RU requires configuration information to communicate over a communication network (e.g., a 5G network) that is not presently locally available to a DU, and automatically provides one or more configuration files for said DU to use to configure said RU. In at least one embodiment, a management system and / or at least one DU provide (s) updated configuration file (s) to a base station when a new RU is installed in said base station for a DU within said base station to use to configure said new RU. In at least one embodiment, said configuration information includes specific information that said DU needs to interact with and / or configure said new RU to communicate over a communication network (such as a number of available antennas, one or more frequencies that each antenna can use to send and receive data, etc. ) .

[0069] In at least one embodiment, by automatically providing one or more configuration files to a base station, a management system and / or at least one DU is / are able to automate software configuration changes to base stations, such as a change in a number of antennas used an RU of a base station, a change in a frequency used an RU of a base station, and a change to another characteristic of a an RU that effects proper communication in a 5G network. In at least one embodiment, an RU controller (e.g., a management system and / or one or more DUs) dynamically recognizes RU (s) within a base station, and automatically provides any configuration files needed to configure any of said RU (s) to communicate over a communication network (e.g., a 5G network) . In at least one embodiment, at least one DU  uses any configuration information provided by said RU controller to properly configure one or more RU of a base station.

[0070] In at least one embodiment, a management system and / or at least one DU perform (s) one or more application programming interfaces (API (s) ) implemented within a 5G network to cause configuration information of one or more RUs to be stored (e.g., within a base station) . In at least one embodiment, a management system and / or at least one DU use (s) at least one API to automatically provide one or more configuration files to a base station. In at least one embodiment, an RU controller (e.g., a management system and / or one or more DUs) obtain (s) configuration data from an RU, generates configuration information by structuring said configuration data, and provides said structured configuration information to a base station for use by at least one DU of said base station. In at least one embodiment, said base station uses said configuration information to configure an interface to enable communication between said RU and said at least one DU.

[0071] In at least one embodiment, a base station contains RUs from two or more different vendors. In at least one embodiment, instead of using pre-defined, static configuration files (e.g., yaml files) that need to be manually retrieved and / or provided to a base station to configure said base station, a management system and / or at least one DU automatically provide (s) configuration information to said base station whenever an RU from a different vendor is added to or removed from said base station. In at least one embodiment, an RU controller (e.g., a management system and / or at least one DU) avoids tedious and complicated procedures associated with using pre-defined, static configuration files because said RU controller automatically provides configuration information to said base station that said base station uses, for example, to assign or designate to an RU (e.g., an RU dynamically added to said base station) an appropriate wireless technology, such as Frequency Division Duplex (FDD) , Time Division Duplex (TDD) , or any other wireless technology provided by a vendor of said RU. In at least one embodiment, an RU controller (e.g., a management system and / or at least one DU) prevents an RU from being assigned to an incorrect wireless technology because said RU controller avoids relying on a pre-defined, static configuration file manually provided by a user that may not support said RU and / or may not support dynamic addition to and / or removal of said RU from a base station.

[0072] In at least one embodiment, a first API allows a controller of a base station to write configuration information of a radio unit to memory of a base station and a controller of  said base station calls a second API to read configuration information of a radio unit from said memory using an identifier of said radio unit. In at least one embodiment, said first and second APIs solve a technical problem because said APIs allow a base station and radio unit to automatically share configuration information (e.g., configuration files for radio unit so that a base station can use a specific radio unit) . In at least one embodiment, a controller for a base station calls a first API to cause a radio unit to provide a configuration file that contains configuration information of said radio unit (e.g., frequency bands, bandwidth, power levels, latency requirements, and other radio-specific instructions that dictate how said radio unit transmits and receives signals) .

[0073] In at least one embodiment, a second API is used by a base station when it needs to read a radio unit's configuration information. In at least one embodiment, an input to said second API is an ID of said radio unit, which is used during a signal transmission / reception or startup. In at least one embodiment, an output to said second API is configuration information needed, used, or otherwise selected by said base station to interact with a specific radio unit.

[0074] In at least one embodiment, said second API allows a base station to be more flexible in using different radio units, including if radio units have varying parameters or capabilities, which is an advantage over hard coded radio units. For example, using said first and second API, a base station can automatically set up and use different RUs from different vendors, where each RU may include a different configuration file or a different code base for using said RU. In at least one embodiment, said APIs are used by one or more processors performing open radio access (O-RAN) operations as part of an O-RAN environment.

[0075] FIG. 1 illustrates a block diagram illustrating an example system 100, in accordance with at least one embodiment. In at least one embodiment, system 100 implements at least a portion of a communication network, such as a 5G network. In at least one embodiment, a 5G network provides communication in accordance with protocols and standards established by 3rd Generation Partnership Project (3GPP) . In at least one embodiment, system 100 may implement at least a portion of a communication network using a protocol established by 3GPP and / or others, such as a Global System for Mobile Communications (GSM) network (e.g., a 2G and / or 2.5G GSM network) , a Universal Mobile Telecommunications System (UMTS) (e.g., a 3G UMTS network) , a 4G network, a Long- Term Evolution (LTE) network (e.g., a 4G LTE network) , a 5G network, a 5G New Radio (NR) network, a 6G Network, and / or others. In at least one embodiment, some or all components of system 100 are associated with a 5G network. In at least one embodiment, a 5G network includes hardware resources such as one or more of central processing units (CPUs) , hardware acceleration cards, network interface cards, memory storage devices (e.g., random-access memory, read-only memory, hard disk devices, etc. ) , base station cells, base station storage hardware (e.g., base station memory) , base station processing circuitry, Multiple-Input Multiple-Output (MIMO) antennas, beamforming antennas, field programmable gate arrays (FPGAs) , hardware clocks, hardware co-processor, application-specific integrated circuits (ASIC) , and / or other hardware resources. In at least one embodiment, software components of a 5G network includes 5G core services, management functions, network slicing functions, edge computing functions, software containers, and / or other software-driven implementations that are compatible to be performed by said 5G network. In at least one embodiment, some or all components of system 100 are implemented using hardware circuitry including one or more circuits to perform one or more operations within a communication network (e.g., a 5G network) .

[0076] In at least one embodiment, system 100 includes one or more servers 102 that implement a management system 110, such as a network management system (NMS) platform and / or service management and orchestration (SMO) platform. In at least one embodiment, an NMS platform is implemented in software, performed by one or more processors, as a network management application that is responsible for managing elements of a 5G RAN environment, orchestrating services across a 5G RAN environment, orchestrating resource allocation for network elements, collecting performance data, providing configuration management, providing security management, and / or providing data analytics based on collected performance data. In at least one embodiment, a SMO platform uses abstraction to establish an open computing paradigm for a 5G RAN environment by providing life cycle management for networking services, interoperability of elements from multiple vendors (e.g., radio units from multiple vendors) , configuration management, security management, real-time optimization of 5G RAN components, and / or orchestrating sequences of tasks for network functions (e.g., deployment tasks, operation tasks, etc. ) . In at least one embodiment, management system 110 manages one or more operations of a 5G network.

[0077] In at least one embodiment, server (s) 102 perform (s) server-related functionality related to 5G RAN elements. In at least one embodiment, server (s) 102 contain (s) one or more hardware components and one or more software components. In at least one embodiment, one or more software components include one or more instructions to be performed by one or more processors of system 100. In at least one embodiment, at least a portion of server (s) 102 is implemented using at least a portion of any system (s) depicted in and / or described with respect to FIGS. 13-53. In at least one embodiment, at least a portion of server (s) 102 is used to implement at least a portion of any system (s) depicted in and / or described with respect to FIGS. 13-53.

[0078] In at least one embodiment, server (s) 102 include at least one or more processors 104 connected to memory 106 by one or more connections 118. In at least one embodiment, processor (s) 104 may include one or more circuits that perform at least a portion of instructions 112 stored in memory 106. In at least one embodiment, processor (s) 104 may be implemented, for example, using a main central processing unit ( “CPU” ) complex, one or more microprocessors, one or more microcontrollers, one or more controllers, one or more parallel processing units ( “PPU (s) ” ) 116 (e.g., one or more graphics processing units ( “GPU (s) ” ) ) , one or more data processing units ( “DPU (s) ” ) , one or more arithmetic logic units ( “ALU (s) ” ) , and / or one or more other types of processors. In at least one embodiment, processor (s) 104 may include PPU (s) 116, such as GPU (s) , one or more massively parallel GPU (s) , one or more accelerators, and / or one or more other types of parallel processing devices. In at least one embodiment, massively parallel GPU (s) refer to a collection of one or more GPUs, or any suitable processing units, which may be utilized to perform various processes in parallel. In at least one embodiment, at least a portion of one or more of processor (s) 104 is implemented using at least a portion of any system (s) depicted in and / or described with respect to FIGS. 13-53. In at least one embodiment, at least a portion of one or more of processor (s) 104 is used to implement at least a portion of any system (s) depicted in and / or described with respect to FIGS. 13-53.

[0079] In at least one embodiment, memory 106 (e.g., one or more non-transitory processor-readable medium) may store processor executable instructions 112 that when executed by processor (s) 104 implement at least a portion of management system 110, one or more application programming interfaces (API (s) ) 114, and / or other functionality, such as that described herein. In at least one embodiment, memory 106 (e.g., one or more non- transitory processor-readable medium) may be implemented, for example, using volatile memory (e.g., dynamic random-access memory ( “DRAM” ) ) and / or nonvolatile memory (e.g., a hard drive, a solid-state device ( “SSD” ) , and / or other types of nonvolatile memory) . In at least one embodiment, at least a portion of memory 106 is implemented using at least a portion of any system (s) depicted in and / or described with respect to FIGS. 13-53. In at least one embodiment, at least a portion of memory 106 is used to implement at least a portion of any system (s) depicted in and / or described with respect to FIGS. 13-53.

[0080] In at least one embodiment, server (s) 102 include (s) a user interface 108. In at least one embodiment, user interface 108 includes a display device (not shown) that a user may use to view information generated and / or displayed by one or more of server (s) 102. In at least one embodiment, user may utilize user interface 108 to enter user input into one or more of server (s) 102. In at least one embodiment, user interface 108 may communicate (e.g., wirelessly) with a user device (e.g., a cellular telephone, a laptop computer, a tablet, a mobile device, and / or another type of user device) and may receive user input from said user device. In at least one embodiment, at least a portion of user interface 108 is implemented using at least a portion of any system (s) depicted in and / or described with respect to FIGS. 13-53. In at least one embodiment, at least a portion of user interface 108 is used to implement at least a portion of any system (s) depicted in and / or described with respect to FIGS. 13-53.

[0081] In at least one embodiment, connection (s) 118 (e.g., one or more communication buses) provide interconnection between processor (s) 104, memory 106, and / or user interface 108. In at least one embodiment, connection (s) 118 are capable of exchanging data in real-time, using various formats, various transmission modes, various reception modes, and / or various transport modes. In at least one embodiment, connection (s) 118 is / are implemented using a bus, a Peripheral Component Interconnect Express ( “PCIe” ) connection (or bus) , and / or one or more other types of connections. In at least one embodiment, at least one of connection (s) 118 is implemented using at least a portion of any connection (s) depicted in and / or described with respect to FIGS. 13-53. In at least one embodiment, at least one of connection (s) 118 is used to implement at least a portion of any connection (s) depicted in and / or described with respect to FIGS. 13-53.

[0082] In at least one embodiment, management system 110 is implemented by servers (s) 102 that is / are connected to one or more base stations 120. In at least one embodiment,  management system 110 communicates with base station (s) 120 using one or more mechanisms for bi-directional communication (e.g., one or more communication interfaces, one or more messaging interfaces, one or more application programming interfaces, etc. ) . In at least one embodiment, each of base station (s) 120 is a 5G network component that connects one or more wireless devices (e.g., cellular telephones) to a 5G network, for example, using one or more components and / or one or more modules to perform functions related to said 5G network, such as data routing functions, connectivity functions, a resource management function, signal reception functions, signal transmission functions, and / or other types of functions. In at least one embodiment, at least a portion of at least one of base station (s) 120 is implemented using at least a portion of any system (s) depicted in and / or described with respect to FIGS. 13-53. In at least one embodiment, at least a portion of at least one of base station (s) 120 is used to implement at least a portion of any system (s) depicted in and / or described with respect to FIGS. 13-53.

[0083] In at least one embodiment, each of base station (s) 120 includes one or more controller (s) 130, one or more network configuration files 140, one or more DUs 150, one or more L1 data stores 154, one or more RUs 160, one or more central units (CU (s) ) 170, one or more transport networks 180, and one or more fronthaul (FH) interfaces 182. In at least one embodiment, L1 refers to a physical layer L1 of a communication network (e.g., 5G RAN) implemented by system 100. In at least one embodiment, DU (s) 150, RU (s) 160, and CU (s) 170 may be characterized as being functional units 184 of a 5G RAN architecture. In at least one embodiment, each of at least a portion of base station (s) 120 includes one or more memory units to store configuration information. In at least one embodiment, each of at least a portion of base station (s) 120 includes one or more memory units to store information that configures a User Plane (U-plane) and / or a Control Plane (C-plane) . In at least one embodiment, one or more DU (s) 150 perform one or more API calls including an API call to obtain configuration information.

[0084] In at least one embodiment, at least a portion of controller (s) 130 performs internal management of network configuration files 140, functional units 184 (e.g., DU (s) 150, RU (s) 160, and CU (s) 170) , L1 data store (s) 154, transport network (s) 180, and / or FH interface (s) 182. In at least one embodiment, at least a portion of controller (s) 130 of a particular one of base station (s) 120 performs external management with respect to at least one other of base station (s) 120 by monitoring and / or controlling said at least one other base  station (e.g., of a 5G network) , providing an interface to management system 110 (e.g., NMS / SMO) for said particular base station and / or said at least one other base station, and / or serving as an intermediary element for communications between one or more wireless devices and a telecommunication network. In at least one embodiment, a storage element (e.g., a database or directory dedicated for configuration information) stores network configuration files (s) 140.

[0085] In at least one embodiment, controller (s) 130 may include one or more circuits to perform operations such as those described herein as being performed by at least a component of one of base station (s) 120. In at least one embodiment, at least one of controller (s) 130 includes and / or has access to memory (e.g., one or more non-transitory machine-readable storage medium) that stores instructions that when performed by said at least one controller implements one or more of API (s) 114. In at least one embodiment, controller (s) 130 may be implemented, for example, using a main CPU complex, one or more microprocessors, one or more microcontrollers, one or more controllers, one or more PPU (s) (e.g., GPU (s) ) , one or more DPUs, one or more ALUs, and / or one or more other type of device capable of performing parallel processing. In at least one embodiment, at least a portion of at least one of controller (s) 130 is implemented using at least a portion of any system (s) depicted in and / or described with respect to FIGS. 13-53. In at least one embodiment, at least a portion of controller (s) 130 is used to implement at least a portion of any system (s) depicted in and / or described with respect to FIGS. 13-53.

[0086] In at least one embodiment, DU (s) 150 perform real-time processing tasks (e.g., radio frequency processing, scheduling, etc. ) and provide control functions to support lower layers of a 5G protocol stack. In at least one embodiment, at least one of L1 data store (s) 154 is part of at least one of DU (s) 150. In at least one embodiment, at least one of L1 data store (s) 154 is stored external to DU (s) 150 yet is accessible by at least one of DU (s) 150. In at least one embodiment, RU (s) 160 process radio signals, by converting analog radio signals to digital signals and / or converting digital signals to analog radio signals. In at least one embodiment, at least one of CU (s) 170 provides centralized processing capabilities, handles non-real time protocol stack functions, and / or controls at least one of DU (s) 150.

[0087] In at least one embodiment, a 5G network includes a 5G core network. In at least one embodiment, 5G core network includes a U-plane and a C-plane. In at least one embodiment, 5G core network supports data transport, network management, and other  activities of a 5G network. In at least one embodiment, each of at least a portion of transport network (s) 180 connects a 5G core network to a 5G RAN. In at least one embodiment, CU (s) 170 implement (s) a C-plane and / or a U-plane. In at least one embodiment, said C-plane manages network connections. In at least one embodiment, said U-plane handles user traffic by, for example, transmitting and / or routing user data. In at least one embodiment, transport network 180 includes a fronthaul transport network that establishes a connection between baseband processing units (BBUs) and remote radio heads (RRHs) .

[0088] In at least one embodiment, at least one of FH interface (s) 182 implements communication between at least one of DU (s) 150 and at least one of RU (s) 160. In at least one embodiment, FH interface (s) 182 implement (s) a C-plane and / or a U-plane. In at least one embodiment, said C-plane controls communication information between one or more of DU (s) 150 and one or more of RU (s) 160 (e.g., by issuing commands for scheduling, beam forming, and / or coordinating data transfers) . In at least one embodiment, said U-plane communicates user messages between one or more of DU (s) 150 and one or more of RU (s) 160. In at least one embodiment, RU (s) 160 communicate with other radio devices using one or more antennas.

[0089] In at least one embodiment, management system 110 is responsible for managing RU (s) 160. In at least one embodiment, a particular one of DU (s) 150 is connected to a particular one of FH interface (s) 182, a particular one of RU (s) 160 is connected to said particular FH interface, and said particular RU and said particular DU are capable of communicating with one another via said particular FH interface. In at least one embodiment, management system 110 implements at least in part a Management Plane (M-plane) that provides management, coordination, control, and / or administration to network elements of a 5G network. In at least one embodiment, a M-plane communicates using a Network Configuration Protocol (Netconf) . In at least one embodiment, RU (s) 160 implement a Netconf server 222 and one or more other components (e.g., management system 110, DU (s) 150, and / or other components of system 100) each implement a Netconf client. In at least one embodiment, one or more other components use a Netconf client to manage each of RU (s) 160 through a Netconf server 222 implemented by said RU. In at least one embodiment, an M-plane is part of an Open RAN (O-RAN) architecture, and works alongside other planes, such as a C-plane, a U-plane, and / or a Synchronization Plane (S-plane) to provide network operations.

[0090] In at least one embodiment, one or more of RU (s) 160 do not support at least some functionality specified by O-RAN standards as being provided by an M-plane. In at least one embodiment, one or more of RU (s) 160 cannot use an M-plane to configure FH interface (s) 182 and / or to supply RU parameters and / or capabilities to DU (s) 150. In at least one embodiment, instead on supporting O-RAN protocols, one or more of RU (s) 160 operate in accordance with proprietary protocols that do not communicate using an O-RAN M-plane. In at least one embodiment, instead on supporting O-RAN protocols, one or more of RU (s) 160 operate in accordance with one or more proprietary protocols that use one or more parameters that are not part of an O-RAN specification and, for one of DU (s) 150 to communicate with such RU (s) over L1 (e.g., using one of FH interface (s) 182) , said DU needs to obtain said parameter (s) and / or at least one of FH interface (s) 182 needs to be configured to provide communication between said DU and said RU (s) . In at least one embodiment, one of DU (s) 150 (e.g., cuPhyController implemented at least in part by said DU) needs to obtain RU capabilities, C / U-plane transport configuration parameter values, RU delay profile, and / or U-plane configuration parameter values to communicate with an RU and meet timing requirements of at least one of FH interface (s) 182 implementing communication between said DU and said RU.

[0091] In at least one embodiment, a RU controller includes management system 110 and / or one of DU (s) 150. In at least one embodiment, RU controller retrieves, as configuration data, said parameter (s) and / or other information related to configuring an RU. In at least one embodiment, RU controller uses at least one of API (s) 114 to retrieve said configuration data. In at least one embodiment, RU controller retrieves said configuration data by, for example, exchanging one or more messages (e.g., structured using gRPC) with one of RU (s) 160. In at least one embodiment, said RU sends (e.g., via Netconf server) a first message (e.g., structured using gRPC) to RU controller (e.g., via Netconf client) , for example, when said RU first powers up. In at least one embodiment, said RU sends said first message to RU controller when said RU first powers up to notify RU controller that said RU is going to be online. In at least one embodiment, RU controller is capable of communicating with said RU, for example, using an O-RAN protocol, a proprietary protocol used by said RU, or another type of protocol.

[0092] In at least one embodiment, in response to receiving said first message, RU controller sends (e.g., via Netconf client) a second message (e.g., structured using gRPC) to  said RU (e.g., via Netconf server) requesting configuration data related to said RU. In at least one embodiment, said configuration data includes configuration data related to said RU, C-plane configuration data, and / or U-plane configuration data. In at least one embodiment, C-plane and U-plane configuration data include data to configure at least one of FH interface (s) 182, which may include both transport layer configuration data and data to configure C-plane and U-plane. In at least one embodiment, said configuration data includes one or more timing parameters, and / or a delay profile of said RU (which includes one or more parameter values) . In at least one embodiment, said configuration data includes general configuration parameters (e.g., an RU identifier, a DU identifier, parameter (s) identifying RU location, and / or other general configuration parameters) , radio configuration parameters (e.g., parameters identifying a frequency band, transmission power, antenna configuration, a number of antennas, MIMO setting (s) , and / or other information related to radio configuration) , network configuration parameters (e.g., an Internet Protocol (IP) address for said RU, a gateway for said RU, a subnet mask for a network of said RU, and / or other components) , transport configuration parameters (e.g., an identifier of protocol used for fronthaul transport, a VLAN identifier for separating traffic, and / or other transport configuration parameters) , synchronization configuration parameters (e.g., an identifier of source of synchronization, an interval for synchronization updates, and / or other synchronization configuration parameters) , delay profile configuration parameters (e.g., parameter (s) indicating one or more expected delay characteristics of radio channel, and / or other delay profile configuration parameters) , security configuration parameters (e.g., encryption settings for data transmission, identifier (s) of authentication method (s) used, and / or other security configuration parameters) , and / or performance monitoring configuration parameters (e.g., a list of performance metrics to monitor, an interval for reporting performance data, and / or other performance monitoring configuration parameters) .

[0093] In at least one embodiment, in response to receiving said second message, said RU sends (e.g., via Netconf server) a third message (e.g., structured using gRPC) to RU controller (e.g., via Netconf client) including configuration data related to said RU. In at least one embodiment, RU controller uses said configuration data received in said third message to construct a data structure (e.g., a YANG data model, a yaml files, or a data structure having another data format) that includes one or more predefined parameter values based at least in part on said configuration data. In at least one embodiment, RU controller stores said data structure in at least one L1 data store (s) 154. In at least one embodiment,  RU controller uses at least one of API (s) 114 to construct said data structure and stores said data structure in at least one L1 data store (s) 154. In at least one embodiment, if RU controller includes management system 110, management system 110 (e.g., performing one of API (s) 114) transfers said data structure to a gRPC API as a request to one or more L1 components, such as at least one of L1 data store (s) 154.

[0094] In at least one embodiment, management system 110 uses at least one of API (s) 114 to read said configuration information (e.g., stored in at least one of L1 data store (s) 154) . In at least one embodiment, management system 110 reads at least a portion of configuration information previously provisioned by management system 110 to at least one of L1 data store (s) 154 from said L1 data store (s) . In at least one embodiment, said configuration information is stored as at least one data structure (e.g., at least one YANG model, at least one yaml file, and / or at least one other type of data structure) within at least one of L1 data store (s) 154.

[0095] In at least one embodiment, a processor (e.g., one of processor (s) 104 or one of controller (s) 130) includes one or more circuits to perform an API (e.g., one of API (s) 114) to cause configuration information of one or more radio units (e.g., RU (s) 160) to be stored (e.g., in at least one of L1 data store (s) 154) , and / or to perform other operations, such as those described herein. In at least one embodiment, a processor (e.g., one of processor (s) 104 or one of controller (s) 130) includes one or more circuits to perform an API (e.g., one of API (s) 114) to cause configuration information of one or more radio units (e.g., RU (s) 160) to be indicated based, at least in part, on one or more radio unit identifiers (e.g., one or more RU IDs) , and / or to perform other operations, such as those described herein. In at least one embodiment, system 100 includes one or more processors (e.g., processor (s) 104 or controller (s) 130) to perform an API (e.g., one of API (s) 114) to cause configuration information of one or more radio units (e.g., RU (s) 160) to be stored (e.g., in at least one of L1 data store (s) 154) , and / or to perform other operations, such as those described herein. In at least one embodiment, at least one of base station (s) 120 configures an interface using configuration information to enable communication between one or more radio units and one or more distribution units. In at least one embodiment, system 100 includes one or more processors (e.g., processor (s) 104 or controller (s) 130) to perform an API (e.g., one of API (s) 114) to configuration information of one or more radio units (e.g., RU (s) 160) to be indicated based, at least in part, on one or more radio unit identifiers (e.g., one or more RU IDs) , and / or  to perform other operations, such as those described herein. In at least one embodiment, system 100 performs a method that includes performing, by one or more circuits, an API (e.g., one of API (s) 114) to cause configuration information of one or more radio units (e.g., RU (s) 160) to be stored (e.g., in at least one of L1 data store (s) 154) and / or includes performing other operations, such as those described herein. In at least one embodiment, system 100 performs a method that includes performing, by one or more circuits, an API (e.g., one of API (s) 114) to cause configuration information of one or more radio units (e.g., RU (s) 160) to be indicated based, at least in part, on one or more radio unit identifiers (e.g., one or more RU IDs) , and / or includes performing other operations, such as those described herein.

[0096] FIG. 2 illustrates example data flows 200 between example components of system 100 (see FIG. 1) , in accordance with at least one embodiment. In at least one embodiment, FIG. 2 depicts NMS 201, which is an implementation of management system 110 (see FIG. 1) , an Open Distributed Unit (O-DU) 211, which is an implementation of one of DU (s) 150 (see FIG. 1) , and an Open Radio Unit (O-RU) 221, which is an implementation of one of RU (s) 160 (see FIG. 1) . In at least one embodiment, O-DU 211 and O-RU 221 operate in accordance with an Open Radio Access Network (ORAN) standard. In at least one embodiment, data flows 200 implement a hybrid M-plane architecture within at least a portion of a 5G network. In at least one embodiment, M-plane operations manage one or more radio units (e.g., one or more of RU (s) 160, such as O-RU 221) . In at least one embodiment, M-plane operations include, but are not limited to, software maintenance for radio unit (s) , performance management for radio unit (s) , fault resiliency operations for radio unit (s) , and / or other operations.

[0097] In at least one embodiment, NMS 201 is a network management system or platform (e.g., management system 110 of FIG. 1) . In at least one embodiment, O-DU 211 is a distributed unit (e.g., one of DU (s) 150 of FIG. 1) . In at least one embodiment, O-RU 221 is a radio unit (e.g., one of RU (s) 160 of FIG. 1) . In at least one embodiment, L1 210 is a physical layer over which O-DU 211 and O-RU 221 may communicate using a fronthaul interface (e.g., one of FH interface (s) 182) . In at least one embodiment, L1 210 includes a data store (e.g., L1 data store (s) 154) that store configuration information of a base station (e.g., one of base station (s) 120) . In at least one embodiment, a data storage (e.g., one of L1 data store (s) 154) of L1 210 stores configuration information in a form of a YANG data tree model describing configuration changes associated with O-RU 221. In at least one  embodiment, network configuration (NETCONF) protocol is used to obtain configuration information from a data storage of L1 210 and may use said configuration information to perform one or more NETCONF operations.

[0098] In at least one embodiment, YANG data models, which are also referred to as YANG models, YANG data tree models, or ORAN YANG data models, are structured representations of network configuration and / or state data that may be defined or created using a YANG modeling language. In at least one embodiment, configuration information used by a DU to configure an RU is stored in a data store (e.g., L1 data store (s) 154) accessible via L1 210. In at least one embodiment, a DU accesses YANG data models using Network Configuration Protocol (NETCONF) interface and / or a RESTful Configuration Protocol (RESTCONF) interface. In at least one embodiment, YANG data models are updated by a base station after configuration information has been stored in a data store (e.g., one of L1 data store (s) 154) .

[0099] In at least one embodiment, an RU controller includes NMS 201 and / or O-DU 211. In at least one embodiment, when O-RU 221 powers up, O-RU 221 contacts said RU controller. In at least one embodiment, when O-RU 221 contacts said RU controller, O-RU 221 provides its RU identifier (RU ID) to said RU controller. In at least one embodiment, after O-RU 221 provides its RU ID to said RU controller, said RU controller requests configuration data from O-RU 221. In at least one embodiment, said request includes said RU ID. In at least one embodiment, O-RU 221 responds to said request by providing configuration data. In at least one embodiment, said configuration data received from O-RU 221 includes, but is not limited, a radio unit identification value (e.g., RU ID) , a vendor code identification value, a manufacturer identification value, and / or other configuration parameter values.

[0100] In at least one embodiment, said RU controller is a software module to be performed by one or more processors of a system, such as system 100 (see FIG. 1) . In at least one embodiment, said RU controller is a software module that, upon being performed by one or more processors, uses configuration data obtained from O-RU 221 to generate configuration information (e.g., one or more YANG data tree models, one or more yaml files, and / or another type of information) . In at least one embodiment, said configuration information includes but is not limited to, one of a number of antennas, delay information, or timing information. In at least one embodiment, said RU controller, upon being performed by  one or more processors, uses at least one of API (s) 114 to request configuration data and / or generates configuration information based at least in part on that configuration data. In at least one embodiment, said RU controller, upon being performed by one or more processors, communicates configuration information generated by said RU controller to a data store of L1 210 (e.g., at least one of L1 data store (s) 154) . In at least one embodiment, RU controller, upon being performed by one or more processors, uses at least one of API (s) 114 to communicate configuration information generated by RU controller to a data store of L1 210. In at least one embodiment, configuration information stored in at least one of L1 data store (s) 154 configures (e.g., automatically) at least one of FH interface (s) 182 to provide communication between O-DU 211 and O-RU 221. In at least one embodiment, O-DU 211 obtains at least a portion of configuration information stored in at least one of L1 data store (s) 154 (see FIG. 1) and uses that configuration information to configure one of FH interface (s) 182 to provide communication between O-DU 211 and O-RU 221, and / or to configure O-RU 221 (e.g., via said FH) . In at least one embodiment, said RU controller (e.g., NMS 201) , upon being performed by one or more processors. uses at least one of API (s) 114 to read configuration information stored in at least one of L1 data store (s) 154 to perform checks with respect to read information (e.g., one or more YANG data tree models, one or more yaml files, and / or another type of information) .

[0101] In at least one embodiment, NMS 201 implements a first NETCONF client 203 and stores a first O-DU management document 202 that stores configuration information generated by NMS 201. In at least one embodiment, first O-DU management document 202 details how to configure O-DU 211, including parameters for network interfaces, radio settings, and protocol layers. In at least one embodiment, NMS 201 modifies first O-DU management document 202 based at least in part on configuration data received from O-RU 221. In at least one embodiment, NMS 201 communicates a modified versions of first O-DU management document 202 to O-DU 211 and / or a particular one of L1 data store (s) 154 accessible by O-DU 211. In at least one embodiment, O-DU 211 implements a second NETCONF client 213, obtains a second O-DU management document 212 from NMS 201 and / or said particular L1 data store, and uses second O-DU management document 212 to configure O-DU 211 and / or O-RU 221. In at least one embodiment, O-RU 221 implements a NETCONF server 222.

[0102] In at least one embodiment, a hybrid model augments functionality of a M-plane architecture by providing interfaces to transmit information between O-RU 221 and an RU controller (e.g., NMS 201 and / or O-DU 211) . In at least one embodiment, a data store of L1 210 (e.g., one of L1 data store (s) 154) stores a data model (e.g., a YANG data tree model) that an RU controller (e.g., NMS 201 and / or O-DU 211) may update, may configure one of FH interface (s) 182, and O-DU 211 may use to configure O-RU 221 and / or said FH.

[0103] In at least one embodiment, a processor (e.g., one of processor (s) 104 or one of controller (s) 130) that includes one or more circuits to perform an API (e.g., one of API (s) 114) to cause configuration information of one or more radio units (e.g., O-RU 221) to be stored (e.g., in at least one of L1 data store (s) 154 via L1 210) , and / or to perform other operations, such as those described herein. In at least one embodiment, a processor (e.g., one of processor (s) 104 or one of controller (s) 130) includes one or more circuits to perform an API (e.g., one of API (s) 114) to cause configuration information of one or more radio units (e.g., O-RU 221) to be indicated based, at least in part, on one or more radio unit identifiers (e.g., one or more RU IDs) , and / or to perform other operations, such as those described herein. In at least one embodiment, system 100 includes one or more processors (e.g., processor (s) 104) that is / are to perform an API (e.g., one of API (s) 114) to cause configuration information of one or more radio units (e.g., O-RU 221) to be stored (e.g., in at least one of L1 data store (s) 154 via L1 210) , and / or to perform other operations, such as those described herein. In at least one embodiment, system 100 includes one or more processors (e.g., processor (s) 104 or controller (s) 130) to perform an API (e.g., one of API (s) 114) to configuration information of one or more radio units (e.g., O-RU 221) to be indicated based, at least in part, on one or more radio unit identifiers (e.g., one or more RU IDs) , and / or to perform other operations, such as those described herein. In at least one embodiment, RU controller (e.g., NMS 201 and / or O-DU 211) performs a method that includes performing, by one or more circuits, an API (e.g., one of API (s) 114) to cause configuration information of one or more radio units (e.g., O-RU 221) to be stored (e.g., in at least one of L1 data store (s) 154 via L1 210) and / or includes performing other operations, such as those described herein. In at least one embodiment, RU controller (e.g., NMS 201 and / or O-DU 211) performs a method that includes performing, by one or more circuits, an API (e.g., one of API (s) 114) to cause configuration information of one or more radio units (e.g., O-RU 221) to be indicated based, at least in part, on one or more radio unit identifiers (e.g., one or more RU IDs) , and / or includes performing other operations, such as those described herein.

[0104] FIG. 3 is a call flow diagram illustrating an example communication sequence 300 between components of a communication network (e.g., 5G network) , in accordance with at least one embodiment. In at least one embodiment, FIG. 3 depicts communication sequence 300 implementing a hybrid M-plane architecture model. In at least one embodiment, components of a communication network (e.g., 5G network) include an NMS / SMO 301, an L2 layer 302, an L1 layer 303, RU1 304, and RU2 305. In at least one embodiment, a DU (e.g., one of DU (s) 150 and / or O-DU 211) is in communication with L2 layer 302 and L1 layer 303. In at least one embodiment, NMS / SMO 301 is an implementation of at least one of management system 110 (see FIG. 1) or NMS 201 (see FIG. 2) . In at least one embodiment, NMS / SMO 301 includes software performed by one or more processors and that causes initialization of RU1 304 followed by an M-plane setup for RU1 304, as well as causes initialization of RU2 305 followed by an M-plane setup for RU2 305. In at least one embodiment, L2 layer 302 includes software performed by one or more processors that causes communication of one or more of a Cell-1 configuration request, a Cell-1 start request, a Cell2 configuration request, or a Cell-2 start request. In at least one embodiment, L1 layer 303 is an implementation of L1 210 (see FIG. 2) . In at least one embodiment, L1 layer 303 includes software performed by one or more processors that causes configuaration and startup of Cell-1 and Cell-2. In at least one embodiment, each of RU1 304 and RU2 305 is an implementation of at least one of RU (s) 160 (see FIG. 1) or O-RU 221 (see FIG. 2) . In at least one embodiment, RU1 304 belongs to a first cell (Cell-1) of a base station (e.g., one of base station (s) 120 of FIG. 1) and RU2 305 belongs to a second cell (Cell-2) of said base station. In at least one embodiment, RU1 304 and RU2 305 include software performed by one or more processors that causes communication of Cell-1 traffic and communication of Cell-2 traffic, respectively.

[0105] In at least one embodiment, communication sequence 300 begins at first block 310 where L1 layer 303 is initialized so that L1 layer 303 is ready to run both Cell-1 and Cell-2 in idle states. In at least one embodiment, at block 311, Cell-1 and Cell-2 are both in idle states. In at least one embodiment, at block 312, RU1 304 performs a power-on operation or action (e.g., RU1 304 powers up) . In at least one embodiment, after power-on action at block 312, NMS / SMO 301 and RU1 304 use L1 layer 303 to perform RU1 initialization and M-plane setup 320, which includes communications 321-323. In at least one embodiment, when RU1 304 powers up, RU1 304 performs a call home procedure that sends communication 321 to an RU controller, which is implemented as NMS / SMO 301 in  FIG. 3. In at least one embodiment, during a call home procedure, RU1 304 send at least one value (e.g., RU ID of RU1 304) to NMS / SMO 301. In at least one embodiment, communication 321 notifies NMS / SMO 301 that RU1 304 has powered up and is available to communicate over a communication network (e.g., a 5G network) .

[0106] In at least one embodiment, in response to communication 321, NMS / SMO 301 requests configuration data from RU1 304 (e.g., in one of communications 322) and RU1 304 responds to said request by forwarding said configuration data to NMS / SMO 301 (e.g., in another one of communications 322) . In at least one embodiment, said request includes RU ID associated with RU1 304. In at least one embodiment, said configuration data includes radio unit information, control-plane and / or user-plane transport information associated with a transport network (e.g., transport network 180 depicted in FIG. 1) , and / or other configuration data described herein. In at least one embodiment, NMS / SMO 301 stores at least a portion of said configuration data in at least one data structure (e.g., one or more YANG data models, one or more yaml files, or one or more other types of data structures) . In at least one embodiment, NMS / SMO 301 transmits a communication 323 including said data structure (s) (e.g., a set of YANG data models) over L1 layer 303 to a location (e.g., one of L1 data store (s) 154) accessible by a device (e.g., one of DU (s) 150, O-DU 211, or another device) . In at least one embodiment, NMS / SMO 301 transmits communication 323 to at least one L1 data store (e.g., at least one of L1 data store (s) 154 depicted in FIG. 1) . In at least one embodiment, NMS / SMO 301 transmits communication 323 over L1 layer 303 using a remote procedure call mechanism (e.g., gRPC) .

[0107] In at least one embodiment, said data structure (s) transmitted in communication 323 automatically configures one of FH interface (s) 182 to enable communication between a DU and RU1 304. In at least one embodiment, a DU uses said data structure (s) transmitted in communication 323 to configure one of FH interface (s) 182 to enable communication between a DU and RU1 304.

[0108] In at least one embodiment, NMS / SMO 301 and / or another mechanism triggers a device (e.g., one of DU (s) 150, O-DU 211, or another device) to use L2 layer 302 to send a communication 324 to L1 layer 303. In at least one embodiment, communication 324 includes a configuration request to configure Cell-1, including RU1 304, to receive and / or send Cell-1 radio traffic 326. In at least one embodiment, said device (e.g., one of DU (s) 150, O-DU 211, or another device) sends a communication 325 including a start request to  L1 layer 303 to cause Cell-1 to begin communicating with a communication network (e.g., a 5G network) . In at least one embodiment, L2 layer 302 and RU1 304 exchange Cell-1 radio traffic 326 over said communication network following requests communications 324 and 325.

[0109] In at least one embodiment, operations corresponding to those performed with respect to RU1 304 are also performed with respect to RU2 305. In at least one embodiment, at block 327, RU2 305 performs a power-on operation or action (e.g., RU2 305 powers up) . In at least one embodiment, after a power-on action, NMS / SMO 301 and RU2 305 use L1 layer 303 to perform RU2 initialization and management plane setup 330, which includes communications 331-333. In at least one embodiment, like RU1 304, when RU2 305 powers up, RU2 305 performs a call home procedure that sends communication 331 including at least one value (e.g., RU ID of RU1 304) to NMS / SMO 301.

[0110] In at least one embodiment, in response to communication 331, NMS / SMO 301 requests configuration data from RU2 305 (e.g., in one of communications 332) and RU1 304 responds to said request by forwarding said configuration data to NMS / SMO 301 (e.g., in another one of communications 332) . In at least one embodiment, said request includes RU ID associated with RU2 305. In at least one embodiment, said configuration data includes any configuration data described herein, such as configuration data described with respect to communication 322. In at least one embodiment, NMS / SMO 301 stores at least a portion of said configuration data in at least one data structure (e.g., one or more YANG data models, one or more yaml files, or one or more other types of data structures) . In at least one embodiment, NMS / SMO 301 transmits a communication 333 including said data structure (s) (e.g., a set of YANG data models) over L1 layer 303 to a location (e.g., one of L1 data store (s) 154) accessible by a device (e.g., one of DU (s) 150, O-DU 211, or another device) . In at least one embodiment, NMS / SMO 301 transmits communication 333 to at least one L1 data store (e.g., at least one of L1 data store (s) 154 depicted in FIG. 1) . In at least one embodiment, NMS / SMO 301 transmits communication 333 over L1 layer 303 using a remote procedure call mechanism (e.g., gRPC) .

[0111] In at least one embodiment, said data structure (s) transmitted in communication 333 automatically configures one of FH interface (s) 182 to enable communication between a DU and RU2 305. In at least one embodiment, a DU uses said data structure (s) transmitted  in communication 333 to configure one of FH interface (s) 182 to enable communication between a DU and RU2 305.

[0112] In at least one embodiment, NMS / SMO 301 and / or another mechanism triggers a device (e.g., one of DU (s) 150, O-DU 211, or another device) to use L2 layer 302 to send a communication 334 to L1 layer 303. In at least one embodiment, communication 334 includes a request to configure Cell-2, including RU2 305, to receive and / or send Cell-2 radio traffic 336. In at least one embodiment, said device (e.g., one of DU (s) 150, O-DU 211, or another device) sends a communication 335 including a start request to L1 layer 303 to cause Cell-2 to begin communicating with a communication network (e.g., a 5G network) . In at least one embodiment, L2 layer 302 and RU2 305 exchange Cell-2 radio traffic 336 over said communication network following requests communications 334 and 335.

[0113] In at least one embodiment, one or more devices (e.g., one of DU (s) 150, O-DU 211, or another device) use configuration information to dynamically modify one or more of RU1 304 or RU2 305 at any point after one or more of communications 324, 325, 334, or 335.

[0114] In at least one embodiment, NMS / SMO 301 is implemented by a processor (e.g., one of processor (s) 104) that includes one or more circuits to perform an API (e.g., one of API (s) 114) to cause configuration information of one or more radio units (e.g., RU1 304 and / or RU2 305) to be stored (e.g., in at least one of L1 data store (s) 154 via L1 layer 303) , and / or to perform other operations, such as those described herein. In at least one embodiment, a processor (e.g., one of processor (s) 104 or one of controller (s) 130) includes one or more circuits to perform an API (e.g., one of API (s) 114) to cause configuration information of one or more radio units (e.g., RU1 304 and / or RU2 305) to be indicated based, at least in part, on one or more radio unit identifiers (e.g., one or more RU IDs) , and / or to perform other operations, such as those described herein. In at least one embodiment, NMS / SMO 301 is implemented by one or more processors (e.g., processor (s) 104) that is / are to perform an API (e.g., one of API (s) 114) to cause configuration information of one or more radio units (e.g., RU1 304 and / or RU2 305) to be stored (e.g., in at least one of L1 data store (s) 154 via L1 layer 303) , and / or to perform other operations, such as those described herein. In at least one embodiment, system 100 includes one or more processors (e.g., processor (s) 104 or controller (s) 130) to perform an API (e.g., one of API (s) 114) to configuration information of one or more radio units (e.g., RU1 304 and / or RU2 305) to be indicated based, at least in part, on one or more radio unit identifiers (e.g., one or more RU  IDs) , and / or to perform other operations, such as those described herein. In at least one embodiment, NMS / SMO 301 performs a method that includes performing, by one or more circuits, an API (e.g., one of API (s) 114) to cause configuration information of one or more radio units (e.g., RU1 304 and / or RU2 305) to be stored (e.g., in at least one of L1 data store (s) 154 via L1 layer 303) and / or includes performing other operations, such as those described herein. In at least one embodiment, NMS / SMO 301 performs a method that includes performing, by one or more circuits, an API (e.g., one of API (s) 114) to cause configuration information of one or more radio units (e.g., RU1 304 and / or RU2 305) to be indicated based, at least in part, on one or more radio unit identifiers (e.g., one or more RU IDs) , and / or includes performing other operations, such as those described herein.

[0115] FIG. 4 illustrates a block diagram illustrating example layers of an example 5G network 400, in accordance with at least one embodiment. In at least one embodiment, 5G network 400 includes components (e.g., hardware and / or software) and / or protocols organized as different levels of abstraction. In at least one embodiment, example layers of 5G network 400 include L1 401, L2 402, and L3 403. In at least one embodiment, 5G network 400 includes layers in addition to L1 401, L2 402, and L3 403. In at least one embodiment, 5G network 400 includes a 5G core network 410, a CU 420, a DU 430, a fronthaul API (FAPI) 440, an RU 450, and a NMS / SMO 460. In at least one embodiment, CU 420 is an implementation of CU (s) 170. In at least one embodiment, DU 430 is an implementation of DU (s) 150. In at least one embodiment, FAPI 440 implements FH interface (s) 182. In at least one embodiment, RU 450 is an implementation of RU (s) 160. In at least one embodiment, NMS / SMO 460 is an implementation of management system 110. In at least one embodiment, NMS / SMO 460 and / or DU 430 performs one or more of API (s) 114. In at least one embodiment, DU 430 includes or has access to L1 data store (s) 154. In at least one embodiment, RU 450 includes or has access to an identifier (e.g., an RU ID) and / or a vendor code 451, which may be used to identify software functionality in accordance with standards used by RU 450 and / or at least one device antenna. In at least one embodiment, said software functionality is to be performed by one or more processors of a system, such as system 100 (see FIG. 1) .

[0116] In at least one embodiment, L1 401 encompasses a coupling of DU 430 to FAPI 440. In at least one embodiment, one of FH interface (s) 182 is implemented by FAPI 440 and connects RU 450 and DU 430. In at least one embodiment, L2 layer 402 encompasses a  coupling of CU 420 to DU 430. In at least one embodiment, RU 450 interacts with L2 protocols managed by DU 430 to ensure proper data framing and error handling before transmission over physical medium. In at least one embodiment, L3 403 encompasses a coupling of 5G core network 410 to CU 420. In at least one embodiment, DU 430 interacts with L3 protocols for some control plane functions.

[0117] In at least one embodiment, CU 420 and DU 430 each have a communication link to NMS / SMO 460. In at least one embodiment, CU 420 provides control information about at least a portion of 5G network 400 to NMS / SMO 460. In at least one embodiment, DU 430 provides configuration information about RU 450 to NMS / SMO 460.

[0118] FIG. 5 illustrates a block diagram illustrating an example RU data request API 500 to request and receive configuration data from one or more RUs, in accordance with at least one embodiment. In at least one embodiment, RU data request API 500 is implemented as one of API (s) 114. In at least one embodiment, RU data request API 500 is performed by a RU controller, which includes a DU (e.g., one of DU (s) 150, O-DU 211, or DU 430) and / or a management system, such as management system 110, NMS 201, and / or NMS / SMO 301. In at least one embodiment, said RU controller includes software, performed by one or more processors of a system, and uses RU data request API 500 to obtain configuration data from an RU (e.g., one of RU (s) 160, O-RU 221, RU1 304, RU2 305, or RU 450) . In at least one embodiment, RU data request API 500 is performed by management system 110 and / or one of DU (s) 150 to obtain configuration data from one of RU (s) 160. In at least one embodiment, RU data request API 500 is performed by NMS 201 and / or O-DU 211 to obtain configuration data from O-RU 221 (see FIG. 2) . In at least one embodiment, RU data request API 500 is performed by NMS / SMO 301 (see FIG. 3) to obtain configuration data from RU1 304 and / or RU2 305. In at least one embodiment, RU data request API 500 requests and receives configuration data from RU1 304 using communications 322, and / or RU data request API 500 requests and receives configuration data from RU2 305 using communications 332.

[0119] In at least one embodiment, RU data request API 500 is to be performed by one or more circuits of at least one processor such as those described herein (e.g., processor (s) 104 and / or controller (s) 130 illustrated in FIG. 1) . In at least one embodiment, RU data request API 500 is to be stored in memory (e.g., memory 106 illustrated in FIG. 1) as machine  executable instructions (e.g., instructions 112 illustrated in FIG. 1) to be performed by one or more circuits of one or more processors (such as those described herein) .

[0120] In at least one embodiment, RU data request API 500 is invoked using RU data request API invocation 502, which may be implemented at least in part as a function call. In at least one embodiment, RU data request API invocation 502 specifies a format defining input information (e.g., input parameters and / or arguments) , such as an RU ID 504, which identifies an RU from which configuration data is to be requested. In at least one embodiment, said input information (e.g., input parameters and / or arguments) includes network connection information, a data source name, one or more filter parameters, and / or other parameter values. In at least one embodiment, one or more circuits of at least one processor invoke RU data request API 500 by calling RU data request API invocation 502 and providing said input information thereto. In at least one embodiment, when performed by said circuit (s) , RU data request API 500 requests configuration data from an RU and, in response, receives at least one of said configuration data, an error, or nothing from said RU.

[0121] In at least one embodiment, when RU data request API 500 completes performing its one or more operations, it provides or returns RU data request API return 520. In at least one embodiment, circuit (s) of at least one processor that used RU data request API invocation 502 to invoke RU data request API 500 receive RU data request API return 520 when RU data request API 500 completes its operation (s) . In at least one embodiment, RU data request API return 520 specifies a set of response data including RU data 522. In at least one embodiment, RU data 522 includes configuration data based at least in part on configuration data received from an RU (e.g., one of RU (s) 160) . In at least one embodiment, one or more DU (e.g., one of DU (s) 150) may use RU data 522 provided by RU data request API return 520 to configure a base station (e.g., one of base station (s) 120) in accordance with said RU data.

[0122] FIG. 6 is a flowchart of a process 600 that may be performed by RU data request API 500 (see FIG. 5) , in accordance with at least one embodiment. In at least one embodiment, RU data request API 500 uses process 600 to obtain information about a radio unit (e.g., identified by RU ID 504) . In at least one embodiment, process 600 may be performed by RU data request API 500 when RU data request API 500 is performed by management system 110 (from FIG. 1) , NMS 201 (see FIG. 2) , NMS / SMO 301 (see FIG. 3) , DU (s) 150, O-DU 211, DU 430, and / or one or more mechanisms implemented at L1 (e.g., L1  210, L1 layer 303, and / or L1 401) . In at least one embodiment, before process 600 begins, an RU controller (e.g., management system 110 and / or a DU) to perform RU data request API 500 or cause RU data request API 500 to be performed receives an indication that configuration data associated with an RU (e.g., one of RU (s) 160 illustrated in FIG. 1) has been updated. In at least one embodiment, said indication includes said RU having contacted said management system as part of a call home procedure performed by said RU (e.g., after having powered up) . In at least one embodiment, said indication includes said RU having notified said management system of an update to said RU and / or another type of configuration change. In at least one embodiment, process 600 begins when a device (e.g., one or more of server (s) 102, one or more of processor (s) 104, one or more of controller (s) 130, and / or one or more other devices) invokes RU data request API 500 using RU data request API invocation 502.

[0123] In at least one embodiment, RU data request API 500 performs process 600 when RU data request API 500 is performed by at least one hardware device (e.g., one or more of server (s) 102, one or more of processor (s) 104, one or more of controller (s) 130, and / or one or more other devices) . In at least one embodiment, at first block 610, RU data request API 500 constructs an RU data request (e.g., using NETCONF Protocol and / or XML) to send to an RU associated with RU ID 504. In at least one embodiment, an RU data request constructed at block 610 requests RU configuration data from a data source (e.g., specified by a data source name) and filtered using one or more filter parameters. In at least one embodiment, an RU data request constructed at block 610 requests RU data from a data source name (e.g., “running” ) of an RU associated with RU ID 504 and filters data obtained from said data source name in accordance with one or more filter parameters. In at least one embodiment, RU data request API 500 uses RU ID 504, and / or one or more other values provided as input information to RU data request API 500 to construct said RU data request.

[0124] In at least one embodiment, at block 612, RU data request API 500 sends an RU data request constructed at block 610 to an RU associated with RU ID 504 (e.g., one of RU (s) 160) and waits for a response from said RU.

[0125] In at least one embodiment, at decision block 614, RU data request API 500 determines whether RU data was received from said RU (e.g.. one of RU (s) 160) . In at least one embodiment, a decision at decision block 614 is “YES, ” when RU data has been received; otherwise a decision at decision block 614 is “NO. ” In at least one embodiment, RU data  request API 500 advances to block 616 when a decision at decision block 614 is “NO, ” and RU data request API 500 advances to block 618 when a decision at decision block 614 is “YES. ”

[0126] In at least one embodiment, at block 616, in response to determining that no RU data has been received from an RU (e.g., one of RU (s) 160) , RU data request API 500 outputs or returns an indication to an RU controller performing RU data request API 500 or causing it to be performed that RU data was not received from an RU. In at least one embodiment, process 600 ends after block 616 whereat RU data request API 500 outputs or returns an indication indicating that RU data was not received from an RU.

[0127] In at least one embodiment, at block 618, in response to determining that RU data was received from an RU (e.g., one of RU (s) 160) , RU data request API 500 outputs or returns (e.g., as RU data 522) RU data received from an RU, or RU data based at least in part on said RU data received from said RU. In at least one embodiment, process 600 ends after block 618 whereat RU data request API 500 outputs or returns an indication indicating that RU data was received from an RU.

[0128] FIG. 7 illustrates a block diagram illustrating an example write request API 700 to write configuration information to an L1 data store (e.g., one of L1 data store (s) 154) , in accordance with at least one embodiment. In at least one embodiment, configuration information is obtained based at least in part on output (e.g., as RU data 522) from block 618 of process 600. In at least one embodiment, said configuration information includes at least one data structure (e.g., one or more YANG models, one or more yaml files, or one or more other types of data structures) obtained based at least in part on output (e.g., as RU data 522) from block 618 of process 600. In at least one embodiment, an RU is to be modified using said configuration information. In at least one embodiment, said configuration information is generated by an RU controller, which includes a DU (e.g., one of DU (s) 150, O-DU 211, or DU 430) and / or a management system, such as management system 110, NMS 201, and / or NMS / SMO 301.

[0129] In at least one embodiment, write request API 700 is implemented as one of API (s) 114. In at least one embodiment, write request API 700 is performed by an RU controller that includes a DU (e.g., one of DU (s) 150, O-DU 211, or DU 430) and / or a management system (e.g., management system 110, NMS 201, or NMS / SMO 301) . In at least one  embodiment, an RU controller includes software, performed by one or more processors of a system, and uses write request API 700 to write configuration information to one or more of L1 data store (s) 154 (see FIG. 1) . In at least one embodiment, write request API 700 is performed by management system 110 to write configuration information to at least one of L1 data store (s) 154. In at least one embodiment, write request API 700 is performed by NMS 201 (see FIG. 2) to write configuration information to a data store of L1 210 (see FIG. 2) . In at least one embodiment, write request API 700 is performed by NMS / SMO 301 (see FIG. 3) to write configuration information to a data store of L1 layer 303 (see FIG. 3) .

[0130] In at least one embodiment, write request API 700 is to be performed by one or more circuits of at least one processor such as those described herein (e.g., processor (s) 104 and / or controller (s) 130 illustrated in FIG. 1) . In at least one embodiment, write request API 700 is to be stored in memory (e.g., memory 106 illustrated in FIG. 1) as machine executable instructions (e.g., instructions 112 illustrated in FIG. 1) to be performed by one or more circuits of one or more processors (such as those described herein) .

[0131] In at least one embodiment, write request API 700 is invoked using write request API invocation 702, which may be implemented at least in part as a function call. In at least one embodiment, write request API invocation 702 specifies a format defining input information (e.g., input parameters and / or arguments) , such as RU configuration data 704 to be written to an L1 data store by write request API 700, and an RU ID 706 identifying an RU associated with RU configuration data 704. In at least one embodiment, said input information includes network connection information, DU information (e.g., a DU ID identifying a DU to configure said RU) , and / or other parameter values. In at least one embodiment, one or more circuits of at least one processor invoke write request API 700 by calling write request API invocation 702 and providing said input information thereto.

[0132] In at least one embodiment, when write request API 700 completes performing its one or more operations, it provides or returns write request API return 720 to a device that used write request API invocation 702 to invoke write request API 700. In at least one embodiment, circuit (s) of at least one processor that used write request API invocation 702 to invoke write request API 700 receive write request API return 720 when write request API 700 completes its operation (s) . In at least one embodiment, write request API return 720 specifies an indication 722 (e.g., success or error) . In at least one embodiment, one or more DU (e.g., one of DU (s) 150) may use configuration information written by write request API  700 to an L1 data store to configure a base station (e.g., one of base station (s) 120) in accordance with said configuration information. In at least one embodiment, indication 722 indicates whether a write operation performed by write request API 700 to an L1 data store (e.g., to one of L1 data store (s) 154) was successful or generated an error.

[0133] FIG. 8 is a flowchart of a process 800 that may be performed by write request API 700 (see FIG. 7) , in accordance with at least one embodiment. In at least one embodiment, write request API 700 uses process 800 to write configuration information associated with an RU to an L1 data store (e.g., to at least one of L1 data store (s) 154) . In at least one embodiment, process 800 may be performed by an RU controller, which includes a DU (e.g., one of DU (s) 150, O-DU 211, or DU 430) and / or a management system, such as management system 110, NMS 201, and / or NMS / SMO 301. In at least one embodiment, before process 800 begins, an RU controller to perform write request API 700 or cause write request API 700 to be performed receives RU data associated with at least one RU (e.g., from block 618 of process 600) . In at least one embodiment, process 800 begins when a device (e.g., one or more of server (s) 102, one or more of processor (s) 104, one or more controller (s) 130, and / or one or more other devices) invokes write request API 700 using write request API invocation 702.

[0134] In at least one embodiment, write request API 700 performs process 800 when write request API 700 is performed by at least one hardware device (e.g., one or more of server (s) 102, one or more of processor (s) 104, one or more of controller (s) 130, and / or one or more other devices) . In at least one embodiment, at first block 812, write request API 700 uses RU configuration data 704 to construct configuration information, such as an ORAN YANG data tree model. In at least one embodiment, said configuration information is formatted in accordance with a particular data structure, such as a YANG data model, a yaml file, or other type of data structure. In at least one embodiment, write request API 700 uses RU configuration data 704 and RU ID 706 to construct configuration information.

[0135] In at least one embodiment, at block 814, write request API 700 uses configuration information (e.g., written in XML or other relevant markup language) to construct a write request to an L1 data store (e.g., to one of LI data store (s) 154 illustrated in FIG. 1) . In at least one embodiment, write request API 700 uses said configuration information, RU ID 706, and / or one or more other values provided as input information to write request API 700 to construct said write request. In at least one embodiment, a write  request to an L1 data store is written using one or more remote procedure calls (e.g., gRPC) . In at least one embodiment, at block 816, write request API 700 sends a write request to an L1 data store (e.g., via L1 210, L1 layer 303, and / or L1 401) .

[0136] In at least one embodiment, at decision block 818, write request API 700 determines whether a write request was a successful. In at least one embodiment, if write request API 700 determines a write request was a successful, a decision at decision block 818 is “YES; ” otherwise, a decision at decision block 818 is “NO. ” In at least one embodiment, write request API 700 advances to block 820 when a decision at decision block 818 is “NO, ” and write request API 700 advances to block 822 when a decision at decision block 818 is “YES. ”

[0137] In at least one embodiment, if write request API 700 determines that a write request was not successful, at block 820, write request API 700 returns an error indication. In at least one embodiment, process 800 ends after block 820 whereat write request API 700 outputs or returns an error indication.

[0138] In at least one embodiment, if write request API 700 determines that a write request was successful, at block 822, write request API 700 returns a success indication. In at least one embodiment, process 800 ends after block 822 whereat write request API 700 outputs or returns a success indication. In at least one embodiment, when a write request was successful, one or more DUs (e.g., one or more of DU (s) 150) may use written configuration information to update a base station (e.g., base station 120 illustrated in FIG. 1) and / or one or more RU (s) (e.g., one or more of RU (s) 160) . In at least one embodiment, one or more DUs (e.g., one or more of DU (s) 150) may use said written configuration information to configure one or more RU (s) (e.g., one or more of RU (s) 160) to use one or more antennas to communicate radio signals with one or more other devices (e.g., mobile communication devices, one or more base stations, a management system, one or more serves, etc. ) in accordance with a communication protocol (e.g., 5G) .

[0139] FIG. 9 illustrates a block diagram illustrating an example read request API 900 to read configuration information from an L1 data store, in accordance with at least one embodiment. In at least one embodiment, configuration information was stored in an L1 data store (e.g., via L1 210, L1 layer 303, and / or L1 401) by write request API 700 and / or another operation. In at least one embodiment, said configuration information includes at  least one data structure (e.g., one or more YANG models, one or more yaml files, or one or more other types of data structures) obtained based at least in part on output (e.g., as RU data 522) from block 618 of process 600.

[0140] In at least one embodiment, read request API 900 is implemented as one of API (s) 114. In at least one embodiment, read request API 900 is performed by management system 110 (see FIG. 1) to read configuration information from one or more of L1 data store (s) 154 (see FIG. 1) . In at least one embodiment, read request API 900 is performed by NMS 201 (see FIG. 2) to read configuration information from an L1 data store of L1 210 (see FIG. 2) . In at least one embodiment, read request API 900 is performed by NMS / SMO 301 (see FIG. 3) to read configuration information from an L1 data store of L1 layer 303 (see FIG. 3) .

[0141] In at least one embodiment, read request API 900 is to be performed by one or more circuits of at least one processor such as those described herein (e.g., processor (s) 104 illustrated in FIG. 1) . In at least one embodiment, read request API 900 is to be stored in memory (e.g., memory 106 illustrated in FIG. 1) as machine executable instructions (e.g., instructions 112 illustrated in FIG. 1) to be performed by one or more circuits of one or more processors (such as those described herein) .

[0142] In at least one embodiment, read request API 900 is invoked using a read request API invocation 902, which may be implemented at least in part as a function call. In at least one embodiment, read request API invocation 902 specifies a format defining input information (e.g., input parameters and / or arguments) , such as one or more identifications 904 of information to be read from an L1 data store (e.g., at least one of L1 data store (s) 154) . In at least one embodiment, said input information includes network connection information, RU information (e.g., an RU ID) , DU information (e.g., a DU ID) , and / or other parameter values. In at least one embodiment, one or more circuits of at least one processor invoke read request API 900 by calling read request API invocation 902 and providing said input information thereto.

[0143] In at least one embodiment, when read request API 900 completes performing its one or more operations, it provides or returns read request API return 920 to a device that used read request API invocation 902 to invoke read request API 900. In at least one embodiment, circuit (s) of at least one processor that used read request API invocation 902 to invoke read request API 900 receive read request API return 920 when read request API 900  completes its operation (s) . In at least one embodiment, read request API return 920 includes or returns requested information 922. In at least one embodiment, management system 110 (see FIG. 1) , NMS 201 (see FIG. 2) , NMS / SMO 301 (see FIG. 3) may use configuration information read from an L1 data store by read request API 900, for example, to check configuration of a base station (e.g., one of base station (s) 120) .

[0144] FIG. 10 is a flowchart of a process 1000 that may be performed by read request API 900 (see FIG. 9) , in accordance with at least one embodiment. In at least one embodiment, read request API 900 uses process 1000 to read configuration information associated with an RU from an L1 data store (e.g., to at least one of L1 data store (s) 154) . In at least one embodiment, process 1000 may be performed by management system 110 (see FIG. 1) , NMS 201 (see FIG. 2) , NMS / SMO 301 (see FIG. 3) , and / or one or more mechanisms implemented at L1 (e.g., L1 210, L1 layer 303, and / or L1 401) . In at least one embodiment, process 1000 may be performed after process 800. In at least one embodiment, process 1000 begins when a device (e.g., one or more of server (s) 102, one or more of processor (s) 104, and / or one or more other devices) invokes read request API 900 using read request API invocation 902.

[0145] In at least one embodiment, before process 1000 begins, a management system to perform read request API 900 or cause read request API 900 to be performed identifies configuration information associated with at least one RU (e.g., one of RU (s) 160) . In at least one embodiment, said management system may receive one or more identifications of configuration information to be read from one or more users and / or one or more automated processes.

[0146] In at least one embodiment, read request API 900 performs process 1000 when read request API 900 is performed by at least one hardware device (e.g., one or more of server (s) 102, one or more of processor (s) 104, one or more of controller (s) 130, and / or one or more other devices) . In at least one embodiment, at first block 1010, read request API 900 constructs a read request using said identification (s) of configuration information to be read. In at least one embodiment, at first block 1010, read request API 900 constructs a read request using gRPC. In at least one embodiment, at block 1012, read request API 900 sends said read request to an L1 data store (e.g., via L1 210, L1 layer 303, and / or L1 401) .

[0147] In at least one embodiment, at decision block 1014, read request API 900 determines whether information requested by said read request was received. In at least one embodiment, if read request API 900 determines information was received (e.g., a read request was successful) , a decision at decision block 1014 is “YES; ” otherwise, a decision at decision block 1014 is “NO” (e.g., a read request was unsuccessful) . In at least one embodiment, read request API 900 advances to block 1016 when a decision at decision block 1014 is “NO, ” and read request API 900 advances to block 1018 when a decision at decision block 1014 is “YES. ”

[0148] In at least one embodiment, in response to determining that information was not received, at block 1016, read request API 900 returns an error indication. In at least one embodiment, said error indication includes returning a predetermined value (e.g., zero) in requested information 922 (see FIG. 9) that indicates an error has occurred. In at least one embodiment, said error indication indicates a read request error has occurred, a cause of a read request error, a status code associated with a request error, and / or other types of error indications and / or information. In at least one embodiment, process 1000 ends after block 1016 whereat read request API 900 outputs or returns an error indication.

[0149] In at least one embodiment, in response to determining that information was received, at block 1018, read request API 900 returns requested information read from an L1 data store (e.g., from one or more of L1 data store (s) 154) . In at least one embodiment, at block 1018, read request API 900 returns said information as requested information 922 to a device that invoked read request API 900. In at least one embodiment, at block 1018, read request API 900 returns said information and additional information about said read request. In at least one embodiment, process 1000 ends after block 1018 whereat read request API 900 returns requested information.

[0150] In at least one embodiment, a processor (e.g., one of processor (s) 104) that includes one or more circuits to perform an API (e.g., API 700) to cause configuration information of one or more radio units (e.g., one or more of RU (s) 160) to be stored (e.g., in at least one of L1 data store (s) 154) , and / or to perform other operations, such as those described herein. In at least one embodiment, a system includes one or more processors (e.g., processor (s) 104) to perform an API (e.g., API 700) to cause configuration information of one or more radio units (e.g., one or more of RU (s) 160) to be stored (e.g., in at least one of L1 data store (s) 154) , and / or to perform other operations, such as those described herein.  In at least one embodiment, a system performs a method that includes performing, by one or more circuits, an API (e.g., API 700) to cause configuration information of one or more radio units (e.g., one or more of RU (s) 160) to be stored (e.g., in at least one of L1 data store (s) 154) and / or includes performing other operations, such as those described herein.

[0151] FIG. 11 is a flowchart of a process 1100, in accordance with at least one embodiment. In at least one embodiment, process 1100 is performed by an RU controller, at least one RU, and at least one DU. In at least one embodiment, said RU controller includes a DU (e.g., one of DU (s) 150, O-DU 211, or DU 430) and / or a management system, such as management system 110, NMS 201, and / or NMS / SMO 301. In at least one embodiment, process 1100 is performed by management system 110 (from FIG. 1) , at least one of DU (s) 150, and at least one of RU (s) 160. In at least one embodiment, process 1100 is performed by NMS 201 (see FIG. 2) , O-DU 211, and O-RU 221. In at least one embodiment, process 1100 is performed by NMS / SMO 301 (see FIG. 3) , at least one DU (e.g., operating on L2 302) , and at least one of RU1 304 or RU2 305.

[0152] In at least one embodiment, at block 1110, an RU (e.g., one of RU (s) 160, O-RU 221, RU1 304 or RU2 305) powers up and contacts an RU controller includes a DU (e.g., one of DU (s) 150, O-DU 211, or DU 430) and / or a management system, such as management system 110, NMS 201, and / or NMS / SMO 301. In at least one embodiment, communication 321 or communication 331 is performed at block 1110.

[0153] In at least one embodiment, at block 1112, said RU controller uses RU data request API 500 (see FIG. 5) to retrieve configuration data from said RU (e.g., one of RU (s) 160, O-RU 221, RU1 304 or RU2 305) . In at least one embodiment, said RU controller uses configuration data obtained from said RU to generate configuration information (e.g., one or more YANG data tree models, one or more yaml files, and / or another type of configuration information) . In at least one embodiment, said RU controller uses RU data request API 500 and / or write request API 700 to generate said configuration information based at least in part on configuration data obtained from said RU. In at least one embodiment, communications 322 or communications 332 are performed at block 1112. In at least one embodiment, said configuration data received from said RU includes, but is not limited, a radio unit identification value, a vendor code identification value, a manufacturer identification value, and / or other parameter values such as those described herein. In at least one embodiment,  said configuration information includes but is not limited to, one of a number of antennas, delay information, and / or timing information.

[0154] In at least one embodiment, at block 1114, said RU controller (e.g., management system 110, NMS 201, or NMS / SMO 301) uses write request API 700 (see FIG. 7) to write configuration information to an L1 data store (e.g., one of L1 data store (s) 154 illustrated in FIG. 1) . In at least one embodiment, communication 323 or communication 333 is performed at block 1114.

[0155] In at least one embodiment, if said RU controller does not include a DU, said RU controller notifies said DU (e.g., one of DU (s) 150, O-DU 211, or a DU operating on L2 302) that said RU has powered up and / or is ready to be configured. In at least one embodiment, a DU (e.g., one of DU (s) 150, O-DU 211, or a DU operating on L2 302) monitors said L1 data store and detects a change in configuration information associated with said RU and stored in said L1 data store, which triggers said DU to configure said RU. In at least one embodiment, said RU or another component of system 100 contacts a DU (e.g., one of DU (s) 150, O-DU 211, or a DU operating on L2 302) and notifies said DU that said RU is ready to be configured.

[0156] In at least one embodiment, at block 1116, said DU (e.g., one of DU (s) 150, O-DU 211, or a DU operating on L2 302) uses configuration information written to said L1 data store (e.g., one of L1 data store (s) 154) to configure said RU (e.g., one of RU (s) 160, O-RU 221, RU1 304, or RU2 305) .

[0157] In at least one embodiment, at block 1118, a management system (e.g., management system 110, NMS 201, or NMS / SMO 301) uses read request API 900 (see FIG. 9) to read configuration information stored in said L1 data store (e.g., one of L1 data store (s) 154) . In at least one embodiment, process 1100 ends after block 1118.

[0158] In at least one embodiment, a processor (e.g., one of processor (s) 104 and / or or one of controller (s) 130) includes one or more circuits to perform an API (e.g., one or more of APIs 500, 700, or 900) to cause configuration information of one or more radio units (e.g., one or more of RU (s) 160) to be stored (e.g., in at least one of L1 data store (s) 154) , and / or to perform other operations, such as those described herein. In at least one embodiment, a processor (e.g., one of processor (s) 104 or one of controller (s) 130) includes one or more circuits to perform an API (e.g., one or more of APIs 500, 700, or 900) to cause configuration  information of one or more radio units (e.g., one or more of RU (s) 160) to be indicated based, at least in part, on one or more radio unit identifiers (e.g., one or more RU IDs) , and / or to perform other operations, such as those described herein. In at least one embodiment, a system includes one or more processors (e.g., processor (s) 104) to perform an API (e.g., one or more of APIs 500, 700, or 900) to cause configuration information of one or more radio units (e.g., one or more of RU (s) 160) to be stored (e.g., in at least one of L1 data store (s) 154) , and / or to perform other operations, such as those described herein. In at least one embodiment, system 100 includes one or more processors (e.g., processor (s) 104 or controller (s) 130) to perform an API (e.g., one or more of APIs 500, 700, or 900) to configuration information of one or more radio units (e.g., one or more of RU (s) 160) to be indicated based, at least in part, on one or more radio unit identifiers (e.g., one or more RU IDs) , and / or to perform other operations, such as those described herein. In at least one embodiment, a system performs a method (e.g., process 1100) that includes performing, by one or more circuits, an API (e.g., one or more of APIs 500, 700, or 900) to cause configuration information of one or more radio units (e.g., one or more of RU (s) 160) to be stored (e.g., in at least one of L1 data store (s) 154) and / or includes performing other operations, such as those described herein. In at least one embodiment, a method (e.g., process 600, 800, 1000, or 1100) that includes performing, by one or more circuits, an API (e.g., one or more of APIs 500, 700, or 900) to cause configuration information of one or more radio units (e.g., one or more of RU (s) 160) to be indicated based, at least in part, on one or more radio unit identifiers (e.g., one or more RU IDs) , and / or includes performing other operations, such as those described herein.

[0159] FIG. 12A illustrates an example of a high-level overview of a software system, represented by system 1200. In at least one embodiment, an example of a system 1200 includes one or more drivers and / or one or more runtimes (illustrated as reference numeral 1204) including one or more libraries 1206 to provide one or more application programming interfaces ( “API (s) ” ) 1210, in accordance with at least one embodiment. In at least one embodiment, system 1200 includes driver (s) 1204 and / or runtime (s) 1204 including library (ies) 1206 to provide to API (s) 1210. In at least one embodiment, API (s) 1210 is / are sets of software instructions that, if executed, cause one or more processors (e.g., processor (s) 1222 illustrated in FIG. 12B) to perform one or more computational operations. In at least one embodiment, one or more of API (s) 1210 is / are distributed or otherwise provided as a part of one or more of library (ies) 1206, one or more of runtime (s) 1204, one or more of  driver (s) 1204, and / or one or more component of any other grouping of software and / or executable code further described herein. In at least one embodiment, one or more of API (s) 1210 perform one or more computational operations in response to invocation by one or more software programs 1202.

[0160] In at least one embodiment, one or more of software program (s) 1202 is / are a software module and / or include (s) one or more software modules. In at least one embodiment, a software module is as further illustrated non-exclusively in FIG. 12B as one or more modules 1223 and described with respect thereto. In at least one embodiment, one or more of software program (s) 1202 is / are a collection of software code, commands, instructions, and / or other sequences of text to instruct a computing device to perform one or more computational operations and / or invoke one or more other sets of instructions, such as API (s) 1210 or API function (s) 1212, to be executed by a computing device.

[0161] In at least one embodiment, one or more of API (s) 1210 is / are one or more hardware interfaces to one or more circuits to perform one or more computational operations. In at least one embodiment, one or more of API (s) 1210 described herein are implemented as one or more circuits to perform one or more techniques described with respect to and / or illustrated in connection with at least one of FIGS. 1-11. In at least one embodiment, one or more of software program (s) 1202 include instructions that, if executed, cause one or more hardware devices and / or circuits to perform one or more techniques further described with respect to and / or illustrated in connection with at least one of FIGS. 1-11.

[0162] In at least one embodiment, software program (s) 1202, such as user-implemented software programs, utilize one or more of API (s) 1210 to perform various computing operations, such as information request, information retrieval, data writes, data reads, and data model configuration updates performed by processing circuitry, as further described herein. In at least one embodiment, function (s) 1212 include a set of callable functions provided by one or more of API (s) 1210 that are referred to herein as APIs, API functions, software functions, and / or functions, that individually perform one or more computing operations, such as computing operations related to network-based computing.

[0163] In at least one embodiment, one or more of software program (s) 1202 interact or otherwise communicate with one or more of API (s) 1210 to perform one or more computing operations using one or more processors (e.g., processor (s) 1222 illustrated in FIG. 12B) .

[0164] In at least one embodiment, an interface is software instructions that, if executed, provide access to one or more of function (s) 1212 provided by one or more of API (s) 1210. In at least one embodiment, one or more of software program (s) 1202 use (s) a local interface when a software developer compiles one or more of software program (s) 1202 in conjunction with one or more of library (ies) 1206 including or otherwise providing access to one or more of API (s) 1210. In at least one embodiment, one or more of software program (s) 1202 is / are compiled statically in conjunction with one or more pre-compiled ones of library (ies) 1206 and / or uncompiled source code including instructions to perform one or more of API (s) 1210. In at least one embodiment, one or more of software program (s) 1202 are compiled dynamically and dynamically compiled software program (s) utilize a linker to link to one or more pre-compiled ones of library (ies) 1206, including one or more of API (s) 1210.

[0165] In at least one embodiment, one or more of software program (s) 1202 use (s) a remote interface when a software developer executes a software program that utilizes or otherwise communicates with at least one of library (ies) 1206 including one or more of API (s) 1210 over a network or other remote communication medium. In at least one embodiment, one or more of library (ies) 1206 including one or more of API (s) 1210 are to be performed by a remote computing service, such as a computing resource services provider. In at least one embodiment, one or more of library (ies) 1206 including one or more particular APIs (of API (s) 1210) is / are to be performed by any other computing host providing particular API (s) to one or more of software program (s) 1202.

[0166] In at least one embodiment, a processor (e.g., processor (s) 1222 illustrated in FIG. 12B) performing or using one or more particular ones of software program (s) 1202 calls, uses, performs, and / or otherwise implements one or more of API (s) 1210 to allocate and otherwise manage memory 1214 to be used by particular software program (s) . In at least one embodiment, one or more particular ones of software program (s) 1202 utilize one or more of API (s) 1210 to allocate and otherwise manage memory 1214 to be used by one or more portions of particular software program (s) to be accelerated using one or more PPUs, such as GPUs, or any other accelerator or processor further described herein. In at least one embodiment, one or more of software program (s) 1202 request one or more neural networks to perform signal processing using one or more of function (s) 1212 provided by one or more of API (s) 1210. In at least one embodiment, memory 106 (see FIG. 1) implements memory 1214.

[0167] In at least one embodiment, API (s) 1210 implement API (s) 114. In at least one embodiment, API (s) 1210 implement at least one of APIs 500, 700, or 900. In at least one embodiment, API (s) 1210 perform at least one of processes 600, 800, or 1000.

[0168] FIG. 12B illustrates an example 1220 of hardware having API modules stored thereon. In at least one embodiment, example 1220 includes processors (s) 1222, a RU data request API module 1224, a write request API module 1226, and a read request API module 1228. In at least one embodiment, processor (s) 1222 include one or more circuits that can perform one or more program tasks or operations in accordance with systems, components, and elements of a 5G network.

[0169] In at least one embodiment, RU data request API module 1224 performs request operations to obtain RU configuration data and receive return said RU configuration data and / or information based upon said RU configuration data, including configuration information to configure a base station to utilize an RU, using combinations of components listed above, and other similar components or entities disclosed herein. In at least one embodiment, RU data request API module 1224 implements RU data request API 500 and / or process 600.

[0170] In at least one embodiment, write request API module 1226 performs write request operations to write RU information to an L1 data store, using combinations of components listed above, and other similar components or entities disclosed herein. In at least one embodiment, write request API module 1226 implements write request API 700 and / or process 800.

[0171] In at least one embodiment, read request API module 1228 can perform read request operations to read RU information from an L1 data store, using combinations of components listed above, and other similar components or entities disclosed herein. In at least one embodiment, read request API module 1228 implements read request API 900 and / or process 1000.

[0172] DATA CENTER

[0173] FIG. 13 illustrates an example data center 1300, in which at least one embodiment may be used. In at least one embodiment, data center 1300 includes a data center infrastructure layer 1310, a framework layer 1320, a software layer 1330 and an application layer 1340.

[0174] In at least one embodiment, as shown in FIG. 13, data center infrastructure layer 1310 may include a resource orchestrator 1312, grouped computing resources 1314, and node computing resources ( “node C. R. s” ) 1316 (1) -1316 (N) , where “N” represents any whole, positive integer. In at least one embodiment, node C. R. s 1316 (1) -1316 (N) may include, but are not limited to, any number of central processing units ( “CPUs” ) or other processors (including accelerators, field programmable gate arrays (FPGAs) , graphics processors, etc. ) , memory devices (e.g., dynamic read-only memory) , storage devices (e.g., solid state or disk drives) , network input / output ( "NW I / O” ) devices, network switches, virtual machines ( “VMs” ) , power modules, and cooling modules, etc. In at least one embodiment, one or more node C. R. s from among node C. R. s 1316 (1) -1316 (N) may be a server having one or more of above-mentioned computing resources.

[0175] In at least one embodiment, grouped computing resources 1314 may include separate groupings of node C. R. s housed within one or more racks (not shown) , or many racks housed in data centers at various geographical locations (also not shown) . In at least one embodiment, separate groupings of node C. R. s within grouped computing resources 1314 may include grouped compute, network, memory, or storage resources that may be configured or allocated to support one or more workloads. In at least one embodiment, several node C. R. s including CPUs or processors may grouped within one or more racks to provide compute resources to support one or more workloads. In at least one embodiment, one or more racks may also include any number of power modules, cooling modules, and network switches, in any combination.

[0176] In at least one embodiment, resource orchestrator 1312 may configure or otherwise control one or more node C. R. s 1316 (1) -1316 (N) and / or grouped computing resources 1314. In at least one embodiment, resource orchestrator 1312 may include a software design infrastructure ( “SDI” ) management entity for data center 1300. In at least one embodiment, resource orchestrator may include hardware, software, or some combination thereof.

[0177] In at least one embodiment, as shown in FIG. 13, framework layer 1320 includes a job scheduler 1332, a configuration manager 1334, a resource manager 1336 and a distributed file system 1338. In at least one embodiment, framework layer 1320 may include a framework to support software 1332 of software layer 1330 and / or one or more application (s) 1342 of application layer 1340. In at least one embodiment, software 1332 or application (s)  1342 may respectively include web-based service software or applications, such as those provided by Amazon Web Services, Google Cloud and Microsoft Azure. In at least one embodiment, framework layer 1320 may be, but is not limited to, a type of free and open-source software web application framework such as Apache SparkTM (hereinafter “Spark” ) that may utilize distributed file system 1338 for large-scale data processing (e.g., "big data" ) . In at least one embodiment, job scheduler 1332 may include a Spark driver to facilitate scheduling of workloads supported by various layers of data center 1300. In at least one embodiment, configuration manager 1334 may be capable of configuring different layers such as software layer 1330 and framework layer 1320 including Spark and distributed file system 1338 for supporting large-scale data processing. In at least one embodiment, resource manager 1336 may be capable of managing clustered or grouped computing resources mapped to or allocated for support of distributed file system 1338 and job scheduler 1332. In at least one embodiment, clustered or grouped computing resources may include grouped computing resource 1314 at data center infrastructure layer 1310. In at least one embodiment, resource manager 1336 may coordinate with resource orchestrator 1312 to manage these mapped or allocated computing resources.

[0178] In at least one embodiment, software 1332 included in software layer 1330 may include software used by at least portions of node C. R. s 1316 (1) -1316 (N) , grouped computing resources 1314, and / or distributed file system 1338 of framework layer 1320. In at least one embodiment, one or more types of software may include, but are not limited to, Internet web page search software, e-mail virus scan software, database software, and streaming video content software.

[0179] In at least one embodiment, application (s) 1342 included in application layer 1340 may include one or more types of applications used by at least portions of node C. R. s 1316 (1) -1316 (N) , grouped computing resources 1314, and / or distributed file system 1338 of framework layer 1320. In at least one embodiment, one or more types of applications may include, but are not limited to, any number of a genomics application, a cognitive compute, and a machine learning application, including training or inferencing software, machine learning framework software (e.g., PyTorch, TensorFlow, Caffe, etc. ) or other machine learning applications used in conjunction with one or more embodiments.

[0180] In at least one embodiment, any of configuration manager 1334, resource manager 1336, and resource orchestrator 1312 may implement any number and type of self- modifying actions based on any amount and type of data acquired in any technically feasible fashion. In at least one embodiment, self-modifying actions may relieve a data center operator of data center 1300 from making possibly bad configuration decisions and possibly avoiding underutilized and / or poor performing portions of a data center.

[0181] In at least one embodiment, data center 1300 may include tools, services, software, or other resources to train one or more machine learning models or predict or infer information using one or more machine learning models according to one or more embodiments described herein. For example, in at least one embodiment, a machine learning model may be trained by calculating weight parameters according to a neural network architecture using software and computing resources described above with respect to data center 1300. In at least one embodiment, trained machine learning models corresponding to one or more neural networks may be used to infer or predict information using resources described above with respect to data center 1300 by using weight parameters calculated through one or more training techniques described herein.

[0182] In at least one embodiment, data center 1300 may use CPUs, application-specific integrated circuits (ASICs) , GPUs, FPGAs, or other hardware to perform training and / or inferencing using above-described resources. Moreover, one or more software and / or hardware resources described above may be configured as a service to allow users to train or performing inferencing of information, such as image recognition, speech recognition, or other artificial intelligence services.

[0183] In at least one embodiment, data center infrastructure layer 1310 provides one or more of a resource orchestrator 1312, grouped computing resources 1314, and node computing resources ( “node C. R. s” ) 1316 (1) -1316 (N) to allocate resources to support operations of a 5G network, as depicted in and / or described with respect to FIGS. 1-12B. In at least one embodiment, grouped computing resources 1314 may include separate groupings of node C. R. s that can be selected and / or allocated to perform software-based operations that support traffic from a 5G network (such as a 5G network, depicted in and / or described with respect to FIGS. 1-12B) and enable virtualization of software elements that exchange traffic with other elements of a 5G network (such as a 5G network, depicted in and / or described with respect to FIGS. 1-12B) , thereby providing network functionality within a network infrastructure, as well as an IT infrastructure. In at least one embodiment, resource orchestrator 1312 may configure or otherwise control one or more node C. R. s 1316 (1) - 1316 (N) and / or grouped computing resources 131 that implement network functions, and framework layer 1320 manages workloads and job execution at data center 1300. In at least one embodiment, any of configuration manager 1334, resource manager 1336, and resource orchestrator 1312 may implement any number and type of self-modifying actions based on any amount and type of data traffic received and / or processed by a 5G network (such as a 5G network, depicted in and / or described with respect to FIGS. 1-12B) .

[0184] In at least one embodiment, one or more embodiments depicted in and / or described with respect to FIGS. 1-12B may incorporate one or more embodiments depicted in and / or described with respect to FIG. 13. In at least one embodiment, at least a portion of at least one method, at least a portion of at least one component, and / or at least a portion of at least one system illustrated in FIG. 13 and / or described with respect thereto, may be used to implement system 100, server (s) 102, management system 110, API (s) 114, base station (s) 120, DU (s) 150, RU (s) 160, FH interface (s) 182, API 500, API 700, API 900, process 600, process 800, process 1000, and / or process 1100. In at least one embodiment, at least a portion of at least one method, at least a portion of at least one component, and / or at least a portion of at least one system illustrated in FIG. 13 and / or described with respect thereto, may be used to implement one or more processors and / or one or more circuits to perform an application programming interface (API) to cause configuration information of one or more radio units to be stored, and / or perform at least one other operation described herein. In at least one embodiment, at least a portion of at least one method, at least a portion of at least one component, and / or at least a portion of at least one system illustrated in FIG. 13 and / or described with respect thereto, may be used to implement one or more processors and / or one or more circuits to perform an application programming interface (API) to cause configuration information of one or more radio units to be indicated based, at least in part, on one or more radio unit identifiers, and / or perform at least one other operation described herein. In at least one embodiment, one or more embodiments depicted in and / or described with respect to FIG. 13 may incorporate any of one or more embodiments depicted in and / or described with respect to FIGS. 1-12B. In at least one embodiment, at least one of system 100, server (s) 102, management system 110, API (s) 114, base station (s) 120, DU (s) 150, RU (s) 160, FH interface (s) 182, API 500, API 700, API 900, process 600, process 800, process 1000, and / or process 1100 may be used to implement at least a portion of at least one method, at least a portion of at least one component, and / or at least a portion of at least one system illustrated in FIG. 13 and / or described with respect thereto.

[0185] FIG. 14A illustrates an example of an autonomous vehicle 1400, according to at least one embodiment. In at least one embodiment, autonomous vehicle 1400 (alternatively referred to herein as “vehicle 1400” ) may be, without limitation, a passenger vehicle, such as a car, a truck, a bus, and / or another type of vehicle that accommodates one or more passengers. In at least one embodiment, vehicle 1400 may be a semi-tractor-trailer truck used for hauling cargo. In at least one embodiment, vehicle 1400 may be an airplane, robotic vehicle, or other kind of vehicle.

[0186] Autonomous vehicles may be described in terms of automation levels, defined by National Highway Traffic Safety Administration ( “NHTSA” ) , a division of US Department of Transportation, and Society of Automotive Engineers ( “SAE” ) "Taxonomy and Definitions for Terms Related to Driving Automation Systems for On-Road Motor Vehicles” (e.g., Standard No. J3016-201806, published on June 15, 2018, Standard No. J3016-201609, published on September 30, 2016, and previous and future versions of this standard) . In one or more embodiments, vehicle 1400 may be capable of functionality in accordance with one or more of level 1 –level 5 of autonomous driving levels. For example, in at least one embodiment, vehicle 1400 may be capable of conditional automation (Level 3) , high automation (Level 4) , and / or full automation (Level 5) , depending on embodiment.

[0187] In at least one embodiment, vehicle 1400 may include, without limitation, components such as a chassis, a vehicle body, wheels (e.g., 2, 4, 6, 8, 18, etc. ) , tires, axles, and other components of a vehicle. In at least one embodiment, vehicle 1400 may include, without limitation, a propulsion system 1450, such as an internal combustion engine, hybrid electric power plant, an all-electric engine, and / or another propulsion system type. In at least one embodiment, propulsion system 1450 may be connected to a drive train of vehicle 1400, which may include, without limitation, a transmission, to enable propulsion of vehicle 1400. In at least one embodiment, propulsion system 1450 may be controlled in response to receiving signals from a throttle / accelerator (s) 1452.

[0188] In at least one embodiment, a steering system 1454, which may include, without limitation, a steering wheel, is used to steer a vehicle 1400 (e.g., along a desired path or route) when a propulsion system 1450 is operating (e.g., when vehicle is in motion) . In at least one embodiment, a steering system 1454 may receive signals from steering actuator (s) 1456. In at least one embodiment, steering wheel may be optional for full automation (Level 5) functionality. In at least one embodiment, a brake sensor system 1446 may be used to  operate vehicle brakes in response to receiving signals from brake actuator (s) 1448 and / or brake sensors.

[0189] In at least one embodiment, controller (s) 1436, which may include, without limitation, one or more system on chips ( “SoCs” ) (not shown in FIG. 14A) and / or graphics processing unit (s) ( “GPU (s) ” ) , provide signals (e.g., representative of commands) to one or more components and / or systems of vehicle 1400. For instance, in at least one embodiment, controller (s) 1436 may send signals to operate vehicle brakes via brake actuators 1448, to operate steering system 1454 via steering actuator (s) 1456, to operate propulsion system 1450 via throttle / accelerator (s) 1452. In at least one embodiment, controller (s) 1436 may include one or more onboard (e.g., integrated) computing devices (e.g., supercomputers) that process sensor signals, and output operation commands (e.g., signals representing commands) to enable autonomous driving and / or to assist a human driver in driving vehicle 1400. In at least one embodiment, controller (s) 1436 may include a first controller 1436 for autonomous driving functions, a second controller 1436 for functional safety functions, a third controller 1436 for artificial intelligence functionality (e.g., computer vision) , a fourth controller 1436 for infotainment functionality, a fifth controller 1436 for redundancy in emergency conditions, and / or other controllers. In at least one embodiment, a single controller 1436 may handle two or more of above functionalities, two or more controllers 1436 may handle a single functionality, and / or any combination thereof.

[0190] In at least one embodiment, controller (s) 1436 provide signals for controlling one or more components and / or systems of vehicle 1400 in response to sensor data received from one or more sensors (e.g., sensor inputs) . In at least one embodiment, sensor data may be received from, for example and without limitation, global navigation satellite systems ( “GNSS” ) sensor (s) 1458 (e.g., Global Positioning System sensor (s) ) , RADAR sensor (s) 1460, ultrasonic sensor (s) 1462, LIDAR sensor (s) 1464, inertial measurement unit ( “IMU” ) sensor (s) 1466 (e.g., accelerometer (s) , gyroscope (s) , magnetic compass (es) , magnetometer (s) , etc. ) , microphone (s) 1496, stereo camera (s) 1468, wide-view camera (s) 1470 (e.g., fisheye cameras) , infrared camera (s) 1472, surround camera (s) 1474 (e.g., 360 degree cameras) , long-range cameras (not shown in Figure 14A) , mid-range camera (s) (not shown in Figure 14A) , speed sensor (s) 1444 (e.g., for measuring speed of vehicle 1400) , vibration sensor (s) 1442, steering sensor (s) 1440, brake sensor (s) (e.g., as part of brake sensor system 1446) , and / or other sensor types.

[0191] In at least one embodiment, one or more of controller (s) 1436 may receive inputs (e.g., represented by input data) from an instrument cluster 1432 of vehicle 1400 and provide outputs (e.g., represented by output data, display data, etc. ) via a human-machine interface ( “HMI” ) display 1434, an audible annunciator, a loudspeaker, and / or via other components of vehicle 1400. In at least one embodiment, outputs may include information such as vehicle velocity, speed, time, map data (e.g., a High Definition map (not shown in FIG. 14A) , location data (e.g., vehicle’s 1400 location, such as on a map) , direction, location of other vehicles (e.g., an occupancy grid) , information about objects and status of objects as perceived by controller (s) 1436, etc. For example, in at least one embodiment, HMI display 1434 may display information about presence of one or more objects (e.g., a street sign, caution sign, traffic light changing, etc. ) , and / or information about driving maneuvers vehicle has made, is making, or will make (e.g., changing lanes now, taking exit 34B in two miles, etc. ) .

[0192] In at least one embodiment, vehicle 1400 further includes a network interface 1424 which may use wireless antenna (s) 1426 and / or modem (s) to communicate over one or more networks. For example, in at least one embodiment, network interface 1424 may be capable of communication over Long-Term Evolution ( “LTE” ) , Wideband Code Division Multiple Access ( “WCDMA” ) , Universal Mobile Telecommunications System ( “UMTS” ) , Global System for Mobile communication ( “GSM” ) , IMT-CDMA Multi-Carrier ( “CDMA2000” ) , etc. In at least one embodiment, wireless antenna (s) 1426 may also enable communication between objects in environment (e.g., vehicles, mobile devices, etc. ) , using local area network (s) , such as Bluetooth, Bluetooth Low Energy ( “LE” ) , Z-Wave, ZigBee, etc., and / or low power wide-area network (s) ( “LPWANs” ) , such as LoRaWAN, SigFox, etc.

[0193] In at least one embodiment, autonomous vehicle 1400 has connectivity to a traffic infrastructure that communicates data traffic to a cloud system associated with autonomous vehicle 1400. In at least one embodiment, autonomous vehicle 1400 can execute an integrated system that communicates with one or more cloud systems via a 5G network, such as a 5G network described with respect to and / or illustrated in at least one of FIGS. 1-12B. In at least one embodiment, autonomous vehicle 1400 may provide vehicle telematics data to a large data storage implementation proprietary of a 5G network, such as a 5G network described with respect to and / or illustrated in at least one of FIGS. 1-12B.

[0194] In at least one embodiment, one or more embodiments depicted in and / or described with respect to FIGS. 1-12B may incorporate one or more embodiments depicted in and / or described with respect to FIG. 14A. Inat least one embodiment, at least a portion of at least one method, at least a portion of at least one component, and / or at least a portion of at least one system illustrated in FIG. 14A and / or described with respect thereto, may be used to implement system 100, server(s) 102, management system 110, API (s) 114, base station(s) 120, DU (s) 150, RU (s) 160, FH interface (s) 182, API 500, API 700, API 900, process 600, process 800, process 1000, and / or process 1100. In at least one embodiment, at least a portion of at least one method, at least a portion of at least one component, and / or at least a portion of at least one system illustrated in FIG. 14A and / or described with respect thereto, may be used to implement one or more processors and / or one or more circuits to perform an application programming interface (API) to cause configuration information of one or more radio units to be stored, and / or perform at least one other operation described herein. In at least one embodiment, at least a portion of at least one method, at least a portion of at least one component, and / or at least a portion of at least one system illustrated in FIG. 14A and / or described with respect thereto, may be used to implement one or more processors and / or one or more circuits to perform an application programming interface (API) to cause configuration information of one or more radio units to be indicated based, at least in part, on one or more radio unit identifiers, and / or perform at least one other operation described herein. In at least one embodiment, one or more embodiments depicted in and / or described with respect to FIG. 14A may incorporate any of one or more embodiments depicted in and / or described with respect to FIGS. 1-12B. In at least one embodiment, at least one of system 100, server(s) 102, management system 110, API (s) 114, base station(s) 120, DU (s) 150, RU (s) 160, FH interface (s) 182, API 500,API 700, API 900, process 600, process 800, process 1000, and / or process 1100 may be used to implement at least a portion of at least one method, at least a portion of at least one component, and / or at least a portion of at least one system illustrated in FIG. 14A and / or described with respect thereto.

[0195] FIG. 14B illustrates an example of camera locations and fields of view for autonomous vehicle 1400 of FIG. 14A, according to at least one embodiment. In at least one embodiment, cameras and respective fields of view are one example embodiment and are not intended to be limiting. For instance, in at least one embodiment, additional and / or alternative cameras may be included and / or cameras may be located at different locations on vehicle 1400.

[0196] In at least one embodiment, camera types for cameras may include, but are not limited to, digital cameras that may be adapted for use with components and / or systems of vehicle 1400. In at least one embodiment, camera (s) may operate at automotive safety integrity level ( “ASIL” ) B and / or at another ASIL. In at least one embodiment, camera types may be capable of any image capture rate, such as 60 frames per second (fps) , 1220 fps, 240 fps, etc., depending on embodiment. In at least one embodiment, cameras may be capable of using rolling shutters, global shutters, another type of shutter, or a combination thereof. In at least one embodiment, color filter array may include a red clear clear clear ( “RCCC” ) color filter array, a red clear clear blue ( “RCCB” ) color filter array, a red blue green clear ( “RBGC” ) color filter array, a Foveon X3 color filter array, a Bayer sensors ( “RGGB” ) color filter array, a monochrome sensor color filter array, and / or another types of color filter arrays. In at least one embodiment, clear pixel cameras, such as cameras with an RCCC, an RCCB, and / or an RBGC color filter array, may be used in an effort to increase light sensitivity.

[0197] In at least one embodiment, one or more of camera (s) may be used to perform advanced driver assistance systems ( “ADAS” ) functions (e.g., as part of a redundant or fail-safe design) . For example, in at least one embodiment, a Multi-Function Mono Camera may be installed to provide functions including lane departure warning, traffic sign assist and intelligent headlamp control. In at least one embodiment, one or more of camera (s) (e.g., all of cameras) may record and provide image data (e.g., video) simultaneously.

[0198] In at least one embodiment, one or more cameras may be mounted in a mounting assembly, such as a custom designed (three-dimensional ( “3D” ) printed) assembly, in order to cut out stray light and reflections from within a car (e.g., reflections from dashboard reflected in windshield mirrors) which may interfere with a camera’s image data capture abilities. With reference to wing-mirror mounting assemblies, in at least one embodiment, wing-mirror assemblies may be custom 3D printed so that camera mounting plate matches shape of wing-mirror. In at least one embodiment, camera (s) may be integrated into wing-mirror. In at least one embodiment, for side-view cameras, camera (s) may also be integrated within four pillars at each corner of car.

[0199] In at least one embodiment, cameras with a field of view that include portions of environment in front of vehicle 1400 (e.g., front-facing cameras) may be used for surround view, to help identify forward facing paths and obstacles, as well as aid in, with help of one  or more of controllers 1436 and / or control SoCs, providing information critical to generating an occupancy grid and / or determining preferred vehicle paths. In at least one embodiment, front-facing cameras may be used to perform many of same ADAS functions as LIDAR, including, without limitation, emergency braking, pedestrian detection, and collision avoidance. In at least one embodiment, front-facing cameras may also be used for ADAS functions and systems including, without limitation, Lane Departure Warnings ( “LDW” ) , Autonomous Cruise Control ( “ACC” ) , and / or other functions such as traffic sign recognition.

[0200] In at least one embodiment, a variety of cameras may be used in a front-facing configuration, including, for example, a monocular camera platform that includes a CMOS ( “complementary metal oxide semiconductor” ) color imager. In at least one embodiment, wide-view camera 1470 may be used to perceive objects coming into view from periphery (e.g., pedestrians, crossing traffic or bicycles) . Although only one wide-view camera 1470 is illustrated in FIG. 14B, in other embodiments, there may be any number (including zero) of wide-view camera (s) 1470 on vehicle 1400. In at least one embodiment, any number of long-range camera (s) 1498 (e.g., a long-view stereo camera pair) may be used for depth-based object detection, especially for objects for which a neural network has not yet been trained. In at least one embodiment, long-range camera (s) 1498 may also be used for object detection and classification, as well as basic object tracking.

[0201] In at least one embodiment, any number of stereo camera (s) 1468 may also be included in a front-facing configuration. In at least one embodiment, one or more of stereo camera (s) 1468 may include an integrated control unit comprising a scalable processing unit, which may provide a programmable logic ( “FPGA” ) and a multi-core micro-processor with an integrated Controller Area Network ( “CAN” ) or Ethernet interface on a single chip. In at least one embodiment, such a unit may be used to generate a 3D map of environment of vehicle 1400, including a distance estimate for all points in image. In at least one embodiment, one or more of stereo camera (s) 1468 may include, without limitation, compact stereo vision sensor (s) that may include, without limitation, two camera lenses (one each on left and right) and an image processing chip that may measure distance from vehicle 1400 to target object and use generated information (e.g., metadata) to activate autonomous emergency braking and lane departure warning functions. In at least one embodiment, other types of stereo camera (s) 1468 may be used in addition to, or alternatively from, those described herein.

[0202] In at least one embodiment, cameras with a field of view that include portions of environment to side of vehicle 1400 (e.g., side-view cameras) may be used for surround view, providing information used to create and update occupancy grid, as well as to generate side impact collision warnings. For example, in at least one embodiment, surround camera (s) 1474 (e.g., four surround cameras 1474 as illustrated in FIG. 14B) could be positioned on vehicle 1400. In at least one embodiment, surround camera (s) 1474 may include, without limitation, any number and combination of wide-view camera (s) 1470, fisheye camera (s) , 360 degree camera (s) , and / or like. For instance, in at least one embodiment, four fisheye cameras may be positioned on front, rear, and sides of vehicle 1400. In at least one embodiment, vehicle 1400 may use three surround camera (s) 1474 (e.g., left, right, and rear) , and may leverage one or more other camera (s) (e.g., a forward-facing camera) as a fourth surround-view camera.

[0203] In at least one embodiment, cameras with a field of view that include portions of environment to rear of vehicle 1400 (e.g., rear-view cameras) may be used for park assistance, surround view, rear collision warnings, and creating and updating occupancy grid. In at least one embodiment, a wide variety of cameras may be used including, but not limited to, cameras that are also suitable as a front-facing camera (s) (e.g., long-range cameras 1498 and / or mid-range camera (s) 1476, stereo camera (s) 1468) , infrared camera (s) 1472, etc. ) , as described herein.

[0204] In at least one embodiment, autonomous vehicle 1400 of FIG. 14A may receive sensor information from a wide variety of cameras and transmit data from one or more cameras to a 5G network, such as a 5G network described with respect to FIGS. 1-12B, to be used by one or more of server (s) 102. In at least one embodiment, vehicle 1400 can implement transmission capabilities enabled by 5G standards to transmit data from front-facing camera (s) (e.g., long-range cameras 1498 and / or mid-range camera (s) 1476, stereo camera (s) 1468) , infrared camera (s) 1472, etc. ) to other autonomous vehicles having similar capabilities enabled by 5G standards. In at least one embodiment, vehicle 1400 enables transmission at high data rates compatible with standards for data transmission rates at 5G networks.

[0205] In at least one embodiment, one or more embodiments depicted in and / or described with respect to FIGS. 1-12B may incorporate one or more embodiments depicted in and / or described with respect to FIG. 14B. In at least one embodiment, at least a portion of  at least one method, at least a portion of at least one component, and / or at least a portion of at least one system illustrated in FIG. 14B and / or described with respect thereto, may be used to implement system 100, server (s) 102, management system 110, API (s) 114, base station (s) 120, DU (s) 150, RU (s) 160, FH interface (s) 182, API 500, API 700, API 900, process 600, process 800, process 1000, and / or process 1100. In at least one embodiment, at least a portion of at least one method, at least a portion of at least one component, and / or at least a portion of at least one system illustrated in FIG. 14B and / or described with respect thereto, may be used to implement one or more processors and / or one or more circuits to perform an application programming interface (API) to cause configuration information of one or more radio units to be stored, and / or perform at least one other operation described herein. In at least one embodiment, at least a portion of at least one method, at least a portion of at least one component, and / or at least a portion of at least one system illustrated in FIG. 14B and / or described with respect thereto, may be used to implement one or more processors and / or one or more circuits to perform an application programming interface (API) to cause configuration information of one or more radio units to be indicated based, at least in part, on one or more radio unit identifiers, and / or perform at least one other operation described herein. In at least one embodiment, one or more embodiments depicted in and / or described with respect to FIG. 14B may incorporate any of one or more embodiments depicted in and / or described with respect to FIGS. 1-12B. In at least one embodiment, at least one of system 100, server (s) 102, management system 110, API (s) 114, base station (s) 120, DU (s) 150, RU (s) 160, FH interface (s) 182, API 500, API 700, API 900, process 600, process 800, process 1000, and / or process 1100 may be used to implement at least a portion of at least one method, at least a portion of at least one component, and / or at least a portion of at least one system illustrated in FIG. 14B and / or described with respect thereto.

[0206] FIG. 14C is a block diagram illustrating an example system architecture for autonomous vehicle 1400 of FIG. 14A, according to at least one embodiment. In at least one embodiment, each of components, features, and systems of vehicle 1400 in FIG. 14C are illustrated as being connected via a bus 1402. In at least one embodiment, bus 1402 may include, without limitation, a CAN data interface (alternatively referred to herein as a “CAN bus” ) . In at least one embodiment, a CAN may be a network inside vehicle 1400 used to aid in control of various features and functionality of vehicle 1400, such as actuation of brakes, acceleration, braking, steering, windshield wipers, etc. In at least one embodiment, bus 1402 may be configured to have dozens or even hundreds of nodes, each with its own unique  identifier (e.g., a CAN ID) . In at least one embodiment, bus 1402 may be read to find steering wheel angle, ground speed, engine revolutions per minute ( “RPMs” ) , button positions, and / or other vehicle status indicators. In at least one embodiment, bus 1402 may be a CAN bus that is ASIL B compliant.

[0207] In at least one embodiment, in addition to, or alternatively from CAN, FlexRay and / or Ethernet may be used. In at least one embodiment, there may be any number of busses 1402, which may include, without limitation, zero or more CAN busses, zero or more FlexRay busses, zero or more Ethernet busses, and / or zero or more other types of busses using a different protocol. In at least one embodiment, two or more busses 1402 may be used to perform different functions, and / or may be used for redundancy. For example, a first bus 1402 may be used for collision avoidance functionality and a second bus 1402 may be used for actuation control. In at least one embodiment, each bus 1402 may communicate with any of components of vehicle 1400, and two or more busses 1402 may communicate with same components. In at least one embodiment, each of any number of system (s) on chip (s) ( “SoC (s) ” ) 1404, each of controller (s) 1436, and / or each computer within vehicle may have access to same input data (e.g., inputs from sensors of vehicle 1400) , and may be connected to a common bus, such CAN bus.

[0208] In at least one embodiment, vehicle 1400 may include one or more controller (s) 1436, such as those described herein with respect to FIG. 14A. In at least one embodiment, controller (s) 1436 may be used for a variety of functions. In at least one embodiment, controller (s) 1436 may be coupled to any of various other components and systems of vehicle 1400, and may be used for control of vehicle 1400, artificial intelligence of vehicle 1400, infotainment for vehicle 1400, and / or like.

[0209] In at least one embodiment, vehicle 1400 may include any number of SoCs 1404. Each of SoCs 1404 may include, without limitation, central processing units ( “CPU (s) ” ) 1406, graphics processing units ( “GPU (s) ” ) 1408, processor (s) 1410, cache (s) 1412, accelerator (s) 1414, data store (s) 1416, and / or other components and features not illustrated. In at least one embodiment, SoC (s) 1404 may be used to control vehicle 1400 in a variety of platforms and systems. For example, in at least one embodiment, SoC (s) 1404 may be combined in a system (e.g., system of vehicle 1400) with a High Definition ( “HD” ) map 1422 which may obtain map refreshes and / or updates via network interface 1424 from one or more servers (not shown in Figure 14C) .

[0210] In at least one embodiment, CPU (s) 1406 may include a CPU cluster or CPU complex (alternatively referred to herein as a “CCPLEX” ) . In at least one embodiment, CPU (s) 1406 may include multiple cores and / or level two ( “L2” ) caches. For instance, in at least one embodiment, CPU (s) 1406 may include eight cores in a coherent multi-processor configuration. In at least one embodiment, CPU (s) 1406 may include four dual-core clusters where each cluster has a dedicated L2 cache (e.g., a 2 MB L2 cache) . In at least one embodiment, CPU (s) 1406 (e.g., CCPLEX) may be configured to support simultaneous cluster operation enabling any combination of clusters of CPU (s) 1406 to be active at any given time.

[0211] In at least one embodiment, one or more of CPU (s) 1406 may implement power management capabilities that include, without limitation, one or more of following features: individual hardware blocks may be clock-gated automatically when idle to save dynamic power; each core clock may be gated when core is not actively executing instructions due to execution of Wait for Interrupt ( "WFI” )  / Wait for Event ( "WFE” ) instructions; each core may be independently power-gated; each core cluster may be independently clock-gated when all cores are clock-gated or power-gated; and / or each core cluster may be independently power-gated when all cores are power-gated. In at least one embodiment, CPU (s) 1406 may further implement an enhanced algorithm for managing power states, where allowed power states and expected wakeup times are specified, and hardware / microcode determines best power state to enter for core, cluster, and CCPLEX. In at least one embodiment, processing cores may support simplified power state entry sequences in software with work offloaded to microcode. In at least one embodiment, processing cores are referred to as compute units or computing units.

[0212] In at least one embodiment, GPU (s) 1408 may include an integrated GPU (alternatively referred to herein as an “iGPU” ) . In at least one embodiment, GPU (s) 1408 may be programmable and may be efficient for parallel workloads. In at least one embodiment, GPU (s) 1408, in at least one embodiment, may use an enhanced tensor instruction set. In on embodiment, GPU (s) 1408 may include one or more streaming microprocessors, where each streaming microprocessor may include a level one ( “L1” ) cache (e.g., an L1 cache with at least 96KB storage capacity) , and two or more of streaming microprocessors may share an L2 cache (e.g., an L2 cache with a 512 KB storage capacity) . In at least one embodiment, GPU (s) 1408 may include at least eight streaming  microprocessors. In at least one embodiment, GPU (s) 1408 may use compute application programming interface (s) (API (s) ) . In at least one embodiment, GPU (s) 1408 may use one or more parallel computing platforms and / or programming models (e.g., NVIDIA’s CUDA) .

[0213] In at least one embodiment, one or more of GPU (s) 1408 may be power-optimized for best performance in automotive and embedded use cases. For example, in on embodiment, GPU (s) 1408 could be fabricated on a Fin field-effect transistor ( "FinFET” ) . In at least one embodiment, each streaming microprocessor may incorporate a number of mixed-precision processing cores partitioned into multiple blocks. For example, and without limitation, 64 PF32 cores and 32 PF64 cores could be partitioned into four processing blocks. In at least one embodiment, each processing block could be allocated 16 FP32 cores, 8 FP64 cores, 16 INT32 cores, two mixed-precision NVIDIA TENSOR COREs for deep learning matrix arithmetic, a level zero ( “L0” ) instruction cache, a warp scheduler, a dispatch unit, and / or a 64 KB register file. In at least one embodiment, streaming microprocessors may include independent parallel integer and floating-point data paths to provide for efficient execution of workloads with a mix of computation and addressing calculations. In at least one embodiment, streaming microprocessors may include independent thread scheduling capability to enable finer-grain synchronization and cooperation between parallel threads. In at least one embodiment, streaming microprocessors may include a combined L1 data cache and shared memory unit in order to improve performance while simplifying programming.

[0214] In at least one embodiment, one or more of GPU (s) 1408 may include a high bandwidth memory ( "HBM) and / or a 16 GB HBM2 memory subsystem to provide, in some examples, about 800 GB / second peak memory bandwidth. In at least one embodiment, in addition to, or alternatively from, HBM memory, a synchronous graphics random-access memory ( "SGRAM” ) may be used, such as a graphics double data rate type five synchronous random-access memory ( "GDDR5” ) .

[0215] In at least one embodiment, GPU (s) 1408 may include unified memory technology. In at least one embodiment, address translation services ( “ATS” ) support may be used to allow GPU (s) 1408 to access CPU (s) 1406 page tables directly. In at least one embodiment, embodiment, when GPU (s) 1408 memory management unit ( "MMU” ) experiences a miss, an address translation request may be transmitted to CPU (s) 1406. In response, CPU (s) 1406 may look in its page tables for virtual-to-physical mapping for  address and transmits translation back to GPU (s) 1408, in at least one embodiment. In at least one embodiment, unified memory technology may allow a single unified virtual address space for memory of both CPU (s) 1406 and GPU (s) 1408, thereby simplifying GPU (s) 1408 programming and porting of applications to GPU (s) 1408.

[0216] In at least one embodiment, GPU (s) 1408 may include any number of access counters that may keep track of frequency of access of GPU (s) 1408 to memory of other processors. In at least one embodiment, access counter (s) may help ensure that memory pages are moved to physical memory of processor that is accessing pages most frequently, thereby improving efficiency for memory ranges shared between processors.

[0217] In at least one embodiment, one or more of SoC (s) 1404 may include any number of cache (s) 1412, including those described herein. For example, in at least one embodiment, cache (s) 1412 could include a level three (” L3” ) cache that is available to both CPU (s) 1406 and GPU (s) 1408 (e.g., that is connected to both CPU (s) 1406 and GPU (s) 1408) . In at least one embodiment, cache (s) 1412 may include a write-back cache that may keep track of states of lines, such as by using a cache coherence protocol (e.g., MEI, MESI, MSI, etc. ) . In at least one embodiment, L3 cache may include 4 MB or more, depending on embodiment, although smaller cache sizes may be used.

[0218] In at least one embodiment, one or more of SoC (s) 1404 may include one or more accelerator (s) 1414 (e.g., hardware accelerators, software accelerators, or a combination thereof) . In at least one embodiment, SoC (s) 1404 may include a hardware acceleration cluster that may include optimized hardware accelerators and / or large on-chip memory. In at least one embodiment, large on-chip memory (e.g., 4MB of SRAM) , may enable hardware acceleration cluster to accelerate neural networks and other calculations. In at least one embodiment, hardware acceleration cluster may be used to complement GPU (s) 1408 and to off-load some of tasks of GPU (s) 1408 (e.g., to free up more cycles of GPU (s) 1408 for performing other tasks) . In at least one embodiment, accelerator (s) 1414 could be used for targeted workloads (e.g., perception, convolutional neural networks ( "CNNs” ) , recurrent neural networks ( “RNNs” ) , etc. ) that are stable enough to be amenable to acceleration. In at least one embodiment, a CNN may include a region-based or regional convolutional neural networks ( "RCNNs” ) and Fast RCNNs (e.g., as used for object detection) or other type of CNN.

[0219] In at least one embodiment, accelerator (s) 1414 (e.g., hardware acceleration cluster) may include a deep learning accelerator (s) ( "DLA) . DLA (s) may include, without limitation, one or more Tensor processing units ( "TPUs) that may be configured to provide an additional ten trillion operations per second for deep learning applications and inferencing. In at least one embodiment, TPUs may be accelerators configured to, and optimized for, performing image processing functions (e.g., for CNNs, RCNNs, etc. ) . DLA (s) may further be optimized for a specific set of neural network types and floating point operations, as well as inferencing. In at least one embodiment, design of DLA (s) may provide more performance per millimeter than a typical general-purpose GPU, and typically vastly exceeds performance of a CPU. In at least one embodiment, TPU (s) may perform several functions, including a single-instance convolution function, supporting, for example, INT8, INT16, and FP16 data types for both features and weights, as well as post-processor functions. In at least one embodiment, DLA (s) may quickly and efficiently execute neural networks, especially CNNs, on processed or unprocessed data for any of a variety of functions, including, for example and without limitation: a CNN for object identification and detection using data from camera sensors; a CNN for distance estimation using data from camera sensors; a CNN for emergency vehicle detection and identification and detection using data from microphones 1496; a CNN for facial recognition and vehicle owner identification using data from camera sensors; and / or a CNN for security and / or safety related events.

[0220] In at least one embodiment, DLA (s) may perform any function of GPU (s) 1408, and by using an inference accelerator, for example, a designer may target either DLA (s) or GPU (s) 1408 for any function. For example, in at least one embodiment, designer may focus processing of CNNs and floating point operations on DLA (s) and leave other functions to GPU (s) 1408 and / or other accelerator (s) 1414.

[0221] In at least one embodiment, accelerator (s) 1414 (e.g., hardware acceleration cluster) may include a programmable vision accelerator (s) ( "PVA” ) , which may alternatively be referred to herein as a computer vision accelerator. In at least one embodiment, PVA (s) may be designed and configured to accelerate computer vision algorithms for advanced driver assistance system ( "ADAS” ) 1438, autonomous driving, augmented reality ( "AR” ) applications, and / or virtual reality ( "VR” ) applications. PVA (s) may provide a balance between performance and flexibility. For example, in at least one embodiment, each PVA (s) may include, for example and without limitation, any number of reduced instruction set  computer ( "RISC” ) cores, direct memory access ( "DMA” ) , and / or any number of vector processors.

[0222] In at least one embodiment, RISC cores may interact with image sensors (e.g., image sensors of any of cameras described herein) , image signal processor (s) , and / or like. In at least one embodiment, each of RISC cores may include any amount of memory. In at least one embodiment, RISC cores may use any of a number of protocols, depending on embodiment. In at least one embodiment, RISC cores may execute a real-time operating system ( "RTOS” ) . In at least one embodiment, RISC cores may be implemented using one or more integrated circuit devices, application specific integrated circuits ( "ASICs” ) , and / or memory devices. For example, in at least one embodiment, RISC cores could include an instruction cache and / or a tightly coupled RAM.

[0223] In at least one embodiment, DMA may enable components of PVA (s) to access system memory independently of CPU (s) 1406. In at least one embodiment, DMA may support any number of features used to provide optimization to PVA including, but not limited to, supporting multi-dimensional addressing and / or circular addressing. In at least one embodiment, DMA may support up to six or more dimensions of addressing, which may include, without limitation, block width, block height, block depth, horizontal block stepping, vertical block stepping, and / or depth stepping.

[0224] In at least one embodiment, vector processors may be programmable processors that may be designed to efficiently and flexibly execute programming for computer vision algorithms and provide signal processing capabilities. In at least one embodiment, PVA may include a PVA core and two vector processing subsystem partitions. In at least one embodiment, PVA core may include a processor subsystem, DMA engine (s) (e.g., two DMA engines) , and / or other peripherals. In at least one embodiment, vector processing subsystem may operate as a primary processing engine of PVA and may include a vector processing unit ( "VPU” ) , an instruction cache, and / or vector memory (e.g., “VMEM” ) . In at least one embodiment, VPU core may include a digital signal processor such as, for example, a single instruction, multiple data ( "SIMD” ) , very long instruction word ( "VLIW” ) digital signal processor. In at least one embodiment, a combination of SIMD and VLIW may enhance throughput and speed.

[0225] In at least one embodiment, each of vector processors may include an instruction cache and may be coupled to dedicated memory. As a result, in at least one embodiment, each of vector processors may be configured to execute independently of other vector processors. In at least one embodiment, vector processors that are included in a particular PVA may be configured to employ data parallelism. For instance, in at least one embodiment, plurality of vector processors included in a single PVA may execute same computer vision algorithm, but on different regions of an image. In at least one embodiment, vector processors included in a particular PVA may simultaneously execute different computer vision algorithms, on same image, or even execute different algorithms on sequential images or portions of an image. In at least one embodiment, among other things, any number of PVAs may be included in hardware acceleration cluster and any number of vector processors may be included in each of PVAs. In at least one embodiment, PVA (s) may include additional error correcting code ( "ECC” ) memory, to enhance overall system safety.

[0226] In at least one embodiment, accelerator (s) 1414 (e.g., hardware acceleration cluster) may include a computer vision network on-chip and static random-access memory ( "SRAM” ) , for providing a high-bandwidth, low latency SRAM for accelerator (s) 1414. In at least one embodiment, on-chip memory may include at least 4MB SRAM, consisting of, for example and without limitation, eight field-configurable memory blocks, that may be accessible by both PVA and DLA. In at least one embodiment, each pair of memory blocks may include an advanced peripheral bus ( "APB” ) interface, configuration circuitry, a controller, and a multiplexer. In at least one embodiment, any type of memory may be used. In at least one embodiment, PVA and DLA may access memory via a backbone that provides PVA and DLA with high-speed access to memory. In at least one embodiment, backbone may include a computer vision network on-chip that interconnects PVA and DLA to memory (e.g., using APB) .

[0227] In at least one embodiment, computer vision network on-chip may include an interface that determines, before transmission of any control signal / address / data, that both PVA and DLA provide ready and valid signals. In at least one embodiment, an interface may provide for separate phases and separate channels for transmitting control signals / addresses / data, as well as burst-type communications for continuous data transfer. In at least one embodiment, an interface may comply with International Organization for  Standardization ( “ISO” ) 26262 or International Electrotechnical Commission ( “IEC” ) 61508 standards, although other standards and protocols may be used.

[0228] In at least one embodiment, one or more of SoC (s) 1404 may include a real-time ray-tracing hardware accelerator. In at least one embodiment, real-time ray-tracing hardware accelerator may be used to quickly and efficiently determine positions and extents of objects (e.g., within a world model) , to generate real-time visualization simulations, for RADAR signal interpretation, for sound propagation synthesis and / or analysis, for simulation of SONAR systems, for general wave propagation simulation, for comparison to LIDAR data for purposes of localization and / or other functions, and / or for other uses.

[0229] In at least one embodiment, accelerator (s) 1414 (e.g., hardware accelerator cluster) have a wide array of uses for autonomous driving. In at least one embodiment, PVA may be a programmable vision accelerator that may be used for key processing stages in ADAS and autonomous vehicles. In at least one embodiment, PVA’s capabilities are a good match for algorithmic domains needing predictable processing, at low power and low latency. In other words, PVA performs well on semi-dense or dense regular computation, even on small data sets, which need predictable run-times with low latency and low power. In at least one embodiment, autonomous vehicles, such as vehicle 1400, PVAs are designed to run classic computer vision algorithms, as they are efficient at object detection and operating on integer math.

[0230] For example, according to at least one embodiment of technology, PVA is used to perform computer stereo vision. In at least one embodiment, semi-global matching-based algorithm may be used in some examples, although this is not intended to be limiting. In at least one embodiment, applications for Level 3-5 autonomous driving use motion estimation / stereo matching on-the-fly (e.g., structure from motion, pedestrian recognition, lane detection, etc. ) . In at least one embodiment, PVA may perform computer stereo vision function on inputs from two monocular cameras.

[0231] In at least one embodiment, PVA may be used to perform dense optical flow. For example, in at least one embodiment, PVA could process raw RADAR data (e.g., using a 4D Fast Fourier Transform) to provide processed RADAR data. In at least one embodiment, PVA is used for time-of-flight depth processing, by processing raw time of flight data to provide processed time of flight data, for example.

[0232] In at least one embodiment, DLA may be used to run any type of network to enhance control and driving safety, including for example and without limitation, a neural network that outputs a measure of confidence for each object detection. In at least one embodiment, confidence may be represented or interpreted as a probability, or as providing a relative “weight” of each detection compared to other detections. In at least one embodiment, confidence enables a system to make further decisions regarding which detections should be considered as true positive detections rather than false positive detections. In at least one embodiment, a system may set a threshold value for confidence and consider only detections exceeding threshold value as true positive detections. In an embodiment in which an automatic emergency braking ( "AEB” ) system is used, false positive detections would cause vehicle to automatically perform emergency braking, which is obviously undesirable. In at least one embodiment, highly confident detections may be considered as triggers for AEB. In at least one embodiment, DLA may run a neural network for regressing confidence value. In at least one embodiment, neural network may take as its input at least some subset of parameters, such as bounding box dimensions, ground plane estimate obtained (e.g., from another subsystem) , output from IMU sensor (s) 1466 that correlates with vehicle 1400 orientation, distance, 3D location estimates of object obtained from neural network and / or other sensors (e.g., LIDAR sensor (s) 1464 or RADAR sensor (s) 1460) , among others.

[0233] In at least one embodiment, one or more of SoC (s) 1404 may include data store (s) 1416 (e.g., memory) . In at least one embodiment, data store (s) 1416 may be on-chip memory of SoC (s) 1404, which may store neural networks to be executed on GPU (s) 1408 and / or DLA. In at least one embodiment, data store (s) 1416 may be large enough in capacity to store multiple instances of neural networks for redundancy and safety. In at least one embodiment, data store (s) 1412 may comprise L2 or L3 cache (s) .

[0234] In at least one embodiment, one or more of SoC (s) 1404 may include any number of processor (s) 1410 (e.g., embedded processors) . In at least one embodiment, processor (s) 1410 may include a boot and power management processor that may be a dedicated processor and subsystem to handle boot power and management functions and related security enforcement. In at least one embodiment, boot and power management processor may be a part of SoC (s) 1404 boot sequence and may provide runtime power management services. In at least one embodiment, boot power and management processor may provide clock and  voltage programming, assistance in system low power state transitions, management of SoC (s) 1404 thermals and temperature sensors, and / or management of SoC (s) 1404 power states. In at least one embodiment, each temperature sensor may be implemented as a ring-oscillator whose output frequency is proportional to temperature, and SoC (s) 1404 may use ring-oscillators to detect temperatures of CPU (s) 1406, GPU (s) 1408, and / or accelerator (s) 1414. In at least one embodiment, if temperatures are determined to exceed a threshold, then boot and power management processor may enter a temperature fault routine and put SoC (s) 1404 into a lower power state and / or put vehicle 1400 into a chauffeur to safe stop mode (e.g., bring vehicle 1400 to a safe stop) .

[0235] In at least one embodiment, processor (s) 1410 may further include a set of embedded processors that may serve as an audio processing engine. In at least one embodiment, audio processing engine may be an audio subsystem that enables full hardware support for multi-channel audio over multiple interfaces, and a broad and flexible range of audio I / O interfaces. In at least one embodiment, audio processing engine is a dedicated processor core with a digital signal processor with dedicated RAM.

[0236] In at least one embodiment, processor (s) 1410 may further include an always on processor engine that may provide necessary hardware features to support low power sensor management and wake use cases. In at least one embodiment, always on processor engine may include, without limitation, a processor core, a tightly coupled RAM, supporting peripherals (e.g., timers and interrupt controllers) , various I / O controller peripherals, and routing logic.

[0237] In at least one embodiment, processor (s) 1410 may further include a safety cluster engine that includes, without limitation, a dedicated processor subsystem to handle safety management for automotive applications. In at least one embodiment, safety cluster engine may include, without limitation, two or more processor cores, a tightly coupled RAM, support peripherals (e.g., timers, an interrupt controller, etc. ) , and / or routing logic. In a safety mode, two or more cores may operate, in at least one embodiment, in a lockstep mode and function as a single core with comparison logic to detect any differences between their operations. In at least one embodiment, processor (s) 1410 may further include a real-time camera engine that may include, without limitation, a dedicated processor subsystem for handling real-time camera management. In at least one embodiment, processor (s) 1410 may  further include a high-dynamic range signal processor that may include, without limitation, an image signal processor that is a hardware engine that is part of camera processing pipeline.

[0238] In at least one embodiment, processor (s) 1410 may include a video image compositor that may be a processing block (e.g., implemented on a microprocessor) that implements video post-processing functions needed by a video playback application to produce final image for player window. In at least one embodiment, video image compositor may perform lens distortion correction on wide-view camera (s) 1470, surround camera (s) 1474, and / or on in-cabin monitoring camera sensor (s) . In at least one embodiment, in-cabin monitoring camera sensor (s) are preferably monitored by a neural network running on another instance of SoC 1404, configured to identify in cabin events and respond accordingly. In at least one embodiment, an in-cabin system may perform, without limitation, lip reading to activate cellular service and place a phone call, dictate emails, change vehicle’s destination, activate or change vehicle’s infotainment system and settings, or provide voice-activated web surfing. In at least one embodiment, certain functions are available to driver when vehicle is operating in an autonomous mode and are disabled otherwise.

[0239] In at least one embodiment, video image compositor may include enhanced temporal noise reduction for both spatial and temporal noise reduction. For example, in at least one embodiment, where motion occurs in a video, noise reduction weights spatial information appropriately, decreasing weight of information provided by adjacent frames. In at least one embodiment, where an image or portion of an image does not include motion, temporal noise reduction performed by video image compositor may use information from previous image to reduce noise in current image.

[0240] In at least one embodiment, video image compositor may also be configured to perform stereo rectification on input stereo lens frames. In at least one embodiment, video image compositor may further be used for user interface composition when operating system desktop is in use, and GPU (s) 1408 are not required to continuously render new surfaces. In at least one embodiment, when GPU (s) 1408 are powered on and active doing 3D rendering, video image compositor may be used to offload GPU (s) 1408 to improve performance and responsiveness.

[0241] In at least one embodiment, one or more of SoC (s) 1404 may further include a mobile industry processor interface ( “MIPI” ) camera serial interface for receiving video and input from cameras, a high-speed interface, and / or a video input block that may be used for camera and related pixel input functions. In at least one embodiment, one or more of SoC (s) 1404 may further include an input / output controller (s) that may be controlled by software and may be used for receiving I / O signals that are uncommitted to a specific role.

[0242] In at least one embodiment, one or more of SoC (s) 1404 may further include a broad range of peripheral interfaces to enable communication with peripherals, audio encoders / decoders ( “codecs” ) , power management, and / or other devices. SoC (s) 1404 may be used to process data from cameras (e.g., connected over Gigabit Multimedia Serial Link and Ethernet) , sensors (e.g., LIDAR sensor (s) 1464, RADAR sensor (s) 1460, etc. that may be connected over Ethernet) , data from bus 1402 (e.g., speed of vehicle 1400, steering wheel position, etc. ) , data from GNSS sensor (s) 1458 (e.g., connected over Ethernet or CAN bus) , etc. In at least one embodiment, one or more of SoC (s) 1404 may further include dedicated high-performance mass storage controllers that may include their own DMA engines, and that may be used to free CPU (s) 1406 from routine data management tasks.

[0243] In at least one embodiment, SoC (s) 1404 may be an end-to-end platform with a flexible architecture that spans automation levels 3-5, thereby providing a comprehensive functional safety architecture that leverages and makes efficient use of computer vision and ADAS techniques for diversity and redundancy, provides a platform for a flexible, reliable driving software stack, along with deep learning tools. In at least one embodiment, SoC (s) 1404 may be faster, more reliable, and even more energy-efficient and space-efficient than conventional systems. For example, in at least one embodiment, accelerator (s) 1414, when combined with CPU (s) 1406, GPU (s) 1408, and data store (s) 1416, may provide for a fast, efficient platform for level 3-5 autonomous vehicles.

[0244] In at least one embodiment, computer vision algorithms may be executed on CPUs, which may be configured using high-level programming language, such as C programming language, to execute a wide variety of processing algorithms across a wide variety of visual data. However, in at least one embodiment, CPUs are oftentimes unable to meet performance requirements of many computer vision applications, such as those related to execution time and power consumption, for example. In at least one embodiment, many  CPUs are unable to execute complex object detection algorithms in real-time, which is used in in-vehicle ADAS applications and in practical Level 3-5 autonomous vehicles.

[0245] Embodiments described herein allow for multiple neural networks to be performed simultaneously and / or sequentially, and for results to be combined together to enable Level 3-5 autonomous driving functionality. For example, in at least one embodiment, a CNN executing on DLA or discrete GPU (e.g., GPU (s) 1420) may include text and word recognition, allowing supercomputer to read and understand traffic signs, including signs for which neural network has not been specifically trained. In at least one embodiment, DLA may further include a neural network that is able to identify, interpret, and provide semantic understanding of sign, and to pass that semantic understanding to path planning modules running on CPU Complex.

[0246] In at least one embodiment, multiple neural networks may be run simultaneously, as for Level 3, 4, or 5 driving. For example, in at least one embodiment, a warning sign consisting of “Caution: flashing lights indicate icy conditions, ” along with an electric light, may be independently or collectively interpreted by several neural networks. In at least one embodiment, sign itself may be identified as a traffic sign by a first deployed neural network (e.g., a neural network that has been trained) , text “flashing lights indicate icy conditions” may be interpreted by a second deployed neural network, which informs vehicle’s path planning software (preferably executing on CPU Complex) that when flashing lights are detected, icy conditions exist. In at least one embodiment, flashing light may be identified by operating a third deployed neural network over multiple frames, informing vehicle’s path-planning software of presence (or absence) of flashing lights. In at least one embodiment, all three neural networks may run simultaneously, such as within DLA and / or on GPU (s) 1408.

[0247] In at least one embodiment, a CNN for facial recognition and vehicle owner identification may use data from camera sensors to identify presence of an authorized driver and / or owner of vehicle 1400. In at least one embodiment, an always on sensor processing engine may be used to unlock vehicle when owner approaches driver door and turn on lights, and, in security mode, to disable vehicle when owner leaves vehicle. In this way, SoC (s) 1404 provide for security against theft and / or carjacking.

[0248] In at least one embodiment, a CNN for emergency vehicle detection and identification may use data from microphones 1496 to detect and identify emergency vehicle sirens. In at least one embodiment, SoC (s) 1404 use CNN for classifying environmental and urban sounds, as well as classifying visual data. In at least one embodiment, CNN running on DLA is trained to identify relative closing speed of emergency vehicle (e.g., by using Doppler effect) . In at least one embodiment, CNN may also be trained to identify emergency vehicles specific to local area in which vehicle is operating, as identified by GNSS sensor (s) 1458. In at least one embodiment, when operating in Europe, CNN will seek to detect European sirens, and when in United States CNN will seek to identify only North American sirens. In at least one embodiment, once an emergency vehicle is detected, a control program may be used to execute an emergency vehicle safety routine, slowing vehicle, pulling over to side of road, parking vehicle, and / or idling vehicle, with assistance of ultrasonic sensor (s) 1462, until emergency vehicle (s) passes.

[0249] In at least one embodiment, vehicle 1400 may include CPU (s) 1418 (e.g., discrete CPU (s) , or dCPU (s) ) , that may be coupled to SoC (s) 1404 via a high-speed interconnect (e.g., PCIe) . In at least one embodiment, CPU (s) 1418 may include an X86 processor, for example. CPU (s) 1418 may be used to perform any of a variety of functions, including arbitrating potentially inconsistent results between ADAS sensors and SoC (s) 1404, and / or monitoring status and health of controller (s) 1436 and / or an infotainment system on a chip ( “infotainment SoC” ) 1430, for example.

[0250] In at least one embodiment, vehicle 1400 may include GPU (s) 1420 (e.g., discrete GPU (s) , or dGPU (s) ) , that may be coupled to SoC (s) 1404 via a high-speed interconnect (e.g., NVIDIA’s NVLINK) . In at least one embodiment, GPU (s) 1420 may provide additional artificial intelligence functionality, such as by executing redundant and / or different neural networks and may be used to train and / or update neural networks based at least in part on input (e.g., sensor data) from sensors of vehicle 1400.

[0251] In at least one embodiment, vehicle 1400 may further include network interface 1424 which may include, without limitation, wireless antenna (s) 1426 (e.g., one or more wireless antennas 1426 for different communication protocols, such as a cellular antenna, a Bluetooth antenna, etc. ) . In at least one embodiment, network interface 1424 may be used to enable wireless connectivity over Internet with cloud (e.g., with server (s) and / or other network devices) , with other vehicles, and / or with computing devices (e.g., client devices of  passengers) . In at least one embodiment, to communicate with other vehicles, a direct link may be established between vehicle 140 and other vehicle and / or an indirect link may be established (e.g., across networks and over Internet) . In at least one embodiment, direct links may be provided using a vehicle-to-vehicle communication link. In at least one embodiment, vehicle-to-vehicle communication link may provide vehicle 1400 information about vehicles in proximity to vehicle 1400 (e.g., vehicles in front of, on side of, and / or behind vehicle 1400) . In at least one embodiment, aforementioned functionality may be part of a cooperative adaptive cruise control functionality of vehicle 1400.

[0252] In at least one embodiment, network interface 1424 may include an SoC that provides modulation and demodulation functionality and enables controller (s) 1436 to communicate over wireless networks. In at least one embodiment, network interface 1424 may include a radio frequency front-end for up-conversion from baseband to radio frequency, and down conversion from radio frequency to baseband. In at least one embodiment, frequency conversions may be performed in any technically feasible fashion. For example, frequency conversions could be performed through well-known processes, and / or using super-heterodyne processes. In at least one embodiment, radio frequency front end functionality may be provided by a separate chip. In at least one embodiment, network interface may include wireless functionality for communicating over LTE, WCDMA, UMTS, GSM, CDMA2000, Bluetooth, Bluetooth LE, Wi-Fi, Z-Wave, ZigBee, LoRaWAN, and / or other wireless protocols.

[0253] In at least one embodiment, vehicle 1400 may further include data store (s) 1428 which may include, without limitation, off-chip (e.g., off SoC (s) 1404) storage. In at least one embodiment, data store (s) 1428 may include, without limitation, one or more storage elements including RAM, SRAM, dynamic random-access memory ( “DRAM” ) , video random-access memory ( “VRAM” ) , Flash, hard disks, and / or other components and / or devices that may store at least one bit of data.

[0254] In at least one embodiment, vehicle 1400 may further include GNSS sensor (s) 1458 (e.g., GPS and / or assisted GPS sensors) , to assist in mapping, perception, occupancy grid generation, and / or path planning functions. In at least one embodiment, any number of GNSS sensor (s) 1458 may be used, including, for example and without limitation, a GPS using a USB connector with an Ethernet to Serial (e.g., RS-232) bridge.

[0255] In at least one embodiment, vehicle 1400 may further include RADAR sensor (s) 1460. RADAR sensor (s) 1460 may be used by vehicle 1400 for long-range vehicle detection, even in darkness and / or severe weather conditions. In at least one embodiment, RADAR functional safety levels may be ASIL B. RADAR sensor (s) 1460 may use CAN and / or bus 1402 (e.g., to transmit data generated by RADAR sensor (s) 1460) for control and to access object tracking data, with access to Ethernet to access raw data in some examples. In at least one embodiment, wide variety of RADAR sensor types may be used. For example, and without limitation, RADAR sensor (s) 1460 may be suitable for front, rear, and side RADAR use. In at least one embodiment, one or more of RADAR sensors (s) 1460 are Pulse Doppler RADAR sensor (s) .

[0256] In at least one embodiment, RADAR sensor (s) 1460 may include different configurations, such as long-range with narrow field of view, short-range with wide field of view, short-range side coverage, etc. In at least one embodiment, long-range RADAR may be used for adaptive cruise control functionality. In at least one embodiment, long-range RADAR systems may provide a broad field of view realized by two or more independent scans, such as within a 250m range. In at least one embodiment, RADAR sensor (s) 1460 may help in distinguishing between static and moving objects, and may be used by ADAS system 1438 for emergency brake assist and forward collision warning. In at least one embodiment, sensors 1460 (s) included in a long-range RADAR system may include, without limitation, monostatic multimodal RADAR with multiple (e.g., six or more) fixed RADAR antennae and a high-speed CAN and FlexRay interface. In at least one embodiment, with six antennae, central four antennae may create a focused beam pattern, designed to record vehicle’s 1400 surroundings at higher speeds with minimal interference from traffic in adjacent lanes. In at least one embodiment, other two antennae may expand field of view, making it possible to quickly detect vehicles entering or leaving vehicle’s 1400 lane.

[0257] In at least one embodiment, mid-range RADAR systems may include, as an example, a range of up to 160m (front) or 80m (rear) , and a field of view of up to 42 degrees (front) or 150 degrees (rear) . In at least one embodiment, short-range RADAR systems may include, without limitation, any number of RADAR sensor (s) 1460 designed to be installed at both ends of rear bumper. When installed at both ends of rear bumper, in at least one embodiment, a RADAR sensor system may create two beams that constantly monitor blind  spot in rear and next to vehicle. In at least one embodiment, short-range RADAR systems may be used in ADAS system 1438 for blind spot detection and / or lane change assist.

[0258] In at least one embodiment, vehicle 1400 may further include ultrasonic sensor (s) 1462. In at least one embodiment, ultrasonic sensor (s) 1462, which may be positioned at front, back, and / or sides of vehicle 1400, may be used for park assist and / or to create and update an occupancy grid. In at least one embodiment, a wide variety of ultrasonic sensor (s) 1462 may be used, and different ultrasonic sensor (s) 1462 may be used for different ranges of detection (e.g., 2.5m, 4m) . In at least one embodiment, ultrasonic sensor (s) 1462 may operate at functional safety levels of ASIL B.

[0259] In at least one embodiment, vehicle 1400 may include LIDAR sensor (s) 1464. LIDAR sensor (s) 1464 may be used for object and pedestrian detection, emergency braking, collision avoidance, and / or other functions. In at least one embodiment, LIDAR sensor (s) 1464 may be functional safety level ASIL B. In at least one embodiment, vehicle 1400 may include multiple LIDAR sensors 1464 (e.g., two, four, six, etc. ) that may use Ethernet (e.g., to provide data to a Gigabit Ethernet switch) .

[0260] In at least one embodiment, LIDAR sensor (s) 1464 may be capable of providing a list of objects and their distances for a 360-degree field of view. In at least one embodiment, commercially available LIDAR sensor (s) 1464 may have an advertised range of approximately 100m, with an accuracy of 2cm-3cm, and with support for a 100 Mbps Ethernet connection, for example. In at least one embodiment, one or more non-protruding LIDAR sensors 1464 may be used. In such an embodiment, LIDAR sensor (s) 1464 may be implemented as a small device that may be embedded into front, rear, sides, and / or corners of vehicle 1400. In at least one embodiment, LIDAR sensor (s) 1464, in such an embodiment, may provide up to a 120-degree horizontal and 35-degree vertical field-of-view, with a 200m range even for low-reflectivity objects. In at least one embodiment, front-mounted LIDAR sensor (s) 1464 may be configured for a horizontal field of view between 45 degrees and 135 degrees.

[0261] In at least one embodiment, LIDAR technologies, such as 3D flash LIDAR, may also be used. 3D Flash LIDAR uses a flash of a laser as a transmission source, to illuminate surroundings of vehicle 1400 up to approximately 200m. In at least one embodiment, a flash LIDAR unit includes, without limitation, a receptor, which records laser pulse transit  time and reflected light on each pixel, which in turn corresponds to range from vehicle 1400 to objects. In at least one embodiment, flash LIDAR may allow for highly accurate and distortion-free images of surroundings to be generated with every laser flash. In at least one embodiment, four flash LIDAR sensors may be deployed, one at each side of vehicle 1400. In at least one embodiment, 3D flash LIDAR systems include, without limitation, a solid-state 3D staring array LIDAR camera with no moving parts other than a fan (e.g., a non-scanning LIDAR device) . In at least one embodiment, flash LIDAR device may use a 5 nanosecond class I (eye-safe) laser pulse per frame and may capture reflected laser light in form of 3D range point clouds and co-registered intensity data.

[0262] In at least one embodiment, vehicle may further include IMU sensor (s) 1466. In at least one embodiment, IMU sensor (s) 1466 may be located at a center of rear axle of vehicle 1400, in at least one embodiment. In at least one embodiment, IMU sensor (s) 1466 may include, for example and without limitation, accelerometer (s) , magnetometer (s) , gyroscope (s) , magnetic compass (es) , and / or other sensor types. In at least one embodiment, such as in six-axis applications, IMU sensor (s) 1466 may include, without limitation, accelerometers and gyroscopes. In at least one embodiment, such as in nine-axis applications, IMU sensor (s) 1466 may include, without limitation, accelerometers, gyroscopes, and magnetometers.

[0263] In at least one embodiment, IMU sensor (s) 1466 may be implemented as a miniature, high performance GPS-Aided Inertial Navigation System ( "GPS / INS” ) that combines micro-electro-mechanical systems ( “MEMS” ) inertial sensors, a high-sensitivity GPS receiver, and advanced Kalman filtering algorithms to provide estimates of position, velocity, and attitude. In at least one embodiment, IMU sensor (s) 1466 may enable vehicle 1400 to estimate heading without requiring input from a magnetic sensor by directly observing and correlating changes in velocity from GPS to IMU sensor (s) 1466. In at least one embodiment, IMU sensor (s) 1466 and GNSS sensor (s) 1458 may be combined in a single integrated unit.

[0264] In at least one embodiment, vehicle 1400 may include microphone (s) 1496 placed in and / or around vehicle 1400. In at least one embodiment, microphone (s) 1496 may be used for emergency vehicle detection and identification, among other things.

[0265] In at least one embodiment, vehicle 1400 may further include any number of camera types, including stereo camera (s) 1468, wide-view camera (s) 1470, infrared camera (s) 1472, surround camera (s) 1474, long-range camera (s) 1498, mid-range camera (s) 1476, and / or other camera types. In at least one embodiment, cameras may be used to capture image data around an entire periphery of vehicle 1400. In at least one embodiment, types of cameras used depends vehicle 1400. In at least one embodiment, any combination of camera types may be used to provide necessary coverage around vehicle 1400. In at least one embodiment, number of cameras may differ depending on embodiment. For example, in at least one embodiment, vehicle 1400 could include six cameras, seven cameras, ten cameras, twelve cameras, or another number of cameras. In at least one embodiment, cameras may support, as an example and without limitation, Gigabit Multimedia Serial Link ( “GMSL” ) and / or Gigabit Ethernet. In at least one embodiment, each of camera (s) is described with more detail previously herein with respect to FIG. 14A and FIG. 14B.

[0266] In at least one embodiment, vehicle 1400 may further include vibration sensor (s) 1442. In at least one embodiment, vibration sensor (s) 1442 may measure vibrations of components of vehicle 1400, such as axle (s) . For example, in at least one embodiment, changes in vibrations may indicate a change in road surfaces. In at least one embodiment, when two or more vibration sensors 1442 are used, differences between vibrations may be used to determine friction or slippage of road surface (e.g., when difference in vibration is between a power-driven axle and a freely rotating axle) .

[0267] In at least one embodiment, vehicle 1400 may include ADAS system 1438. ADAS system 1438 may include, without limitation, an SoC, in some examples. In at least one embodiment, ADAS system 1438 may include, without limitation, any number and combination of an autonomous / adaptive / automatic cruise control ( “ACC” ) system, a cooperative adaptive cruise control ( “CACC” ) system, a forward crash warning ( “FCW” ) system, an automatic emergency braking ( “AEB” ) system, a lane departure warning ( “LDW) ” system, a lane keep assist ( “LKA” ) system, a blind spot warning ( “BSW” ) system, a rear cross-traffic warning ( “RCTW” ) system, a collision warning ( “CW” ) system, a lane centering ( “LC” ) system, and / or other systems, features, and / or functionality.

[0268] In at least one embodiment, ACC system may use RADAR sensor (s) 1460, LIDAR sensor (s) 1464, and / or any number of camera (s) . In at least one embodiment, ACC system may include a longitudinal ACC system and / or a lateral ACC system. In at least  one embodiment, longitudinal ACC system monitors and controls distance to vehicle immediately ahead of vehicle 1400 and automatically adjust speed of vehicle 1400 to maintain a safe distance from vehicles ahead. In at least one embodiment, lateral ACC system performs distance keeping, and advises vehicle 1400 to change lanes when necessary. In at least one embodiment, lateral ACC is related to other ADAS applications such as LC and CW.

[0269] In at least one embodiment, CACC system uses information from other vehicles that may be received via network interface 1424 and / or wireless antenna (s) 1426 from other vehicles via a wireless link, or indirectly, over a network connection (e.g., over Internet) . In at least one embodiment, direct links may be provided by a vehicle-to-vehicle ( “V2V” ) communication link, while indirect links may be provided by an infrastructure-to-vehicle ( “I2V” ) communication link. In general, V2V communication concept provides information about immediately preceding vehicles (e.g., vehicles immediately ahead of and in same lane as vehicle 1400) , while I2V communication concept provides information about traffic further ahead. In at least one embodiment, CACC system may include either or both I2V and V2V information sources. In at least one embodiment, given information of vehicles ahead of vehicle 1400, CACC system may be more reliable, and it has potential to improve traffic flow smoothness and reduce congestion on a road.

[0270] In at least one embodiment, FCW system is designed to alert driver to a hazard, so that driver may take corrective action. In at least one embodiment, FCW system uses a front-facing camera and / or RADAR sensor (s) 1460, coupled to a dedicated processor, DSP, FPGA, and / or ASIC, that is electrically coupled to driver feedback, such as a display, speaker, and / or vibrating component. In at least one embodiment, FCW system may provide a warning, such as in form of a sound, visual warning, vibration and / or a quick brake pulse.

[0271] In at least one embodiment, AEB system detects an impending forward collision with another vehicle or other object, and may automatically apply brakes if driver does not take corrective action within a specified time or distance parameter. In at least one embodiment, AEB system may use front-facing camera (s) and / or RADAR sensor (s) 1460, coupled to a dedicated processor, DSP, FPGA, and / or ASIC. In at least one embodiment, when AEB system detects a hazard, AEB system typically first alerts driver to take corrective action to avoid collision and, if driver does not take corrective action, AEB system may automatically apply brakes in an effort to prevent, or at least mitigate, impact of predicted  collision. In at least one embodiment, AEB system, may include techniques such as dynamic brake support and / or crash imminent braking.

[0272] In at least one embodiment, LDW system provides visual, audible, and / or tactile warnings, such as steering wheel or seat vibrations, to alert driver when vehicle 1400 crosses lane markings. In at least one embodiment, LDW system does not activate when driver indicates an intentional lane departure, by activating a turn signal. In at least one embodiment, LDW system may use front-side facing cameras, coupled to a dedicated processor, DSP, FPGA, and / or ASIC, that is electrically coupled to driver feedback, such as a display, speaker, and / or vibrating component. In at least one embodiment, LKA system is a variation of LDW system. LKA system provides steering input or braking to correct vehicle 1400 if vehicle 1400 starts to exit lane.

[0273] In at least one embodiment, BSW system detects and warns driver of vehicles in an automobile’s blind spot. In at least one embodiment, BSW system may provide a visual, audible, and / or tactile alert to indicate that merging or changing lanes is unsafe. In at least one embodiment, BSW system may provide an additional warning when driver uses a turn signal. In at least one embodiment, BSW system may use rear-side facing camera (s) and / or RADAR sensor (s) 1460, coupled to a dedicated processor, DSP, FPGA, and / or ASIC, that is electrically coupled to driver feedback, such as a display, speaker, and / or vibrating component.

[0274] In at least one embodiment, RCTW system may provide visual, audible, and / or tactile notification when an object is detected outside rear-camera range when vehicle 1400 is backing up. In at least one embodiment, RCTW system includes AEB system to ensure that vehicle brakes are applied to avoid a crash. In at least one embodiment, RCTW system may use one or more rear-facing RADAR sensor (s) 1460, coupled to a dedicated processor, DSP, FPGA, and / or ASIC, that is electrically coupled to driver feedback, such as a display, speaker, and / or vibrating component.

[0275] In at least one embodiment, conventional ADAS systems may be prone to false positive results which may be annoying and distracting to a driver, but typically are not catastrophic, because conventional ADAS systems alert driver and allow driver to decide whether a safety condition truly exists and act accordingly. In at least one embodiment, vehicle 1400 itself decides, in case of conflicting results, whether to heed result from a  primary computer or a secondary computer (e.g., first controller 1436 or second controller 1436) . For example, in at least one embodiment, ADAS system 1438 may be a backup and / or secondary computer for providing perception information to a backup computer rationality module. In at least one embodiment, backup computer rationality monitor may run a redundant diverse software on hardware components to detect faults in perception and dynamic driving tasks. In at least one embodiment, outputs from ADAS system 1438 may be provided to a supervisory MCU. In at least one embodiment, if outputs from primary computer and secondary computer conflict, supervisory MCU determines how to reconcile conflict to ensure safe operation.

[0276] In at least one embodiment, primary computer may be configured to provide supervisory MCU with a confidence score, indicating primary computer’s confidence in chosen result. In at least one embodiment, if confidence score exceeds a threshold, supervisory MCU may follow primary computer’s direction, regardless of whether secondary computer provides a conflicting or inconsistent result. In at least one embodiment, where confidence score does not meet threshold, and where primary and secondary computer indicate different results (e.g., a conflict) , supervisory MCU may arbitrate between computers to determine appropriate outcome.

[0277] In at least one embodiment, supervisory MCU may be configured to run a neural network (s) that is trained and configured to determine, based at least in part on outputs from primary computer and secondary computer, conditions under which secondary computer provides false alarms. In at least one embodiment, neural network (s) in supervisory MCU may learn when secondary computer’s output may be trusted, and when it cannot. For example, in at least one embodiment, when secondary computer is a RADAR-based FCW system, a neural network (s) in supervisory MCU may learn when FCW system is identifying metallic objects that are not, in fact, hazards, such as a drainage grate or manhole cover that triggers an alarm. In at least one embodiment, when secondary computer is a camera-based LDW system, a neural network in supervisory MCU may learn to override LDW when bicyclists or pedestrians are present and a lane departure is, in fact, safest maneuver. In at least one embodiment, supervisory MCU may include at least one of a DLA or GPU suitable for running neural network (s) with associated memory. In at least one embodiment, supervisory MCU may comprise and / or be included as a component of SoC (s) 1404.

[0278] In at least one embodiment, ADAS system 1438 may include a secondary computer that performs ADAS functionality using traditional rules of computer vision. In at least one embodiment, secondary computer may use classic computer vision rules (if-then) , and presence of a neural network (s) in supervisory MCU may improve reliability, safety, and performance. For example, in at least one embodiment, diverse implementation and intentional non-identity makes overall system more fault-tolerant, especially to faults caused by software (or software-hardware interface) functionality. For example, in at least one embodiment, if there is a software bug or error in software running on primary computer, and non-identical software code running on secondary computer provides same overall result, then supervisory MCU may have greater confidence that overall result is correct, and bug in software or hardware on primary computer is not causing material error.

[0279] In at least one embodiment, output of ADAS system 1438 may be fed into primary computer’s perception block and / or primary computer’s dynamic driving task block. For example, in at least one embodiment, if ADAS system 1438 indicates a forward crash warning due to an object immediately ahead, perception block may use this information when identifying objects. In at least one embodiment, secondary computer may have its own neural network which is trained and thus reduces risk of false positives, as described herein.

[0280] In at least one embodiment, vehicle 1400 may further include infotainment SoC 1430 (e.g., an in-vehicle infotainment system (IVI) ) . Although illustrated and described as an SoC, infotainment system 1430, in at least one embodiment, may not be an SoC, and may include, without limitation, two or more discrete components. In at least one embodiment, infotainment SoC 1430 may include, without limitation, a combination of hardware and software that may be used to provide audio (e.g., music, a personal digital assistant, navigational instructions, news, radio, etc. ) , video (e.g., TV, movies, streaming, etc. ) , phone (e.g., hands-free calling) , network connectivity (e.g., LTE, WiFi, etc. ) , and / or information services (e.g., navigation systems, rear-parking assistance, a radio data system, vehicle related information such as fuel level, total distance covered, brake fuel level, oil level, door open / close, air filter information, etc. ) to vehicle 1400. For example, infotainment SoC 1430 could include radios, disk players, navigation systems, video players, USB and Bluetooth connectivity, carputers, in-car entertainment, WiFi, steering wheel audio controls, hands free voice control, a heads-up display ( “HUD” ) , HMI display 1434, a telematics device, a control panel (e.g., for controlling and / or interacting with various components, features,  and / or systems) , and / or other components. In at least one embodiment, infotainment SoC 1430 may further be used to provide information (e.g., visual and / or audible) to user (s) of vehicle, such as information from ADAS system 1438, autonomous driving information such as planned vehicle maneuvers, trajectories, surrounding environment information (e.g., intersection information, vehicle information, road information, etc. ) , and / or other information.

[0281] In at least one embodiment, infotainment SoC 1430 may include any amount and type of GPU functionality. In at least one embodiment, infotainment SoC 1430 may communicate over bus 1402 (e.g., CAN bus, Ethernet, etc. ) with other devices, systems, and / or components of vehicle 1400. In at least one embodiment, infotainment SoC 1430 may be coupled to a supervisory MCU such that GPU of infotainment system may perform some self-driving functions in event that primary controller (s) 1436 (e.g., primary and / or backup computers of vehicle 1400) fail. In at least one embodiment, infotainment SoC 1430 may put vehicle 1400 into a chauffeur to safe stop mode, as described herein.

[0282] In at least one embodiment, vehicle 1400 may further include instrument cluster 1432 (e.g., a digital dash, an electronic instrument cluster, a digital instrument panel, etc. ) . In at least one embodiment, instrument cluster 1432 may include, without limitation, a controller and / or supercomputer (e.g., a discrete controller or supercomputer) . In at least one embodiment, instrument cluster 1432 may include, without limitation, any number and combination of a set of instrumentation such as a speedometer, fuel level, oil pressure, tachometer, odometer, turn indicators, gearshift position indicator, seat belt warning light (s) , parking-brake warning light (s) , engine-malfunction light (s) , supplemental restraint system (e.g., airbag) information, lighting controls, safety system controls, navigation information, etc. In some examples, information may be displayed and / or shared among infotainment SoC 1430 and instrument cluster 1432. In at least one embodiment, instrument cluster 1432 may be included as part of infotainment SoC 1430, or vice versa.

[0283] In at least one embodiment, vehicle 1400 in FIG. 14C includes integrated hardware elements to enable real-time data storage and real-time data transmission of traffic to a 5G network, such as a 5G network illustrated with respect to FIGS. 1-12B. In at least one embodiment, vehicle 1400 includes network connectivity to a 5G network of interconnected devices. In at least one embodiment, data traffic from other vehicles may be received by vehicle 1400 via network interface 1424 and / or wireless antenna (s) 1426 from other vehicles  via a wireless link, or indirectly, over a network connection, such as to a 5G network described with respect to FIGS. 1-12B.

[0284] In at least one embodiment, one or more embodiments depicted in and / or described with respect to FIGS. 1-12B may incorporate one or more embodiments depicted in and / or described with respect to FIG. 14C. In at least one embodiment, at least a portion of at least one method, at least a portion of at least one component, and / or at least a portion of at least one system illustrated in FIG. 14C and / or described with respect thereto, may be used to implement system 100, server (s) 102, management system 110, API (s) 114, base station (s) 120, DU (s) 150, RU (s) 160, FH interface (s) 182, API 500, API 700, API 900, process 600, process 800, process 1000, and / or process 1100. In at least one embodiment, at least a portion of at least one method, at least a portion of at least one component, and / or at least a portion of at least one system illustrated in FIG. 14C and / or described with respect thereto, may be used to implement one or more processors and / or one or more circuits to perform an application programming interface (API) to cause configuration information of one or more radio units to be stored, and / or perform at least one other operation described herein. In at least one embodiment, at least a portion of at least one method, at least a portion of at least one component, and / or at least a portion of at least one system illustrated in FIG. 14C and / or described with respect thereto, may be used to implement one or more processors and / or one or more circuits to perform an application programming interface (API) to cause configuration information of one or more radio units to be indicated based, at least in part, on one or more radio unit identifiers, and / or perform at least one other operation described herein. In at least one embodiment, one or more embodiments depicted in and / or described with respect to FIG. 14C may incorporate any of one or more embodiments depicted in and / or described with respect to FIGS. 1-12B. In at least one embodiment, at least one of system 100, server (s) 102, management system 110, API (s) 114, base station (s) 120, DU (s) 150, RU (s) 160, FH interface (s) 182, API 500, API 700, API 900, process 600, process 800, process 1000, and / or process 1100 may be used to implement at least a portion of at least one method, at least a portion of at least one component, and / or at least a portion of at least one system illustrated in FIG. 14C and / or described with respect thereto.

[0285] FIG. 14D is a diagram of a system 1477 for communication between cloud-based server (s) and autonomous vehicle 1400 of FIG. 14A, according to at least one embodiment. In at least one embodiment, system 1477 may include, without limitation, server (s) 1478,  network (s) 1490, and any number and type of vehicles, including vehicle 1400. server (s) 1478 may include, without limitation, a plurality of GPUs 1484 (A) -1484 (H) (collectively referred to herein as GPUs 1484) , PCIe switches 1482 (A) -1482 (H) (collectively referred to herein as PCIe switches 1482) , and / or CPUs 1480 (A) -1480 (B) (collectively referred to herein as CPUs 1480) . GPUs 1484, CPUs 1480, and PCIe switches 1482 may be interconnected with high-speed interconnects such as, for example and without limitation, NVLink interfaces 1488 developed by NVIDIA and / or PCIe connections 1486. In at least one embodiment, GPUs 1484 are connected via an NVLink and / or NVSwitch SoC and GPUs 1484 and PCIe switches 1482 are connected via PCIe interconnects. In at least one embodiment, although eight GPUs 1484, two CPUs 1480, and four PCIe switches 1482 are illustrated, this is not intended to be limiting. In at least one embodiment, each of server (s) 1478 may include, without limitation, any number of GPUs 1484, CPUs 1480, and / or PCIe switches 1482, in any combination. For example, in at least one embodiment, server (s) 1478 could each include eight, sixteen, thirty-two, and / or more GPUs 1484.

[0286] In at least one embodiment, server (s) 1478 may receive, over network (s) 1490 and from vehicles, image data representative of images showing unexpected or changed road conditions, such as recently commenced roadwork. In at least one embodiment, server (s) 1478 may transmit, over network (s) 1490 and to vehicles, neural networks 1492, updated neural networks 1492, and / or map information 1494, including, without limitation, information regarding traffic and road conditions. In at least one embodiment, updates to map information 1494 may include, without limitation, updates for HD map 1422, such as information regarding construction sites, potholes, detours, flooding, and / or other obstructions. In at least one embodiment, neural networks 1492, updated neural networks 1492, and / or map information 1494 may have resulted from new training and / or experiences represented in data received from any number of vehicles in environment, and / or based at least in part on training performed at a data center (e.g., using server (s) 1478 and / or other servers) .

[0287] In at least one embodiment, server (s) 1478 may be used to train machine learning models (e.g., neural networks) based at least in part on training data. In at least one embodiment, training data may be generated by vehicles, and / or may be generated in a simulation (e.g., using a game engine) . In at least one embodiment, any amount of training data is tagged (e.g., where associated neural network benefits from supervised learning)  and / or undergoes other pre-processing. In at least one embodiment, any amount of training data is not tagged and / or pre-processed (e.g., where associated neural network does not require supervised learning) . In at least one embodiment, once machine learning models are trained, machine learning models may be used by vehicles (e.g., transmitted to vehicles over network (s) 1490, and / or machine learning models may be used by server (s) 1478 to remotely monitor vehicles.

[0288] In at least one embodiment, server (s) 1478 may receive data from vehicles and apply data to up-to-date real-time neural networks for real-time intelligent inferencing. In at least one embodiment, server (s) 1478 may include deep-learning supercomputers and / or dedicated AI computers powered by GPU (s) 1484, such as a DGX and DGX Station machines developed by NVIDIA. However, in at least one embodiment, server (s) 1478 may include deep learning infrastructure that use CPU-powered data centers.

[0289] In at least one embodiment, deep-learning infrastructure of server (s) 1478 may be capable of fast, real-time inferencing, and may use that capability to evaluate and verify health of processors, software, and / or associated hardware in vehicle 1400. For example, in at least one embodiment, deep-learning infrastructure may receive periodic updates from vehicle 1400, such as a sequence of images and / or objects that vehicle 1400 has located in that sequence of images (e.g., via computer vision and / or other machine learning object classification techniques) . In at least one embodiment, deep-learning infrastructure may run its own neural network to identify objects and compare them with objects identified by vehicle 1400 and, if results do not match and deep-learning infrastructure concludes that AI in vehicle 1400 is malfunctioning, then server (s) 1478 may transmit a signal to vehicle 1400 instructing a fail-safe computer of vehicle 1400 to assume control, notify passengers, and complete a safe parking maneuver.

[0290] In at least one embodiment, server (s) 1478 may include GPU (s) 1484 and one or more programmable inference accelerators (e.g., NVIDIA’s TensorRT 3) . In at least one embodiment, combination of GPU-powered servers and inference acceleration may make real-time responsiveness possible. In at least one embodiment, such as where performance is less critical, servers powered by CPUs, FPGAs, and other processors may be used for inferencing.

[0291] In at least one embodiment, one or more embodiments depicted in and / or described with respect to FIGS. 1-12B may incorporate one or more embodiments depicted in and / or described with respect to FIG. 14D. In at least one embodiment, at least a portion of at least one method, at least a portion of at least one component, and / or at least a portion of at least one system illustrated in FIG. 14D and / or described with respect thereto, may be used to implement system 100, server (s) 102, management system 110, API (s) 114, base station (s) 120, DU (s) 150, RU (s) 160, FH interface (s) 182, API 500, API 700, API 900, process 600, process 800, process 1000, and / or process 1100. In at least one embodiment, at least a portion of at least one method, at least a portion of at least one component, and / or at least a portion of at least one system illustrated in FIG. 14C and / or described with respect thereto, may be used to implement one or more processors and / or one or more circuits to perform an application programming interface (API) to cause configuration information of one or more radio units to be stored, and / or perform at least one other operation described herein. In at least one embodiment, at least a portion of at least one method, at least a portion of at least one component, and / or at least a portion of at least one system illustrated in FIG. 14D and / or described with respect thereto, may be used to implement one or more processors and / or one or more circuits to perform an application programming interface (API) to cause configuration information of one or more radio units to be indicated based, at least in part, on one or more radio unit identifiers, and / or perform at least one other operation described herein. In at least one embodiment, one or more embodiments depicted in and / or described with respect to FIG. 14D may incorporate any of one or more embodiments depicted in and / or described with respect to FIGS. 1-12B. In at least one embodiment, at least one of system 100, server (s) 102, management system 110, API (s) 114, base station (s) 120, DU (s) 150, RU (s) 160, FH interface (s) 182, API 500, API 700, API 900, process 600, process 800, process 1000, and / or process 1100 may be used to implement at least a portion of at least one method, at least a portion of at least one component, and / or at least a portion of at least one system illustrated in FIG. 14D and / or described with respect thereto.

[0292] COMPUTER SYSTEMS

[0293] FIG. 15 is a block diagram illustrating an exemplary computer system, which may be a system with interconnected devices and components, a system-on-a-chip (SOC) or some combination thereof 1500 formed with a processor that may include execution units to execute an instruction, according to at least one embodiment. In at least one embodiment, computer system 1500 may include, without limitation, a component, such as a processor  1502 to employ execution units including logic to perform algorithms for process data, in accordance with present disclosure, such as in embodiment described herein. In at least one embodiment, computer system 1500 may include processors, such as Processor family, XeonTM,  XScaleTM and / or StrongARMTM,  CoreTM, or NervanaTM microprocessors available from Intel Corporation of Santa Clara, California, although other systems (including PCs having other microprocessors, engineering workstations, set-top boxes and like) may also be used. In at least one embodiment, computer system 1500 may execute a version of WINDOWS’ operating system available from Microsoft Corporation of Redmond, Wash., although other operating systems (UNIX and Linux for example) , embedded software, and / or graphical user interfaces, may also be used. In at least one embodiment, applications and services of computer system 1500 can use one or more of APIs, as described with respect to and / or illustrated in at least one of FIGS. 5-12B, to perform functionality for configuring a base station using information obtained from a radio unit, said information being further stored in L1 data storage, as described with respect to and / or illustrated in at least one of FIGS. 1-12B.

[0294] Embodiments may be used in other devices such as handheld devices and embedded applications. Some examples of handheld devices include cellular phones, Internet Protocol devices, digital cameras, personal digital assistants ( “PDAs” ) , and handheld PCs. In at least one embodiment, embedded applications may include a microcontroller, a digital signal processor ( “DSP” ) , system on a chip, network computers ( “NetPCs” ) , set-top boxes, network hubs, wide area network ( “WAN” ) switches, or any other system that may perform one or more instructions in accordance with at least one embodiment.

[0295] In at least one embodiment, computer system 1500 may include, without limitation, processor 1502 that may include, without limitation, one or more execution units 1508 to perform machine learning model training and / or inferencing according to techniques described herein. In at least one embodiment, system 15 is a single processor desktop or server system, but in another embodiment system 15 may be a multiprocessor system. In at least one embodiment, processor 1502 may include, without limitation, a complex instruction set computer ( “CISC” ) microprocessor, a reduced instruction set computing ( “RISC” ) microprocessor, a very long instruction word ( “VLIW” ) microprocessor, a processor implementing a combination of instruction sets, or any other processor device, such as a digital signal processor, for example. In at least one embodiment, processor 1502 may be  coupled to a processor bus 1510 that may transmit data signals between processor 1502 and other components in computer system 1500.

[0296] In at least one embodiment, processor 1502 may include, without limitation, a Level 1 ( “L1” ) internal cache memory ( “cache” ) 1504. In at least one embodiment, processor 1502 may have a single internal cache or multiple levels of internal cache. In at least one embodiment, cache memory may reside external to processor 1502. Other embodiments may also include a combination of both internal and external caches depending on particular implementation and needs. In at least one embodiment, register file 1506 may store different types of data in various registers including, without limitation, integer registers, floating point registers, status registers, and instruction pointer register.

[0297] In at least one embodiment, execution unit 1508, including, without limitation, logic to perform integer and floating point operations, also resides in processor 1502. In at least one embodiment, processor 1502 may also include a microcode ( “ucode” ) read only memory ( “ROM” ) that stores microcode for certain macro instructions. In at least one embodiment, execution unit 1508 may include logic to handle a packed instruction set 1509. In at least one embodiment, by including packed instruction set 1509 in instruction set of a general-purpose processor 1502, along with associated circuitry to execute instructions, operations used by many multimedia applications may be performed using packed data in a general-purpose processor 1502. In one or more embodiments, many multimedia applications may be accelerated and executed more efficiently by using full width of a processor's data bus for performing operations on packed data, which may eliminate need to transfer smaller units of data across processor's data bus to perform one or more operations one data element at a time. In at least one embodiment, computer system 1500 may include, without limitation, processor 1502 that may include, without limitation, one or more execution units 1508 to execute instructions of one or more applications or services, process real-time data cause traffic data to be transmitted over a 5G network, as described with respect to and / or illustrated in at least one of FIGS. 1-12B, receive data from a 5G network, and process data from a 5G network.

[0298] In at least one embodiment, execution unit 1508 may also be used in microcontrollers, embedded processors, graphics devices, DSPs, and other types of logic circuits. In at least one embodiment, computer system 1500 may include, without limitation, a memory 1520. In at least one embodiment, memory 1520 may be implemented as a  Dynamic Random Access Memory ( “DRAM” ) device, a Static Random Access Memory ( “SRAM” ) device, flash memory device, or other memory device. In at least one embodiment, memory 1520 may store instruction (s) 1519 and / or data 1521 represented by data signals that may be executed by processor 1502.

[0299] In at least one embodiment, system logic chip may include, without limitation, a memory controller hub ( “MCH” ) 1516, and processor 1502 may communicate with MCH 1516 via processor bus 1510. In at least one embodiment, MCH 1516 may provide a high bandwidth memory path 1518 to memory 1520 for instruction and data storage and for storage of graphics commands, data, and textures. In at least one embodiment, MCH 1516 may direct data signals between processor 1502, memory 1520, and other components in computer system 1500 and to bridge data signals between processor bus 1510, memory 1520, and a system I / O 1522. In at least one embodiment, system logic chip may provide a graphics port for coupling to a graphics controller. In at least one embodiment, MCH 1516 may be coupled to memory 1520 through a high bandwidth memory path 1518 and graphics / video card 1512 may be coupled to MCH 1516 through an Accelerated Graphics Port ( “AGP” ) interconnect 1514.

[0300] In at least one embodiment, computer system 1500 may use system I / O 1522 that is a proprietary hub interface bus to couple MCH 1516 to I / O controller hub ( “ICH” ) 1530. In at least one embodiment, ICH 1530 may provide direct connections to some I / O devices via a local I / O bus. In at least one embodiment, local I / O bus may include, without limitation, a high-speed I / O bus for connecting peripherals to memory 1520, chipset, and processor 1502. Examples may include, without limitation, an audio controller 1529, a firmware hub ( “flash BIOS” ) 1528, a wireless transceiver 1526, a data storage 1524, a legacy I / O controller 1523 containing user input and keyboard interfaces, a serial expansion port 1527, such as Universal Serial Bus ( “USB” ) , and a network controller 1534. In at least one embodiment, data storage 1524 may comprise a hard disk drive, a floppy disk drive, a CD-ROM device, a flash memory device, or other mass storage device. In at least one embodiment, a network controller 1534 is used in association with services executing on a computer system 1500 to communicate data traffic over a 5G network, such as a 5G network described with respect to and / or illustrated in at least one of FIGS. 1-12B.

[0301] In at least one embodiment, FIG. 15 illustrates a system, which includes interconnected hardware devices or “chips” , whereas in other embodiments, FIG. 15 may  illustrate an example System on a Chip ( “SoC” ) . In at least one embodiment, devices illustrated in FIG. 15 may be interconnected with proprietary interconnects, standardized interconnects (e.g., PCIe) or some combination thereof. In at least one embodiment, one or more components of system 1500 are interconnected using compute express link (CXL) interconnects. In at least one embodiment, at least a portion of system 100 can be implemented using an example SoC to create hardware for a 5G network, as described with respect to and / or illustrated in at least one of FIGS. 1-12B, and, said SoC solution may provide hardware for base station radios. In at least one embodiment, one or more embodiments depicted in and / or described with respect to FIGS. 1-12B may incorporate one or more embodiments depicted in and / or described with respect to FIG. 15. In at least one embodiment, at least a portion of at least one method, at least a portion of at least one component, and / or at least a portion of at least one system illustrated in FIG. 15 and / or described with respect thereto, may be used to implement system 100, server (s) 102, management system 110, API (s) 114, base station (s) 120, DU (s) 150, RU (s) 160, FH interface (s) 182, API 500, API 700, API 900, process 600, process 800, process 1000, and / or process 1100. In at least one embodiment, at least a portion of at least one method, at least a portion of at least one component, and / or at least a portion of at least one system illustrated in FIG. 15 and / or described with respect thereto, may be used to implement one or more processors and / or one or more circuits to perform an application programming interface (API) to cause configuration information of one or more radio units to be stored, and / or perform at least one other operation described herein. In at least one embodiment, at least a portion of at least one method, at least a portion of at least one component, and / or at least a portion of at least one system illustrated in FIG. 15 and / or described with respect thereto, may be used to implement one or more processors and / or one or more circuits to perform an application programming interface (API) to cause configuration information of one or more radio units to be indicated based, at least in part, on one or more radio unit identifiers, and / or perform at least one other operation described herein. In at least one embodiment, one or more embodiments depicted in and / or described with respect to FIG. 15 may incorporate any of one or more embodiments depicted in and / or described with respect to FIGS. 1-12B. In at least one embodiment, at least one of system 100, server (s) 102, management system 110, API (s) 114, base station (s) 120, DU (s) 150, RU (s) 160, FH interface (s) 182, API 500, API 700, API 900, process 600, process 800, process 1000, and / or process 1100 may be used to implement at least a portion of at least one method, at least a portion of at least one  component, and / or at least a portion of at least one system illustrated in FIG. 15 and / or described with respect thereto.

[0302] FIG. 16 is a block diagram illustrating an electronic device 1600 for utilizing a processor 1610, according to at least one embodiment. In at least one embodiment, electronic device 1600 may be, for example and without limitation, a notebook, a tower server, a rack server, a blade server, a laptop, a desktop, a tablet, a mobile device, a phone, an embedded computer, or any other suitable electronic device.

[0303] In at least one embodiment, system 1600 may include, without limitation, processor 1610 communicatively coupled to any suitable number or kind of components, peripherals, modules, or devices. In at least one embodiment, processor 1610 coupled using a bus or interface, such as a 1℃ bus, a System Management Bus ( “SMBus” ) , a Low Pin Count (LPC) bus, a Serial Peripheral Interface ( “SPI” ) , a High Definition Audio ( “HDA” ) bus, a Serial Advance Technology Attachment ( “SATA” ) bus, a Universal Serial Bus ( “USB” ) (versions 1, 2, 3) , or a Universal Asynchronous Receiver / Transmitter ( “UART” ) bus. In at least one embodiment, FIG. 16 illustrates a system, which includes interconnected hardware devices or “chips” , whereas in other embodiments, FIG. 16 may illustrate an exemplary System on a Chip ( “SoC” ) . In at least one embodiment, devices illustrated in FIG. 16 may be interconnected with proprietary interconnects, standardized interconnects (e.g., PCIe) or some combination thereof. In at least one embodiment, one or more components of FIG. 16 are interconnected using compute express link (CXL) interconnects. In at least one embodiment, system 1600 communicates radio signals to a base station 120 (as seen in FIG. 1) . In at least one embodiment, system 1600 communicates to a base station 120 (as seen in FIG. 1) that may have hardware devices such as one or more massive multiple-input multiple-output (MIMO) systems (not shown) and an integrated radio unit shown as RU 160 (as seen in FIG. 1) .

[0304]

[0305] In at least one embodiment, FIG 16 may include a display 1624, a touch screen 1625, a touch pad 1630, a Near Field Communications unit ( “NFC” ) 1645, a sensor hub 1640, a thermal sensor 1639, an Express Chipset ( “EC” ) 1635, a Trusted Platform Module ( “TPM” ) 1638, BIOS / firmware / flash memory ( “BIOS, FW Flash” ) 1622, a DSP 1660, a drive “SSD or HDD” ) 1620 such as a Solid State Disk ( “SSD” ) or a Hard Disk Drive ( “HDD” ) , a wireless  local area network unit ( “WLAN” ) 1650, a Bluetooth unit 1652, a Wireless Wide Area Network unit ( “WWAN” ) 1656, a Global Positioning System (GPS) 1655, a camera ( “USB 3.0 camera” ) 1654 such as a USB 3.0 camera, or a Low Power Double Data Rate ( “LPDDR” ) memory unit ( “LPDDR3” ) 1615 implemented in, for example, LPDDR3 standard. These components may each be implemented in any suitable manner.

[0306] In at least one embodiment, other components may be communicatively coupled to processor 1610 through components discussed above. In at least one embodiment, an accelerometer 1641, Ambient Light Sensor ( “ALS” ) 1642, compass 1643, and a gyroscope 1644 may be communicatively coupled to sensor hub 1640. In at least one embodiment, thermal sensor 1639, a fan 1637, a keyboard 1636, and a touch pad 1630 may be communicatively coupled to EC 1635. In at least one embodiment, speaker 1663, a headphone 1664, and a microphone ( “mic” ) 1665 may be communicatively coupled to an audio unit ( “audio codec and class d amp” ) 1664, which may in turn be communicatively coupled to DSP 1660. In at least one embodiment, audio unit 1664 may include, for example and without limitation, an audio coder / decoder ( “codec” ) and a class D amplifier. In at least one embodiment, SIM card ( “SIM” ) 1657 may be communicatively coupled to WWAN unit 1656. In at least one embodiment, components such as WLAN unit 1650 and Bluetooth unit 1652, as well as WWAN unit 1656 may be implemented in a Next Generation Form Factor ( “NGFF” ) .

[0307] In at least one embodiment, computer system 1600 may include, without limitation, processor 1502 that may include, without limitation, one or more execution units 1508 to execute instructions of one or more applications or services, process real-time data, cause traffic data to be transmitted over a 5G network (e.g., as described with respect to and / or illustrated in at least one of FIGS. 1-12B) , receive data from a 5G network, and / or process data from a 5G network. In at least one embodiment, applications and services of computer system 1600 can use one or more of APIs, as described with respect to and / or illustrated in at least one of FIGS. 5-12B, to perform functionality related to configuring a base station using information obtained from a radio unit, said information being further stored in L1 data storage, as described with respect to and / or illustrated in at least one of FIGS. 1-12B. In at least one embodiment, a network controller 1534 is used in association with services executing on a computer system 1600 to communicate data traffic over a 5G network, as described with respect to and / or illustrated in at least one of FIGS. 1-12B. In at  least one embodiment, one or more of base station (s) 120 (see FIG. 1) can use one or more execution units 1508 to execute instructions pertaining to functionality, as described with respect to and / or illustrated in at least one of FIGS. 1-12B. In at least one embodiment, a solution can be implement using a SoC to create hardware for a 5G network, as described with respect to and / or illustrated in at least one of FIGS. 1-12B, and, said SoC solution may provide hardware for base station radios.

[0308] In at least one embodiment, one or more embodiments depicted in and / or described with respect to FIGS. 1-12B may incorporate one or more embodiments depicted in and / or described with respect to FIG. 16. In at least one embodiment, at least a portion of at least one method, at least a portion of at least one component, and / or at least a portion of at least one system illustrated in FIG. 16 and / or described with respect thereto, may be used to implement system 100, server (s) 102, management system 110, API (s) 114, base station (s) 120, DU (s) 150, RU (s) 160, FH interface (s) 182, API 500, API 700, API 900, process 600, process 800, process 1000, and / or process 1100. In at least one embodiment, at least a portion of at least one method, at least a portion of at least one component, and / or at least a portion of at least one system illustrated in FIG. 16 and / or described with respect thereto, may be used to implement one or more processors and / or one or more circuits to perform an application programming interface (API) to cause configuration information of one or more radio units to be stored, and / or perform at least one other operation described herein. In at least one embodiment, at least a portion of at least one method, at least a portion of at least one component, and / or at least a portion of at least one system illustrated in FIG. 16 and / or described with respect thereto, may be used to implement one or more processors and / or one or more circuits to perform an application programming interface (API) to cause configuration information of one or more radio units to be indicated based, at least in part, on one or more radio unit identifiers, and / or perform at least one other operation described herein. In at least one embodiment, one or more embodiments depicted in and / or described with respect to FIG. 16 may incorporate any of one or more embodiments depicted in and / or described with respect to FIGS. 1-12B. In at least one embodiment, at least one of system 100, server (s) 102, management system 110, API (s) 114, base station (s) 120, DU (s) 150, RU (s) 160, FH interface (s) 182, API 500, API 700, API 900, process 600, process 800, process 1000, and / or process 1100 may be used to implement at least a portion of at least one method, at least a portion of at least one component, and / or at least a portion of at least one system illustrated in FIG. 16 and / or described with respect thereto.

[0309] FIG. 17 illustrates a computer system 1700, according to at least one embodiment. In at least one embodiment, computer system 1700 is configured to implement various processes and methods described throughout this disclosure. In at least one embodiment, computer system 1700 implements various processes and methods to communicate and / or receive data traffic over a 5G network, such as a 5G network described with respect to and / or illustrated in at least one of FIGS. 1-12B.

[0310] In at least one embodiment, computer system 1700 comprises, without limitation, at least one central processing unit ( “CPU” ) 1702 that is connected to a communication bus 1710 implemented using any suitable protocol, such as PCI ( “Peripheral Component Interconnect” ) , peripheral component interconnect express ( “PCI-Express” ) , AGP ( “Accelerated Graphics Port” ) , HyperTransport, or any other bus or point-to-point communication protocol (s) . In at least one embodiment, computer system 1700 includes, without limitation, a main memory 1704 and control logic (e.g., implemented as hardware, software, or a combination thereof) and data are stored in main memory 1704 which may take form of random access memory ( “RAM” ) . In at least one embodiment, a network interface subsystem ( “network interface” ) 1722 provides an interface to other computing devices and networks for receiving data from and transmitting data to other systems from computer system 1700. In at least one embodiment, computer system 1700 includes, without limitation, a main memory 1704 to store information representative of data traffic received from a 5G network or information processed by one or more applications or services of computer system 1700 upon receiving data traffic from a 5G network or in response to receiving data traffic from a 5G network.

[0311] In at least one embodiment, computer system 1700, in at least one embodiment, includes, without limitation, input devices 1708, parallel processing system 1712, and display devices 1706 which can be implemented using a conventional cathode ray tube ( “CRT” ) , liquid crystal display ( “LCD” ) , light emitting diode ( “LED” ) , plasma display, or other suitable display technologies. In at least one embodiment, user input is received from input devices 1708 such as keyboard, mouse, touchpad, microphone, and more. In at least one embodiment, each of foregoing modules can be situated on a single semiconductor platform to form a processing system. In at least one embodiment, computer system 1700 includes display devices that provide visual representations of information processed upon receiving data traffic from a 5G network or in response to receiving data traffic from a 5G network.

[0312] In at least one embodiment, one or more embodiments depicted in and / or described with respect to FIGS. 1-12B may incorporate one or more embodiments depicted in and / or described with respect to FIG. 17. In at least one embodiment, at least a portion of at least one method, at least a portion of at least one component, and / or at least a portion of at least one system illustrated in FIG. 17 and / or described with respect thereto, may be used to implement system 100, server (s) 102, management system 110, API (s) 114, base station (s) 120, DU (s) 150, RU (s) 160, FH interface (s) 182, API 500, API 700, API 900, process 600, process 800, process 1000, and / or process 1100. In at least one embodiment, at least a portion of at least one method, at least a portion of at least one component, and / or at least a portion of at least one system illustrated in FIG. 17 and / or described with respect thereto, may be used to implement one or more processors and / or one or more circuits to perform an application programming interface (API) to cause configuration information of one or more radio units to be stored, and / or perform at least one other operation described herein. In at least one embodiment, at least a portion of at least one method, at least a portion of at least one component, and / or at least a portion of at least one system illustrated in FIG. 17 and / or described with respect thereto, may be used to implement one or more processors and / or one or more circuits to perform an application programming interface (API) to cause configuration information of one or more radio units to be indicated based, at least in part, on one or more radio unit identifiers, and / or perform at least one other operation described herein. In at least one embodiment, one or more embodiments depicted in and / or described with respect to FIG. 17 may incorporate any of one or more embodiments depicted in and / or described with respect to FIGS. 1-12B. In at least one embodiment, at least one of system 100, server (s) 102, management system 110, API (s) 114, base station (s) 120, DU (s) 150, RU (s) 160, FH interface (s) 182, API 500, API 700, API 900, process 600, process 800, process 1000, and / or process 1100 may be used to implement at least a portion of at least one method, at least a portion of at least one component, and / or at least a portion of at least one system illustrated in FIG. 17 and / or described with respect thereto.

[0313] FIG. 18 illustrates a computer system 1800, according to at least one embodiment. In at least one embodiment, computer system 1800 includes, without limitation, a computer 1810 and a USB stick 1820. In at least one embodiment, computer 1810 may include, without limitation, any number and type of processor (s) (not shown) and a memory (not shown) . In at least one embodiment, computer 1810 includes, without limitation, a server, a cloud instance, a laptop, and a desktop computer.

[0314] In at least one embodiment, USB stick 1820 includes, without limitation, a processing unit 1830, a USB interface 1840, and USB interface logic 1850. In at least one embodiment, processing unit 1830 may be any instruction execution system, apparatus, or device capable of executing instructions. In at least one embodiment, processing unit 1830 may include, without limitation, any number and type of processing cores (not shown) . In at least one embodiment, processing core 1830 comprises an application specific integrated circuit ( “ASIC” ) that is optimized to perform any amount and type of operations associated with machine learning. For instance, in at least one embodiment, processing core 1830 is a tensor processing unit ( “TPC” ) that is optimized to perform machine learning inference operations. In at least one embodiment, processing core 1830 is a vision processing unit ( “VPU” ) that is optimized to perform machine vision and machine learning inference operations.

[0315] In at least one embodiment, USB interface 1840 may be any type of USB connector or USB socket. For instance, in at least one embodiment, USB interface 1840 is a USB 3.0 Type-C socket for data and power. In at least one embodiment, USB interface 1840 is a USB 3.0 Type-A connector. In at least one embodiment, USB interface logic 1850 may include any amount and type of logic that enables processing unit 1830 to interface with or devices (e.g., computer 1810) via USB connector 1840.

[0316] In at least one embodiment, a USB stick 1820 may store data from computer system 1800 in accordance with information processed after system 1800 has received 5G traffic data from a 5G network, such as a 5G network described with respect to and / or illustrated in at least one of FIGS. 1-12B .

[0317] In at least one embodiment, one or more embodiments depicted in and / or described with respect to FIGS. 1-12B may incorporate one or more embodiments depicted in and / or described with respect to FIG. 18. In at least one embodiment, at least a portion of at least one method, at least a portion of at least one component, and / or at least a portion of at least one system illustrated in FIG. 18 and / or described with respect thereto, may be used to implement system 100, server (s) 102, management system 110, API (s) 114, base station (s) 120, DU (s) 150, RU (s) 160, FH interface (s) 182, API 500, API 700, API 900, process 600, process 800, process 1000, and / or process 1100. In at least one embodiment, at least a portion of at least one method, at least a portion of at least one component, and / or at least a portion of at least one system illustrated in FIG. 18 and / or described with respect thereto,  may be used to implement one or more processors and / or one or more circuits to perform an application programming interface (API) to cause configuration information of one or more radio units to be stored, and / or perform at least one other operation described herein. In at least one embodiment, at least a portion of at least one method, at least a portion of at least one component, and / or at least a portion of at least one system illustrated in FIG. 18 and / or described with respect thereto, may be used to implement one or more processors and / or one or more circuits to perform an application programming interface (API) to cause configuration information of one or more radio units to be indicated based, at least in part, on one or more radio unit identifiers, and / or perform at least one other operation described herein. In at least one embodiment, one or more embodiments depicted in and / or described with respect to FIG. 18 may incorporate any of one or more embodiments depicted in and / or described with respect to FIGS. 1-12B. In at least one embodiment, at least one of system 100, server (s) 102, management system 110, API (s) 114, base station (s) 120, DU (s) 150, RU (s) 160, FH interface (s) 182, API 500, API 700, API 900, process 600, process 800, process 1000, and / or process 1100 may be used to implement at least a portion of at least one method, at least a portion of at least one component, and / or at least a portion of at least one system illustrated in FIG. 18 and / or described with respect thereto.

[0318] FIG. 19A illustrates an exemplary architecture in which a plurality of GPUs 1910-1913 is communicatively coupled to a plurality of multi-core processors 1905-1906 over high-speed links 1940-1943 (e.g., buses, point-to-point interconnects, etc. ) . In one embodiment, high-speed links 1940-1943 support a communication throughput of 4GB / s, 30GB / s, 80GB / sor higher. Various interconnect protocols may be used including, but not limited to, PCIe 4.0 or 5.0 and NVLink 2.0.

[0319] In addition, and in one embodiment, two or more of GPUs 1910-1913 are interconnected over high-speed links 1929-1930, which may be implemented using same or different protocols / links than those used for high-speed links 1940-1943. Similarly, two or more of multi-core processors 1905-1906 may be connected over high-speed link 1928 which may be symmetric multi-processor (SMP) buses operating at 20GB / s, 30GB / s, 120GB / sor higher. Alternatively, all communication between various system components shown in FIG. 19A may be accomplished using same protocols / links (e.g., over a common interconnection fabric) .

[0320] In one embodiment, each multi-core processor 1905-1906 is communicatively coupled to a processor memory 1901-1902, via memory interconnects 1926-1927, respectively, and each GPU 1910-1913 is communicatively coupled to GPU memory 1920-1923 over GPU memory interconnects 1950-1953, respectively. Memory interconnects 1926-1927 and 1950-1953 may utilize same or different memory access technologies. By way of example, and not limitation, processor memories 1901-1902 and GPU memories 1920-1923 may be volatile memories such as dynamic random access memories (DRAMs) (including stacked DRAMs) , Graphics DDR SDRAM (GDDR) (e.g., GDDR5, GDDR6) , or High Bandwidth Memory (HBM) and / or may be non-volatile memories such as 3D XPoint or Nano-Ram. In one embodiment, some portion of processor memories 1901-1902 may be volatile memory and another portion may be non-volatile memory (e.g., using a two-level memory (2LM) hierarchy) .

[0321] As described herein, although various processors 1905-1906 and GPUs 1910-1913 may be physically coupled to a particular memory 1901-1902, 1920-1923, respectively, a unified memory architecture may be implemented in which a same virtual system address space (also referred to as “effective address” space) is distributed among various physical memories. For example, processor memories 1901-1902 may each comprise 64GB of system memory address space and GPU memories 1920-1923 may each comprise 32GB of system memory address space (resulting in a total of 256GB addressable memory in this example) .

[0322] FIG. 19B illustrates additional details for an interconnection between a multi-core processor 1907 and a graphics acceleration module 1946 in accordance with one exemplary embodiment. Graphics acceleration module 1946 may include one or more GPU chips integrated on a line card which is coupled to processor 1907 via high-speed link 1940. Alternatively, graphics acceleration module 1946 may be integrated on a same package or chip as processor 1907.

[0323] In at least one embodiment, illustrated processor 1907 includes a plurality of cores 1960A-1960D, each with a translation lookaside buffer 1961A-1961D and one or more caches 1962A-1962D. In at least one embodiment, cores 1960A-1960D may include various other components for executing instructions and processing data which are not illustrated. Caches 1962A-1962D may comprise level 1 (L1) and level 2 (L2) caches. In addition, one or more shared caches 1956 may be included in caches 1962A-1962D and shared by sets of cores 1960A-1960D. For example, one embodiment of processor 1907 includes 24 cores,  each with its own L1 cache, twelve shared L2 caches, and twelve shared L3 caches. In this embodiment, one or more L2 and L3 caches are shared by two adjacent cores. Processor 1907 and graphics acceleration module 1946 connect with system memory 1914, which may include processor memories 1901-1902 of FIG. 19A.

[0324] Coherency is maintained for data and instructions stored in various caches 1962A-1962D, 1956 and system memory 1914 via inter-core communication over a coherence bus 1964. For example, each cache may have cache coherency logic / circuitry associated therewith to communicate to over coherence bus 1964 in response to detected reads or writes to particular cache lines. In one implementation, a cache snooping protocol is implemented over coherence bus 1964 to snoop cache accesses.

[0325] In one embodiment, a proxy circuit 1925 communicatively couples graphics acceleration module 1946 to coherence bus 1964, allowing graphics acceleration module 1946 to participate in a cache coherence protocol as a peer of cores 1960A-1960D. An interface 1935 provides connectivity to proxy circuit 1925 over high-speed link 1940 (e.g., a PCIe bus, NVLink, etc. ) and an interface 1937 connects graphics acceleration module 1946 to link 1940.

[0326] In one implementation, an accelerator integration circuit 1936 provides cache management, memory access, context management, and interrupt management services on behalf of a plurality of graphics processing engines 1931, 1932, N of graphics acceleration module 1946. Graphics processing engines 1931, 1932, N may each comprise a separate graphics processing unit (GPU) . Alternatively, graphics processing engines 1931, 1932, N may comprise different types of graphics processing engines within a GPU such as graphics execution units, media processing engines (e.g., video encoders / decoders) , samplers, and blit engines. In at least one embodiment, graphics acceleration module 1946 may be a GPU with a plurality of graphics processing engines 1931-1932, N or graphics processing engines 1931-1932, N may be individual GPUs integrated on a common package, line card, or chip.

[0327] In one embodiment, accelerator integration circuit 1936 includes a memory management unit (MMU) 1939 for performing various memory management functions such as virtual-to-physical memory translations (also referred to as effective-to-real memory translations) and memory access protocols for accessing system memory 1914. MMU 1939 may also include a translation lookaside buffer (TLB) (not shown) for caching  virtual / effective to physical / real address translations. In one implementation, a cache 1938 stores commands and data for efficient access by graphics processing engines 1931-1932, N. In one embodiment, data stored in cache 1938 and graphics memories 1933-1934, M is kept coherent with core caches 1962A-1962D, 1956 and system memory 1914. As mentioned, this may be accomplished via proxy circuit 1925 on behalf of cache 1938 and memories 1933-1934, M (e.g., sending updates to cache 1938 related to modifications / accesses of cache lines on processor caches 1962A-1962D, 1956 and receiving updates from cache 1938) .

[0328] A set of registers 1945 store context data for threads executed by graphics processing engines 1931-1932, N and a context management circuit 1948 manages thread contexts. For example, context management circuit 1948 may perform save and restore operations to save and restore contexts of various threads during contexts switches (e.g., where a first thread is saved and a second thread is stored so that a second thread can be execute by a graphics processing engine) . For example, on a context switch, context management circuit 1948 may store current register values to a designated region in memory (e.g., identified by a context pointer) . It may then restore register values when returning to a context. In one embodiment, an interrupt management circuit 1947 receives and processes interrupts received from system devices.

[0329] In one implementation, virtual / effective addresses from a graphics processing engine 1931 are translated to real / physical addresses in system memory 1914 by MMU 1939. One embodiment of accelerator integration circuit 1936 supports multiple (e.g., 4, 8, 16) graphics accelerator modules 1946 and / or other accelerator devices. Graphics accelerator module 1946 may be dedicated to a single application executed on processor 1907 or may be shared between multiple applications. In one embodiment, a virtualized graphics execution environment is presented in which resources of graphics processing engines 1931-1932, N are shared with multiple applications or virtual machines (VMs) . In at least one embodiment, resources may be subdivided into “slices” which are allocated to different VMs and / or applications based on processing requirements and priorities associated with VMs and / or applications.

[0330] In at least one embodiment, accelerator integration circuit 1936 performs as a bridge to a system for graphics acceleration module 1946 and provides address translation and system memory cache services. In addition, accelerator integration circuit 1936 may  provide virtualization facilities for a host processor to manage virtualization of graphics processing engines 1931-1932, interrupts, and memory management.

[0331] Because hardware resources of graphics processing engines 1931-1932, N are mapped explicitly to a real address space seen by host processor 1907, any host processor can address these resources directly using an effective address value. One function of accelerator integration circuit 1936, in one embodiment, is physical separation of graphics processing engines 1931-1932, N so that they appear to a system as independent units.

[0332] In at least one embodiment, one or more graphics memories 1933-1934, M are coupled to each of graphics processing engines 1931-1932, N, respectively. Graphics memories 1933-1934, M store instructions and data being processed by each of graphics processing engines 1931-1932, N. Graphics memories 1933-1934, M may be volatile memories such as DRAMs (including stacked DRAMs) , GDDR memory (e.g., GDDR5, GDDR6) , or HBM, and / or may be non-volatile memories such as 3D XPoint or Nano-Ram.

[0333] In one embodiment, to reduce data traffic over link 1940, biasing techniques are used to ensure that data stored in graphics memories 1933-1934, M is data which will be used most frequently by graphics processing engines 1931-1932, N and preferably not used by cores 1960A-1960D (at least not frequently) . Similarly, a biasing mechanism attempts to keep data needed by cores (and preferably not graphics processing engines 1931-1932, N) within caches 1962A-1962D, 1956 of cores and system memory 1914.

[0334] FIG. 19C illustrates another exemplary embodiment in which accelerator integration circuit 1936 is integrated within processor 1907. In this embodiment, graphics processing engines 1931-1932, N communicate directly over high-speed link 1940 to accelerator integration circuit 1936 via interface 1937 and interface 1935 (which, again, may be utilize any form of bus or interface protocol) . Accelerator integration circuit 1936 may perform same operations as those described with respect to FIG. 19B, but potentially at a higher throughput given its close proximity to coherence bus 1964 and caches 1962A-1962D, 1956. One embodiment supports different programming models including a dedicated-process programming model (no graphics acceleration module virtualization) and shared programming models (with virtualization) , which may include programming models which are controlled by accelerator integration circuit 1936 and programming models which are controlled by graphics acceleration module 1946.

[0335] In at least one embodiment, graphics processing engines 1931-1932, N are dedicated to a single application or process under a single operating system. In at least one embodiment, a single application can funnel other application requests to graphics processing engines 1931-1932, N, providing virtualization within a VM / partition.

[0336] In at least one embodiment, graphics processing engines 1931-1932, N, may be shared by multiple VM / application partitions. In at least one embodiment, shared models may use a system hypervisor to virtualize graphics processing engines 1931-1932, N to allow access by each operating system. For single-partition systems without a hypervisor, graphics processing engines 1931-1932, N are owned by an operating system. In at least one embodiment, an operating system can virtualize graphics processing engines 1931-1932, N to provide access to each process or application.

[0337] In at least one embodiment, graphics acceleration module 1946 or an individual graphics processing engine 1931-1932, N selects a process element using a process handle. In one embodiment, process elements are stored in system memory 1914 and are addressable using an effective address to real address translation techniques described herein. In at least one embodiment, a process handle may be an implementation-specific value provided to a host process when registering its context with graphics processing engine 1931-1932, N (that is, calling system software to add a process element to a process element linked list) . In at least one embodiment, a lower 16-bits of a process handle may be an offset of the process element within a process element linked list.

[0338] FIG. 19D illustrates an exemplary accelerator integration slice 1990. As used herein, a “slice” comprises a specified portion of processing resources of accelerator integration circuit 1936. Application effective address space 1982 within system memory 1914 stores process elements 1983. In one embodiment, process elements 1983 are stored in response to GPU invocations 1981 from applications 1980 executed on processor 1907. A process element 1983 contains process state for corresponding application 1980. A work descriptor (WD) 1984 contained in process element 1983 can be a single job requested by an application or may contain a pointer to a queue of jobs. In at least one embodiment, WD 1984 is a pointer to a job request queue in an application’s address space 1982.

[0339] Graphics acceleration module 1946 and / or individual graphics processing engines 1931-1932, N can be shared by all or a subset of processes in a system. In at least one  embodiment, an infrastructure for setting up process state and sending a WD 1984 to a graphics acceleration module 1946 to start a job in a virtualized environment may be included.

[0340] In at least one embodiment, a dedicated-process programming model is implementation-specific. In this model, a single process owns graphics acceleration module 1946 or an individual graphics processing engine 1931. Because graphics acceleration module 1946 is owned by a single process, a hypervisor initializes accelerator integration circuit 1936 for an owning partition and an operating system initializes accelerator integration circuit 1936 for an owning process when graphics acceleration module 1946 is assigned.

[0341] In operation, a WD fetch unit 1991 in accelerator integration slice 1990 fetches next WD 1984 which includes an indication of work to be done by one or more graphics processing engines of graphics acceleration module 1946. Data from WD 1984 may be stored in registers 1945 and used by MMU 1939, interrupt management circuit 1947 and / or context management circuit 1948 as illustrated. For example, one embodiment of MMU 1939 includes segment / page walk circuitry for accessing segment / page tables 1986 within OS virtual address space 1985. Interrupt management circuit 1947 may process interrupt events 1992 received from graphics acceleration module 1946. When performing graphics operations, an effective address 1993 generated by a graphics processing engine 1931-1932, N is translated to a real address by MMU 1939.

[0342] In one embodiment, a same set of registers 1945 are duplicated for each graphics processing engine 1931-1932, N and / or graphics acceleration module 1946 and may be initialized by a hypervisor or operating system. Each of these duplicated registers may be included in an accelerator integration slice 1990. Exemplary registers that may be initialized by a hypervisor are shown in Table 1.

[0343] Table 1 –Hypervisor Initialized Registers

[0344] Exemplary registers that may be initialized by an operating system are shown in Table 2.

[0345] Table 2 –Operating System Initialized Registers

[0346] In one embodiment, each WD 1984 is specific to a particular graphics acceleration module 1946 and / or graphics processing engines 1931-1932, N. It contains all information required by a graphics processing engine 1931-1932, N to do work or it can be a pointer to a memory location where an application has set up a command queue of work to be completed.

[0347] FIG. 19E illustrates additional details for one exemplary embodiment of a shared model. This embodiment includes a hypervisor real address space 1998 in which a process element list 1999 is stored. Hypervisor real address space 1998 is accessible via a hypervisor 1996 which virtualizes graphics acceleration module engines for operating system 1995.

[0348] In at least one embodiment, shared programming models allow for all or a subset of processes from all or a subset of partitions in a system to use a graphics acceleration module 1946. There are two programming models where graphics acceleration module 1946 is shared by multiple processes and partitions: time-sliced shared and graphics directed shared.

[0349] In this model, system hypervisor 1996 owns graphics acceleration module 1946 and makes its function available to all operating systems 1995. For a graphics acceleration module 1946 to support virtualization by system hypervisor 1996, graphics acceleration module 1946 may adhere to the following: 1) An application’s job request must be autonomous (that is, state does not need to be maintained between jobs) , or graphics acceleration module 1946 must provide a context save and restore mechanism. 2) An application’s job request is guaranteed by graphics acceleration module 1946 to complete in a specified amount of time, including any translation faults, or graphics acceleration module 1946 provides an ability to preempt processing of a job. 3) Graphics acceleration module 1946 must be guaranteed fairness between processes when operating in a directed shared programming model.

[0350] In at least one embodiment, application 1980 is required to make an operating system 1995 system call with a graphics acceleration module 1946 type, a work descriptor (WD) , an authority mask register (AMR) value, and a context save / restore area pointer (CSRP) . In at least one embodiment, graphics acceleration module 1946 type describes a targeted acceleration function for a system call. In at least one embodiment, graphics acceleration module 1946 type may be a system-specific value. In at least one embodiment, WD is formatted specifically for graphics acceleration module 1946 and can be in a form of a graphics acceleration module 1946 command, an effective address pointer to a user-defined structure, an effective address pointer to a queue of commands, or any other data structure to describe work to be done by graphics acceleration module 1946. In one embodiment, an AMR value is an AMR state to use for a current process. In at least one embodiment, a value passed to an operating system is similar to an application setting an AMR. If accelerator integration circuit 1936 and graphics acceleration module 1946 implementations do not support a User Authority Mask Override Register (UAMOR) , an operating system may apply a current UAMOR value to an AMR value before passing an AMR in a hypervisor call. Hypervisor 1996 may optionally apply a current Authority Mask Override Register (AMOR)  value before placing an AMR into process element 1983. In at least one embodiment, CSRP is one of registers 1945 containing an effective address of an area in an application’s address space 1982 for graphics acceleration module 1946 to save and restore context state. This pointer is optional if no state is required to be saved between jobs or when a job is preempted. In at least one embodiment, context save / restore area may be pinned system memory.

[0351] Upon receiving a system call, operating system 1995 may verify that application 1980 has registered and been given authority to use graphics acceleration module 1946. Operating system 1995 then calls hypervisor 1996 with information shown in Table 3.

[0352] Table 3 –OS to Hypervisor Call Parameters

[0353] Upon receiving a hypervisor call, hypervisor 1996 verifies that operating system 1995 has registered and been given authority to use graphics acceleration module 1946. Hypervisor 1996 then puts process element 1983 into a process element linked list for a corresponding graphics acceleration module 1946 type. A process element may include information shown in Table 4.

[0354] Table 4 –Process Element Information

[0355] In at least one embodiment, hypervisor initializes a plurality of accelerator integration slice 1990 registers 1945.

[0356] As illustrated in FIG. 19F, in at least one embodiment, a unified memory is used, addressable via a common virtual memory address space used to access physical processor memories 1901-1902 and GPU memories 1920-1923. In this implementation, operations executed on GPUs 1910-1913 utilize a same virtual / effective memory address space to access processor memories 1901-1902 and vice versa, thereby simplifying programmability. In one embodiment, a first portion of a virtual / effective address space is allocated to processor memory 1901, a second portion to second processor memory 1902, a third portion to GPU memory 1920, and so on. In at least one embodiment, an entire virtual / effective memory space (sometimes referred to as an effective address space) is thereby distributed across each of processor memories 1901-1902 and GPU memories 1920-1923, allowing any processor or GPU to access any physical memory with a virtual address mapped to that memory.

[0357] In one embodiment, bias / coherence management circuitry 1994A-1994E within one or more of MMUs 1939A-1939E ensures cache coherence between caches of one or  more host processors (e.g., 1905) and GPUs 1910-1913 and implements biasing techniques indicating physical memories in which certain types of data should be stored. While multiple instances of bias / coherence management circuitry 1994A-1994E are illustrated in FIG. 19F, bias / coherence circuitry may be implemented within an MMU of one or more host processors 1905 and / or within accelerator integration circuit 1936.

[0358] One embodiment allows GPU-attached memory 1920-1923 to be mapped as part of system memory, and accessed using shared virtual memory (SVM) technology, but without suffering performance drawbacks associated with full system cache coherence. In at least one embodiment, an ability for GPU-attached memory 1920-1923 to be accessed as system memory without onerous cache coherence overhead provides a beneficial operating environment for GPU offload. This arrangement allows host processor 1905 software to setup operands and access computation results, without overhead of tradition I / O DMA data copies. Such traditional copies involve driver calls, interrupts and memory mapped I / O (MMIO) accesses that are all inefficient relative to simple memory accesses. In at least one embodiment, an ability to access GPU attached memory 1920-1923 without cache coherence overheads can be critical to execution time of an offloaded computation. In cases with substantial streaming write memory traffic, for example, cache coherence overhead can significantly reduce an effective write bandwidth seen by a GPU 1910-1913. In at least one embodiment, efficiency of operand setup, efficiency of results access, and efficiency of GPU computation may play a role in determining effectiveness of a GPU offload.

[0359] In at least one embodiment, selection of GPU bias and host processor bias is driven by a bias tracker data structure. A bias table may be used, for example, which may be a page-granular structure (i.e., controlled at a granularity of a memory page) that includes 1 or 2 bits per GPU-attached memory page. In at least one embodiment, a bias table may be implemented in a stolen memory range of one or more GPU-attached memories 1920-1923, with or without a bias cache in GPU 1910-1913 (e.g., to cache frequently / recently used entries of a bias table) . Alternatively, an entire bias table may be maintained within a GPU.

[0360] In at least one embodiment, a bias table entry associated with each access to GPU-attached memory 1920-1923 is accessed prior to actual access to a GPU memory, causing the following operations. First, local requests from GPU 1910-1913 that find their page in GPU bias are forwarded directly to a corresponding GPU memory 1920-1923. Local requests from a GPU that find their page in host bias are forwarded to processor 1905 (e.g., over a high- speed link as discussed above) . In one embodiment, requests from processor 1905 that find a requested page in host processor bias complete a request like a normal memory read. Alternatively, requests directed to a GPU-biased page may be forwarded to GPU 1910-1913. In at least one embodiment, a GPU may then transition a page to a host processor bias if it is not currently using a page. In at least one embodiment, bias state of a page can be changed either by a software-based mechanism, a hardware-assisted software-based mechanism, or, for a limited set of cases, a purely hardware-based mechanism.

[0361] One mechanism for changing bias state employs an API call (e.g., OpenCL) , which, in turn, calls a GPU’s device driver which, in turn, sends a message (or enqueues a command descriptor) to a GPU directing it to change a bias state and, for some transitions, perform a cache flushing operation in a host. In at least one embodiment, cache flushing operation is used for a transition from host processor 1905 bias to GPU bias, but is not for an opposite transition.

[0362] In one embodiment, cache coherency is maintained by temporarily rendering GPU-biased pages uncacheable by host processor 1905. To access these pages, processor 1905 may request access from GPU 1910 which may or may not grant access right away. Thus, to reduce communication between processor 1905 and GPU 1910 it is beneficial to ensure that GPU-biased pages are those which are required by a GPU but not host processor 1905 and vice versa.

[0363] FIG. 20 illustrates exemplary integrated circuits and associated graphics processors that may be fabricated using one or more IP cores, according to various embodiments described herein. In addition to what is illustrated, other logic and circuits may be included in at least one embodiment, including additional graphics processors / cores, peripheral interface controllers, or general-purpose processor cores.

[0364] FIG. 20 is a block diagram illustrating an exemplary system on a chip integrated circuit 2000 that may be fabricated using one or more IP cores, according to at least one embodiment. In at least one embodiment, one or more IP cores can be used to perform 5G new radio (5G-NR) operations for a 5G network, such as a 5G network described with respect to and / or illustrated in at least one of FIGS. 1-12B. In at least one embodiment, one or more IP cores can be used to carry out operations for a 5G Radio Access Network (5G RAN) of a 5G network, such as a 5G network described with respect to and / or illustrated in at least  one of FIGS. 1-12B. In at least one embodiment, integrated circuit 2000 includes one or more application processor (s) 2005 (e.g., CPUs) , at least one graphics processor 2010, and may additionally include an image processor 2015 and / or a video processor 2020, any of which may be a modular IP core. In at least one embodiment, integrated circuit 2000 includes peripheral or bus logic including a USB controller 2025, UART controller 2030, an SPI / SDIO controller 2035, and an I. sup. 2S / I. sup. 2C controller 2040. In at least one embodiment, integrated circuit 2000 can include a display device 2045 coupled to one or more of a high-definition multimedia interface (HDMI) controller 2050 and a mobile industry processor interface (MIPI) display interface 2055. In at least one embodiment, storage may be provided by a flash memory subsystem 2060 including flash memory and a flash memory controller. In at least one embodiment, memory interface may be provided via a memory controller 2065 for access to SDRAM or SRAM memory devices. In at least one embodiment, some integrated circuits additionally include an embedded security engine 2070.

[0365] In at least one embodiment, one or more embodiments depicted in and / or described with respect to FIGS. 1-12B may incorporate one or more embodiments depicted in and / or described with respect to FIG. 20. In at least one embodiment, at least a portion of at least one method, at least a portion of at least one component, and / or at least a portion of at least one system illustrated in FIG. 20 and / or described with respect thereto, may be used to implement system 100, server (s) 102, management system 110, API (s) 114, base station (s) 120, DU (s) 150, RU (s) 160, FH interface (s) 182, API 500, API 700, API 900, process 600, process 800, process 1000, and / or process 1100. In at least one embodiment, at least a portion of at least one method, at least a portion of at least one component, and / or at least a portion of at least one system illustrated in FIG. 20 and / or described with respect thereto, may be used to implement one or more processors and / or one or more circuits to perform an application programming interface (API) to cause configuration information of one or more radio units to be stored, and / or perform at least one other operation described herein. In at least one embodiment, at least a portion of at least one method, at least a portion of at least one component, and / or at least a portion of at least one system illustrated in FIG. 20 and / or described with respect thereto, may be used to implement one or more processors and / or one or more circuits to perform an application programming interface (API) to cause configuration information of one or more radio units to be indicated based, at least in part, on one or more radio unit identifiers, and / or perform at least one other operation described herein. In at least one embodiment, one or more embodiments depicted in and / or described  with respect to FIG. 20 may incorporate any of one or more embodiments depicted in and / or described with respect to FIGS. 1-12B. In at least one embodiment, at least one of system 100, server (s) 102, management system 110, API (s) 114, base station (s) 120, DU (s) 150, RU (s) 160, FH interface (s) 182, API 500, API 700, API 900, process 600, process 800, process 1000, and / or process 1100 may be used to implement at least a portion of at least one method, at least a portion of at least one component, and / or at least a portion of at least one system illustrated in FIG. 20 and / or described with respect thereto.

[0366] FIGS. 21A-21B illustrate exemplary integrated circuits and associated graphics processors that may be fabricated using one or more IP cores, according to various embodiments described herein. In addition to what is illustrated, other logic and circuits may be included in at least one embodiment, including additional graphics processors / cores, peripheral interface controllers, or general-purpose processor cores.

[0367] FIGS. 21A-21B are block diagrams illustrating exemplary graphics processors for use within an SoC, according to embodiments described herein. FIG. 21A illustrates an exemplary graphics processor 2110 of a system on a chip integrated circuit that may be fabricated using one or more IP cores, according to at least one embodiment. FIG. 21B illustrates an additional exemplary graphics processor 2140 of a system on a chip integrated circuit that may be fabricated using one or more IP cores, according to at least one embodiment. In at least one embodiment, graphics processor 2110 of FIG. 21A is a low power graphics processor core. In at least one embodiment, graphics processor 2140 of FIG. 21B is a higher performance graphics processor core. In at least one embodiment, each of graphics processors 2110, 2140 can be variants of graphics processor 2010 of FIG. 20.

[0368] In at least one embodiment, graphics processor 2110 includes a vertex processor 2105 and one or more fragment processor (s) 2115A-2115N (e.g., 2115A, 2115B, 2115C, 2115D, through 2115N-1, and 2115N) . In at least one embodiment, graphics processor 2110 can execute different shader programs via separate logic, such that vertex processor 2105 is optimized to execute operations for vertex shader programs, while one or more fragment processor (s) 2115A-2115N execute fragment (e.g., pixel) shading operations for fragment or pixel shader programs. In at least one embodiment, vertex processor 2105 performs a vertex processing stage of a 3D graphics pipeline and generates primitives and vertex data. In at least one embodiment, fragment processor (s) 2115A-2115N use primitive and vertex data generated by vertex processor 2105 to produce a framebuffer that is displayed on a display  device. In at least one embodiment, fragment processor (s) 2115A-2115N are optimized to execute fragment shader programs as provided for in an OpenGL API, which may be used to perform similar operations as a pixel shader program as provided for in a Direct 3D API.

[0369] In at least one embodiment, graphics processor 2110 additionally includes one or more memory management units (MMUs) 2120A-2120B, cache (s) 2125A-2125B, and circuit interconnect (s) 2130A-2130B. In at least one embodiment, one or more MMU (s) 2120A-2120B provide for virtual to physical address mapping for graphics processor 2110, including for vertex processor 2105 and / or fragment processor (s) 2115A-2115N, which may reference vertex or image / texture data stored in memory, in addition to vertex or image / texture data stored in one or more cache (s) 2125A-2125B. In at least one embodiment, one or more MMU (s) 2120A-2120B may be synchronized with other MMUs within system, including one or more MMUs associated with one or more application processor (s) 2005, image processors 2015, and / or video processors 2020 of FIG. 20, such that each processor 2005-2020 can participate in a shared or unified virtual memory system. In at least one embodiment, one or more circuit interconnect (s) 2130A-2130B enable graphics processor 2110 to interface with other IP cores within SoC, either via an internal bus of SoC or via a direct connection.

[0370] In at least one embodiment, graphics processor 2140 includes one or more MMU (s) 2120A-2120B, caches 2125A-2125B, and circuit interconnects 2130A-2130B of graphics processor 2110 of FIG. 21A. In at least one embodiment, graphics processor 2140 includes one or more shader core (s) 2155A-2155N (e.g., 2155A, 2155B, 2155C, 2155D, 2155E, 2155F, through 2155N-1, and 2155N) , which provides for a unified shader core architecture in which a single core or type or core can execute all types of programmable shader code, including shader program code to implement vertex shaders, fragment shaders, and / or compute shaders. In at least one embodiment, a number of shader cores can vary. In at least one embodiment, graphics processor 2140 includes an inter-core task manager 2145, which acts as a thread dispatcher to dispatch execution threads to one or more shader cores 2155A-2155N and a tiling unit 2158 to accelerate tiling operations for tile-based rendering, in which rendering operations for a scene are subdivided in image space, for example to exploit local spatial coherence within a scene or to optimize use of internal caches.

[0371] In at least one embodiment, one or more embodiments depicted in and / or described with respect to FIGS. 1-12B may incorporate one or more embodiments depicted in and / or described with respect to FIG. 21. In at least one embodiment, at least a portion of at  least one method, at least a portion of at least one component, and / or at least a portion of at least one system illustrated in FIG. 21 and / or described with respect thereto, may be used to implement system 100, server (s) 102, management system 110, API (s) 114, base station (s) 120, DU (s) 150, RU (s) 160, FH interface (s) 182, API 500, API 700, API 900, process 600, process 800, process 1000, and / or process 1100. In at least one embodiment, at least a portion of at least one method, at least a portion of at least one component, and / or at least a portion of at least one system illustrated in FIG. 21 and / or described with respect thereto, may be used to implement one or more processors and / or one or more circuits to perform an application programming interface (API) to cause configuration information of one or more radio units to be stored, and / or perform at least one other operation described herein. In at least one embodiment, at least a portion of at least one method, at least a portion of at least one component, and / or at least a portion of at least one system illustrated in FIG. 21 and / or described with respect thereto, may be used to implement one or more processors and / or one or more circuits to perform an application programming interface (API) to cause configuration information of one or more radio units to be indicated based, at least in part, on one or more radio unit identifiers, and / or perform at least one other operation described herein. In at least one embodiment, one or more embodiments depicted in and / or described with respect to FIG. 21 may incorporate any of one or more embodiments depicted in and / or described with respect to FIGS. 1-12B. In at least one embodiment, at least one of system 100, server (s) 102, management system 110, API (s) 114, base station (s) 120, DU (s) 150, RU (s) 160, FH interface (s) 182, API 500, API 700, API 900, process 600, process 800, process 1000, and / or process 1100 may be used to implement at least a portion of at least one method, at least a portion of at least one component, and / or at least a portion of at least one system illustrated in FIG. 21 and / or described with respect thereto.

[0372] FIGS. 22A-22B illustrate additional exemplary graphics processor logic according to embodiments described herein. FIG. 22A illustrates a graphics core 2200 that may be included within graphics processor 2010 of FIG. 20, in at least one embodiment, and may be a unified shader core 2155A-2155N as in FIG. 21B in at least one embodiment. FIG. 22B illustrates a highly-parallel general-purpose graphics processing unit 2230 suitable for deployment on a multi-chip module in at least one embodiment.

[0373] In at least one embodiment, graphics core 2200 includes a shared instruction cache 2202, a texture unit 2218, and a cache / shared memory 2220 that are common to  execution resources within graphics core 2200. In at least one embodiment, graphics core 2200 can include multiple slices 2201A-2201N or partition for each core, and a graphics processor can include multiple instances of graphics core 2200. Slices 2201A-2201N can include support logic including a local instruction cache 2204A-2204N, a thread scheduler 2206A-2206N, a thread dispatcher 2208A-2208N, and a set of registers 2210A-2210N. In at least one embodiment, slices 2201A-2201N can include a set of additional function units (AFUs 2212A-2212N) , floating-point units (FPU 2214A-2214N) , integer arithmetic logic units (ALUs 2216-2216N) , address computational units (ACU 2213A-2213N) , double-precision floating-point units (DPFPU 2215A-2215N) , and matrix processing units (MPU 2217A-2217N) .

[0374] In at least one embodiment, FPUs 2214A-2214N can perform single-precision (32-bit) and half-precision (16-bit) floating point operations, while DPFPUs 2215A-2215N perform double precision (64-bit) floating point operations. In at least one embodiment, ALUs 2216A-2216N can perform variable precision integer operations at 8-bit, 16-bit, and 32-bit precision, and can be configured for mixed precision operations. In at least one embodiment, MPUs 2217A-2217N can also be configured for mixed precision matrix operations, including half-precision floating point and 8-bit integer operations. In at least one embodiment, MPUs 2217-2217N can perform a variety of matrix operations to accelerate machine learning application frameworks, including enabling support for accelerated general matrix to matrix multiplication (GEMM) . In at least one embodiment, AFUs 2212A-2212N can perform additional logic operations not supported by floating-point or integer units, including trigonometric operations (e.g., Sine, Cosine, etc. ) .

[0375] In at least one embodiment, one or more embodiments depicted in and / or described with respect to FIGS. 1-12B may incorporate one or more embodiments depicted in and / or described with respect to FIG. 22A. In at least one embodiment, at least a portion of at least one method, at least a portion of at least one component, and / or at least a portion of at least one system illustrated in FIG. 22A and / or described with respect thereto, may be used to implement system 100, server (s) 102, management system 110, API (s) 114, base station (s) 120, DU (s) 150, RU (s) 160, FH interface (s) 182, API 500, API 700, API 900, process 600, process 800, process 1000, and / or process 1100. In at least one embodiment, at least a portion of at least one method, at least a portion of at least one component, and / or at least a portion of at least one system illustrated in FIG. 22A and / or described with respect thereto,  may be used to implement one or more processors and / or one or more circuits to perform an application programming interface (API) to cause configuration information of one or more radio units to be stored, and / or perform at least one other operation described herein. In at least one embodiment, at least a portion of at least one method, at least a portion of at least one component, and / or at least a portion of at least one system illustrated in FIG. 22A and / or described with respect thereto, may be used to implement one or more processors and / or one or more circuits to perform an application programming interface (API) to cause configuration information of one or more radio units to be indicated based, at least in part, on one or more radio unit identifiers, and / or perform at least one other operation described herein. In at least one embodiment, one or more embodiments depicted in and / or described with respect to FIG. 22A may incorporate any of one or more embodiments depicted in and / or described with respect to FIGS. 1-12B. In at least one embodiment, at least one of system 100, server (s) 102, management system 110, API (s) 114, base station (s) 120, DU (s) 150, RU (s) 160, FH interface (s) 182, API 500, API 700, API 900, process 600, process 800, process 1000, and / or process 1100 may be used to implement at least a portion of at least one method, at least a portion of at least one component, and / or at least a portion of at least one system illustrated in FIG. 22A and / or described with respect thereto.

[0376] FIG. 22B illustrates a general-purpose processing unit (GPGPU) 2230 that can be configured to enable highly-parallel compute operations to be performed by an array of graphics processing units, in at least one embodiment. In at least one embodiment, GPGPU 2230 can be linked directly to other instances of GPGPU 2230 to create a multi-GPU cluster to improve training speed for deep neural networks. In at least one embodiment, GPGPU 2230 includes a host interface 2232 to enable a connection with a host processor. In at least one embodiment, host interface 2232 is a PCI Express interface. In at least one embodiment, host interface 2232 can be a vendor specific communications interface or communications fabric. In at least one embodiment, GPGPU 2230 receives commands from a host processor and uses a global scheduler 2234 to distribute execution threads associated with those commands to a set of compute clusters 2236A-2236H. In at least one embodiment, compute clusters 2236A-2236H share a cache memory 2238. In at least one embodiment, cache memory 2238 can serve as a higher-level cache for cache memories within compute clusters 2236A-2236H. In at least one embodiment, GPGPU 2230 can be configured to provide hardware implementation for a 5G network, such as a 5G network described with respect to and / or illustrated in at least one of FIGS. 1-12B, to provide capabilities that include, but are  not limited to, wireless baseband processing, 5G-NR-related operations, virtualized 5G-RAN, and other such capabilities.

[0377] In at least one embodiment, GPGPU 2230 includes memory 2244A-2244B coupled with compute clusters 2236A-2236H via a set of memory controllers 2242A-2242B. In at least one embodiment, memory 2244A-2244B can include various types of memory devices including dynamic random access memory (DRAM) or graphics random access memory, such as synchronous graphics random access memory (SGRAM) , including graphics double data rate (GDDR) memory.

[0378] In at least one embodiment, compute clusters 2236A-2236H each include a set of graphics cores, such as graphics core 2200 of FIG. 22A, which can include multiple types of integer and floating point logic units that can perform computational operations at a range of precisions including suited for machine learning computations. For example, in at least one embodiment, at least a subset of floating point units in each of compute clusters 2236A-2236H can be configured to perform 16-bit or 32-bit floating point operations, while a different subset of floating point units can be configured to perform 64-bit floating point operations.

[0379] In at least one embodiment, multiple instances of GPGPU 2230 can be configured to operate as a compute cluster. In at least one embodiment, communication used by compute clusters 2236A-2236H for synchronization and data exchange varies across embodiments. In at least one embodiment, multiple instances of GPGPU 2230 communicate over host interface 2232. In at least one embodiment, GPGPU 2230 includes an I / O hub 2239 that couples GPGPU 2230 with a GPU link 2240 that enables a direct connection to other instances of GPGPU 2230. In at least one embodiment, GPU link 2240 is coupled to a dedicated GPU-to-GPU bridge that enables communication and synchronization between multiple instances of GPGPU 2230. In at least one embodiment GPU link 2240 couples with a high-speed interconnect to transmit and receive data to other GPGPUs or parallel processors. In at least one embodiment, multiple instances of GPGPU 2230 are located in separate data processing systems and communicate via a network device that is accessible via host interface 2232. In at least one embodiment GPU link 2240 can be configured to enable a connection to a host processor in addition to or as an alternative to host interface 2232.

[0380] In at least one embodiment, GPGPU 2230 can be configured to train neural networks. In at least one embodiment, GPGPU 2230 can be used within an inferencing platform. In at least one embodiment, in which GPGPU 2230 is used for inferencing, GPGPU may include fewer compute clusters 2236A-2236H relative to when GPGPU is used for training a neural network. In at least one embodiment, memory technology associated with memory 2244A-2244B may differ between inferencing and training configurations, with higher bandwidth memory technologies devoted to training configurations. In at least one embodiment, inferencing configuration of GPGPU 2230 can support inferencing specific instructions. For example, in at least one embodiment, an inferencing configuration can provide support for one or more 8-bit integer dot product instructions, which may be used during inferencing operations for deployed neural networks.

[0381] In at least one embodiment, one or more embodiments depicted in and / or described with respect to FIGS. 1-12B may incorporate one or more embodiments depicted in and / or described with respect to FIG. 22B. In at least one embodiment, at least a portion of at least one method, at least a portion of at least one component, and / or at least a portion of at least one system illustrated in FIG. 22B and / or described with respect thereto, may be used to implement system 100, server (s) 102, management system 110, API (s) 114, base station (s) 120, DU (s) 150, RU (s) 160, FH interface (s) 182, API 500, API 700, API 900, process 600, process 800, process 1000, and / or process 1100. In at least one embodiment, at least a portion of at least one method, at least a portion of at least one component, and / or at least a portion of at least one system illustrated in FIG. 22B and / or described with respect thereto, may be used to implement one or more processors and / or one or more circuits to perform an application programming interface (API) to cause configuration information of one or more radio units to be stored, and / or perform at least one other operation described herein. In at least one embodiment, at least a portion of at least one method, at least a portion of at least one component, and / or at least a portion of at least one system illustrated in FIG. 22B and / or described with respect thereto, may be used to implement one or more processors and / or one or more circuits to perform an application programming interface (API) to cause configuration information of one or more radio units to be indicated based, at least in part, on one or more radio unit identifiers, and / or perform at least one other operation described herein. In at least one embodiment, one or more embodiments depicted in and / or described with respect to FIG. 22B may incorporate any of one or more embodiments depicted in and / or described with respect to FIGS. 1-12B. In at least one embodiment, at least one of  system 100, server (s) 102, management system 110, API (s) 114, base station (s) 120, DU (s) 150, RU (s) 160, FH interface (s) 182, API 500, API 700, API 900, process 600, process 800, process 1000, and / or process 1100 may be used to implement at least a portion of at least one method, at least a portion of at least one component, and / or at least a portion of at least one system illustrated in FIG. 22B and / or described with respect thereto.

[0382] FIG. 23 is a block diagram illustrating a computing system 2300 according to at least one embodiment. In at least one embodiment, computing system 2300 includes a processing subsystem 2301 having one or more processor (s) 2302 and a system memory 2304 communicating via an interconnection path that may include a memory hub 2305. In at least one embodiment, memory hub 2305 may be a separate component within a chipset component or may be integrated within one or more processor (s) 2302. In at least one embodiment, memory hub 2305 couples with an I / O subsystem 2311 via a communication link 2306. In at least one embodiment, I / O subsystem 2311 includes an I / O hub 2307 that can enable computing system 2300 to receive input from one or more input device (s) 2308. In at least one embodiment, I / O hub 2307 can enable a display controller, which may be included in one or more processor (s) 2302, to provide outputs to one or more display device (s) 2310A. In at least one embodiment, one or more display device (s) 2310A coupled with I / O hub 2307 can include a local, internal, or embedded display device.

[0383] In at least one embodiment, processing subsystem 2301 includes one or more parallel processor (s) 2312 coupled to memory hub 2305 via a bus or other communication link 2313. In at least one embodiment, communication link 2313 may be one of any number of standards based communication link technologies or protocols, such as, but not limited to PCI Express, or may be a vendor specific communications interface or communications fabric. In at least one embodiment, one or more parallel processor (s) 2312 form a computationally focused parallel or vector processing system that can include a large number of processing cores and / or processing clusters, such as a many integrated core (MIC) processor. In at least one embodiment, one or more parallel processor (s) 2312 form a graphics processing subsystem that can output pixels to one of one or more display device (s) 2310A coupled via I / O Hub 2307. In at least one embodiment, one or more parallel processor (s) 2312 can also include a display controller and display interface (not shown) to enable a direct connection to one or more display device (s) 2310B.

[0384] In at least one embodiment, a system storage unit 2314 can connect to I / O hub 2307 to provide a storage mechanism for computing system 2300. In at least one embodiment, an I / O switch 2316 can be used to provide an interface mechanism to enable connections between I / O hub 2307 and other components, such as a network adapter 2318 and / or wireless network adapter 2319 that may be integrated into platform, and various other devices that can be added via one or more add-in device (s) 2320. In at least one embodiment, network adapter 2318 can be an Ethernet adapter or another wired network adapter. In at least one embodiment, wireless network adapter 2319 can include one or more of a Wi-Fi, Bluetooth, near field communication (NFC) , or other network device that includes one or more wireless radios. In at least on embodiment, an example of computing system 2300 can be used to implement one or more server (s) 102 (as seen in FIG. 1) . In at least on embodiment, an I / O switch 2316 can be used to provide an interface mechanism to enable connections between I / O hub 2307 and other components, such as a network adapter 2318 and / or wireless network adapter 2319 that may be integrated into platform, and further provide capabilities to communicate data traffic over a 5G network, such as a 5G network described with respect to and / or illustrated in at least one of FIGS. 1-12B.

[0385] In at least one embodiment, computin...

Claims

1.A processor comprising:one or more circuits to perform an application programming interface (API) to cause configuration information of one or more radio units to be stored.2.The processor of claim 1, wherein the one or more circuits are to obtain the configuration information based, at least in part, on one or more values received from at least one of the one or more radio units.3.The processor of claim 1, wherein the configuration information is to be stored in memory of a base station comprising the one or more radio units.4.The processor of claim 1, wherein the one or more circuits are to manage one or more operations with respect to at least a portion of a fifth generation (5G) network.5.The processor of claim 1, wherein the configuration information comprises information to configure at least one fronthaul interface to enable communication between the one or more radio units and at least one distribution unit.6.The processor of claim 1, wherein the configuration information is to include at least one of a number of antennas, delay information, or timing information.7.A system comprising:one or more processors to perform an application programming interface (API) to cause configuration information of one or more radio units to be stored.8.The system of claim 7, wherein storing the configuration information comprises updating one or more of data models stored by at least one base station.9.The system of claim 7, further comprising:a base station to use the configuration information to configure an interface to enable communication between the one or more radio units and one or more distribution units.10.The system of claim 7, wherein the one or more processors are to modify at least one of the one or more radio units based, at least in part, on the configuration information.11.The system of claim 7, wherein the one or more processors are to implement one or more distribution units to perform at least one API to obtain the configuration information.12.The system of claim 7, wherein the one or more processors are to implement the one or more radio units, which after power up, are to provide at least one value to the one or more processors to use to obtain the configuration information.13.A method comprising:performing, by one or more circuits, an application programming interface (API) to cause configuration information of one or more radio units to be stored.14.A method of claim 13, further comprising:updating a YANG data tree model after storing the configuration information.15.A method of claim 13, further comprising:using the configuration information to modify at least one of the one or more radio units.16.The method of claim 13, further comprising:obtaining the configuration information based, at least in part, on one or more values received from at least one of the one or more radio units.17.The method of claim 13, further comprising:storing the configuration information in memory of a base station comprising the one or more radio units.18.The method of claim 13, further comprising:using the configuration information to configure an interface to enable communication between the one or more radio units and one or more distribution units.19.The method of claim 13, further comprising:performing at least one other API to obtain the configuration information; andusing the configuration information obtained by the at least one other API to modify at least one of the one or more radio units.20.The method of claim 13, further comprising:sending at least one value from a particular radio unit of the one or more radio units triggered by performance by the particular radio unit of a power up operation, wherein the at least one value is to be used to obtain the configuration information.21.A processor comprising: one or more circuits to perform an application programming interface (API) to cause configuration information of one or more radio units to be indicated based, at least in part, on one or more radio unit identifiers.22.The processor of claim 21, wherein the one or more circuits are to store the configuration information to configure an interface to cause the one or more radio units to communicate with one or more distribution units.23.The processor of claim 21, wherein the processor is comprised in at least one of a base station or at least one server connected to the base station.24.The processor of claim 21, wherein the one or more circuits are to perform the API in response to receipt of the one or more radio unit identifiers from the one or more radio units.25.The processor of claim 21, wherein the one or more circuits are to store the configuration information to be used by one or more distribution units to configure the one or more radio units.26.The processor of claim 21, wherein the one or more circuits are to use the configuration information to configure the one or more radio units to communicate radio traffic over a fifth generation (5G) network.27.The processor of claim 21, wherein the one or more circuits are to store the configuration information in a data storage of a physical layer of a communication network.28.A system comprising:one or more processors to perform an application programming interface (API) to cause configuration information of one or more radio units to be indicated based, at least in part, on one or more radio unit identifiers.29.The system of claim 28, wherein the one or more processors are to implement an interface to be configured at least in part by the configuration information, the interface to enable communication between the one or more radio units and one or more distribution units after the interface is configured.30.The system of claim 28, wherein the one or more processors are to perform the API in response to receipt of the one or more radio unit identifiers from the one or more radio units.31.The system of claim 28, wherein the one or more processors are to store the configuration information to be used by one or more distribution units to configure the one or more radio units.32.The system of claim 28, wherein the one or more processors are to retrieve the configuration information from a data storage of a physical layer of a communication network and use retrieved information to configure at least one component of the communication network.33.The system of claim 28, wherein the one or more processors are to use the configuration information to configure the one or more radio units to communicate radio traffic over a fifth generation (5G) network.34.A method comprising:performing, by one or more circuits, an application programming interface (API) to cause configuration information of one or more radio units to be indicated based, at least in part, on one or more radio unit identifiers.35.A method of claim 34, further comprising,configuring, by the one or more circuits, an interface to enable communication between the one or more radio units and one or more distribution units.36.A method of claim 34, further comprising:receiving, by the one or more circuits, the one or more radio unit identifiers from the one or more radio units before the one or more circuits perform the API.37.A method of claim 34, further comprising:retrieving, by the one or more circuits, the configuration information from a data storage of a physical layer of a communication network; andusing the retrieved configuration information to configure the one or more radio units to communicate using the communication network.38.A method of claim 34, further comprising:using, by the one or more circuits, the configuration information to configure the one or more radio units to communicate radio traffic over a fifth generation (5G) network.39.A method of claim 34, further comprising:using one or more distribution units to configure the one or more radio units based at least in part on the configuration information.40.A method of claim 34, further comprising:storing, by the one or more circuits, the configuration information to be used to configure the one or more radio units; andupdating, by the one or more circuits, the stored configuration information to be used to update configuration of the one or more radio units.

Images