Termination structure of a super-junction metal-oxide semiconductor

Abstract

A semiconductor configuration arranged for embodying a super-junction Metal-Oxide Semiconductor, MOS, field-effect transistor, FET, comprising: a base layer having a first conductivity type, an epitaxial layer provided on the base layer, wherein the epitaxial layer comprising: a first epitaxial sublayer having said first conductivity type, wherein the first epitaxial sublayer is provided on the base layer, and wherein the first epitaxial sublayer has a first epitaxial layer doping concentration; a second epitaxial sublayer having said first conductivity type, wherein said second epitaxial sublayer is provided on the first epitaxial sublayer, and wherein the second epitaxial sublayer has a second epitaxial layer doping concentration; a cap epitaxial layer having said first conductivity type, wherein said cap epitaxial layer is provided on the epitaxial layer, and wherein the cap epitaxial layer has a cap epitaxial layer doping concentration, wherein the cap epitaxial layer doping concentration is lower than the first epitaxial layer doping concentration and the second epitaxial layer doping concentration.

Description

TERMINATION STRUCTURE OF A SUPER-JUNCTION METAL-OXIDE SEMICONDUCTORTechnical Field

[0001] The present disclosure relates to the field of semiconductor devices and, more specifically, to semiconductor configuration having an improved charge balance.Background

[0002] Super-junction metal-oxide-semiconductor, MOS, field-effect transistors, FETs, represent an advancement in power semiconductor technology, offering improved performance and efficiency for high-voltage and high-power applications. Understanding the functioning of super-junction MOSFETs may require a comprehensive exploration of their operating principles, fabrication techniques, and advantages over conventional MOSFETs.

[0003] At the heart of a super-junction MOSFETs lies a structure designed to optimize parameters such as breakdown voltage, BV, on-state resistance, and switching performance. Unlike conventional planar MOSFETs, which utilize a simple homojunction structure, super-junction MOSFETs leverage a complex architecture comprising alternating P-type and N-type doped regions within the semiconductor substrate.

[0004] The fundamental operation of a super-junction MOSFET begins with the application of a gate voltage, to the gate electrode, which creates an electric field perpendicular to the semiconductor surface. This electric field controls the conductivity of the semiconductor channel located between the source and drain terminals. When the gate voltage exceeds a certain threshold, known as the threshold voltage, the MOSFET enters the "on" state, allowing current to flow between the source and drain terminals through the channel.

[0005] An aspect of super-junction MOSFETs lies in their ability to withstand high voltages while minimizing on-state resistance. This is achieved through the careful design of the super-junction structure, which exploits the principles of field shaping and charge balance.

[0006] To create the super-junction structure, advanced semiconductor fabrication techniques such as deep trench isolation and epitaxial growth may be employed. The fabrication process begins with growing epitaxial layers on a base layer, in the epitaxial layers deep trenches are created. These trenches are then filled with alternating P-type or N-type dopants through processes like ion implantation or epitaxial deposition, forming a periodic lattice-like structure.

[0007] The alternating doping profile within the trenches helps to distribute the electric field more evenly across the device, preventing localized high-field regions that can lead to premature breakdown. Additionally, the super-junction structure enables charge balance, wherein the positive and negative charges within the device cancel each other out, further enhancing the breakdown voltage capabilities.

[0008] Super-junction MOSFETs offer several advantages over traditional MOSFETs, including higher breakdown voltages, lower on-state resistances, and reduced switching losses. These benefits make them ideal for a wide range of (high) power electronics applications, including switch-mode power supplies, motor drives, renewable energy systems, and electric vehicles.

[0009] A super-junction MOSFETs include a termination region, which is located at the periphery of the active area of the super-junction MOSFET. Its primary function is to manage the electric field distribution at the edges of the device to prevent premature breakdown. This region ensures that the high voltage does not concentrate at the edges, which could otherwise lead to failure. The design of the termination region involves creating a gradual reduction in electric field strength from the high voltage regions to the low voltage regions.

[0010] The charge balance between the n-type and p-type regions in the drift region is of importance. The charge balance ensures that the depletion regions from these doped areas extend fully and uniformly when a reverse bias is applied, leading to a higher breakdown voltage. The termination region may be designed to maintain this charge balance. If the termination is not properly designed, it can lead to  imbalanced charge distribution, resulting in reduced breakdown voltage and higher leakage currents and higher on-resistance.

[0011] However, the breakdown voltage may be low because the charge balance is disrupted at the top of the silicon. This disruption is due to the differing solubility of boron and phosphorus in the corresponding oxide. At the top of the silicon, the phosphorus concentration is higher than in the internal body, while the boron concentration is lower. This disparity results in an interruption of the charge balance.

[0012] To address this charge imbalance, extra boron can be implanted into the termination region p-type pillars to achieve charge balance at the top of the silicon. This process increases the concentrations of boron at the surface compared to the internal body.

[0013] However, designing this termination region to improve charge balance is increasingly challenging as the N and P-pillar dosages rise, making the charge balance more susceptible to interruption. Additionally, implanting the extra boron is difficult because high-resolution p-body masks are required to achieve the desired boron concentration at the surface.Summary

[0014] It would be advantageous to achieve a MOSFET design such that the charge balance is improved and therefore being able to achieve a higher breakdown voltage, which may be of importance to high-power applications and to do this in a cost efficient manner.

[0015] In the first aspect of the present disclosure, there is provided a semiconductor configuration arranged for embodying a super-junction Metal-Oxide Semiconductor, MOS, field-effect transistor, FET, comprising:

[0016] - a base layer having a first conductivity type,

[0017] - an epitaxial layer provided on the base layer, wherein the epitaxial layer comprising:

[0018] - a first epitaxial sublayer having said first conductivity type, wherein the first epitaxial sublayer is provided on the base layer, and wherein the first epitaxial sublayer has a first epitaxial layer doping concentration;

[0019] - a second epitaxial sublayer having said first conductivity type, wherein said second epitaxial sublayer is provided on the first epitaxial sublayer, and wherein the second epitaxial sublayer has a second epitaxial layer doping concentration;

[0020] - a cap epitaxial layer having said first conductivity type, wherein said cap epitaxial layer is provided on the epitaxial layer, and wherein the cap epitaxial layer has a cap epitaxial layer doping concentration,

[0021] wherein the cap epitaxial layer doping concentration is lower than the first epitaxial layer doping concentration and the second epitaxial layer doping concentration.

[0022] The inventors have found that it may be beneficial to introduce a cap epitaxial layer provided on the epitaxial layer, wherein the cap epitaxial layer doping concentration is lower than any of the doping concentrations of the epitaxial layer and the base layer. This improves charge balance at the surface of the cap epitaxial layer.

[0023] Moreover, the specific on resistance, Rsp may be reduced when implementing the cap epitaxial layer. This may result in higher performance and lower losses, therefore decreasing costs which may be of importance.

[0024] In semiconductors, on-resistance refers to the resistance a device exhibits when it is in the "on" state, allowing current to flow. This may be of importance in power devices like MOSFETs and IGBTs.

[0025] On-resistance is the resistance between, for example, the drain and source of a MOSFET when the device is fully turned on. Lower on-resistance means higher efficiency because it may reduce energy loss and heat generation during conduction.

[0026] The epitaxial layer and a base layer, whereon the epitaxial layer is grown or deposited, may comprise silicon, which may be doped using phosphorous. The epitaxial layer comprises a lower doping concentration than the base layer.

[0027] On top of that, a cap epitaxial layer may be grown / deposited. The cap epitaxial layer may solve the problems in the prior art, wherein a mask is included for  the implantation of boron or any other material of a second conductivity type. The purpose of this cap epitaxial layer is to lower the surface phosphorus concentration, thereby the doping concentration of the first conductivity type, at the termination region.

[0028] At the top of the epitaxial layer comprising silicon as mentioned above, the phosphorus and boron doping concentration may all lower be than in the internal body of the epitaxial layer, that is, on average, at any location within the epitaxial layer. This means that charge balance may be achieved without the inclusion of a mask.

[0029] In an example of the present disclosure, the base layer comprises a substrate layer, whereon the epitaxial layer is grown / deposited. This substrate is coupled to external circuitry and may act as the drain of a MOSFET.

[0030] In a further example of the present disclosure, a buffer layer is provided on said substrate layer, and the epitaxial layer is grown / deposited / provided on the buffer layer. This buffer layer may help to manage the electric field distribution of the configuration and may support the overall performance of the device, by increasing the breakdown voltage and reducing on-resistance.

[0031] In an example of the present disclosure, the epitaxial layer comprises N epitaxial sublayers, wherein the epitaxial doping concentrations of each subsequent epitaxial sublayer, seen from the first epitaxial sublayer towards the Nth epitaxial sublayer, increases, and wherein the cap epitaxial layer doping concentration is lower than each of the epitaxial layer doping concentrations of each of the N epitaxial sublayers. In this example, the epitaxial layer may comprise an increased number of epitaxial sublayers of a reduced size. Herein, the doping concentration gradient may be less severe, thereby improving the electric field distribution.

[0032] In an example of the present disclosure, the epitaxial layer doping concentration of any of the epitaxial sublayers gradually increases, seen in a direction from the base layer towards the cap epitaxial layer. In this example, the epitaxial layer may comprise of a single sublayer, comprising a gradually increasing doping concentration. It may alternatively be understood to be construed from many very small sublayers, such that the gradually increasing doping concentration is  achieved. This example may improve the electric field distribution in the semiconductor configuration.

[0033] In an example of the present disclosure, the cap epitaxial layer doping concentration is in between 1011 -1015 cm-3, and preferably in between 1012 -1013 cm-3. The cap epitaxial layer doping concentration may be lower than the doping concentration of the epitaxial layer. Preferably this is much lower than the epitaxial layer doping concentration. This has the advantage of easing the charge balance.

[0034] In an example of the present disclosure, the cap epitaxial layer comprises a thickness in between 0.1-10 μm and preferably in between 1.5-1.7 μm. The thickness of the cap epitaxial layer depends on the specific embodiment but may be of a thickness such that by a transition, the desired doping concentration is achieved.

[0035] In an example of the present disclosure, the semiconductor configuration comprises a plurality of pillars, each of the pillars having a second conductivity type, opposite to the first conductivity type. Pillars help distribute the electric field more uniformly across the device. This uniform distribution may reduce peak electric fields, which can lead to breakdown and reliability issues, thus enabling a higher breakdown voltage.

[0036] In an example of the present disclosure, the plurality of pillars extends from the cap epitaxial layer towards, but not reaching, the base layer. This may be of importance, as this helps to reduce the on-resistance of the device without compromising the breakdown voltage.

[0037] In an example of the present disclosure, the first conductivity type is n-type and the second conductivity type is p-type.

[0038] In an example of the present disclosure, the first conductivity type is p-type and the second conductivity type is n-type.

[0039] In an example of the present disclosure, the silicon in the base and epitaxial layer is doped with boron, thereby comprising the p-type conductivity.

[0040] In an example of the present disclosure, the silicon in the base and epitaxial layer is doped with phosphorous, thereby comprising the n-type conductivity.

[0041] By using the semiconductor device according to the present disclosure, two design weak points have been overcome:

[0042] there is no need for high resolution p-body masks for the purpose of achieving charge balance; and

[0043] charge balance has been achieved easily at termination silicon surface, due to lower design constraints and thereby reducing costs.

[0044] In a second aspect of the present disclosure there is provided a semiconductor device, comprising:

[0045] - an active area of a semiconductor material, the active area providing functionality of the semiconductor device;

[0046] - a termination area provided laterally next to the active area, wherein at least the termination area comprises the semiconductor configuration in accordance with any of the previous claims.

[0047] In this example, the above-mentioned semiconductor configuration is included in a semiconductor device, specifically in the termination region, wherein the charge balance is to be achieved with decreased cost and greater efficiency, thereby solving the problem present in the prior art.

[0048] It is noted that the advantages as explained in the first aspect of the present disclosure, being the semiconductor configuration, also apply to the second aspect of the present disclosure, being the semiconductor device.

[0049] In an example of the present disclosure, the semiconductor device is a Metal-Oxide Semiconductor, MOS, field-effect transistor, FET.

[0050] In a further example of the present disclosure, the semiconductor device is a Super Junction MOSFET. An application of the present disclosure may be a super-junction MOSFET, as herein achieving charge balance may be of importance. The charge balance may affect the breakdown voltage, which may be of importance in high voltage applications.

[0051] In a third aspect of the present disclosure, there is provided a method of manufacturing a semiconductor configuration according to the present disclosure, the method comprises the steps of:

[0052] - providing said base layer;

[0053] - providing said epitaxial layer on said base layer, having said first epitaxial sublayer and said second epitaxial sublayer;

[0054] - providing said cap epitaxial layer on said epitaxial layer,

[0055] wherein a cap epitaxial layer doping concentration of the cap epitaxial layer is lower than a first epitaxial layer doping concentration of said first epitaxial sublayer and a second epitaxial layer doping concentration of said second epitaxial sublayer.

[0056] It is noted that the advantages as explained in the first aspect of the present disclosure, being the semiconductor configuration, also apply to the third aspect of the present disclosure, being the method of manufacturing such a semiconductor configuration.

[0057] By using this method, the solution disclosed in the present disclosure is introduced.

[0058] In an example of the present disclosure, the semiconductor configuration is further encapsulated by an encapsulant, suitable for the encapsulation of the semiconductor configuration.

[0059] Brief description of the figures

[0060] Fig. 1 depicts the semiconductor configuration as disclosed in the prior art;

[0061] Fig. 2 depicts the semiconductor configuration in accordance with the present disclosure;

[0062] Fig. 3 depicts an example of the semiconductor configuration in accordance with the present disclosure;

[0063] Fig. 4 depicts an example of the semiconductor configuration in accordance with the present disclosure;

[0064] Fig. 5 depicts an example of the semiconductor configuration in accordance with the present disclosure;

[0065] Fig. 6 depicts an example of the semiconductor configuration comprising a plurality of trenches in accordance with the present disclosure;

[0066] Fig. 7 depicts a figure showing a doping profile of a semiconductor termination area in accordance with the present disclosure;

[0067] Fig. 8 discloses a figure showing a doping profile of a semiconductor termination area in accordance with the present disclosure;

[0068] Fig. 9 discloses a figure showing a doping profile of a semiconductor termination area in accordance with the present disclosure;

[0069] Fig. 10a-d discloses a process flow for manufacturing a deep trench super function MOSFET;

[0070] Fig. 11 discloses Breakdown voltage (BV) comparison of multiple designs.Detailed description

[0071] It is noted that in the description of the figures, same reference numerals refer to the same of similar components performing a same of essentially similar function.

[0072] A more detailed description is made with reference to particular examples, some of which are illustrated in the appended drawings, such that the features of the present disclosure may be understood in more detail. It is noted that the drawings only illustrate typical examples and are therefore not to be considered to limit the scope of the subject matter of the claims. The drawings are incorporated for facilitating an understanding of the disclosure and are thus not necessarily drawn to scale. Advantages of the subject matter as claimed will become apparent to those skilled in the art upon reading the description in conjunction with the accompanying drawings.

[0073] The ensuing description above provides preferred exemplary embodiment (s) only, and is not intended to limit the scope, applicability, or configuration of the disclosure. Rather, the ensuing description of the preferred exemplary embodiment (s) will provide those skilled in the art with an enabling description for implementing a preferred exemplary embodiment of the disclosure, it being understood that various changes may be made in the function and arrangement of elements, including combinations of features from different embodiments, without departing from the scope of the disclosure.

[0074] Unless the context clearly requires otherwise, throughout the description and the claims, the words "comprise, " "comprising, " and the like are to be construed in an inclusive sense, as opposed to an exclusive or exhaustive sense;  that is to say, in the sense of "including, but not limited to. " As used herein, the terms "connected, " "coupled, " or any variant thereof means any connection or coupling, either direct or indirect, between two or more elements; the coupling or connection between the elements can be physical, logical, electromagnetic, or a combination thereof. Additionally, the words "herein, " "above, " "below, " and words of similar import, when used in this application, refer to this application as a whole and not to any particular portions of this application. Where the context permits, words in the Detailed Description using the singular or plural number may also include the plural or singular number respectively. The word "or" in reference to a list of two or more items, covers all the following interpretations of the word: any of the items in the list, all of the items in the list, and any combination of the items in the list.

[0075] These and other changes can be made to the technology considering the following detailed description. While the description describes certain examples of the technology, and describes the best mode contemplated, no matter how detailed the description appears, the technology can be practiced in many ways. Details of the system may vary considerably in its specific implementation, while still being encompassed by the technology disclosed herein.

[0076] In Fig. 1, the semiconductor configuration as disclosed in the prior art is depicted. In the prior art, a base layer 11, with a base layer surface 11b, is provided. A first epitaxial sublayer 12 with a first epitaxial surface 12a and a second epitaxial surface 12b is provided wherein the first epitaxial surface 12a of the first epitaxial sublayer 12 is provided against the base layer surface 11b. A second epitaxial sublayer 13 with a first epitaxial surface 13a and a second epitaxial surface (not shown) is provided wherein the first epitaxial surface 13a of the second epitaxial surface 13 is provided against the second epitaxial surface 12b of the first epitaxial sublayer 12.

[0077] The doping concentration of the base layer 11 is higher than the doping concentration of all epitaxial sublayers 12, 13. Further, the doping concentration increases from the first epitaxial sublayer 12 to the second epitaxial sublayer 13. The epitaxial sublayers 12, 13 as well as the base layer 11 comprise a first semiconductor material of a first conductive type.

[0078] In Fig. 2, the semiconductor configuration 201 in accordance with the present disclosure is depicted. In the present disclosure, a base layer 11, with a  base layer surface 11b, is provided. The first epitaxial sublayer 12 with a first epitaxial surface 12a and a second epitaxial surface 12b opposite to the first epitaxial surface 12a is provided wherein the first epitaxial surface 12a of the first epitaxial sublayer 12 is provided against the base layer surface 11b. The second epitaxial sublayer 13 with a first epitaxial surface 13a is provided against the second epitaxial surface 12b of the first epitaxial sublayer 12.

[0079] Furthermore, there is provided a cap epitaxial layer 21 with a first cap surface 21a, which is provided against a second epitaxial surface 13b of the second epitaxial layer 13. Herein the doping concentration of the base layer 11 (for example substrate) is higher than the doping concentration of all epitaxial layers 12, 13 and the cap epitaxial layer 21. The doping concentration increases from the first epitaxial layer 12 to the second epitaxial layer 13. The doping concentration of the cap epitaxial layer is lower than the doping concentration of all epitaxial sublayers 12, 13 and the base layer 11.

[0080] In Fig. 3, an example of the semiconductor configuration 301 in accordance with the present disclosure is depicted. In the present disclosure, a substrate layer 32 (part of the base layer 11) , with a substrate surface 32b, is provided. A buffer layer 31 (also part of the base layer 11) with a first buffer surface 31a and a second buffer surface 31b opposite to the first buffer surface 31a is provided wherein the first buffer surface 31a of the first buffer layer 31 is provided against the substrate surface 32b.

[0081] A first epitaxial sublayer 12 with a first epitaxial surface 12a and a second epitaxial surface 12b opposite to the first epitaxial surface 12a is provided wherein the first epitaxial surface 12a of the first epitaxial sublayer 12 is provided against the second buffer surface 31b. A second epitaxial sublayer 13 with a first epitaxial surface 13a and a second epitaxial surface 13b opposite to the first epitaxial surface 13a is provided wherein the first epitaxial surface 13a of the second epitaxial surface 13 is provided against the second epitaxial surface 12b of the first epitaxial sublayer 12.

[0082] There is provided a cap epitaxial layer 21 with a first cap surface 21a, which is provided against the second epitaxial surface 13b of the second epitaxial sublayer 13. Herein, the doping concentration of the substrate 32 is higher than the doping concentration of the buffer layer 31, all epitaxial sublayers 12, 13 and the cap  epitaxial layer 21. The doping concentration of the buffer layer is higher than the doping concentration of all epitaxial layers 12, 13. The doping concentration increases from the first epitaxial sublayer 12 to the second epitaxial layer 13. The doping concentration of the cap epitaxial sublayer is lower than all epitaxial layers 12, 13, the buffer layer and the substrate layer 32.

[0083] In Fig. 4, an example of the semiconductor configuration 401 in accordance with the present disclosure is depicted. In the present disclosure, a base layer 32 is provided, comprising a substrate 32 with a substrate surface 32b. The buffer layer 31 with a first buffer surface 31a and a second buffer surface 31b opposite to the first buffer surface 31a is provided wherein the first buffer surface 31a of the buffer layer 31 is provided against the substrate surface 32b. The first epitaxial sublayer 12 with a first epitaxial surface 12a and a second epitaxial surface 12b opposite to the first epitaxial surface 12a is provided wherein the first epitaxial surface 12a of the first epitaxial sublayer 12 is provided against the second buffer surface 31b. The second epitaxial sublayer 13 with a first epitaxial surface 13a and a second epitaxial surface 13b opposite to the first epitaxial surface 13a is provided wherein the first epitaxial surface 13a of the second epitaxial surface 13 is provided against the second epitaxial surface 12b of the first epitaxial layer 12. There is further provided N-2 epitaxial sublayers, wherein each of the epitaxial layers is arranged against the previous epitaxial sublayer. In this example, the Nth epitaxial sublayer 41 comprises a first surface 41a and a second surface 41b opposite to the first surface 41a, herein the first surface 41a of the Nth epitaxial layer 41 is provided against the second surface of the N-1th epitaxial sublayer (not shown) . There is further provided a cap epitaxial sublayer 21 with a first cap surface 21a, which is provided against the second epitaxial surface 41b of the Nth epitaxial sublayer 41 Herein the doping concentration of the substrate 32 is higher than the doping concentration of the buffer layer 31, all epitaxial sublayers 12, 13, 41 (among the other not shown epitaxial sublayers) and the cap epitaxial layer 21. The doping concentration of the buffer layer is higher than the doping concentration of all epitaxial sublayers 12, 13, 41 (among the other not shown epitaxial sublayers) . The doping concentration increases from the first epitaxial sublayer 12 to the Nth epitaxial sublayer 41. The doping concentration of the cap epitaxial layer is lower than all epitaxial layers 12, 13, 41 the buffer layer 31 and the substrate 32.

[0084] In Fig. 5, an example of the semiconductor configuration 501 in accordance with the present disclosure is depicted. In the present disclosure, a base layer 11 comprising a substrate layer 32, with a substrate surface 32b, and a buffer layer 31 with a first buffer surface 31a and a second buffer surface 31b opposite to the first buffer surface 31a is provided wherein the first buffer surface 31a of the first buffer layer 31 is provided against the substrate surface 32b. Hereon a gradual epitaxial layer 51 is provided, comprising a first surface 51a and a second surface 51b, whereby the first surface 51a of the gradual epitaxial layer 51 is provided against the second surface 31b of the buffer layer 31, and the second surface 51b of the gradual epitaxial layer 51 is provided against the first surface 21a of the cap epitaxial layer 21. Further, the cap doping concentration is lower than any of the doping concentrations of the gradual epitaxial layer 51. This example essentially expands the example given in Figure 4, albeit in Figure 5 the N epitaxial layers is the limit of the sum of epitaxial layers of Figure 4.

[0085] In Fig. 6, an example of the semiconductor configuration 601, comprising a plurality of pillars 62 and a plurality of trenches 61 are depicted. In the semiconductor configuration according to the present disclosure 201 and depicted in Figure 2, trenches 61 are provided for the purpose of receiving semiconductor material having a second conductivity type. The plurality of trenches 61 extend towards, but do not reach the base layer 11, else there would be unclamped inductive switching, UIS, failure of the semiconductor during operation. Semiconductor configuration, comprising the plurality of pillars 62, comprises an active region wherein the functionality is implemented, herein the semiconductor configuration may be a MOSFET. The plurality of trenches 61 are directed toward the base layer 11 with an angle of 89 degrees, or a at least substantially perpendicular angle. The plurality of trenches 61 are filled with a semiconductor material of a second conductive type, such that a p-n-p or n-p-n junction or any other alternative will arise. The plurality of pillars 62, which are the plurality of filled trenches 61, comprise a surface diameter of 0.3-6 μm, and preferably in between 3.8-4.2 μm. The plurality of pillars may also be implemented in any of the other examples mentioned above, depicted in Figure 3-5.

[0086] Fig. 7 depicts a figure showing a doping profile of a semiconductor termination area in accordance with the present disclosure;

[0087] Fig. 8 discloses a figure showing a doping profile of a semiconductor termination area in accordance with the present disclosure.

[0088] Fig. 9 discloses a figure showing a doping profile of a semiconductor termination area in accordance with the present disclosure.

[0089] Figure 11 discloses the breakdown voltage, BV, curve for multiple designs. The present disclosure is directed to the cap epitaxial layer which corresponds to the curve having the highest breakdown voltage in figure 11.

[0090] As the doping concentration in the epitaxial, EPI, layer increases, conventional EPI termination designs result in the breakdown occurring in the termination region, regardless of whether the P-body is implanted in that region. However, with the cap EPI termination design, the breakdown location shifts to the active area.

[0091] The cap EPI termination design effectively addresses two significant issues. First, it eliminates the need for a high-resolution P-body mask, which simplifies the manufacturing process and reduces costs. Second, it achieves charge balance more easily at the termination silicon surface, enhancing the overall performance and reliability of the MOSFET. This design innovation ensures that the device can handle higher voltages without compromising on efficiency or structural integrity.

[0092] Fig. 10a-d discloses a process flow for manufacturing a deep trench super function MOSFET.

[0093] In a deep trench super-junction MOSFET process, the first step involves growing double epitaxial, EPI, layers on the substrate. The thickness and doping concentration of these EPI layers may depend on the required breakdown voltage. For instance, a 600V rated design would be tailored accordingly. Next, a thin layer of bottom oxide is thermally grown, followed by the deposition of a thin silicon nitride, SiN, layer, and then a thicker oxide layer. These three layers form the oxide-nitride-oxide, ONO, hard mask, HM.

[0094] In the third step, a layer of photoresist is deposited, exposed, and developed. The ONO hard mask is then etched, and the photoresist is stripped. The silicon is etched to form a deep trench with a trench angle of 89 degrees, a trench opening of 4.0 micrometers, and a trench depth of 42 micrometers. Boron may then be implanted at a dosage of 2.5 x 10^12 cm^-2 into the bottom of the deep trench.  The top oxide of the HM is etched, and a sacrificial oxide layer of 500 angstroms is grown.

[0095] After removing the sacrificial oxide and the HM nitride, a P-pillar is deposited with a dosage that can vary, such as 6.0 x 10^15 cm^-2 or 7.0 x 10^15 cm^-2. The P-pillar is planarized using chemical mechanical polishing (CMP) , stopping at the bottom oxide of the HM, which is then removed. Another sacrificial oxide layer is grown and stripped.

[0096] A P-body screen oxide is then grown, and boron is implanted into the P-body with a mask. This step requires high mask resolution due to the very small openings at the termination P-pillar, which might be as small as 0.1 micrometers. Subsequently, a field oxide (FOX) layer is thermally grown and then etched with a mask. The thickness of the FOX can vary.

[0097] Next, the gate trench, Trgate, is etched with a mask. A 1000 angstrom sacrificial oxide is grown and etched back, followed by the growth of a 1000 angstrom gate oxide. A suitable thickness of polysilicon is deposited and then etched back. The remaining polysilicon is etched back again using a POLY mask.

[0098] Arsenic or phosphorus may be implanted with a source N-plus (SN) mask. After that, an interlayer dielectric (ILD) is deposited, and contacts are etched using a contact (CT) mask, followed by the implantation of P-plus. Finally, front-side metal is deposited and etched with a mask. After this, the wafer is flipped, then wafer is being grinded to around 200 μm, and back-side metal is deposited to complete the structure. This process achieves the desired super-junction characteristics, balancing high breakdown voltage with low on-resistance.

[0099] Here below, a table is provided which compares the traditional approach with the approach provided in the present disclosure. The aspects of the present disclosure are provided in the most-right column, i.e. with the cap epitaxial layer included.

[0100] As noted above, particular terminology used when describing certain features or aspects of the technology should not be taken to imply that the terminology is being redefined herein to be restricted to any specific characteristics, features, or aspects of the technology with which that terminology is associated. In general, the terms used in the following claims should not be construed to limit the technology to the specific examples disclosed in the specification, unless the Detailed Description section explicitly defines such terms. Accordingly, the actual  scope of the technology encompasses not only the disclosed examples, but also all equivalent ways of practicing or implementing the technology under the claims.

Claims

1.A semiconductor configuration arranged for embodying a super-junction Metal-Oxide Semiconductor, MOS, field-effect transistor, FET, comprising:- a base layer having a first conductivity type,- an epitaxial layer provided on the base layer, wherein the epitaxial layer comprising:- a first epitaxial sublayer having said first conductivity type, wherein the first epitaxial sublayer is provided on the base layer, and wherein the first epitaxial sublayer has a first epitaxial layer doping concentration;- a second epitaxial sublayer having said first conductivity type, wherein said second epitaxial sublayer is provided on the first epitaxial sublayer, and wherein the second epitaxial sublayer has a second epitaxial layer doping concentration;- a cap epitaxial layer having said first conductivity type, wherein said cap epitaxial layer is provided on the epitaxial layer, and wherein the cap epitaxial layer has a cap epitaxial layer doping concentration,wherein the cap epitaxial layer doping concentration is lower than the first epitaxial layer doping concentration and the second epitaxial layer doping concentration.2.The semiconductor configuration according to claim 1, wherein the base layer comprises a substrate layer.3.The semiconductor configuration according to claim 2, wherein the base layer further comprises a buffer layer provided on said substrate layer.4.The semiconductor configuration according to any of the previous claims, wherein the epitaxial layer comprises N epitaxial sublayers, wherein the epitaxial doping concentrations of each subsequent epitaxial sublayer, seen from the first epitaxial sublayer towards the Nth epitaxial sublayer, increases, and wherein the cap epitaxial layer doping concentration is lower than each of the epitaxial layer doping concentrations of each of the N epitaxial sublayers.5.The semiconductor configuration according to any of the previous claims, wherein the epitaxial layer doping concentration of any of the epitaxial sublayers gradually increases, seen in a direction from the base layer towards the cap epitaxial layer.6.The semiconductor configuration according to any of the previous claims, wherein the cap epitaxial layer doping concentration is in between 1011 -1015 cm-3, and preferably in between 1012 -1013 cm-3.7.The semiconductor configuration according to any of the previous claims, wherein the cap epitaxial layer comprises a thickness in between 0.1-10 μm and preferably in between 1.5-1.7 μm.8.The semiconductor configuration according to any of the previous claims, wherein any of the epitaxial layer doping concentrations of the epitaxial sublayers is in between 1015 -1017 cm-3, and preferably in between 3*1015 -5*1016 cm-3.9.The semiconductor configuration according to any of the previous claims, wherein the semiconductor configuration comprises a plurality of pillars, wherein each of the pillars having a second conductivity type, opposite to the first conductivity type.10.The semiconductor configuration according to claim 9, wherein the plurality of pillars extend from the cap epitaxial layer towards, but not reaching, the base layer.11.The semiconductor configuration according to any of the claims 9 -10, wherein a lateral distance between the plurality of pillars is at least 4 μm.12.A semiconductor device, comprising:- an active area of a semiconductor material, the active area providing functionality of the semiconductor device;- a termination area provided laterally next to the active area, wherein at least the termination area comprises the semiconductor configuration in accordance with any of the previous claims.13.A semiconductor device according to claim 12, wherein the semiconductor device is a Metal-Oxide Semiconductor, MOS, field-effect transistor, FET.14.A method of manufacturing a semiconductor configuration according to any of the claims 1 -11, the method comprises the steps of:- providing said base layer;- providing said epitaxial layer on said base layer, having said first epitaxial sublayer and said second epitaxial sublayer;- providing said cap epitaxial layer on said epitaxial layer,wherein an cap epitaxial layer doping concentration of the cap epitaxial layer is lower than a first epitaxial layer doping concentration of said first epitaxial sublayer and a second epitaxial layer doping concentration of said second epitaxial sublayer.15.A semiconductor package, comprising the semiconductor configuration according to any of the claims 1 -11, wherein the semiconductor package comprises an encapsulant.

Images