Methods, systems, and apparatuses for providing hybrid control of direct current to direct current (DC-DC) converter

Abstract

Various examples in accordance with the present disclosure provide example methods, systems, and apparatuses that may provide hybrid control of direct current to direct current (DC-DC) converters.

Description

METHODS, SYSTEMS, AND APPARATUSES FOR PROVIDING HYBRID CONTROL OF DIRECT CURRENT TO DIRECT CURRENT (DC-DC) CONVERTERFIELD OF THE INVENTION

[0001] Example embodiments of the present disclosure relate generally to signal processing and, more particularly, to methods, systems and apparatuses that provide hybrid control of direct current to direct current (DC-DC) converter, such as, but not limited to, phase shift full bridge (PSFB) DC-DC converter.BACKGROUND

[0002] Applicant has identified many technical challenges and difficulties associated with DC-DC converters.

[0003] BRIEF SUMMARY

[0004] Various embodiments described herein related to methods, apparatuses, and systems for providing hybrid control of DC-DC converter.

[0005] In accordance with some embodiments of the present disclosure, an example apparatus for controlling a phase shift full bridge (PSFB) direct current to direct current (DC-DC) converter is provided. In some embodiments, the example apparatus comprises a central processing unit configured to: determine a load current value associated with the PSFB DC-DC converter; determine whether the load current value satisfies a load current threshold; in response to determining that the load current value satisfies the load current threshold, operate in a voltage mode control (VMC) mode; and in response to determining that the load current value does not satisfy the load current threshold, operate in a peak current mode control (PCMC) mode.

[0006] In some embodiments, the example apparatus further comprises an analog comparator and a high-resolution timer. In some embodiments, the analog comparator receives an analog peak current feedback signal that is associated with the PSFB DC-DC converter and generates a peak current comparison signal based on the analog peak current feedback signal and an analog reference current signal. In some embodiments, the high-resolution timer is coupled to the analog comparator and converts the peak current comparison signal to one or more peak current match events associated with the high-resolution timer.

[0007] In some embodiments, the high-resolution timer sets an event blanking window. In some embodiments, the one or more peak current match events are outside the event blanking window.

[0008] In some embodiments, the high-resolution timer comprises a leading half bridge timer. In some embodiments, the leading half bridge timer operates in an up-down counting mode that comprises a positive half cycle and a negative half cycle. In some embodiments, at least one of the one or more peak current match events is associated with the positive half cycle. In some embodiments, at least one of the one or more peak current match events is associated with the negative half cycle.

[0009] In accordance with various embodiments of the present disclosure, an example dynamic power supply system is provided. In some embodiments, the example dynamic power supply system comprises an example PSFB DC-DC converter and an example voltage mode control and peak current mode control (VMC-PCMC) hybrid controller. In some embodiments, the example PSFB DC-DC converter is coupled to a power source and comprises a leading half bridge and a lagging half bridge. In some embodiments, the example VMC-PCMC hybrid controller comprises a central processing unit configured to: determine a load current value associated with the PSFB DC-DC converter; determine whether the load current value satisfies a load current threshold; in response to determining that the load current value satisfies the load current threshold, operate in a VMC mode; and in response to determining that the load current value does not satisfy the load current threshold, operate in a PCMC mode.

[0010] In some embodiments, the VMC-PCMC hybrid controller further comprises: an analog comparator and a high-resolution timer. In some embodiments, the analog comparator receives an analog peak current feedback signal that is associated with the PSFB DC-DC converter and generates a peak current comparison signal based on the analog peak current feedback signal and an analog reference current signal. In some embodiments, the high-resolution timer is coupled to the analog comparator and converts the peak current comparison signal to one or more peak current match events associated with the high-resolution timer.

[0011] In accordance with various embodiments of the present disclosure, an example method for controlling a PSFB DC-DC converter is provided. In some embodiments, the example method comprises determining a load current value associated with the PSFB DC-DC converter; determining whether the load current value satisfies a load current threshold; in response to determining that the load current value satisfies the load current threshold, operating in a VMC mode; and in response to determining that the load current value does not satisfy the load current threshold, operating in a PCMC mode.

[0012] In some embodiments, implementing PCMC of the PSFB DC-DC converter further comprises receiving an analog peak current feedback signal that is associated with the PSFB DC-DC converter; generating a peak current comparison signal based on the analog peak current feedback signal and an analog reference current signal; and converting the peak current comparison signal to one or more peak current match events associated with a high-resolution timer.

[0013] In some embodiments, an example method further comprises setting an event blanking window. In some embodiments, the one or more peak current match events are outside the event blanking window.

[0014] The foregoing illustrative summary, as well as other exemplary objectives and / or advantages of the disclosure, and the manner in which the same are accomplished, are further explained in the following detailed description and its accompanying drawings.BRIEF DESCRIPTION OF THE DRAWINGS

[0015] The description of the illustrative embodiments may be read in conjunction with the accompanying figures. It will be appreciated that, for simplicity and clarity of illustration, elements illustrated in the figures have not necessarily been drawn to scale, unless described otherwise. For example, the dimensions of some of the elements may be exaggerated relative to other elements, unless described otherwise.

[0016] FIG. 1 provides an example topology diagram illustrating an example PSFB DC-DC converter coupled to an example controller that implements voltage mode control (VMC) .

[0017] FIG. 2 provides an example topology diagram illustrating an example PSFB DC-DC converter coupled to an example controller that implements peak current mode control (PCMC) .

[0018] FIG. 3 provides an example topology diagram illustrating an example PSFB DC-DC converter coupled to an example VMC-PCMC hybrid controller that may switch between a VMC mode and a PCMC mode in accordance with some embodiments of the present disclosure.

[0019] FIG. 4 provides an example flow chart illustrating example methods of operating an example VMC-PCMC hybrid controller in accordance with some embodiments of the present disclosure.

[0020] FIG. 5 provides an example topology diagram for detecting an example analog peak current feedback signal associated with an example PSFB DC-DC converter in accordance with some embodiments of the present disclosure.

[0021] FIG. 6 provides an example waveform diagram illustrating an example peak current event capture in accordance with some embodiments of the present disclosure.

[0022] FIG. 7 provides an example block diagram illustrating example components associated with an example central processing unit of an example VMC-PCMC hybrid controller in accordance with some embodiments of the present disclosure.

[0023] FIG. 8 provides an example control diagram illustrating example control logic blocks associated with an example PCMC voltage loop executed by an example central processing unit of an example VMC-PCMC hybrid controller in accordance with some embodiments of the present disclosure.

[0024] FIG. 9 provides an example block diagram illustrating example components associated with an example VMC-PCMC hybrid controller for operating in the PCMC mode in accordance with some embodiments of the present disclosure.

[0025] FIG. 10 provides an example block diagram illustrating example timers associated with an example high-resolution timer of an example VMC-PCMC hybrid controller in accordance with some embodiments of the present disclosure.

[0026] FIG. 11 provides an example waveform diagram illustrating example signal waveforms associated with an example VMC-PCMC hybrid controller coupled to an example PSFB DC-DC converter when the example VMC-PCMC hybrid controller operates in the PCMC mode in accordance with some embodiments of the present disclosure.

[0027] FIG. 12 provides an example control diagram illustrating example control logic blocks associated with an example VMC voltage loop executed by an example central processing unit of an example VMC-PCMC hybrid controller in accordance with some embodiments of the present disclosure.

[0028] FIG. 13 provides an example waveform diagram illustrating example signal waveforms associated with an example VMC-PCMC hybrid controller coupled to an example PSFB DC-DC converter when the example VMC-PCMC hybrid controller operates in the VMC mode in accordance with some embodiments of the present disclosure.

[0029] FIG. 14A and FIG. 14B provide flow charts for VMC and PCMC mode switching.

[0030] FIG. 15 illustrates an example dynamic power supply system for providing power to loads in accordance with some embodiments of the present disclosure.DETAILED DESCRIPTION OF THE INVENTION

[0031] Some embodiments of the present disclosure will now be described more fully hereinafter with reference to the accompanying drawings, in which some, but not all  embodiments of the disclosure are shown. Indeed, these disclosures may be embodied in many different forms and should not be construed as limited to the embodiments set forth herein; rather, these embodiments are provided so that this disclosure will satisfy applicable legal requirements. Like numbers refer to like elements throughout.

[0032] As used herein, terms such as “front, ” “rear, ” “top, ” etc. are used for explanatory purposes in the examples provided below to describe the relative position of certain components or portions of components. Furthermore, as would be evident to one of ordinary skill in the art in light of the present disclosure, the terms “substantially” and “approximately” indicate that the referenced element or associated description is accurate to within applicable engineering tolerances.

[0033] As used herein, the term “comprising” means including but not limited to and should be interpreted in the manner it is typically used in the patent context. Use of broader terms such as comprises, includes, and having should be understood to provide support for narrower terms such as consisting of, consisting essentially of, and comprised substantially of.

[0034] The phrases “in one embodiment, ” “according to one embodiment, ” and the like generally mean that the particular feature, structure, or characteristic following the phrase may be included in at least one embodiment of the present disclosure, and may be included in more than one embodiment of the present disclosure (importantly, such phrases do not necessarily refer to the same embodiment) .

[0035] The word “example” or “exemplary” is used herein to mean “serving as an example, instance, or illustration. ” Any implementation described herein as “exemplary” is not necessarily to be construed as preferred or advantageous over other implementations.

[0036] The term “signal” refers to a non-transitory signal in some embodiments of the present disclosure.

[0037] If the specification states a component or feature “may, ” “can, ” “could, ” “should, ” “would, ” “preferably, ” “possibly, ” “typically, ” “optionally, ” “for example, ” “often, ” or “might” (or other such language) be included or have a characteristic, that a specific component or feature is not required to be included or to have the characteristic. Such a component or feature may be optionally included in some embodiments, or it may be excluded.

[0038] As described above, various embodiments of the present disclosure relate generally to DC-DC converters. In the present disclosure, the term “DC-DC converter” refers to an apparatus or system that converts a direct current (DC) input voltage to a DC output voltage that is different from the DC input voltage. In accordance with various embodiments of the present disclosure, an example DC-DC converter may be used in various applications for direct  voltage conversion and / or direct voltage regulation, such as, but not limited to, electric vehicles, battery chargers, power supplies, and / or the like.

[0039] In various embodiments of the present disclosure, an example DC-DC converter comprises various components. For example, an example DC-DC converter may comprise one or more switch transistors (such as, but not limited to, MOSFETs) , one or more electrical energy storage components (such as, but not limited to, one or more inductors and / or capacitors) , and / or one or more controllers. For example, the one or more controllers may transmit control signals to drivers of switch transistors so that the drivers cause changes to switch states associated with switch transistors to efficiently transfer electrical energy from an input source (for example, but not limited to, a DC input voltage) to a desired electrical energy (for example, a voltage within a predetermined range) for a load.

[0040] In the present disclosure, example DC-DC converters may be classified into different types based on conversion topology. In the present disclosure, the terms “phase shift full bridge DC-DC converter” and “PSFB DC-DC converter” refer to a type of DC-DC converter that implements one or more phase shifts in controls signals to drivers of the switch transistors so that the drivers cause changes to switch states associated with switch transistors in the PSFB DC-DC converter.

[0041] For example, an example PSFB DC-DC converter in accordance with some embodiments of the present disclosure may comprise four switch transistors that are arranged in a full bridge configuration to generate alternating current (AC) voltage based on a DC voltage from a DC power source. In such an example, an example PSFB DC-DC converter comprises an example transformer (such as, but not limited to, a high frequency transformer) , and the primary winding of the example transformer receives the AC voltage. Continuing in this example, the example transformer of the example PSFB DC-DC converter may facilitate voltage conversation. In particular, the turn ratios between the primary winding and the secondary winding of the example transformer may be adjusted based on the conversion ratio associated with the input voltage (for example, the DC voltage from the DC power source) and the output voltage (for example, the desired output voltage for a load) .

[0042] Continuing from the example above, one or more rectifiers may be coupled between the secondary winding of the example transformer of the example PSFB DC-DC converter and the load. In such an example, the one or more rectifiers convert the AC voltage from the secondary winding of the example transformer to a DC voltage and output the DC voltage to the load. In some embodiments, the one or more rectifiers may regulate the output DC voltage provided to the load based at least in part on conducting and / or blocking electric current that  flows through the one or more rectifiers, therefore adjusting the effective duty cycle associated with the output DC voltage.

[0043] As described above, the switch transistors of the example PSFB DC-DC converter may be arranged in a full bridge configuration. In some embodiments, an example controller for the switch transistors may introduce one or more phase shifts in the control signals for the switch transistors, such that the example PSFB DC-DC converter may achieve soft switching to reduce the switching loss and improve switching efficiency. For example, one or more phase shifts in the control signals may allow the example PSFB DC-DC converter to achieve zero-voltage switching and / or zero current switching, therefore improving the overall performance of the example PSFB DC-DC converter.

[0044] In some embodiments, the full bridge configuration of the example PSFB DC-DC converter may comprise two half bridges. In such an example, each half bridge comprises two switch transistors that are coupled in a half bridge configuration. For example, an example PSFB DC-DC converter may comprise a leading half bridge and a lagging half bridge.

[0045] For example, the leading half bridge of the example PSFB DC-DC converter may comprise two switch transistors that are connected in a half bridge configuration (for example, through a series connection) , and may be coupled with an electrical energy storage component (for example, but not limited to, an input inductor) .

[0046] Similarly, the lagging half bridge of the example PSFB DC-DC converter may comprise two switch transistors that are connected in a half bridge configuration (for example, through a series connection) , and may be coupled in a connection with an electrical energy storage component (for example, but not limited to, an input inductor) .

[0047] As illustrated in the example above, the leading half bridge and the lagging half bridge of the example PSFB DC-DC converter may each be coupled with the electrical energy storage component (for example, but not limited to, an input inductor) . In some embodiments, a first end of the primary winding of the example transformer is coupled between the two switch transistors of the leading half bridge, and a second end of the primary winding of the example transformer is coupled between the two switch transistors of the lagging half bridge. As described above, by introducing one or more phase shifts in the control signals for the switch transistors, various embodiments of the present disclosure may provide various technical benefits and advantages.

[0048] In some embodiments, operations of an example PSFB DC-DC converter (for example, the switch states of the switch transistors of the example PSFB DC-DC converter) may be controlled by one or more controllers. For example, operations of the example PSFB  DC-DC converter may be controlled by an example controller that implements voltage mode control (VMC) or by an example controller that implements peak current mode control (PCMC) .

[0049] Referring now to FIG. 1 and FIG. 2, example topology diagrams associated with an example PSFB DC-DC converter that is coupled to controllers implementing different controls are illustrated. In particular, FIG. 1 illustrates an example PSFB DC-DC converter coupled to an example controller that implements VMC, and FIG. 2 illustrates an example PSFB DC-DC converter coupled to an example controller that implements PCMC.

[0050] In the present disclosure, the terms “voltage mode control” and “VMC” refer to an example control method or control mode that adjusts the operations of an example PSFB DC-DC converter (for example, but not limited to, the switch states of one or more switch transistors and / or one or more rectifiers of the example PSFB DC-DC converter) based on a voltage difference between an output voltage (for example, from the PSFB DC-DC converter to a load) and a reference voltage.

[0051] In the example topology diagram 100 shown in FIG. 1, the example PSFB DC-DC converter 101 is coupled to the example controller 103 that implements the VMC mode. For example, the example controller 103 may comprise an analog to digital converter (ADC) 105 that may convert the detected output voltage (for example, the output voltage to the load from the example PSFB DC-DC converter 101) to a digital output voltage signal Vo_fb. Continuing in this example, the example controller 103 may comprise a digital subtractor 107 that compares the digital output voltage signal Vo_fb from the ADC 105 with a digital reference voltage signal Vo_ref. In some examples, the digital subtractor 107 may generate a digital voltage error signal (also referred to as an error signal) that indicates a difference value between the digital output voltage signal Vo_fb and the digital reference voltage signal Vo_ref.

[0052] In some examples, the digital subtractor 107 is a part of the voltage loop 109 and implemented in a CPU. For example, the digital subtractor 107 may provide the digital voltage error signal to the voltage loop 109.

[0053] In some embodiments, the voltage loop 109 may be implemented through executing one or more software programs to generate one or more control signals for a high-resolution timer (HRTIM) with pulse width modulation (PWM) 111 based at least in part on the digital voltage error signal from the digital subtractor 107. For example, software programs associated with the voltage loop 109 may be embedded in and / or executed by a combination of a proportional-integral (PI) controller and a two-pole, two-zero (2P2Z) compensator. In such an  example, the combination of the PI controller and the 2P2Z compensator may optimize control signals for the HRTIM PWM 111.

[0054] In some examples, the control signals from the voltage loop 109 may indicate one or more duty cycles of PWM waveforms generated by the HRTIM PWM 111. Additionally, or alternatively, the control signals from the voltage loop 109 may indicate one or more register updates associated with the HRTIM PWM 111. Additionally, or alternatively, the control signals generated by the voltage loop 109 may provide or indicate one or more other control instructions to the HRTIM PWM 111.

[0055] In some examples, the HRTIM PWM 111 generates control signals for the example PSFB DC-DC converter 101 (such as, but not limited to, control signals for switch transistors that include, but not limited to, the switch transistor Q1, the switch transistor Q2, the switch transistor Q3, and the switch transistor Q4, rectifiers that include, but not limited to, the rectifier Q5 and the rectifier Q6, and / or the like) based at least in part on the control signals from the voltage loop 109. In some embodiments, the control signals from the HRTIM PWM 111 may be in the form of PWM signals. In some embodiments, the HRTIM PWM 111 may transmit the control signals to one or more drivers that control components of the example PSFB DC-DC converter 101 (such as, but not limited to, switch transistors that include, but not limited to, the switch transistor Q1, the switch transistor Q2, the switch transistor Q3, the switch transistor Q4, and / or rectifiers that include, but not limited to, the rectifier Q5 and the rectifier Q6) so as to control the switch states of the example PSFB DC-DC converter 101.

[0056] As illustrated in the example above, the VMC mode for an example PSFB DC-DC converter may be implemented through software and may control the example PSFB DC-DC converter that is coupled to a wider range of load. For example, when the load coupled to the PSFB DC-DC converter is a light load, the current in the inductor of the PSFB DC-DC converter may be small and easily affected by switching noises from switch transistors of the example PSFB DC-DC converter. In such an example, because the controller in the VMC mode may only need to sample the output voltage from the example PSFB DC-DC converter, implementing the VMC mode may avoid the small current issue described above and provide stable control performance for the example PSFB DC-DC converter 101.

[0057] However, the performance of the PSFB DC-DC converter under the VMC mode may be inferior to the performance of the PSFB DC-DC converter under the PCMC mode in certain aspects. For example, the bandwidth provided by the VMC mode may be slower than the bandwidth provided by the PCMC mode because the VMC mode relies on the feedback loop to detect and / or respond to changes in condition of the load.

[0058] In the present disclosure, the terms “peak current mode control” and “PCMC” refer to an example control method or control mode that adjusts the operations of an example PSFB DC-DC converter (for example, but not limited to, the switch states of one or more switch transistors and / or one or more rectifiers of the example PSFB DC-DC converter) based on monitoring the high frequency current that flows through the example PSFB DC-DC converter.

[0059] In the example topology diagram 200 shown in FIG. 2, the example PSFB DC-DC converter 202 is coupled to the example controller 204 that implements the PCMC mode. For example, the example controller 204 may comprise an analog to digital converter (ADC) 206 that may convert the detected output voltage (for example, the output voltage to the load from the example PSFB DC-DC converter 202) to a digital output voltage signal Vo_fb. Continuing in this example, the example controller 204 may comprise a digital subtractor 208 that compares the digital output voltage signal Vo_fb from the ADC 206 with a digital reference voltage signal Vo_ref. In some examples, the digital subtractor 208 may generate a digital voltage error signal (also referred to as an error signal) that indicates a difference value between the digital output voltage signal Vo_fb and the digital reference voltage signal Vo_ref.

[0060] In some examples, the digital subtractor 208 is a part of the voltage loop 210 and implemented in a CPU. For example, the digital subtractor 208 may provide the digital voltage error signal to the voltage loop 210.

[0061] In some embodiments, the voltage loop 210 may be implemented through executing one or more software programs to generate a digital reference current signal Iref_digital based at least in part on the digital voltage error signal from the digital subtractor 208. For example, software programs associated with the voltage loop 210 may be embedded in and / or executed by a PI controller.

[0062] In some examples, the voltage loop 210 provides the digital reference current signal Iref_digital to a digital to analog converter (DAC) 212 that converts the digital reference current signal Iref_digital to an analog reference current signal Iref_sl. In some examples, the DAC 212 provides the analog reference current signal Iref_sl to an analog comparator 214. In some embodiments, the analog comparator 214 compares an analog peak current feedback signal Ipk_fb that is detected from the example PSFB DC-DC converter 202 with the analog reference current signal Iref_sl from the DAC 212, and generates a peak current comparison signal that indicates whether the analog peak current feedback signal Ipk_fb exceeds the analog reference current signal Iref_sl.

[0063] In some embodiments, the analog comparator 214 provides the peak current comparison signal to the HRTIM PWM 216. In some embodiments, the HRTIM PWM 216  generates control signals for the example PSFB DC-DC converter 202 (such as, but not limited to, control signals for drivers associated with the switch transistors that include, but not limited to, the switch transistor Q1, the switch transistor Q2, the switch transistor Q3, and the switch transistor Q4, rectifiers that include, but not limited to, the rectifier Q5 and the rectifier Q6, and / or the like) based at least in part on the peak current comparison signal from the analog comparator 214.

[0064] For example, if the peak current comparison signal from the analog comparator 214 indicates that the analog peak current feedback signal Ipk_fb exceeds the analog reference current signal Iref_sl, the HRTIM PWM 216 determines that the peak current comparison signal indicates a peak current match event, and causes drivers to change switch state associated with switch transistors and / or rectifiers of the example PSFB DC-DC converter 202 (such as, but not limited to, switch transistors that include, but not limited to, the switch transistor Q1, the switch transistor Q2, the switch transistor Q3, and the switch transistor Q4, rectifiers that include, but not limited to, the rectifier Q5 and the rectifier Q6, and / or the like) .

[0065] In some examples, implementing the PCMC mode for an example PSFB DC-DC converter may provide technical benefits and advantages such as, but not limited to, faster dynamic response, greater noise rejection, automatic magnetic flux balancing, and / or cycle by cycle current limit. However, implementing the PCMC mode requires dedicated hardware (such as, but not limited to, analog comparator, slope compensation hardware, and / or leading-edge blanking hardware) .

[0066] In addition, when the load coupled to the example PSFB DC-DC converter is a light load (for example, when the actual load is less than 10%of the normal load) , the analog peak current feedback signal from the high voltage side of the example PSFB DC-DC converter 202 may be too small for the analog comparator 214. In other words, when the load is a light load, the example controller 204 may not be capable of correctly detecting the peak current match event, and therefore may not be able to precisely control the operations of the example PSFB DC-DC converter 202.

[0067] Some methods may attempt to address issues associated with light load under the PCMC mode by operating the example PSFB DC-DC converter 202 in a burst mode. In the burst mode, switch transistors of the example PSFB DC-DC converter are completely turned off for several cycles and then turned back on. When the switch transistors are turned off, an output capacitor bank may support the load. When the switch transistors are turned back on, the output capacitor bank may be charged. However, operating the example PSFB DC-DC  converter 202 in the burst mode may cause output voltage ripple, which in turn hinder the performance of the example PSFB DC-DC converter 202.

[0068] As illustrated in the examples above, both the VMC mode and the PCMC mode are applicable control modes for controlling an example PSFB DC-DC converter. While the VMC mode and the PCMC mode each provide technical benefits and advantages, the VMC mode and the PCMC mode are also each plagued by technical limitations and restrictions. Various embodiments of the present disclosure overcome such technical limitations and restrictions associated with the VMC mode and the PCMC mode, and provide various technical improvements and advantages. For example, various examples of the present disclosure provide technical solutions that combine technical benefits and advantages of the VMC mode and the technical benefits and advantages of the PCMC mode.

[0069] For example, various embodiments of the present disclosure provide an example VMC-PCMC hybrid controller with capabilities to dynamically switch between the VMC mode and the PCMC mode for controlling an example PSFB DC-DC converter. Such embodiments of the present disclosure overcome technical limitations and restrictions faced by many controllers that can only work in a single mode (for example, only under the VMC mode or only under the PCMC mode) , therefore providing flexibility in controlling the example PSFB DC-DC converter, extending loop control range, and improving the performance for the example PSFB DC-DC converter.

[0070] As another example, an example VMC-PCMC hybrid controller in accordance with some embodiments of the present disclosure overcomes technical challenges and difficulties associated with controlling the example PSFB DC-DC converter when the load is a light load. For example, by detecting the load current signal associated with the load, an example VMC-PCMC hybrid controller in accordance with some embodiments of the present disclosure operates in the VMC mode when the load is a light load, and switches to the PCMC mode when the load is normal load. As an example, when the load current value is less than 10%of the normal load current value, the example VMC-PCMC hybrid controller operates in the VMC mode by implementing the VMC voltage loop control and causing the high-resolution timer to operate in the VMC mode. When the load current value is more than 10%of the normal load current value, the example VMC-PCMC hybrid controller operates in the PCMC mode by implementing the PCMC voltage loop control and causing the high-resolution timer to operate in the PCMC mode. As such, an example VMC-PCMC hybrid controller in accordance with some embodiments of the present disclosure overcome technical challenges and difficulties  associated with the PCMC mode when the load is light, and avoid high output voltage ripples as the PSFB DC-DC converter does not need to operate in the burst mode.

[0071] As another example, various embodiments of the present disclosure require only one hardware topology that provides capabilities of both the VMC mode and the PCMC mode for controlling example PSFB DC-DC converters without changing hardware structure. In other words, various embodiments of the present disclosure provide hardware and software algorithms that enable dynamic switching between the VMC mode and the PCMC mode without changing the circuit structure. As such, various embodiments of the present disclosure reduce redundancy in hardware components, improve applicability of the VMC mode and the PCMC mode on example PSFB DC-DC converters, and provide flexible control of analog peripherals and HRTIM PWM timing sequence. Various embodiments of the present disclosure provide analog and digital hybrid control strategies for PSFB DC-DC converters that may be implemented in, for example, but not limited to, electric vehicles, battery chargers, power supplies, and / or the like.

[0072] Referring now to FIG. 3, an example topology diagram 300 illustrates an example PSFB DC-DC converter 301 that is coupled to an example VMC-PCMC hybrid controller 317 in accordance with some embodiments of the present disclosure.

[0073] In the example topology diagram 300 shown in FIG. 3, the example PSFB DC-DC converter 301 comprises four switch transistors that are arranged in an example full bridge configuration, including the switch transistor Q1, the switch transistor Q2, the switch transistor Q3, and the switch transistor Q4.

[0074] In the present disclosure, a “switch transistor” in an example PSFB DC-DC converter refers to an apparatus or a system that controls a flow of a current through a primary side of the transformer of the example PSFB DC-DC converter. In some embodiments, example switch transistors may be in the form of transistors such as, but not limited to, metal-oxide-semiconductor field-effect transistors (MOSFETs) , insulated-gate bipolar transistors (IGBTs) , and / or the like.

[0075] As described above, the example full bridge configuration of an example PSFB DC-DC converter may comprise two half bridges. For example, the example full bridge configuration shown in the example topology diagram 300 of FIG. 3 may comprise an example leading half bridge and an example lagging half bridge.

[0076] In some embodiments, the example leading half bridge of the example PSFB DC-DC converter 301 may comprise the switch transistor Q1 and the switch transistor Q2. As shown in FIG. 3, the switch transistor Q1 and the switch transistor Q2 are coupled in a series  connection, and the leading half bridge may be coupled in connection with an electrical energy storage component (for example, but not limited to, the capacitor 319) . As an example, the capacitor 319 may be coupled to a high voltage power source (such as, but not limited to, a high voltage battery “HV BAT” shown in FIG. 3) . In such an example, a first end of the switch transistor Q1 may be coupled to both a first end of the capacitor 319 and a first end of the high voltage power source, and a second end of the switch transistor Q1 may be coupled to a first end of the switch transistor Q2. Continuing in this example, a second end of the switch transistor Q2 may be coupled to both a second end of the capacitor 319 and a second end of the high voltage power source.

[0077] In some embodiments, the example lagging half bridge of the example PSFB DC-DC converter 301 may comprise the switch transistor Q3 and the switch transistor Q4. As shown in FIG. 3, the switch transistor Q3 and the switch transistor Q4 are coupled in a series connection, and the lagging half bridge may be coupled with an electrical energy storage component (for example, the capacitor 319) . As described above, the capacitor 319 may be coupled to a high voltage power source (such as, but not limited to, a high voltage battery “HV BAT” shown in FIG. 3) . In such an example, a first end of the switch transistor Q3 may be coupled to both a first end of the capacitor 319 and a first end of the high voltage power source, and a second end of the switch transistor Q3 may be coupled to a first end of the switch transistor Q4. Continuing in this example, a second end of the switch transistor Q4 may be coupled to both a second end of the capacitor 319 and a second end of the high voltage power source.

[0078] As described above, the example leading half bridge and the example lagging half bridge of the example PSFB DC-DC converter 301 may be coupled to one another. Continuing from the example above, the first end of the switch transistor Q1 from the leading half bridge is coupled to the first end of the switch transistor Q3 from the lagging half bridge, and the second end of the switch transistor Q2 from the leading half bridge is coupled to the second end of the switch transistor Q4 from the lagging half bridge.

[0079] In some embodiments, the example PSFB DC-DC converter 301 may comprise a transformer 321. In some embodiments, the transformer 321 may comprise primary winding and secondary winding that are wound around a shared magnetic core.

[0080] In some embodiments, a first end of the primary winding of the transformer 321 is coupled to the leading half bridge of the example PSFB DC-DC converter 301, and a second end of the primary winding of the transformer 321 is coupled to the lagging half bridge of the example PSFB DC-DC converter 301. In the example shown in FIG. 3, a first end of the  primary winding of the transformer 321 is coupled between the switch transistor Q1 and the switch transistor Q2 of the leading half bridge of the example PSFB DC-DC converter 301, and a second end of the primary winding of the transformer 321 is coupled between the switch transistor Q3 and the switch transistor Q4 of the lagging half bridge of the example PSFB DC-DC converter 301.

[0081] As described above, the switch transistors of the example PSFB DC-DC converter 301 may control the flow of the current through the primary winding of the transformer 321 of the example PSFB DC-DC converter 301. In some embodiments, switch states of switch transistors in each half bridge may complement one another to control the flow direction of the current through the primary winding of the transformer 321.

[0082] For example, in the leading half bridge of the example PSFB DC-DC converter 301, the switch state of the switch transistor Q1 complement the switch state of the switch transistor Q2. For example, while the switch transistor Q1 is in an ON switch state, the switch transistor Q2 may be in an OFF switch state. As another example, when the switch transistor Q1 is in an OFF switch state, the switch transistor Q2 may be in an ON switch state.

[0083] Similarly, in the lagging half bridge of the example PSFB DC-DC converter 301, the switch state of the switch transistor Q3 complement the switch state of the switch transistor Q4. For example, when the switch transistor Q3 is in an ON switch state, the switch transistor Q4 may be in an OFF switch state. As another example, when the switch transistor Q3 is in an OFF switch state, the switch transistor Q4 is in an ON switch state.

[0084] In some embodiments, the leading half bridge and the lagging half bridge of the example PSFB DC-DC converter 301 operate in a phase shift manner to convert the DC from the DC power source to an AC.

[0085] In some embodiments, the time period that two switch transistors are turned on is also referred to as a duty cycle. The higher duty cycle, the higher output power. For example, the time when switch transistors Q1 and Q4 are both turned on is defined as a positive cycle, and the time when switch transistors Q2 and Q3 are both turned on is defined as a negative cycle. In some embodiments, switch transistors Q1 and Q4 (or switch transistors Q2 and Q3) convert a DC voltage into an AC voltage and impose to the transformer.

[0086] In some embodiments, the secondary winding of the transformer of the PSFB DC-DC converter is coupled to one or more rectifiers. In the present disclosure, the term “rectifier” refers to an apparatus or a system that facilitates converting alternating current to direct current. In the example shown in FIG. 3, the secondary winding of the transformer 321 is coupled to the rectifier Q5 and the rectifier Q6. In some embodiments, each of the rectifier Q5 and the  rectifier Q6 may be embedded by one or more transistors such as, but not limited to, MOSFETs, IGBTs, and / or the like.

[0087] While the description above provides example rectifiers associated with an example PSFB DC-DC converter, it is noted that the scope of the present disclosure is not limited to the description above. In some examples, an example rectifier may be embedded in other forms.

[0088] As illustrated above, by alternating switch state changes associated with switch transistors and / or rectifiers of the example PSFB DC-DC converter 301, various embodiments of the present disclosure may convert direct current to alternating current and provide alternating current to the primary winding of the transformer 321.

[0089] In accordance with various embodiments of the present disclosure, the example VMC-PCMC hybrid controller 317 may control the switch states associated with the switch transistors and / or rectifiers of the example PSFB DC-DC converter 301. In some embodiments, the example VMC-PCMC hybrid controller 317 may operate in various modes that include, but not limited to, a VMC mode and a PCMC mode.

[0090] In the example shown in FIG. 3, the example VMC-PCMC hybrid controller 317 comprises one or more analog to digital converters (ADCs) (such as, but not limited to, the ADC 323 and the ADC 325) , a central processing unit 335 that is used to execute one or more voltage loops (such as, but not limited to, a VMC voltage loop 309 and a PCMC voltage loop 311) , a peak current control unit 313, and a high-resolution timer 315.

[0091] In the present disclosure, the terms “ADC” or “analog to digital converter” refer to an apparatus or system that converts one or more analog signals (such as, but not limited to, one or more analog current signals, one or more analog voltage signals, and / or the like) to one or more digital signals (such as, but not limited to, one or more digital current signals, one or more digital voltage signals, and / or the like) . In various embodiments of the present disclosure, example ADCs may be embodied in various different forms. Example ADCs in accordance with some embodiments of the present disclosure may include, but are not limited to, successive approximation register (ASR) ADCs, Delta-Sigma ADCs, Flash ADCs, and / or the like.

[0092] Referring to the example shown in FIG. 3, the example ADC 323 may receive an analog output voltage signal 305. In such an example, the analog output voltage signal 305 may comprise a waveform that indicates a voltage provided to the load by the example PSFB DC-DC converter 301 over time. In some embodiments, the example ADC 323 converts the analog output voltage signal 305 to a digital output voltage signal Vo_fb. For example, the digital output voltage signal Vo_fb may comprise digital numbers that indicate magnitudes  and / or volumes associated with voltages provided to the load by the example PSFB DC-DC converter 101.

[0093] Continuing the example shown in FIG. 3, the example ADC 325 may receive an analog load current signal 307. In such an example, the analog load current signal 307 may comprise a waveform that indicates current provided to the load by the example PSFB DC-DC converter 101 over time. In some embodiments, the example ADC 325 converts the analog load current signal 307 to a digital load current signal. For example, the digital load current signal may comprise digital numbers that indicate magnitudes and / or volumes associated with current provided to the load by the example PSFB DC-DC converter 101.

[0094] In some embodiments, the example VMC-PCMC hybrid controller 317 comprises a digital subtractor 327. In the present disclosure, the term “digital subtractor” refers to an apparatus or a system that compares two or more digital signals and generates a digital comparison signal (or digital error signal) based on the comparison of the two or more digital signals. In various embodiments of the present disclosure, example digital subtractors may be embodied in various different forms such as, but not limited to, voltage comparator integrated circuits (ICs) , single supply voltage comparators, dual supply voltage comparators, high speed voltage comparators, precision voltage comparators, and / or the like.

[0095] Referring to the example shown in FIG. 3, the digital subtractor 327 may compare the digital output voltage signal Vo_fb with a digital output reference voltage signal Vo_ref. In some embodiments, the digital output reference voltage signal Vo_ref indicates a predetermined output voltage for the load (for example, a desired voltage for the load based on the specification of the load) . In such an example, the digital subtractor 327 generates a digital voltage error signal that indicates a difference between the digital output voltage signal Vo_fb with a digital output reference voltage signal Vo_ref. In some embodiments, the digital subtractor 327 provides the digital voltage error signal to the central processing unit 335.

[0096] In some embodiments, the central processing unit 335 is used to execute one or more voltage loops that include, but not limited to, the VMC voltage loop 309 and the PCMC voltage loop 311.

[0097] In some embodiments, when executing the VMC voltage loop 309, the central processing unit 335 provides one or more signals to the high-resolution timer 315 based at least in part on the digital voltage error signal from the digital subtractor 327. Additional details associated with the VMC voltage loop 309 are described herein.

[0098] In some embodiments, the high-resolution timer 315 generates control signals associated with the example PSFB DC-DC converter 301 (such as, but not limited to, control  signals for drivers associated with switch transistors that include, but not limited to, the switch transistor Q1, the switch transistor Q2, the switch transistor Q3, and the switch transistor Q4, rectifiers that include, but not limited to, the rectifier Q5 and the rectifier Q6, and / or the like) based at least in part on the control signal from the central processing unit 335 when executing the VMC voltage loop 309. For example, the control signals generated by the high-resolution timer 315 may be in the form of PWM waveforms that are transmitted to the example PSFB DC-DC converter 301 (such as, but not limited to, drivers associated with switch transistors that include, but not limited to, the switch transistor Q1, the switch transistor Q2, the switch transistor Q3, and the switch transistor Q4, rectifiers that include, but not limited to, the rectifier Q5 and the rectifier Q6, and / or the like) . Additional details associated with the high-resolution timer 315 are described herein.

[0099] In some embodiments, when executing the PCMC voltage loop 311, the central processing unit 335 generates a digital reference current signal based at least in part on the digital voltage error signal from the digital subtractor 327. In some embodiments, when executing the PCMC voltage loop 311, the central processing unit 335 provides the digital reference current signal to the peak current control unit 313. Additional details associated with the PCMC voltage loop 311 are described herein.

[0100] In some embodiments, the peak current control unit 313 comprises a digital to analog converter (DAC) 331 and an analog comparator 333.

[0101] In the present disclosure, the terms “DAC” or “digital to analog converter” refer to an apparatus or system that converts one or more digital signals (such as, but not limited to, one or more digital current signals, one or more digital voltage signals, and / or the like) to one or more analog signals (such as, but not limited to, one or more analog current signals, one or more analog voltage signals, and / or the like) . In various embodiments of the present disclosure, example DACs may be embodied in various different forms. Example DACs in accordance with some embodiments of the present disclosure may include, but are not limited to, binary-weight DACs, R-2R ladder DACs, Sigma-delta DACs, and / or the like.

[0102] Referring to the example shown in FIG. 3, the example DAC 331 receives the digital reference current signal from the central processing unit 335 when the central processing unit 335 executes the PCMC voltage loop 311. In some embodiments, the example DAC 331 generates an analog reference current signal Iref_sl based at least in part on the digital reference current signal. In some embodiments, the example DAC 331 may be implemented with switch mode power supplies (SMPS) that provide slope compensation when converting the digital reference current signal to the analog reference current signal.

[0103] In the present disclosure, the term “analog comparator” refers to an apparatus or a system that compares two or more analog signals (for example, analog current signals, analog voltage signals, and / or the like) and generates a comparison signal based on the comparison of the two or more analog signals. In some embodiments, the comparison signal may alternate between a logic high level and a logic low level.

[0104] For example, if the analog current signal at the non-inverting input of the analog comparator is higher than the analog current signal at the inverting input of the analog comparator, the analog comparator may output a logic high level. Conversely, if the analog current signal at the non-inverting input of the analog comparator is lower than the analog current signal at the inverting input of the analog comparator, the analog comparator may output a logic low level.

[0105] In various embodiments of the present disclosure, example analog comparators may be embodied in various different forms including, but are not limited to, voltage comparator integrated circuits (ICs) , open-drain / collector comparators, push-pull comparators, differential comparators, and / or the like.

[0106] Referring to the example shown in FIG. 3, the analog comparator 333 is coupled to the DAC 331 and receives the analog reference current signal Iref_sl from the DAC 331. In some embodiments, the analog reference current signal Iref_sl is received at the inverting input of the analog comparator 333.

[0107] In some embodiments, the analog comparator 333 also receives the analog peak current feedback signal Ipk_fb that indicates or is proportional to the current associated with the example PSFB DC-DC converter 301 (for example, the current in the primary winding of the transformer 321) . In some embodiments, the analog peak current feedback signal Ipk_fb is generated by a current transformer 303 that is coupled to the example PSFB DC-DC converter 301. Additional details associated with the current transformer 303 are described herein, including, but not limited to, those described in connection with at least FIG. 5 and FIG. 6. In some embodiments, the analog peak current feedback signal Ipk_fb is received at the non-inverting input of the analog comparator 333.

[0108] In some embodiments, the analog comparator 333 generates a peak current comparison signal based on the analog peak current feedback signal Ipk_fb and the analog reference current signal Iref_sl. For example, the analog comparator 333 may compare the analog peak current feedback signal Ipk_fb with the analog reference current signal Iref_sl. In such an example, if the analog peak current feedback signal Ipk_fb exceeds the analog reference current signal Iref_sl, the analog comparator 333 generates a peak current comparison  signal indicating a logic high level. If the analog peak current feedback signal Ipk_fb does not exceed the analog reference current signal Iref_sl, the analog comparator 333 generates a peak current comparison signal indicating a logic low level.

[0109] In some embodiments, the peak current comparison signal may indicate one or more peak current match events. In the present disclosure, the term “peak current match event” refers to an occurrence when the analog peak current feedback signal Ipk_fb exceeds the analog reference current signal Iref_sl.

[0110] In some embodiments, the analog comparator 333 may provide the peak current comparison signal to the high-resolution timer 315. In some embodiments, the high-resolution timer 315 may convert the peak current comparison signal to one or more peak current match events. For example, if the peak current comparison signal indicates a logic high level outside the event blanking window, the high-resolution timer 315 may detect a peak current match event, and may result in switch state changes associated with the switch transistors and / or rectifiers of the example PSFB DC-DC converter 301 (such as, but not limited to, switch transistors that include, but not limited to, the switch transistor Q1, the switch transistor Q2, the switch transistor Q3, and the switch transistor Q4, rectifiers that include, but not limited to, the rectifier Q5 and the rectifier Q6, and / or the like) . Additional details are described herein.

[0111] As described above, various embodiments of the present disclosure providing technical benefits and advantages such as, but not limited to, requiring only one hardware topology (for example, the example topology diagram 300 shown in FIG. 3) that provides capabilities of both the VMC mode and the PCMC mode to example PSFB DC-DC converters without changing hardware structure. For example, when the example VMC-PCMC hybrid controller 317 operates in the VMC mode, the central processing unit 335 executes the VMC voltage loop 309 to provide control signals to the high-resolution timer 315. As another example, when the example VMC-PCMC hybrid controller 317 operates in the PCMC mode, the central processing unit 335 executes the PCMC voltage loop 311 and, together with the peak current control unit 313, provides control signals to the high-resolution timer 315. Additional details associated with dynamic switching of the control modes are described herein.

[0112] Referring now to FIG. 4, an example flow chart 400 illustrates example methods of operating an example VMC-PCMC hybrid controller in accordance with some embodiments of the present disclosure.

[0113] As described above, there are technical challenges, deficiencies, and problems associated with controlling DC-DC converters such as, but not limited to, PSFB DC-DC converters. Various example embodiments of the present disclosure overcome such technical  challenges, deficiencies, and problems. For example, example methods in accordance with the example flow chart 400 shown in FIG. 4 may overcome those technical challenges, deficiencies, and problems by obtaining and providing digital output voltage signal Vo_fb to the central processing unit to execute the VMC voltage loop or the PCMC voltage loop and by sampling a load current signal associated with the load that is coupled to the PSFB DC-DC converter. In some embodiments, example methods may determine whether the load is a light load based on the load current signal, and may cause the example VMC-PCMC hybrid controller to operate in either the VMC mode or the PCMC mode based on whether the load is a light load. As such, example methods illustrated in connection with FIG. 4 may improve the control performance for the example PSFB DC-DC converter.

[0114] In the example shown in FIG. 4, example methods in accordance with some embodiments of the present disclosure start at step / operation 402. Subsequent to and / or in response to step / operation 402, some example methods in accordance with some embodiments of the present disclosure proceed to step / operation 404. In some embodiments, some example methods in accordance with some embodiments of the present disclosure detect the analog peak current feedback signal, analog output voltage signal, and analog load current signal associated with an example PSFB DC-DC converter at step / operation 404.

[0115] In some embodiments, the analog peak current feedback signal associated with the example PSFB DC-DC converter refers to a signal that indicates current values associated with the primary winding of the transformer of the example PSFB DC-DC converter. For example, as described above in connection with FIG. 3, a current transformer 303 may be coupled to the example PSFB DC-DC converter 301 and generate the analog peak current feedback signal Ipk_fb. Additional details associated with the current transformer and the analog peak current feedback signal are described herein, including, but not limited to, those described in connection with at least FIG. 5 and FIG. 6. In some embodiments, the analog peak current feedback signal is non-transitory and can be captured.

[0116] In some embodiments, the analog output voltage signal associated with the example PSFB DC-DC converter refers to a signal that indicates voltage values associated with the load that is coupled to the example PSFB DC-DC converter. For example, as described above in connection with FIG. 3, the analog output voltage signal 305 may indicate the voltage that the load receives from the example PSFB DC-DC converter. In some embodiments, the analog output voltage signal is non-transitory and can be captured.

[0117] In some embodiments, the analog output voltage signal may be generated by a voltage detector (such as, but not limited to, voltage transducers) that is coupled to the load.  Additionally, or alternatively, the analog output voltage signal may be generated by a divider circuit that is coupled to the load. Additionally, or alternatively, the analog output voltage signal may be generated through other mechanisms.

[0118] In some embodiments, the analog load current signal refers to a non-transitory signal that indicates current values associated with the load. For example, as described above in connection with FIG. 3, the analog load current signal 307 may indicate the current that the load receives from the example PSFB DC-DC converter.

[0119] In some embodiments, the analog load current signal may be generated by a current detector (such as, but not limited to, current transformer) that is coupled to the load. Additionally, or alternatively, the analog load current signal may be generated based at least in part on sampling a voltage of a shunt resistor that is coupled to the load. Additionally, or alternatively, the analog load current signal may be generated through other mechanisms.

[0120] In some embodiments, detecting the analog peak current feedback signal, analog output voltage signal, and analog load current signal may provide technical benefits and advantages. For example, the analog load current signal may be implemented as a factor in determining whether to cause the example VMC-PCMC hybrid controller to operate in the VMC mode or the PCMC mode. As another example, the analog peak current feedback signal and the analog output voltage signal facilitate control operations in the VMC mode (for example, by executing the VMC voltage loop of the VMC-PCMC hybrid controller) and control operations in the PCMC mode (for example, by executing the PCMC voltage loop of the VMC-PCMC hybrid controller) , additional details of which are described herein.

[0121] Referring back to FIG. 4, subsequent to and / or in response to step / operation 404, some example methods in accordance with some embodiments of the present disclosure proceed to step / operation 406. In some embodiments, some example methods in accordance with some embodiments of the present disclosure implement VMC voltage loop control and generate control signals under the VMC mode at step / operation 406.

[0122] In some embodiments, the VMC voltage loop control may be implemented by a central processing unit (such as, but not limited to, the central processing unit 335 described above in connection with FIG. 3) when executing a VMC voltage loop (for example, but not limited to, the VMC voltage loop 309 described above in connection with FIG. 3) . For example, when executing the VMC voltage loop 309, the central processing unit 335 may generate control signals based on a voltage difference between the output voltage signal detected at step / operation 404 and a reference voltage signal. Continuing in this example, the central processing unit 335 may provide the control signals to a high-resolution timer (such as, but not  limited to, the high-resolution timer 315 described above in connection with FIG. 3) , such that the high-resolution timer may generate control signals associated with the drivers for the switch transistors and / or rectifiers of an PSFB DC-DC converter under the VMC mode.

[0123] Additional details associated with the VMC voltage loop and the control signals generated under the VMC mode are described herein, including, but not limited to, those described in connection with at least FIG. 12 to FIG. 13.

[0124] Referring back to FIG. 4, subsequent to and / or in response to step / operation 404 (or, in some embodiments, step / operation 406) , some example methods in accordance with some embodiments of the present disclosure proceed to step / operation 408. In some embodiments, some example methods in accordance with some embodiments of the present disclosure implement PCMC voltage loop control based on a peak current control unit at step / operation 408.

[0125] In some embodiments, the PCMC voltage loop control may be implemented by a central processing unit (such as, but not limited to, the central processing unit 335 described above in connection with FIG. 3) when executing a PCMC voltage loop (such as, but not limited to, the PCMC voltage loop 311 described above in connection with FIG. 3) . For example, when executing the PCMC voltage loop 311, the central processing unit 335 may generate a digital reference current signal based at least in part on a digital voltage error signal, which in turn is generated by comparing a digital output voltage signal (based on the analog output voltage signal detected at step / operation 404) and a digital reference voltage signal. In some embodiments, the central processing unit 335 may transmit the loop output to a peak current control unit (for example, but not limited to, the peak current control unit 313 described above in connection with at least FIG. 3) . In some embodiments, the peak current control unit 313 may convert the digital reference current signal to an analog reference current signal (and may, for example, add slop compensation) , and compare the analog peak current feedback signal detected at step / operation 404 with the analog reference current signal. In some embodiments, the peak current control unit 313 may generate a peak current comparison signal based on comparing the analog peak current feedback signal with the analog reference current signal and providing the peak current comparison signal to a high-resolution timer (such as, but not limited to, the high-resolution timer 315 described above in connection with FIG. 3) .

[0126] Additional details associated with the PCMC voltage loop and the peak current control unit are described herein, including, but not limited to, those described in connection with at least FIG. 8 to FIG. 11.

[0127] Referring back to FIG. 4, subsequent to and / or in response to step / operation 408, some example methods in accordance with some embodiments of the present disclosure proceed to step / operation 410. In some embodiments, some example methods in accordance with some embodiments of the present disclosure generate control signals for an example PSFB DC-DC converter under PCMC mode at step / operation 410.

[0128] In some embodiments, the control signals for the example PSFB DC-DC converter are generated by a high-resolution timer based at least in part on the peak current comparison signal that is provided to the high-resolution timer. As described herein, the high-resolution timer may convert one or more peak current match events that are outside the event blanking window to one or more internal comparison events, and may generate control signals for the example PSFB DC-DC converter.

[0129] Additional details associated with the high-resolution timer under the PCMC mode are described herein, including, but not limited to, those described in connection with at least FIG. 9 to FIG. 11.

[0130] Referring back to FIG. 4, subsequent to and / or in response to step / operation 406 and step / operation 410, some example methods in accordance with some embodiments of the present disclosure proceed to step / operation 412. In some embodiments, some example methods in accordance with some embodiments of the present disclosure implement VMC and PCMC dynamic switching at step / operation 412.

[0131] In some embodiments, some example methods may implement VMC and PCMC dynamic switching based at least in part on comparing the analog load current signal detected at step / operation 404 of FIG. 4 with an analog reference current signal. In some embodiments, if the analog load current signal exceeds the analog reference current signal, some example methods may cause the VMC-PCMC hybrid controller to operate in the PCMC mode. If the analog load current signal does not exceed the analog reference current signal, some example methods may cause the VMC-PCMC hybrid controller to operate in the VMC mode. In other words, the PWM signal inverts based on either an output under the PCMC mode or an output under the VMC mode. Under VMC mode, the high-resolution timer inverts the PWM signal based on the outputs from the VMC voltage loop. Under PCMC mode, the high-resolution timer inverts the PWM signal based on the peak current match event. As such, example methods illustrated in connection with FIG. 4 may combine the technical advantages and benefits associated with the VMC mode and the PCMC mode. Additional details are described herein.

[0132] Referring back to FIG. 4, subsequent to and / or in response to step / operation 412, some example methods in accordance with some embodiments of the present disclosure proceed to step / operation 414 and end.

[0133] Referring now to FIG. 5, an example topology diagram associated with detecting an example analog peak current feedback signal associated with an example PSFB DC-DC converter 501 in accordance with some embodiments of the present disclosure is illustrated.

[0134] In the example shown in FIG. 5, the example PSFB DC-DC converter 501 comprises a plurality of switch transistors (such as, but not limited to, the switch transistor Q1, the switch transistor Q2, the switch transistor Q3, and the switch transistor Q4) that are coupled to the primary winding of a transformer of the example PSFB DC-DC converter 501, which are similar to those of the example PSFB DC-DC converter 301 described above in connection with FIG. 3.

[0135] In some embodiments, an analog peak current feedback signal detector 503 is coupled to the example PSFB DC-DC converter 501 and generates a peak current feedback signal Ipk_fb associated with the example PSFB DC-DC converter 501.

[0136] For example, the analog peak current feedback signal detector 503 comprises a current transformer. In such an example, the primary winding of the current transformer is coupled to between the input capacitor and the half bridges of the PSFB DC-DC converter (for example, both the lagging half bridge and the leading half bridge of the PSFB DC-DC converter) . As such, the primary winding of the current transformer receives a current signal I_BAT that flows through the example PSFB DC-DC converter 501. In some embodiments, the current transformer of the analog peak current feedback signal detector 503 converts the current signal I_BAT into the peak current feedback signal Ipk_fb. In some embodiments, the analog peak current feedback signal detector 503 provides the peak current feedback signal Ipk_fb to the VMC-PCMC hybrid controller 505 (for example, to an analog comparator of the VMC-PCMC hybrid controller 505 so that the analog comparator may generate a peak current comparison signal) .

[0137] The implementation of the current transformer of the analog peak current feedback signal detector 503 may provide various technical benefits and advantages. For example, the current signal I_BAT from the example PSFB DC-DC converter 501 may be too high such that it can be difficult or unsafe for direct measurement. By implementing the current transformer, the analog peak current feedback signal detector 503 may generate the peak current feedback signal Ipk_fb that is at a safe level for providing as an input to the analog comparator of the VMC-PCMC hybrid controller 505.

[0138] Referring now to FIG. 6, an example waveform diagram 600 illustrates example signal waveforms in accordance with some embodiments of the present disclosure.

[0139] In the example shown in FIG. 6, the example waveform diagram 600 illustrates an example analog reference current signal waveform 602 that is associated with an example analog reference current signal, an example analog peak current feedback signal waveform 604 that is associated with an example analog peak current feedback signal, and an example peak current comparison signal waveform 606 based on comparing the example analog reference current signal waveform 602 and the example analog peak current feedback signal waveform 604.

[0140] For example, the example analog reference current signal shown in the example analog reference current signal waveform 602 may be received by an example analog comparator of an example VMC-PCMC hybrid controller (such as, but not limited to, the example analog comparator 333 of the example VMC-PCMC hybrid controller 317 described above in connection with FIG. 3) . Continuing in this example, the example analog peak current feedback signal shown in the example analog peak current feedback signal waveform 604 may be generated by an example analog peak current feedback signal detector (such as, but not limited to, the analog peak current feedback signal detector 503 described above in connection with FIG. 5) and received by the example analog comparator of an example VMC-PCMC hybrid controller (such as, but not limited to, the example analog comparator 333 of the example VMC-PCMC hybrid controller 317 described above in connection with FIG. 3) .

[0141] Continuing in this example, the example peak current comparison signal shown in the example peak current comparison signal waveform 606 may be generated by the example analog comparator of an example VMC-PCMC hybrid controller (such as, but not limited to, the example analog comparator 333 of the example VMC-PCMC hybrid controller 317 described above in connection with FIG. 3) . For example, the example analog comparator may compare the example analog peak current feedback signal with the example analog reference current signal. When the analog peak current feedback signal exceeds the example analog reference current signal, the example peak current comparison signal generated by the example analog comparator indicates a logic high state. When the analog peak current feedback signal does not exceed the example analog reference current signal, the example peak current comparison signal generated by the example analog comparator indicates a logic low state.

[0142] As described above, a peak current match event occurs when the analog peak current feedback signal exceeds the example analog reference current signal. As such, the example peak current comparison signal may indicate one or more peak current match events  when the example peak current comparison signal is in the logic high state. In the examples shown in FIG. 6, the example peak current comparison signal shown in the example peak current comparison signal waveform 606 indicates a peak current match event 608A, a peak current match event 608B, a peak current match event 608C, and a peak current match event 608D.

[0143] In accordance with various example embodiments of the present disclosure, an example VMC-PCMC hybrid controller may comprise a central processing unit that is used to execute an example PCMC voltage loop and an example VMC voltage loop in accordance with some embodiments of the present disclosure.

[0144] Referring now to FIG. 7, an example block diagram illustrates example structures associated with example components of an example central processing unit 700 in accordance with some embodiments of the present disclosure. In some embodiments, various example central processing units of example VMC-PCMC hybrid controllers in accordance with some embodiments of the present disclosure (for example, but not limited to, the example central processing unit 335 described above in connection with FIG. 3) may be embedded based on the example central processing unit 700 shown in FIG. 7.

[0145] In general, the terms “apparatus, ” “controller, ” “computing entity, ” “computer, ” “entity, ” “device, ” “system, ” and / or similar words used herein interchangeably refer to, for example, one or more computers, desktops, mobile phones, tablets, phablets, notebooks, laptops, distributed systems, kiosks, input terminals, servers, server networks, blades, gateways, switches, processing devices, processing entities, set-top boxes, relays, routers, network access points, base stations, the like, and / or any combination of devices or entities adapted to perform the functions, operations, and / or processes described herein. Such functions, operations, and / or processes may include, for example, transmitting, receiving, operating on, processing, displaying, storing, determining, creating, generating, monitoring, evaluating, comparing, and / or similar terms used herein interchangeably. In some embodiments, these functions, operations, and / or processes can be performed on data, content, information, and / or similar terms used herein interchangeably.

[0146] In some embodiments, the example central processing unit 700 comprises, or is in communication with, one or more processors (also referred to as processors, processing circuitry, and / or similar terms used herein interchangeably) such as the processor 701 that communicate with other elements within the example central processing unit 700 (for example, but not limited to, via a bus) , as shown in the example illustrated in FIG. 7. In some embodiments, the processor 701 may be embodied in a number of different ways. For example,  the processor 701 may be embodied as one or more microcontrollers, microprocessors, controllers, multi-core processors, complex programmable logic devices (CPLDs) , co-processing entities, application-specific instruction-set processors (ASIPs) , and / or the like. Additionally, or alternatively, the processor 701 may be embodied as one or more other forms of processing devices or circuitry. In the present disclosure, the term “circuitry” may refer to an entirely hardware embodiment or a combination of hardware and computer program products. In some embodiments, the processor 701 may be embodied as integrated circuits, application specific integrated circuits (ASICs) , field programmable gate arrays (FPGAs) , programmable logic arrays (PLAs) , hardware accelerators, other circuitry, and / or the like. In some embodiments, the processor 701 may be configured for a particular use or execute instructions stored in the volatile storage media 705, the non-volatile storage media 703, and / or otherwise accessible to the processor 701. As such, whether configured by hardware or computer program products, or by a combination thereof, the processor 701 may be capable of performing steps or operations according to embodiments of the present disclosure when configured accordingly.

[0147] In some embodiments, the example central processing unit 700 comprises, or is in communication with, non-volatile storage media 703 (also referred to as non-volatile memory, non-volatile storage, non-volatile media, non-volatile memory storage, non-volatile memory circuitry and / or similar terms used herein interchangeably) , as shown in the example illustrated in FIG. 7. In some embodiments, the non-volatile storage media 703 may include, but not limited to, hard disks, read-only memory (ROM) , programmable read-only memory (PROM) , erasable programmable read-only memory (EPROM) , electrically erasable programmable read-only memory (EEPROM) , and / or the like. Additionally, or alternatively, in some embodiments, the non-volatile storage media 703 may include, but not limited to, Hard Disk Drives (HDDs) , Solid-State Drives (SSDs) , flash memory (such as, but not limited to, Serial Flash Memory, NAND Flash Memory, NOR Flash Memory, and / or the like) , multimedia memory cards (MMCs) , secure digital (SD) memory cards, SmartMedia cards, CompactFlash (CF) cards, Memory Sticks, and / or the like. Additionally, or alternatively, the non-volatile storage media 703 may include, but not limited to, Conductive-Bridging Random Access Memory (CBRAM) , Phase-change RAM (PRAM) , Ferroelectric RAM (FeRAM) , Non-Volatile RAM (NVRAM) , Magnetic RAM (MRAM) , Resistive RAM (RRAM) , Silicon-Oxide-Nitride-Oxide-Silicon (SONOS) , Floating Junction Gate RAM (FJG RAM) , millipede memory, racetrack memory, and / or the like.

[0148] In some embodiments, the non-volatile storage media 703 may store databases, database instances, database management systems, data, applications, programs, program modules, scripts, source code, object code, byte code, compiled code, interpreted code, machine code, executable instructions, and / or the like. For example, the non-volatile storage media 703 may store computer programming codes associated with the VMC voltage loops and / or the PCMC voltage loops as described above. The term database, database instance, database management system, and / or similar terms used herein interchangeably may refer to a collection of records or data that is stored in a computer-readable storage medium using one or more database models, such as a hierarchical database model, network model, relational model, entity–relationship model, object model, document model, semantic model, graph model, and / or the like.

[0149] In some embodiments, the example central processing unit 700 comprises, or is in communication with, volatile storage media 705 (also referred to as volatile memory, volatile storage, volatile media, volatile memory storage, volatile memory circuitry and / or similar terms used herein interchangeably) , as shown in the example illustrated in FIG. 7. In some embodiments, the volatile storage or memory may also include, but not limited to, random access memory (RAM) , dynamic random access memory (DRAM) , static random access memory (SRAM) , fast page mode dynamic random access memory (FPM DRAM) , extended data-out dynamic random access memory (EDO DRAM) , synchronous dynamic random access memory (SDRAM) , double data rate synchronous dynamic random access memory (DDR SDRAM) , double data rate type two synchronous dynamic random access memory (DDR2 SDRAM) , double data rate type three synchronous dynamic random access memory (DDR3 SDRAM) , Rambus dynamic random access memory (RDRAM) , Twin Transistor RAM (TTRAM) , Thyristor RAM (T-RAM) , Zero-capacitor (Z-RAM) , Rambus in-line memory module (RIMM) , dual in-line memory module (DIMM) , single in-line memory module (SIMM) , video random access memory (VRAM) , cache memory (including various levels) , and / or the like.

[0150] In some embodiments, the volatile storage media 705 may be used to store at least portions of the databases, database instances, database management systems, data, applications, programs, program modules, scripts, source code, object code, byte code, compiled code, interpreted code, machine code, executable instructions, and / or the like being executed by, for example, the processor 701. For example, the volatile storage media 705 may store computer programming codes associated with the VMC voltage loops and / or the PCMC voltage loops as described above Thus, the databases, database instances, database management systems, data,  applications, programs, program modules, scripts, source code, object code, byte code, compiled code, interpreted code, machine code, executable instructions, and / or the like may be used to control certain aspects of the operation of the example central processing unit 700 with the assistance of the processor 701.

[0151] In some embodiments, the example central processing unit 700 includes one or more interfaces such as the interface 707 for communicating with at least one processor (for example, but not limited to, the processor 701 of FIG. 7 described above) , volatile storage media (for example, but not limited to the volatile storage media 705 of FIG. 7 described above) , non-volatile storage media (for example, but not limited to, the non-volatile storage media 703 of FIG. 7 described above) , computing entity and / or other component. For example, the interface 707 may facilitate communicating data, content, information, and / or similar terms used herein interchangeably that can be transmitted, received, operated on, processed, displayed, stored, and / or the like. In some embodiments, such communication may be executed through the interface 707 according to a wired data transmission protocol, such as, but not limited to, Double Data Rate (DDR) , Peripheral Component Interconnect (PCI) , PCI Express, Serial Advanced Technology Attachment (Serial ATA) , Fiber Distributed Data Interface (FDDI) , Digital Subscriber Line (DSL) , Ethernet, Asynchronous Transfer Mode (ATM) , Non-Volatile Memory Express (NVMe) , Small Computer system Interface (SCSI) , Inter-Integrated Circuit (I2C) , Serial Peripheral Interface (SPI) , Universal Serial Bus (USB) , frame relay, Data Over Cable Service Interface Specification (DOCSIS) , and / or any other wired transmission protocol. Additionally, or alternatively, in some embodiments, the interface 707 may communicate via wireless external communication networks using any of a variety of protocols, such as, but not limited to, general packet radio service (GPRS) , Universal Mobile Telecommunications System (UMTS) , Code Division Multiple Access 2000 (CDMA2000) , CDMA2000 1X (1xRTT) , Wideband Code Division Multiple Access (WCDMA) , Global System for Mobile Communications (GSM) , Enhanced Data rates for GSM Evolution (EDGE) , Time Division-Synchronous Code Division Multiple Access (TD-SCDMA) , Long Term Evolution (LTE) , Evolved Universal Terrestrial Radio Access Network (E-UTRAN) , Evolution-Data Optimized (EVDO) , High Speed Packet Access (HSPA) , High-Speed Downlink Packet Access (HSDPA) , IEEE 802.11 (Wi-Fi) , Wi-Fi Direct, 802.16 (WiMAX) , Ultra-Wideband (UWB) , infrared (IR) protocols, Near Field Communication (NFC) protocols, Wibree, Bluetooth protocols, wireless USB protocols, and / or any other wireless protocol.

[0152] While the description above provides example components of an example central processing unit in accordance with some embodiments of the present disclosure, it is noted that  the scope of the present disclosure is not limited to the description above. In some examples, an example central processing unit may comprise one or more additional and / or alternative components.

[0153] Referring now to FIG. 8, an example control diagram 800 illustrates example control logic blocks associated with an example PCMC voltage loop (for example, but not limited to, the example PCMC voltage loop 311 described above in connection with at least FIG. 3) that may be executed by an example central processing unit (such as, but not limited to, the central processing unit 335 described above in connection with at least FIG. 3) in accordance with some embodiments of the present disclosure.

[0154] As described above, when executing the example PCMC voltage loop, the example central processing unit may generate digital reference current signals and provide digital reference current signals to a DAC (such as, but not limited to, the DAC 331 described above in connection with FIG. 3) . In some embodiments, the DAC converts digital reference current signals to analog reference current signals based at least in part on applying slope compensation, and provides the analog reference current signals to an analog comparator so that the analog comparator may generate peak current comparison signals that indicate peak current match events as described above.

[0155] In the example shown in FIG. 8, an example PCMC voltage loop comprises a gain function 802, a compensator function 804, a power stage transfer function 806, and a feedback function 808.

[0156] In some embodiments, the gain function 802 provides the digital reference voltage Vref to a digital subtractor function 810, and the feedback function 808 provides the digital output voltage Vo to the digital subtractor function 810. In some embodiments, the digital subtractor function 810 determines a difference between the digital output voltage Vo and the digital reference voltage Vref, and provides the difference to the compensator function 804.

[0157] In some embodiments, the compensator function 804 may be implemented based on a one-pole, one-zero (1P1Z) compensator to generate the digital reference current signal Iref. In some embodiments, the compensator function 804 generates a digital reference current signal Iref based at least in part on the difference between the digital reference voltage Vref and the digital output voltage Vo, and provides the digital reference current signal Iref to the transfer function 806.

[0158] While FIG. 8 illustrates example logic blocks associated with an example PCMC voltage loop, it is noted that the scope of the present disclosure is not limited to the example  shown in FIG. 8. In some examples, an example PCMC voltage loop may comprise one or more additional and / or alternative logic blocks.

[0159] Referring now to FIG. 9, an example block diagram 900 illustrates example components associated with an example VMC-PCMC hybrid controller 901 for implementing the PCMC mode in accordance with some embodiments of the present disclosure.

[0160] In the example block diagram 900, the example VMC-PCMC hybrid controller 901 comprises a central processing unit 903, a DAC 905, an analog comparator 907, and a high-resolution timer 909.

[0161] In some embodiments, the central processing unit 903 is similar to the various example central processing units described above (such as, but not limited to, the central processing unit 335 described above in connection with FIG. 3, the central processing unit 700 described above in connection with FIG. 7, and / or the like) . For example, when the example VMC-PCMC hybrid controller 901 operates on the PCMC mode, the central processing unit 903 receives a digital reference voltage signal Vo_fb and generates a digital reference current signal Iref, similar to various examples described above.

[0162] In some embodiments, the DAC 905 is coupled to the central processing unit 903 and receives the digital reference current signal Iref from the central processing unit 903. In some embodiments, the DAC 905 is similar to various example DACs described above, such as, but not limited to, the example DAC 331 described above in connection with FIG. 3. For example, the example DAC 331 may convert the digital reference current signal Iref to an analog reference current signal Iref_sl, similar to various examples described above. In some embodiments, the analog reference current signal Iref_sl generated by the example DAC 331 may be in the form of a saw-tooth reference waveform as a slope compensation to diminish sub-harmonic oscillation in peak current mode control.

[0163] In some embodiments, the analog comparator 907 is coupled to the DAC 905 and receives the analog reference current signal Iref_sl from the DAC 905. In some embodiments, the analog comparator 907 also receives an analog peak current feedback signal Ipk_fb that is associated with the PSFB DC-DC converter, similar to various examples described above.

[0164] In some embodiments, the analog comparator 907 is similar to various example analog comparators described above, including, but not limited to, the analog comparator 333 described above in connection with FIG. 3. For example, the analog comparator 907 may generate a peak current comparison signal based at least in part on the analog peak current feedback signal Ipk_fb and the analog reference current signal Iref_sl, similar to various examples described above. For example, the peak current comparison signal may indicate a  peak current match event when the analog peak current feedback signal Ipk_fb matches the analog reference current signal Iref_sl set by the DAC 905.

[0165] In some embodiments, the example high-resolution timer 909 is coupled to the analog comparator 907 and receives the peak current comparison signal from the analog comparator 907. In some embodiments, the example high-resolution timer 909 comprises multiple timers. In the example shown in FIG. 9, the example high-resolution timer 909 comprises a timer 911. In some embodiments, the timer 911 comprises timer counters 913, an external event blank module 915, and compare register 917. It is noted that the scope of the present disclosure is not limited to the example shown in FIG. 9, as the example high-resolution timer 909 comprises multiple timers as shown in FIG. 10.

[0166] In some embodiments, the timer counters 913 are digital timers that can be configured in periodic up, down, or up-down direction cumulative count mode. In some embodiments, the counter values may increment or decrement by a fixed step value and / or at a fixed frequency.

[0167] For example, the timer 911 may operate in an up-down counting mode. In such an example, the counter values from the timer counters 913 may gradually increment until it reaches a maximum value. Once the counter values from the timer counters 913 reach the maximum value, the counter values gradually decrement until zero. In other words, during a PMW cycle, the counter values from the timer counters 913 gradually increment from zero to the maximum value, and then gradually decrement from the maximum value to zero. As such, the up-down counting mode of the timer counter may include a positive half cycle (when the counter values increment from zero to the maximum value) and a negative half cycle (when the counter values decrement from the maximum value to zero) .

[0168] As another example, the timer 911 may operate in an up-counting mode. In such an example, the counter values from the timer counters 913 may gradually increment until it reaches a maximum value. Once the counter values from the timer counters 913 reach the maximum value, the counter value directly drops to zero. In other words, during a PWM cycle, the counter values from the timer counters 913 gradually increment from zero to the maximum value, and then directly drop to zero.

[0169] As another example, the timer 911 may operate in an down-counting mode. In such an example, the counter values from the timer counters 913 may gradually decrement until it reaches zero. In other words, during a PWM cycle, the counter values from the timer counters 913 gradually decreases from the maximum value to zero.

[0170] In some embodiments, the external event blank module 915 defines one or more event blanking windows. In the present disclosure, the term “event blanking window” refers to a time window during which external events (such as, but not limited to, the peak current match events described above) are ignored or blanked. In some embodiments, the external event blank module 915 provides technical benefits and advantages such as, but not limited to, avoiding noise and / or other unexpected signals that may result in false detection of peak current match event.

[0171] In some embodiments, the compare register 917 refers to a register that holds a predetermined counter value for comparison with the counter value from the timer counters 913. In some embodiments, the counter value from the timer counters 913 is compared with the predetermined counter value from the compare register 917. In some embodiments, a compare event associated with the compare register 917 occurs if the counter value from the timer counters 913 matches the predetermined counter value from the compare register 917, additional details of which are described herein.

[0172] In the example shown in FIG. 9, the timer 911 is coupled to the set / reset module 919. In some embodiments, the set / reset module 919 may receive one or more signals from the timer 911 to set or reset outputs associated with the high-resolution timer 909. For example, the set / reset module 919 may set or reset outputs associated with the high-resolution timer 909 based least in part on the external event signal (HRTIM_EEV) and / or the compare match signal (CMP_match) from the timer 911. For example, the external event signal (HRTIM_EEV) may indicate the occurrence of an event (such as, but not limited to, a peak current match event) . Additionally, or alternatively, the match signal (CMP_match) may indicate that the counter value from the timer counters 913 matches a predetermined timer counter value based on the compare register 917. In such an example, the match signal (CMP_match) may cause one or more actions by the high-resolution timer 909 such as, but not limited to, setting or resetting one or more outputs from the high-resolution timer 909.

[0173] In the example shown in FIG. 9, the set / reset module 919 is coupled to one or more output channels 921. In some embodiments, each of the one or more output channels 921 may transmit control signals (for example, but not limited to, PWM signals) to control drivers associated with the switch transistors of the PSFB DC-DC converter.

[0174] As described above, the PSFB DC-DC converter may comprise multiple switch transistors. As such, the high-resolution timer 909 comprises a plurality of output channels 921 that provide control signals to the multiple switch transistors. In such an example, the high- resolution timer 909 comprises multiple timers that provide signals to a plurality of output channels 921.

[0175] Referring now to FIG. 10, an example block diagram 1000 illustrates example timers associated with an example high-resolution timer 1002 in accordance with some embodiments of the present disclosure. In the example shown in FIG. 10, the high-resolution timer 1002 comprises a master timer 1004, an event capture timer 1006 (also referred to as Timer C) , a lagging half bridge timer 1010 (also referred to as Timer A) , a leading half bridge timer 1012 (also referred to as Time B) , a rectifier timer 1014 (Also referred to as Timer D) , a reset and step trigger timer 1016 (also referred to as Timer E) , and a rectifier timer 1018 (also referred to as timer F) .

[0176] In some embodiments, the master timer 1004 provides timing synchronization for other timers of the example high-resolution timer 1002 (including, but not limited to, the event capture timer 1006, the lagging half bridge timer 1010, the leading half bridge timer 1012, and / or the rectifier timer 1014) . For example, the counters of Timer A, Timer B, Timer D, and Timer F are reset by master time period match event associated with the master timer 1004 and thus all timers are synchronized. In some embodiments, the master timer 1004 may comprise a master timer compare register that is based on the half of the master timer period associated with the master timer 1004. Example embodiments of the preset disclosure may use the match event associated with the master timer compare register to reset Time C and Timer E, therefore the time period from Time C and Timer E are half of the timer period associated with Timer A, Timer B, and the master timer 1004. Various embodiments of the present disclosure may leverage the benefits of two dedicated and separate blanking windows at the positive cycle and the negative cycles, additional details of which are described herein.

[0177] In some embodiments, the master timer 1004 is not included. For example, each of the timers described above may comprise a period register that defines a cycle for the corresponding timer.

[0178] In some embodiments, the event capture timer 1006 may comprise an external event blank module 1008, an event capture timer counter TC, a period register TC. PRD, and one or more compare registers (such as, but not limited to, the compare register TC. CMP4) .

[0179] In some embodiments, the event capture timer counter TC of the event capture timer 1006 is similar to the timer counters 913 described above in connection with FIG. 9. In some embodiments, the event capture timer counter TC of the event capture timer 1006 may operate in an up-counting mode.

[0180] In some embodiments, the event capture timer 1006 (also referred to as Timer C) comprises an external event blank module 1008 that defines an event blanking window, similar to the example external event blank module 915 described above in connection with FIG. 9. In some embodiments, the analog comparator comparison signal is sent to Timer C and filtered by blanking window time defined based on the values from the event capture timer counter increasing from zero to the value based on the compare register TC. CMP1. In some embodiments, if the match event (for example, a high level output from the comparator as described above) happens inside blanking window, such a match event will be discarded. In some embodiments, if the match event happens outside the blanking window, such an event (which may be referred to as an EEV_TC_CMP1 event) will be recognized by Timer C.

[0181] In some embodiments, the event capture timer 1006 may capture or measure timing associated with external events (such as, but not limited to, one or more peak current match events described above) . For example, the input of the event capture timer 1006 may be coupled to receive the peak current comparison signal from an analog comparator. In such an example, when the peak current comparison signal indicates a rising edge from a logic low state to a logic high state, the event capture timer 1006 captures a peak current match event counter value associated with the rising edge from the event capture timer counter TC.

[0182] In some embodiments, the analog comparator (output high level) event is filtered by the blanking window from Timer C as described above, which may be referred to as an EEV_TC_CMP1 event and sent to the Timer C capture unit. In some embodiments, the event capture timer 1006 captures the counter value exactly at the moment when the EEV_TC_CMP1 event occurs (which is when the peak current match event happens) . In some embodiments, the event capture timer 1006 converts captured external event into a compare register match event within the event capture timer 1006, such as the compare register TC. CMP4 with very few time delay (such as very few nanoseconds and is configurable) . In some embodiments, this mechanism is also referred to as the HRTIM capture and delay feature. As illustrated in the examples above, the captured compare register match event is an HRTIM internal event and sent to Timer B to set / reset the output channel of Timer B. In some embodiments, internal events provide benefits such as distinguishing positive and negative cycles that are required for the PSFB power stage. If the internal event associated with TC. CMP4 occurs when Timer B is up counting, it is referred to as a positive cycle event. If the internal event associated with TC. CMP4 occurs when Time B is down counting, it is referred to as a negative cycle event. Because the rising edge of the peak current comparison signal may indicate a start of a peak  current match event, the peak current match event counter value that is captured by the event capture timer 1006 is associated with the peak current match event.

[0183] In some embodiments, the event capture timer 1006 may comprise a period register TC. PRD that defines a period or cycle for the event capture timer counter TC. For example, the period register TC. PRD may define the period or cycle for the event capture timer counter TC.

[0184] In some embodiments, the event capture timer 1006 may comprise one or more compare registers that can generate a match event, similar to those described above in connection with the example compare register 917 of FIG. 9. In some embodiments, example compare registers associated with the event capture timer 1006 may include, but not limited to, the compare register TC. CMP4.

[0185] In some embodiments, the lagging half bridge timer 1010 may comprise a lagging half bridge timer counter TA, a period register (such as, but not limited to, period register TA. PRD) , and one or more compare registers (such as, but not limited to, compare register TA. CMP1, compare register TA. CMP2, and compare register TA. CMP3) .

[0186] In some embodiments, the lagging half bridge timer 1010 may comprise a period register TA. PRD that defines a period or cycle for the lagging half bridge timer counter TA. For example, the period register TA. PRD may define a period or cycle for the lagging half bridge timer counter TA.

[0187] In some embodiments, the lagging half bridge timer counter TA of the lagging half bridge timer 1010 is similar to the timer counters 913 described above in connection with FIG. 9. In some embodiments, the lagging half bridge timer counter TA of the lagging half bridge timer 1010 may operate in an up-counting mode.

[0188] In some embodiments, the lagging half bridge timer 1010 may comprise one or more compare registers that each generates a match event, similar to those described above in connection with the example compare register 917 of FIG. 9. In some embodiments, example compare registers associated with the lagging half bridge timer 1010 may include, but not limited to, compare register TA. CMP1, compare register TA. CMP2, and compare register TA. CMP3.

[0189] In some embodiments, the lagging half bridge timer 1010 generates control signals for drivers associated with switch transistors in the lagging half bridge of the PSFB DC-DC converter (such as, but not limited to, the switch transistor Q3 and the switch transistor Q4 described above in connection with FIG. 3) . For example, the lagging half bridge timer 1010  may output control signals in the form of PWM signals through a first output channel for controlling the switch state of the switch transistor Q3 of the PSFB DC-DC converter. Continuing in this example, the lagging half bridge timer 1010 may output control signals in the form of PWM signals through a second output channel for controlling the switch state of the switch transistor Q4 of the PSFB DC-DC converter. In some embodiments, the control signals from the first output channel complement the control signals from the second output channel.

[0190] In some embodiments, when timer A counter reaches compare register TA. CMP1 (which is very close to zero) , a TA. CMP1 match event occurs, and the PWM signal from the first output channel TA1 of Timer A is set. In some embodiments, when timer A counter reaches compare register TA. CMP2 (which is half of the period) , the PWM signal from the first output channel TA1 of Timer A is reset. The PWM signal from the second output channel TA2 of the Timer A complement with that of the first output channel TA1, and a deadtime is inserted by dedicated hardware module (resulting in the PWM signals from both the TA1 and the TA2 to keep low for a few time) . As illustrated in the above configuration, the PWM output signal from first output channel TA1 is associated with a 50%positive duty cycle (without considering the deadtime effect) .

[0191] In some embodiments, the leading half bridge timer 1012 may comprise a leading half bridge timer counter TB and a period register (such as, but not limited to, period register TB. PRD) . In some embodiments, the leading half bridge timer counter TB of the leading half bridge timer 1012 is similar to the timer counters 913 described above in connection with FIG. 9. In some embodiments, the leading half bridge timer counter TB of the leading half bridge timer 1012 may operate in an up-down counting mode. Up-down mode leverage benefits to distinguish analog comparator events that occur during the positive half cycle from those during the negative half cycles.

[0192] In some embodiments, the leading half bridge timer 1012 may comprise a period register TB. PRD that defines a period or cycle for the leading half bridge timer counter TB (for example, half period of the master timer period) . For example, the period register TB. PRD may define a period or cycle for the leading half bridge timer counter TB.

[0193] In some embodiments, the leading half bridge timer 1012 generates control signals for switch transistors in the leading half bridge of the PSFB DC-DC converter (such as, but not limited to, the switch transistor Q1 and the switch transistor Q2 described above in connection with FIG. 3) . For example, the leading half bridge timer 1012 may output control signals in the form of PWM signals through a first output channel for controlling the switch state of the  switch transistor Q1 of the PSFB DC-DC converter. Continuing in this example, the leading half bridge timer 1012 may output control signals in the form of PWM signals through a second output channel for controlling the switch state of the switch transistor Q2 of the PSFB DC-DC converter. In some embodiments, the control signals from the first output channel complement the control signals from the second output channel.

[0194] In some embodiments, the rectifier timer 1014 may comprise a rectifier timer counter TD, one or more period registers (such as, but not limited to, the period register TD. PRD) , and one or more compare registers (such as, but not limited to, compare register TD. CMP1, compare register TD. CMP3, and compare register TD. CMP4) .

[0195] In some embodiments, the rectifier timer counter TD of the rectifier timer 1014 is similar to the timer counters 913 described above in connection with FIG. 9. In some embodiments, the rectifier timer counter TD of the rectifier timer 1014 may operate in an up-counting mode.

[0196] In some embodiments, the rectifier timer 1014 may comprise a period register TD. PRD that defines a period or cycle for the rectifier timer counter.

[0197] In some embodiments, the rectifier timer 1014 may comprise one or more compare registers that each generates a match event, similar to those described above in connection with the example compare register 917 of FIG. 9. In some embodiments, example compare registers associated with the rectifier timer 1014 may include, but not limited to, compare register TD. CMP1, compare register TD. CMP3, and compare register TD. CMP4.

[0198] In some embodiments, the rectifier timer 1014 generates control signals for rectifiers of the PSFB DC-DC converter (such as, but not limited to, the rectifier Q5 described above in connection with FIG. 3) . For example, the rectifier timer 1014 may output control signals in the form of PWM signals through a first output channel for controlling the switch state of the rectifier Q5 of the PSFB DC-DC converter.

[0199] In some embodiments, the reset and step trigger timer 1016 may comprise a timer counter TE, one or more period registers (such as, but not limited to, a period register TE. PRD) , and one or more compare registers (such as, but not limited to, a compare register TE. CMP2) . The match event associated with TE. PRD causes the DAC to reset, and the match event associated with TE. CMP2 causes the DAC to step, thereby providing slope compensation. The period of Timer E is set as half of the PWM cycle (of the main output timer) to generate two slopes in each PWM cycle, thereby providing a positive half cycle and a negative half cycle, respectively.

[0200] In some embodiments, the rectifier timer 1018 may comprise a rectifier timer counter TF, one or more period registers (such as, but not limited to, a period register TF. PRD) , and one or more compare registers (such as, but not limited to, a compare register TF. CMP3) .

[0201] In some embodiments, the rectifier timer counter TF of the rectifier timer 1018 is similar to the timer counters 913 described above in connection with FIG. 9. In some embodiments, the rectifier timer counter TF of the rectifier timer 1018 may be the same as the rectifier timer counter TD of the rectifier timer 1014.

[0202] In some embodiments, the rectifier timer 1018 may comprise a period register TF. PRD that defines a period or cycle for the rectifier timer 1018.

[0203] In some embodiments, the rectifier timer 1018 may comprise one or more compare registers that each generates a match event, similar to those described above in connection with the example compare register 917 of FIG. 9. In some embodiments, example compare registers associated with the rectifier timer 1018 may include, but not limited to, compare register TF. CMP3.

[0204] In some embodiments, the rectifier timer 1018 generates control signals for rectifiers of the PSFB DC-DC converter (such as, but not limited to, the rectifier Q6 described above in connection with FIG. 3) . For example, the rectifier timer 1018 may output control signals in the form of PWM signals through a first output channel for controlling the switch state of the rectifier Q6 of the PSFB DC-DC converter.

[0205] Referring now to FIG. 11, an example waveform diagram 1100 illustrates example signal waveforms associated with an example VMC-PCMC hybrid controller coupled to an example PSFB DC-DC converter when the example VMC-PCMC hybrid controller implements the PCMC mode in accordance with some embodiments of the present disclosure.

[0206] In the example shown in FIG. 11, the example waveform diagram 1100 illustrates an example analog reference current signal waveform 1101 that is associated with an example analog reference current signal, similar to the example analog reference current signal waveform 602 described above in connection with FIG. 6.

[0207] In some embodiments, the example waveform diagram 1100 illustrates an example analog peak current feedback signal waveform 1103 that is associated with an example analog peak current feedback signal, similar to the example analog peak current feedback signal waveform 604 described above in connection with FIG. 6.

[0208] In some embodiments, the example waveform diagram 1100 illustrates an example peak current comparison signal waveform 1105 that is associated with an example peak current  comparison signal, similar to the example peak current comparison signal waveform 606 described above in connection with FIG. 6.

[0209] In some embodiments, the example waveform diagram 1100 illustrates an example blanking window waveform 1107. As described above in connection with FIG. 9 and FIG. 10, in some embodiments, the event capture timer 1006 comprises an external event blank module 1008. In such an example, the example blanking window waveform 1107 indicates the waveform associated with the one or more event blanking windows that are defined by the external event blank module 1008. In some embodiments, the event blanking windows filler the analog comparator comparison signal to recognize EEV_TC_CMP1 events as described above and pass them to the next module.

[0210] In some embodiments, the example waveform diagram 1100 illustrates an example event capture timer counter waveform 1109 associated with an example event capture timer (such as, but not limited to, the event capture timer 1006 described above in connection with FIG. 10) . In the example shown in FIG. 11, the example event capture timer counter waveform 1109 indicates that the example event capture timer (such as, but not limited to, the event capture timer 1006 described above in connection with FIG. 10) operates in an up-counting mode.

[0211] As illustrated in the example shown in FIG. 11, the example event capture timer of the high-resolution timer may capture one or more peak current match events. As described above, a peak current match event refers to an occurrence when the analog peak current feedback signal (as represented by the example analog peak current feedback signal waveform 1103 in FIG. 11) exceeds the analog reference current signal (as represented by the example analog reference current signal waveform 1101 in FIG. 11) , resulting in the peak current comparison signal (as represented by the example peak current comparison signal waveform 1105) being in a logic high state. In some embodiments, when the example peak current comparison signal from the example peak current comparison signal waveform 1105 indicates a logic high state, the example event capture timer records the counter value from the event capture timer counter TC as a peak current match event counter value (for example, exactly recording the counter value when peak current comparison signal logic high level appears) . In some embodiments, based on the peak current match event counter value (and adding very few delay counter value) , example embodiments of the present disclosure convert the peaking current match event into a match events associated with the compare register TC. CMP4, which is also referred to as capture and delay feature of HRTIM timer as described above.

[0212] In some embodiments, the example event capture timer of the high-resolution timer may only capture one or more peak current match events that are outside one or more event blanking windows because events happening within the blanking window will be discarded. As shown in the example blanking window waveform 1107, the event blanking window provide technical benefits and advantages such as, but not limited to, preventing incorrect identification of peak current match events due to the surge of the analog peak current feedback signal caused by diode recovery by power transistor in PSFB power stage (as shown in the example analog peak current feedback signal waveform 1103) at the beginning of each cycle. In some embodiments, the event capture timer may define a time window from when the counter value is zero to when the counter value reaches the value in compare register TC. CMP1 as the event blanking window. In some embodiments, the example event capture timer only detects the peak current match events associated with the example peak current comparison signal waveform 1105 outside the event blanking window.

[0213] In some embodiments, the example waveform diagram 1100 illustrates an example event capture timer output waveform 1111 associated with an example event capture timer (such as, but not limited to, the event capture timer 1006 described above in connection with FIG. 10) . In some embodiments, the event capture timer output waveform 1111 is used for debugging.

[0214] In some embodiments, the example waveform diagram 1100 illustrates example waveforms associated with an example lagging half bridge timer (such as, but not limited to, the lagging half bridge timer 1010 described above in connection with FIG. 10) when the example VMC-PCMC hybrid controller implements the PCMC mode in accordance with some embodiments of the present disclosure.

[0215] For example, the example waveform diagram 1100 illustrates an example lagging half bridge timer counter waveform 1113 associated with an example lagging half bridge timer counter of the example lagging half bridge timer (such as, but not limited to, the example lagging half bridge timer counter TA of the example lagging half bridge timer 1010 described above in connection with FIG. 10) , an example lagging half bridge timer first output channel waveform 1115 associated with a first output channel from the example lagging half bridge timer (such as, but not limited to, the lagging half bridge timer 1010 described above in connection with FIG. 10) , and an example lagging half bridge timer second output channel waveform 1117 associated with a second output channel from the example lagging half bridge timer (such as, but not limited to, the lagging half bridge timer 1010 described above in connection with FIG. 10) .

[0216] In the example shown in FIG. 11, the example lagging half bridge timer counter waveform 1113 indicates that the lagging half bridge timer operates in an up-counting mode. In some embodiments, the example lagging half bridge timer first output channel waveform 1115 indicates control signals in the form of PWM signals through a first output channel from the lagging half bridge timer (such as, but not limited to, the lagging half bridge timer 1010 described above in connection with FIG. 10) , and the example lagging half bridge timer second output channel waveform 1117 indicates control signals in the form of PWM signals through a second output channel from the lagging half bridge timer (such as, but not limited to, the lagging half bridge timer 1010 described above in connection with FIG. 10) . In some embodiments, the first output channel and the second output channel from the lagging half bridge timer complement one another. For example, when control signals from the first output channel indicate a logic high state, control signals from the second output channel indicate a logic low state; when control signals from the first output channel indicate a logic low state, control signals from the second output channel indicate a logic high state.

[0217] In some embodiments, the lagging half bridge timer may utilize match events associated with the compare register TA. CMP1 and match events associated with the compare register TA. CMP3 of the lagging half bridge timer for toggling the logic states of control signals from the first output channel of the example lagging half bridge timer. In some embodiments, control signals from the first output channel of the lagging half bridge timer control drivers associated with the switch transistor Q3 of the PSFB DC-DC converter, and control signals from the second output channel from the lagging half bridge timer control drivers associated with the switch transistor Q4 of the PSFB DC-DC converter.

[0218] For example, the lagging half bridge timer may utilize match events associated with the compare register TA. CMP1 as the set source for the first output channel of the lagging half bridge timer. In such an example, when the match events associated the compare register TA. CMP1 occurs, the lagging half bridge timer outputs control signals through the first output channel that indicate a logic high state (with delay and / or dead time) and outputs control signals through a second output channel that indicate a logic low state. As such, the switch state of the switch transistor Q3 is ON (with delay and / or deadtime) and the switch state of the switch transistor Q4 is OFF.

[0219] In some embodiments, the match event generated in the compare register TA. CMP1 approximate the beginning of each cycle. In such an example, the lagging half bridge timer toggles the logic state of controls signals through the first output channel from low to high and the logic state of control signals through the second output channel from high to low at the  beginning of the cycle, resulting in the switch transistor Q3 to be turned on and the switch transistor Q4 to be turned off.

[0220] Additionally, or alternatively, the lagging half bridge timer may utilize the match events associated with the compare register TA. CMP3 as the reset source for the first output channel of the lagging half bridge timer. For example, when the match events associated with the compare register TA. CMP3 occurs, the lagging half bridge timer outputs control signals through a first output channel that indicates a logic low state (with delay and / or deadtime) and outputs control signals through a second output channel that indicates a logic high state. As such, the switch state of the switch transistor Q3 is OFF and the switch state of the switch transistor Q4 is ON.

[0221] In some embodiments, the match event generated in the compare register TA. CMP3 is half of the cycle defined by the period register of the lagging half bridge timer (for example, TA. CMP3 = T / 2) . In such an example, the lagging half bridge timer toggles the logic state of the first output channel from high to low, resulting in the switch transistor Q3 to be turned off and the switch transistor Q4 to be turned on. In some embodiments, the two output channels from the lagging half bridge timer provide complement PWM signals and at 50%fixed duty cycle. In some embodiments, the set and reset source of the output channel TA. 1 is based on the match events associated with compare register TA. CMP1 and match events associated with compare register TA. CMP3, respectively.

[0222] In some embodiments, the example waveform diagram 1100 illustrates example waveforms associated with an example leading half bridge timer (such as, but not limited to, the leading half bridge timer 1012 described above in connection with FIG. 10) when the example VMC-PCMC hybrid controller implements the PCMC mode in accordance with some embodiments of the present disclosure.

[0223] For example, the example waveform diagram 1100 illustrates an example leading half bridge timer counter waveform 1119 associated with an example leading half bridge timer counter (such as, but not limited to, the example leading half bridge timer counter TB of the example leading half bridge timer 1012 described above in connection with FIG. 10) , an example leading half bridge timer first output channel waveform 1121 associated with a first output channel from the example leading half bridge timer (such as, but not limited to, the leading half bridge timer 1012 described above in connection with FIG. 10) , and an example leading half bridge timer second output channel waveform 1123 associated with a second output channel from the example leading half bridge timer (such as, but not limited to, the leading half bridge timer 1012 described above in connection with FIG. 10) .

[0224] In the example shown in FIG. 11, the example leading half bridge timer counter waveform 1119 indicates that the leading half bridge timer operates in an up-down counting mode. Up-down counting mode distinguishes analog compare match events between positive half cycles and negative half cycles. If match events occur during counter up counting direction, it is defined as positive events. If events occur during counter down counting direction, it is defined as negative events. In some embodiments, the example leading half bridge timer first output channel waveform 1121 indicates control signals in the form of PWM signals through a first output channel from the leading half bridge timer (such as, but not limited to, the leading half bridge timer 1012 described above in connection with FIG. 10) , and the example leading half bridge timer second output channel waveform 1123 indicates control signals in the form of PWM signals through a second output channel from the leading half bridge timer (such as, but not limited to, the leading half bridge timer 1012 described above in connection with FIG. 10) . In some embodiments, the first output channel and the second output channel from the leading half bridge timer complement one another. For example, when control signals from the first output channel indicate a logic high state, control signals from the second output channel indicate a logic low state; when control signals from the first output channel indicate a logic low state, control signals from the second output channel indicate a logic high state. In some embodiments, analog comparator match event only set  / reset the first output channel, and second output channel complement the first output channel.

[0225] In some embodiments, the leading half bridge timer may utilize match events associated with the compare register TC. CMP4 of the event capture timer (which indicates analog compare event matching moment) . In some embodiments, match events associated with TB. PRD or TA. CMP2 may be provided as time-out protection mechanisms in case the match events associated with the compare register TC. CMP4 do not occur.

[0226] For example, the leading half bridge timer may utilize match events associated with the compare register TC. CMP4 as the set source and the reset source for the first output channel of the leading half bridge timer. As described above, the match events associated with the compare register TC. CMP4 may correspond to the peak current match event. In such an example, when the leading half bridge timer operates during in the positive half cycle (e.g., when the counter values from the leading half bridge timer counter increment) and the match events associated with the compare register TC. CMP4 occur, the leading half bridge timer sets the first output channel outputs to an ON stage. Continuing in this example, when the leading half bridge timer operates during in the negative half cycle (e.g., when the counter values from the leading half bridge timer counter decrement) and the match events associated with the  compare register TC. CMP4 occurs, the leading half bridge timer resets the output signals from the first output channel to a low state.

[0227] Additionally, or alternatively, when there is no peak current match event, the leading half bridge timer may utilize the match events associated with the period register TB. PRD (which is timer B counter matches period register event) as a set source for the first output channel of the leading half bridge timer, and utilize the match event generated in the compare register TA. CMP2 as a reset source for the first output channel of the leading half bridge timer.

[0228] For example, as described above, the match events associated with the compare register TC. CMP4 may correspond to the peak current match event counter value. When there is no peak current match event while the leading half bridge timer operates during in the positive half cycle (e.g., when the counter values from the leading half bridge timer counter increment) , the leading half bridge timer toggles the logic state of the first output channel from low to high and the logic state of the second output channel from high to low when the counter value from the leading half bridge timer counter reaches the match events associated with the period register TB. PRD. When there is no peak current match event while the leading half bridge timer operates during in the negative half cycle (e.g., when the counter values from the leading half bridge timer counter decrement) , the leading half bridge timer toggles the logic state of the first output channel from high to low and the logic state of the second output channel from low to high when the match events associated with the compare register TA. CMP2 occurs.

[0229] In some embodiments, the example waveform diagram 1100 illustrates example waveforms associated with an example rectifier timer (such as, but not limited to, the rectifier timer 1014 described above in connection with FIG. 10) in accordance with some embodiments of the present disclosure when the example VMC-PCMC hybrid controller implements the PCMC mode in accordance with some embodiments of the present disclosure.

[0230] For example, the example waveform diagram 1100 illustrates an example rectifier timer counter waveform 1125 associated with an example rectifier timer counter of the example rectifier timer, an example rectifier timer first output channel waveform 1127 associated with a first output channel from a first rectifier timer (such as, but not limited to, the rectifier timer 1014 described above in connection with FIG. 10) , and an example rectifier timer first output channel waveform 1129 associated with a second rectifier timer (such as, but not limited to, the rectifier timer 1018 described above in connection with FIG. 10) .

[0231] In the example shown in FIG. 11, the example rectifier timer counter waveform 1125 indicates that the rectifier timer operates in an up-counting mode. In some embodiments,  the example rectifier timer first output channel waveform 1127 indicates control signals in the form of PWM signals through a first output channel of the first rectifier timer (such as, but not limited to, the rectifier timer 1014 described above in connection with FIG. 10) , and the example rectifier timer first output channel waveform 1129 indicates control signals in the form of PWM signals through a first output channel of the second rectifier timer (such as, but not limited to, the rectifier timer 1018 described above in connection with FIG. 10) .

[0232] In some embodiments, the rectifier timer may utilize match events associated with the compare register TC. CMP4 of the event capture timer, match events associated with the period register TD. PRD of Timer D, match events associated with the compare register TD. CMP1 of the rectifier timer, match events associated with the period register TD. PRD of the rectifier timer, match events associated with the period register TF. PRD of the rectifier timer, and match events associated with the compare register TF. CMP3 of the rectifier timer for toggling the logic states of the first output channel from the example rectifier timer. In some embodiments, control signals from the first output channel of the rectifier timer control the switch state of the rectifier Q5 of the PSFB DC-DC converter.

[0233] For example, the rectifier timer may utilize the match events associated with the TC. CMP4 as the set source for the first output channel of the rectifier timer. As described above, the match event generated in the compare register TC. CMP4 corresponds to when the peak current match event happens.

[0234] Additionally, or alternatively, when there is no peak current match event, the rectifier timer may utilize match events associated with the compare register TD. CMP1 (which is half the period) as a set source for the first output channel of the first rectifier timer. In some embodiments, the match events associated with the compare register TD. CMP1 is based on the half cycle of the rectifier timer (for example, TD. CMP1 = T / 2) . In such an example, the rectifier timer toggles the logic state of the first output channel from low to high at the half cycle point, resulting in the rectifier to be turned ON at the half cycle point by one or more drivers.

[0235] Additionally, or alternatively, the rectifier timer may utilize match events associated with the period register TD. PRD as the reset source for the first output channel of the rectifier timer. In such an example, the rectifier timer toggles the logic state of the first output channel from high to low, resulting in the rectifier to be turned OFF by one or more drivers.

[0236] As another example, the rectifier timer may utilize match events associated with the compare register TC. CMP4 as the set source for the first output channel of the second rectifier timer. As described above, the match event generated in the compare register TC. CMP4 corresponds to when the peak current match event happens.

[0237] Additionally, or alternatively, when there is no peak current match event, the rectifier timer may utilize the match events associated with the period register TF. PRD as a set source for the first output channel of the second rectifier timer. When the match events associated with the period register TF. PRD happens, the rectifier timer toggles the logic state of the first output channel from low to high at the half cycle point, resulting in the rectifier to be turned ON by one or more drivers.

[0238] Additionally, or alternatively, the rectifier timer may utilize match events associated with the compare register TF. CMP3 as the reset source for the first output channel of the second rectifier timer. When the match events associated with the compare register TF. CMP3 occurs, the rectifier timer toggles the logic state of the first output channel from high to low, resulting in the rectifier to be turned OFF by one or more drivers.

[0239] Referring now to FIG. 12, an example control diagram 1200 illustrates example control logic blocks associated with an example VMC voltage loop (for example, but not limited to, the example VMC voltage loop 309 described above in connection with FIG. 3) that may be executed by an example central processing unit (such as, but not limited to, the central processing unit 335 described above in connection with at least FIG. 3) in accordance with some embodiments of the present disclosure.

[0240] In the example shown in FIG. 12, an example VMC voltage loop comprises a gain function 1202, a compensator function 1204, a power stage and control delay function 1206, and a feedback function 1208.

[0241] In some embodiments, the gain function 1202 provides the digital reference voltage Vref to a digital subtractor 1210, and the feedback function 1208 provides the digital output voltage Vo to the digital subtractor 1210. In some embodiments, the digital subtractor 1210 determines a difference between the digital reference voltage Vref and the digital output voltage Vo, and provides the difference to the compensator function 1204.

[0242] In some embodiments, the compensator function 1204 may be implemented based on a two-pole, two-zero (2P2Z) compensator to generate control signals for adjusting the phases of the switch transistors in the example PSFB DC-DC converter. In some embodiments, the compensator function 1204 provides the control signals to the power stage and control delay function 1206 with a delay effect (including digital control loop delay effect) .

[0243] While FIG. 12 illustrates example logic blocks associated with an example VMC voltage loop, it is noted that the scope of the present disclosure is not limited to the example shown in FIG. 12. In some examples, an example VMC voltage loop may comprise one or more additional and / or alternative logic blocks.

[0244] Referring now to FIG. 13, an example waveform diagram 1300 illustrates example signal waveforms associated with an example VMC-PCMC hybrid controller coupled to an example PSFB DC-DC converter when the example VMC-PCMC hybrid controller implements the VMC mode in accordance with some embodiments of the present disclosure.

[0245] In some embodiments, the example waveform diagram 1300 illustrates example waveforms associated with an example lagging half bridge timer (such as, but not limited to, the lagging half bridge timer 1010 described above in connection with FIG. 10) when the example VMC-PCMC hybrid controller implements the VMC mode in accordance with some embodiments of the present disclosure.

[0246] For example, the example waveform diagram 1300 illustrates an example lagging half bridge timer counter waveform 1301 associated with an example lagging half bridge timer (such as, but not limited to, the example lagging half bridge timer counter TA of the example lagging half bridge timer 1010 described above in connection with FIG. 10) , an example lagging half bridge timer first output channel waveform 1303 associated with a first output channel from the example lagging half bridge timer (such as, but not limited to, the lagging half bridge timer 1010 described above in connection with FIG. 10) , and an example lagging half bridge timer second output channel waveform 1305 associated with a second output channel from the example lagging half bridge timer (such as, but not limited to, the lagging half bridge timer 1010 described above in connection with FIG. 10) .

[0247] In the example shown in FIG. 13, the example lagging half bridge timer counter waveform 1301 indicates that the lagging half bridge timer operates in an up-counting mode. In some embodiments, the example lagging half bridge timer first output channel waveform 1303 indicates control signals in the form of PWM signals through a first output channel of the lagging half bridge timer (such as, but not limited to, the lagging half bridge timer 1010 described above in connection with FIG. 10) , and the example lagging half bridge timer second output channel waveform 1305 indicates control signals in the form of PWM signals through a second output channel of the lagging half bridge timer (such as, but not limited to, the lagging half bridge timer 1010 described above in connection with FIG. 10) . In some embodiments, the first output channel and the second output channel of the lagging half bridge timer complement one another. For example, when control signals from the first output channel indicate a logic high state, control signals from the second output channel indicate a logic low state; when control signals from the first output channel indicate a logic low state, control signals from the second output channel indicate a logic high state.

[0248] In some embodiments, the lagging half bridge timer may utilize match events associated with the compare register TA. CMP1 and compare register TA. CMP3 of the lagging half bridge timer for toggling the logic states of the first output channel and the second output channel from the example lagging half bridge timer. In some embodiments, control signals from the first output channel of the lagging half bridge timer control the switch state of the switch transistor Q3 of the PSFB DC-DC converter, and control signals from the second output channel of the lagging half bridge timer control the switch state of the switch transistor Q4 of the PSFB DC-DC converter.

[0249] For example, the lagging half bridge timer may utilize the match events associated with the compare register TA. CMP1 as the set source for the first output channel of the lagging half bridge timer, and the second output channel complement the first output channel. In such an example, when match events associated with the compare register TA. CMP1 occurs, the lagging half bridge timer outputs control signals through a first output channel that indicate a logic high state (with delay and / or deadtime) and outputs control signals through a second output channel that indicate a logic low state. As such, the switch state of the switch transistor Q3 is ON (with delay and / or deadtime) and the switch state of the switch transistor Q4 is OFF.

[0250] In some embodiments, the match events associated with the compare register TA. CMP1 approximate the beginning of each cycle. In such an example, the lagging half bridge timer toggles the logic state of the first output channel from low to high and the logic state of the second output channel from high to low at the beginning of the cycle, resulting in the switch transistor Q3 to be turned on and the switch transistor Q4 to be turned off.

[0251] Additionally, or alternatively, the lagging half bridge timer may utilize match events associated with the compare register TA. CMP3 as the reset source for the first output channel of the lagging half bridge timer, and the second output channel of the lagging half bridge timer complement the first output channel of the lagging half bridge timer. For example, when the match events associated with the compare register TA. CMP3 occurs, the lagging half bridge timer outputs control signals through a first output channel that indicate a logic low state (with delay and / or deadtime) and outputs control signals through a second output channel that indicate a logic high state. As such, the switch state of the switch transistor Q3 is OFF and the switch state of the switch transistor Q4 is ON.

[0252] In some embodiments, the match events associated with the compare register TA. CMP3 is half of the cycle defined by the period register of the lagging half bridge timer (for example, TA. CMP3 = T / 2) . In such an example, the lagging half bridge timer toggles the logic state of the first output channel from high to low and the logic state of the second output  channel from low to high at the half cycle point, resulting in the switch transistor Q3 to be turned off and the switch transistor Q4 to be turned on.

[0253] In some embodiments, the example waveform diagram 1300 illustrates example waveforms associated with an example leading half bridge timer (such as, but not limited to, the leading half bridge timer 1012 described above in connection with FIG. 10) when the example VMC-PCMC hybrid controller implements the VMC mode in accordance with some embodiments of the present disclosure.

[0254] For example, the example waveform diagram 1300 illustrates an example leading half bridge timer counter waveform 1307 associated with an example leading half bridge timer counter of the example leading half bridge timer (such as, but not limited to, the example leading half bridge timer counter of the example leading half bridge timer 1012 described above in connection with FIG. 10) , an example leading half bridge timer first output channel waveform 1309 associated with a first output channel from the example leading half bridge timer (such as, but not limited to, the leading half bridge timer 1012 described above in connection with FIG. 10) , and an example leading half bridge timer second output channel waveform 1311 associated with a second output channel from the example leading half bridge timer (such as, but not limited to, the leading half bridge timer 1012 described above in connection with FIG. 10) .

[0255] In the example shown in FIG. 13, the example leading half bridge timer counter waveform 1307 indicates that the leading half bridge timer operates in an up-down counting mode. In some embodiments, the example leading half bridge timer first output channel waveform 1309 indicates control signals in the form of PWM signals through a first output channel from the leading half bridge timer (such as, but not limited to, the leading half bridge timer 1012 described above in connection with FIG. 10) , and the example leading half bridge timer second output channel waveform 1311 indicates control signals in the form of PWM signals through a second output channel from the leading half bridge timer (such as, but not limited to, the leading half bridge timer 1012 described above in connection with FIG. 10) . In some embodiments, the first output channel and the second output channel of the leading half bridge timer complement one another. For example, the match event controls the first output channel, and the second output channel complement the first output channel and not control by compare match event directly. For example, when control signals from the first output channel indicate a logic high state, control signals from the second output channel indicate a logic low state; when control signals from the first output channel indicate a logic low state, control signals from the second output channel indicate a logic high state.

[0256] In some embodiments, the leading half bridge timer may utilize the match events associated with the compare register TD. CMP3 of the rectifier timer and the match events associated with the compare register TD. CMP4 of the rectifier timer for toggling the logic states of the first output channel and the second output channel from the example leading half bridge timer. In some embodiments, control signals from the first output channel of the leading half bridge timer control the switch state of the switch transistor Q1 of the PSFB DC-DC converter, and control signals from the second output channel of the leading half bridge timer control the switch state of the switch transistor Q2 of the PSFB DC-DC converter.

[0257] In some embodiments, the leading half bridge timer may utilize the match events associated with the compare register TD. CMP3 as the set source for the first output channel, and the second output channel complements the first output channel. For example, when the match events associated with the compare register TD. CMP3 occurs (for example, the compare register TD. CMP3 may store phase values for the PSFB DCDC that is calculated by the VMC voltage loop) , the leading half bridge timer toggles the logic state of the first output channel from low to high.

[0258] Additionally, or alternatively, the leading half bridge timer may utilize the match events associated with the compare register TD. CMP4 as the reset source for the first output channel, which is half of the period and results in the output from the first output channel always has a 50%duty cycle. For example, when the match events associated with the compare register TD. CMP4 occurs, the leading half bridge timer transmits control signals from the first output channel that indicate a logic low state to trigger the switch transistor Q1 of the PSFB DC-DC converter to an OFF state, and transmits control signals from the second output channel that indicate a logic high state to trigger the switch transistor Q2 of the PSFB DC-DC converter to an ON state.

[0259] In some embodiments, the example waveform diagram 1300 illustrates example waveforms associated with an example rectifier timer (such as, but not limited to, the rectifier timer 1014 described above in connection with FIG. 10) in accordance with some embodiments of the present disclosure when the example VMC-PCMC hybrid controller implements the VMC mode in accordance with some embodiments of the present disclosure.

[0260] For example, the example waveform diagram 1300 illustrates an example rectifier timer counter waveform 1313 associated with an example rectifier timer counter of example rectifier timers (such as, but not limited to, Timer D and Time F described above in connection with FIG. 10) , an example rectifier timer first output channel waveform 1315 associated with a first output channel from a first rectifier timer (such as, but not limited to, the rectifier timer  1014 described above in connection with FIG. 10) , and an example rectifier timer first output channel waveform 1317 associated with a first output channel from a second rectifier timer (such as, but not limited to, the rectifier timer 1018 described above in connection with FIG. 10) .

[0261] In the example shown in FIG. 13, the example rectifier timer counter waveform 1313 indicates that the rectifier timer operates in an up-counting mode. In some embodiments, the example rectifier timer first output channel waveform 1315 indicates control signals in the form of PWM signals through a first output channel from the first rectifier timer (such as, but not limited to, the rectifier timer 1014 described above in connection with FIG. 10) , and the example rectifier timer first output channel waveform 1317 indicates control signals in the form of PWM signals through a first output channel from the second rectifier timer (such as, but not limited to, the rectifier timer 1018 described above in connection with FIG. 10) .

[0262] In some embodiments, the rectifier timer may utilize match events associated with the compare register TD. CMP3, match events associated with the period register TD. PRD, match events associated with the compare register TD. CMP4, and match events associated with the compare register TF. CMP3 of the rectifier timer for toggling the logic states of the first output channel from the first rectifier timer and the first output channel from the second rectifier timer. In some embodiments, control signals from the first output channel of the first rectifier timer control drivers for the rectifier Q5 of the PSFB DC-DC converter, and control signals from the first output channel of the second rectifier timer control drivers for the rectifier Q6 of the PSFB DC-DC converter.

[0263] For example, the rectifier timer may utilize match events associated with the compare register TD. CMP3 as the set source for the first output channel of the rectifier timer. In such an example, when the match events associated with the compare register TD. CMP3 occurs (for example, the compare register TD. CMP3 storing phase shift value calculated by VMC voltage loop) , the rectifier timer transmits control signals from the first output channel to trigger the rectifier Q5 of the PSFB DC-DC converter to an ON state.

[0264] As another example, the rectifier timer may utilize the match events from the period register TD. PRD as the reset source for the first output channel of the first rectifier timer. In such an example, when the match events associated with the period register TD. PRD occurs, the rectifier timer toggles the logic state of the first output channel from high to low, resulting in the rectifier to be turned OFF by one or more drivers.

[0265] As another example, the rectifier timer may utilize match events associated with the compare register TF. CMP3 as the reset source for the first output channel of the second rectifier  timer. In such an example, when the match events associated with the compare register TF. CMP3 occurs, the rectifier timer toggles the logic state of the first output channel from high to low, resulting in the rectifier to be turned OFF by one or more drivers.

[0266] As another example, the rectifier timer may utilize match events associated with the compare register TD. CMP4 as the set source for the first output channel of the second rectifier timer. In such an example, when the match events associated with the compare register TF. CMP3 occurs, the rectifier timer toggles the logic state of the first output channel from low to high, resulting in the rectifier to be turned ON by one or more drivers.

[0267] Referring now to FIG. 14A and FIG. 14B, example flow charts 1400 illustrate example methods associated with providing hybrid control of an example PSFB DC-DC converter based at least in part on implementing an example VMC-PCMC hybrid controller in accordance with some embodiments of the present disclosure.

[0268] As described above, there are technical challenges, deficiencies, and problems associated with controlling DC-DC converters, and various example embodiments of the present disclosure overcome such technical challenges, deficiencies, and problems. For example, FIG. 14A and FIG. 14B illustrate example methods for improving the control performance for the example PSFB DC-DC converter by dynamic switching between a VMC mode and a PCMC mode in accordance with some embodiments discussed herein.

[0269] In the example shown in FIG. 14A, example methods in accordance with some embodiments of the present disclosure start at step / operation 1402. Subsequent to and / or in response to step / operation 1402, some example methods in accordance with some embodiments of the present disclosure proceed to step / operation 1404. In some embodiments, some example methods in accordance with some embodiments of the present disclosure determine output voltage value and load current value at step / operation 1404.

[0270] In some embodiments, a central processing unit (such as, but not limited to, the central processing unit 335 described above in connection with FIG. 3) may determine the output voltage value and the load current value associated with an example PSFB DC-DC converter.

[0271] For example, the output voltage value may be determined based at least in part on the analog output voltage signal 305 described above in connection with FIG. 3, and the load current value may be determined based at least in part on the analog load current signal 307 described above in connection with FIG. 3.

[0272] Referring back to FIG. 14A, subsequent to and / or in response to step / operation 1404, some example methods in accordance with some embodiments of the present disclosure  proceed to step / operation 1406. In some embodiments, some example methods in accordance with some embodiments of the present disclosure determine whether the start command is received at step / operation 1406.

[0273] In some embodiments, the start command refers to a control signal that indicates a request to start the operations of the example PSFB DC-DC converter. For example, the start command may be transmitted to a central processing unit (such as, but not limited to, the central processing unit 335 described above in connection with FIG. 3) , and, in response to receiving the start command, the central processing unit may start the operations of the example VMC-PCMC hybrid controller.

[0274] If, at step / operation 1406, the example methods determine that the start command has not been received, the example methods proceed to step / operation 1408. In some embodiments, some example methods in accordance with some embodiments of the present disclosure disable control signal outputs at step / operation 1408.

[0275] For example, if the central processing unit does not receive the start command, the central processing unit may disable the control signal output from the high-resolution timer of the example VMC-PCMC hybrid controller. In such an example, the high-resolution timer does not output control signals to the switch transistors of the PSFB DC-DC converter, and the example VMC-PCMC hybrid controller does not control the operations of the PSFB DC-DC converter.

[0276] Referring back to FIG. 14A, subsequent to step / operation 1408, some example methods proceed to step / operation 1410 and end.

[0277] If, at step / operation 1406, the example methods determine that the start command has been received, the example methods proceed to block A, which connects FIG. 14A to FIG. 14B. Referring now to FIG. 14B, subsequent to and / or in response to block A (for example, subsequent to and / or in response to determining that the start command has been received) , some example methods in accordance with some embodiments of the present disclosure determine whether the load current value satisfies a load current threshold at step / operation 1412.

[0278] For example, a central processing unit (such as, but not limited to, the central processing unit 335 described above in connection with FIG. 3) may determine whether the load current value determined at step / operation 1404 is more than 10%of the normal load current value according to the specification of the PSFB DC-DC converter.

[0279] While the example above provides an example of 10%of the normal load current value as the load current threshold, it is noted that the scope of the present disclosure is not limited to the example above.

[0280] If, at step / operation 1412, the example methods determine that the load current value does not satisfy the load current threshold, the example methods proceed to step / operation 1414. In some embodiments, some example methods in accordance with some embodiments of the present disclosure operates in a PCMC mode at step / operation 1414.

[0281] For example, a central processing unit (such as, but not limited to, the central processing unit 335 described above in connection with FIG. 3) may operate in the PCMC mode based at least in part on the examples described above in connection with at least FIG. 3 to FIG. 11. For example, the central processing unit may execute a PCMC voltage loop, similar to the various examples described above.

[0282] Referring back to FIG. 14B, subsequent to and / or in response to step / operation 1414, some example methods in accordance with some embodiments of the present disclosure proceed to step / operation 1416. In some embodiments, some example methods in accordance with some embodiments of the present disclosure generate control in the PCMC mode at step / operation 1416.

[0283] Similar to the example described above in connection with at least FIG. 11, under the PCMC mode, the high-resolution timer implements set source and reset source for the first output channel of the leading half bridge timer (TB1) , the first output channel from the rectifier timer (TD1) and the first output channel from the rectifier timer (TF1) based on the match events associated with the compare registers as provided in TABLE 1 below:

[0284] TABLE 1 Set Source and Reset Source under PCMC

[0285] Referring back to FIG. 14B, subsequent to and / or in response to step / operation 1416, some example methods in accordance with some embodiments of the present disclosure proceed to step / operation 1418. In some embodiments, some example methods in accordance  with some embodiments of the present disclosure output control signals at step / operation 1418. For example, the high-resolution timer may output the control signals (e.g., PWM signals) to the switch transistors and the rectifiers of the PSFB DC-DC converter based on the set source and the reset source as listed in TABLE 1 above.

[0286] Referring back to FIG. 14B, subsequent to and / or in response to step / operation 1418, some example methods in accordance with some embodiments of the present disclosure proceed to step / operation 1420 and end.

[0287] If, at step / operation 1412, the example methods determine that the load current value satisfies the load current threshold, the example methods proceed to step / operation 1422. In some embodiments, some example methods in accordance with some embodiments of the present disclosure operate in a VMC mode at step / operation 1422.

[0288] For example, a central processing unit (such as, but not limited to, the central processing unit 335 described above in connection with FIG. 3) may operate in the VMC mode based at least in part on the example described above in connection with at least FIG. 12 to FIG. 13. For example, the central processing unit may execute a VMC voltage loop, similar to the various examples described above.

[0289] Referring back to FIG. 14B, subsequent to and / or in response to step / operation 1422, some example methods in accordance with some embodiments of the present disclosure proceed to step / operation 1424. In some embodiments, some example methods in accordance with some embodiments of the present disclosure generate control signals in the VMC mode at step / operation 1424.

[0290] Similar to the examples described above in connection with at least FIG. 13, under the VMC mode, the high-resolution timer implements set source and reset source for the first output channel from the leading half bridge timer (TB1) , the first output channel from the rectifier timer (TD1) and the first output channel from the rectifier timer (TF1) based on the match events as provided in TABLE 2 below:

[0291] TABLE 2 Set Source and Reset Source under VMC

[0292] Referring back to FIG. 14B, subsequent to and / or in response to step / operation 1424, some example methods in accordance with some embodiments of the present disclosure proceed to step / operation 1418. In some embodiments, some example methods in accordance with some embodiments of the present disclosure output control signals at step / operation 1418. For example, the high-resolution timer may output the control signals (e.g., PWM signals) to the switch transistors and the rectifiers of the PSFB DC-DC converter based on the set source and the reset source as listed in TABLE 2 above.

[0293] Referring back to FIG. 14B, subsequent to and / or in response to step / operation 1418, some example methods in accordance with some embodiments of the present disclosure proceed to step / operation 1420 and end.

[0294] Referring now to FIG. 15, an example dynamic power supply system 1501 that provides electrical power to loads in accordance with some embodiments of the present disclosure is illustrated.

[0295] In the example shown in FIG. 15, the dynamic power supply system 1501 comprises a power source 1511, a PSFB DC-DC converter 1503, and a VMC-PCMC hybrid controller 1505. In some embodiments, the PSFB DC-DC converter 1503 receives DC power from the power source, and the VMC-PCMC hybrid controller 1505 controls operations of the PSFB DC-DC converter 1503 to provide voltage to loads. For example, the VMC-PCMC hybrid controller 1505 provides a high voltage to the high voltage load 1507 and a low voltage to the low voltage load 1509. In some embodiments, the VMC-PCMC hybrid controller 1505 controls the operations of the PSFB DC-DC converter 1503, similar to various examples described above.

[0296] Embodiments of the present disclosure may be implemented in various ways, including as computer program products that comprise articles of manufacture. Such computer program products may include one or more software components including, for example, software objects, methods, data structures, or the like. A software component may be coded in any of a variety of programming languages. An illustrative programming language may be a lower-level programming language such as an assembly language associated with a particular hardware architecture and / or operating system platform. A software component comprising assembly language instructions may require conversion into executable machine code by an assembler prior to execution by the hardware architecture and / or platform. Another example programming language may be a higher-level programming language that may be portable across multiple architectures. A software component comprising higher-level programming  language instructions may require conversion to an intermediate representation by an interpreter or a compiler prior to execution.

[0297] Other examples of programming languages include, but are not limited to, a macro language, a shell or command language, a job control language, a script language, a database query or search language, and / or a report writing language. In one or more example embodiments, a software component comprising instructions in one of the foregoing examples of programming languages may be executed directly by an operating system or other software component without having to be first transformed into another form. A software component may be stored as a file or other data storage construct. Software components of a similar type or functionally related may be stored together such as, for example, in a particular directory, folder, or library. Software components may be static (e.g., pre-established or fixed) or dynamic (e.g., created or modified at the time of execution) .

[0298] A computer program product may include a non-transitory computer-readable storage medium storing applications, programs, program modules, scripts, source code, program code, object code, byte code, compiled code, interpreted code, machine code, executable instructions, and / or the like (also referred to herein as executable instructions, instructions for execution, computer program products, program code, and / or similar terms used herein interchangeably) . Such non-transitory computer-readable storage media include all computer-readable media (including volatile and non-volatile media) .

[0299] In some embodiments, a non-volatile computer-readable storage medium may include a floppy disk, flexible disk, hard disk, solid-state storage (SSS) (e.g., a solid state drive (SSD) , solid state card (SSC) , solid state module (SSM) , enterprise flash drive, magnetic tape, or any other non-transitory magnetic medium, and / or the like. A non-volatile computer-readable storage medium may also include a punch card, paper tape, optical mark sheet (or any other physical medium with patterns of holes or other optically recognizable indicia) , compact disc read only memory (CD-ROM) , compact disc-rewritable (CD-RW) , digital versatile disc (DVD) , Blu-ray disc (BD) , any other non-transitory optical medium, and / or the like. Such a non-volatile computer-readable storage medium may also include read-only memory (ROM) , programmable read-only memory (PROM) , erasable programmable read-only memory (EPROM) , electrically erasable programmable read-only memory (EEPROM) , flash memory (e.g., Serial, NAND, NOR, and / or the like) , multimedia memory cards (MMC) , secure digital (SD) memory cards, SmartMedia cards, CompactFlash (CF) cards, Memory Sticks, and / or the like. Further, a non-volatile computer-readable storage medium may also include conductive-bridging random access memory (CBRAM) , phase-change random access memory (PRAM) ,  ferroelectric random-access memory (FeRAM) , non-volatile random-access memory (NVRAM) , magnetoresistive random-access memory (MRAM) , resistive random-access memory (RRAM) , Silicon-Oxide-Nitride-Oxide-Silicon memory (SONOS) , floating junction gate random access memory (FJG RAM) , Millipede memory, racetrack memory, and / or the like.

[0300] In some embodiments, a volatile computer-readable storage medium may include random access memory (RAM) , dynamic random access memory (DRAM) , static random access memory (SRAM) , fast page mode dynamic random access memory (FPM DRAM) , extended data-out dynamic random access memory (EDO DRAM) , synchronous dynamic random access memory (SDRAM) , double data rate synchronous dynamic random access memory (DDR SDRAM) , double data rate type two synchronous dynamic random access memory (DDR2 SDRAM) , double data rate type three synchronous dynamic random access memory (DDR3 SDRAM) , Rambus dynamic random access memory (RDRAM) , Twin Transistor RAM (TTRAM) , Thyristor RAM (T-RAM) , Zero-capacitor (Z-RAM) , Rambus in-line memory module (RIMM) , dual in-line memory module (DIMM) , single in-line memory module (SIMM) , video random access memory (VRAM) , cache memory (including various levels) , flash memory, register memory, and / or the like. It will be appreciated that where embodiments are described to use a computer-readable storage medium, other types of computer-readable storage media may be substituted for or used in addition to the computer-readable storage media described above.

[0301] As should be appreciated, various embodiments of the present disclosure may also be implemented as methods, apparatus, systems, computing devices, computing entities, and / or the like. As such, embodiments of the present disclosure may take the form of an apparatus, system, computing device, computing entity, and / or the like executing instructions stored on a computer-readable storage medium to perform certain steps or operations. Thus, embodiments of the present disclosure may also take the form of an entirely hardware embodiment, an entirely computer program product embodiment, and / or an embodiment that comprises combination of computer program products and hardware performing certain steps or operations.

[0302] While this detailed description has set forth some embodiments of the present invention, the appended claims also cover other embodiments of the present invention which may differ from the described embodiments according to various modifications and improvements. For example, in some embodiments, example DC-DC converters may include, but not limited to, buck converters, boost converters, a buck-boost converters, and / or the like.

[0303] Within the appended claims, unless the specific term “means for” or “step for” is used within a given claim, it is not intended that the claim be interpreted under 35 U.S.C. 112, paragraph 6.

Claims

1.An apparatus for controlling a phase shift full bridge (PSFB) direct current to direct current (DC-DC) converter, the apparatus comprising a central processing unit configured to:determine a load current value associated with the PSFB DC-DC converter;determine whether the load current value satisfies a load current threshold;in response to determining that the load current value satisfies the load current threshold, operate in a voltage mode control (VMC) mode; andin response to determining that the load current value does not satisfy the load current threshold, operate in a peak current mode control (PCMC) mode.2.The apparatus of claim 1, further comprising:an analog comparator receiving an analog peak current feedback signal that is associated with the PSFB DC-DC converter and generating a peak current comparison signal based on the analog peak current feedback signal and an analog reference current signal; anda high-resolution timer coupled to the analog comparator and converting the peak current comparison signal to one or more peak current match events associated with the high-resolution timer.3.The apparatus of claim 2, wherein the high-resolution timer sets an event blanking window, wherein the one or more peak current match events are outside the event blanking window.4.The apparatus of claim 2, wherein the high-resolution timer comprises a leading half bridge timer.5.The apparatus of claim 4, wherein the leading half bridge timer operates in an up-down counting mode that comprises a positive half cycle and a negative half cycle.6.The apparatus of claim 5, wherein at least one of the one or more peak current match events is associated with the positive half cycle.7.The apparatus of claim 5, wherein at least one of the one or more peak current match events is associated with the negative half cycle.8.A dynamic power supply system comprising:a phase shift full bridge (PSFB) direct current to direct current (DC-DC) converter coupled to a power source and comprising a leading half bridge and a lagging half bridge; anda voltage mode control and peak current mode control (VMC-PCMC) hybrid controller comprising a central processing unit configured to:determine a load current value associated with the PSFB DC-DC converter;determine whether the load current value satisfies a load current threshold;in response to determining that the load current value satisfies the load current threshold, operate in a voltage mode control (VMC) mode; andin response to determining that the load current value does not satisfy the load current threshold, operate in a peak current mode control (PCMC) mode.9.The dynamic power supply system of claim 8, wherein the VMC-PCMC hybrid controller further comprises:an analog comparator receiving an analog peak current feedback signal that is associated with the PSFB DC-DC converter and generating a peak current comparison signal based on the analog peak current feedback signal and an analog reference current signal; anda high-resolution timer coupled to the analog comparator and converting the peak current comparison signal to one or more peak current match events associated with the high-resolution timer.10.The dynamic power supply system of claim 9, wherein the high-resolution timer sets an event blanking window, wherein the one or more peak current match events are outside the event blanking window.11.The dynamic power supply system of claim 9, wherein the high-resolution timer comprises a leading half bridge timer.12.The dynamic power supply system of claim 11, wherein the leading half bridge timer operates in an up-down counting mode that comprises a positive half cycle and a negative half cycle.13.The dynamic power supply system of claim 12, wherein at least one of the one or more peak current match events is associated with the positive half cycle.14.The dynamic power supply system of claim 12, wherein at least one of the one or more peak current match events is associated with the negative half cycle.15.A method for controlling a phase shift full bridge (PSFB) direct current to direct current (DC-DC) converter comprising:determining a load current value associated with the PSFB DC-DC converter;determining whether the load current value satisfies a load current threshold; andin response to determining that the load current value does not satisfy the load current threshold, operating in a peak current mode control (PCMC) mode.16.The method of claim 15, wherein implementing PCMC of the PSFB DC-DC converter further comprising:receiving an analog peak current feedback signal that is associated with the PSFB DC-DC converter;generating a peak current comparison signal based on the analog peak current feedback signal and an analog reference current signal; andconverting the peak current comparison signal to one or more peak current match events associated with a high-resolution timer.17.The method of claim 16, further comprising setting an event blanking window, wherein the one or more peak current match events are outside the event blanking window.18.The method of claim 16, wherein the high-resolution timer comprises a leading half bridge timer that operates in an up-down counting mode, wherein the up-down counting mode comprises a positive half cycle and a negative half cycle.19.The method of claim 18, wherein at least one of the one or more peak current match events is associated with the positive half cycle.20.The method of claim 19, wherein at least one of the one or more peak current match events is associated with the negative half cycle.

Images