Pillar trench power mosfet and forming method thereof

Abstract

A MOSFET (100) comprises an active region (101) formed on a drift region (102), a gate trench (105) formed in the active region (101) extending into the drift region (102), wherein the gate trench (105) is filled with a gate electrode material (106), and a pillar trench (107) adjacent to the active region (101) extending deeper into the drift region (102) than the gate trench (105), wherein the pillar trench (107) is filled with a source electrode material (108) and the gate electrode material (106), the source electrode material (108) being surrounded by the gate electrode material (106).

Description

PILLAR TRENCH POWER MOSFET AND FORMING METHOD THEREOFTECHNICAL FIELD

[0001] The present disclosure relates to metal-oxide-semiconductor field-effect transistors (MOSFETs) , for example, to silicon trench power MOSFETs.BACKGROUND

[0002] Generally, in a conventional silicon trench power MOSFET, a trench of a certain depth may be formed and filled with a dielectric and a gate metal electrode. The trench depth, the dielectric thickness, and the doping profile in the channel and drift region may be optimized in order to achieve a superior performance over the equivalent planar concept, especially at high cell density. Moreover, a deeper trench and a thicker field oxide may be adopted to improve the ON-resistance. However, these optimizations may introduce additional mechanical stress to the wafer and may lead to manufacturing issues, such as the wafer bow, which may increase the risk of mechanical yield loss.SUMMARY

[0003] In view of the above, this disclosure aims to provide an improved MOSFET and a forming method thereof. An objective is to avoid manufacturing issue related to wafer bow caused by inherent mechanical stress, e.g., from a deeper trench and a thicker field oxide. Another objective is to achieve a reduction in the ON-resistance.

[0004] These and other objectivesare achieved by the embodiments of this disclosure as described in the independent claims. Advantageous implementations are further defined in the dependent claims.

[0005] According to a first aspect of this disclosure, a MOSFETis provided. The MOSFET comprises an active region formed on a drift region, a gate trench formed in the active region extending into the drift region, wherein the gate trench is filled with a gate  electrode material, and a pillar trench adjacent to the active region extending deeper into the drift region than the gate trench, wherein the pillar trench is filled with a source electrode material and the gate electrode material, the source electrode material being surrounded by the gate electrode material.

[0006] Accordingly, this disclosure presents an alternative to achieve the superior performance of trench power MOSFETs by providing a pillar-shaped side-gate trench power MOSFET. In particular, the trench cell may be designed as an individual pillar as opposed to the conventional long stripes of trench exerting mechanical stress in a single direction causing the wafer bow.

[0007] Advantageously, the inherent mechanical stress from the thick field oxide can be self-balanced. Furthermore, the pillar trench may offer a larger conduction length, e.g., compared to the traditional stripe layout, thereby achieving a reduction in the ON-resistance. Moreover, the gate trench may provide an additional inversion channel to increase the channel density, which may allow for a further reduction in the ON-resistance.

[0008] In an implementation form of the first aspect, the gate electrode material in the gate trench and the gate electrode material in the pillar trench are interconnected.

[0009] In other words, the gate electrode material in the gate trench and the gate electrode material in the pillar trench may be conductively coupled to each other to achieve a 3-terminal device. This may facilitate a simple gate driving scheme.

[0010] In an implementation form of the first aspect, the gate electrode material in the pillar trench is laterally spaced from the source electrode material in the pillar trench.

[0011] In an implementation form of the first aspect, the gate electrode material in the pillar trench is electrically isolated from the source electrode material in the pillar trench.

[0012] Advantageously, for instance, an electrical short between the gate electrode and the source electrode of the MOSFET can be avoided.

[0013] In an implementation form of the first aspect, the source electrode material in the pillar trench has a depth larger than a depth of the gate electrode material in the pillar trench and / or the gate electrode material in the gate trench.

[0014] Advantageously, for example, the source electrode extending deeper in the drift region may result in a more effective field plate, increasing the voltage blocking capability, i.e., a higher breakdown voltage for the MOSFETs.

[0015] In an implementation form of the first aspect, the MOSFET further comprises a source contact being connected to the active region and the source electrode material in the pillar trench.

[0016] This may allow the current to flow vertically from the active region through the drift region.

[0017] In an implementation form of the first aspect, the gate electrode material in the gate trench and the gate electrode material in the pillar trench are interconnected via a gate pickup.

[0018] For example, the gate pickup may be of the same material as the gate electrode, e.g., polysilicon.

[0019] According to a second aspect of this disclosure, a chip system is provided. The chip system comprises a plurality of MOSFETs according to the first aspect of this disclosure. In this regard, the gate trench of each of the plurality of MOSFETs is formed between two pillar trenches of two adjacent MOSFETs of the plurality of MOSFETs.

[0020] In an implementation form of the second aspect, each of the pillar trenches has a square-shape along a top surface of the chip system. Additionally or alternatively, each of the gate trenches has a rectangular shape along the top surface of the chip system. Additionally or alternatively, each of the gate trenches has a length less than or equal to a length of each of the pillar trenches along the top surface of the chip system.

[0021] Advantageously, for instance, the inherent mechanical stress may be self-balanced.

[0022] In an implementation form of the second aspect, the gate electrode materials of two adjacent pillar trenches are diagonally connected over the top surface of the chip system. Additionally or alternatively, the gate electrode materials of two adjacent gate trenches are orthogonally connected over the top surface of the chip system.

[0023] Advantageously, for instance, interconnecting the gate terminals, e.g., via the gate pickup, over the surface of silicon may allow for a simpler layout and a simpler manufacturing process.

[0024] In an implementation form of the second aspect, each of the pillar trenches has a hexagonal-shape along a top surface of the chip system.

[0025] According to a third aspect of this disclosure, amethod is providedfor forming a MOSFET. The method comprises the steps of forming an active region on a drift region, forming a gate trench in the active region extending into the drift region and filling the gate trench with a gate electrode material, and forming a pillar trench adjacent to the active region extending deeper into the drift region than the gate trench and filling the pillar trench with a source electrode material and the gate electrode material such that the source electrode material is surrounded by the gate electrode material.

[0026] In an implementation form of the third aspect, the method further comprises the steps of interconnecting the gate electrode material in the gate trench and the gate electrode material in the pillar trench, and connecting the active region and the source electrode material in the pillar trench via a source contact.

[0027] In an implementation form of the third aspect, forming the gate trench comprises the steps ofetching the active region from a top side opposite to the drift region to form the gate trench extending into the drift region, filling the gate trench with a gate oxide material, etching the gate oxide material from the top side to form a recess in the gate oxide material, and filling the recess with the gate electrode material.

[0028] In an implementation form of the third aspect, forming the pillar trench comprises the steps of etching the active region from the top side opposite to the drift region to form the pillar trench extending into the drift region, filling the pillar trench with a field oxide material, etching the field oxide material from the top side to form a first recess in the field oxide material and filling the first recess with the source electrode material, and etching the field oxide from the top side to form a second recess in the field oxide material such that the second recess surrounds the first recess and being laterally spaced from the first recess, and filling the second recess with the gate electrode material.

[0029] It is to be noted that the chip system according to the second aspect and the method according to the third aspect correspond to the MOSFETaccording to the first aspect and its implementation forms. Further, the chip system of the second aspect and the method of the third aspect achieve the same advantages and effects as the MOSFET of the first aspect and its respective implementation forms.BRIEF DESCRIPTION OF THE DRAWINGS

[0030] The above described aspects and implementation forms will be explained in the following description of specific embodiments in relation to the enclosed drawings, in which:

[0031] Fig. 1 shows an exemplary diagram of a MOSFET according to this disclosure;

[0032] Fig. 2 shows a first exemplary diagram of a chip system according to this disclosure;

[0033] Fig. 3 shows a first cross-sectional view of the chip system of Fig. 2;

[0034] Fig. 4 shows a second cross-sectional view of the chip system of Fig. 2;

[0035] Fig. 5 shows a third cross-sectional view of the chip system of Fig. 2;

[0036] Fig. 6A shows an exemplary OFF-state of the chip system of Fig. 2;

[0037] Fig. 6B shows an exemplary ON-state of the chip system of Fig. 2;

[0038] Fig. 7 shows a second exemplary diagram of the chip system according to this disclosure; and

[0039] Fig. 8shows an exemplary flow diagram of the method according to this disclosure.DETAILED DESCRIPTION OF EMBODIMENTS

[0040] Reference will now be made in detail to exemplary embodiments of the present disclosure, which are illustrated in the accompanying drawings. However, the following embodiments of the present disclosure may be variously modified and the range of the disclosure is not limited by the following embodiments. Reference signs for similar entities in different embodiments are partially omitted.

[0041] In Fig. 1, an exemplary diagram of a MOSFET 100 according to the first aspect of this disclosure is illustrated. The MOSFET 100 may comprise an active region 101 formed on a drift region 102. For example, the active region 101 may comprise one or more semiconductor regions of a first conductivity type, e.g., N+ region, and one or more semiconductor regions of a second conductivity type, e.g., P body region. The drift region 102 may comprise a semiconductor epitaxial region of the first conductivity type, e.g., N-epitaxial region.

[0042] The drift region 102 may be formed on a substrate 103 of the first conductivity type, e.g., N+ substrate. The MOSFET 100 may further comprise a drain electrode material or drain metal104 electrically coupled to the substrate 103 on a surface of the substrate 103 opposite to the drift region 102.

[0043] The MOSFET 100 may further comprise a gate trench or a shallow trench 105 formed in the active region 101 extending into the drift region 102. The gate trench 105 may be filled with a gate electrode material or gate electrode 106. The MOSFET 100 may further comprise a pillar trench 107 adjacent to the active region 101 extending deeper into the drift region 102 than the gate trench 105.

[0044] The pillar trench 107 may be filled with a source electrode material or source electrode 108 and the gate electrode 106 such that the source electrode 108 may be surrounded by the gate electrode 106 in the pillar trench 107 and may be electrically isolated from the gate electrode 106.

[0045] For example, the gate trench 105 may be formed by etching the active region 101 from a top side opposite to the drift region 102 extending into the drift region 102. The etched gate trench may be filled with a gate oxide material, such as silicon dioxide. Afterwards, the gate oxide material may be etched from the top side to form a recess in the gate oxide material. Subsequently, the recess in the gate oxide material may be filled with the gate electrode material, such as polysilicon, silicide, or metal composites.

[0046] For instance, the pillar trench 107 may be formed by etching the active region 101 from the top side extending into the drift region 102, particularly extending deeper than the gate trench 105 into the drift region 102. The etched pillar trench may be filled with a field oxide material, such as thick silicon dioxide. Afterwards, the field oxide material may be etched from the top side to form a deep recess in the field oxide material and further to form a shallow recess in the field oxide material surrounding the deep recess with a lateral spacing between the recesses.

[0047] Subsequently, the deep recess may be filled with the source electrode material, such as polysilicon, silicide, or metal composites, and the shallow recess may be filled with the gate electrode material. The thick field oxide between the source electrode material and the gate electrode material may provide the electrical isolation.

[0048] The MOSFET 100 may further comprise a source contact 109 formed between the gate trench 105 and the pillar trench 107, e.g., connected to the active region 101 and the source electrode 108 in the pillar trench 107. For example, the gate electrode 106 in the gate trench 105 and the gate electrode 106 in the pillar trench 107 may be connected together via gate pickup 110. The material used for the gate pickup 110 may be the same material as the gate electrode 106, such as, polysilicon, silicide, or metal composites.

[0049] As such, the current may flow vertically from the active region 101, e.g., from the N+region through the P body region, through the drift region 102, which may be collected by the bottom side drain metal 104 via the substrate 103.

[0050] In Fig. 2, a first exemplary diagram of a chip system 200 according to the second aspect of this disclosure is illustrated. The chip system 200 may comprise a plurality of MOSFETs 100 such that each of the gate trenches 105 may be formed between two adjacent pillar trenches 107, i.e., the mesa region between two adjacent pillar trenches 107.

[0051] Moreover, the source contacts 109 may be formed between each of the gate trenches 105 and the pillar trenches 107, and on the pillar trenches 107 connecting the source electrode 108 in the pillar trenches 107. In this example, the pillar trenches 107 may have a square shape and the gate trenches 105 may have a rectangular shape, especially along the top silicon surface of the chip system 200.

[0052] For example, the gate trenches 105, particularly the longer side of the rectangular-shaped gate trenches 105, may have a length less than or equal to a length of the pillar trenches 107, i.e., one side of the square-shaped pillar trenches 107.

[0053] For instance, the gate electrodes 106 in the gate trenches 105 and the gate electrodes 106 in the pillar trenches 107 may be connected together via a star-shaped gate pickup 110. In this regard, the gate electrodes 106 of two adjacent pillar trenches 107 may be diagonally connected via the gate pickup 110 over the surface of silicon. Additionally, the gate electrodes 106 of two adjacent gate trenches 105 may be orthogonally connected via the gate pickup 110 over the surface of silicon.

[0054] In Fig. 3, a first cross-sectional view of the chip system 200 is illustrated. In particular, Fig. 3 shows the cross-sectional view of the chip system 200 along the A1 cut-line shown in Fig. 2, particularly showing both the pillar trenches 107 and the gate trenches 105. From the top side, a source metal 301 may be provided to interconnect the source contacts 109. The source contacts 109 may be formed on the pillar trenches 107 connecting the source electrodes S and further between the pillar trenches 107 and the gate trenches 105 connecting the active region 101.

[0055] The pillar trenches 107 may extend by a depth dPT into the drift region 102. In addition, gate trenches 105 may be formed between two adjacent pillar trenches 107, i.e., the mesa region between two adjacent pillar trenches 107, which may extend by a depth dGT into the drift region 102. The gate electrodes G in the pillar trenches 107 and the gate electrodes G in the gate trench 105 may be interconnected via the gate pickup, e.g., as shown in Fig. 2.

[0056] For example, for a drift region having a depth of 10 micrometers, the pillar trenches 107 may have a depth dPT of about 7 micrometers into the drift region 102 and the gate trenches 105 hay have a depth dGT of about 1.5 micrometers into the drift region 102.

[0057] For example, in the active region 101, implantations may be accordingly made to create the P-type inverted channel and the N+ top source contact. At the bottom side, the substrate 103 and the subsequent drain metal 104 may be provided for collecting the current flowing from the top side to the bottom side.

[0058] In Fig. 4, a second cross-sectional view of the chip system 200 is illustrated. In particular, Fig. 4 shows the cross-sectional view of the chip system 200 along the A2 cut-line shown in Fig. 2, particularly showing only the pillar trenches 107. As shown here, the gate electrodes G in the pillar trenches 107 may be diagonally connected over the surface of silicon via the gate pickup 110.

[0059] For example, in the active region 101 between the pillar trenches 107, i.e., the mesa region between two adjacent pillar trenches 107 under the gate pickup 110, selective implantation, i.e., N+ or P-type, can be made to tailor the gate-source capacitance CGS and the gate-drain capacitance CGD, e.g., based on the application requirement.

[0060] In Fig. 5, a third cross-sectional view of the chip system 200 is illustrated. In particular, Fig. 5 shows the cross-sectional view of the chip system 200 along the A3 cut-line shown in Fig. 2, particularly showing only the gate trenches 105. As shown here, the gate electrodes G in the gate trenches 105 may be orthogonally connected over the surface of silicon via the gate pickup 110.

[0061] For example, in the active region 101 between the gate trenches 105, i.e., the mesa region between two adjacent gate trenches 105 under the gate pickup 110, selective implantation, i.e., N+ or P-type, can be made to tailor the gate-source capacitance CGS and the gate-drain capacitance CGD, e.g., based on the application requirement.

[0062] In Fig. 6A, an exemplary OFF-state of the chip system 200 is illustrated. For example, in the OFF-state, the chip system 200 may use the source electrodes 108 in the pillar trenches 107 as an insulated deep field plate to achieve lateral charge-compensation or depletion of the drift region 102. As it can be seen, the lateral depletion may happen at both horizontal-plane and vertical-plane, i.e., all four sides of the pillar trenches 107, thereby creating a three-dimensional charge compensation.

[0063] In Fig. 6B, an exemplary ON-state of the chip system 200 is illustrated. For example, in the ON-state, the pillar trenches 107 may facilitate an increased conduction length, i.e., a higher channel density, so that the inversions may be formed along the conduction length to allow current conducting, thereby achieving a reduction in the ON-resistance. Furthermore, the gate trenches 105 between the pillar trenches 107 may further increase the total conduction length, thereby achieving a further reduction in the ON-resistance.

[0064] In Fig. 7, a second exemplary diagram of a chip system 700 according to the second aspect of this disclosure is illustrated. The chip system 700 may comprise a plurality of MOSFETs 100 such that each of the gate trenches 105 may be formed between two adjacent pillar trenches 107A, i.e., the mesa region between two adjacent pillar trenches 107A.

[0065] Moreover, the source contacts 109 may be formed between each of the gate trenches 105 and the pillar trenches 107A, and on the pillar trenches 107A connecting the source electrode 108 in the pillar trenches 107A. In this example, the pillar trenches 107A may have a hexagonal shape and the gate trenches 105 may have a rectangular shape, especially along the top silicon surface of the chip system 700.

[0066] For example, the gate trenches 105, particularly the longer side of the rectangular-shaped gate trenches 105, may have a length less than or equal to a length of the pillar  trenches 107A, i.e., one side of the hexagonal-shaped pillar trenches 107A. For instance, the gate electrodes 106 in the gate trenches 105 and the gate electrodes 106 in the pillar trenches 107A may be connected together via the gate pickup 110.

[0067] In other words, the gate trenches 105 may be formed between the pillar trenches 107A to form a network of interconnecting gate trenches 105. The depletion may take place at all the six planes of the hexagonal-shaped pillar trenches 107A.

[0068] In Fig. 8, an exemplary embodiment of the method 800 according to the third aspect of this disclosure is illustrated. In a first step 801, an active region is formed on a drift region. In a second step 802, a gate trench is formed in the active region extending into the drift region and the gate trench is filled with a gate electrode material. In a third step 803, a pillar trench is formed adjacent to the active region extending deeper into the drift region than the gate trench and the pillar trench is filled with a source electrode material and the gate electrode material such that the source electrode material is surrounded by the gate electrode material.

[0069] It is important to note that, in the description as well as in the claims, the word “comprising” does not exclude other elements or steps and the indefinite article “a” or “an” does not exclude a plurality. A single element or other unit may fulfill the functions of several entities or items recited in the claims. Furthermore, the word “coupled” or “connected” implies that the elements may be directly connected together or may be coupled through one or more intervening elements. Moreover, the disclosure with regard to any of the aspects is also relevant with regard to the other aspects of the disclosure.

[0070] Although the disclosurehas been illustrated and described with respect to one or more implementations, equivalent alterations and modifications will occur to others skilled in the art upon the reading and understanding of this specification and the annexed drawings. In addition, while a particular feature of this disclosure may have been disclosed with respect to only one of several implementations, such feature may be combined with one or more other features of the other implementations as may be desired and advantageous for any given or particular application.

Claims

1.A metal-oxide-semiconductor field-effect transistor (100) , MOSFET, comprising:an active region (101) formed on a drift region (102) ,a gate trench (105) formed in the active region (101) extending into the drift region (102) , wherein the gate trench (105) is filled with a gate electrode material (106) , anda pillar trench (107) adjacent to the active region (101) extending deeper into the drift region (102) than the gate trench (105) , wherein the pillar trench (107) is filled with a source electrode material (108) and the gate electrode material (106) , the sourceelectrodematerial (108) being surrounded by the gateelectrode material (106) .2.The MOSFET according to claim 1, wherein the gate electrode material (106) in the gate trench (105) and the gate electrode material (106) in the pillar trench (107) are interconnected.3.The MOSFET according to claim 1 or 2, wherein the gate electrode material (106) in the pillar trench (107) is laterally spaced from the source electrode material (108) in the pillar trench (107) .4.The MOSFET according to any of claims 1 to 3, wherein the gate electrode material (106) in the pillar trench (107) is electrically isolated from the source electrode material (108) in the pillar trench (107) .5.The MOSFET according to any of claims 1 to 4, wherein the source electrode material (108) in the pillar trench (107) has a depth larger than a depth of the gate electrode material (106) in the pillar trench (107) and / or the gate electrode material (106) in the gate trench (105) .6.The MOSFET according to any of claims 1 to 5, further comprising a source contact (109) being connected to the active region (101) and the source electrode material (108) in the pillar trench (107) .7.The MOSFET according to any of claims 1 to 6, wherein the gate electrode material (106) in the gate trench (105) and the gate electrode material (106) in the pillar trench (107) are interconnected via a gate pickup (110) .8.A chip system (200, 700) comprising:a plurality of MOSFETs according to any one of claims 1 to 7,wherein the gate trench (105) of each of the plurality of MOSFETsis formed between two pillar trenches (107) of two adjacent MOSFETs of the plurality of MOSFETs.9.The chip system according to claim 8, wherein:each of the pillar trenches (107) has a square-shape along a top surface of the chip system (200) , and / oreach of the gate trenches (105) has a rectangular shape along the top surface of the chip system (200) , and / oreach of the gate trenches (105) has a length less than or equal to a length of each of the pillar trenches (107) along the top surface of the chip system (200) .10.The chip system according to claim 9, wherein:the gate electrode materials (106) of two adjacent pillar trenches (107) are diagonally connected over the top surface of the chip system (200) , and / orthe gate electrode materials (106) of two adjacent gate trenches (105) are orthogonally connected over the top surface of the chip system (200) .11.The chip system according to claim 8, wherein each of the pillar trenches (107A) has a hexagonal-shape along a top surface of the chip system (700) .12.A method (800) for forming a metal-oxide-semiconductor field-effect transistor, MOSFET, comprising:forming (801) an active region on a drift region,forming (802) a gate trench in the active region extending into the drift region and filling the gate trench with a gate electrode material, andforming (803) a pillar trench adjacent to the active region extending deeper into the drift region than the gate trench and filling the pillar trench with a source electrode material and the gate electrode material such that the source electrode material is surrounded by the gate electrode material.13.The method according to claim 12, further comprising:interconnecting the gate electrode material in the gate trench and the gate electrode material in the pillar trench, andconnecting the active region and the source electrode material in the pillar trench via a source contact.14.The method according to claim 12 or 13, wherein forming the gate trench comprises:etching the active region from a top side opposite to the drift region to form the gate trench extending into the drift region,filling the gate trench with a gate oxide material,etching the gate oxide material from the top side to form a recess in the gate oxide material, andfilling the recess with the gate electrode material.15.The method according to any of claims 12 to 14, wherein formingthe pillar trench comprises:etching the active region from the top side opposite to the drift region to form the pillar trench extending into the drift region,filling the pillar trench with a field oxide material,etching the field oxide material from the top side to form a first recess in the field oxide material and filling the first recess with the source electrode material, andetching the field oxide from the top side to form a second recess in the field oxidematerial such that the second recess surrounds the first recess and being laterally spaced from the first recess, and filling the second recess with the gateelectrode material.

Images