Chip packaging method and structure

Abstract

A method for chip packaging includes providing a preset interconnect layer for arranging a through molding via (TMV), forming a first pillar on the preset interconnect layer, forming a dielectric pillar on the first pillar, forming a predetermined molding layer encapsulating the first pillar and dielectric pillar on the preset interconnect layer, removing the dielectric pillar to form a blind hole in the predetermined molding layer, and forming a second pillar in the blind hole. The TMV includes the first pillar and the second pillar that are electrically connected. The TMV is arranged in the predetermined molding layer, and electrically connected to the preset interconnect layer.

Description

CHIP PACKAGING METHOD AND STRUCTURECROSS-REFERENCE TO RELATED APPLICATION

[0001] This application claims the priority of Chinese Patent Applications No. 202411044593.1, filed on July 31, 2024, No. 202411046804.5, filed on July 31, 2024, No. 202411047154.6, filed on July 31, 2024, No. 202411047167.3, filed on July 31, 2024, No. 202411047922.8, filed on July 31, 2024, No. 202411047932.1, filed on July 31, 2024, No. 202411047957.1, filed on July 31, 2024, the contents of all of which are incorporated herein by reference in their entirety.TECHNICAL FIELD

[0002] The present disclosure generally relates to the field of semiconductor packaging and, more particularly, relates to chip packaging using a stacking method and through molding vias (TMVs) .BACKGROUND

[0003] As shown in FIG. 1, multiple memory chips 30 are currently stacked on a substrate 22 through a silicon interposer 24 in a stacked configuration. Through silicon vias (TSVs) 32 are utilized to achieve vertical interconnections. Notably, a top memory chip 36 lacks TSV structures. While increasing the number of stacked chips enhances the storage capacity, the alignment difficulty between each layer and its preceding layer grows significantly with additional stacked layers. It poses substantial challenges to manufacturing processes, ultimately limiting the number of stackable layers and constraining further improvements in storage capacity. It is desirable to have a chip packaging method that is both rationally designed and effectively resolves the above-mentioned problems.

[0004] Common 3D high-density interconnect structures include the TSV, TMV, and through glass via (TGV) . Among these interconnect structures, TMV features the lowest cost and technical difficulty due to a simple fabrication process involving laser drilling and electroplating on molding compounds. However, when drilling in thin molding compounds, because the aperture is small and the aspect ratio is high, the plating solution's surface tension can cause a concave depression at the top of the TMV, affecting surface uniformity. It can lead to poor soldering and compromise product reliability. Thus, there are a need for an improved method to fabricate TMVs and a need for improved TMVs.

[0005] The disclosed structures and methods are directed to at least partially alleviating problems set forth above and to solving other problems in the art.SUMMARY

[0006] One aspect of the present disclosure provides a method for chip packaging. The method includes providing a preset interconnect layer for arranging a TMV, forming a first pillar on the preset interconnect layer, forming a dielectric pillar on the first pillar, forming a predetermined molding layer encapsulating the first pillar and dielectric pillar on the preset interconnect layer, removing the dielectric pillar to form a blind hole in the predetermined molding layer, and forming a second pillar in the blind hole. The TMV includes the first pillar and the second pillar that are electrically connected. The TMV is arranged in the predetermined molding layer, and electrically connected to the preset interconnect layer.

[0007] In another aspect of the present disclosure, a method for chip packaging includes providing chips, forming a first molding layer that encapsulates a part of the chips to create a first chip module, forming a preset interconnect layer, fixing another part of the chips on the preset interconnect layer, forming a second molding layer encapsulating the other part of the chips on the preset interconnect layer, forming a TMV in the second molding layer and electrically connected to the preset interconnect layer, forming a second chip module including the second molding layer, the other part of the chips, the TMV, and the preset interconnect layer, stacking the second chip modules sequentially on a substrate, and placing the first chip module on top of the uppermost second chip module. The chips are formed with conductive bumps electrically connected to pads. The first chip module and the uppermost second chip module are electrically interconnected through the TMV.

[0008] In another aspect of the present disclosure, a chip package structure includes a substrate, a first chip module, and second chip modules. The first chip module includes first chips and a first molding layer encapsulating the first chips. The second chip module includes second chips, a second molding layer encapsulating the second chips, TMVs penetrating through the thickness of the second molding layer, and a preset interconnect layer disposed on a first surface of the second chip module. The preset interconnect layer is electrically connected to the TMVs. The second chip modules are sequentially stacked on the substrate. The first chip module is disposed on the uppermost second chip module. The first chip module and at least part of the second chip modules are vertically interconnected through the TMVs.

[0009] Other aspects or embodiments of the present disclosure can be understood by those skilled in the art in light of the description, the claims, and the drawings of the present disclosure.BRIEF DESCRIPTION OF THE DRAWINGS

[0010] The following drawings are merely examples for illustrative purposes according to various disclosed embodiments and are not intended to limit the scope of the present disclosure.

[0011] FIG. 1 is a diagram showing a multi-layer stacked chip packaging structure in conventional technologies.

[0012] FIG. 2 shows a process flow for forming a TMV in conventional technologies.

[0013] FIG. 3 is a schematic flow diagram illustrating a method for preparing TMVs according to various disclosed embodiments of the present disclosure.

[0014] FIG. 4 is a schematic diagram illustrating a process for forming a first pillar according to various disclosed embodiments of the present disclosure.

[0015] FIG. 5 is a schematic diagram illustrating a process for forming a dielectric pillar according to various disclosed embodiments of the present disclosure.

[0016] FIG. 6 is a schematic diagram illustrating a process for forming a molding layer and a second pillar according to various disclosed embodiments of the present disclosure.

[0017] FIG. 7 is a schematic diagram illustrating a process for forming a dielectric pillar according to various disclosed embodiments of the present disclosure.

[0018] FIG. 8 is a schematic diagram illustrating a process for forming a molding layer and a second pillar according to various disclosed embodiments of the present disclosure.

[0019] FIG. 9 is a schematic diagram illustrating a process for forming a dielectric pillar according to various disclosed embodiments of the present disclosure.

[0020] FIG. 10 is a schematic diagram illustrating a process for forming a molding layer and a second pillar according to various disclosed embodiments of the present disclosure.

[0021] FIG. 11 is a schematic flow diagram illustrating a method for packaging chips according to various disclosed embodiments of the present disclosure.

[0022] FIG. 12 is a top view of a wafer according to various disclosed embodiments of the present disclosure.

[0023] FIGS. 13A to 13E are schematic diagrams illustrating a process of forming multiple chips according to various disclosed embodiments of the present disclosure.

[0024] FIGS. 14A to 14C are schematic diagrams illustrating a process of forming a first molding layer according to various disclosed embodiments of the present disclosure.

[0025] FIGS. 15A and 15B are schematic diagrams illustrating a process of thinning a first molding layer according to various disclosed embodiments of the present disclosure.

[0026] FIGS. 16A to 16E are schematic diagrams illustrating a process of forming a first interconnect layer to create a first chip module according to various disclosed embodiments of the present disclosure.

[0027] FIGS. 17A to 17D are schematic diagrams illustrating a process of forming a redistribution layer, fixing chips on the redistribution layer, and forming a second molding layer according to various disclosed embodiments of the present disclosure.

[0028] FIGS. 18A and 18B are schematic diagrams illustrating a process of forming TMVs according to various disclosed embodiments of the present disclosure.

[0029] FIGS. 19A to 19E are schematic diagrams illustrating a process of forming a second interconnect layer according to various disclosed embodiments of the present disclosure.

[0030] FIGS. 20A to 20D are schematic diagrams illustrating a process of sequentially stacking second chip modules and a first chip module on a substrate and forming a chip package structure according to various disclosed embodiments of the present disclosure.

[0031] FIGS. 21A to 21D are schematic diagrams illustrating a process of forming a redistribution layer, fixing chips on the redistribution layer, and forming a second molding layer according to various disclosed embodiments of the present disclosure.

[0032] FIGS. 22A and 22B are schematic diagrams illustrating a process of forming TMVs according to various disclosed embodiments of the present disclosure.

[0033] FIGS. 23A to 23C are schematic diagrams illustrating a process of forming a second interconnect layer according to various disclosed embodiments of the present disclosure.

[0034] FIG. 24 is a schematic diagram illustrating a chip package structure that is formed when chips are not exposed from a second molding layer according to various disclosed embodiments of the present disclosure.

[0035] FIGS. 25A to 25C are schematic diagrams illustrating a process of sequentially stacking second chip modules and a first chip module on a substrate to form a chip package structure according to various disclosed embodiments of the present disclosure.

[0036] FIG. 26 is a schematic flow diagram illustrating a method for packaging chips according to various disclosed embodiments of the present disclosure.

[0037] FIGS. 27A and 27B are schematic diagrams illustrating processes for forming first pillars and dielectric pillars on a redistribution layer according to various disclosed embodiments of the present disclosure.

[0038] FIGS. 28A and 28B are schematic diagrams illustrating processes for fixing chips on a redistribution layer and forming a second molding layer according to various disclosed embodiments of the present disclosure.

[0039] FIGS. 29A to 29C are schematic diagrams illustrating a process for forming second pillars on first pillars according to various disclosed embodiments of the present disclosure.

[0040] FIGS. 30A and 30B are schematic diagrams illustrating processes for fixing chips on a redistribution layer and forming a second molding layer according to various disclosed embodiments of the present disclosure.

[0041] FIGS. 31A to 31C are schematic diagrams illustrating processes for forming second pillars on first pillars according to various disclosed embodiments of the present disclosure.

[0042] FIG. 32 is a schematic flow diagram illustrating a method for packaging chips according to various disclosed embodiments of the present disclosure.

[0043] FIGS. 33A to 33C are schematic diagrams illustrating a process of forming a second molding layer according to various disclosed embodiments of the present disclosure.

[0044] FIGS. 34A and 34B are schematic diagrams illustrating a process of forming TMVs according to various disclosed embodiments of the present disclosure.

[0045] FIGS. 35A to 35C are schematic diagrams illustrating a process of forming a redistribution layer on a first surface of a second molding layer according to various disclosed embodiments of the present disclosure.

[0046] FIGS. 36A to 36E are schematic diagrams illustrating a process of forming a second interconnect layer on a second surface of a second molding layer to create a second chip module according to various disclosed embodiments of the present disclosure.

[0047] FIGS. 37A to 37D are schematic diagrams illustrating a process of sequentially stacking second chip modules and a first chip module on a substrate to form a chip package structure according to various disclosed embodiments of the present disclosure.

[0048] FIGS. 38A and 38B are schematic diagrams showing a second chip module where chips are not exposed and a chip package structure formed by stacked second chip modules according to various disclosed embodiments of the present disclosure.

[0049] FIGS. 39A to 39C are schematic diagrams illustrating a process of forming a second molding layer according to various disclosed embodiments of the present disclosure.

[0050] FIGS. 40A and 40B are schematic diagrams illustrating a process of forming TMVs according to various disclosed embodiments of the present disclosure.

[0051] FIGS. 41A to 41C are schematic diagrams illustrating a process of forming a redistribution layer on a first surface of a second molding layer according to various disclosed embodiments of the present disclosure.

[0052] FIGS. 42A to 42C are schematic diagrams illustrating a process of forming a second interconnect layer on a second surface of a second molding layer to create a second chip module according to various disclosed embodiments of the present disclosure.

[0053] FIGS. 43A to 43D are schematic diagrams illustrating a process of sequentially stacking second chip modules and a first chip module on a substrate to form a chip package structure according to various disclosed embodiments of the present disclosure.

[0054] FIG. 44 is a schematic flow diagram illustrating a method for packaging chips according to various disclosed embodiments of the present disclosure.

[0055] FIGS. 45A and 45B are schematic diagrams illustrating processes for forming first pillars and dielectric pillars according to various disclosed embodiments of the present disclosure.

[0056] FIGS. 46A and 46B are schematic diagrams illustrating processes for fixing chips on a temporary carrier substrate and forming a second molding layer according to various disclosed embodiments of the present disclosure.

[0057] FIGS. 47A to 47C are schematic diagrams illustrating processes for forming TMVs according to various disclosed embodiments of the present disclosure.

[0058] FIGS. 48A and 48B are schematic diagrams illustrating processes for forming first pillars and dielectric pillars according to various disclosed embodiments of the present disclosure.

[0059] FIGS. 49A and 49B are schematic diagrams illustrating processes for fixing chips on a temporary carrier substrate and forming a second molding layer according to various disclosed embodiments of the present disclosure.

[0060] FIGS. 50A to 50C are schematic diagrams illustrating processes for forming TMVs according to various disclosed embodiments of the present disclosure.

[0061] FIG. 51 is a structural schematic diagram of a chip package structure according to various disclosed embodiments of the present disclosure.

[0062] FIG. 52 is a structural schematic diagram of a second chip module according to various disclosed embodiments of the present disclosure.

[0063] FIG. 53 is a structural schematic diagram of another chip package structure according to various disclosed embodiments of the present disclosure.

[0064] FIG. 54 is a structural schematic diagram of another second chip module according to various disclosed embodiments of the present disclosure.

[0065] FIG. 55 is a structural schematic diagram of yet another chip package structure according to various disclosed embodiments of the present disclosure.

[0066] FIG. 56 is a structural schematic diagram of yet another second chip module according to various disclosed embodiments of the present disclosure.

[0067] FIG. 57 is a structural schematic diagram of a chip package structure according to various disclosed embodiments of the present disclosure.

[0068] FIG. 58 is a structural schematic diagram of a second chip module according to various disclosed embodiments of the present disclosure.

[0069] FIG. 59 is a structural schematic diagram of another chip package structure according to various disclosed embodiments of the present disclosure.

[0070] FIG. 60 is a structural schematic diagram of yet another chip package structure according to various disclosed embodiments of the present disclosure.

[0071] FIG. 61 is a structural schematic diagram of another second chip module according to various disclosed embodiments of the present disclosure.DETAILED DESCRIPTION

[0072] Reference will now be made in detail to exemplary embodiments of the disclosure, which are illustrated in the accompanying drawings. Wherever possible, the same reference numbers will be used throughout the drawings to refer to the same or like parts.

[0073] Embodiments of the present disclosure provide chip packaging methods. The method includes:

[0074] Providing chips, with each chip formed with conductive bumps electrically connected to the chip’s pads, and forming a first molding compound layer (or first molding layer) encapsulating a part of the chips to create a first chip module;

[0075] Forming a redistribution layer, fixing another part of the chips on the redistribution layer, and forming a second molding compound layer (or second molding layer) encapsulating the other part of the chips on the redistribution layer;

[0076] Forming TMVs in the second molding layer that are electrically connected to the redistribution layer to create a second chip module; and

[0077] Stacking the second chip modules sequentially on a substrate and placing the first chip module on top of the uppermost second chip module. The first and second chip modules are electrically interconnected through the TMVs.

[0078] Optionally, after forming the first molding layer, the method further includes forming a first interconnect layer on conductive bumps exposed from the first molding layer to complete the first chip module.

[0079] Stacking the first chip module onto the uppermost second chip module includes electrically connecting the first interconnect layer of the first chip module to the redistribution layer of the uppermost second chip module.

[0080] Optionally, after forming the TMVs, the method further includes forming a second interconnect layer on a surface of the second molding layer opposite to the redistribution layer. The second interconnect layer is electrically connected to the TMVs for creating the second chip module.

[0081] Sequentially stacking the second chip modules on the substrate includes electrically connecting the second interconnect layer of an upper second chip module to the redistribution layer of a lower adjacent second chip module, and electrically connecting the second interconnect layer of the lowermost second chip module to the substrate.

[0082] Optionally, fixing the other part of the chips to the redistribution layers respectively includes fixing second surfaces of the other part of the chips to the redistribution layers, respectively.

[0083] Optionally, forming the second molding layer includes forming the second molding layer on the redistribution layer, and thinning the second molding layer to expose conductive bumps on a first surface of the chip.

[0084] Optionally, forming the second interconnect layer electrically connected to the TMVs on the surface of the second molding layer opposite to the redistribution layer includes forming second solder joints respectively on the conductive bumps of the first surfaces of the chips and on the surface of the second molding layer opposite to the redistribution layer. The second solder joints are electrically connected to corresponding conductive bumps and TMVs.

[0085] Optionally, securing the chips to the redistribution layer further includes fixing first surfaces of the chips on the redistribution layer. The conductive bumps are electrically connected to the redistribution layer.

[0086] Forming the second molding layer further includes forming the second molding layer on the redistribution layer, and thinning the second molding layer to expose second surfaces of the chips.

[0087] Optionally, forming the second interconnect layer electrically connected to the TMVs on the surface of the second molding layer opposite to the redistribution layer further includes forming a wiring layer on the second surface of the chips and the surface of the second molding layer opposite to the redistribution layer, and forming solder balls electrically connected to the wiring layer on the wiring layer. The wiring layer is electrically connected to the TMVs.

[0088] Optionally, providing the chips includes providing a wafer with a first surface sequentially containing a passivation layer and pads; forming conductive bumps corresponding to and electrically connected to the pads; and dicing the wafer to form the chips. The first surface of each chip includes the conductive bumps electrically connected to the pads.

[0089] Optionally, forming the TMVs electrically connected to the redistribution layer in the second molding layer includes forming through holes spaced apart and penetrating through the thickness of the second molding layer, and filling the through holes with conductive material to form the TMVs.

[0090] Optionally, after stacking the second chip modules sequentially on the substrate and stacking the first chip module onto the uppermost second chip module, the method further includes forming underfill layers between the first chip module and the uppermost second chip module, between adjacent second chip modules, and between the lowermost second chip module and the substrate.

[0091] The chip packaging method of the present disclosure includes respectively forming first and second chip modules each containing horizontally arranged chips, sequentially stacking the second chip modules on a substrate, and stacking the first chip module on the uppermost second chip module. Vertical interconnections between the stacked first chip module and second chip module, between the second chip modules, and between the second chip module and the substrate are achieved through the TMVs.

[0092] Each of the first and second chip modules incorporates multiple chips, which increases the storage capacity of the chip package structure, reduces the number of stacking layers, and improves overall structural stability. The vertical interconnections between chip modules are implemented using TMVs with larger diameters. It enables better alignment between chip modules, achieves vertical interconnections, reduces alignment precision requirements, and enhances the stability of the chip package structure.

[0093] In addition, embodiments of the present disclosure also provide improved structures of TMVs and improved methods of making TMVs. The method includes providing a temporary carrier substrate, forming first pillars on the temporary carrier substrate, forming dielectric pillars on the first pillars, forming a molding layer encapsulating the first pillars and dielectric pillars on the temporary carrier substrate, removing the dielectric pillars to form blind holes in the molding layer, and forming second pillars in the blind holes. The second pillars are electrically connected to the first pillars to form TMVs, respectively. The terms “first pillar” and “second pillar” , as used herein, indicate electrically conductive pillars.

[0094] Optionally, the diameter of the dielectric pillar is equal to that of the first pillar.

[0095] Optionally, the diameter of the dielectric pillar is smaller than that of the first pillar.

[0096] Optionally, the central axis of the dielectric pillar is coaxial with the central axis of the first pillar.

[0097] Optionally, the central axis of the dielectric pillar is non-coaxial with the central axis of the first pillar.

[0098] Optionally, forming the first pillars on the temporary carrier substrate includes forming a first photoresist layer on the temporary carrier substrate, performing exposure and development on the first photoresist layer to form openings in the first photoresist layer, forming the first pillars in the openings through an electroplating process, and removing the first photoresist layer surrounding the first pillars.

[0099] Optionally, forming the dielectric pillars on the first pillars includes forming a second photoresist layer encapsulating the first pillars on the temporary carrier substrate, and performing exposure and development on the second photoresist layer to form the dielectric pillars on the first pillars.

[0100] Optionally, after forming the molding layer, the method further includes thinning the molding layer to expose the dielectric pillars.

[0101] Optionally, removing the dielectric pillars includes etching the dielectric pillars to expose the first pillars.

[0102] Optionally, forming the second pillars in the blind holes includes forming the second pillars on the exposed first pillars in the blind holes through sputtering or electroplating processes.

[0103] Another aspect of the present disclosure provides TMVs, which may be made using the aforementioned method.

[0104] The method of fabricating TMVs includes forming first pillars on a temporary carrier substrate, forming dielectric pillars on the first pillars, forming a molding layer encapsulating the first pillars and dielectric pillars on the temporary carrier substrate, removing the dielectric pillars to form blind holes in the molding layer, and forming second pillars in the blind holes. The second pillars are electrically connected to the first pillars respectively to form the TMVs. By pre-forming the first pillars, the aspect ratio of the blind holes is optimized during the formation of the TMVs. It improves the surface uniformity of the second pillars formed in the blind holes, and ensures a flatter surface of the TMVs. Consequently, the precision of subsequent layer stacking is enhanced. It improves the accuracy of electrical signal transmission and the reliability of the overall structure.

[0105] In order to make the objects, features, and advantages of the present disclosure more obvious and understandable, exemplary embodiments of the present disclosure will be described in detail below in conjunction with the accompanying drawings. At first, fabrication methods of making TMVs are illustrated.

[0106] FIG. 2 shows a process flow of forming a TMV 3 using conventional methods. First a through hole 2 is drilled in a thin molding compound 1, and then conductive material is electroplated in the through hole 2 to form the TMV 3. Due to the small aperture and high aspect ratio of the through hole 2, the surface tension of the plating solution tends to cause a concave depression at the top of the TMV 3. It affects surface uniformity, compromises the reliability of the TMV 3, and results in poor soldering performance.

[0107] FIG. 3 is a schematic flow diagram illustrating a method S09 for preparing TMVs according to various embodiments of the present disclosure. FIG. 4 is a schematic diagram illustrating a process for forming a first pillar 120 according to various embodiments of the present disclosure. The method S09 includes the following.

[0108] At S10, a temporary carrier substrate is provided. As shown in FIG. 4, a temporary carrier substrate 110 is arranged. A temporary bonding adhesive layer 111 is formed on the surface of the temporary carrier substrate 110.

[0109] At S20, first pillars are formed on the temporary carrier substrate. As shown in FIG. 4, a process for forming the first pillar 120 at S20 is as follows.

[0110] At S21, a first photoresist layer 130 is formed on a temporary carrier substrate 110. Optionally, the first photoresist layer 130 is formed on the temporary bonding adhesive layer 111 over the temporary carrier substrate 110 through processes such as spin coating, spray coating, physical vapor deposition (PVD) , or chemical vapor deposition (CVD) . The first photoresist layer 130 may be a positive photoresist or a negative photoresist. For example, the first photoresist layer 130 may be a polymer such as polyimide (PI) , polybenzoxazole (PBO) , or benzocyclobutene (BCB) . In embodiments illustrated below, the first photoresist layer 130 is exemplified as a positive photoresist.

[0111] At S22, exposure and development are performed on the first photoresist layer 130 to form an opening in the first photoresist layer. For example, a first photomask 210 is provided, which has a predefined pattern matching the shape and size of the first pillar 120. The first photomask 210 is placed over the first photoresist layer 130, and the first photoresist layer 130 is exposed and developed using the first photomask 210 as a mask.

[0112] In some embodiments, since the first photoresist layer 130 is a positive photoresist, the portion of the first photoresist layer 130 shielded by the first photomask 210 remains insoluble in the developer, while the unshielded portions dissolve, thereby forming an opening 131 in the first photoresist layer 130. Thus, the predefined pattern of the first pillar 120 is transferred from the first photomask 210 to the first photoresist layer 130.

[0113] At S23. the first pillar 120 is formed in the opening 131 via an electroplating process and the first photoresist layer surrounding the first pillar 120 is removed.

[0114] Exemplarily, a copper plating solution is electroplated in the opening 131 to form the first pillar 120. That is, the first pillar 120 may be a copper TMV. The first photoresist layer 130 surrounding the first pillar 120 is then removed using, e.g., an etching process.

[0115] FIGS. 5 to 10 are schematic diagrams illustrating processes for forming dielectric pillars, molding layers, and second pillars according to various disclosed embodiments of the present disclosure.

[0116] Returning to FIG. 3. At S30, dielectric pillars are formed on the first pillars.

[0117] As shown in FIGS. 5, 7, and 9, exemplary processes of forming a dielectric pillar 140 at S30 are as follows. At S31, a second photoresist layer 150 is formed to encapsulate the first pillar 120 on the temporary carrier substrate.

[0118] Optionally, the second photoresist layer 150 is formed on the temporary bonding adhesive layer 111 of the temporary carrier substrate 110 through processes such as spin coating, spray coating, PVD, or CVD. The second photoresist layer 150 may be a positive photoresist or a negative photoresist. For example, the second photoresist layer 150 may be a polymer such as PI, PBO, or BCB. In the following embodiments, the second photoresist layer 150 is exemplified as a negative photoresist.

[0119] At S32, exposure and development are performed on the second photoresist layer 150 to form the dielectric pillar 140 on the first pillar 120.

[0120] Optionally, a second photomask 220 is provided, which has a predefined pattern matching the shape of the dielectric pillar 140. The second photomask 220 is placed over the second photoresist layer 150. The position of the predefined pattern of the second photomask 220 corresponds to the position of the first pillar 120. The second photoresist layer 150 is then exposed and developed using the second photomask 220 as a mask.

[0121] Since the second photoresist layer 150 is a negative photoresist, portions of the second photoresist layer 150 shielded by the second photomask 220 dissolve in the developer, while the unshielded portions remain insoluble, thereby forming the dielectric pillar 140 on the first pillar 120. That is, the dielectric pillar 140 is a photoresist pillar. The material of the dielectric pillar 140 is not specifically limited and may be selected according to actual requirements.

[0122] As shown in FIG. 5, in some embodiments, the diameter of the dielectric pillar 140 may equal or approximately equal that of the first pillar 120. In some other cases as shown in FIG. 7, the diameter of the dielectric pillar 140 may be smaller than that of the first pillar 120, and their central axes may be non-coaxial. Optionally, the left sidewall of the dielectric pillar 140 may align with the left sidewall of the first pillar 120. In some embodiments, as shown in FIG. 9, the diameter of the dielectric pillar 140 is smaller than that of the first pillar 120, and their central axes are coaxial. Exemplarily, the dielectric pillar 140 may be centered on the first pillar 120.

[0123] It should be noted that the embodiments do not specifically limit the height dimensions of the dielectric pillar 140 and the first pillar 120. The height of the dielectric pillar 140 may be the same as or different from that of the first pillar 120, depending on actual requirements.

[0124] In some embodiments, the diameter of the dielectric pillar is smaller than that of the first pillar. On one hand, this reserves alignment tolerance adjustment space on the surface of the first pillar, optimizing tolerance control. On the other hand, the diameter of the second pillar prepared according to the size of the dielectric pillar is also reduced. When the first and second pillars are firmly and accurately connected, it improves the signal transmission speed and enhances the reliability of the TMV.

[0125] At S40, a molding layer is formed to encapsulate the first pillars and the dielectric pillars on the temporary carrier substrate. Optionally, as shown in FIGS. 6, 8, and 10, a molding layer 160 may be formed on the temporary bonding adhesive layer 111 on the temporary carrier substrate 110 using processes such as compression molding or injection molding. The molding layer 160 encapsulates the first pillar 120 and the dielectric pillar 140, providing protection for them.

[0126] After forming the molding layer, the method further includes thinning the molding layer 160 to expose the dielectric pillar 140. Specifically, the side of the molding layer 160 opposite to the temporary carrier substrate 110 may be thinned using processes such as grinding, so that the dielectric pillar 140 is exposed and its surface is flush with the surface of the molding layer 160.

[0127] At S50, the dielectric pillars are removed to form blind holes in the molding layer. Exemplarily, the dielectric pillar 140 is removed by an etching process to expose the first pillar 120, thereby forming a blind hole 170 in the molding layer 160. The dimensions of the blind hole 170 may match those of the dielectric pillar 140.

[0128] At S60, second pillars are formed in the blind holes. The second pillars are formed on and electrically connected to the first pillars, respectively. Further, the dimensions of second pillar may match those of the dielectric pillar 140, and the position and orientation of second pillar may match those of the dielectric pillar 140.

[0129] In some embodiments, a copper plating solution is electroplated onto the exposed first pillar 120 in the blind hole 170 to form a second pillar 180 on the first pillar 120. That is, the second pillar 180 may be a copper pillar. The second pillar 180 and the first pillar 120 are electrically connected to jointly form a TMV A. The TMV A is configured in the molding layer 160. When the second pillar 180 is relatively thin, a sputtering process may also be used to form the second pillar 180 on the exposed first pillar 120 in the blind hole 170.

[0130] As shown in FIG. 6, in some cases, the diameter of the second pillar 180 may be the same as that of the first pillar 120. As shown in FIG. 8, in some other cases, the diameter of the second pillar 180 may be smaller than that of the first pillar 120, and the central axis of the second pillar 180 is not coaxial with that of the first pillar 120. Optionally, the left sidewall of the second pillar 180 may be flush with the left sidewall of the first pillar 120.

[0131] As shown in FIG. 10, in some cases, the diameter of the second pillar 180 may be smaller than that of the first pillar 120, and the central axis of the second pillar 180 may be coaxial with that of the first pillar 120. Optionally, the second pillar 180 may be located at the center of the first pillar 120. It should be noted that the relationship between the height of the first pillar 120 and the height of the second pillar 180 is not specifically limited and may be selected according to actual requirements.

[0132] In some embodiments, the diameter of the second pillar is smaller than that of the first pillar. Although the diameter of the second pillar is smaller, it does not affect the signal transmission speed and the reliability of the TMV.

[0133] In some embodiments, the surface of the molding layer 160 exposes the second pillar 180, enabling the TMV A to be soldered with other packaging modules for electrical connection. As illustrated above, the TMV A may be formed through two plating steps. The first plating forms the first pillar 120 on the temporary carrier substrate 110, and the second plating forms the second pillar 180 in the blind hole 170 of the molding layer 160. The second pillar 180 may be formed by electroplating or sputtering. For example, when the second pillar 180 is relatively thin, a sputtering process may be used to form it in the blind hole 170.

[0134] The method for preparing TMVs according to the embodiments of the present disclosure includes forming a first pillar on a temporary carrier substrate, forming a dielectric pillar on the first pillar, forming a molding layer encapsulating the first pillar and the dielectric pillar on the temporary carrier substrate, removing the dielectric pillar to form a blind hole in the molding layer, and forming a second pillar in the blind hole. The second pillar is electrically connected to the first pillar to form the TMV. By pre-forming the first pillar, the aspect ratio of the blind hole is optimized during the formation of the TMV. It improves the surface uniformity of the second pillar formed in the blind hole, ensures a flatter surface of the TMV, enhances the precision of subsequent layer stacking, and improves the accuracy of electrical signal transmission as well as the reliability of the overall structure.

[0135] Exemplarily, as shown in FIGS. 6, 8, and 10, another aspect of the embodiments of the present disclosure provides a TMV A, which is prepared using the aforementioned TMV fabrication method S09. The specific preparation process of the method S09 has been described in detail earlier and will not be repeated here.

[0136] The TMVs according to embodiments of the present disclosure include the first pillar and the second pillar. The second pillar exhibits excellent surface uniformity, ensuring high reliability of the TMVs and enabling better soldering with packaging modules.

[0137] FIG. 11 is a schematic flow diagram illustrating a method S100 for packaging chips according to various embodiments of the present disclosure. FIG. 12 shows a top view of a wafer. FIGS. 13A to 13E are schematic diagrams illustrating a process of forming multiple chips according to various embodiments of the present disclosure. As shown in FIG. 11, the method S100 includes the following.

[0138] At S110. Multiple chips are provided. Each chip is formed with conductive bumps electrically connected to the chip’s pads. A first molding layer is formed to encapsulate a preset number of the chips to create a first chip module. An exemplary process of providing chips 52 at S110 is as follows along with FIGS. 12 and 13A to 13E.

[0139] As shown in FIGS. 12 and 13A, a wafer 42 is provided. A first surface of the wafer 42 sequentially includes a passivation layer 46 and pads 44. A first surface of the wafer 42 is the front side of the wafer 42. That is, the front side of the wafer 42 sequentially includes the passivation layer 46 and the pads 44. Further, conductive bumps 50 are formed on the pads 44, respectively. Each bump 50 is electrically connected to its corresponding pad 44.

[0140] As shown in FIG. 13B, photoresist is spin-coated on the front side of the wafer 42 to form a first photoresist layer 48. The first photoresist layer 48 is exposed and developed to create first openings at positions corresponding to the pads 44. As shown in FIG. 13C, the bumps 50 are formed in the openings through an electroplating process. In some embodiments, the bumps 50 are copper bumps and are electrically connected to the pads 44. As shown in FIG. 13D, the remaining first photoresist layer 48 is removed using an etching process. Further, the wafer 42 is diced to form multiple chips 52. The first surface of each chip 52 has bumps 50 electrically connected to the pads 44.

[0141] Optionally, as shown in FIG. 13E, the wafer 42 is diced according to packaging requirements to form the chips 52. Each chip 52 has the conductive bumps 50 formed on the pads 44 on the front side of the chip.

[0142] It should be noted that the type of the chip 52 is not specifically limited in the embodiments. As aforementioned, the first surface of the chip 52 is considered as the front side. The second surface of the chip 52 is considered as the back side. The chip 52 may be a memory chip in some cases.

[0143] FIGS. 14A to 14C and 15A and 15B are schematic diagrams illustrating a process of forming a first molding layer and a process of thinning the first molding layer according to various embodiments of the present disclosure. FIGS. 16A to 16E are schematic diagrams illustrating a process of forming a first interconnect layer to create a first chip module according to various embodiments of the present disclosure. FIGS. 17A to 17D are schematic diagrams illustrating a process of forming a redistribution layer, fixing multiple chips on the redistribution layer, and forming a second molding layer according to various embodiments of the present disclosure. In some embodiments, a process of forming a first molding layer 62 at S110 is as follows.

[0144] As shown in FIG. 14A, a temporary carrier substrate 56 is provided with a temporary bonding adhesive layer 54. Front sides of the preset number of the chips 52 are fixed on the temporary bonding adhesive layer 54. As shown in FIG. 14B, the first molding layer 62 is formed to encapsulate the chips 52 on the temporary bonding adhesive layer 54. As shown in FIG. 14C, the side of the first molding layer 62 opposite to the temporary carrier substrate 56 is thinned by grinding to expose the back sides of the chips 52.

[0145] Optionally, the chips 52 are horizontally arranged in the first molding layer 62. The number of chips 52 is not specifically limited in the embodiments and may be selected according to actual needs.

[0146] Exemplarily, after forming the first molding layer 62, the method further includes forming a first interconnect layer on the bumps 50 exposed from the first molding layer 62. An exemplary process of forming the first interconnect layer is as follows.

[0147] As shown in FIG. 15A, a first temporary bonding adhesive layer 54'and a first temporary carrier substrate 56'are sequentially formed on the surface of the first molding layer 62 opposite to the temporary carrier substrate 56 and the back sides of the chips 52. As shown in FIG. 15B, the first molding layer 62 is flipped so that the first temporary carrier substrate 56'serves as a supporting substrate. Further, the temporary carrier substrate 56 and temporary bonding adhesive layer 54 are removed.

[0148] Referring to FIG. 16A, photoresist is spin-coated on the surface of the first molding layer 62 opposite to the first temporary carrier substrate 56'to form a second photoresist layer 68. The second photoresist layer 68 is exposed and developed to form second openings at positions corresponding to the bumps 50. The bumps 50 are exposed. As shown in FIG. 16B, solder 70 is electroplated in the second openings. As shown in FIG. 16C, the remaining second photoresist layer 68 is removed by etching. As shown in FIG. 16D, reflow soldering is performed on the solder 70 to form first solder joints 72 on the bumps 50. The first solder joints 72 are electrically connected to the bumps 50, respectively. That is, the first interconnect layer includes the first solder joints 72 electrically connected to the bumps 50. In some embodiments, the first solder joints 72 may be tin balls.

[0149] As shown in FIG. 16E, after forming the first solder joints 72, the first temporary bonding adhesive layer 54'is removed from the first molding layer 62 to form the first chip module A. That is, the first chip module A includes the first molding layer 62, the chips 52 encapsulated in the first molding layer 62, and the first interconnect layer disposed on the bumps 50 of the chips 52. The pads 44 on the front sides of the chips 52 are provided with bumps 50 electrically connected to the pads 44, and the surfaces of the bumps 50 are flush with the surface of the first molding layer 62. The first chip module A achieves vertical interconnection with other chip modules through the first interconnect layer.

[0150] In some embodiments, multiple chips are horizontally arranged within the first chip module. It significantly increases the storage capacity of the chip package structure, reduces the number of stacking layers, and improves the overall stability of the chip package structure.

[0151] Back to FIG. 11. At S120, a redistribution layer is formed, the chips are fixed on the redistribution layer, and a second molding layer is formed to encapsulate the chips on the redistribution layer. Optionally, a process of forming a redistribution layer 58 at S120 is as follows.

[0152] As shown in FIG. 17A, a dielectric layer is formed on a temporary bonding adhesive layer 54 of a temporary carrier substrate 56. The dielectric layer is patterned through photolithography. An interconnect metal layer is made on the patterned dielectric layer by electroplating or sputtering to form the redistribution layer 58. The number of layers in the redistribution layer 58 is not specifically limited in the embodiments and may be selected according to actual needs. In some embodiments, an exemplary process of fixing the chips 52 on the redistribution layer 58 is as follows.

[0153] As shown in FIG. 17B, second surfaces of a certain number of remaining chips 52 are fixed on the redistribution layer 58. Optionally, the back sides of the chips 52 are fixed on a flat adhesive dielectric layer 60 on the redistribution layer 58. The adhesive dielectric layer 60 is used to enhance the stability of the chips 52. That is, in regions of the redistribution layer 58 where the chips 52 are fixed, the adhesive dielectric layer is arranged, while no interconnect metal layer is provided.

[0154] In some embodiments, a process of forming a second molding layer 62'is as follows.

[0155] As shown in FIG. 17C, the second molding layer 62'is formed on the redistribution layer 58 through film vacuum lamination or conventional molding processes. The second molding layer 62'encapsulates the chips 52 and the adhesive dielectric layer between the redistribution layer 58 and the chips 52.

[0156] As shown in FIG. 17D, the surface of the second molding layer 62'opposite to the temporary carrier substrate 56 is thinned by grinding to expose the bumps 50 on the first surfaces of the chips 52. That is, the surface of the second molding layer 62'opposite to the temporary carrier substrate 56 is grinded to expose the bumps 50 on the front sides of the chips 52.

[0157] FIGS. 18A, 18B, and 19A to 19E are schematic diagrams illustrating processes of forming TMVs and forming a second interconnect layer according to various embodiments of the present disclosure. FIGS. 20A to 20D are schematic diagrams illustrating a process of sequentially stacking the first chip module and multiple second chip modules on a substrate and forming a chip package structure according to various embodiments of the present disclosure. FIGS. 21A to 21D are schematic diagrams illustrating a process of forming a redistribution layer, fixing multiple chips on the redistribution layer, and forming a second molding layer according to various embodiments of the present disclosure. FIGS. 22A and 22B are schematic diagrams illustrating a process of forming TMVs according to various embodiments of the present disclosure. In some embodiments, a process of fixing the chips 52 on the redistribution layer 58 is as follows.

[0158] As shown in FIGS. 21A and 21B, after forming the redistribution layer 58, the first surfaces of the chips 52 are fixed on the redistribution layer 58. The bumps 50 are electrically connected to the redistribution layer 58. Optionally, the front sides of the chips 52 are mounted on the interconnect metal layer of the redistribution layer 58 via solder balls 53 through a flip-chip method. Exemplarily, the chips 52 are soldered to the interconnect metal layer of the redistribution layer 58 through the tin balls 53.

[0159] In some embodiments, a process of forming the second molding layer 62'is as follows.

[0160] As shown in FIG. 21C, the second molding layer 62'is formed on the redistribution layer 58 through film vacuum lamination or conventional molding processes. The second molding layer 62'encapsulates the chips 52 and layers between the redistribution layer 58 and the chips 52.

[0161] As shown in FIG. 21D, the surface (or surface layer) of the second molding layer 62'opposite to the temporary carrier substrate 56 is thinned by grinding to expose the second surfaces of chips 52. Exemplarily, the surface of the second molding layer 62'opposite to the temporary carrier substrate 56 is grinded to expose the back sides of chips 52.

[0162] It should be noted that, as shown in FIG. 24, in some embodiments, after forming the second molding layer 62'encapsulating the chips 52, the second molding layer 62'may not be thinned, and the back sides of chips 52 need not be exposed. Whether to thin the second molding layer 62'to expose the back sides of chips 52 may be determined according to actual needs, and limitations are not imposed.

[0163] In some embodiments, high-density interconnections between chips are achieved by forming the redistribution layer in the second chip module.

[0164] At S130, multiple TMVs electrically connected to the redistribution layer are formed in the second molding layer to form the second chip module. In some embodiments, a process of forming TMVs 66 is as follows.

[0165] As shown in FIGS. 18A and 22A, multiple through holes 64 are formed that are spaced apart and penetrate the thickness of the second molding layer 62'by, e.g., a drilling process. The through holes 64 may be evenly spaced or unevenly spaced, depending on actual needs.

[0166] As shown in FIGS. 18B and 22B, the through holes 64 are filled with conductive material, such as copper, through electroplating or other processes to form the TMVs 66. In some embodiments, when the conductive material is copper, the TMVs 66 are copper pillars.

[0167] In some embodiments, the signals of chips 52 are routed to their back sides through the electrically connected redistribution layer 58 and TMVs 66, which enables vertical interconnections between chip modules via the TMVs 66.

[0168] In some embodiments, larger-sized TMVs better facilitate vertical interconnections between chip modules. The TMVs allow improved alignment with the redistribution layer and substrate pads. It significantly reduces alignment precision requirements and enhances the stability of the chip package structure.

[0169] Exemplarily, after forming the TMVs, the method further includes forming a second interconnect layer electrically connected to the TMVs on the surface of the second molding layer opposite to the redistribution layer, which facilitates formation of the second chip module. In some embodiment, a process of forming the second interconnect layer is as follows.

[0170] Second solder joints 72'are formed on the bumps 50 on the first surfaces of chips 52 and the TMVs 66 on the surface of the second molding layer 62'opposite to the redistribution layer 58. The second solder joints 72'are electrically connected to corresponding bumps 50 and TMVs 66, respectively.

[0171] Optionally, as shown in FIG. 19A, photoresist is spin-coated on the surface of the second molding layer 62'opposite to the redistribution layer 58 to form a second photoresist layer 68. The second photoresist layer 68 is exposed and developed to form second openings at positions corresponding to the TMVs 66 and bumps 50, which expose the TMVs 66 and bumps 50.

[0172] As shown in FIG. 19B, solder 70'is electroplated in the second openings. As shown in FIG. 19C, the remaining third photoresist layer 68 is removed by etching. As shown in FIG. 19D, reflow soldering is performed on solder 70'to form second solder joints 72'on the bumps 50 and TMVs 66. The second solder joints 72'are electrically connected to corresponding bumps 50 and TMVs 66. That is, in some embodiments, the second interconnect layer includes the second solder joints 72'electrically connected to the bumps 50 and TMVs 66. Optionally, the second solder joints 72'may be tin balls.

[0173] As shown in FIG. 19E, in some embodiments, after forming the second interconnect layer, the temporary carrier substrate 56 and temporary bonding adhesive layer 54 are removed, the structure is inverted, and the second chip module B is formed. That is, the second chip module B includes the second molding layer 62', chips 52 encapsulated in the second molding layer 62', TMVs 66 that penetrate the thickness of the second molding layer 62', the redistribution layer 58 on one surface of the second molding layer 62', and the second solder joints 72'on the bumps 50 and TMVs 66. The bumps 50 are on the other surface of the second molding layer 62'. The TMVs 66 are flush with the other surface of the second molding layer 62'. The second chip module B achieves vertical interconnections with other chip modules through the second solder joints 72'.

[0174] FIG. 24 is a schematic diagram illustrating a chip package structure formed when the chips are not exposed from the second molding layer according to various embodiments of the present disclosure. FIGS. 25A to 25C are schematic diagrams illustrating a process of sequentially stacking the first chip module and multiple second chip modules on a substrate to form a chip package structure according to various embodiments of the present disclosure.

[0175] In some embodiments, a process of forming the second interconnect layer is as follows.

[0176] First, a wiring layer 71 is formed on the second surfaces of chips 52 and the surface of the second molding layer 62'opposite to the redistribution layer 58. The wiring layer 71 is electrically connected to the TMVs 66.

[0177] Optionally, as shown in FIG. 23A, a dielectric layer and an interconnect metal layer are sequentially formed on the back sides of chips 52 and the surface of the second molding layer 62'opposite to the redistribution layer 58, the wiring is completed, and the wiring layer 71 is formed. The wiring layer 71 is electrically connected to the TMVs 66.

[0178] Further, interconnect solder balls 73 electrically connected to the wiring layer 71 are formed on the wiring layer 71. The wiring layer 71 and solder balls 73 together constitute the second interconnect layer.

[0179] For example, as shown in FIG. 23B, ball placement is made on the wiring layer 71 to form the solder balls 73, which are arranged on the interconnect metal layer of the wiring layer 71 and electrically connected to the wiring layer 71.

[0180] As shown in FIG. 24, when the second molding layer 62'is not thinned, the wiring layer 71 and solder balls 73 may be sequentially formed on the surface of the second molding layer 62'opposite to the redistribution layer 58. That is, in the second chip module B, the wiring layer 71 contacts the second molding layer 62'rather than directly contacting the back sides of chips 52. Electrical interconnections between vertically stacked chip modules are made through the TMVs 66.

[0181] In some embodiments, the second interconnect layer consists of the wiring layer and solder balls formed on the wiring layer. It ensures that both the first and second surfaces of each chip in the second chip module are wiring layers. It provides abundant solder joint outputs for efficient electrical connections.

[0182] As shown in FIG. 23C, after forming the second interconnect layer, the temporary carrier substrate 56 and temporary bonding adhesive layer 54 are removed, and the structure is inverted to form the second chip module B. That is, the second chip module B includes the second molding layer 62', the chips 52 encapsulated in the second molding layer 62', the TMVs 66 that penetrate the thickness of the second molding layer 62', the redistribution layer 58 on the surface of the second molding layer 62'that exposes the bumps 50 on the front side of chips 52, the wiring layer 71 on the surface opposite to the redistribution layer 58 and the back sides of chips 52, and the solder balls 73 on the wiring layer 71. The second chip module B achieves vertical interconnections with other chip modules through the wiring layer 71 and solder balls 73.

[0183] At S140, multiple second chip modules are sequentially stacked on the substrate. The first chip module is stacked on the uppermost second chip module. The chip modules are electrically interconnected through the TMVs.

[0184] Optionally, as shown in FIGS. 20A to 20D, the second interconnect layer of an upper second chip module B is electrically connected to a redistribution layer 58 of a lower adjacent second chip module B. The second interconnect layer of the lowermost second chip module B is electrically connected to the substrate 74. The first interconnect layer of the first chip module A is electrically connected to the redistribution layer 58 of the uppermost second chip module B.

[0185] As shown in FIG. 20A, in some embodiments, multiple second chip modules B are sequentially stacked on the substrate 74 via the first solder joints 72'. That is, one second chip module B is first stacked on the substrate 74, followed by other second chip modules B stacked sequentially on the lowermost second chip module B. The lowermost second chip module B is electrically connected to the substrate 74 via the first solder joints 72'. Among the other second chip modules B, the second solder joints 72'of an upper second chip module B are electrically connected to the redistribution layer 58 of a lower adjacent second chip module B, while vertical interconnections between the second chip modules B are achieved through the TMVs 66. It enables vertical interconnections between the chips 52 in each second chip module B.

[0186] As shown in FIG. 20B, in some embodiments, after the second chip modules B are stacked on the substrate 74, the first chip module A is stacked onto the redistribution layer 58 of the uppermost second chip module B via the first solder joints 72. Chips 52 in the first chip module A are interconnected with those in the uppermost second chip module B.

[0187] As shown in FIG. 20C, in some embodiments, after the first chip module A and the second chip modules B are sequentially stacked on the substrate 74, underfill layers 76 are formed between the first chip module A and the uppermost second chip module B, between adjacent second chip modules B, and between the lowermost second chip module B and the substrate 74. The underfill layers 76 encapsulate the first solder joints 72 and second solder joints 72', further securing the chip modules.

[0188] In some embodiments, after completing the underfill between the chip modules and between the second chip modules B and the substrate 74, interconnect solder balls 78 are formed on the side of the substrate 74 opposite to the chip modules to complete the chip package. The package is then diced according to packaging requirements to obtain the chip package structure shown in FIG. 20D. External electrical connections of the packaging structure are achieved through the interconnect solder balls 78.

[0189] Referring to FIG. 25A, in some embodiments, the second chip modules B are sequentially stacked on the substrate 74 via the solder balls 73. The lowermost second chip module B is electrically connected to the substrate 74 through the solder balls 73. Among the other second chip modules B, the solder balls 73 of an upper second chip module B are electrically connected to the redistribution layer 58 of a lower second chip module B. Vertical interconnections between the second chip modules B are achieved through the TMVs 66. It enables vertical interconnections among the chips 52 in the second chip modules B.

[0190] As shown in FIG. 25A, in some embodiments, after stacking the second chip modules B on the substrate 74, the first chip module A is stacked on the redistribution layer 58 of the uppermost second chip module B via the first solder joints 72, interconnecting the chips 52 in the first chip module A with those in the uppermost second chip module B.

[0191] As shown in FIG. 25B, in some embodiments, after sequentially stacking the first chip module A and multiple second chip modules B on the substrate 74, underfill layers 76 are formed between the first chip module A and the uppermost second chip module B, between adjacent second chip modules B, and between the lowermost second chip module B and the substrate 74. The underfill layers 76 encapsulate the solder balls 73 and first solder joints 72, further securing the chip modules.

[0192] In some embodiments, after completing the underfill as illustrated above, interconnect solder balls 78 are formed on the side of the substrate 74 opposite to the chip modules to complete a chip package. The chip package is then diced to obtain the chip package structure shown in FIG. 25C. External electrical connections are achieved through the interconnect solder balls 78.

[0193] The chip packaging method of the present disclosure forms first and second chip modules each containing horizontally arranged chips, sequentially stacks the second chip modules on the substrate, and stacks the first chip module onto the uppermost second chip module. Vertical interconnections between the stacked first and second chip modules, between second chip modules, and between the second chip module and the substrate are achieved through TMVs. Each first or second chip module may incorporate multiple chips. It significantly increases the storage capacity of the chip package, reduces the number of stacking layers, and improves overall structural stability. The larger-diameter TMVs enable better alignment between chip modules for vertical interconnections, substantially lower alignment precision requirements, and enhance the stability of the chip package structure.

[0194] Referring back to the methods of making TMVs as illustrated in FIGS. 3 to 10. These methods may be used to make the TMVs 66 shown in FIGS. 18B and 22B with the advantages mentioned above. When TMVs are fabricated using the techniques as depicted in FIGS. 3 to 10, chips may be packaged in stacked chip modules with an improved method. In some embodiments, the method includes:

[0195] Forming multiple chips with conductive bumps arranged on a first surface of each chip;

[0196] Forming a first molding layer encapsulating a part of the chips, and forming a first interconnect layer on the conductive bumps exposed from the first molding layer to create a first chip module;

[0197] Forming a redistribution layer, forming first pillars on the redistribution layer, and forming dielectric pillars on the first pillars;

[0198] Fixing another part of the chips on the redistribution layer, and forming a second molding layer to encapsulate the chips, the first pillars, and the dielectric pillars on the redistribution layer;

[0199] Removing the dielectric pillars to form blind holes, forming second pillars in the blind holes with the second pillars connecting with the first pillars to form TMVs;

[0200] Forming a second interconnect layer electrically connected to the TMVs on a surface of the second molding layer opposite to the redistribution layer to create a second chip module; and

[0201] Sequentially stacking the second chip modules on a substrate through the second interconnect layers, and stacking the first chip module onto the uppermost second chip module through the first interconnect layer. The TMVs enable vertical interconnections between the chip modules.

[0202] Optionally, sequentially stacking the second chip modules on the substrate through the second interconnect layer and stacking the first chip module on the uppermost second chip module through the first interconnect layer includes:

[0203] Electrically connecting the second interconnect layer of the lowermost second chip module to the substrate;

[0204] Electrically connecting the second interconnect layer of an upper second chip module to the redistribution layer of a lower second chip module; and

[0205] Electrically connecting the first interconnect layer of the first chip module to the redistribution layer of the uppermost second chip module.

[0206] Optionally, forming the first pillars on the redistribution layer includes:

[0207] Forming a first photoresist layer on the redistribution layer;

[0208] Performing exposure and development on the first photoresist layer to form first openings in the first photoresist layer; and

[0209] Forming the first pillars in the first openings through an electroplating process.

[0210] Optionally, forming the dielectric pillars on the first pillars includes:

[0211] Forming a second photoresist layer encapsulating the first pillars on the redistribution layer; and

[0212] Performing exposure and development on the second photoresist layer to form the dielectric pillars on the first pillars. Optionally, the dimensions of the dielectric pillars are the same as those of the first pillars in some cases.

[0213] Optionally, removing the dielectric pillars to form the blind holes and forming the second pillars in the blind holes includes:

[0214] Removing the dielectric pillars to form the blind holes in the second molding layer, exposing the first pillars; and

[0215] Forming the second pillars on the exposed first pillars in the blind holes through an electroplating process. In some cases, at least some of the dimensions of the first pillars are the same as those of the second pillars.

[0216] Optionally, fixing the chips to the redistribution layer includes fixing the second surfaces of the chips on the redistribution layer.

[0217] Optionally, forming the second molding layer includes:

[0218] Forming the second molding layer on the redistribution layer; and

[0219] Thinning the side of the second molding layer opposite to the redistribution layer to expose the conductive bumps on the first surfaces of the chips and the dielectric pillars.

[0220] Optionally, forming the second interconnect layer electrically connected to the TMVs on the surface of the second molding layer opposite to the redistribution layer includes:

[0221] Forming a third photoresist layer on the surface of the second molding layer opposite to the redistribution layer;

[0222] Patterning the third photoresist layer to form second openings exposing corresponding conductive bumps and TMVs; and

[0223] Forming second solder joints in the second openings. The second solder joints are electrically connected to corresponding conductive bumps and TMVs, respectively.

[0224] Optionally, fixing the chips to the redistribution layer further includes fixing first surfaces of the chips to the redistribution layer. The conductive bumps are electrically connected to the redistribution layer.

[0225] Optionally, forming the second molding layer further includes:

[0226] Forming the second molding layer on the redistribution layer; and

[0227] Thinning a side of the second molding layer opposite to the redistribution layer to expose the dielectric pillars.

[0228] Optionally, forming the second interconnect layer electrically connected to the TMVs on a surface of the second molding layer opposite to the redistribution layer further includes:

[0229] Forming a wiring layer on a surface of the second molding layer opposite to the redistribution layer with the wiring layer electrically connected to the TMVs; and

[0230] Forming solder balls electrically connected to the wiring layer on the wiring layer. The wiring layer and solder balls together constitute the second interconnect layer.

[0231] Optionally, after sequentially stacking the second chip modules on the substrate through the second interconnect layers and stacking the first chip module onto the uppermost second chip module through the first interconnect layer, the method further includes:

[0232] Forming underfill layers between the first chip module and the uppermost second chip module, between adjacent second chip modules, and between the lowermost second chip module and the substrate.

[0233] The multi-layer stacked chip packaging method of the present disclosure enables each first and each second chip module to incorporate multiple chips. It increases the storage capacity of the chip package, reduces the number of stacking layers, and improves overall structural stability. The larger-diameter TMVs facilitate vertical interconnections between chip modules, allow better alignment with the redistribution layer and substrate pads, substantially lower alignment precision requirements, and enhance the stability of the chip package structure. By pre-forming the first pillars, the aspect ratio of the blind holes is optimized during TMV formation. It improves the surface uniformity of the second pillars formed in the blind holes, enhances the reliability of the entire TMVs, and consequently improves the reliability of the chip package structure.

[0234] FIG. 26 is a schematic flow diagram illustrating a method S200 for packaging chips according to various embodiments of the present disclosure. FIGS. 27A and 27B are schematic diagrams illustrating processes for forming first pillars and dielectric pillars on a redistribution layer according to various embodiments of the present disclosure.

[0235] As shown in FIG. 26, at S210, multiple chips are formed. The chips have conductive bumps that are arranged on a first surface of each chip. The conductive bumps are electrically connected to the chips’ corresponding pads, respectively. At S220, a first molding layer is formed that encapsulates the chips, and a first interconnect layer is formed on the conductive bumps to create a first chip module. The conductive bumps are exposed on the first molding layer.

[0236] The processes performed at S210 and S220 shown in FIG. 26 are similar to or the same as those illustrated at S110 shown in FIG. 11 and those shown in FIGS. 12, 13A to 13E, 14A to 14C, 15A and 15B, and 16A to 16E. After S210 and S220 are performed, a first chip module A2 is made. The first chip module A2 has a similar structure to or the same structure as the first chip module A shown in FIG. 16E.

[0237] At S230, a redistribution layer is formed, first pillars are formed on the redistribution layer, and dielectric pillars are formed on the first pillars. Optionally, a process of forming a redistribution layer 258 at S230 is as follows.

[0238] As shown in FIG. 27A, a dielectric layer is formed on a temporary bonding adhesive layer 254 on a temporary carrier substrate 256. The dielectric layer is patterned through photolithography. An interconnect metal layer is formed on the patterned dielectric layer by electroplating or sputtering to create the redistribution layer 258. The number of layers in the redistribution layer 258 is not specifically limited in the embodiments and may be selected according to actual needs.

[0239] In some embodiments, a process of forming first pillars 280 on the redistribution layer 258 at S230 is as follows.

[0240] First, a first photoresist layer is formed on the redistribution layer. Optionally, the first photoresist layer is formed on the redistribution layer 258 through processes such as spin coating, spray coating, PVD, or CVD. The first photoresist layer may be a positive or negative photoresist, such as PI, PBO, or BCB. A positive photoresist is used exemplarily.

[0241] Further, exposure and development is performed on the first photoresist layer to form first openings in the first photoresist layer. For example, a first photomask is provided with a predefined pattern matching the first pillars. The first photomask is placed over the first photoresist layer. The first photoresist layer is exposed and developed using the first photomask as a mask.

[0242] In some embodiments, since the first photoresist layer is positive, the portions shielded by the first photomask remain insoluble in the developer, while the unshielded portions dissolve, forming first openings in the first photoresist layer. This transfers the predefined pattern of the first pillars from the first photomask to the first photoresist layer. Further, the first pillars are formed in the first openings through an electroplating process.

[0243] Optionally, copper may be electroplated into the first openings to form the first pillars 280 as shown in FIG. 27A. In such cases, the first pillars 280 are copper pillars.

[0244] Optionally, a process of forming dielectric pillars 282 on the first pillars 280 at S230 is as follows.

[0245] First, a second photoresist layer is formed to encapsulate the first pillars on the redistribution layer. Further, the second photoresist layer is formed on the redistribution layer 258 through processes such as spin coating, spray coating, PVD, or CVD. The second photoresist layer may be a positive or negative photoresist, such as PI, PBO, or BCB. A negative photoresist may be used exemplarily. Optionally, the thickness of the second photoresist layer may be twice the height of the first pillars 280.

[0246] Further, exposure and development are performed on the second photoresist layer to form the dielectric pillars 282 on the first pillars 280. The dimensions of the dielectric pillars 282 are the same as those of the first pillars 280 in some cases.

[0247] Optionally, a second photomask is provided with a predefined pattern matching the dielectric pillars. The second photomask is arranged over the second photoresist layer, and the pattern is aligned with the positions of the first pillars. The second photoresist layer is exposed and developed using the second photomask as a mask.

[0248] In some embodiments, since the second photoresist layer is negative, the portions shielded by the second photomask dissolve in the developer, while the unshielded portions remain, forming the dielectric pillars 282 on the first pillars as shown in FIG. 27B. That is, the dielectric pillars 282 are photoresist pillars. The length, width, and height of the dielectric pillars 282 may match those of the first pillars 280 in some embodiments.

[0249] Optionally, the dielectric pillars 282 may also be made of other materials, as long as their removal may form blind holes 264 in a second molding layer 262'.

[0250] FIGS. 28A and 28B are schematic diagrams illustrating processes for fixing chips on the redistribution layer and forming a second molding layer according to various embodiments of the present disclosure. FIGS. 29A to 29C are schematic diagrams illustrating a processes for forming the second pillars on the first pillars according to various embodiments of the present disclosure. FIGS. 30A and 30B are schematic diagrams illustrating processes for fixing chips on a redistribution layer and forming a second molding layer according to various embodiments of the present disclosure. FIGS. 31A to 31C are schematic diagrams illustrating processes for forming second pillars on first pillars according to various embodiments of the present disclosure.

[0251] Returning to FIG. 26. At S240, the chips are fixed to the redistribution layer, and a second molding layer is formed on the redistribution layer that encapsulates the chips, first pillars, and dielectric pillars. In some embodiments, a process of fixing the chips to the redistribution layer at S240 is as follows.

[0252] As shown in FIG. 28A, second surfaces of the chips 252 are fixed to the redistribution layer 258. Optionally, the back sides of chips 252 are fixed to a flat dielectric layer of the redistribution layer 258 using an adhesive layer 260 to enhance the stability of the chips 252. That is, regions of the redistribution layer 258 where the chips 252 are fixed may only include the dielectric layer without any interconnect metal structure.

[0253] In some embodiments, a process of forming the second molding layer 262'is as follows.

[0254] As shown in FIG. 28B, the second molding layer 262'is formed on the redistribution layer 258 through film vacuum lamination or conventional molding processes. The second molding layer 262'encapsulates the chips 252, first pillars 280, and dielectric pillars 282, providing protection for them.

[0255] As shown in FIG. 29A, a surface of the second molding layer 262'opposite to the redistribution layer 258 is thinned by grinding to expose the conductive bumps 250 on the first surfaces of the chips 252 and the dielectric pillars 282. For example, the surface of the second molding layer 262'opposite to the redistribution layer 258 may be grinded to expose the conductive bumps 250 on the front sides of the chips 252 and the photoresist pillars.

[0256] In some embodiments, a process of fixing the chips 252 to the redistribution layer 258 is as follows.

[0257] As shown in FIG. 30A, after the redistribution layer 258 is formed, the first surfaces of the chips 252 are fixed to the redistribution layer 258. The conductive bumps 250 are electrically connected to the redistribution layer 258. Optionally, the front sides of the chips 252 are mounted on the interconnect metal layer of the redistribution layer 258 via the solder balls 253 and a flip-chip method. That is, the chips 252 are soldered to the interconnect metal layer of the redistribution layer 258 through the solder balls 253.

[0258] In some embodiments, a process of forming the second molding layer 262'is as follows.

[0259] As shown in FIG. 30B, the second molding layer 262'may be formed on the redistribution layer 258 through film vacuum lamination or conventional molding processes. The second molding layer 262'encapsulates the chips 252, first pillars 280, and dielectric pillars 282, providing protection for them.

[0260] As shown in FIG. 31A, in some embodiments, after the second molding layer 262'is formed, the surface (or surface layer) of the second molding layer 262'opposite to the redistribution layer 258 is thinned by grinding, which simultaneously exposes the back sides of the chips 252 and the dielectric pillars 282. Optionally, whether to thin the second molding layer 262'to expose the back sides of the chips 252 may be decided according to actual needs, and no limitations are imposed. In some embodiments, high-density interconnections between chips are achieved by forming the redistribution layer in the second chip module.

[0261] At S250 of FIG. 26, the dielectric pillars are removed to form blind holes. Second pillars are formed in the blind holes, and the second pillars are connected with the first pillars, respectively. Each pair of the connected first and second pillars form a TMV. For example, after forming the second molding layer 262', the dielectric pillars 282 are removed to form blind holes 264 and second pillars 265 are formed in the blind holes 264. Optionally, a process of forming the second pillars 265 is as follows.

[0262] First, as shown in FIGS. 29B and 31B, the dielectric pillars 282 are removed, e.g., by a wet etch process, to form the blind holes 264 in the second molding layer 262', exposing the first pillars 280. Optionally, photolithography may be used to remove the dielectric pillars 282 (e.g., the photoresist pillars) , and blind holes 264 are formed at corresponding positions in the second molding layer 262'. The first pillars 280 are exposed in the blind holes 264.

[0263] Further, as shown in FIG. 29C and FIG. 31C, copper is exemplarily electroplated in the blind holes 264 to form the second pillars 265 on the exposed first pillars 280. That is, the second pillars 265 may also be copper pillars. Since the dimensions of the first pillars 280 match those of the dielectric pillars 282, the blind holes 264 formed after removing the dielectric pillars 282 have the same dimensions as the first pillars 280. Thus, the second pillars 265 formed in the blind holes 264 have the same dimensions as the first pillars 280. The second pillars 265 are respectively connected to the first pillars 280. A TMV 266, arranged in the second molding layer 262', contains a pair of the first and second pillars that are stacked and connected physically and electrically.

[0264] In the embodiments illustrated above, by pre-forming the first pillars, the aspect ratio of the blind holes is optimized during the TMV formation process. It improves the surface uniformity of the second pillars formed in the blind holes. It also enhances the reliability of the entire TMV and consequently the reliability of the chip package structure. Additionally, since the first and second pillars have identical dimensions, the same electroplating parameters may be used for both plating steps, simplifying the process flow.

[0265] At S260 of FIG. 26, a second interconnect layer electrically connected to the TMVs is formed on a surface of the second molding layer opposite to the redistribution layer, which is used to create a second chip module. A certain number of second chip modules are made. At S270, the second chip modules are sequentially stacked on a substrate through the second interconnect layers. The first chip module is stacked on the uppermost second chip module through the first interconnect layer. The TMVs in the second chip modules enable vertical interconnections between the stacked chip modules.

[0266] The processes to form the second chip module at S260 after the TMVs 266 are made are similar to or the same as those illustrated at S130 shown in FIG. 11 and those shown in FIGS. 19A to 19E and 23A to 23C. FIGS. 19A to 19E and 23A to 23C show two methods that create different structures of the second chip modules. After S260 is performed, the first chip module A2 and second chip modules B2 are made and ready for the stacking process at S270.

[0267] Processes at S270 as shown in FIG. 26 are similar to or the same as those illustrated at S140 shown in FIG. 11 and those shown in FIGS. 20A to 20D, 24, and 25A to 25C. After S270 is performed, the stacked chip packages are made. Compared to the stacked chip packages shown in FIGS. 20D, 24, and 25C, the packages made at S270 have advantages due to the TMVs 266 that contain the first and second pillars. As illustrated above, the second pillar has improved surface uniformity, and the reliability of the TMVs 266 and the resulting chip package structure are also improved.

[0268] Embodiments of the present disclosure also provide a chip packaging method that is different from those described above. The method includes:

[0269] Forming multiple chips with each chip having conductive bumps electrically connected to the chip’s pads;

[0270] Forming a first molding layer encapsulating a part of the chips, and forming a first interconnect layer on conductive bumps exposed from the first molding layer to create a first chip module;

[0271] Forming a second molding layer encapsulating another part of the chips, and forming TMVs in the second molding layer;

[0272] Forming a redistribution layer electrically connected to the TMVs on a first surface of the second molding layer;

[0273] Forming a second interconnect layer electrically connected to the TMVs on a second surface of the second molding layer to create a second chip module; and

[0274] Sequentially stacking the second chip modules on a substrate through the second interconnect layers, and stacking the first chip module on the uppermost second chip module through the first interconnect layer. Vertical interconnections between the chip modules are achieved via the TMVs.

[0275] Optionally, forming the second molding layer encapsulating the chips includes:

[0276] Fixing front sides of the chips to a temporary carrier substrate;

[0277] Forming the second molding layer encapsulating the chips on the temporary carrier substrate; and

[0278] Removing the temporary carrier substrate.

[0279] Optionally, forming the redistribution layer electrically connected to the TMVs on the first surface of the second molding layer includes:

[0280] Forming the redistribution layer electrically connected to the TMVs on the first surface of the second molding layer and back sides of the chips; or,

[0281] Forming the redistribution layer electrically connected to the TMVs on the first surface of the second molding layer.

[0282] Optionally, forming the second interconnect layer electrically connected to the TMVs on the second surface of the second molding layer and second surfaces of the chips includes:

[0283] Forming second solder joints on the second surface of the second molding layer and front sides of the chips. The second solder joints are electrically connected to corresponding conductive bumps and TMVs.

[0284] Optionally, forming the second molding layer encapsulating the chips further includes:

[0285] Fixing back sides of the chips to a temporary carrier substrate;

[0286] Forming the second molding layer encapsulating the chips on the temporary carrier substrate;

[0287] Thinning the second molding layer to expose the conductive bumps on the front sides of the chips; and

[0288] Removing the temporary carrier substrate.

[0289] Optionally, forming the redistribution layer electrically connected to the TMVs on the first surface of the second molding layer further includes:

[0290] Forming the redistribution layer on the first surface of the second molding layer and the front sides of the chips. The redistribution layer is electrically connected to the TMVs and conductive bumps.

[0291] Optionally, forming the second interconnect layer electrically connected to the TMVs on the second surface of the second molding layer and second surfaces of the chips further includes:

[0292] Forming a wiring layer on the second surface of the second molding layer and the back sides of the chips with the wiring layer electrically connected to the TMVs; and

[0293] Forming solder balls electrically connected to the wiring layer on the wiring layer.

[0294] Optionally, sequentially stacking the second chip modules on the substrate through the second interconnect layers and stacking the first chip module onto the uppermost second chip module through the first interconnect layer includes:

[0295] Electrically connecting the second interconnect layer of an upper second chip module to the redistribution layer of a lower second chip module; and

[0296] Electrically connecting the first interconnect layer of the first chip module to the redistribution layer of the uppermost second chip module.

[0297] Optionally, forming the multiple chips includes:

[0298] Providing a wafer with a passivation layer and pads sequentially arranged on a front side of the wafer;

[0299] Forming conductive bumps corresponding to and electrically connected to the pads; and

[0300] Dicing the wafer to form the chips. The conductive bumps electrically connected to the pads are formed on the front side of each chip.

[0301] Optionally, forming the TMVs in the second molding layer includes:

[0302] Forming through holes spaced apart and penetrating the thickness of the second molding layer; and

[0303] Filling the through holes with conductive material to form the TMVs.

[0304] The chip packaging method includes forming a first chip module and second chip modules that each contain horizontally arranged chips, stacking second chip modules sequentially on a substrate through second interconnect layers, and stacking the first chip module on the uppermost second chip module through the first interconnect layer. It achieves vertical interconnections among chip modules via TMVs. Each first chip module and each second chip module incorporate multiple chips. It increases storage capacity, reduces stacking layers, and improves structural stability. The larger-diameter TMVs facilitate vertical interconnections between chip modules, enable better alignment with the redistribution layer and substrate pads, lower alignment precision requirements, and enhance package stability.

[0305] FIG. 32 is a schematic flow diagram illustrating a method S300 for packaging chips according to various embodiments of the present disclosure. FIGS. 33A to 33C are schematic diagrams illustrating a process of forming a second molding layer according to various embodiments of the present disclosure. FIGS. 34A and 34B are schematic diagrams illustrating a process of forming TMVs according to various embodiments of the present disclosure. FIGS. 35A to 35C are schematic diagrams illustrating a process of forming a redistribution layer on a first surface of the second molding layer according to various disclosed embodiments of the present disclosure.

[0306] As shown in FIG. 32, at S310, multiple chips are formed. Conductive bumps are formed on the chips. The conductive bumps are electrically connected to the chips’ pads, respectively. At S320, a first molding layer is formed that encapsulates a part of the chips, and a first interconnect layer is formed on the conductive bumps to create a first chip module. The conductive bumps are exposed on the first molding layer before making the first interconnect layer.

[0307] The processes performed at S310 and S320 shown in FIG. 32 are similar to or the same as those illustrated at S110 shown in FIG. 11 and those shown in FIGS. 12, 13A to 13E, 14A to 14C, 15A and 15B, and 16A to 16E. After S310 and S320 are performed, a first chip module A3 is made. The first chip module A3 has a similar structure to or the same structure as the first chip module A shown in FIG. 16E.

[0308] At S330, a second molding layer is formed to encapsulate another part of the chips and TMVs are made in the second molding layer. In some embodiments, a process of forming a second molding layer 362'that encapsulates chips 352 at S330 is as follows.

[0309] First, as shown in FIG. 33A, a temporary carrier substrate 356 is provided with a temporary bonding adhesive layer 354. The front sides of chips 352 are fixed to the temporary bonding adhesive layer 354 on the temporary carrier substrate 356.

[0310] Further, as shown in FIG. 33B, the second molding layer 362'is formed that encapsulates the chips 352 on the temporary bonding adhesive layer 354 of the temporary carrier substrate 356 through film vacuum lamination or conventional molding processes.

[0311] Then, as shown in FIG. 33C, after forming the second molding layer 362', the second molding layer 362'is thinned by grinding to expose the back sides of the chips 352.

[0312] Further, the temporary bonding adhesive layer 354 is peeled off from the second molding layer 362'to remove the temporary carrier substrate 356.

[0313] In some cases, after forming the second molding layer 362', the second molding layer 362'may not be thinned, meaning the chips 352 are fully encapsulated within the second molding layer 362'without their surfaces exposed. Whether to expose the surfaces of the chips 352 may be determined based on actual needs, and there are no specific limitations.

[0314] In some embodiments, a process of forming TMVs 366 in the second molding layer 362'at S330 is as follows.

[0315] As shown in FIG. 34A, through holes 364 are formed by drilling, etching, or other methods. The through holes 364 are spaced apart and penetrate the thickness of the second molding layer 362'. The through holes 364 may be evenly or unevenly spaced, depending on actual requirements.

[0316] As shown in FIG. 34B, the through holes 364 are filled with conductive material, such as copper, through electroplating or other processes. The TMVs 366 are formed. In some embodiments, the conductive material may be copper, meaning the TMVs 366 may be copper pillars.

[0317] In some embodiment, larger-sized TMVs may better facilitate vertical interconnections between chip modules. The TMVs enable improved alignment with the redistribution layer and substrate pads, reduce alignment precision requirements, and enhance the stability of the chip package structure.

[0318] FIGS. 36A to 36E are schematic diagrams illustrating a process of forming a second interconnect layer on a second surface of the second molding layer to create a second chip module according to various embodiments of the present disclosure. FIGS. 37A to 37D are schematic diagrams illustrating a process of sequentially stacking a first chip module and multiple second chip modules onto a substrate to form a chip package structure according to various embodiments of the present disclosure. FIGS. 38A and 38B are schematic diagrams showing a second chip module where chips are not exposed and a chip package structure formed by stacked second chip modules according to various embodiments of the present disclosure. FIGS. 39A to 39C are schematic diagrams illustrating a process of forming a second molding layer according to various embodiments of the present disclosure. FIGS. 40A and 40B are schematic diagrams illustrating a process of forming TMVs according to various embodiments of the present disclosure.

[0319] In some embodiments, a process of forming a second molding layer 362'that encapsulates the chips 352 at S330 is as follows.

[0320] First, as shown in FIG. 39A, a temporary carrier substrate 356 is provided, on which a temporary bonding adhesive layer 354 is disposed. The back sides of the chips 352 are fixed to the temporary bonding adhesive layer 354 on the temporary carrier substrate 356 via an adhesive layer 360.

[0321] Further, as shown in FIG. 39B, the second molding layer 362'is formed that encapsulates the chips 352 on the temporary bonding adhesive layer 354 of the temporary carrier substrate 356 through film vacuum lamination or a traditional encapsulation process.

[0322] Further, as shown in FIG. 39C, processes such as grinding are used to thin the second molding layer 362'to expose conductive bumps 350 on the front sides of the chips 352.

[0323] Further, the temporary bonding adhesive layer 354 is peeled off the second molding layer 362'to remove the temporary carrier substrate 356.

[0324] In some embodiments, a process of forming the TMVs 366 in the second molding layer 362'at S330 is as follows.

[0325] As shown in FIG. 40A, through holes 364 are formed by drilling or other methods. The through holes 364 are spaced apart and penetrate through the thickness of the second molding layer 362'. The through holes 364 may be evenly or unevenly spaced, depending on actual needs.

[0326] As shown in FIG. 40B, the through holes 364 are filled with conductive material through an electroplating process or the like to form TMVs 366. Optionally, the conductive material may be copper, indicating the TMVs 366 may be copper pillars.

[0327] At S340, a redistribution layer electrically connected to the TMVs is formed on the first surface of the second encapsulation layer. In some embodiments, a process of forming a redistribution layer 358 at S340 is as follows.

[0328] As shown in FIG. 35A, after forming the second molding layer 362'at S330, the second molding layer 362'is thinned by processes such as grinding to expose the back sides of the chips 352. The redistribution layer 358, which is electrically connected to the TMVs 366, is formed on the first surface of the second molding layer 362'and the exposed back sides of the chips 352. In some embodiments, the first surface of the second molding layer 362'is a surface of the second molding layer 362'that faces away from the temporary carrier substrate 356.

[0329] Optionally, a dielectric layer is formed on the first surface of the second molding layer 362'and the exposed back sides of the chips 352, and patterned through a photolithography process. An interconnect metal layer is formed on the patterned dielectric layer through processes such as electroplating or sputtering, which creates the redistribution layer 358. The number of layers of the redistribution layer 358 is not specifically limited and may be selected based on actual needs. In some embodiments, signals of the chips are routed to the back sides of the chips through the electrically connected redistribution layer and TMVs.

[0330] As shown in FIG. 38A, if the second molding layer 362'is not thinned after its formation at S330, the redistribution layer 358, electrically connected to the TMVs 355, may be directly formed on the first surface of the second molding layer 362'. In such cases, the redistribution layer 358 does not contact the back sides of the chips 352.

[0331] FIGS. 41A to 41C are schematic diagrams illustrating a process of forming a redistribution layer on a first surface of a second molding layer according to various embodiments of the present disclosure. FIGS. 42A to 42C are schematic diagrams illustrating a process of forming a second interconnect layer on a second surface of a second molding layer to create a second chip module according to various embodiments of the present disclosure. FIGS. 43A to 43D are schematic diagrams illustrating a process of sequentially stacking a first chip module and multiple second chip modules onto a substrate to form a chip package structure according to various embodiments of the present disclosure.

[0332] In some embodiments, a process of forming the redistribution layer 358 is as follows.

[0333] As shown in FIG. 41A, the redistribution layer 358 is formed on the first surface of the second molding layer 362'and the front sides of the chips 352. The redistribution layer 358 is electrically connected to the TMVs 366 and the bumps 350, respectively. In other words, the redistribution layer 358 is electrically connected to the TMVs 366 and the chips 352, respectively. In some embodiments, the first surface of the second molding layer 362'is a surface of the second molding layer 362'facing away from the temporary carrier 356.

[0334] At S350, a second interconnect layer electrically connected to the TMVs is formed on the second surface of the second molding layer to form a second chip module. In some embodiments, a process of forming the second interconnect layer is as follows.

[0335] Before forming the second interconnect layer, as shown in FIG. 35B, the first temporary bonding adhesive layer 354'and the first temporary carrier substrate 356'are sequentially disposed on the redistribution layer 358. As shown in FIG. 35C, the second molding layer 362'is flipped, with the first temporary carrier substrate 356's erving as a support carrier. The temporary carrier substrate 356 and the temporary bonding adhesive layer 354 are removed to expose the bumps 350 on the front sides of the chips 352 and the TMVs 366.

[0336] As shown in FIG. 36A, photoresist is spin-coated on the second surface of the second molding layer 362'to form a second photoresist layer 368. The second photoresist layer 368 is exposed and developed to form second openings at positions corresponding to the bumps 350 and the TMVs 366, exposing the bumps 350 and the TMVs 366. As shown in FIG. 36B, solder 370'is electroplated in the second openings. As shown in FIG. 36C, the remaining second photoresist layer 368 is removed by etching or other processes. As shown in FIG. 36D, the solder 370'is reflowed to form second solder joints 372'on the bumps 350, which are electrically connected to the bumps 350 and the TMVs 366, respectively. In other words, in some embodiments, the second interconnect layer is the second solder joints 372'electrically connected to the bumps 350 and the TMVs 366. Optionally, the second solder joints 372'may be tin balls.

[0337] As shown in FIG. 36E, the first temporary carrier substrate 356'and the first temporary bonding adhesive layer 354'are removed, and the structure is inverted to form a second chip module B3. That is, the second chip module B3 includes the second molding layer 362', the chips 352 encapsulated in the second molding layer 362', the TMVs 366 that penetrate the thickness of the second molding layer 362', the redistribution layer 358 disposed on the first surface of the second molding layer 362', and the second solder joints 372'disposed on the bumps 350 and the TMVs 366 on the second surface of the second molding layer 362'. The second chip module B3 achieves vertical interconnection with other chip modules through the second solder joints 372'.

[0338] In some embodiments, a process of forming the second interconnect layer may alternatively be as follows.

[0339] Before forming the second interconnect layer, as shown in FIG. 41B, the first temporary bonding adhesive layer 354'and the first temporary carrier substrate 356'are sequentially disposed on the redistribution layer 358. As shown in FIG. 41C, the second molding layer 362'is flipped, with the first temporary carrier substrate 356's erving as a support carrier. The temporary carrier substrate 356 and the temporary bonding adhesive layer 354 are removed. The second surface of the second molding layer 362'exposes the TMVs 366 and the adhesive layer 360 on the chips 352.

[0340] As shown in FIGS. 42A to 42C, a wiring layer 371 is formed on the second surface of the second molding layer 362'and the back sides of the chips 352. The wiring layer 371 is electrically connected to the TMVs 366. In some embodiments, the second surface of the second molding layer 362'is a surface of the second molding layer 362'facing away from the redistribution layer 358.

[0341] As shown in FIG. 42A, a dielectric layer and an interconnect metal layer are sequentially formed on the second surface of the second molding layer 362'and the adhesive layers 360 on the back sides of the chips 352. Wiring is done to form a wiring layer 371. The wiring layer 371 is electrically connected to the TMVs 366.

[0342] Further, solder balls 373 electrically connected to the wiring layer 371 are formed on the wiring layer 371. The wiring layer 371 and the solder balls 373 together constitute the second interconnect layer.

[0343] Optionally, as shown in FIG. 42B, the solder balls 373 are formed on the wiring layer 371 by ball placement. The solder balls 373 are disposed on the interconnect metal layer of the wiring layer 371 and electrically connected to the wiring layer 371.

[0344] As shown in FIG. 42C, after sequentially forming the wiring layer 371 and the solder balls on the second surface of the second molding layer 362'and the back sides of the chips 352, the second molding layer 362'is flipped, and the first temporary carrier substrate 356'and the first temporary bonding adhesive layer 354'are removed to form the second chip module B3. That is, the second chip module B3 includes the second molding layer 362', the chips 352 encapsulated in the second molding layer 362', the TMVs 366 penetrating the thickness of the second molding layer 362', the redistribution layer 358 disposed on the first surface of the second molding layer 362', the wiring layer 371 disposed on the second surface of the second molding layer 362', and the solder balls 373 disposed on the wiring layer 371. The second chip module B3 achieves vertical interconnection with other chip modules through the wiring layer 371 and the solder balls 373.

[0345] In some embodiments, the second interconnect layer is the wiring layer and the solder balls formed thereon. It ensures that both the front and back sides of each chip in the second chip module are provided with wiring layers, offering abundant solder joints for efficient electrical connections.

[0346] At S360, the second chip modules are stacked sequentially on a substrate through the second interconnect layers. The first chip module is stacked on the uppermost second chip module through the first interconnect layer. Vertical interconnection between the chip modules is achieved via the TMVs. Exemplarily, the second interconnect layer of an upper second chip module B3 is electrically connected to the redistribution layer 358 of its lower adjacent second chip module B3. The first interconnect layer of the first chip module A3 is electrically connected to the redistribution layer 358 of the uppermost second chip module B. Vertical interconnection between the chip modules is achieved through the TMVs 366.

[0347] In some embodiments, as shown in FIG. 37A, the second chip modules B3 are sequentially stacked on the substrate 374 through the second solder joints 372'. That is, one second chip module B3 is first stacked on the substrate 374, and then the other second chip modules B3 are sequentially stacked on the lowermost second chip module B3. The lowermost second chip module B3 is electrically connected to the substrate 374 through the second solder joints 372'. The second solder joints 372'of an upper second chip module B3 among the other second chip modules B3 are electrically connected to the redistribution layer 358 of a corresponding lower adjacent second chip module B3. Vertical interconnection between the second chip modules B3 is made through the TMVs 366, thereby realizing vertical interconnection between the chips 352 in the second chip modules B3.

[0348] As shown in FIG. 37B, in some embodiments, after the second chip modules B3 are sequentially stacked on the substrate 374, the first chip module A3 is stacked on the redistribution layer 358 of the uppermost second chip module B3 through the first solder joints 372. It achieves interconnection among chips 352 in the first chip module A3 and chips 352 in the uppermost second chip module B3.

[0349] As shown in FIG. 37C, in some embodiments, after the first chip module A3 and the second chip modules B3 are sequentially stacked on the substrate 374, underfill layers 376 are formed between the first chip module A3 and the uppermost second chip module B3, between adjacent second chip modules B3, and between the lowermost second chip module B3 and the substrate 374. The underfill layers 376 encapsulate the first solder joints 372 and the second solder joints 372', further securing the chip modules.

[0350] In some embodiments, after completing the underfill between the chip modules and between the lowest second chip module B3 and the substrate 374, solder balls 378 are formed on a side of the substrate 374 opposite to the chip modules to form a chip package. The chip package is diced according to packaging requirements to obtain a chip package structure shown in FIG. 37D. The package structure achieves electrical connection with external devices through the solder balls 378.

[0351] When the second chip module B3 shown in FIG. 38A is formed without exposing the chips 352 from the second molding layer 362', after the second chip modules B3 are sequentially stacked on the substrate 374, the first chip module A3 is stacked on the uppermost second chip module B3 to form a chip package structure shown in FIG. 38B. That is, the redistribution layer 358 does not contact the back sides of the chips 352 but directly contacts the first surface of the second molding layer 362'. The signals of the chips 352 in a lower second chip module B3 are routed to the redistribution layer 358 through the second solder joints 372'and the TMVs, and the redistribution layer 358 is electrically connected to the TMVs 366 and the second solder joints 372'in a corresponding upper second chip module B3, which achieves vertical interconnection among the chips 352 in the adjacent upper and lower second chip modules B.

[0352] Referring to FIG. 43A, in some embodiments, a second chip module B3 is first soldered onto the substrate 374 through solder balls 373. As shown in FIG. 43B, other second chip modules B3 are sequentially stacked on the substrate 374 through solder balls 373. The lowermost second chip module B3 is electrically connected to the substrate 374 through the solder balls 373. Among the other second chip modules B3, the solder balls 373 of an upper second chip module B3 are electrically connected to the redistribution layer 358 of the lower second chip module B3. Vertical interconnection between the second chip modules B3 is realized through the TMVs 366, thereby enabling vertical interconnection among the chips 352 in the second chip modules B3.

[0353] As shown in FIG. 43B, in some embodiments, after the second chip modules B3 are sequentially stacked on the substrate 374, the first chip module A3 is stacked on the redistribution layer 358 of the uppermost second chip module B3 through the first solder joints 372. It makes interconnection between among chips 352 in the first chip module A3 and chips 352 in the uppermost second chip module B3.

[0354] As shown in FIG. 43C, in some embodiments, after the first chip module A3 and the second chip modules B3 are sequentially stacked on the substrate 374, underfill layers 376 is formed between the first chip module A3 and the uppermost second chip module B3, between adjacent second chip modules B3, and between the lowermost second chip module B3 and the substrate 374. The underfill layers 376 encapsulate the solder balls 373 and the first solder joints 372, further securing the chip modules.

[0355] In some embodiments, after completing the underfill between the chip modules and between the second chip modules B3 and the substrate 374, solder balls 378 are formed on a side of the substrate 374 opposite to the chip modules to form a chip package. The chip package is diced according to packaging requirements to obtain a chip package structure as shown in FIG. 43D. The package structure achieves electrical connection with external devices through the solder balls 378.

[0356] Referring back to the methods of making TMVs illustrated in FIGS. 3 to 10. These methods may be used to make the TMVs 366 shown in FIGS. 34B and 40B with the advantages explained above. Accordingly, when TMVs are fabricated through the methods as depicted in FIGS. 3 to 10, chips may be packaged in an improved method. The method includes:

[0357] Providing a temporary carrier substrate and multiple chips with the chips formed with conductive bumps each electrically connected to a pad, and forming a first molding layer encapsulating a part of the chips to form a first chip module;

[0358] Forming first pillars on the temporary carrier substrate, and forming dielectric pillars on the first pillars;

[0359] Fixing another part of the chips on the temporary carrier substrate, and forming a second molding layer on the temporary carrier substrate to encapsulate the chips, the first pillars, and the dielectric pillars;

[0360] Removing the dielectric pillars to form blind holes, and forming second pillars in the blind holes that are connected with the first pillars to form TMVs;

[0361] Forming a redistribution layer electrically connected to the TMVs on a surface of the second molding layer opposite to the temporary carrier substrate to form a second chip module; and

[0362] Removing the temporary carrier substrate, sequentially stacking the second chip modules on a substrate, and stacking the first chip module on the uppermost second chip module. Vertical interconnection between the chip modules is achieved through the TMVs.

[0363] Optionally, forming the first pillars on the temporary carrier substrate includes:

[0364] Forming a first photoresist layer on the temporary carrier substrate;

[0365] Performing exposure and development on the first photoresist layer sequentially to form first openings in the first photoresist layer; and

[0366] Forming the first pillars in the first openings by electroplating.

[0367] Optionally, forming the dielectric pillars on the first pillars includes:

[0368] Forming a second photoresist layer encapsulating the first pillars on the temporary carrier substrate; and

[0369] Performing exposure and development on the second photoresist layer sequentially to form the dielectric pillars on the first pillars. The size of the dielectric pillars is the same as that of the first pillars.

[0370] Optionally, removing the dielectric pillars to form the blind holes and forming the second pillars in the blind holes includes:

[0371] Removing the dielectric pillars to form the blind holes in the second molding layer to expose the first pillars; and

[0372] Forming the second pillars on the exposed first pillars in the blind holes by electroplating. The size of the first pillars is the same as that of the second pillars.

[0373] Optionally, after forming the first molding layer, the method further includes forming first solder joints on conductive bumps exposed on the first molding layer to form the first chip module.

[0374] Optionally, stacking the first chip module on the uppermost second chip module includes electrically connecting the first solder joints of the first chip module to the redistribution layer of the uppermost second chip module.

[0375] Optionally, after forming the redistribution layer, the method further includes forming an interconnect layer electrically connected to the TMVs on a side of the second molding layer opposite to the redistribution layer to form the second chip module.

[0376] Sequentially stacking the second chip modules on the substrate includes electrically connecting the interconnect layer of an upper second chip module to the redistribution layer of a corresponding lower second chip module, and electrically connecting the interconnect layer of the lowermost second module to the substrate.

[0377] Optionally, fixing the chips on the temporary carrier substrate includes fixing the front sides of the chips on the temporary carrier substrate.

[0378] After forming the second molding layer, the method further includes thinning a side of the second molding layer opposite to the temporary carrier substrate to expose the dielectric pillars or simultaneously expose the dielectric pillars and the back sides of the chips.

[0379] Optionally, when the dielectric pillars and the back sides of the chips are simultaneously exposed after thinning the second molding layer, forming the redistribution layer further includes:

[0380] Forming the redistribution layer electrically connected to the TMVs on a surface of the second molding layer opposite to the temporary carrier substrate and the back sides of the chips.

[0381] Optionally, forming the interconnect layer includes forming second solder joints on a surface of the second molding layer opposite to the redistribution layer and the front sides of the chips, respectively. The second solder joints are electrically connected to corresponding conductive bumps and TMVs.

[0382] Optionally, fixing the chips on the temporary carrier substrate includes fixing the back sides of the chips on the temporary carrier substrate.

[0383] After forming the second molding layer, the method further includes thinning a side of the second molding layer opposite to the temporary carrier substrate to expose the dielectric pillars and the conductive bumps.

[0384] Optionally, forming the redistribution layer further includes forming the redistribution layer on a surface of the second molding layer opposite to the temporary carrier substrate and the front sides of the chips. The redistribution layer is electrically connected to the conductive bumps and the TMVs, respectively.

[0385] Optionally, forming the interconnect layer further includes:

[0386] Forming a wiring layer on a surface of the second molding layer opposite to the redistribution layer and the back sides of the chips, with the wiring layer electrically connected to the TMVs; and

[0387] Forming solder balls electrically connected to the wiring layer on the wiring layer. The wiring layer and the solder balls together constitute the interconnect layer.

[0388] The stacked chip packaging method in embodiments of the present disclosure allows each of the first and second chip modules to accommodate multiple chips, significantly increases the storage capacity of the chip package structure, reduces the number of stacking layers, and improves the stability of the overall chip package structure. The larger-diameter TMVs enable vertical interconnection between the chip modules, allow better alignment with the redistribution layer and the substrate pads, reduce alignment precision requirements, and enhance the stability of the chip package structure. By pre-forming the first pillars, the aspect ratio of the blind holes is optimized when forming the TMVs. It improves the surface uniformity of the second pillars formed in the blind holes, and enhances the reliability of the entire TMVs and the overall chip package structure.

[0389] FIG. 44 is a schematic flow diagram illustrating a method S400 for packaging chips according to various embodiments of the present disclosure. FIGS. 45A and 45B are schematic diagrams illustrating processes for forming first pillars and dielectric pillars according to various embodiments of the present disclosure. FIGS. 46A and 46B are schematic diagrams illustrating processes for fixing chips on a temporary carrier substrate and forming a second molding layer according to various embodiments of the present disclosure. FIGS. 47A to 47C are schematic diagrams illustrating processes for forming TMVs according to various embodiments of the present disclosure. FIGS. 48A and 48B are schematic diagrams illustrating processes for forming first pillars and dielectric pillars according to various embodiments of the present disclosure. FIGS. 49A and 49B are schematic diagrams illustrating processes for fixing chips on a temporary carrier substrate and forming a second molding layer according to various embodiments of the present disclosure. FIGS. 50A to 50C are schematic diagrams illustrating processes for forming TMVs according to various embodiments of the present disclosure.

[0390] As shown in FIG. 44, at S410, a temporary carrier substrate and multiple chips are provided. The chips are formed with conductive bumps that are electrically connected to corresponding pads, respectively. A first molding layer is formed to encapsulate some of the chips to form a first chip module.

[0391] The processes performed at S410 as shown in FIG. 44 are similar to or the same as those illustrated at S110 shown in FIG. 11 and those shown in FIGS. 12, 13A to 13E, 14A to 14C, 15A and 15B, and 16A to 16E. After S410 is performed, a first chip module A4 is made. The first chip module A4 has a similar structure to or the same structure as that of the first chip module A shown in FIG. 16E.

[0392] At S420, first pillars are formed on the temporary carrier substrate and dielectric pillars are formed on the first pillars. In some embodiments, a process of forming first pillars 480 on a temporary carrier substrate 456 at S420 is as follows.

[0393] First, a first photoresist layer is formed on a temporary bonding adhesive layer 454 of the temporary carrier substrate 456.

[0394] Optionally, the first photoresist layer may be formed on the temporary bonding adhesive layer 454 of the temporary carrier substrate 456 using methods illustrated above. Similar to that aforementioned, the first photoresist layer may be exemplified as a positive photoresist.

[0395] Further, the first photoresist layer is exposed and developed sequentially to form first openings in the first photoresist layer. With methods illustrated above, a first mask with a preset pattern matching the first pillars is used and the first pillars are formed in the first openings by electroplating. Exemplarily, the first pillars 480 as shown in FIG. 45A and FIG. 48A may be copper pillars.

[0396] In some cases, a process of forming dielectric pillars 482 on the first pillars 480 at S420 is as follows.

[0397] First, a second photoresist layer is formed to encapsulate the first pillars on the temporary carrier substrate. Methods as described above, such as the methods employed to make the dielectric pillars 140 and 282, may be used to provide the second photoresist and form the dielectric pillars 482 on the first pillars 480. Optionally, the size of the dielectric pillars 482 is the same as that of the first pillars 480, e.g., the dimensions of the dielectric pillars 482 are identical to those of the first pillars 480 in length, width, and height. The dielectric pillars 482 on the first pillars 480 are schematically shown in FIG. 45B and FIG. 48B.

[0398] At S430, multiple chips are fixed on the temporary carrier substrate and a second molding layer is formed that encapsulates the chips, first pillars, and dielectric pillars on the temporary carrier substrate.

[0399] In some embodiments, a process of fixing chips 452 on the temporary bonding adhesive layer 454 of the temporary carrier substrate 456 at S430 is as follows.

[0400] As shown in FIG. 46A, front sides of the chips 452 are fixed on the temporary bonding adhesive layer 454 of the temporary carrier substrate 456. In some embodiments, a process of forming the second molding layer at S430 is as follows.

[0401] As shown in FIG. 46B, a second molding layer 462'is formed to encapsulate and protect the chips 452, first pillars 480, and dielectric pillars 482 on the temporary bonding adhesive layer 454 of the temporary carrier substrate 456.

[0402] In some embodiments, after forming the second molding layer 462', the method further includes the following.

[0403] As shown in FIG. 47A, a side of the second molding layer 462'opposite to the temporary carrier substrate 456 is thinned by grinding or other processes to expose the dielectric pillars 482 or simultaneously expose the dielectric pillars 482 and the back sides of the chips 452.

[0404] In some embodiments, a process of fixing chips 452 to the temporary carrier substrate 454 at S430 is as follows.

[0405] As shown in FIG. 49A, back sides of chips 452 are fixed to the temporary bonding adhesive layer 454 of the temporary carrier substrate 456 through an adhesive layer 460.

[0406] The method of forming the second molding layer 462'on the temporary bonding adhesive layer 454 of the temporary carrier substrate 456 at S430 is the same as that illustrated above. As shown in FIG. 49B, the second molding layer 462'encapsulates and protects the chips 452, first pillars 480 and dielectric pillars 482.

[0407] Optionally as shown in FIG. 50A, after forming the second molding layer, the method further includes thinning the side of the second molding layer 462'opposite to temporary carrier substrate 456 by grinding to expose the dielectric pillars 482 and conductive bumps 450.

[0408] At S440, the dielectric pillars are removed to form blind holes. Second pillars are formed in the blind holes. The second pillars are physically and electrically connected with the first pillars to form TMVs.

[0409] In some embodiments, after forming the second molding layer 462', dielectric pillars 482 are removed to form blind holes 464. Second pillars 465 are formed in the blind holes 464. Optionally, a corresponding process is as follows.

[0410] First, as shown in FIG. 47B and FIG. 50B, the dielectric pillars 482 are removed, e.g., by etching such as wet etch, to form the blind holes 464 in the second molding layer 462', exposing the first pillars 480.

[0411] Further, as shown in FIG. 47C and FIG. 50C, copper solution may be exemplarily electroplated in the blind holes 464 to form the second pillars 465 on the exposed first pillars 80. Optionally, the second pillars 465 have the same dimensions as that of the first pillars 480. The second pillars 465 connect with first pillars 480 to form TMVs 466, respectively.

[0412] Pre-forming first pillars optimizes the aspect ratio of blind holes when forming the TMVs. It improves surface uniformity of the second pillars formed in the blind holes, enhances the overall TMV reliability, and increases reliability of the chip package structure. Additionally, when the first pillars and second pillars have identical dimensions, the same electroplating parameters may be used to form them separately, which simplifies the process flow. Further, larger TMVs better enable vertical interconnection between chip modules. The TMVs may align more effectively with redistribution layers and substrate pads. It reduces alignment precision requirements and improves the structural stability of the chip package.

[0413] Back to FIG. 44. At S450, a redistribution layer is formed on a surface of the second molding layer opposite to the temporary carrier substrate. The redistribution layer is electrically connected to the TMVs and facilitates creating a second chip module B4. A certain number of second chip modules B4 are made. At S460, the temporary carrier substrates are removed, respectively. The second chip modules B4 are sequentially stacked on a substrate. The first chip module A4 is stacked on the uppermost second chip module B4. The TMVs in the second chip modules B4 facilitate vertical interconnections between the stacked chip modules.

[0414] The processes to form the second chip module B4 at S450 after the TMVs 466 are made are similar to or the same as those illustrated at S340 and S350 shown in FIG. 32 and those shown in FIGS. 35A to 35C, 36A to 36E, 41A to 41C, and 42A to 42C. FIGS. 36A to 36E and FIGS. 42A to 42C show two methods that are used to create different structures of the second chip modules B3. After S450 is performed, the first chip module A4 and second chip modules B4 are made and ready for the stacking process at S460.

[0415] The processes at S460 as shown in FIG. 44 are similar to or the same as those illustrated at S360 shown in FIG. 32 and those shown in FIGS. 37A to 37D, 38A and 38B, and 43A to 43D. After S460 is performed, the stacked chip packages are made. Compared to the stacked chip packages shown in FIGS. 37D, 38B, and 43D, the packages made at S460 have advantages due to the TMVs 466. As illustrated above, the second pillars of the TMVs 466 improve the surface uniformity and reliability of the TMVs 466. The chip package structure is also improved.

[0416] In some embodiments, a chip package structure is provided. The chip package structure includes a substrate, a first chip module, and second chip modules. The first chip module includes chips and a first molding layer encapsulating the chips. The second chip module includes chips, a second molding layer encapsulating the chips, TMVs penetrating through the thickness of the second molding layer, and a redistribution layer disposed on a first surface of the second chip module. The redistribution layer is electrically connected to the TMVs. The second surfaces of the second chip modules are sequentially stacked on the substrate, and the first chip module is disposed on the uppermost second chip module. The first and second chip modules are vertically interconnected through the TMVs.

[0417] Optionally, the second chip module further includes second solder joints disposed on a second surface of the second chip module and electrically connected to the TMVs. The second solder joints of an upper second chip module are electrically connected to the redistribution layer of a lower adjacent second chip module. The second solder joints of the lowermost second chip module are electrically connected to the substrate.

[0418] Optionally, a first surface of the chip is provided with conductive bumps electrically connected to the chip’s solder points. Each second solder joint corresponds to and is electrically connected to a conductive bump of the chip in the second chip module and a TMV.

[0419] Optionally, the first chip module further includes first solder joints disposed on a surface of the first chip module facing the substrate. The first solder joints of the first chip module are electrically connected to the redistribution layer of the uppermost second chip module.

[0420] Optionally, each solder joint of the first solder joints corresponds to and is electrically connected to a conductive bump of the chip in the first chip module.

[0421] Optionally, a second surface of each chip in the second chip module is flush with a surface of the second molding layer facing away from the substrate. The redistribution layer is disposed on the second surface of the chip and the surface of the second molding layer facing away from the substrate.

[0422] Optionally, the second surface of each chip in the second chip module is lower than the surface of the second molding layer facing away from the substrate. The redistribution layer is disposed on a surface of the second molding layer facing away from the substrate.

[0423] Optionally, the second surface of each chip in the second chip module is provided with an adhesive layer. The surface of the adhesive layer is flush with a surface of the second molding layer facing away from the substrate. The redistribution layer is disposed on the surface of the adhesive layer and the surface of the second molding layer facing away from the substrate.

[0424] Optionally, the chip package structure further includes an underfill layer. The underfill layer is disposed between adjacent second chip modules, between the uppermost second chip module and the first chip module, and between the lowermost second chip module and the substrate.

[0425] Optionally, the chip package structure further includes interconnect solder balls. The interconnect solder balls are disposed on a surface of the substrate facing away from the second chip modules.

[0426] In the chip package structure of embodiments of the present disclosure, each of the first and second chip modules may accommodate chips arranged horizontally in a planar manner. It increases the storage capacity of the chip package structure, reduces the number of stacked layers, and improves the stability of the overall chip package structure. The chip modules are vertically interconnected through TMVs with larger diameters, which enable better alignment with the redistribution layers between the chip modules. It reduces alignment precision requirements and improves the stability of the chip package structure. The redistribution layer disposed on the first surface of the second chip module provides abundant solder point outputs, increases the interconnection density between adjacent chip modules, and achieves efficient connections.

[0427] FIGS. 51, 53, and 55 are structural schematic diagrams of chip package structures according to various embodiments of the present disclosure. FIGS. 52, 54, and 56 are structural schematic diagrams of second chip modules according to various embodiments of the present disclosure. As shown in FIGS. 51, 53 and 55, a chip package structure 500 includes a substrate 574, a first chip module A5, and second chip modules B5.

[0428] As shown in FIGS. 51, 53, and 55, the first chip module A5 includes chips 552 and a first molding layer 562 encapsulating the chips 552.

[0429] It should be noted that the chips 552 are arranged horizontally in a planar manner in the first molding layer 562, and the first molding layer 562 protects the chips 552. The number of the chips 552 is not specifically limited and may be selected according to actual needs.

[0430] As shown in FIG. 52, 54, and 56, the second chip module B5 includes chips 552, a second molding layer 562’ encapsulating the chips 552, TMVs 566 penetrating through the thickness of the second molding layer 562’ , and a redistribution layer 558 disposed on a first surface of the second chip module B5. The TMVs 566 may contain the above-illustrated first and second pillars and fabricated using the above described method (e.g., methods shown in FIG. 3) . The redistribution layer 558 is electrically connected to the TMVs 566.

[0431] It should be noted that the chips 552 are arranged horizontally in a planar manner in the second molding layer 562’ , and the second molding layer 562’ protects the chips 552. The number of the chips 552 is not specifically limited and may be determined according to actual needs. The type of the chips 552 is also not specifically limited also and may be arranged according to actual needs. In some embodiments, the chips 552 may be exemplified as memory chips.

[0432] It should be further noted that the TMVs 566 may be evenly or unevenly distributed, which is not specifically limited and may be arranged according to actual needs.

[0433] Second surfaces of the second chip modules B5 are sequentially stacked on the substrate 574, and the first chip module A5 is disposed on the uppermost second chip module B5. The chip modules are vertically interconnected through the TMVs 566.

[0434] Optionally, one of the second chip modules B5 is first stacked on the substrate 574, then the remaining second chip modules B5 are sequentially stacked on the lowermost second chip module B5, and finally the first chip module A5 is disposed on the uppermost second chip module B5 to create the chip package structure. The adjacent second chip modules B5 and the second chip module B5 and the first chip module A5 are electrically connected through the TMVs 566 to achieve vertical interconnection of the chip package structure.

[0435] In the chip package structure of embodiments of the present disclosure, the first chip module and second chip modules may accommodate chips arranged in a planar manner. It increases the storage capacity of the chip package structure, reduces the number of stacked layers, and improves the stability of the overall chip package structure. The chip modules are vertically interconnected through the TMVs with larger diameters, which enables better alignment with the redistribution layers between the chip modules, reduces alignment precision requirements, and improves the stability of the chip package structure. The redistribution layer disposed on the first surface of the second chip module provides abundant solder point outputs, increases the interconnection density between a second chip module and an adjacent module, and achieves efficient connections.

[0436] Optionally, as shown in FIGS. 51, 53, and 55, the second chip module B5 further includes second solder joints 572’ disposed on the second surface of the second chip module B5 and electrically connected to the TMVs 566. The second solder joints 572’ is an interconnect layer and may include tin solder points.

[0437] The second solder joints 572’ of an upper second chip module B5 is electrically connected to the redistribution layer of a lower adjacent second chip module B5. The second solder joints 572’ of the lowermost second chip module B5 is electrically connected to the substrate 574. That is, an upper second chip module B5 is flip-chip mounted on a lower second chip module B5 through the second solder joints 572’ , and the lowermost second chip module B5 is flip-chip mounted on the substrate 574 through the second solder joints 572’ .

[0438] In some embodiments, the redistribution layer 558 and the second solder joints 572’ , both electrically connected to the TMVs 566, enable electrical connection between adjacent second chip modules B5. The second solder joints 572’ electrically connected to the TMVs 566 enables electrical connection between the lowermost second chip module B5 and the substrate 574. The redistribution layer disposed on the first surface of the second chip module provides abundant solder point outputs. It increases the interconnection density between a second chip module and adjacent modules and achieves efficient connections.

[0439] Optionally, as shown in FIGS. 52, 54, and 56, the first surface of the chip 552 is provided with conductive bumps 550 electrically connected to corresponding solder joints. Each solder joint in the second solder joints 572’ corresponds to and is electrically connected to a conductive bump 550 of the chip 552 in the second chip module B5 and a TMV 566. That is, in the second chip module B5, the front sides of the chips 552 face downward and are arranged in a planar manner in the second molding layer 562’ .

[0440] In some embodiments, signals of chips 552 in an upper second chip module B5 may be routed to chips 552 in a lower second chip module B5 through electrically connected conductive bumps 550, second solder joints 572’ , and TMVs 566, achieving electrical connection between chips 552 in adjacent upper and lower second chip modules B5.

[0441] Optionally, as shown in FIGS. 51, 53, and 55, the first chip module A5 further includes first solder joints 572, which are disposed on a surface of the first chip module A5 facing the substrate 574. The first solder joints 572 include tin solder points in some cases.

[0442] The first solder joints 572 of the first chip module A5 are electrically connected to the redistribution layer 558 of the uppermost second chip module B5. That is, the first chip module A5 is flip-chip mounted on the uppermost second chip module B5 through first solder joints 572.

[0443] Optionally, as shown in FIGS. 51, 53, and 55, each first solder joint 572 corresponds to and is electrically connected with a conductive bump 550 of the chip 552 in the first chip module A5. That is, in the first chip module A5, the front sides of the chips 552 face downward and are arranged in a planar manner in the first molding layer 562.

[0444] The back sides of the chips 552 in the first chip module A5 are flush with the top surface of the first molding layer 562. The surfaces of the conductive bumps 550 on the front sides of the chips 552 are flush with the bottom surface of the first molding layer 562.

[0445] In some embodiments, signals of the chips 552 in the first chip module A5 may be routed to the uppermost second chip module B5 through the electrically connected conductive bumps 550 and the first solder joints 572. The conductive bumps 550 and first solder joints 572 are electrically connected. Through TMVs 566 electrically connected to the redistribution layer 558 of the uppermost second chip module B5, electrical connection between chips 552 in the first chip module A5 and chips 552 in the uppermost second chip module B5 may be achieved.

[0446] As shown in FIGS. 51 and 52, in some embodiments, the second surface of each chip 552 in the second chip module B5 is flush with a surface of the second molding layer 562’ facing away from the substrate 574. That is, the back sides of the chips 552 in the second chip module B5 are flush with the top surface of the second molding layer 562’ . In some embodiments, the conductive bumps 550 of the chips 552 in the second chip module B5 protrude from the surface of the second molding layer 562’ .

[0447] The redistribution layer 558 is disposed on the second surface of each chip 552 in the second chip module B5 and a surface of the second molding layer 562’ facing away from the substrate 574. That is, the redistribution layer 558 is disposed on the back sides of the chips 552 and the top surface of the second molding layer 562’ in the second chip module B5.

[0448] In some embodiments, signals from the front sides of the chips 552 in the second chip module B5 are routed to the back sides of the chips 552 through the TMVs 566 and redistribution layer 558.

[0449] As shown in FIGS. 53 and 54, in some embodiments, the second surface of each chip 552 in the second chip module B5 is lower than a surface of the second molding layer 562’ facing away from the substrate 574. That is, the back sides of the chips 552 in the second chip module B5 are lower than the top surface of the second molding layer 562’ . In some embodiments, the conductive bumps 550 of the chips 552 in the second chip module B5 protrude from the surface of the second molding layer 562’ .

[0450] The redistribution layer 558 is disposed on a surface of the second molding layer 562’ facing away from the substrate 574. That is, the redistribution layer 558 only contacts the top surface of the second molding layer 562’a nd does not contact the back sides of the chips 552. It eliminates the need to thin the second molding layer 562’a nd simplifies the process flow. Meanwhile, signals from the front sides of the chips 552 in the second chip module B5 may be routed to the redistribution layer 558 on the top surface of the second molding layer 562’ through the TMVs 566 and redistribution layer 558, without affecting the electrical connection among the chips 552.

[0451] As shown in FIGS. 55 and 56, in some embodiments, the second surface of each chip 552 in the second chip module B5 is provided with an adhesive layer 560. The surface of the adhesive layer 560 is flush with a surface of the second molding layer 562’ facing away from the substrate 574. That is, the back sides of the chips 552 in the second chip module B5 are provided with the adhesive layer 560, and the surface of the adhesive layer 560 is flush with the top surface of the second molding layer 562’ . In some embodiments, the surfaces of the conductive bumps 550 of the chips 552 in the second chip module B5 are flush with the surface of the second molding layer 562’ .

[0452] The redistribution layer 558 is disposed on the surface of the adhesive layer 560 and a surface of the second molding layer 562’ facing away from the substrate 574. That is, the redistribution layer 558 is arranged on the surface of the adhesive layer 560 and the top surface of the second molding layer 562’ .

[0453] In some embodiments, the redistribution layer 558 only contacts the top surface of the second molding layer 562’a nd the top surface of the adhesive layer 560, and does not directly contact the back sides of the chips 552. It eliminates the need to thin the second molding layer 562’a nd simplifies the process flow. Meanwhile, signals from the front sides of the chips 552 in the second chip module B5 may be routed to the redistribution layer 558 on the top surface of the second molding layer 562’ through the TMVs 566 and redistribution layer 558, without affecting the electrical connection between the chips 552.

[0454] Optionally, as shown in FIGS. 51, 53, and 55, the chip package structure 500 further includes underfill layers 576, which are disposed between adjacent second chip modules B5, between the uppermost second chip module B5 and the first chip module A5, and between the lowermost second chip module B5 and the substrate 574. The underfill layers 576 may better fix the chip modules and better fix the lowermost second chip module B5 on the substrate 574.

[0455] Optionally, as shown in FIGS. 51, 53, and 55, the chip package structure 500 further includes interconnect solder balls 578. The solder balls 578 are disposed on a surface of the substrate 574 facing away from the second chip modules B5. The solder balls 578 may be tin balls in some cases. Signals of the entire chip package structure may be routed out through the solder balls 578.

[0456] In some other embodiments, a chip package structure is provided. The chip package structure, as those illustrated above, may also be considered as a multi-layer stacked chip package structure. The chip package structure includes a substrate, a first chip module, and second chip modules. The first chip module includes chips and a first molding layer encapsulating the chips. The second chip module includes chips, a second molding layer encapsulating the chips, TMVs penetrating through the thickness of the second molding layer, a first interconnect layer disposed on a first surface of the second chip module, and a second interconnect layer disposed on a second surface of the second chip module. The first interconnect layer and the second interconnect layer are both electrically connected to the TMVs. The second chip modules are sequentially stacked on the substrate through the second interconnect layer. The first chip module is disposed on the uppermost second chip module. The chip modules are vertically interconnected through the TMVs.

[0457] As used herein, the terms “redistribution layer” , “interconnect layer” , “interconnect metal layer” , and “wiring layer” may all indicate a thin layer that contains metal structures for interconnection purpose.

[0458] Optionally, the second interconnect layer includes a wiring layer and solder balls. The solder balls are arranged on the wiring layer. Solder balls of an upper second chip module are electrically connected to the first interconnect layer of a lower second chip module. Solder balls of the lowermost second chip module are electrically connected to the substrate.

[0459] Optionally, the front side of the chip is provided with conductive bumps electrically connected to its solder joints. The second chip module further includes solder joints corresponding to and electrically connected to the conductive bumps. The solder joints are flush with a surface of the second molding layer facing away from the substrate, and the solder joints are electrically connected to the first interconnect layer.

[0460] Optionally, the first chip module further includes first solder joints disposed on a surface of the first chip module facing the substrate. The first solder joints of the first chip module are electrically connected to the first interconnect layer of the uppermost second chip module.

[0461] Optionally, each solder joint in the first solder joints corresponds to and is electrically connected to a conductive bump of the chips in the first chip module.

[0462] Optionally, the back side of each chip in the second chip module is flush with a surface of the second molding layer facing the substrate. The second interconnect layer is disposed on the back sides of the chips and a surface of the second molding layer facing the substrate.

[0463] Optionally, the surface of the second molding layer facing the substrate encapsulates the back sides of the chips in the second chip module. The second interconnect layer is disposed on a surface of the second molding layer facing the substrate.

[0464] Optionally, the back side of each chip in the second chip module is provided with an adhesive layer. The surface of the adhesive layer is flush with a surface of the second molding layer facing the substrate. The second interconnect layer is disposed on the surface of the adhesive layer and a surface of the second molding layer facing the substrate.

[0465] Optionally, the chip package structure further includes underfill layers. The underfill layers are disposed between adjacent second chip modules, between the uppermost second chip module and the first chip module, and between the lowermost second chip module and the substrate.

[0466] Optionally, the chip package structure further includes interconnect solder balls. The interconnect solder balls are disposed on a surface of the substrate facing away from the second chip modules.

[0467] In the chip package structure illustrated above, the first chip module and each second chip module may accommodate chips arranged in a planar manner, which increases the storage capacity of the chip package structure, reduces the number of stacked layers, and improves the stability of the overall chip package structure. The second chip module is provided with a first interconnect layer and a second interconnect layer electrically connected to the TMVs on both sides. It provides abundant solder point outputs for the second chip module, and increases the interconnection density between a second chip module and an adjacent chip module to achieve efficient connections. The chip modules are vertically interconnected through TMVs with larger diameters, enables better alignment with the first interconnect layer and the second interconnect layer, reduces alignment precision requirements, and improves the stability of the chip package structure.

[0468] FIGS. 57, 59, and 60 are structural schematic diagrams of chip package structures according to various embodiments of the present disclosure. FIGS. 58 and 61 are structural schematic diagrams of second chip modules according to various embodiments of the present disclosure. As shown in FIGS. 57, 59, and 60, a chip package structure 600 includes a substrate 674, a first chip module A6, and second chip modules B6.

[0469] As shown in FIGS. 57, 59, and 60, the first chip module A6 includes chips 652 and a first molding layer 662 encapsulating the chips 652.

[0470] The chips 652 are arranged in a planar manner in the first molding layer 662, which protects the chips 652. The number of chips 652 is not specifically limited and may be selected according to actual needs.

[0471] As shown in FIGS. 58 and 61, the second chip module B6 includes chips 652, a second molding layer 662’ encapsulating the chips 652, TMVs 666 penetrating through the thickness of the first molding layer 662’ , a first interconnect layer 658 disposed on a first surface of the second chip module, and a second interconnect layer disposed on a second surface of the second chip module. The TMVs 666 may contain the above-illustrated first and second pillars and fabricated using the above described method (e.g., methods shown in FIG. 3) . The first interconnect layer 658 and the second interconnect layer are both electrically connected to the TMVs 666.

[0472] The first interconnect layer 658 and the second interconnect layer may each consist of a dielectric layer and a metal layer. The TMVs 666 are electrically connected to the metal layers of the first and second interconnect layers, respectively.

[0473] The chips 652 are arranged in a planar manner in the second molding layer 662’ . The second molding layer 662’also protects the chips 652. The number and types of the chips 652 are not specifically limited and may be selected according to actual needs. For example, the chips 652 may be exemplified as memory chips.

[0474] The TMVs 666 may be evenly or unevenly distributed, which is not specifically limited and may be selected according to actual needs.

[0475] In some embodiments, both the first interconnect layer 658 and the second interconnect layer may serve as redistribution layers. The number of layers for these interconnect layers is not specifically limited and may be selected according to actual needs.

[0476] The second chip modules B6 are sequentially stacked on the substrate 674 through the second interconnect layers, with the first chip module A6 disposed on the uppermost second chip module B6. The chip modules are vertically interconnected through the TMVs 666.

[0477] Optionally, as shown in FIGS. 57, 59, and 60, a second chip module B6 is first stacked on the substrate 674 through the second interconnect layer, then the remaining second chip modules B6 are sequentially stacked on the lowermost second chip module B6 through the second interconnect layers, and finally the first chip module A6 is disposed on the first interconnect layer 658 of the uppermost second chip module B6 to form the multi-layer stacked chip package structure 600. Through electrical connections among the TMVs 666, the first interconnect layers 658, and the second interconnect layer, vertical interconnection of the package structure is achieved between adjacent second chip modules B6 and between the first chip module A6 and second chip module B6.

[0478] In the multi-layer stacked chip package structure, the first chip module and each of the second chip modules may accommodate chips arranged in a planar manner. It increases the storage capacity, reduces the number of stacked layers, and improves overall stability. The second chip module features both first and second interconnect layers electrically connected to the TMVs on opposite sides, providing abundant solder point outputs and increasing interconnection density between adjacent modules for efficient connections. The chip modules achieve vertical interconnection through larger-diameter TMVs that enable better alignment with the first and second interconnect layers, reducing alignment precision requirements and enhancing the stability of the multi-layer stacked chip package structure.

[0479] Optionally, as shown in FIGS. 57, 59, and 60, the second interconnect layer may include a wiring layer 671 and solder balls 673, and the solder balls 673 are arranged on the wiring layer 671. That is, the wiring layer 671 and solder balls 673 together constitute the second interconnect layer. In some cases, the first interconnect layer 658 may be a redistribution layer.

[0480] The solder balls 673 of an upper second chip module B6 are electrically connected to the first interconnect layer 658 of a lower second chip module B6, achieving electrical connection between adjacent second chip modules. The solder balls 673 of the lowermost second chip module B6 are electrically connected to the substrate 674, realizing connection between the lowermost second chip module B6 and the substrate.

[0481] Optionally, as shown in FIGS. 57 and 59, the front side of the chip 652 is provided with conductive bumps 650 electrically connected to its solder joints. The second chip module B6 further includes solder joints 653 corresponding to and electrically connected to the conductive bumps 650. The solder joints 653 are flush with a surface of the second molding layer 662’ facing away from the substrate 674 and electrically connected to the first interconnect layer 658.

[0482] In some embodiments, the front sides of the chips 652 correspond and are electrically connected to the conductive bumps 650. The solder joints 653 are electrically connected to the first interconnect layer 658. Solder joints 653 of an upper second chip module B6 route signals from the chips 652 to the first interconnect layer 658, and the first interconnect layer 658 electrically connects to the TMVs 666 to transfer the signals to the second interconnect layer on the back side of the chips 652. The second interconnect layer connects to the first interconnect layer 658 of a lower second chip module B6 through solder balls 673, achieving vertical interconnection among chips 652 in the upper and lower second chip modules B6.

[0483] Optionally, as shown in FIGS. 57, 59, and 60, the first chip module A6 further includes first solder joints 672 disposed on a surface of the first chip module A6 facing the substrate 674. The first solder joints 672 may include tin balls.

[0484] The first solder joints 672 of the first chip module A6 are electrically connected to the first interconnect layer 658 of the uppermost second chip module B6. That is, the first chip module A6 is flip-chip mounted on the uppermost second chip module B6 through the first solder joints 672.

[0485] Optionally, as shown in FIGS. 57, 59, and 60, each solder joint in the first solder joints 672 corresponds to and connects with a conductive bump 650 of the chips 652 in the first chip module A6. The chips 652 are arranged face-down and side by side horizontally in the first molding layer 662.

[0486] The back sides of the chips 652 of the first chip module A6 are flush with the top surface of the first molding layer 662. The surfaces of the conductive bumps 650 on the front sides of the chips 652 are exposed on the bottom surface of the first molding layer 662.

[0487] In some embodiments, in the first chip module A6, the electrically connected conductive bumps 650 and first solder joints 672 route signals from the chips 652 in the first chip module A6 to the uppermost second chip module B6. The conductive bumps 650 and first solder joints 672 are electrically connected. Through the TMVs 666 that connect to the first interconnect layer 658 of the uppermost second chip module B6, electrical connection among chips 652 in the first chip module A6 and chips 652 in the uppermost second chip module B6 is achieved.

[0488] Optionally, as shown in FIGS. 57 and 58, in some embodiments, the back sides of the chips 652 in the second chip module B6 are flush with a surface of the second molding layer 662’ facing the substrate 674.

[0489] The second interconnect layer is disposed on the back sides of the chips 652 and a surface of the second molding layer 662’ facing the substrate. That is, the second interconnect layer is disposed on the back sides of the chips 652 and the bottom surface of the second molding layer 662’ . Signals from the front sides of the chips 652 in the second chip module B6 are routed to the back sides of the chips 652 through the TMVs 666 and the first and second interconnect layers.

[0490] As shown in FIG. 59, in some embodiments, a surface of the second molding layer 662’ facing the substrate encapsulates the back sides of the chips 652. The second interconnect layer is disposed only on the bottom surface of the second molding layer 662’ without contacting the chips'back sides. As illustrated above, since a thinning process is not needed, it simplifies the process flow while maintaining electrical connections through the TMVs and the first and second interconnect layers.

[0491] As shown in FIGS. 60 and 61, in some embodiments, the back side of each chip 652 in the second chip module B6 is provided with an adhesive layer 660. The surface of the adhesive layer 660 is flush with a surface of the second molding layer 662’ facing the substrate 674. That is, the surface of the adhesive layer 660 is flush with the bottom surface of the second molding layer 662’ .

[0492] The second interconnect layer is disposed on the surface of the adhesive layer 660 and the surface of the second molding layer 662’ facing the substrate 674. That is, the second interconnect layer is disposed on the surface of the adhesive layer 660 and the bottom surface of the second molding layer 662’ .

[0493] It should be noted that in some embodiments, the second chip module B6 does not include second solder joints 653. The conductive bumps 650 of the chips in the second chip module B6 are directly electrically connected to the first interconnect layer 658.

[0494] In some embodiments, the second interconnect layer only contacts the bottom surface of the second molding layer 662’and the bottom surface of the adhesive layer 660, without directly contacting the back sides of the chips 652. This eliminates the need to thin the second molding layer 662’ , simplifying the process flow. Meanwhile, signals from the front sides of the chips 652 in the second chip module B6 are routed to the second interconnect layer on the bottom surface of the second molding layer 662’ through the TMVs 666, the first interconnect layer 658, and the second interconnect layer, without affecting the electrical connections between the chips 652.

[0495] As shown in FIGS. 57, 59, and 60, the multi-layer stacked chip package structure 600 further includes underfill layers 676 disposed between adjacent second chip modules B6, between the uppermost second chip module B6 and the first chip module A6, and between the lowermost second chip module B6 and the substrate 674. The underfill layers 676 may better fix the chip modules and better secure the lowermost second chip module B6 to the substrate 674.

[0496] As shown in FIGS. 57, 59, and 60, the multi-layer stacked chip package structure 600 further includes interconnect solder balls 678 disposed on a surface of the substrate 674 opposite to the second chip modules B6. The solder balls 678 may be tin balls in some cases. Signals from the chip package structure may be routed out through the solder balls 678.

[0497] As illustrated above, a TMV in a chip package structure may contain a first pillar and a second pillar. The first and second pillars are formed separately. The first pillar is fabricated first, and then a dielectric pillar is formed on top of the first pillar. The dielectric pillar is etched to make a blind hole in a molding layer. At the bottom of the blind hole, a top surface of the first pillar is exposed. Further, the blind hole is filled by an electrically conductive material, such as a metallic material. Exemplarily, the blind hole may be filled by a sputtering process or electroplating process. The filled blind hole becomes the second pillar. Since the second pillar is formed by directly depositing the electrically conductive material on the top surface of the first pillar, the first and second pillars are physically and electrically connected. Examples include the first pillar 120 and second pillar 180 in FIG. 6, the first pillar 280 and second pillar 265 in FIG. 29C, and the first pillar 480 and second pillar 465 in FIG. 47C. In some cases, as illustrated above, the first pillar and second pillar may have the same dimensions and same conductive material. The dimensions may include the diameter and height of the first and second pillars. For example as shown in FIG. 6, the diameter of the first pillar 120 may be the same as that of the second pillar 180. Optionally, also as described above, e.g., as shown in FIGS. 8 and 10, the diameter of the first pillar may be larger than that of the second pillar. Further, in some cases, the first and second pillars may be coaxial along the vertical direction. And in some other cases, the first and second pillars may be non-coaxial along the vertical direction.

[0498] Further, in some embodiments, the diameter of the first pillar may be smaller than that of the second pillar in a chip package structure. When the diameter of the second pillar is larger than the diameter of the first pillar, it means the diameter of the dielectric pillar and the blind hole (e.g., the blind hole 170 shown in FIG. 6) is larger than the diameter of the first pillar. When the diameter of the dielectric pillar is larger than the diameter of the first pillar, it is easier to align the dielectric pillar with the first pillar. Further, when the diameter of the blind hole is larger than the diameter of the first pillar, it is easier to expose the whole top surface of the first pillar, and easier to connect the first and second pillars through the whole top surface of the first pillar. As such, the larger diameter of the second pillar may be utilized to facilitate an alignment process between the dielectric pillar and the first pillar and improve the mechanical and electrical connection between the first and second pillars.

[0499] Optionally, when the diameter of the second pillar is larger than the diameter of the first pillar, the first and second pillars may be coaxial along the vertical direction in some cases, or non-coaxial along the vertical direction in some other cases. Optionally, the first and second pillars may be made of different conductive materials, such as different metallic materials. In some embodiments, the fabrication process may be simplified when the first and second pillars contain the same material. In some other embodiments, a fabrication process or a chip package structure may require that the first and second pillars contain different conductive materials to satisfy certain process needs or mechanical needs. It may provide more options for designing and fabricating a chip package structure. It may also provide additional methods to improve functionality and reliability of chip package structures.

[0500] Referring back to FIGS. 5 and 6, where the dielectric pillar 140 is arranged as a temporary intermediate structure for forming the blind hole 170. As the dielectric pillar 140 is not part of a TMV or a final package structure, the making of the dielectric pillar 140 may not be configured in some embodiments. Optionally, after formation of the first pillar 120, the second pillar 180 may be made without forming the dielectric pillar 140.

[0501] For example, as shown in FIG. 5, a photoresist layer (e.g., the second photoresist layer 150) may be formed to encapsulate the first pillar 120 over the temporary carrier substrate 110. A photomask (e.g., the photomask 210 or 220) may be used to create an opening (e.g., the opening 170) in the photoresist layer. The opening exposes the first pillar 120 and may be used as a blind hole. Further, a plating solution (e.g., a copper plating solution) may be electroplated onto the exposed first pillar 120 in the opening to form the second pillar 180 on the first pillar 120. The second pillar 180 and first pillar 120 are electrically and physically connected to jointly form a TMV. When the second pillar 180 is relatively thin, a sputtering process may also be used to form the second pillar 180 on the exposed first pillar 120 in the opening. Thereafter, the photoresist layer may be removed and a molding layer (e.g., the molding layer 160) may be deposited to encapsulate the first and second pillars 120 and 180. Since the dielectric pillar 140 is not fabricated, it may reduce process steps. The first and second pillars, which are made as illustrated above, may have the same characteristics as those of first and second pillars made using a dielectric pillar. The above-described method of making the first and second pillars may apply to embodiments of the present disclosure when there is no conflict.

[0502] Referring back to FIGS. 29A to 29C, where the dielectric pillars 282 are temporary intermediate structures on top of the first pillars 280 and arranged for forming the blind holes 264 and then making the second pillars 265. Similar to that illustrated above, in some embodiments, after formation of the first pillars 280, the second pillars 265 may be made without making the dielectric pillars 282.

[0503] Optionally, with reference to FIG. 29A, assuming a molding layer (e.g., the second molding layer 262') is formed to encapsulate the chips 252 and first pillars 280. The molding layer may have the same thickness and same molding material as the molding layer 262', but the dielectric pillars 282 are not formed on the first pillars 280 and thus do not exist in the molding layer. If the dielectric pillars 282 are in the molding later, the blind holes 264 may be formed by removing the dielectric pillars 282 in an etch process such as a wet etch process. If the dielectric pillars 282 do not exist in the molding layer, blind holes (such as the blind holes 264) may be created by directly etching or drilling the molding layer, such as through a dry etching process or a laser drilling process. For example for a dry etching process, a photoresist layer may be applied to cover the molding layer. A photomask may be arranged over the photoresist layer. The photoresist layer are exposed and developed to form openings. With the developed photoresist layer as a mask, the dry etch process may be performed to create blind holes in the molding layer. Thereafter, the developed photoresist layer may be removed and the second pillars may be formed in the blind holes through a sputtering or electroplating method.

[0504] Therefore, the second pillar of a TMV may be made without forming a dielectric pillar first. The first pillar may be made at the beginning. The second pillar may be fabricated by forming a photoresist layer or molding layer to encapsulate the first pillar, forming a blind hole by etching the photoresist layer or molding layer to expose the first pillar, and then depositing conductive materials in the blind hole to form the second pillar. When the second pillar is made in the photoresist layer, the process may further include removing the photoresist layer, and depositing molding materials to form a molding layer to encapsulate the first and second pillars. The above-illustrated methods of making the first and second pillars may be combined with other methods described above and applied to embodiments of the present disclosure when there is no conflict.

[0505] Although the present disclosure is illustrated as above, the present disclosure is not limited thereto. Any person skilled in the art may make various changes and modifications without departing from the spirit and scope of the present disclosure. Therefore, the protection scope of the present disclosure should be subject to the scope defined by the claims.

Claims

1.A method for chip packaging, comprising:providing a preset interconnect layer for arranging a through molding via (TMV) ;forming a first pillar on the preset interconnect layer;forming a dielectric pillar on the first pillar;forming a predetermined molding layer encapsulating the first pillar and dielectric pillar on the preset interconnect layer;removing the dielectric pillar to form a blind hole in the predetermined molding layer; andforming a second pillar in the blind hole, wherein the TMV includes the first pillar and the second pillar that are electrically connected, the TMV is arranged in the predetermined molding layer, and is electrically connected to the preset interconnect layer.2.The method according to claim 1, wherein a diameter of the second pillar is approximately equal to a diameter of the first pillar.3.The method according to claim 1, wherein a diameter of the second pillar is smaller than a diameter of the first pillar.4.The method according to claim 1, wherein a diameter of the second pillar is larger than a diameter of the first pillar.5.The method according to claim 1, wherein a material of the first pillar is different from a material of the second pillar.6.The method according to claim 1, wherein a central axis of the second pillar is coaxial with a central axis of the first pillar.7.The method according to claim 1, wherein a central axis of the second pillar is non-coaxial with a central axis of the first pillar.8.The method according to claim 1, further comprising:providing a plurality of chips, each chip formed with a conductive bump electrically connected to a pad;forming a first molding layer encapsulating a part of the plurality of chips to create a first chip module;fixing another part of the plurality of chips on the preset interconnect layer, the predetermined molding layer encapsulating the other part of the plurality of chips on the preset interconnect layer, and forming a second chip module including the predetermined molding layer, the other part of the plurality of chips, the TMV, and the preset interconnect layer; andstacking a plurality of second chip modules sequentially on a substrate and placing the first chip module on top of an uppermost second chip module, the first chip module and the uppermost second chip module electrically interconnected through the TMV.9.The method according to claim 8, further comprising:forming a first interconnect layer on a conductive bump exposed from the first molding layer.10.The method according to claim 8, further comprising:forming a second interconnect layer on a surface of the second molding layer opposite to the preset interconnect layer, the second interconnect layer electrically connected to the TMV.11.A method for chip packaging, comprising:providing a plurality of chips, each chip formed with a conductive bump electrically connected to a pad;forming a first molding layer encapsulating a part of the plurality of chips to create a first chip module;forming a preset interconnect layer, fixing another part of the plurality of chips on the preset interconnect layer, forming a second molding layer encapsulating the other part of the plurality of chips on the preset interconnect layer, forming a through molding via (TMV) in the second molding layer and electrically connected to the preset interconnect layer, and forming a second chip module including the second molding layer, the other part of the plurality of chips, the TMV, and the preset interconnect layer; andstacking a plurality of second chip modules sequentially on a substrate and placing the first chip module on top of an uppermost second chip module, the first chip module and the uppermost second chip module electrically interconnected through the TMV.12.The method according to claim 11, further comprising:forming a first pillar on the preset interconnect layer;forming a dielectric pillar on the first pillar;removing the dielectric pillar; andforming a second pillar on the first pillar, wherein the TMV includes the first pillar and the second pillar that are electrically connected.13.The method according to claim 11, further comprising:forming a first interconnect layer on a conductive bump exposed from the first molding layer.14.The method according to claim 11, further comprising:forming a second interconnect layer on a surface of the second molding layer opposite to the preset interconnect layer, the second interconnect layer electrically connected to the TMV.15.A chip package structure, comprising:a substrate;a first chip module, wherein the first chip module includes a plurality of first chips and a first molding layer encapsulating the plurality of first chips; anda plurality of second chip modules, wherein the plurality of second chip modules each includes a plurality of second chips, a second molding layer encapsulating the plurality of second chips, a plurality of through molding vias (TMVs) penetrating through thickness of the second molding layer, and a preset interconnect layer disposed on a first surface of the second chip module, the preset interconnect layer is electrically connected to the plurality of TMVs, the plurality of second chip modules are sequentially stacked on the substrate, the first chip module is disposed on an uppermost second chip module, and the first chip module and at least part of the plurality of second chip modules are vertically interconnected through the plurality of TMVs.16.The structure according to claim 15, wherein the second chip module further includes a first interconnect layer disposed on a second surface of the second chip module and electrically connected to the plurality of TMVs.17.The structure according to claim 16, wherein a first interconnect layer of an upper second chip module is electrically connected to a preset interconnect layer of a lower second chip module, and a first interconnect layer of a lowermost second chip module is electrically connected to the substrate.18.The structure according to claim 16, wherein the first chip module further includes a second interconnect layer disposed on a surface of the first chip module facing the substrate, the second interconnect layer of the first chip module is electrically connected to a preset interconnect layer of the uppermost second chip module.19.The structure according to claim 15, wherein one of the plurality of TMVs comprises:a first pillar on the preset interconnect layer; anda second pillar disposed on the first pillar, the first and second pillars electrically connected.20.The structure according to claim 19, wherein a dimension of the first pillar is different from a dimension of the second pillar.

Images