Cavity capacitor module for dynamic current capability enhancement

Abstract

Embodiments disclosed herein include an apparatus that includes a substrate with a first surface and a second surface opposite from the first surface. In an embodiment, the first surface has a first region and a second region around a perimeter of the first region. In an embodiment, a plurality of pads are on the first surface of the substrate and within the first region. In an embodiment, plurality of capacitors are coupled to the second surface of the substrate. In an embodiment a first capacitor of the plurality of capacitors is within a footprint of the first region, and a second capacitor of the plurality of capacitors is outside of the footprint of the first region.

Description

CAVITY CAPACITOR MODULE FOR DYNAMIC CURRENT CAPABILITY ENHANCEMENTBACKGROUND

[0001] With continued increases in the compute and storage requirements driven by the growth of faster internet connections and more connected devices, there is a continuous demand for high performance central processing units (CPUs) and other processor chips. Support for higher performance in CPUs drives higher dynamic current requirements from platform. The ability to handle increased dynamic current relies on a higher number of platform capacitors for improved power delivery. Capacitors placed in the board cavity region are useful for supporting system on a chip (SoC) dynamic current requirements due to their close vicinity to SoC. The board cavity region is a region between the package substrate and the board that is free from interconnects (e.g., power, signal, ground) so that there is space to enable the positioning of the capacitors.

[0002] However, simply adding more capacitors for power delivery improvement is not practical all the time. Particularly, increasing the dimensions of the board cavity region to accommodate more capacitors requires either increasing the package size or decrease the pin count of the package. These tradeoffs impact overall product performance and can create one or more disadvantages compared to other available products.BRIEF DESCRIPTION OF THE DRAWINGS

[0003] Figure 1 is a cross-sectional illustration of an electronic system with a package substrate over a board and capacitors on the backside of the board within a footprint of the board cavity region, in accordance with an embodiment.

[0004] Figure 2 is a cross-sectional illustration of an electronic system with a capacitor module coupled to the board that enables capacitors to expand past edges of the board cavity region, in accordance with an embodiment.

[0005] Figure 3 is a cross-sectional illustration of a capacitor module, in accordance with an embodiment.

[0006] Figure 4 is a cross-sectional illustration of a capacitor module coupled to a board, in accordance with an embodiment.

[0007] Figure 5A is a plan view illustration of a top surface of a board that illustrates the board cavity region, in accordance with an embodiment.

[0008] Figure 5B is a plan view illustration of a bottom side of a capacitor module that shows the capacitors coupled between power rails and ground planes, in accordance with an embodiment.

[0009] Figure 5C is a plan view illustration of a top side of a capacitor module that shows the pads within a footprint of the board cavity region, in accordance with an embodiment.

[0010] Figure 6 is a graph that illustrates improvements in Power Delivery Network (PDN) impedance versus frequency enabled using capacitor modules, in accordance with an embodiment.

[0011] Figure 7A is a cross-sectional illustration of a capacitor module with metal layers that have a first thickness, in accordance with an embodiment.

[0012] Figure 7B is a cross-sectional illustration of a capacitor module with metal layers that have a second thickness, in accordance with an embodiment.

[0013] Figure 8A is a plan view illustration of a bottom side of a capacitor module that shows a first group of capacitors between a first power rail and a first ground plane and a second group of capacitors between a second power rail and a second ground plane, in accordance with an embodiment.

[0014] Figure 8B is a plan view illustration of a bottom side of a capacitor module that shows a first group of capacitors between a first power rail and a first ground plane and a second group of capacitors between a second power rail and the first ground plane, in accordance with an embodiment.

[0015] Figures 9A –9C are cross-sectional illustrations depicting a process for upgrading an electronic system by replacing board side capacitors with a capacitor module, in accordance with an embodiment.

[0016] Figure 10 is a schematic of a computing device built in accordance with an embodiment.

[0017] EMBODIMENTS OF THE PRESENT DISCLOSURE

[0018] Described herein are electronic systems, and more particularly, cavity capacitor modules that allow for increased capacitance, in accordance with various embodiments. In the following description, various aspects of the illustrative implementations will be described using terms commonly employed by those skilled in the art to convey the substance of their work to others skilled in the art. However, it will be apparent to those skilled in the art that the present disclosure may be practiced with only some of the described aspects. For purposes of explanation, specific numbers, materials and configurations are set forth in order to provide a thorough understanding of the illustrative implementations. However, it will be apparent to one skilled in the art that the present disclosure may be practiced without the specific details. In other instances, well-known features are omitted or simplified in order not to obscure the illustrative implementations.

[0019] Various operations will be described as multiple discrete operations, in turn, in a manner that is most helpful in understanding the present disclosure, however, the order of description should not be construed to imply that these operations are necessarily order dependent. In particular, these operations need not be performed in the order of presentation.

[0020] As noted above, increasing the number of capacitors in an electronic system enables increased capacity to handle dynamic current loads and improves power delivery performance. However, perpetually increasing capacitor count is not possible given form factor constraints. That is, increasing the size of an electronic system to add more capacitance is not acceptable in the marketplace. The alternative of decreasing pin count  to make more room for capacitors also does not align with current trends towards high pin count systems.

[0021] Accordingly, embodiments disclosed herein provide a solution that decouples capacitor count from the geometry and dimensions of the package. This enables increases in the capacitor count without the need to increase package dimensions or decrease pin count. In some embodiments, the capacitor count can be effectively doubled (or more) through the inclusion of a capacitor module. The capacitor module can be attached to the backside surface of the board. More particularly, interconnects on the capacitor module can be coupled to the board within the footprint of the board cavity. The capacitor module also includes a module substrate that has dimensions larger than the board cavity. The capacitors are coupled to the module substrate. As such, the capacitors can be placed both within the footprint of the board cavity and outside of the footprint of the board cavity.

[0022] Further, embodiments disclosed herein enable easy product line differentiation and in-the-field upgrading. With respect to product line differentiation, embodiments disclosed herein do not need to alter the construction or layout of the board in order to be integrated into the electronic system. As such, a base level system may be formed without a capacitor module, and an upgraded system may include the capacitor module. Uniformity of the board between models also allows for easy upgrading, even after the electronic system has been deployed. For example, existing board side capacitors can be removed, and a capacitor module can be attached in place of the board side capacitors.

[0023] Referring now to Figure 1, a cross-sectional illustration of an electronic system 100 is shown, in accordance with an embodiment. In an embodiment, the  electronic system 100 may include a board 101, such as a printed circuit board (PCB) , a motherboard, or the like. The board 101 may include an organic dielectric material with glass fiber reinforcement. Electrically conductive routing (not shown) that is over and within the board 101 may be provided in order to allow for electrical routing between components. Electrically conductive routing may generally include traces, vias, pads, and the like. The electrically conductive material may include copper, alloys of copper, or other electrically conductive metals and alloys.

[0024] In an embodiment, a voltage regulator (VR) 105 may be coupled to the board 101. The VR 105 may provide power to the board 101 and the remainder of the electronic system 100 (e.g., the package substrate 110 and the die 120) . In order to minimize ripple, capacitors 112 (e.g., VR capacitors and / or multi-layer ceramic capacitors) may be provided between the VR 105 and the package substrate 110.

[0025] In an embodiment, the package substrate 110 may be coupled to the board 101 through interconnects 102. The interconnects 102 may be any suitable second level interconnect (SLI) architecture. For example, the interconnects 102 may comprise solder bumps, sockets, or the like. The interconnects 102 may sometimes be referred to as pins. As shown, the interconnects 102 may define a board cavity region 135 towards the center of the package substrate 110. In some cases, the board cavity region 135 may not be at the center of the package substrate 110. The board cavity region 135 (also referred to as the board cavity 135) may allow for space to place capacitors on topside and backside of the board 101 that improve power delivery. For example, cavity capacitors 132 are provided within a footprint of the board cavity 135 on the backside of the board 101.

[0026] As used herein, a component being “within the footprint” of another feature, region, etc. refers to the component being within the X-Y dimensions of an outer perimeter of the feature, region etc. but on a different plane in the Z-direction. For example, the board cavity 135 has outer X-dimensions that are illustrated by the vertical dashed lines in Figure 1. The cavity capacitors 132 are between the dashed lines at a Z-height below the board cavity 135. Accordingly, the cavity capacitors 132 are within the footprint of the board cavity 135.

[0027] As can be appreciated, there is limited space to place cavity capacitors 132 within the footprint of the board cavity 135. While it may appear that simply extending the cavity capacitors 132 outside of the board cavity 135 may alleviate the issue, the solution is not so simple. Increasing the footprint of the cavity capacitors 132 requires changes to the routing and placement of vias within the board. This may interfere with interconnect 102 routing which will occupy the same space. Further, such a change would require different routing for each different performance version of the electronic system 100, and there is no possibility for subsequent performance upgrades.

[0028] In an embodiment, the package substrate 110 may comprise an organic dielectric material, such as laminated layers of buildup film or the like. The laminated layers may be proved over and under a core (not shown) . The core may be a glass core, an organic core, or the like. In an embodiment, electrically conductive routing (not shown) may be provided in and over the package substrate 110. For example, traces, pads, vias, and the like may be provided through the package substrate 110. The electrical routing may comprise copper, copper alloys, other metals, or other metallic alloys.

[0029] In an embodiment, die side capacitors (DSCs) 111 may be provided on the top surface of the package substrate 110. DSCs 111 are ideally positioned as close to the die 120 as possible and are used to reduce power supply noise and impedance. Land side capacitors (LSCs) (not shown) may also be attached to the bottom surface of the package substrate 110 in order to reduce noise and impedance. LSCs can be positioned within the board cavity 135 in order to reduce distance to the die 120.

[0030] In an embodiment, one or more dies 120 are coupled to the package substrate 110 by first level interconnect (FLI) 121 architectures. For example, FLI architectures may include solder, copper bumps, hybrid bonding interfaces, or the like. In an embodiment, the one or more dies 120 may include a CPU, a graphics processing unit (GPU) , an XPU, a communications die, a memory die, or the like.

[0031] Referring now to Figure 2, a cross-sectional illustration of an electronic system 200 with an increased cavity capacitor 232 capacity is shown, in accordance with an embodiment. The electronic system 200 may comprise a board 201. The board 201 may be similar to the board 101 described in greater detail above. A VR 205 with capacitors 212 may be coupled to the board 201. A package substrate 210 may be coupled to the board 201 through interconnects 202. DSCs 211 may be provided on the package substrate 210. A die 220 may be coupled to the package substrate 210 through interconnects 221. In an embodiment, the package substrates 210 and die 220 may be similar to the package substrate 110 and die 120 described in greater detail above.

[0032] That is, the electronic system 200 may be substantially similar to the electronic system 100 in Figure 1, with the exception of the inclusion of a capacitor module 240. The capacitor module 240 may be a discrete module that can be coupled to  the backside of the board 201 in order to increase the number of capacitors in the electronic system 200 compared to an electronic system similar to the one shown in Figure 1.

[0033] The capacitor module 240 may be coupled to the package substrate 210 through interconnects 237, such as solder balls or the like. The interconnects 237 may include pads (not shown) on the board 201 and the module substrate 241. In an embodiment, the interconnects 237 are provided within a footprint of the board cavity 235. Restricting the interconnects 237 to the footprint of the board cavity 235 allows for existing board designs (e.g., a board similar to the board 101 in Figure 1) to be reused without the need for any significant redesign.

[0034] In an embodiment, the capacitor module 240 may include a module substrate 241. The module substrate 241 may be an organic dielectric substrate. For example, the module substrate 241 may include a material structure similar to that of the board 201 or the package substrate 210. The module substrate 241 may have electrically conductive routing (not shown) through a thickness of the module substrate 241. For example, vias, pads, traces, and the like may be provided in and / or on the module substrate 241. The routing allows for electrical coupling between the top and bottom surfaces. That is, interconnects 237 can be electrically coupled to cavity capacitors 232.

[0035] In an embodiment, the module substrate 241 may have dimensions that are larger than the dimensions of the board cavity 235. For example, a width and / or a length of the module substrate 241 may be larger than the width and / or length of the board cavity 235. Stated another way, the module substrate 241 may be both within a footprint of the board cavity 235 and outside a footprint of the board cavity 235.

[0036] In an embodiment, the capacitor module 240 may comprise a plurality of capacitors 232 coupled to the module substrate 241. The capacitors 232 may be coupled to a surface of the module substrate 241 opposite from the interconnects 237. In an embodiment, the capacitors 232 may be arranged across the bottom surface of the module substrate 241. For example, the capacitors 232 may be provided within the footprint of the board cavity 235 and / or outside of the footprint of the board cavity 235. An increase in the number of capacitors 232 compared to existing architectures is enabled since there is an expanded area to place the capacitors 232. In some embodiments, twenty or more capacitors 232, or forty or more capacitors 232 may be provided on the capacitor module 240.

[0037] Referring now to Figure 3, a cross-sectional illustration of a capacitor module 340 is shown, in accordance with an embodiment. In an embodiment, the capacitor module 340 in Figure 3 may be used in an electronic system, such as one similar to electronic system 200 in Figure 2. In an embodiment, the capacitor module 340 may comprise a module substrate 341. The module substrate 341 may include a first surface 345 and a second surface 346. As shown in Figure 3, the first surface 345 is the top surface and the second surface 346 is the bottom surface.

[0038] In an embodiment, the first surface 345 may be separated into two regions: a first region 351 and a second region 352. The second region 352 may be a ring that surrounds the first region 351. For example, the two second regions 352 (left and right) may be connected together by portions of the second region 352 outside of the plane of Figure 3. The difference between the first region 351 and the second region 352 is the presence or absence of pads 342. For example, pads 342 are provided within the first  region 351, and there are no pads 342 within the second region 352. Interconnects 337 (e.g., solder) may be provided on the pads 342. The interconnects 337 are configured to connect with the board (not shown) . More particularly, the first region 351 is dimensioned so that the pads 342 are provided within a footprint of an overlying board cavity (not shown) .

[0039] In an embodiment, a metal layer 343 is provided on the second surface 346. The metal layer 343 may be any suitable electrically conductive material. For example, the metal layer 343 may comprise copper or a copper alloy. In the illustrated embodiment, the metal layer 343 appears to be a single continuous layer. However, as will be described in greater detail below, the metal layer 343 may be comprised of a plurality of different power rails, ground planes, and the like. That is, the metal layer 343 may include pads that are configured to be held at different voltages.

[0040] In an embodiment, a plurality of capacitors 332 may be coupled to the metal layer 343 through interconnects 344. The interconnects 344 may include a solder or the like. In the illustrated embodiment, capacitors 332 are shown as having a single interconnect 344 to the metal layer 343. Though, a second interconnect (out of the plane of Figure 3) is provided for each capacitor 332. For example, each capacitor 332 may have a first terminal coupled to a power rail and a second terminal coupled to a ground plane. As shown, the capacitors 332 may be provided within a footprint of the first region 351 and / or within a footprint of the second region 351. That is, the placement of the capacitors 332 is not limited to the dimensions of the board cavity (not shown) . In an embodiment, the capacitors 332 may be coupled to the pads 342 on the opposite side of  the module substrate 341 by vias and routing (not shown) that pass through a thickness of the module substrate 341.

[0041] Referring now to Figure 4, a cross-sectional illustration of a portion of an electronic system 400 is shown, in accordance with an embodiment. Figure 4 illustrates the coupling between the board 401 and the capacitor module 440. The board 401 may include pads 404 and interconnects 402 (i.e., pins) . The interconnects 402 may define a board cavity 435. The outer perimeter of the board cavity 435 is illustrated by the dashed lines.

[0042] In an embodiment, the capacitor module 440 is coupled to the board 401 through interconnects 437. The interconnects 437 may be provided over pads 442 on the top surface of the module substrate 441. As shown, the interconnects 437 and pads 442 may be entirely within a footprint of the board cavity 435. Outside of the board cavity

[0043] 435, there may be bare substrate material exposed. That is, the module substrate 441 may not have conductive features provided on the topmost surface outside of the board cavity 435 in some embodiments. Though, in some instances traces or other electrical routing may be provided on the topmost surface outside of the board cavity 435 in order to provide connections to the pads 442.

[0044] In an embodiment, the capacitor module 440 may include a metal layer 443 on the bottom surface of the module substrate 441. A plurality of capacitors 432 are coupled to the metal layer 443 through interconnects 434. In an embodiment, the metal layer 443 may extend beyond the outer perimeter of the board cavity 435. That is, the metal layer 443 may be both inside the footprint of the board cavity 435 and outside the footprint of  the board cavity 435. The metal layer 443 may comprise ground planes and one or more power rails.

[0045] In an embodiment, a plurality of capacitors 432 are coupled to the metal layer 443. In an embodiment, individual capacitors 432 may be provide inside and / or outside the footprint of the board cavity 435. That is, individual capacitors 432 may be inside the footprint of the board cavity 435, outside of the footprint of the board cavity 435, or both inside and outside of the footprint of the board cavity 435. Since the placement area for the capacitors 432 is expanded, there can be a larger number of capacitors 432 compared to existing solutions. For example, twenty or more capacitors 432 or forty or more capacitors 432 may be included in the capacitor module 440 in some embodiments.

[0046] Referring now to Figures 5A –5C, a series of plan view illustrations depicting layers of an electronic system is shown, in accordance with an embodiment. Figure 5A illustrates a portion of the board 501 that includes the bump field and the board cavity 535. Figure 5B illustrates a bottom surface of the capacitor module 540 that shows capacitors 532 coupled to power and ground planes. Figure 5C illustrates a top surface of the capacitor module 540 that shows the pads 542 within the footprint of the board cavity 535.

[0047] Referring now to Figure 5A, a plan view illustration of a portion of a board 501 is shown, in accordance with an embodiment. The surface illustrated in Figure 5A is the surface that will ultimately face the package substrate. As shown, an array of interconnects 502 may be provided over a surface of the board 501. The interconnects 502 may be signaling pins, ground pins, or power pins in some embodiments. The  particular layout shown in Figure 5A is an exemplary layout, and it is to be appreciated that the bump field layout is not limited to any particular configuration.

[0048] As shown, a board cavity 535 is provided towards a center of the bump field. In some cases, a board cavity 535 may not be towards the center of the bump field based on design. The board cavity 535 may be characterized as an area of the board that is free from interconnects. In an embodiment, the board cavity 535 may have a length L and a width W. The length L and the width W may be any suitable dimension. For example, the length L may be approximately 20mm or smaller and the width W may also be approximately 20mm or smaller. Though, in other embodiments larger lengths L and widths W may also be used. As used herein, “approximately” may refer to a range of values within ten percent of the stated value. For example, approximately 20mm may refer to a range that is between 18mm and 22mm.

[0049] Referring now to Figure 5B, a plan view illustration of the bottom surface 546 of the capacitor module 540 is shown, in accordance with an embodiment. The module substrate 541 may have a length L and a width W. The length L and the width W of the module substrate 541 may define an area that is larger than an area of the board cavity 535. In a particular embodiment, the length L may be approximately 30mm or greater, approximately 35mm or greater, or approximately 40mm or greater, and the width W may be approximately 30mm or greater, approximately 35mm or greater, or approximately 40mm or greater. Though, smaller lengths L and widths W may also be used in some embodiments.

[0050] In an embodiment, the bottom surface 546 may include a metal layer. The metal layer may comprise a plurality of different planes and / or rails. The different planes  and / or rails may be configured to be held at different voltages. For example, planes 543G may be ground planes. Planes 543A –543F may be different power rails. The planes 543 may be distributed across the bottom surface 546. Further, the planes 543 may extend beyond an outer perimeter of the footprint of the board cavity 535.

[0051] In an embodiment, a plurality of capacitors 532 are provided across the bottom surface 546. Each capacitor 532 may have a first terminal on one of the power rail planes 543A –543F and a second terminal on one of the ground planes 543G. The capacitors 532 may be oriented so that a line between the first terminal and the second terminal is parallel to either the width edge of the module substrate 541 or the length edge of the module substrate 541. In some embodiments, all capacitors 532 are oriented in the same direction, and in other embodiments, capacitors 532 are oriented in different directions. Similar to the planes 543, the capacitors 532 can be positioned inside and / or outside of the shadow of the board cavity 535. Accordingly, the number of capacitors 532 can be increased relative to existing solutions. For example, the number of capacitors 532 may be twenty or more or forty or more.

[0052] Referring now to Figure 5C, a plan view illustration of the top surface 545 of the capacitor module 540 is shown, in accordance with an embodiment. As shown, the top surface 542 may be divided into a first region 551 (inside of the dashed line) and a second region 552 (outside of the dashed line) . The dashed line may represent the outer perimeter of the footprint of the board cavity 535. The board cavity 535 may have a length L and width W that are the same or similar dimension as the board cavity 535 described above in Figure 5A. As shown, a plurality of pads 542 may be provided in the first region 551. The pads 542 may be any suitable shape or number that corresponds to  interconnect sites on the overlying board 501 (not shown in Figure 5C) . In an embodiment, each pad 542 may accommodate multiple interconnects, or each pad 542 may be used for a single interconnect.

[0053] Referring now to Figure 6, a graph illustrating Power Delivery Network (PDN) impedance (Y-axis) versus Frequency (X-axis) illustrating the improvements enabled through the use of a capacitor module is shown, in accordance with an embodiment. In Figure 6, the line 661 represents the impedance performance of an electronic system without a capacitor module, and the line 662 represents the impedance performance of an electronic system that includes a capacitor module. As shown, the impedance curve 662 between approximately 10kHz and 1MHz frequency band is lower than impedance curve 661. Particularly, between 100kHz and 1MHz the impedance is shown to be reduced by up to approximately ten percent.

[0054] As shown, there is a slight increase in impedance beyond 1MHz with the capacitor module solution due to additional equivalent series resistance (ESR) and equivalent series inductance (ESL) of the module substrate introduce between the cavity region capacitors and the SoC. Therefore, for systems with a third droop limitation (e.g., socket based systems) instead of second droop limitations (e.g., ball grid array (BGA) systems) , capacitor modules have a higher impact to the performance. However, ESR and ESL deficiencies can be mitigated through the use of certain design optimizations, such as those described in greater detail below.

[0055] Referring now to Figures 7A and 7B, a pair of cross-sectional illustrations depicting variations between capacitor module 740 architectures is shown, in accordance with an embodiment. The first capacitor module 740 in Figure 7A may have standard  metal layer thicknesses, and the second capacitor module 740 in Figure 7B may have increased metal layer thicknesses. Increasing the thickness can reduce overall ESR / ESL values.

[0056] Referring now to Figure 7A, a cross-sectional illustration of a portion of a capacitor module 740 is shown, in accordance with an embodiment. The capacitor module 740 comprises a module substrate 741. Pads 742 may be provided on the top surface of the module substrate 741, and planes 743 may be provided on the bottom surface of the module substrate 741. The planes 743 may include a ground plane 743G and a power rail plane 743A. The planes 743 may be coupled to pads 742 through vias 748 that pass through a thickness of the module substrate 741. The vias 748 may be solid and fully filled in order to reduce ESR / ESL values. In an embodiment, the capacitor 732 is coupled to planes 743 through terminals (i.e., interconnects) 734, such as solder balls.

[0057] In an embodiment, the ESR / ESL values may be modulated through control of the thickness of the pads 742 and / or planes 743. For example, in Figure 7A, the planes 743 may have a first thickness T1. The first thickness T1 may be approximately 35μm or less in some embodiments. The first thickness T1 may sometimes be referred to as having a one ounce thickness. In comparison, Figure 7B illustrates planes 743 that have a second thickness T2 that is greater than the first thickness T1. The second thickness T2 may be approximately 35μm or greater, or approximately 70μm or greater. In an embodiment, the second thickness T2 may be referred to as having a two ounce thickness.

[0058] Referring now to Figures 8A and 8B, plan view illustrations of portions of the capacitor module 840 are shown, in accordance with an additional embodiment. In an  embodiment, the capacitor modules 840 depict differences in capacitor placement that can be used in order to decrease the ESR / ESL values.

[0059] Referring now to Figure 8A, a plan view illustration of a portion of the bottom surface 846 of the module substrate 841 is shown, in accordance with an embodiment. As shown, ground planes 843G and power rail planes 843A are provided. In an embodiment, first capacitors 832A are connected between a first ground plane 843G1 and a first power rail plane 843A1, and second capacitors 832B are connected between a second ground plane 843G2 and a second power rail plane 843A2.

[0060] In order to provide further optimization, the second capacitors 832B can be repositioned in order to share a single ground plane 843G with the first capacitors 832A. This is shown in Figure 8B. As illustrated, the first capacitors 832A are connected between the first ground plane 843G1 and the first power rail plane 843A1, and second capacitors 832B are connected between the first ground plane 843G1 and the second power rail plane 843A2.

[0061] In the embodiments shown in Figures 7B and 8B, improvements to ESR and ESL can be significant. For example, the use of solid vias and thicker pads and planes may enable an approximately 50%reduction in ESR and an approximately 15%reduction in ESL compared to existing solutions. Pairing capacitors to a common ground plane also improves ESR and ESL values.

[0062] Referring now to Figures 9A –9C, a series of cross-sectional illustrations of an electronic system 900 over the course of deployment is shown, in accordance with an embodiment. The series of Figures illustrate the ease of upgrading an electronic system 900 after it has been deployed. Particularly, since the board 901 does not need to be  redesigned or replaced, the upgrading process requires only the removal of capacitors 932 and the attachment of the capacitor module 940.

[0063] Referring now to Figure 9A, a cross-sectional illustration of an electronic system 900 is shown, in accordance with an embodiment. In an embodiment, the electronic system 900 comprises a board 901. A package substrate 910 is coupled to the board 901, and a die 920 is coupled to the package substrate 910. In an embodiment, a board cavity 935 is provided between the package substrate 910 and the board 901. The cavity capacitors 932 are provided on a bottom surface of the board 901 opposite from the package substrate 910. The cavity capacitors 932 may be located within a footprint of the outer perimeter of the board cavity 935. For example, a number of capacitors 932 may be twenty or fewer.

[0064] Referring now to Figure 9B, a cross-sectional illustration of the electronic system 900 at a stage of upgrading is shown, in accordance with an embodiment. As shown, the upgrading process may begin with the removal of the capacitors 932 from the backside of the board 901. The capacitors 932 may be removed with any suitable process, including a reflow and detach process.

[0065] Referring now to Figure 9C, a cross-sectional illustration of the electronic system 900 after upgrading is shown, in accordance with an embodiment. As shown, a capacitor module 940 is attached to the bottom side of the board 901. The capacitor module 940 may include a module substrate 941 that includes dimensions larger than the outer perimeter of the board cavity 935 (as indicated by the dashed lines) . The interconnects 937 between the module substrate 941 and the board 901 are located within the footprint of the board cavity 935. As such, there is no need to upgrade or replace the  board 901. In an embodiment, a plurality of capacitors 932 may be provided on the bottom side of the module substrate 941. The capacitors 932 may include first capacitors 932A that are positioned within the footprint of the board cavity 935 and second capacitors 932B that are positioned outside of the footprint of the board cavity 935. As such, an increased number of capacitors 932 can be provided compared to the structure shown in Figure 9A. For example, twenty or more capacitor 932 or forty or more capacitors 932 may be provided on the capacitor module 940.

[0066] Figure 10 illustrates a computing device 1000 in accordance with one implementation of the disclosure. The computing device 1000 houses a board 1002. The board 1002 may include a number of components, including but not limited to a processor 1004 and at least one communication chip 1006. The processor 1004 is physically and electrically coupled to the board 1002. In some implementations the at least one communication chip 1006 is also physically and electrically coupled to the board 1002. In further implementations, the communication chip 1006 is part of the processor 1004.

[0067] These other components include, but are not limited to, volatile memory (e.g., DRAM) , non-volatile memory (e.g., ROM) , flash memory, a graphics processor, a digital signal processor, a crypto processor, a chipset, an antenna, a display, a touchscreen display, a touchscreen controller, a battery, an audio codec, a video codec, a power amplifier, a global positioning system (GPS) device, a compass, an accelerometer, a gyroscope, a speaker, a camera, and a mass storage device (such as hard disk drive, compact disk (CD) , digital versatile disk (DVD) , and so forth) .

[0068] The communication chip 1006 enables wireless communications for the transfer of data to and from the computing device 1000. The term “wireless” and its derivatives may be used to describe circuits, devices, systems, methods, techniques, communications channels, etc., that may communicate data through the use of modulated electromagnetic radiation through a non-solid medium. The term does not imply that the associated devices do not contain any wires, although in some embodiments they might not. The communication chip 1006 may implement any of a number of wireless standards or protocols, including but not limited to Wi-Fi (IEEE 802.11 family) , WiMAX (IEEE 802.16 family) , IEEE 802.20, long term evolution (LTE) , Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, derivatives thereof, as well as any other wireless protocols that are designated as 3G, 4G, 5G, and beyond. The computing device 1000 may include a plurality of communication chips 1006. For instance, a first communication chip 1006 may be dedicated to shorter range wireless communications such as Wi-Fi and Bluetooth and a second communication chip 1006 may be dedicated to longer range wireless communications such as GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, and others.

[0069] The processor 1004 of the computing device 1000 includes an integrated circuit die packaged within the processor 1004. In some implementations of the disclosure, the integrated circuit die of the processor may be part of an electronic package that includes a capacitor module that is attached below a board cavity and provides capacitors inside and outside of a footprint of the board cavity, in accordance with embodiments described herein. The term “processor” may refer to any device or portion  of a device that processes electronic data from registers and / or memory to transform that electronic data into other electronic data that may be stored in registers and / or memory.

[0070] The communication chip 1006 also includes an integrated circuit die packaged within the communication chip 1006. In accordance with another implementation of the disclosure, the integrated circuit die of the communication chip may be part of an electronic package that includes a capacitor module that is attached below a board cavity and provides capacitors inside and outside of a footprint of the board cavity, in accordance with embodiments described herein.

[0071] In an embodiment, the computing device 1000 may be part of any apparatus. For example, the computing device may be part of a personal computer, a server, a mobile device, a tablet, an automobile, or the like. That is, the computing device 1000 is not limited to being used for any particular type of system, and the computing device 1000 may be included in any apparatus that may benefit from computing functionality.

[0072] The above description of illustrated implementations of the disclosure, including what is described in the Abstract, is not intended to be exhaustive or to limit the disclosure to the precise forms disclosed. While specific implementations of, and examples for, the disclosure are described herein for illustrative purposes, various equivalent modifications are possible within the scope of the disclosure, as those skilled in the relevant art will recognize.

[0073] These modifications may be made to the disclosure in light of the above detailed description. The terms used in the following claims should not be construed to limit the disclosure to the specific implementations disclosed in the specification and the claims. Rather, the scope of the disclosure is to be determined entirely by the following  claims, which are to be construed in accordance with established doctrines of claim interpretation.

[0074] Example 1: an apparatus, comprising: a substrate with a first surface and a second surface opposite from the first surface, and wherein the first surface has a first region and a second region around a perimeter of the first region; a plurality of pads on the first surface of the substrate and within the first region; and a plurality of capacitors coupled to the second surface of the substrate, wherein a first capacitor of the plurality of capacitors is within a footprint of the first region, and wherein a second capacitor of the plurality of capacitors is outside of the footprint of the first region.

[0075] Example 2: the apparatus of Example 1, further comprising: a plurality of vias through a thickness of the substrate to electrically couple the plurality of pads to the plurality of capacitors, wherein the plurality of vias are at least partially filled with an electrically conductive material.

[0076] Example 3: the apparatus of Example 1 or Example 2, further comprising: a metal layer between the second surface of the substrate and the plurality of capacitors.

[0077] Example 4: the apparatus of Example 3, wherein the metal layer has a thickness of approximately 35μm or greater.

[0078] Example 5: the apparatus of Example 3 or Example 4, wherein the plurality of pads have thicknesses that are approximately 35μm or greater.

[0079] Example 6: the apparatus of Examples 3-5, wherein the metal layer comprises: a ground plane; and a power rail, wherein one or more of the plurality of capacitors have a first terminal coupled to the ground plane and a second terminal coupled to the power rail.

[0080] Example 7: the apparatus of Example 6, further comprising a plurality of power rails, wherein each of the plurality of power rails is coupled to the ground plane by at least one of the plurality of capacitors.

[0081] Example 8: the apparatus of Examples 1-7, wherein a number of capacitors is greater than a number of pads.

[0082] Example 9: the apparatus of Examples 1-8, wherein a length of the substrate is approximately 40mm or greater, and wherein a width of the substrate is approximately 35mm or greater.

[0083] Example 10: the apparatus of Examples 1-9, wherein the first region has a length of approximately 20mm or smaller, and wherein a width of the first region is approximately 20mm or smaller.

[0084] Example 11: an apparatus, comprising: a substrate with a first surface and a second surface opposite from the first surface; one or more pads on the first surface; a metal layer on the second surface of the substrate, wherein the metal layer comprises: a first plane, wherein the first plane is electrically conductive; and a second plane, wherein the second plane is electrically conductive; and a plurality of capacitors coupled to the metal layer, wherein a first capacitor of the plurality of capacitors has a first terminal coupled to the first plane and a second terminal coupled to the second plane.

[0085] Example 12: the apparatus of Example 11, wherein the metal layer further comprises: a third plane, wherein the third plane is electrically conductive, and wherein a second capacitor of the plurality of capacitors has a third terminal coupled to the first plane and a fourth terminal coupled to the third plane.

[0086] Example 13: the apparatus of Example 12, wherein the first plane is positioned between the second plane and the third plane.

[0087] Example 14: the apparatus of Example 12 or Example 13, wherein the first plane is configured to be a ground plane, the second plane is configured to be a first power rail, and the third plane is configured to be a second power rail.

[0088] Example 15: the apparatus of Examples 11-14, wherein the metal layer has a thickness that is approximately 35μm or greater.

[0089] Example 16: the apparatus of Examples 11-15, wherein the plurality of capacitors comprises at least twenty capacitors.

[0090] Example 17: the apparatus of Examples 11-16, wherein the metal layer is electrically coupled to the pads by solid vias or hollow vias through the substrate.

[0091] Example 18: an apparatus, comprising: a board; a package substrate over the board, wherein a cavity region without interconnects is provided between the package substrate and the board; a die over the package substrate; and a module under the board, wherein the module comprises: a substrate; pads over the substrate, wherein the pads are within a footprint of the cavity region; and capacitors below the substrate, wherein the capacitors are within the footprint of the cavity region and outside of the footprint of the cavity region.

[0092] Example 19: the apparatus of Example 18, wherein there are at least twenty capacitors below the substrate.

[0093] Example 20: the apparatus of Example 18 or Example 19, wherein the apparatus is part of a personal computer, a server, a mobile device, a tablet, or an automobile.

Claims

1.An apparatus, comprising:a substrate with a first surface and a second surface opposite from the first surface, and wherein the first surface has a first region and a second region around a perimeter of the first region;a plurality of pads on the first surface of the substrate and within the first region; anda plurality of capacitors coupled to the second surface of the substrate, wherein a first capacitor of the plurality of capacitors is within a footprint of the first region, and wherein a second capacitor of the plurality of capacitors is outside of the footprint of the first region.2.The apparatus of claim 1, further comprising:a plurality of vias through a thickness of the substrate to electrically couple the plurality of pads to the plurality of capacitors, wherein the plurality of vias are at least partially filled with an electrically conductive material.3.The apparatus of claim 1, further comprising:a metal layer between the second surface of the substrate and the plurality of capacitors.4.The apparatus of claim 3, wherein the metal layer has a thickness of approximately 35μm or greater.5.The apparatus of claim 3, wherein the plurality of pads have thicknesses that are approximately 35μm or greater.6.The apparatus of claim 3, wherein the metal layer comprises:a ground plane; anda power rail, wherein one or more of the plurality of capacitors have a first terminal coupled to the ground plane and a second terminal coupled to the power rail.7.The apparatus of claim 6, further comprising a plurality of power rails, wherein each of the plurality of power rails is coupled to the ground plane by at least one of the plurality of capacitors.8.The apparatus of claim 1, wherein a number of capacitors is greater than a number of pads.9.The apparatus of claim 1, wherein a length of the substrate is approximately 40mm or greater, and wherein a width of the substrate is approximately 35mm or greater.10.The apparatus of claim 1, wherein the first region has a length of approximately 20mm or smaller, and wherein a width of the first region is approximately 20mm or smaller.11.An apparatus, comprising:a substrate with a first surface and a second surface opposite from the first surface;one or more pads on the first surface;a metal layer on the second surface of the substrate, wherein the metal layer comprises:a first plane, wherein the first plane is electrically conductive; anda second plane, wherein the second plane is electrically conductive; anda plurality of capacitors coupled to the metal layer, wherein a first capacitor of the plurality of capacitors has a first terminal coupled to the first plane and a second terminal coupled to the second plane.12.The apparatus of claim 11, wherein the metal layer further comprises:a third plane, wherein the third plane is electrically conductive, and wherein a second capacitor of the plurality of capacitors has a third terminal coupled to the first plane and a fourth terminal coupled to the third plane.13.The apparatus of claim 12, wherein the first plane is positioned between the second plane and the third plane.14.The apparatus of claim 12, wherein the first plane is configured to be a ground plane, the second plane is configured to be a first power rail, and the third plane is configured to be a second power rail.15.The apparatus of claim 11, wherein the metal layer has a thickness that is approximately 35μm or greater.16.The apparatus of claim 11, wherein the plurality of capacitors comprises at least twenty capacitors.17.The apparatus of claim 11, wherein the metal layer is electrically coupled to the pads by solid vias or hollow vias through the substrate.18.An apparatus, comprising:a board;a package substrate over the board, wherein a cavity region without interconnects is provided between the package substrate and the board;a die over the package substrate; anda module under the board, wherein the module comprises:a substrate;pads over the substrate, wherein the pads are within a footprint of the cavity region; andcapacitors below the substrate, wherein the capacitors are within the footprint of the cavity region and outside of the footprint of the cavity region.19.The apparatus of claim 18, wherein there are at least twenty capacitors below the substrate.20.The apparatus of claim 18, wherein the apparatus is part of a personal computer, a server, a mobile device, a tablet, or an automobile.

Images