How to Improve Clock Synchronization Accuracy patent retrieval - Eureka

本发明涉及时间敏感网络技术领域，提供一种基于FPGA的最小二乘法时钟同步精度补偿方法及系统，包括响应运算使能控制器的启动信号；通过时钟数据解析模块解析主从时钟设备的时间戳数据且缓存至对应的双端口RAM中，直至缓存数量达到预设的时间戳采样阈值N后触发脉冲信号；FPGA控制处理器响应脉冲信号数据读取模块从双端口RAM中读取时间戳数据，输入至最小二乘处理模块计算主从时钟设备的时间偏差值；时钟偏差补偿修正模块根据时间偏差值对从时钟设备的时间戳进行补偿。结合最小二乘法与FPGA硬件计算实现主从时钟的动态补偿，提高时钟同步精度并且相较于传统的基于软件的方法，提供更高的计算效率和实时性，避免现有技术中因频繁同步而导致的网络拥塞问题。